drivers/pci/controller/dwc/pcie-designware-host.c

   1 // SPDX-License-Identifier: GPL-2.0
   2 /*
   3  * Synopsys DesignWare PCIe host controller driver
   4  *
   5  * Copyright (C) 2013 Samsung Electronics Co., Ltd.
   6  *              https://www.samsung.com
   7  *
   8  * Author: Jingoo Han <jg1.han@samsung.com>
   9  */
  10
  11 #include <linux/irqchip/chained_irq.h>
  12 #include <linux/irqdomain.h>
  13 #include <linux/msi.h>
  14 #include <linux/of_address.h>
  15 #include <linux/of_pci.h>
  16 #include <linux/pci_regs.h>
  17 #include <linux/platform_device.h>
  18
  19 #include "../../pci.h"
  20 #include "pcie-designware.h"
  21
  22 static struct pci_ops dw_pcie_ops;
  23
  24 static int dw_pcie_rd_own_conf(struct pcie_port *pp, int where, int size,
  25                                u32 *val)
  26 {
  27         struct dw_pcie *pci;
  28
  29         if (pp->ops->rd_own_conf)
  30                 return pp->ops->rd_own_conf(pp, where, size, val);
  31
  32         pci = to_dw_pcie_from_pp(pp);
  33         return dw_pcie_read(pci->dbi_base + where, size, val);
  34 }
  35
  36 static int dw_pcie_wr_own_conf(struct pcie_port *pp, int where, int size,
  37                                u32 val)
  38 {
  39         struct dw_pcie *pci;
  40
  41         if (pp->ops->wr_own_conf)
  42                 return pp->ops->wr_own_conf(pp, where, size, val);
  43
  44         pci = to_dw_pcie_from_pp(pp);
  45         return dw_pcie_write(pci->dbi_base + where, size, val);
  46 }
  47
  48 static void dw_msi_ack_irq(struct irq_data *d)
  49 {
  50         irq_chip_ack_parent(d);
  51 }
  52
  53 static void dw_msi_mask_irq(struct irq_data *d)
  54 {
  55         pci_msi_mask_irq(d);
  56         irq_chip_mask_parent(d);
  57 }
  58
  59 static void dw_msi_unmask_irq(struct irq_data *d)
  60 {
  61         pci_msi_unmask_irq(d);
  62         irq_chip_unmask_parent(d);
  63 }
  64
  65 static struct irq_chip dw_pcie_msi_irq_chip = {
  66         .name = "PCI-MSI",
  67         .irq_ack = dw_msi_ack_irq,
  68         .irq_mask = dw_msi_mask_irq,
  69         .irq_unmask = dw_msi_unmask_irq,
  70 };
  71
  72 static struct msi_domain_info dw_pcie_msi_domain_info = {
  73         .flags  = (MSI_FLAG_USE_DEF_DOM_OPS | MSI_FLAG_USE_DEF_CHIP_OPS |
  74                    MSI_FLAG_PCI_MSIX | MSI_FLAG_MULTI_PCI_MSI),
  75         .chip   = &dw_pcie_msi_irq_chip,
  76 };
  77
  78 /* MSI int handler */
  79 irqreturn_t dw_handle_msi_irq(struct pcie_port *pp)
  80 {
  81         int i, pos, irq;
  82         unsigned long val;
  83         u32 status, num_ctrls;
  84         irqreturn_t ret = IRQ_NONE;
  85
  86         num_ctrls = pp->num_vectors / MAX_MSI_IRQS_PER_CTRL;
  87
  88         for (i = 0; i < num_ctrls; i++) {
  89                 dw_pcie_rd_own_conf(pp, PCIE_MSI_INTR0_STATUS +
  90                                         (i * MSI_REG_CTRL_BLOCK_SIZE),
  91                                     4, &status);
  92                 if (!status)
  93                         continue;
  94
  95                 ret = IRQ_HANDLED;
  96                 val = status;
  97                 pos = 0;
  98                 while ((pos = find_next_bit(&val, MAX_MSI_IRQS_PER_CTRL,
  99                                             pos)) != MAX_MSI_IRQS_PER_CTRL) {
 100                         irq = irq_find_mapping(pp->irq_domain,
 101                                                (i * MAX_MSI_IRQS_PER_CTRL) +
 102                                                pos);
 103                         generic_handle_irq(irq);
 104                         pos++;
 105                 }
 106         }
 107
 108         return ret;
 109 }
 110
 111 /* Chained MSI interrupt service routine */
 112 static void dw_chained_msi_isr(struct irq_desc *desc)
 113 {
 114         struct irq_chip *chip = irq_desc_get_chip(desc);
 115         struct pcie_port *pp;
 116
 117         chained_irq_enter(chip, desc);
 118
 119         pp = irq_desc_get_handler_data(desc);
 120         dw_handle_msi_irq(pp);
 121
 122         chained_irq_exit(chip, desc);
 123 }
 124
 125 static void dw_pci_setup_msi_msg(struct irq_data *d, struct msi_msg *msg)
 126 {
 127         struct pcie_port *pp = irq_data_get_irq_chip_data(d);
 128         struct dw_pcie *pci = to_dw_pcie_from_pp(pp);
 129         u64 msi_target;
 130
 131         msi_target = (u64)pp->msi_data;
 132
 133         msg->address_lo = lower_32_bits(msi_target);
 134         msg->address_hi = upper_32_bits(msi_target);
 135
 136         msg->data = d->hwirq;
 137
 138         dev_dbg(pci->dev, "msi#%d address_hi %#x address_lo %#x\n",
 139                 (int)d->hwirq, msg->address_hi, msg->address_lo);
 140 }
 141
 142 static int dw_pci_msi_set_affinity(struct irq_data *d,
 143                                    const struct cpumask *mask, bool force)
 144 {
 145         return -EINVAL;
 146 }
 147
 148 static void dw_pci_bottom_mask(struct irq_data *d)
 149 {
 150         struct pcie_port *pp = irq_data_get_irq_chip_data(d);
 151         unsigned int res, bit, ctrl;
 152         unsigned long flags;
 153
 154         raw_spin_lock_irqsave(&pp->lock, flags);
 155
 156         ctrl = d->hwirq / MAX_MSI_IRQS_PER_CTRL;
 157         res = ctrl * MSI_REG_CTRL_BLOCK_SIZE;
 158         bit = d->hwirq % MAX_MSI_IRQS_PER_CTRL;
 159
 160         pp->irq_mask[ctrl] |= BIT(bit);
 161         dw_pcie_wr_own_conf(pp, PCIE_MSI_INTR0_MASK + res, 4,
 162                             pp->irq_mask[ctrl]);
 163
 164         raw_spin_unlock_irqrestore(&pp->lock, flags);
 165 }
 166
 167 static void dw_pci_bottom_unmask(struct irq_data *d)
 168 {
 169         struct pcie_port *pp = irq_data_get_irq_chip_data(d);
 170         unsigned int res, bit, ctrl;
 171         unsigned long flags;
 172
 173         raw_spin_lock_irqsave(&pp->lock, flags);
 174
 175         ctrl = d->hwirq / MAX_MSI_IRQS_PER_CTRL;
 176         res = ctrl * MSI_REG_CTRL_BLOCK_SIZE;
 177         bit = d->hwirq % MAX_MSI_IRQS_PER_CTRL;
 178
 179         pp->irq_mask[ctrl] &= ~BIT(bit);
 180         dw_pcie_wr_own_conf(pp, PCIE_MSI_INTR0_MASK + res, 4,
 181                             pp->irq_mask[ctrl]);
 182
 183         raw_spin_unlock_irqrestore(&pp->lock, flags);
 184 }
 185
 186 static void dw_pci_bottom_ack(struct irq_data *d)
 187 {
 188         struct pcie_port *pp  = irq_data_get_irq_chip_data(d);
 189         unsigned int res, bit, ctrl;
 190
 191         ctrl = d->hwirq / MAX_MSI_IRQS_PER_CTRL;
 192         res = ctrl * MSI_REG_CTRL_BLOCK_SIZE;
 193         bit = d->hwirq % MAX_MSI_IRQS_PER_CTRL;
 194
 195         dw_pcie_wr_own_conf(pp, PCIE_MSI_INTR0_STATUS + res, 4, BIT(bit));
 196 }
 197
 198 static struct irq_chip dw_pci_msi_bottom_irq_chip = {
 199         .name = "DWPCI-MSI",
 200         .irq_ack = dw_pci_bottom_ack,
 201         .irq_compose_msi_msg = dw_pci_setup_msi_msg,
 202         .irq_set_affinity = dw_pci_msi_set_affinity,
 203         .irq_mask = dw_pci_bottom_mask,
 204         .irq_unmask = dw_pci_bottom_unmask,
 205 };
 206
 207 static int dw_pcie_irq_domain_alloc(struct irq_domain *domain,
 208                                     unsigned int virq, unsigned int nr_irqs,
 209                                     void *args)
 210 {
 211         struct pcie_port *pp = domain->host_data;
 212         unsigned long flags;
 213         u32 i;
 214         int bit;
 215
 216         raw_spin_lock_irqsave(&pp->lock, flags);
 217
 218         bit = bitmap_find_free_region(pp->msi_irq_in_use, pp->num_vectors,
 219                                       order_base_2(nr_irqs));
 220
 221         raw_spin_unlock_irqrestore(&pp->lock, flags);
 222
 223         if (bit < 0)
 224                 return -ENOSPC;
 225
 226         for (i = 0; i < nr_irqs; i++)
 227                 irq_domain_set_info(domain, virq + i, bit + i,
 228                                     pp->msi_irq_chip,
 229                                     pp, handle_edge_irq,
 230                                     NULL, NULL);
 231
 232         return 0;
 233 }
 234
 235 static void dw_pcie_irq_domain_free(struct irq_domain *domain,
 236                                     unsigned int virq, unsigned int nr_irqs)
 237 {
 238         struct irq_data *d = irq_domain_get_irq_data(domain, virq);
 239         struct pcie_port *pp = domain->host_data;
 240         unsigned long flags;
 241
 242         raw_spin_lock_irqsave(&pp->lock, flags);
 243
 244         bitmap_release_region(pp->msi_irq_in_use, d->hwirq,
 245                               order_base_2(nr_irqs));
 246
 247         raw_spin_unlock_irqrestore(&pp->lock, flags);
 248 }
 249
 250 static const struct irq_domain_ops dw_pcie_msi_domain_ops = {
 251         .alloc  = dw_pcie_irq_domain_alloc,
 252         .free   = dw_pcie_irq_domain_free,
 253 };
 254
 255 int dw_pcie_allocate_domains(struct pcie_port *pp)
 256 {
 257         struct dw_pcie *pci = to_dw_pcie_from_pp(pp);
 258         struct fwnode_handle *fwnode = of_node_to_fwnode(pci->dev->of_node);
 259
 260         pp->irq_domain = irq_domain_create_linear(fwnode, pp->num_vectors,
 261                                                &dw_pcie_msi_domain_ops, pp);
 262         if (!pp->irq_domain) {
 263                 dev_err(pci->dev, "Failed to create IRQ domain\n");
 264                 return -ENOMEM;
 265         }
 266
 267         irq_domain_update_bus_token(pp->irq_domain, DOMAIN_BUS_NEXUS);
 268
 269         pp->msi_domain = pci_msi_create_irq_domain(fwnode,
 270                                                    &dw_pcie_msi_domain_info,
 271                                                    pp->irq_domain);
 272         if (!pp->msi_domain) {
 273                 dev_err(pci->dev, "Failed to create MSI domain\n");
 274                 irq_domain_remove(pp->irq_domain);
 275                 return -ENOMEM;
 276         }
 277
 278         return 0;
 279 }
 280
 281 void dw_pcie_free_msi(struct pcie_port *pp)
 282 {
 283         if (pp->msi_irq) {
 284                 irq_set_chained_handler(pp->msi_irq, NULL);
 285                 irq_set_handler_data(pp->msi_irq, NULL);
 286         }
 287
 288         irq_domain_remove(pp->msi_domain);
 289         irq_domain_remove(pp->irq_domain);
 290
 291         if (pp->msi_page)
 292                 __free_page(pp->msi_page);
 293 }
 294
 295 void dw_pcie_msi_init(struct pcie_port *pp)
 296 {
 297         struct dw_pcie *pci = to_dw_pcie_from_pp(pp);
 298         struct device *dev = pci->dev;
 299         u64 msi_target;
 300
 301         pp->msi_page = alloc_page(GFP_KERNEL);
 302         pp->msi_data = dma_map_page(dev, pp->msi_page, 0, PAGE_SIZE,
 303                                     DMA_FROM_DEVICE);
 304         if (dma_mapping_error(dev, pp->msi_data)) {
 305                 dev_err(dev, "Failed to map MSI data\n");
 306                 __free_page(pp->msi_page);
 307                 pp->msi_page = NULL;
 308                 return;
 309         }
 310         msi_target = (u64)pp->msi_data;
 311
 312         /* Program the msi_data */
 313         dw_pcie_wr_own_conf(pp, PCIE_MSI_ADDR_LO, 4,
 314                             lower_32_bits(msi_target));
 315         dw_pcie_wr_own_conf(pp, PCIE_MSI_ADDR_HI, 4,
 316                             upper_32_bits(msi_target));
 317 }
 318 EXPORT_SYMBOL_GPL(dw_pcie_msi_init);
 319
 320 int dw_pcie_host_init(struct pcie_port *pp)
 321 {
 322         struct dw_pcie *pci = to_dw_pcie_from_pp(pp);
 323         struct device *dev = pci->dev;
 324         struct device_node *np = dev->of_node;
 325         struct platform_device *pdev = to_platform_device(dev);
 326         struct resource_entry *win;
 327         struct pci_bus *child;
 328         struct pci_host_bridge *bridge;
 329         struct resource *cfg_res;
 330         u32 hdr_type;
 331         int ret;
 332
 333         raw_spin_lock_init(&pci->pp.lock);
 334
 335         cfg_res = platform_get_resource_byname(pdev, IORESOURCE_MEM, "config");
 336         if (cfg_res) {
 337                 pp->cfg0_size = resource_size(cfg_res) >> 1;
 338                 pp->cfg1_size = resource_size(cfg_res) >> 1;
 339                 pp->cfg0_base = cfg_res->start;
 340                 pp->cfg1_base = cfg_res->start + pp->cfg0_size;
 341         } else if (!pp->va_cfg0_base) {
 342                 dev_err(dev, "Missing *config* reg space\n");
 343         }
 344
 345         bridge = devm_pci_alloc_host_bridge(dev, 0);
 346         if (!bridge)
 347                 return -ENOMEM;
 348
 349         /* Get the I/O and memory ranges from DT */
 350         resource_list_for_each_entry(win, &bridge->windows) {
 351                 switch (resource_type(win->res)) {
 352                 case IORESOURCE_IO:
 353                         pp->io = win->res;
 354                         pp->io->name = "I/O";
 355                         pp->io_size = resource_size(pp->io);
 356                         pp->io_bus_addr = pp->io->start - win->offset;
 357                         pp->io_base = pci_pio_to_address(pp->io->start);
 358                         break;
 359                 case IORESOURCE_MEM:
 360                         pp->mem = win->res;
 361                         pp->mem->name = "MEM";
 362                         pp->mem_size = resource_size(pp->mem);
 363                         pp->mem_bus_addr = pp->mem->start - win->offset;
 364                         break;
 365                 case 0:
 366                         pp->cfg = win->res;
 367                         pp->cfg0_size = resource_size(pp->cfg) >> 1;
 368                         pp->cfg1_size = resource_size(pp->cfg) >> 1;
 369                         pp->cfg0_base = pp->cfg->start;
 370                         pp->cfg1_base = pp->cfg->start + pp->cfg0_size;
 371                         break;
 372                 case IORESOURCE_BUS:
 373                         pp->busn = win->res;
 374                         break;
 375                 }
 376         }
 377
 378         if (!pci->dbi_base) {
 379                 pci->dbi_base = devm_pci_remap_cfgspace(dev,
 380                                                 pp->cfg->start,
 381                                                 resource_size(pp->cfg));
 382                 if (!pci->dbi_base) {
 383                         dev_err(dev, "Error with ioremap\n");
 384                         return -ENOMEM;
 385                 }
 386         }
 387
 388         pp->mem_base = pp->mem->start;
 389
 390         if (!pp->va_cfg0_base) {
 391                 pp->va_cfg0_base = devm_pci_remap_cfgspace(dev,
 392                                         pp->cfg0_base, pp->cfg0_size);
 393                 if (!pp->va_cfg0_base) {
 394                         dev_err(dev, "Error with ioremap in function\n");
 395                         return -ENOMEM;
 396                 }
 397         }
 398
 399         if (!pp->va_cfg1_base) {
 400                 pp->va_cfg1_base = devm_pci_remap_cfgspace(dev,
 401                                                 pp->cfg1_base,
 402                                                 pp->cfg1_size);
 403                 if (!pp->va_cfg1_base) {
 404                         dev_err(dev, "Error with ioremap\n");
 405                         return -ENOMEM;
 406                 }
 407         }
 408
 409         ret = of_property_read_u32(np, "num-viewport", &pci->num_viewport);
 410         if (ret)
 411                 pci->num_viewport = 2;
 412
 413         if (pci_msi_enabled()) {
 414                 /*
 415                  * If a specific SoC driver needs to change the
 416                  * default number of vectors, it needs to implement
 417                  * the set_num_vectors callback.
 418                  */
 419                 if (!pp->ops->set_num_vectors) {
 420                         pp->num_vectors = MSI_DEF_NUM_VECTORS;
 421                 } else {
 422                         pp->ops->set_num_vectors(pp);
 423
 424                         if (pp->num_vectors > MAX_MSI_IRQS ||
 425                             pp->num_vectors == 0) {
 426                                 dev_err(dev,
 427                                         "Invalid number of vectors\n");
 428                                 return -EINVAL;
 429                         }
 430                 }
 431
 432                 if (!pp->ops->msi_host_init) {
 433                         pp->msi_irq_chip = &dw_pci_msi_bottom_irq_chip;
 434
 435                         ret = dw_pcie_allocate_domains(pp);
 436                         if (ret)
 437                                 return ret;
 438
 439                         if (pp->msi_irq)
 440                                 irq_set_chained_handler_and_data(pp->msi_irq,
 441                                                             dw_chained_msi_isr,
 442                                                             pp);
 443                 } else {
 444                         ret = pp->ops->msi_host_init(pp);
 445                         if (ret < 0)
 446                                 return ret;
 447                 }
 448         }
 449
 450         if (pp->ops->host_init) {
 451                 ret = pp->ops->host_init(pp);
 452                 if (ret)
 453                         goto err_free_msi;
 454         }
 455
 456         ret = dw_pcie_rd_own_conf(pp, PCI_HEADER_TYPE, 1, &hdr_type);
 457         if (ret != PCIBIOS_SUCCESSFUL) {
 458                 dev_err(pci->dev, "Failed reading PCI_HEADER_TYPE cfg space reg (ret: 0x%x)\n",
 459                         ret);
 460                 ret = pcibios_err_to_errno(ret);
 461                 goto err_free_msi;
 462         }
 463         if (hdr_type != PCI_HEADER_TYPE_BRIDGE) {
 464                 dev_err(pci->dev,
 465                         "PCIe controller is not set to bridge type (hdr_type: 0x%x)!\n",
 466                         hdr_type);
 467                 ret = -EIO;
 468                 goto err_free_msi;
 469         }
 470
 471         bridge->sysdata = pp;
 472         bridge->ops = &dw_pcie_ops;
 473
 474         ret = pci_scan_root_bus_bridge(bridge);
 475         if (ret)
 476                 goto err_free_msi;
 477
 478         pp->root_bus = bridge->bus;
 479
 480         if (pp->ops->scan_bus)
 481                 pp->ops->scan_bus(pp);
 482
 483         pci_bus_size_bridges(pp->root_bus);
 484         pci_bus_assign_resources(pp->root_bus);
 485
 486         list_for_each_entry(child, &pp->root_bus->children, node)
 487                 pcie_bus_configure_settings(child);
 488
 489         pci_bus_add_devices(pp->root_bus);
 490         return 0;
 491
 492 err_free_msi:
 493         if (pci_msi_enabled() && !pp->ops->msi_host_init)
 494                 dw_pcie_free_msi(pp);
 495         return ret;
 496 }
 497 EXPORT_SYMBOL_GPL(dw_pcie_host_init);
 498
 499 void dw_pcie_host_deinit(struct pcie_port *pp)
 500 {
 501         pci_stop_root_bus(pp->root_bus);
 502         pci_remove_root_bus(pp->root_bus);
 503         if (pci_msi_enabled() && !pp->ops->msi_host_init)
 504                 dw_pcie_free_msi(pp);
 505 }
 506 EXPORT_SYMBOL_GPL(dw_pcie_host_deinit);
 507
 508 static int dw_pcie_access_other_conf(struct pcie_port *pp, struct pci_bus *bus,
 509                                      u32 devfn, int where, int size, u32 *val,
 510                                      bool write)
 511 {
 512         int ret, type;
 513         u32 busdev, cfg_size;
 514         u64 cpu_addr;
 515         void __iomem *va_cfg_base;
 516         struct dw_pcie *pci = to_dw_pcie_from_pp(pp);
 517
 518         busdev = PCIE_ATU_BUS(bus->number) | PCIE_ATU_DEV(PCI_SLOT(devfn)) |
 519                  PCIE_ATU_FUNC(PCI_FUNC(devfn));
 520
 521         if (pci_is_root_bus(bus->parent)) {
 522                 type = PCIE_ATU_TYPE_CFG0;
 523                 cpu_addr = pp->cfg0_base;
 524                 cfg_size = pp->cfg0_size;
 525                 va_cfg_base = pp->va_cfg0_base;
 526         } else {
 527                 type = PCIE_ATU_TYPE_CFG1;
 528                 cpu_addr = pp->cfg1_base;
 529                 cfg_size = pp->cfg1_size;
 530                 va_cfg_base = pp->va_cfg1_base;
 531         }
 532
 533         dw_pcie_prog_outbound_atu(pci, PCIE_ATU_REGION_INDEX1,
 534                                   type, cpu_addr,
 535                                   busdev, cfg_size);
 536         if (write)
 537                 ret = dw_pcie_write(va_cfg_base + where, size, *val);
 538         else
 539                 ret = dw_pcie_read(va_cfg_base + where, size, val);
 540
 541         if (pci->num_viewport <= 2)
 542                 dw_pcie_prog_outbound_atu(pci, PCIE_ATU_REGION_INDEX1,
 543                                           PCIE_ATU_TYPE_IO, pp->io_base,
 544                                           pp->io_bus_addr, pp->io_size);
 545
 546         return ret;
 547 }
 548
 549 static int dw_pcie_rd_other_conf(struct pcie_port *pp, struct pci_bus *bus,
 550                                  u32 devfn, int where, int size, u32 *val)
 551 {
 552         if (pp->ops->rd_other_conf)
 553                 return pp->ops->rd_other_conf(pp, bus, devfn, where,
 554                                               size, val);
 555
 556         return dw_pcie_access_other_conf(pp, bus, devfn, where, size, val,
 557                                          false);
 558 }
 559
 560 static int dw_pcie_wr_other_conf(struct pcie_port *pp, struct pci_bus *bus,
 561                                  u32 devfn, int where, int size, u32 val)
 562 {
 563         if (pp->ops->wr_other_conf)
 564                 return pp->ops->wr_other_conf(pp, bus, devfn, where,
 565                                               size, val);
 566
 567         return dw_pcie_access_other_conf(pp, bus, devfn, where, size, &val,
 568                                          true);
 569 }
 570
 571 static int dw_pcie_valid_device(struct pcie_port *pp, struct pci_bus *bus,
 572                                 int dev)
 573 {
 574         struct dw_pcie *pci = to_dw_pcie_from_pp(pp);
 575
 576         /* If there is no link, then there is no device */
 577         if (!pci_is_root_bus(bus)) {
 578                 if (!dw_pcie_link_up(pci))
 579                         return 0;
 580         } else if (dev > 0)
 581                 /* Access only one slot on each root port */
 582                 return 0;
 583
 584         return 1;
 585 }
 586
 587 static int dw_pcie_rd_conf(struct pci_bus *bus, u32 devfn, int where,
 588                            int size, u32 *val)
 589 {
 590         struct pcie_port *pp = bus->sysdata;
 591
 592         if (!dw_pcie_valid_device(pp, bus, PCI_SLOT(devfn))) {
 593                 *val = 0xffffffff;
 594                 return PCIBIOS_DEVICE_NOT_FOUND;
 595         }
 596
 597         if (pci_is_root_bus(bus))
 598                 return dw_pcie_rd_own_conf(pp, where, size, val);
 599
 600         return dw_pcie_rd_other_conf(pp, bus, devfn, where, size, val);
 601 }
 602
 603 static int dw_pcie_wr_conf(struct pci_bus *bus, u32 devfn,
 604                            int where, int size, u32 val)
 605 {
 606         struct pcie_port *pp = bus->sysdata;
 607
 608         if (!dw_pcie_valid_device(pp, bus, PCI_SLOT(devfn)))
 609                 return PCIBIOS_DEVICE_NOT_FOUND;
 610
 611         if (pci_is_root_bus(bus))
 612                 return dw_pcie_wr_own_conf(pp, where, size, val);
 613
 614         return dw_pcie_wr_other_conf(pp, bus, devfn, where, size, val);
 615 }
 616
 617 static struct pci_ops dw_pcie_ops = {
 618         .read = dw_pcie_rd_conf,
 619         .write = dw_pcie_wr_conf,
 620 };
 621
 622 void dw_pcie_setup_rc(struct pcie_port *pp)
 623 {
 624         u32 val, ctrl, num_ctrls;
 625         struct dw_pcie *pci = to_dw_pcie_from_pp(pp);
 626
 627         /*
 628          * Enable DBI read-only registers for writing/updating configuration.
 629          * Write permission gets disabled towards the end of this function.
 630          */
 631         dw_pcie_dbi_ro_wr_en(pci);
 632
 633         dw_pcie_setup(pci);
 634
 635         if (!pp->ops->msi_host_init) {
 636                 num_ctrls = pp->num_vectors / MAX_MSI_IRQS_PER_CTRL;
 637
 638                 /* Initialize IRQ Status array */
 639                 for (ctrl = 0; ctrl < num_ctrls; ctrl++) {
 640                         pp->irq_mask[ctrl] = ~0;
 641                         dw_pcie_wr_own_conf(pp, PCIE_MSI_INTR0_MASK +
 642                                             (ctrl * MSI_REG_CTRL_BLOCK_SIZE),
 643                                             4, pp->irq_mask[ctrl]);
 644                         dw_pcie_wr_own_conf(pp, PCIE_MSI_INTR0_ENABLE +
 645                                             (ctrl * MSI_REG_CTRL_BLOCK_SIZE),
 646                                             4, ~0);
 647                 }
 648         }
 649
 650         /* Setup RC BARs */
 651         dw_pcie_writel_dbi(pci, PCI_BASE_ADDRESS_0, 0x00000004);
 652         dw_pcie_writel_dbi(pci, PCI_BASE_ADDRESS_1, 0x00000000);
 653
 654         /* Setup interrupt pins */
 655         val = dw_pcie_readl_dbi(pci, PCI_INTERRUPT_LINE);
 656         val &= 0xffff00ff;
 657         val |= 0x00000100;
 658         dw_pcie_writel_dbi(pci, PCI_INTERRUPT_LINE, val);
 659
 660         /* Setup bus numbers */
 661         val = dw_pcie_readl_dbi(pci, PCI_PRIMARY_BUS);
 662         val &= 0xff000000;
 663         val |= 0x00ff0100;
 664         dw_pcie_writel_dbi(pci, PCI_PRIMARY_BUS, val);
 665
 666         /* Setup command register */
 667         val = dw_pcie_readl_dbi(pci, PCI_COMMAND);
 668         val &= 0xffff0000;
 669         val |= PCI_COMMAND_IO | PCI_COMMAND_MEMORY |
 670                 PCI_COMMAND_MASTER | PCI_COMMAND_SERR;
 671         dw_pcie_writel_dbi(pci, PCI_COMMAND, val);
 672
 673         /*
 674          * If the platform provides ->rd_other_conf, it means the platform
 675          * uses its own address translation component rather than ATU, so
 676          * we should not program the ATU here.
 677          */
 678         if (!pp->ops->rd_other_conf) {
 679                 dw_pcie_prog_outbound_atu(pci, PCIE_ATU_REGION_INDEX0,
 680                                           PCIE_ATU_TYPE_MEM, pp->mem_base,
 681                                           pp->mem_bus_addr, pp->mem_size);
 682                 if (pci->num_viewport > 2)
 683                         dw_pcie_prog_outbound_atu(pci, PCIE_ATU_REGION_INDEX2,
 684                                                   PCIE_ATU_TYPE_IO, pp->io_base,
 685                                                   pp->io_bus_addr, pp->io_size);
 686         }
 687
 688         dw_pcie_wr_own_conf(pp, PCI_BASE_ADDRESS_0, 4, 0);
 689
 690         /* Program correct class for RC */
 691         dw_pcie_wr_own_conf(pp, PCI_CLASS_DEVICE, 2, PCI_CLASS_BRIDGE_PCI);
 692
 693         dw_pcie_rd_own_conf(pp, PCIE_LINK_WIDTH_SPEED_CONTROL, 4, &val);
 694         val |= PORT_LOGIC_SPEED_CHANGE;
 695         dw_pcie_wr_own_conf(pp, PCIE_LINK_WIDTH_SPEED_CONTROL, 4, val);
 696
 697         dw_pcie_dbi_ro_wr_dis(pci);
 698 }
 699 EXPORT_SYMBOL_GPL(dw_pcie_setup_rc);