clk: at91: sama7g5: decrease lower limit for MCK0 rate
authorClaudiu Beznea <claudiu.beznea@microchip.com>
Thu, 19 Nov 2020 15:43:14 +0000 (17:43 +0200)
committerStephen Boyd <sboyd@kernel.org>
Sat, 19 Dec 2020 19:50:56 +0000 (11:50 -0800)
On SAMA7G5 CPU clock is changed at run-time by DVFS. Since MCK0 and
CPU clock shares the same parent clock (CPUPLL clock) the MCK0 is
also changed by DVFS to avoid over/under clocking of MCK0 consumers.
The lower limit is changed to be able to set MCK0 accordingly by
DVFS.

Signed-off-by: Claudiu Beznea <claudiu.beznea@microchip.com>
Link: https://lore.kernel.org/r/1605800597-16720-9-git-send-email-claudiu.beznea@microchip.com
Signed-off-by: Stephen Boyd <sboyd@kernel.org>
drivers/clk/at91/sama7g5.c

index 335e9c9..29d9781 100644 (file)
@@ -807,7 +807,7 @@ static const struct clk_pll_characteristics pll_characteristics = {
 
 /* MCK0 characteristics. */
 static const struct clk_master_characteristics mck0_characteristics = {
-       .output = { .min = 140000000, .max = 200000000 },
+       .output = { .min = 50000000, .max = 200000000 },
        .divisors = { 1, 2, 4, 3, 5 },
        .have_div3_pres = 1,
 };