platform: mellanox: mlx-platform: add support for additional CPLD

Extend to support 5-th CPLD version, PN and minimal version registers.

Signed-off-by: Vadim Pasternak <vadimp@nvidia.com>
Reviewed-by: Michael Shych <michaelsh@nvidia.com>
Reviewed-by: Hans de Goede <hdegoede@redhat.com>
Reviewed-by: Ilpo Järvinen <ilpo.jarvinen@linux.intel.com>
Link: https://lore.kernel.org/r/20230822113451.13785-7-vadimp@nvidia.com
Signed-off-by: Hans de Goede <hdegoede@redhat.com>

diff --git a/drivers/platform/x86/mlx-platform.c b/drivers/platform/x86/mlx-platform.c
index 8e07ed3..dce3593 100644 (file)
--- a/drivers/platform/x86/mlx-platform.c
+++ b/drivers/platform/x86/mlx-platform.c
@@ -95,6 +95,9 @@
 #define MLXPLAT_CPLD_LPC_REG_FAN_OFFSET                0x88
 #define MLXPLAT_CPLD_LPC_REG_FAN_EVENT_OFFSET  0x89
 #define MLXPLAT_CPLD_LPC_REG_FAN_MASK_OFFSET   0x8a
+#define MLXPLAT_CPLD_LPC_REG_CPLD5_VER_OFFSET  0x8e
+#define MLXPLAT_CPLD_LPC_REG_CPLD5_PN_OFFSET   0x8f
+#define MLXPLAT_CPLD_LPC_REG_CPLD5_PN1_OFFSET  0x90
 #define MLXPLAT_CPLD_LPC_REG_EROT_OFFSET       0x91
 #define MLXPLAT_CPLD_LPC_REG_EROT_EVENT_OFFSET 0x92
 #define MLXPLAT_CPLD_LPC_REG_EROT_MASK_OFFSET  0x93
@@ -129,6 +132,7 @@
 #define MLXPLAT_CPLD_LPC_REG_DBG4_OFFSET       0xb9
 #define MLXPLAT_CPLD_LPC_REG_GP4_RO_OFFSET     0xc2
 #define MLXPLAT_CPLD_LPC_REG_SPI_CHNL_SELECT   0xc3
+#define MLXPLAT_CPLD_LPC_REG_CPLD5_MVER_OFFSET 0xc4
 #define MLXPLAT_CPLD_LPC_REG_WD_CLEAR_OFFSET   0xc7
 #define MLXPLAT_CPLD_LPC_REG_WD_CLEAR_WP_OFFSET        0xc8
 #define MLXPLAT_CPLD_LPC_REG_WD1_TMR_OFFSET    0xc9
@@ -3431,6 +3435,12 @@ static struct mlxreg_core_data mlxplat_mlxcpld_default_ng_regs_io_data[] = {
                .bit = GENMASK(7, 0),
                .mode = 0444,
        },
+       {
+               .label = "cpld5_version",
+               .reg = MLXPLAT_CPLD_LPC_REG_CPLD5_VER_OFFSET,
+               .bit = GENMASK(7, 0),
+               .mode = 0444,
+       },
        {
                .label = "cpld1_pn",
                .reg = MLXPLAT_CPLD_LPC_REG_CPLD1_PN_OFFSET,
@@ -3459,6 +3469,13 @@ static struct mlxreg_core_data mlxplat_mlxcpld_default_ng_regs_io_data[] = {
                .mode = 0444,
                .regnum = 2,
        },
+       {
+               .label = "cpld5_pn",
+               .reg = MLXPLAT_CPLD_LPC_REG_CPLD5_PN_OFFSET,
+               .bit = GENMASK(15, 0),
+               .mode = 0444,
+               .regnum = 2,
+       },
        {
                .label = "cpld1_version_min",
                .reg = MLXPLAT_CPLD_LPC_REG_CPLD1_MVER_OFFSET,
@@ -3483,6 +3500,12 @@ static struct mlxreg_core_data mlxplat_mlxcpld_default_ng_regs_io_data[] = {
                .bit = GENMASK(7, 0),
                .mode = 0444,
        },
+       {
+               .label = "cpld5_version_min",
+               .reg = MLXPLAT_CPLD_LPC_REG_CPLD5_MVER_OFFSET,
+               .bit = GENMASK(7, 0),
+               .mode = 0444,
+       },
        {
                .label = "asic_reset",
                .reg = MLXPLAT_CPLD_LPC_REG_RESET_GP2_OFFSET,
@@ -5031,6 +5054,7 @@ static bool mlxplat_mlxcpld_readable_reg(struct device *dev, unsigned int reg)
        case MLXPLAT_CPLD_LPC_REG_CPLD2_VER_OFFSET:
        case MLXPLAT_CPLD_LPC_REG_CPLD3_VER_OFFSET:
        case MLXPLAT_CPLD_LPC_REG_CPLD4_VER_OFFSET:
+       case MLXPLAT_CPLD_LPC_REG_CPLD5_VER_OFFSET:
        case MLXPLAT_CPLD_LPC_REG_CPLD1_PN_OFFSET:
        case MLXPLAT_CPLD_LPC_REG_CPLD1_PN1_OFFSET:
        case MLXPLAT_CPLD_LPC_REG_CPLD2_PN_OFFSET:
@@ -5039,6 +5063,8 @@ static bool mlxplat_mlxcpld_readable_reg(struct device *dev, unsigned int reg)
        case MLXPLAT_CPLD_LPC_REG_CPLD3_PN1_OFFSET:
        case MLXPLAT_CPLD_LPC_REG_CPLD4_PN_OFFSET:
        case MLXPLAT_CPLD_LPC_REG_CPLD4_PN1_OFFSET:
+       case MLXPLAT_CPLD_LPC_REG_CPLD5_PN_OFFSET:
+       case MLXPLAT_CPLD_LPC_REG_CPLD5_PN1_OFFSET:
        case MLXPLAT_CPLD_LPC_REG_RESET_GP4_OFFSET:
        case MLXPLAT_CPLD_LPC_REG_RESET_CAUSE_OFFSET:
        case MLXPLAT_CPLD_LPC_REG_RST_CAUSE1_OFFSET:
@@ -5150,6 +5176,7 @@ static bool mlxplat_mlxcpld_readable_reg(struct device *dev, unsigned int reg)
        case MLXPLAT_CPLD_LPC_REG_CPLD2_MVER_OFFSET:
        case MLXPLAT_CPLD_LPC_REG_CPLD3_MVER_OFFSET:
        case MLXPLAT_CPLD_LPC_REG_CPLD4_MVER_OFFSET:
+       case MLXPLAT_CPLD_LPC_REG_CPLD5_MVER_OFFSET:
        case MLXPLAT_CPLD_LPC_REG_PWM1_OFFSET:
        case MLXPLAT_CPLD_LPC_REG_PWM2_OFFSET:
        case MLXPLAT_CPLD_LPC_REG_PWM3_OFFSET:
@@ -5191,6 +5218,7 @@ static bool mlxplat_mlxcpld_volatile_reg(struct device *dev, unsigned int reg)
        case MLXPLAT_CPLD_LPC_REG_CPLD2_VER_OFFSET:
        case MLXPLAT_CPLD_LPC_REG_CPLD3_VER_OFFSET:
        case MLXPLAT_CPLD_LPC_REG_CPLD4_VER_OFFSET:
+       case MLXPLAT_CPLD_LPC_REG_CPLD5_VER_OFFSET:
        case MLXPLAT_CPLD_LPC_REG_CPLD1_PN_OFFSET:
        case MLXPLAT_CPLD_LPC_REG_CPLD1_PN1_OFFSET:
        case MLXPLAT_CPLD_LPC_REG_CPLD2_PN_OFFSET:
@@ -5199,6 +5227,8 @@ static bool mlxplat_mlxcpld_volatile_reg(struct device *dev, unsigned int reg)
        case MLXPLAT_CPLD_LPC_REG_CPLD3_PN1_OFFSET:
        case MLXPLAT_CPLD_LPC_REG_CPLD4_PN_OFFSET:
        case MLXPLAT_CPLD_LPC_REG_CPLD4_PN1_OFFSET:
+       case MLXPLAT_CPLD_LPC_REG_CPLD5_PN_OFFSET:
+       case MLXPLAT_CPLD_LPC_REG_CPLD5_PN1_OFFSET:
        case MLXPLAT_CPLD_LPC_REG_RESET_GP4_OFFSET:
        case MLXPLAT_CPLD_LPC_REG_RESET_CAUSE_OFFSET:
        case MLXPLAT_CPLD_LPC_REG_RST_CAUSE1_OFFSET:
@@ -5302,6 +5332,7 @@ static bool mlxplat_mlxcpld_volatile_reg(struct device *dev, unsigned int reg)
        case MLXPLAT_CPLD_LPC_REG_CPLD2_MVER_OFFSET:
        case MLXPLAT_CPLD_LPC_REG_CPLD3_MVER_OFFSET:
        case MLXPLAT_CPLD_LPC_REG_CPLD4_MVER_OFFSET:
+       case MLXPLAT_CPLD_LPC_REG_CPLD5_MVER_OFFSET:
        case MLXPLAT_CPLD_LPC_REG_PWM1_OFFSET:
        case MLXPLAT_CPLD_LPC_REG_PWM2_OFFSET:
        case MLXPLAT_CPLD_LPC_REG_PWM3_OFFSET: