drivers/pci/controller/dwc/pcie-designware.h

   1 /* SPDX-License-Identifier: GPL-2.0 */
   2 /*
   3  * Synopsys DesignWare PCIe host controller driver
   4  *
   5  * Copyright (C) 2013 Samsung Electronics Co., Ltd.
   6  *              https://www.samsung.com
   7  *
   8  * Author: Jingoo Han <jg1.han@samsung.com>
   9  */
  10
  11 #ifndef _PCIE_DESIGNWARE_H
  12 #define _PCIE_DESIGNWARE_H
  13
  14 #include <linux/bitfield.h>
  15 #include <linux/dma-mapping.h>
  16 #include <linux/irq.h>
  17 #include <linux/msi.h>
  18 #include <linux/pci.h>
  19
  20 #include <linux/pci-epc.h>
  21 #include <linux/pci-epf.h>
  22
  23 /* Parameters for the waiting for link up routine */
  24 #define LINK_WAIT_MAX_RETRIES           10
  25 #define LINK_WAIT_USLEEP_MIN            90000
  26 #define LINK_WAIT_USLEEP_MAX            100000
  27
  28 /* Parameters for the waiting for iATU enabled routine */
  29 #define LINK_WAIT_MAX_IATU_RETRIES      5
  30 #define LINK_WAIT_IATU                  9
  31
  32 /* Synopsys-specific PCIe configuration registers */
  33 #define PCIE_PORT_AFR                   0x70C
  34 #define PORT_AFR_N_FTS_MASK             GENMASK(15, 8)
  35 #define PORT_AFR_CC_N_FTS_MASK          GENMASK(23, 16)
  36
  37 #define PCIE_PORT_LINK_CONTROL          0x710
  38 #define PORT_LINK_DLL_LINK_EN           BIT(5)
  39 #define PORT_LINK_FAST_LINK_MODE        BIT(7)
  40 #define PORT_LINK_MODE_MASK             GENMASK(21, 16)
  41 #define PORT_LINK_MODE(n)               FIELD_PREP(PORT_LINK_MODE_MASK, n)
  42 #define PORT_LINK_MODE_1_LANES          PORT_LINK_MODE(0x1)
  43 #define PORT_LINK_MODE_2_LANES          PORT_LINK_MODE(0x3)
  44 #define PORT_LINK_MODE_4_LANES          PORT_LINK_MODE(0x7)
  45 #define PORT_LINK_MODE_8_LANES          PORT_LINK_MODE(0xf)
  46
  47 #define PCIE_PORT_DEBUG0                0x728
  48 #define PORT_LOGIC_LTSSM_STATE_MASK     0x1f
  49 #define PORT_LOGIC_LTSSM_STATE_L0       0x11
  50 #define PCIE_PORT_DEBUG1                0x72C
  51 #define PCIE_PORT_DEBUG1_LINK_UP                BIT(4)
  52 #define PCIE_PORT_DEBUG1_LINK_IN_TRAINING       BIT(29)
  53
  54 #define PCIE_LINK_WIDTH_SPEED_CONTROL   0x80C
  55 #define PORT_LOGIC_N_FTS_MASK           GENMASK(7, 0)
  56 #define PORT_LOGIC_SPEED_CHANGE         BIT(17)
  57 #define PORT_LOGIC_LINK_WIDTH_MASK      GENMASK(12, 8)
  58 #define PORT_LOGIC_LINK_WIDTH(n)        FIELD_PREP(PORT_LOGIC_LINK_WIDTH_MASK, n)
  59 #define PORT_LOGIC_LINK_WIDTH_1_LANES   PORT_LOGIC_LINK_WIDTH(0x1)
  60 #define PORT_LOGIC_LINK_WIDTH_2_LANES   PORT_LOGIC_LINK_WIDTH(0x2)
  61 #define PORT_LOGIC_LINK_WIDTH_4_LANES   PORT_LOGIC_LINK_WIDTH(0x4)
  62 #define PORT_LOGIC_LINK_WIDTH_8_LANES   PORT_LOGIC_LINK_WIDTH(0x8)
  63
  64 #define PCIE_MSI_ADDR_LO                0x820
  65 #define PCIE_MSI_ADDR_HI                0x824
  66 #define PCIE_MSI_INTR0_ENABLE           0x828
  67 #define PCIE_MSI_INTR0_MASK             0x82C
  68 #define PCIE_MSI_INTR0_STATUS           0x830
  69
  70 #define PCIE_PORT_MULTI_LANE_CTRL       0x8C0
  71 #define PORT_MLTI_UPCFG_SUPPORT         BIT(7)
  72
  73 #define PCIE_ATU_VIEWPORT               0x900
  74 #define PCIE_ATU_REGION_INBOUND         BIT(31)
  75 #define PCIE_ATU_REGION_OUTBOUND        0
  76 #define PCIE_ATU_REGION_INDEX2          0x2
  77 #define PCIE_ATU_REGION_INDEX1          0x1
  78 #define PCIE_ATU_REGION_INDEX0          0x0
  79 #define PCIE_ATU_CR1                    0x904
  80 #define PCIE_ATU_TYPE_MEM               0x0
  81 #define PCIE_ATU_TYPE_IO                0x2
  82 #define PCIE_ATU_TYPE_CFG0              0x4
  83 #define PCIE_ATU_TYPE_CFG1              0x5
  84 #define PCIE_ATU_CR2                    0x908
  85 #define PCIE_ATU_ENABLE                 BIT(31)
  86 #define PCIE_ATU_BAR_MODE_ENABLE        BIT(30)
  87 #define PCIE_ATU_LOWER_BASE             0x90C
  88 #define PCIE_ATU_UPPER_BASE             0x910
  89 #define PCIE_ATU_LIMIT                  0x914
  90 #define PCIE_ATU_LOWER_TARGET           0x918
  91 #define PCIE_ATU_BUS(x)                 FIELD_PREP(GENMASK(31, 24), x)
  92 #define PCIE_ATU_DEV(x)                 FIELD_PREP(GENMASK(23, 19), x)
  93 #define PCIE_ATU_FUNC(x)                FIELD_PREP(GENMASK(18, 16), x)
  94 #define PCIE_ATU_UPPER_TARGET           0x91C
  95
  96 #define PCIE_MISC_CONTROL_1_OFF         0x8BC
  97 #define PCIE_DBI_RO_WR_EN               BIT(0)
  98
  99 #define PCIE_PL_CHK_REG_CONTROL_STATUS                  0xB20
 100 #define PCIE_PL_CHK_REG_CHK_REG_START                   BIT(0)
 101 #define PCIE_PL_CHK_REG_CHK_REG_CONTINUOUS              BIT(1)
 102 #define PCIE_PL_CHK_REG_CHK_REG_COMPARISON_ERROR        BIT(16)
 103 #define PCIE_PL_CHK_REG_CHK_REG_LOGIC_ERROR             BIT(17)
 104 #define PCIE_PL_CHK_REG_CHK_REG_COMPLETE                BIT(18)
 105
 106 #define PCIE_PL_CHK_REG_ERR_ADDR                        0xB28
 107
 108 /*
 109  * iATU Unroll-specific register definitions
 110  * From 4.80 core version the address translation will be made by unroll
 111  */
 112 #define PCIE_ATU_UNR_REGION_CTRL1       0x00
 113 #define PCIE_ATU_UNR_REGION_CTRL2       0x04
 114 #define PCIE_ATU_UNR_LOWER_BASE         0x08
 115 #define PCIE_ATU_UNR_UPPER_BASE         0x0C
 116 #define PCIE_ATU_UNR_LOWER_LIMIT        0x10
 117 #define PCIE_ATU_UNR_LOWER_TARGET       0x14
 118 #define PCIE_ATU_UNR_UPPER_TARGET       0x18
 119 #define PCIE_ATU_UNR_UPPER_LIMIT        0x20
 120
 121 /*
 122  * The default address offset between dbi_base and atu_base. Root controller
 123  * drivers are not required to initialize atu_base if the offset matches this
 124  * default; the driver core automatically derives atu_base from dbi_base using
 125  * this offset, if atu_base not set.
 126  */
 127 #define DEFAULT_DBI_ATU_OFFSET (0x3 << 20)
 128
 129 /* Register address builder */
 130 #define PCIE_GET_ATU_OUTB_UNR_REG_OFFSET(region) \
 131                 ((region) << 9)
 132
 133 #define PCIE_GET_ATU_INB_UNR_REG_OFFSET(region) \
 134                 (((region) << 9) | BIT(8))
 135
 136 #define MAX_MSI_IRQS                    256
 137 #define MAX_MSI_IRQS_PER_CTRL           32
 138 #define MAX_MSI_CTRLS                   (MAX_MSI_IRQS / MAX_MSI_IRQS_PER_CTRL)
 139 #define MSI_REG_CTRL_BLOCK_SIZE         12
 140 #define MSI_DEF_NUM_VECTORS             32
 141
 142 /* Maximum number of inbound/outbound iATUs */
 143 #define MAX_IATU_IN                     256
 144 #define MAX_IATU_OUT                    256
 145
 146 struct pcie_port;
 147 struct dw_pcie;
 148 struct dw_pcie_ep;
 149
 150 enum dw_pcie_region_type {
 151         DW_PCIE_REGION_UNKNOWN,
 152         DW_PCIE_REGION_INBOUND,
 153         DW_PCIE_REGION_OUTBOUND,
 154 };
 155
 156 enum dw_pcie_device_mode {
 157         DW_PCIE_UNKNOWN_TYPE,
 158         DW_PCIE_EP_TYPE,
 159         DW_PCIE_LEG_EP_TYPE,
 160         DW_PCIE_RC_TYPE,
 161 };
 162
 163 struct dw_pcie_host_ops {
 164         int (*host_init)(struct pcie_port *pp);
 165         void (*set_num_vectors)(struct pcie_port *pp);
 166         int (*msi_host_init)(struct pcie_port *pp);
 167 };
 168
 169 struct pcie_port {
 170         u64                     cfg0_base;
 171         void __iomem            *va_cfg0_base;
 172         u32                     cfg0_size;
 173         resource_size_t         io_base;
 174         phys_addr_t             io_bus_addr;
 175         u32                     io_size;
 176         int                     irq;
 177         const struct dw_pcie_host_ops *ops;
 178         int                     msi_irq;
 179         struct irq_domain       *irq_domain;
 180         struct irq_domain       *msi_domain;
 181         dma_addr_t              msi_data;
 182         struct page             *msi_page;
 183         struct irq_chip         *msi_irq_chip;
 184         u32                     num_vectors;
 185         u32                     irq_mask[MAX_MSI_CTRLS];
 186         struct pci_host_bridge  *bridge;
 187         raw_spinlock_t          lock;
 188         DECLARE_BITMAP(msi_irq_in_use, MAX_MSI_IRQS);
 189 };
 190
 191 enum dw_pcie_as_type {
 192         DW_PCIE_AS_UNKNOWN,
 193         DW_PCIE_AS_MEM,
 194         DW_PCIE_AS_IO,
 195 };
 196
 197 struct dw_pcie_ep_ops {
 198         void    (*ep_init)(struct dw_pcie_ep *ep);
 199         int     (*raise_irq)(struct dw_pcie_ep *ep, u8 func_no,
 200                              enum pci_epc_irq_type type, u16 interrupt_num);
 201         const struct pci_epc_features* (*get_features)(struct dw_pcie_ep *ep);
 202 };
 203
 204 struct dw_pcie_ep {
 205         struct pci_epc          *epc;
 206         const struct dw_pcie_ep_ops *ops;
 207         phys_addr_t             phys_base;
 208         size_t                  addr_size;
 209         size_t                  page_size;
 210         u8                      bar_to_atu[PCI_STD_NUM_BARS];
 211         phys_addr_t             *outbound_addr;
 212         unsigned long           *ib_window_map;
 213         unsigned long           *ob_window_map;
 214         u32                     num_ib_windows;
 215         u32                     num_ob_windows;
 216         void __iomem            *msi_mem;
 217         phys_addr_t             msi_mem_phys;
 218         u8                      msi_cap;        /* MSI capability offset */
 219         u8                      msix_cap;       /* MSI-X capability offset */
 220         struct pci_epf_bar      *epf_bar[PCI_STD_NUM_BARS];
 221 };
 222
 223 struct dw_pcie_ops {
 224         u64     (*cpu_addr_fixup)(struct dw_pcie *pcie, u64 cpu_addr);
 225         u32     (*read_dbi)(struct dw_pcie *pcie, void __iomem *base, u32 reg,
 226                             size_t size);
 227         void    (*write_dbi)(struct dw_pcie *pcie, void __iomem *base, u32 reg,
 228                              size_t size, u32 val);
 229         u32     (*read_dbi2)(struct dw_pcie *pcie, void __iomem *base, u32 reg,
 230                              size_t size);
 231         void    (*write_dbi2)(struct dw_pcie *pcie, void __iomem *base, u32 reg,
 232                               size_t size, u32 val);
 233         int     (*link_up)(struct dw_pcie *pcie);
 234         int     (*start_link)(struct dw_pcie *pcie);
 235         void    (*stop_link)(struct dw_pcie *pcie);
 236 };
 237
 238 struct dw_pcie {
 239         struct device           *dev;
 240         void __iomem            *dbi_base;
 241         void __iomem            *dbi_base2;
 242         /* Used when iatu_unroll_enabled is true */
 243         void __iomem            *atu_base;
 244         u32                     num_viewport;
 245         u8                      iatu_unroll_enabled;
 246         struct pcie_port        pp;
 247         struct dw_pcie_ep       ep;
 248         const struct dw_pcie_ops *ops;
 249         unsigned int            version;
 250         int                     num_lanes;
 251 };
 252
 253 #define to_dw_pcie_from_pp(port) container_of((port), struct dw_pcie, pp)
 254
 255 #define to_dw_pcie_from_ep(endpoint)   \
 256                 container_of((endpoint), struct dw_pcie, ep)
 257
 258 u8 dw_pcie_find_capability(struct dw_pcie *pci, u8 cap);
 259 u16 dw_pcie_find_ext_capability(struct dw_pcie *pci, u8 cap);
 260
 261 int dw_pcie_read(void __iomem *addr, int size, u32 *val);
 262 int dw_pcie_write(void __iomem *addr, int size, u32 val);
 263
 264 u32 dw_pcie_read_dbi(struct dw_pcie *pci, u32 reg, size_t size);
 265 void dw_pcie_write_dbi(struct dw_pcie *pci, u32 reg, size_t size, u32 val);
 266 u32 dw_pcie_read_dbi2(struct dw_pcie *pci, u32 reg, size_t size);
 267 void dw_pcie_write_dbi2(struct dw_pcie *pci, u32 reg, size_t size, u32 val);
 268 u32 dw_pcie_read_atu(struct dw_pcie *pci, u32 reg, size_t size);
 269 void dw_pcie_write_atu(struct dw_pcie *pci, u32 reg, size_t size, u32 val);
 270 int dw_pcie_link_up(struct dw_pcie *pci);
 271 void dw_pcie_upconfig_setup(struct dw_pcie *pci);
 272 void dw_pcie_link_set_max_speed(struct dw_pcie *pci, u32 link_gen);
 273 void dw_pcie_link_set_n_fts(struct dw_pcie *pci, u32 n_fts);
 274 int dw_pcie_wait_for_link(struct dw_pcie *pci);
 275 void dw_pcie_prog_outbound_atu(struct dw_pcie *pci, int index,
 276                                int type, u64 cpu_addr, u64 pci_addr,
 277                                u32 size);
 278 int dw_pcie_prog_inbound_atu(struct dw_pcie *pci, int index, int bar,
 279                              u64 cpu_addr, enum dw_pcie_as_type as_type);
 280 void dw_pcie_disable_atu(struct dw_pcie *pci, int index,
 281                          enum dw_pcie_region_type type);
 282 void dw_pcie_setup(struct dw_pcie *pci);
 283
 284 static inline void dw_pcie_writel_dbi(struct dw_pcie *pci, u32 reg, u32 val)
 285 {
 286         dw_pcie_write_dbi(pci, reg, 0x4, val);
 287 }
 288
 289 static inline u32 dw_pcie_readl_dbi(struct dw_pcie *pci, u32 reg)
 290 {
 291         return dw_pcie_read_dbi(pci, reg, 0x4);
 292 }
 293
 294 static inline void dw_pcie_writew_dbi(struct dw_pcie *pci, u32 reg, u16 val)
 295 {
 296         dw_pcie_write_dbi(pci, reg, 0x2, val);
 297 }
 298
 299 static inline u16 dw_pcie_readw_dbi(struct dw_pcie *pci, u32 reg)
 300 {
 301         return dw_pcie_read_dbi(pci, reg, 0x2);
 302 }
 303
 304 static inline void dw_pcie_writeb_dbi(struct dw_pcie *pci, u32 reg, u8 val)
 305 {
 306         dw_pcie_write_dbi(pci, reg, 0x1, val);
 307 }
 308
 309 static inline u8 dw_pcie_readb_dbi(struct dw_pcie *pci, u32 reg)
 310 {
 311         return dw_pcie_read_dbi(pci, reg, 0x1);
 312 }
 313
 314 static inline void dw_pcie_writel_dbi2(struct dw_pcie *pci, u32 reg, u32 val)
 315 {
 316         dw_pcie_write_dbi2(pci, reg, 0x4, val);
 317 }
 318
 319 static inline u32 dw_pcie_readl_dbi2(struct dw_pcie *pci, u32 reg)
 320 {
 321         return dw_pcie_read_dbi2(pci, reg, 0x4);
 322 }
 323
 324 static inline void dw_pcie_writel_atu(struct dw_pcie *pci, u32 reg, u32 val)
 325 {
 326         dw_pcie_write_atu(pci, reg, 0x4, val);
 327 }
 328
 329 static inline u32 dw_pcie_readl_atu(struct dw_pcie *pci, u32 reg)
 330 {
 331         return dw_pcie_read_atu(pci, reg, 0x4);
 332 }
 333
 334 static inline void dw_pcie_dbi_ro_wr_en(struct dw_pcie *pci)
 335 {
 336         u32 reg;
 337         u32 val;
 338
 339         reg = PCIE_MISC_CONTROL_1_OFF;
 340         val = dw_pcie_readl_dbi(pci, reg);
 341         val |= PCIE_DBI_RO_WR_EN;
 342         dw_pcie_writel_dbi(pci, reg, val);
 343 }
 344
 345 static inline void dw_pcie_dbi_ro_wr_dis(struct dw_pcie *pci)
 346 {
 347         u32 reg;
 348         u32 val;
 349
 350         reg = PCIE_MISC_CONTROL_1_OFF;
 351         val = dw_pcie_readl_dbi(pci, reg);
 352         val &= ~PCIE_DBI_RO_WR_EN;
 353         dw_pcie_writel_dbi(pci, reg, val);
 354 }
 355
 356 #ifdef CONFIG_PCIE_DW_HOST
 357 irqreturn_t dw_handle_msi_irq(struct pcie_port *pp);
 358 void dw_pcie_msi_init(struct pcie_port *pp);
 359 void dw_pcie_free_msi(struct pcie_port *pp);
 360 void dw_pcie_setup_rc(struct pcie_port *pp);
 361 int dw_pcie_host_init(struct pcie_port *pp);
 362 void dw_pcie_host_deinit(struct pcie_port *pp);
 363 int dw_pcie_allocate_domains(struct pcie_port *pp);
 364 void __iomem *dw_pcie_own_conf_map_bus(struct pci_bus *bus, unsigned int devfn,
 365                                        int where);
 366 #else
 367 static inline irqreturn_t dw_handle_msi_irq(struct pcie_port *pp)
 368 {
 369         return IRQ_NONE;
 370 }
 371
 372 static inline void dw_pcie_msi_init(struct pcie_port *pp)
 373 {
 374 }
 375
 376 static inline void dw_pcie_free_msi(struct pcie_port *pp)
 377 {
 378 }
 379
 380 static inline void dw_pcie_setup_rc(struct pcie_port *pp)
 381 {
 382 }
 383
 384 static inline int dw_pcie_host_init(struct pcie_port *pp)
 385 {
 386         return 0;
 387 }
 388
 389 static inline void dw_pcie_host_deinit(struct pcie_port *pp)
 390 {
 391 }
 392
 393 static inline int dw_pcie_allocate_domains(struct pcie_port *pp)
 394 {
 395         return 0;
 396 }
 397 static inline void __iomem *dw_pcie_own_conf_map_bus(struct pci_bus *bus,
 398                                                      unsigned int devfn,
 399                                                      int where)
 400 {
 401         return NULL;
 402 }
 403 #endif
 404
 405 #ifdef CONFIG_PCIE_DW_EP
 406 void dw_pcie_ep_linkup(struct dw_pcie_ep *ep);
 407 int dw_pcie_ep_init(struct dw_pcie_ep *ep);
 408 int dw_pcie_ep_init_complete(struct dw_pcie_ep *ep);
 409 void dw_pcie_ep_init_notify(struct dw_pcie_ep *ep);
 410 void dw_pcie_ep_exit(struct dw_pcie_ep *ep);
 411 int dw_pcie_ep_raise_legacy_irq(struct dw_pcie_ep *ep, u8 func_no);
 412 int dw_pcie_ep_raise_msi_irq(struct dw_pcie_ep *ep, u8 func_no,
 413                              u8 interrupt_num);
 414 int dw_pcie_ep_raise_msix_irq(struct dw_pcie_ep *ep, u8 func_no,
 415                              u16 interrupt_num);
 416 void dw_pcie_ep_reset_bar(struct dw_pcie *pci, enum pci_barno bar);
 417 #else
 418 static inline void dw_pcie_ep_linkup(struct dw_pcie_ep *ep)
 419 {
 420 }
 421
 422 static inline int dw_pcie_ep_init(struct dw_pcie_ep *ep)
 423 {
 424         return 0;
 425 }
 426
 427 static inline int dw_pcie_ep_init_complete(struct dw_pcie_ep *ep)
 428 {
 429         return 0;
 430 }
 431
 432 static inline void dw_pcie_ep_init_notify(struct dw_pcie_ep *ep)
 433 {
 434 }
 435
 436 static inline void dw_pcie_ep_exit(struct dw_pcie_ep *ep)
 437 {
 438 }
 439
 440 static inline int dw_pcie_ep_raise_legacy_irq(struct dw_pcie_ep *ep, u8 func_no)
 441 {
 442         return 0;
 443 }
 444
 445 static inline int dw_pcie_ep_raise_msi_irq(struct dw_pcie_ep *ep, u8 func_no,
 446                                            u8 interrupt_num)
 447 {
 448         return 0;
 449 }
 450
 451 static inline int dw_pcie_ep_raise_msix_irq(struct dw_pcie_ep *ep, u8 func_no,
 452                                            u16 interrupt_num)
 453 {
 454         return 0;
 455 }
 456
 457 static inline void dw_pcie_ep_reset_bar(struct dw_pcie *pci, enum pci_barno bar)
 458 {
 459 }
 460 #endif
 461 #endif /* _PCIE_DESIGNWARE_H */