drivers/pci/controller/dwc/pcie-designware-host.c

   1 // SPDX-License-Identifier: GPL-2.0
   2 /*
   3  * Synopsys DesignWare PCIe host controller driver
   4  *
   5  * Copyright (C) 2013 Samsung Electronics Co., Ltd.
   6  *              https://www.samsung.com
   7  *
   8  * Author: Jingoo Han <jg1.han@samsung.com>
   9  */
  10
  11 #include <linux/irqchip/chained_irq.h>
  12 #include <linux/irqdomain.h>
  13 #include <linux/msi.h>
  14 #include <linux/of_address.h>
  15 #include <linux/of_pci.h>
  16 #include <linux/pci_regs.h>
  17 #include <linux/platform_device.h>
  18
  19 #include "../../pci.h"
  20 #include "pcie-designware.h"
  21
  22 static struct pci_ops dw_pcie_ops;
  23 static struct pci_ops dw_child_pcie_ops;
  24
  25 static void dw_msi_ack_irq(struct irq_data *d)
  26 {
  27         irq_chip_ack_parent(d);
  28 }
  29
  30 static void dw_msi_mask_irq(struct irq_data *d)
  31 {
  32         pci_msi_mask_irq(d);
  33         irq_chip_mask_parent(d);
  34 }
  35
  36 static void dw_msi_unmask_irq(struct irq_data *d)
  37 {
  38         pci_msi_unmask_irq(d);
  39         irq_chip_unmask_parent(d);
  40 }
  41
  42 static struct irq_chip dw_pcie_msi_irq_chip = {
  43         .name = "PCI-MSI",
  44         .irq_ack = dw_msi_ack_irq,
  45         .irq_mask = dw_msi_mask_irq,
  46         .irq_unmask = dw_msi_unmask_irq,
  47 };
  48
  49 static struct msi_domain_info dw_pcie_msi_domain_info = {
  50         .flags  = (MSI_FLAG_USE_DEF_DOM_OPS | MSI_FLAG_USE_DEF_CHIP_OPS |
  51                    MSI_FLAG_PCI_MSIX | MSI_FLAG_MULTI_PCI_MSI),
  52         .chip   = &dw_pcie_msi_irq_chip,
  53 };
  54
  55 /* MSI int handler */
  56 irqreturn_t dw_handle_msi_irq(struct pcie_port *pp)
  57 {
  58         int i, pos, irq;
  59         unsigned long val;
  60         u32 status, num_ctrls;
  61         irqreturn_t ret = IRQ_NONE;
  62         struct dw_pcie *pci = to_dw_pcie_from_pp(pp);
  63
  64         num_ctrls = pp->num_vectors / MAX_MSI_IRQS_PER_CTRL;
  65
  66         for (i = 0; i < num_ctrls; i++) {
  67                 status = dw_pcie_readl_dbi(pci, PCIE_MSI_INTR0_STATUS +
  68                                            (i * MSI_REG_CTRL_BLOCK_SIZE));
  69                 if (!status)
  70                         continue;
  71
  72                 ret = IRQ_HANDLED;
  73                 val = status;
  74                 pos = 0;
  75                 while ((pos = find_next_bit(&val, MAX_MSI_IRQS_PER_CTRL,
  76                                             pos)) != MAX_MSI_IRQS_PER_CTRL) {
  77                         irq = irq_find_mapping(pp->irq_domain,
  78                                                (i * MAX_MSI_IRQS_PER_CTRL) +
  79                                                pos);
  80                         generic_handle_irq(irq);
  81                         pos++;
  82                 }
  83         }
  84
  85         return ret;
  86 }
  87
  88 /* Chained MSI interrupt service routine */
  89 static void dw_chained_msi_isr(struct irq_desc *desc)
  90 {
  91         struct irq_chip *chip = irq_desc_get_chip(desc);
  92         struct pcie_port *pp;
  93
  94         chained_irq_enter(chip, desc);
  95
  96         pp = irq_desc_get_handler_data(desc);
  97         dw_handle_msi_irq(pp);
  98
  99         chained_irq_exit(chip, desc);
 100 }
 101
 102 static void dw_pci_setup_msi_msg(struct irq_data *d, struct msi_msg *msg)
 103 {
 104         struct pcie_port *pp = irq_data_get_irq_chip_data(d);
 105         struct dw_pcie *pci = to_dw_pcie_from_pp(pp);
 106         u64 msi_target;
 107
 108         msi_target = (u64)pp->msi_data;
 109
 110         msg->address_lo = lower_32_bits(msi_target);
 111         msg->address_hi = upper_32_bits(msi_target);
 112
 113         msg->data = d->hwirq;
 114
 115         dev_dbg(pci->dev, "msi#%d address_hi %#x address_lo %#x\n",
 116                 (int)d->hwirq, msg->address_hi, msg->address_lo);
 117 }
 118
 119 static int dw_pci_msi_set_affinity(struct irq_data *d,
 120                                    const struct cpumask *mask, bool force)
 121 {
 122         return -EINVAL;
 123 }
 124
 125 static void dw_pci_bottom_mask(struct irq_data *d)
 126 {
 127         struct pcie_port *pp = irq_data_get_irq_chip_data(d);
 128         struct dw_pcie *pci = to_dw_pcie_from_pp(pp);
 129         unsigned int res, bit, ctrl;
 130         unsigned long flags;
 131
 132         raw_spin_lock_irqsave(&pp->lock, flags);
 133
 134         ctrl = d->hwirq / MAX_MSI_IRQS_PER_CTRL;
 135         res = ctrl * MSI_REG_CTRL_BLOCK_SIZE;
 136         bit = d->hwirq % MAX_MSI_IRQS_PER_CTRL;
 137
 138         pp->irq_mask[ctrl] |= BIT(bit);
 139         dw_pcie_writel_dbi(pci, PCIE_MSI_INTR0_MASK + res, pp->irq_mask[ctrl]);
 140
 141         raw_spin_unlock_irqrestore(&pp->lock, flags);
 142 }
 143
 144 static void dw_pci_bottom_unmask(struct irq_data *d)
 145 {
 146         struct pcie_port *pp = irq_data_get_irq_chip_data(d);
 147         struct dw_pcie *pci = to_dw_pcie_from_pp(pp);
 148         unsigned int res, bit, ctrl;
 149         unsigned long flags;
 150
 151         raw_spin_lock_irqsave(&pp->lock, flags);
 152
 153         ctrl = d->hwirq / MAX_MSI_IRQS_PER_CTRL;
 154         res = ctrl * MSI_REG_CTRL_BLOCK_SIZE;
 155         bit = d->hwirq % MAX_MSI_IRQS_PER_CTRL;
 156
 157         pp->irq_mask[ctrl] &= ~BIT(bit);
 158         dw_pcie_writel_dbi(pci, PCIE_MSI_INTR0_MASK + res, pp->irq_mask[ctrl]);
 159
 160         raw_spin_unlock_irqrestore(&pp->lock, flags);
 161 }
 162
 163 static void dw_pci_bottom_ack(struct irq_data *d)
 164 {
 165         struct pcie_port *pp  = irq_data_get_irq_chip_data(d);
 166         struct dw_pcie *pci = to_dw_pcie_from_pp(pp);
 167         unsigned int res, bit, ctrl;
 168
 169         ctrl = d->hwirq / MAX_MSI_IRQS_PER_CTRL;
 170         res = ctrl * MSI_REG_CTRL_BLOCK_SIZE;
 171         bit = d->hwirq % MAX_MSI_IRQS_PER_CTRL;
 172
 173         dw_pcie_writel_dbi(pci, PCIE_MSI_INTR0_STATUS + res, BIT(bit));
 174 }
 175
 176 static struct irq_chip dw_pci_msi_bottom_irq_chip = {
 177         .name = "DWPCI-MSI",
 178         .irq_ack = dw_pci_bottom_ack,
 179         .irq_compose_msi_msg = dw_pci_setup_msi_msg,
 180         .irq_set_affinity = dw_pci_msi_set_affinity,
 181         .irq_mask = dw_pci_bottom_mask,
 182         .irq_unmask = dw_pci_bottom_unmask,
 183 };
 184
 185 static int dw_pcie_irq_domain_alloc(struct irq_domain *domain,
 186                                     unsigned int virq, unsigned int nr_irqs,
 187                                     void *args)
 188 {
 189         struct pcie_port *pp = domain->host_data;
 190         unsigned long flags;
 191         u32 i;
 192         int bit;
 193
 194         raw_spin_lock_irqsave(&pp->lock, flags);
 195
 196         bit = bitmap_find_free_region(pp->msi_irq_in_use, pp->num_vectors,
 197                                       order_base_2(nr_irqs));
 198
 199         raw_spin_unlock_irqrestore(&pp->lock, flags);
 200
 201         if (bit < 0)
 202                 return -ENOSPC;
 203
 204         for (i = 0; i < nr_irqs; i++)
 205                 irq_domain_set_info(domain, virq + i, bit + i,
 206                                     pp->msi_irq_chip,
 207                                     pp, handle_edge_irq,
 208                                     NULL, NULL);
 209
 210         return 0;
 211 }
 212
 213 static void dw_pcie_irq_domain_free(struct irq_domain *domain,
 214                                     unsigned int virq, unsigned int nr_irqs)
 215 {
 216         struct irq_data *d = irq_domain_get_irq_data(domain, virq);
 217         struct pcie_port *pp = domain->host_data;
 218         unsigned long flags;
 219
 220         raw_spin_lock_irqsave(&pp->lock, flags);
 221
 222         bitmap_release_region(pp->msi_irq_in_use, d->hwirq,
 223                               order_base_2(nr_irqs));
 224
 225         raw_spin_unlock_irqrestore(&pp->lock, flags);
 226 }
 227
 228 static const struct irq_domain_ops dw_pcie_msi_domain_ops = {
 229         .alloc  = dw_pcie_irq_domain_alloc,
 230         .free   = dw_pcie_irq_domain_free,
 231 };
 232
 233 int dw_pcie_allocate_domains(struct pcie_port *pp)
 234 {
 235         struct dw_pcie *pci = to_dw_pcie_from_pp(pp);
 236         struct fwnode_handle *fwnode = of_node_to_fwnode(pci->dev->of_node);
 237
 238         pp->irq_domain = irq_domain_create_linear(fwnode, pp->num_vectors,
 239                                                &dw_pcie_msi_domain_ops, pp);
 240         if (!pp->irq_domain) {
 241                 dev_err(pci->dev, "Failed to create IRQ domain\n");
 242                 return -ENOMEM;
 243         }
 244
 245         irq_domain_update_bus_token(pp->irq_domain, DOMAIN_BUS_NEXUS);
 246
 247         pp->msi_domain = pci_msi_create_irq_domain(fwnode,
 248                                                    &dw_pcie_msi_domain_info,
 249                                                    pp->irq_domain);
 250         if (!pp->msi_domain) {
 251                 dev_err(pci->dev, "Failed to create MSI domain\n");
 252                 irq_domain_remove(pp->irq_domain);
 253                 return -ENOMEM;
 254         }
 255
 256         return 0;
 257 }
 258
 259 void dw_pcie_free_msi(struct pcie_port *pp)
 260 {
 261         if (pp->msi_irq) {
 262                 irq_set_chained_handler(pp->msi_irq, NULL);
 263                 irq_set_handler_data(pp->msi_irq, NULL);
 264         }
 265
 266         irq_domain_remove(pp->msi_domain);
 267         irq_domain_remove(pp->irq_domain);
 268
 269         if (pp->msi_page)
 270                 __free_page(pp->msi_page);
 271 }
 272
 273 void dw_pcie_msi_init(struct pcie_port *pp)
 274 {
 275         struct dw_pcie *pci = to_dw_pcie_from_pp(pp);
 276         struct device *dev = pci->dev;
 277         u64 msi_target;
 278
 279         pp->msi_page = alloc_page(GFP_KERNEL);
 280         pp->msi_data = dma_map_page(dev, pp->msi_page, 0, PAGE_SIZE,
 281                                     DMA_FROM_DEVICE);
 282         if (dma_mapping_error(dev, pp->msi_data)) {
 283                 dev_err(dev, "Failed to map MSI data\n");
 284                 __free_page(pp->msi_page);
 285                 pp->msi_page = NULL;
 286                 return;
 287         }
 288         msi_target = (u64)pp->msi_data;
 289
 290         /* Program the msi_data */
 291         dw_pcie_writel_dbi(pci, PCIE_MSI_ADDR_LO, lower_32_bits(msi_target));
 292         dw_pcie_writel_dbi(pci, PCIE_MSI_ADDR_HI, upper_32_bits(msi_target));
 293 }
 294 EXPORT_SYMBOL_GPL(dw_pcie_msi_init);
 295
 296 int dw_pcie_host_init(struct pcie_port *pp)
 297 {
 298         struct dw_pcie *pci = to_dw_pcie_from_pp(pp);
 299         struct device *dev = pci->dev;
 300         struct device_node *np = dev->of_node;
 301         struct platform_device *pdev = to_platform_device(dev);
 302         struct resource_entry *win;
 303         struct pci_host_bridge *bridge;
 304         struct resource *cfg_res;
 305         int ret;
 306
 307         raw_spin_lock_init(&pci->pp.lock);
 308
 309         cfg_res = platform_get_resource_byname(pdev, IORESOURCE_MEM, "config");
 310         if (cfg_res) {
 311                 pp->cfg0_size = resource_size(cfg_res);
 312                 pp->cfg0_base = cfg_res->start;
 313         } else if (!pp->va_cfg0_base) {
 314                 dev_err(dev, "Missing *config* reg space\n");
 315         }
 316
 317         bridge = devm_pci_alloc_host_bridge(dev, 0);
 318         if (!bridge)
 319                 return -ENOMEM;
 320
 321         pp->bridge = bridge;
 322
 323         /* Get the I/O and memory ranges from DT */
 324         resource_list_for_each_entry(win, &bridge->windows) {
 325                 switch (resource_type(win->res)) {
 326                 case IORESOURCE_IO:
 327                         pp->io_size = resource_size(win->res);
 328                         pp->io_bus_addr = win->res->start - win->offset;
 329                         pp->io_base = pci_pio_to_address(win->res->start);
 330                         break;
 331                 case 0:
 332                         dev_err(dev, "Missing *config* reg space\n");
 333                         pp->cfg0_size = resource_size(win->res);
 334                         pp->cfg0_base = win->res->start;
 335                         if (!pci->dbi_base) {
 336                                 pci->dbi_base = devm_pci_remap_cfgspace(dev,
 337                                                                 pp->cfg0_base,
 338                                                                 pp->cfg0_size);
 339                                 if (!pci->dbi_base) {
 340                                         dev_err(dev, "Error with ioremap\n");
 341                                         return -ENOMEM;
 342                                 }
 343                         }
 344                         break;
 345                 }
 346         }
 347
 348         if (!pp->va_cfg0_base) {
 349                 pp->va_cfg0_base = devm_pci_remap_cfgspace(dev,
 350                                         pp->cfg0_base, pp->cfg0_size);
 351                 if (!pp->va_cfg0_base) {
 352                         dev_err(dev, "Error with ioremap in function\n");
 353                         return -ENOMEM;
 354                 }
 355         }
 356
 357         ret = of_property_read_u32(np, "num-viewport", &pci->num_viewport);
 358         if (ret)
 359                 pci->num_viewport = 2;
 360
 361         if (pci_msi_enabled()) {
 362                 /*
 363                  * If a specific SoC driver needs to change the
 364                  * default number of vectors, it needs to implement
 365                  * the set_num_vectors callback.
 366                  */
 367                 if (!pp->ops->set_num_vectors) {
 368                         pp->num_vectors = MSI_DEF_NUM_VECTORS;
 369                 } else {
 370                         pp->ops->set_num_vectors(pp);
 371
 372                         if (pp->num_vectors > MAX_MSI_IRQS ||
 373                             pp->num_vectors == 0) {
 374                                 dev_err(dev,
 375                                         "Invalid number of vectors\n");
 376                                 return -EINVAL;
 377                         }
 378                 }
 379
 380                 if (!pp->ops->msi_host_init) {
 381                         pp->msi_irq_chip = &dw_pci_msi_bottom_irq_chip;
 382
 383                         ret = dw_pcie_allocate_domains(pp);
 384                         if (ret)
 385                                 return ret;
 386
 387                         if (pp->msi_irq)
 388                                 irq_set_chained_handler_and_data(pp->msi_irq,
 389                                                             dw_chained_msi_isr,
 390                                                             pp);
 391                 } else {
 392                         ret = pp->ops->msi_host_init(pp);
 393                         if (ret < 0)
 394                                 return ret;
 395                 }
 396         }
 397
 398         /* Set default bus ops */
 399         bridge->ops = &dw_pcie_ops;
 400         bridge->child_ops = &dw_child_pcie_ops;
 401
 402         if (pp->ops->host_init) {
 403                 ret = pp->ops->host_init(pp);
 404                 if (ret)
 405                         goto err_free_msi;
 406         }
 407
 408         bridge->sysdata = pp;
 409
 410         ret = pci_host_probe(bridge);
 411         if (!ret)
 412                 return 0;
 413
 414 err_free_msi:
 415         if (pci_msi_enabled() && !pp->ops->msi_host_init)
 416                 dw_pcie_free_msi(pp);
 417         return ret;
 418 }
 419 EXPORT_SYMBOL_GPL(dw_pcie_host_init);
 420
 421 void dw_pcie_host_deinit(struct pcie_port *pp)
 422 {
 423         pci_stop_root_bus(pp->bridge->bus);
 424         pci_remove_root_bus(pp->bridge->bus);
 425         if (pci_msi_enabled() && !pp->ops->msi_host_init)
 426                 dw_pcie_free_msi(pp);
 427 }
 428 EXPORT_SYMBOL_GPL(dw_pcie_host_deinit);
 429
 430 static void __iomem *dw_pcie_other_conf_map_bus(struct pci_bus *bus,
 431                                                 unsigned int devfn, int where)
 432 {
 433         int type;
 434         u32 busdev;
 435         struct pcie_port *pp = bus->sysdata;
 436         struct dw_pcie *pci = to_dw_pcie_from_pp(pp);
 437
 438         busdev = PCIE_ATU_BUS(bus->number) | PCIE_ATU_DEV(PCI_SLOT(devfn)) |
 439                  PCIE_ATU_FUNC(PCI_FUNC(devfn));
 440
 441         if (pci_is_root_bus(bus->parent))
 442                 type = PCIE_ATU_TYPE_CFG0;
 443         else
 444                 type = PCIE_ATU_TYPE_CFG1;
 445
 446
 447         dw_pcie_prog_outbound_atu(pci, PCIE_ATU_REGION_INDEX1,
 448                                   type, pp->cfg0_base,
 449                                   busdev, pp->cfg0_size);
 450
 451         return pp->va_cfg0_base + where;
 452 }
 453
 454 static int dw_pcie_rd_other_conf(struct pci_bus *bus, unsigned int devfn,
 455                                  int where, int size, u32 *val)
 456 {
 457         int ret;
 458         struct pcie_port *pp = bus->sysdata;
 459         struct dw_pcie *pci = to_dw_pcie_from_pp(pp);
 460
 461         ret = pci_generic_config_read(bus, devfn, where, size, val);
 462
 463         if (!ret && pci->num_viewport <= 2)
 464                 dw_pcie_prog_outbound_atu(pci, PCIE_ATU_REGION_INDEX1,
 465                                           PCIE_ATU_TYPE_IO, pp->io_base,
 466                                           pp->io_bus_addr, pp->io_size);
 467
 468         return ret;
 469 }
 470
 471 static int dw_pcie_wr_other_conf(struct pci_bus *bus, unsigned int devfn,
 472                                  int where, int size, u32 val)
 473 {
 474         int ret;
 475         struct pcie_port *pp = bus->sysdata;
 476         struct dw_pcie *pci = to_dw_pcie_from_pp(pp);
 477
 478         ret = pci_generic_config_write(bus, devfn, where, size, val);
 479
 480         if (!ret && pci->num_viewport <= 2)
 481                 dw_pcie_prog_outbound_atu(pci, PCIE_ATU_REGION_INDEX1,
 482                                           PCIE_ATU_TYPE_IO, pp->io_base,
 483                                           pp->io_bus_addr, pp->io_size);
 484
 485         return ret;
 486 }
 487
 488 static struct pci_ops dw_child_pcie_ops = {
 489         .map_bus = dw_pcie_other_conf_map_bus,
 490         .read = dw_pcie_rd_other_conf,
 491         .write = dw_pcie_wr_other_conf,
 492 };
 493
 494 void __iomem *dw_pcie_own_conf_map_bus(struct pci_bus *bus, unsigned int devfn, int where)
 495 {
 496         struct pcie_port *pp = bus->sysdata;
 497         struct dw_pcie *pci = to_dw_pcie_from_pp(pp);
 498
 499         if (PCI_SLOT(devfn) > 0)
 500                 return NULL;
 501
 502         return pci->dbi_base + where;
 503 }
 504 EXPORT_SYMBOL_GPL(dw_pcie_own_conf_map_bus);
 505
 506 static struct pci_ops dw_pcie_ops = {
 507         .map_bus = dw_pcie_own_conf_map_bus,
 508         .read = pci_generic_config_read,
 509         .write = pci_generic_config_write,
 510 };
 511
 512 void dw_pcie_setup_rc(struct pcie_port *pp)
 513 {
 514         u32 val, ctrl, num_ctrls;
 515         struct dw_pcie *pci = to_dw_pcie_from_pp(pp);
 516
 517         /*
 518          * Enable DBI read-only registers for writing/updating configuration.
 519          * Write permission gets disabled towards the end of this function.
 520          */
 521         dw_pcie_dbi_ro_wr_en(pci);
 522
 523         dw_pcie_setup(pci);
 524
 525         if (!pp->ops->msi_host_init) {
 526                 num_ctrls = pp->num_vectors / MAX_MSI_IRQS_PER_CTRL;
 527
 528                 /* Initialize IRQ Status array */
 529                 for (ctrl = 0; ctrl < num_ctrls; ctrl++) {
 530                         pp->irq_mask[ctrl] = ~0;
 531                         dw_pcie_writel_dbi(pci, PCIE_MSI_INTR0_MASK +
 532                                             (ctrl * MSI_REG_CTRL_BLOCK_SIZE),
 533                                             pp->irq_mask[ctrl]);
 534                         dw_pcie_writel_dbi(pci, PCIE_MSI_INTR0_ENABLE +
 535                                             (ctrl * MSI_REG_CTRL_BLOCK_SIZE),
 536                                             ~0);
 537                 }
 538         }
 539
 540         /* Setup RC BARs */
 541         dw_pcie_writel_dbi(pci, PCI_BASE_ADDRESS_0, 0x00000004);
 542         dw_pcie_writel_dbi(pci, PCI_BASE_ADDRESS_1, 0x00000000);
 543
 544         /* Setup interrupt pins */
 545         val = dw_pcie_readl_dbi(pci, PCI_INTERRUPT_LINE);
 546         val &= 0xffff00ff;
 547         val |= 0x00000100;
 548         dw_pcie_writel_dbi(pci, PCI_INTERRUPT_LINE, val);
 549
 550         /* Setup bus numbers */
 551         val = dw_pcie_readl_dbi(pci, PCI_PRIMARY_BUS);
 552         val &= 0xff000000;
 553         val |= 0x00ff0100;
 554         dw_pcie_writel_dbi(pci, PCI_PRIMARY_BUS, val);
 555
 556         /* Setup command register */
 557         val = dw_pcie_readl_dbi(pci, PCI_COMMAND);
 558         val &= 0xffff0000;
 559         val |= PCI_COMMAND_IO | PCI_COMMAND_MEMORY |
 560                 PCI_COMMAND_MASTER | PCI_COMMAND_SERR;
 561         dw_pcie_writel_dbi(pci, PCI_COMMAND, val);
 562
 563         /*
 564          * If the platform provides its own child bus config accesses, it means
 565          * the platform uses its own address translation component rather than
 566          * ATU, so we should not program the ATU here.
 567          */
 568         if (pp->bridge->child_ops == &dw_child_pcie_ops) {
 569                 struct resource_entry *entry =
 570                         resource_list_first_type(&pp->bridge->windows, IORESOURCE_MEM);
 571
 572                 dw_pcie_prog_outbound_atu(pci, PCIE_ATU_REGION_INDEX0,
 573                                           PCIE_ATU_TYPE_MEM, entry->res->start,
 574                                           entry->res->start - entry->offset,
 575                                           resource_size(entry->res));
 576                 if (pci->num_viewport > 2)
 577                         dw_pcie_prog_outbound_atu(pci, PCIE_ATU_REGION_INDEX2,
 578                                                   PCIE_ATU_TYPE_IO, pp->io_base,
 579                                                   pp->io_bus_addr, pp->io_size);
 580         }
 581
 582         dw_pcie_writel_dbi(pci, PCI_BASE_ADDRESS_0, 0);
 583
 584         /* Program correct class for RC */
 585         dw_pcie_writew_dbi(pci, PCI_CLASS_DEVICE, PCI_CLASS_BRIDGE_PCI);
 586
 587         val = dw_pcie_readl_dbi(pci, PCIE_LINK_WIDTH_SPEED_CONTROL);
 588         val |= PORT_LOGIC_SPEED_CHANGE;
 589         dw_pcie_writel_dbi(pci, PCIE_LINK_WIDTH_SPEED_CONTROL, val);
 590
 591         dw_pcie_dbi_ro_wr_dis(pci);
 592 }
 593 EXPORT_SYMBOL_GPL(dw_pcie_setup_rc);