drivers/net/ethernet/marvell/octeontx2/nic/otx2_common.h

   1 /* SPDX-License-Identifier: GPL-2.0 */
   2 /* Marvell OcteonTx2 RVU Ethernet driver
   3  *
   4  * Copyright (C) 2020 Marvell International Ltd.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License version 2 as
   8  * published by the Free Software Foundation.
   9  */
  10
  11 #ifndef OTX2_COMMON_H
  12 #define OTX2_COMMON_H
  13
  14 #include <linux/ethtool.h>
  15 #include <linux/pci.h>
  16 #include <linux/iommu.h>
  17 #include <linux/net_tstamp.h>
  18 #include <linux/ptp_clock_kernel.h>
  19 #include <linux/timecounter.h>
  20 #include <linux/soc/marvell/octeontx2/asm.h>
  21 #include <net/pkt_cls.h>
  22
  23 #include <mbox.h>
  24 #include <npc.h>
  25 #include "otx2_reg.h"
  26 #include "otx2_txrx.h"
  27 #include <rvu_trace.h>
  28
  29 /* PCI device IDs */
  30 #define PCI_DEVID_OCTEONTX2_RVU_PF              0xA063
  31 #define PCI_DEVID_OCTEONTX2_RVU_VF              0xA064
  32 #define PCI_DEVID_OCTEONTX2_RVU_AFVF            0xA0F8
  33
  34 #define PCI_SUBSYS_DEVID_96XX_RVU_PFVF          0xB200
  35
  36 /* PCI BAR nos */
  37 #define PCI_CFG_REG_BAR_NUM                     2
  38 #define PCI_MBOX_BAR_NUM                        4
  39
  40 #define NAME_SIZE                               32
  41
  42 enum arua_mapped_qtypes {
  43         AURA_NIX_RQ,
  44         AURA_NIX_SQ,
  45 };
  46
  47 /* NIX LF interrupts range*/
  48 #define NIX_LF_QINT_VEC_START                   0x00
  49 #define NIX_LF_CINT_VEC_START                   0x40
  50 #define NIX_LF_GINT_VEC                         0x80
  51 #define NIX_LF_ERR_VEC                          0x81
  52 #define NIX_LF_POISON_VEC                       0x82
  53
  54 /* Send skid of 2000 packets required for CQ size of 4K CQEs. */
  55 #define SEND_CQ_SKID    2000
  56
  57 /* RSS configuration */
  58 struct otx2_rss_ctx {
  59         u8  ind_tbl[MAX_RSS_INDIR_TBL_SIZE];
  60 };
  61
  62 struct otx2_rss_info {
  63         u8 enable;
  64         u32 flowkey_cfg;
  65         u16 rss_size;
  66 #define RSS_HASH_KEY_SIZE       44   /* 352 bit key */
  67         u8  key[RSS_HASH_KEY_SIZE];
  68         struct otx2_rss_ctx     *rss_ctx[MAX_RSS_GROUPS];
  69 };
  70
  71 /* NIX (or NPC) RX errors */
  72 enum otx2_errlvl {
  73         NPC_ERRLVL_RE,
  74         NPC_ERRLVL_LID_LA,
  75         NPC_ERRLVL_LID_LB,
  76         NPC_ERRLVL_LID_LC,
  77         NPC_ERRLVL_LID_LD,
  78         NPC_ERRLVL_LID_LE,
  79         NPC_ERRLVL_LID_LF,
  80         NPC_ERRLVL_LID_LG,
  81         NPC_ERRLVL_LID_LH,
  82         NPC_ERRLVL_NIX = 0x0F,
  83 };
  84
  85 enum otx2_errcodes_re {
  86         /* NPC_ERRLVL_RE errcodes */
  87         ERRCODE_FCS = 0x7,
  88         ERRCODE_FCS_RCV = 0x8,
  89         ERRCODE_UNDERSIZE = 0x10,
  90         ERRCODE_OVERSIZE = 0x11,
  91         ERRCODE_OL2_LEN_MISMATCH = 0x12,
  92         /* NPC_ERRLVL_NIX errcodes */
  93         ERRCODE_OL3_LEN = 0x10,
  94         ERRCODE_OL4_LEN = 0x11,
  95         ERRCODE_OL4_CSUM = 0x12,
  96         ERRCODE_IL3_LEN = 0x20,
  97         ERRCODE_IL4_LEN = 0x21,
  98         ERRCODE_IL4_CSUM = 0x22,
  99 };
 100
 101 /* NIX TX stats */
 102 enum nix_stat_lf_tx {
 103         TX_UCAST        = 0x0,
 104         TX_BCAST        = 0x1,
 105         TX_MCAST        = 0x2,
 106         TX_DROP         = 0x3,
 107         TX_OCTS         = 0x4,
 108         TX_STATS_ENUM_LAST,
 109 };
 110
 111 /* NIX RX stats */
 112 enum nix_stat_lf_rx {
 113         RX_OCTS         = 0x0,
 114         RX_UCAST        = 0x1,
 115         RX_BCAST        = 0x2,
 116         RX_MCAST        = 0x3,
 117         RX_DROP         = 0x4,
 118         RX_DROP_OCTS    = 0x5,
 119         RX_FCS          = 0x6,
 120         RX_ERR          = 0x7,
 121         RX_DRP_BCAST    = 0x8,
 122         RX_DRP_MCAST    = 0x9,
 123         RX_DRP_L3BCAST  = 0xa,
 124         RX_DRP_L3MCAST  = 0xb,
 125         RX_STATS_ENUM_LAST,
 126 };
 127
 128 struct otx2_dev_stats {
 129         u64 rx_bytes;
 130         u64 rx_frames;
 131         u64 rx_ucast_frames;
 132         u64 rx_bcast_frames;
 133         u64 rx_mcast_frames;
 134         u64 rx_drops;
 135
 136         u64 tx_bytes;
 137         u64 tx_frames;
 138         u64 tx_ucast_frames;
 139         u64 tx_bcast_frames;
 140         u64 tx_mcast_frames;
 141         u64 tx_drops;
 142 };
 143
 144 /* Driver counted stats */
 145 struct otx2_drv_stats {
 146         atomic_t rx_fcs_errs;
 147         atomic_t rx_oversize_errs;
 148         atomic_t rx_undersize_errs;
 149         atomic_t rx_csum_errs;
 150         atomic_t rx_len_errs;
 151         atomic_t rx_other_errs;
 152 };
 153
 154 struct mbox {
 155         struct otx2_mbox        mbox;
 156         struct work_struct      mbox_wrk;
 157         struct otx2_mbox        mbox_up;
 158         struct work_struct      mbox_up_wrk;
 159         struct otx2_nic         *pfvf;
 160         void                    *bbuf_base; /* Bounce buffer for mbox memory */
 161         struct mutex            lock;   /* serialize mailbox access */
 162         int                     num_msgs; /* mbox number of messages */
 163         int                     up_num_msgs; /* mbox_up number of messages */
 164 };
 165
 166 struct otx2_hw {
 167         struct pci_dev          *pdev;
 168         struct otx2_rss_info    rss_info;
 169         u16                     rx_queues;
 170         u16                     tx_queues;
 171         u16                     max_queues;
 172         u16                     pool_cnt;
 173         u16                     rqpool_cnt;
 174         u16                     sqpool_cnt;
 175
 176         /* NPA */
 177         u32                     stack_pg_ptrs;  /* No of ptrs per stack page */
 178         u32                     stack_pg_bytes; /* Size of stack page */
 179         u16                     sqb_size;
 180
 181         /* NIX */
 182         u16             txschq_list[NIX_TXSCH_LVL_CNT][MAX_TXSCHQ_PER_FUNC];
 183
 184         /* HW settings, coalescing etc */
 185         u16                     rx_chan_base;
 186         u16                     tx_chan_base;
 187         u16                     cq_qcount_wait;
 188         u16                     cq_ecount_wait;
 189         u16                     rq_skid;
 190         u8                      cq_time_wait;
 191
 192         /* Segmentation */
 193         u8                      lso_tsov4_idx;
 194         u8                      lso_tsov6_idx;
 195         u8                      lso_udpv4_idx;
 196         u8                      lso_udpv6_idx;
 197
 198         /* MSI-X */
 199         u8                      cint_cnt; /* CQ interrupt count */
 200         u16                     npa_msixoff; /* Offset of NPA vectors */
 201         u16                     nix_msixoff; /* Offset of NIX vectors */
 202         char                    *irq_name;
 203         cpumask_var_t           *affinity_mask;
 204
 205         /* Stats */
 206         struct otx2_dev_stats   dev_stats;
 207         struct otx2_drv_stats   drv_stats;
 208         u64                     cgx_rx_stats[CGX_RX_STATS_COUNT];
 209         u64                     cgx_tx_stats[CGX_TX_STATS_COUNT];
 210         u64                     cgx_fec_corr_blks;
 211         u64                     cgx_fec_uncorr_blks;
 212         u8                      cgx_links;  /* No. of CGX links present in HW */
 213         u8                      lbk_links;  /* No. of LBK links present in HW */
 214 #define HW_TSO                  0
 215 #define CN10K_MBOX              1
 216 #define CN10K_LMTST             2
 217         unsigned long           cap_flag;
 218
 219 #define LMT_LINE_SIZE           128
 220 #define NIX_LMTID_BASE          72 /* RX + TX + XDP */
 221         void __iomem            *lmt_base;
 222         u64                     *npa_lmt_base;
 223         u64                     *nix_lmt_base;
 224 };
 225
 226 struct otx2_vf_config {
 227         struct otx2_nic *pf;
 228         struct delayed_work link_event_work;
 229         bool intf_down; /* interface was either configured or not */
 230         u8 mac[ETH_ALEN];
 231         u16 vlan;
 232         int tx_vtag_idx;
 233 };
 234
 235 struct flr_work {
 236         struct work_struct work;
 237         struct otx2_nic *pf;
 238 };
 239
 240 struct refill_work {
 241         struct delayed_work pool_refill_work;
 242         struct otx2_nic *pf;
 243 };
 244
 245 struct otx2_ptp {
 246         struct ptp_clock_info ptp_info;
 247         struct ptp_clock *ptp_clock;
 248         struct otx2_nic *nic;
 249
 250         struct cyclecounter cycle_counter;
 251         struct timecounter time_counter;
 252 };
 253
 254 #define OTX2_HW_TIMESTAMP_LEN   8
 255
 256 struct otx2_mac_table {
 257         u8 addr[ETH_ALEN];
 258         u16 mcam_entry;
 259         bool inuse;
 260 };
 261
 262 struct otx2_flow_config {
 263         u16                     entry[NPC_MAX_NONCONTIG_ENTRIES];
 264         u32                     nr_flows;
 265 #define OTX2_MAX_NTUPLE_FLOWS   32
 266 #define OTX2_MAX_UNICAST_FLOWS  8
 267 #define OTX2_MAX_VLAN_FLOWS     1
 268 #define OTX2_MAX_TC_FLOWS       OTX2_MAX_NTUPLE_FLOWS
 269 #define OTX2_MCAM_COUNT         (OTX2_MAX_NTUPLE_FLOWS + \
 270                                  OTX2_MAX_UNICAST_FLOWS + \
 271                                  OTX2_MAX_VLAN_FLOWS)
 272         u32                     ntuple_offset;
 273         u32                     unicast_offset;
 274         u32                     rx_vlan_offset;
 275         u32                     vf_vlan_offset;
 276 #define OTX2_PER_VF_VLAN_FLOWS  2 /* rx+tx per VF */
 277 #define OTX2_VF_VLAN_RX_INDEX   0
 278 #define OTX2_VF_VLAN_TX_INDEX   1
 279         u32                     tc_flower_offset;
 280         u32                     ntuple_max_flows;
 281         u32                     tc_max_flows;
 282         struct list_head        flow_list;
 283 };
 284
 285 struct otx2_tc_info {
 286         /* hash table to store TC offloaded flows */
 287         struct rhashtable               flow_table;
 288         struct rhashtable_params        flow_ht_params;
 289         DECLARE_BITMAP(tc_entries_bitmap, OTX2_MAX_TC_FLOWS);
 290         unsigned long                   num_entries;
 291 };
 292
 293 struct dev_hw_ops {
 294         int     (*sq_aq_init)(void *dev, u16 qidx, u16 sqb_aura);
 295         void    (*sqe_flush)(void *dev, struct otx2_snd_queue *sq,
 296                              int size, int qidx);
 297         void    (*refill_pool_ptrs)(void *dev, struct otx2_cq_queue *cq);
 298         void    (*aura_freeptr)(void *dev, int aura, u64 buf);
 299 };
 300
 301 struct otx2_nic {
 302         void __iomem            *reg_base;
 303         struct net_device       *netdev;
 304         struct dev_hw_ops       *hw_ops;
 305         void                    *iommu_domain;
 306         u16                     max_frs;
 307         u16                     rbsize; /* Receive buffer size */
 308
 309 #define OTX2_FLAG_RX_TSTAMP_ENABLED             BIT_ULL(0)
 310 #define OTX2_FLAG_TX_TSTAMP_ENABLED             BIT_ULL(1)
 311 #define OTX2_FLAG_INTF_DOWN                     BIT_ULL(2)
 312 #define OTX2_FLAG_MCAM_ENTRIES_ALLOC            BIT_ULL(3)
 313 #define OTX2_FLAG_NTUPLE_SUPPORT                BIT_ULL(4)
 314 #define OTX2_FLAG_UCAST_FLTR_SUPPORT            BIT_ULL(5)
 315 #define OTX2_FLAG_RX_VLAN_SUPPORT               BIT_ULL(6)
 316 #define OTX2_FLAG_VF_VLAN_SUPPORT               BIT_ULL(7)
 317 #define OTX2_FLAG_PF_SHUTDOWN                   BIT_ULL(8)
 318 #define OTX2_FLAG_RX_PAUSE_ENABLED              BIT_ULL(9)
 319 #define OTX2_FLAG_TX_PAUSE_ENABLED              BIT_ULL(10)
 320 #define OTX2_FLAG_TC_FLOWER_SUPPORT             BIT_ULL(11)
 321 #define OTX2_FLAG_TC_MATCHALL_EGRESS_ENABLED    BIT_ULL(12)
 322         u64                     flags;
 323
 324         struct otx2_qset        qset;
 325         struct otx2_hw          hw;
 326         struct pci_dev          *pdev;
 327         struct device           *dev;
 328
 329         /* Mbox */
 330         struct mbox             mbox;
 331         struct mbox             *mbox_pfvf;
 332         struct workqueue_struct *mbox_wq;
 333         struct workqueue_struct *mbox_pfvf_wq;
 334
 335         u8                      total_vfs;
 336         u16                     pcifunc; /* RVU PF_FUNC */
 337         u16                     bpid[NIX_MAX_BPID_CHAN];
 338         struct otx2_vf_config   *vf_configs;
 339         struct cgx_link_user_info linfo;
 340
 341         u64                     reset_count;
 342         struct work_struct      reset_task;
 343         struct workqueue_struct *flr_wq;
 344         struct flr_work         *flr_wrk;
 345         struct refill_work      *refill_wrk;
 346         struct workqueue_struct *otx2_wq;
 347         struct work_struct      rx_mode_work;
 348         struct otx2_mac_table   *mac_table;
 349
 350         /* Ethtool stuff */
 351         u32                     msg_enable;
 352
 353         /* Block address of NIX either BLKADDR_NIX0 or BLKADDR_NIX1 */
 354         int                     nix_blkaddr;
 355         /* LMTST Lines info */
 356         u16                     tot_lmt_lines;
 357         u16                     nix_lmt_lines;
 358         u32                     nix_lmt_size;
 359
 360         struct otx2_ptp         *ptp;
 361         struct hwtstamp_config  tstamp;
 362
 363         struct otx2_flow_config *flow_cfg;
 364         struct otx2_tc_info     tc_info;
 365 };
 366
 367 static inline bool is_otx2_lbkvf(struct pci_dev *pdev)
 368 {
 369         return pdev->device == PCI_DEVID_OCTEONTX2_RVU_AFVF;
 370 }
 371
 372 static inline bool is_96xx_A0(struct pci_dev *pdev)
 373 {
 374         return (pdev->revision == 0x00) &&
 375                 (pdev->subsystem_device == PCI_SUBSYS_DEVID_96XX_RVU_PFVF);
 376 }
 377
 378 static inline bool is_96xx_B0(struct pci_dev *pdev)
 379 {
 380         return (pdev->revision == 0x01) &&
 381                 (pdev->subsystem_device == PCI_SUBSYS_DEVID_96XX_RVU_PFVF);
 382 }
 383
 384 /* REVID for PCIe devices.
 385  * Bits 0..1: minor pass, bit 3..2: major pass
 386  * bits 7..4: midr id
 387  */
 388 #define PCI_REVISION_ID_96XX            0x00
 389 #define PCI_REVISION_ID_95XX            0x10
 390 #define PCI_REVISION_ID_LOKI            0x20
 391 #define PCI_REVISION_ID_98XX            0x30
 392 #define PCI_REVISION_ID_95XXMM          0x40
 393
 394 static inline bool is_dev_otx2(struct pci_dev *pdev)
 395 {
 396         u8 midr = pdev->revision & 0xF0;
 397
 398         return (midr == PCI_REVISION_ID_96XX || midr == PCI_REVISION_ID_95XX ||
 399                 midr == PCI_REVISION_ID_LOKI || midr == PCI_REVISION_ID_98XX ||
 400                 midr == PCI_REVISION_ID_95XXMM);
 401 }
 402
 403 static inline void otx2_setup_dev_hw_settings(struct otx2_nic *pfvf)
 404 {
 405         struct otx2_hw *hw = &pfvf->hw;
 406
 407         pfvf->hw.cq_time_wait = CQ_TIMER_THRESH_DEFAULT;
 408         pfvf->hw.cq_ecount_wait = CQ_CQE_THRESH_DEFAULT;
 409         pfvf->hw.cq_qcount_wait = CQ_QCOUNT_DEFAULT;
 410
 411         __set_bit(HW_TSO, &hw->cap_flag);
 412
 413         if (is_96xx_A0(pfvf->pdev)) {
 414                 __clear_bit(HW_TSO, &hw->cap_flag);
 415
 416                 /* Time based irq coalescing is not supported */
 417                 pfvf->hw.cq_qcount_wait = 0x0;
 418
 419                 /* Due to HW issue previous silicons required minimum
 420                  * 600 unused CQE to avoid CQ overflow.
 421                  */
 422                 pfvf->hw.rq_skid = 600;
 423                 pfvf->qset.rqe_cnt = Q_COUNT(Q_SIZE_1K);
 424         }
 425         if (is_96xx_B0(pfvf->pdev))
 426                 __clear_bit(HW_TSO, &hw->cap_flag);
 427
 428         if (!is_dev_otx2(pfvf->pdev)) {
 429                 __set_bit(CN10K_MBOX, &hw->cap_flag);
 430                 __set_bit(CN10K_LMTST, &hw->cap_flag);
 431         }
 432 }
 433
 434 /* Register read/write APIs */
 435 static inline void __iomem *otx2_get_regaddr(struct otx2_nic *nic, u64 offset)
 436 {
 437         u64 blkaddr;
 438
 439         switch ((offset >> RVU_FUNC_BLKADDR_SHIFT) & RVU_FUNC_BLKADDR_MASK) {
 440         case BLKTYPE_NIX:
 441                 blkaddr = nic->nix_blkaddr;
 442                 break;
 443         case BLKTYPE_NPA:
 444                 blkaddr = BLKADDR_NPA;
 445                 break;
 446         default:
 447                 blkaddr = BLKADDR_RVUM;
 448                 break;
 449         }
 450
 451         offset &= ~(RVU_FUNC_BLKADDR_MASK << RVU_FUNC_BLKADDR_SHIFT);
 452         offset |= (blkaddr << RVU_FUNC_BLKADDR_SHIFT);
 453
 454         return nic->reg_base + offset;
 455 }
 456
 457 static inline void otx2_write64(struct otx2_nic *nic, u64 offset, u64 val)
 458 {
 459         void __iomem *addr = otx2_get_regaddr(nic, offset);
 460
 461         writeq(val, addr);
 462 }
 463
 464 static inline u64 otx2_read64(struct otx2_nic *nic, u64 offset)
 465 {
 466         void __iomem *addr = otx2_get_regaddr(nic, offset);
 467
 468         return readq(addr);
 469 }
 470
 471 /* Mbox bounce buffer APIs */
 472 static inline int otx2_mbox_bbuf_init(struct mbox *mbox, struct pci_dev *pdev)
 473 {
 474         struct otx2_mbox *otx2_mbox;
 475         struct otx2_mbox_dev *mdev;
 476
 477         mbox->bbuf_base = devm_kmalloc(&pdev->dev, MBOX_SIZE, GFP_KERNEL);
 478         if (!mbox->bbuf_base)
 479                 return -ENOMEM;
 480
 481         /* Overwrite mbox mbase to point to bounce buffer, so that PF/VF
 482          * prepare all mbox messages in bounce buffer instead of directly
 483          * in hw mbox memory.
 484          */
 485         otx2_mbox = &mbox->mbox;
 486         mdev = &otx2_mbox->dev[0];
 487         mdev->mbase = mbox->bbuf_base;
 488
 489         otx2_mbox = &mbox->mbox_up;
 490         mdev = &otx2_mbox->dev[0];
 491         mdev->mbase = mbox->bbuf_base;
 492         return 0;
 493 }
 494
 495 static inline void otx2_sync_mbox_bbuf(struct otx2_mbox *mbox, int devid)
 496 {
 497         u16 msgs_offset = ALIGN(sizeof(struct mbox_hdr), MBOX_MSG_ALIGN);
 498         void *hw_mbase = mbox->hwbase + (devid * MBOX_SIZE);
 499         struct otx2_mbox_dev *mdev = &mbox->dev[devid];
 500         struct mbox_hdr *hdr;
 501         u64 msg_size;
 502
 503         if (mdev->mbase == hw_mbase)
 504                 return;
 505
 506         hdr = hw_mbase + mbox->rx_start;
 507         msg_size = hdr->msg_size;
 508
 509         if (msg_size > mbox->rx_size - msgs_offset)
 510                 msg_size = mbox->rx_size - msgs_offset;
 511
 512         /* Copy mbox messages from mbox memory to bounce buffer */
 513         memcpy(mdev->mbase + mbox->rx_start,
 514                hw_mbase + mbox->rx_start, msg_size + msgs_offset);
 515 }
 516
 517 /* With the absence of API for 128-bit IO memory access for arm64,
 518  * implement required operations at place.
 519  */
 520 #if defined(CONFIG_ARM64)
 521 static inline void otx2_write128(u64 lo, u64 hi, void __iomem *addr)
 522 {
 523         __asm__ volatile("stp %x[x0], %x[x1], [%x[p1],#0]!"
 524                          ::[x0]"r"(lo), [x1]"r"(hi), [p1]"r"(addr));
 525 }
 526
 527 static inline u64 otx2_atomic64_add(u64 incr, u64 *ptr)
 528 {
 529         u64 result;
 530
 531         __asm__ volatile(".cpu   generic+lse\n"
 532                          "ldadd %x[i], %x[r], [%[b]]"
 533                          : [r]"=r"(result), "+m"(*ptr)
 534                          : [i]"r"(incr), [b]"r"(ptr)
 535                          : "memory");
 536         return result;
 537 }
 538
 539 #else
 540 #define otx2_write128(lo, hi, addr)             writeq((hi) | (lo), addr)
 541 #define otx2_atomic64_add(incr, ptr)            ({ *ptr += incr; })
 542 #endif
 543
 544 static inline void __cn10k_aura_freeptr(struct otx2_nic *pfvf, u64 aura,
 545                                         u64 *ptrs, u64 num_ptrs,
 546                                         u64 *lmt_addr)
 547 {
 548         u64 size = 0, count_eot = 0;
 549         u64 tar_addr, val = 0;
 550
 551         tar_addr = (__force u64)otx2_get_regaddr(pfvf, NPA_LF_AURA_BATCH_FREE0);
 552         /* LMTID is same as AURA Id */
 553         val = (aura & 0x7FF) | BIT_ULL(63);
 554         /* Set if [127:64] of last 128bit word has a valid pointer */
 555         count_eot = (num_ptrs % 2) ? 0ULL : 1ULL;
 556         /* Set AURA ID to free pointer */
 557         ptrs[0] = (count_eot << 32) | (aura & 0xFFFFF);
 558         /* Target address for LMTST flush tells HW how many 128bit
 559          * words are valid from NPA_LF_AURA_BATCH_FREE0.
 560          *
 561          * tar_addr[6:4] is LMTST size-1 in units of 128b.
 562          */
 563         if (num_ptrs > 2) {
 564                 size = (sizeof(u64) * num_ptrs) / 16;
 565                 if (!count_eot)
 566                         size++;
 567                 tar_addr |=  ((size - 1) & 0x7) << 4;
 568         }
 569         memcpy(lmt_addr, ptrs, sizeof(u64) * num_ptrs);
 570         /* Perform LMTST flush */
 571         cn10k_lmt_flush(val, tar_addr);
 572 }
 573
 574 static inline void cn10k_aura_freeptr(void *dev, int aura, u64 buf)
 575 {
 576         struct otx2_nic *pfvf = dev;
 577         struct otx2_pool *pool;
 578         u64 ptrs[2];
 579
 580         pool = &pfvf->qset.pool[aura];
 581         ptrs[1] = buf;
 582         __cn10k_aura_freeptr(pfvf, aura, ptrs, 2, pool->lmt_addr);
 583 }
 584
 585 /* Alloc pointer from pool/aura */
 586 static inline u64 otx2_aura_allocptr(struct otx2_nic *pfvf, int aura)
 587 {
 588         u64 *ptr = (u64 *)otx2_get_regaddr(pfvf,
 589                            NPA_LF_AURA_OP_ALLOCX(0));
 590         u64 incr = (u64)aura | BIT_ULL(63);
 591
 592         return otx2_atomic64_add(incr, ptr);
 593 }
 594
 595 /* Free pointer to a pool/aura */
 596 static inline void otx2_aura_freeptr(void *dev, int aura, u64 buf)
 597 {
 598         struct otx2_nic *pfvf = dev;
 599         void __iomem *addr = otx2_get_regaddr(pfvf, NPA_LF_AURA_OP_FREE0);
 600
 601         otx2_write128(buf, (u64)aura | BIT_ULL(63), addr);
 602 }
 603
 604 static inline int otx2_get_pool_idx(struct otx2_nic *pfvf, int type, int idx)
 605 {
 606         if (type == AURA_NIX_SQ)
 607                 return pfvf->hw.rqpool_cnt + idx;
 608
 609          /* AURA_NIX_RQ */
 610         return idx;
 611 }
 612
 613 /* Mbox APIs */
 614 static inline int otx2_sync_mbox_msg(struct mbox *mbox)
 615 {
 616         int err;
 617
 618         if (!otx2_mbox_nonempty(&mbox->mbox, 0))
 619                 return 0;
 620         otx2_mbox_msg_send(&mbox->mbox, 0);
 621         err = otx2_mbox_wait_for_rsp(&mbox->mbox, 0);
 622         if (err)
 623                 return err;
 624
 625         return otx2_mbox_check_rsp_msgs(&mbox->mbox, 0);
 626 }
 627
 628 static inline int otx2_sync_mbox_up_msg(struct mbox *mbox, int devid)
 629 {
 630         int err;
 631
 632         if (!otx2_mbox_nonempty(&mbox->mbox_up, devid))
 633                 return 0;
 634         otx2_mbox_msg_send(&mbox->mbox_up, devid);
 635         err = otx2_mbox_wait_for_rsp(&mbox->mbox_up, devid);
 636         if (err)
 637                 return err;
 638
 639         return otx2_mbox_check_rsp_msgs(&mbox->mbox_up, devid);
 640 }
 641
 642 /* Use this API to send mbox msgs in atomic context
 643  * where sleeping is not allowed
 644  */
 645 static inline int otx2_sync_mbox_msg_busy_poll(struct mbox *mbox)
 646 {
 647         int err;
 648
 649         if (!otx2_mbox_nonempty(&mbox->mbox, 0))
 650                 return 0;
 651         otx2_mbox_msg_send(&mbox->mbox, 0);
 652         err = otx2_mbox_busy_poll_for_rsp(&mbox->mbox, 0);
 653         if (err)
 654                 return err;
 655
 656         return otx2_mbox_check_rsp_msgs(&mbox->mbox, 0);
 657 }
 658
 659 #define M(_name, _id, _fn_name, _req_type, _rsp_type)                   \
 660 static struct _req_type __maybe_unused                                  \
 661 *otx2_mbox_alloc_msg_ ## _fn_name(struct mbox *mbox)                    \
 662 {                                                                       \
 663         struct _req_type *req;                                          \
 664                                                                         \
 665         req = (struct _req_type *)otx2_mbox_alloc_msg_rsp(              \
 666                 &mbox->mbox, 0, sizeof(struct _req_type),               \
 667                 sizeof(struct _rsp_type));                              \
 668         if (!req)                                                       \
 669                 return NULL;                                            \
 670         req->hdr.sig = OTX2_MBOX_REQ_SIG;                               \
 671         req->hdr.id = _id;                                              \
 672         trace_otx2_msg_alloc(mbox->mbox.pdev, _id, sizeof(*req));       \
 673         return req;                                                     \
 674 }
 675
 676 MBOX_MESSAGES
 677 #undef M
 678
 679 #define M(_name, _id, _fn_name, _req_type, _rsp_type)                   \
 680 int                                                                     \
 681 otx2_mbox_up_handler_ ## _fn_name(struct otx2_nic *pfvf,                \
 682                                 struct _req_type *req,                  \
 683                                 struct _rsp_type *rsp);                 \
 684
 685 MBOX_UP_CGX_MESSAGES
 686 #undef M
 687
 688 /* Time to wait before watchdog kicks off */
 689 #define OTX2_TX_TIMEOUT         (100 * HZ)
 690
 691 #define RVU_PFVF_PF_SHIFT       10
 692 #define RVU_PFVF_PF_MASK        0x3F
 693 #define RVU_PFVF_FUNC_SHIFT     0
 694 #define RVU_PFVF_FUNC_MASK      0x3FF
 695
 696 static inline int rvu_get_pf(u16 pcifunc)
 697 {
 698         return (pcifunc >> RVU_PFVF_PF_SHIFT) & RVU_PFVF_PF_MASK;
 699 }
 700
 701 static inline dma_addr_t otx2_dma_map_page(struct otx2_nic *pfvf,
 702                                            struct page *page,
 703                                            size_t offset, size_t size,
 704                                            enum dma_data_direction dir)
 705 {
 706         dma_addr_t iova;
 707
 708         iova = dma_map_page_attrs(pfvf->dev, page,
 709                                   offset, size, dir, DMA_ATTR_SKIP_CPU_SYNC);
 710         if (unlikely(dma_mapping_error(pfvf->dev, iova)))
 711                 return (dma_addr_t)NULL;
 712         return iova;
 713 }
 714
 715 static inline void otx2_dma_unmap_page(struct otx2_nic *pfvf,
 716                                        dma_addr_t addr, size_t size,
 717                                        enum dma_data_direction dir)
 718 {
 719         dma_unmap_page_attrs(pfvf->dev, addr, size,
 720                              dir, DMA_ATTR_SKIP_CPU_SYNC);
 721 }
 722
 723 /* MSI-X APIs */
 724 void otx2_free_cints(struct otx2_nic *pfvf, int n);
 725 void otx2_set_cints_affinity(struct otx2_nic *pfvf);
 726 int otx2_set_mac_address(struct net_device *netdev, void *p);
 727 int otx2_hw_set_mtu(struct otx2_nic *pfvf, int mtu);
 728 void otx2_tx_timeout(struct net_device *netdev, unsigned int txq);
 729 void otx2_get_mac_from_af(struct net_device *netdev);
 730 void otx2_config_irq_coalescing(struct otx2_nic *pfvf, int qidx);
 731 int otx2_config_pause_frm(struct otx2_nic *pfvf);
 732 void otx2_setup_segmentation(struct otx2_nic *pfvf);
 733
 734 /* RVU block related APIs */
 735 int otx2_attach_npa_nix(struct otx2_nic *pfvf);
 736 int otx2_detach_resources(struct mbox *mbox);
 737 int otx2_config_npa(struct otx2_nic *pfvf);
 738 int otx2_sq_aura_pool_init(struct otx2_nic *pfvf);
 739 int otx2_rq_aura_pool_init(struct otx2_nic *pfvf);
 740 void otx2_aura_pool_free(struct otx2_nic *pfvf);
 741 void otx2_free_aura_ptr(struct otx2_nic *pfvf, int type);
 742 void otx2_sq_free_sqbs(struct otx2_nic *pfvf);
 743 int otx2_config_nix(struct otx2_nic *pfvf);
 744 int otx2_config_nix_queues(struct otx2_nic *pfvf);
 745 int otx2_txschq_config(struct otx2_nic *pfvf, int lvl);
 746 int otx2_txsch_alloc(struct otx2_nic *pfvf);
 747 int otx2_txschq_stop(struct otx2_nic *pfvf);
 748 void otx2_sqb_flush(struct otx2_nic *pfvf);
 749 int __otx2_alloc_rbuf(struct otx2_nic *pfvf, struct otx2_pool *pool,
 750                       dma_addr_t *dma);
 751 int otx2_rxtx_enable(struct otx2_nic *pfvf, bool enable);
 752 void otx2_ctx_disable(struct mbox *mbox, int type, bool npa);
 753 int otx2_nix_config_bp(struct otx2_nic *pfvf, bool enable);
 754 void otx2_cleanup_rx_cqes(struct otx2_nic *pfvf, struct otx2_cq_queue *cq);
 755 void otx2_cleanup_tx_cqes(struct otx2_nic *pfvf, struct otx2_cq_queue *cq);
 756 int otx2_sq_aq_init(void *dev, u16 qidx, u16 sqb_aura);
 757 int cn10k_sq_aq_init(void *dev, u16 qidx, u16 sqb_aura);
 758 int otx2_alloc_buffer(struct otx2_nic *pfvf, struct otx2_cq_queue *cq,
 759                       dma_addr_t *dma);
 760
 761 /* RSS configuration APIs*/
 762 int otx2_rss_init(struct otx2_nic *pfvf);
 763 int otx2_set_flowkey_cfg(struct otx2_nic *pfvf);
 764 void otx2_set_rss_key(struct otx2_nic *pfvf);
 765 int otx2_set_rss_table(struct otx2_nic *pfvf, int ctx_id);
 766
 767 /* Mbox handlers */
 768 void mbox_handler_msix_offset(struct otx2_nic *pfvf,
 769                               struct msix_offset_rsp *rsp);
 770 void mbox_handler_npa_lf_alloc(struct otx2_nic *pfvf,
 771                                struct npa_lf_alloc_rsp *rsp);
 772 void mbox_handler_nix_lf_alloc(struct otx2_nic *pfvf,
 773                                struct nix_lf_alloc_rsp *rsp);
 774 void mbox_handler_nix_txsch_alloc(struct otx2_nic *pf,
 775                                   struct nix_txsch_alloc_rsp *rsp);
 776 void mbox_handler_cgx_stats(struct otx2_nic *pfvf,
 777                             struct cgx_stats_rsp *rsp);
 778 void mbox_handler_cgx_fec_stats(struct otx2_nic *pfvf,
 779                                 struct cgx_fec_stats_rsp *rsp);
 780 void otx2_set_fec_stats_count(struct otx2_nic *pfvf);
 781 void mbox_handler_nix_bp_enable(struct otx2_nic *pfvf,
 782                                 struct nix_bp_cfg_rsp *rsp);
 783
 784 /* Device stats APIs */
 785 void otx2_get_dev_stats(struct otx2_nic *pfvf);
 786 void otx2_get_stats64(struct net_device *netdev,
 787                       struct rtnl_link_stats64 *stats);
 788 void otx2_update_lmac_stats(struct otx2_nic *pfvf);
 789 void otx2_update_lmac_fec_stats(struct otx2_nic *pfvf);
 790 int otx2_update_rq_stats(struct otx2_nic *pfvf, int qidx);
 791 int otx2_update_sq_stats(struct otx2_nic *pfvf, int qidx);
 792 void otx2_set_ethtool_ops(struct net_device *netdev);
 793 void otx2vf_set_ethtool_ops(struct net_device *netdev);
 794
 795 int otx2_open(struct net_device *netdev);
 796 int otx2_stop(struct net_device *netdev);
 797 int otx2_set_real_num_queues(struct net_device *netdev,
 798                              int tx_queues, int rx_queues);
 799 /* MCAM filter related APIs */
 800 int otx2_mcam_flow_init(struct otx2_nic *pf);
 801 int otx2_alloc_mcam_entries(struct otx2_nic *pfvf);
 802 void otx2_mcam_flow_del(struct otx2_nic *pf);
 803 int otx2_destroy_ntuple_flows(struct otx2_nic *pf);
 804 int otx2_destroy_mcam_flows(struct otx2_nic *pfvf);
 805 int otx2_get_flow(struct otx2_nic *pfvf,
 806                   struct ethtool_rxnfc *nfc, u32 location);
 807 int otx2_get_all_flows(struct otx2_nic *pfvf,
 808                        struct ethtool_rxnfc *nfc, u32 *rule_locs);
 809 int otx2_add_flow(struct otx2_nic *pfvf,
 810                   struct ethtool_rxnfc *nfc);
 811 int otx2_remove_flow(struct otx2_nic *pfvf, u32 location);
 812 int otx2_prepare_flow_request(struct ethtool_rx_flow_spec *fsp,
 813                               struct npc_install_flow_req *req);
 814 void otx2_rss_ctx_flow_del(struct otx2_nic *pfvf, int ctx_id);
 815 int otx2_del_macfilter(struct net_device *netdev, const u8 *mac);
 816 int otx2_add_macfilter(struct net_device *netdev, const u8 *mac);
 817 int otx2_enable_rxvlan(struct otx2_nic *pf, bool enable);
 818 int otx2_install_rxvlan_offload_flow(struct otx2_nic *pfvf);
 819 u16 otx2_get_max_mtu(struct otx2_nic *pfvf);
 820 /* tc support */
 821 int otx2_init_tc(struct otx2_nic *nic);
 822 void otx2_shutdown_tc(struct otx2_nic *nic);
 823 int otx2_setup_tc(struct net_device *netdev, enum tc_setup_type type,
 824                   void *type_data);
 825 #endif /* OTX2_COMMON_H */