drivers/net/dsa/bcm_sf2.c

   1 /*
   2  * Broadcom Starfighter 2 DSA switch driver
   3  *
   4  * Copyright (C) 2014, Broadcom Corporation
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; either version 2 of the License, or
   9  * (at your option) any later version.
  10  */
  11
  12 #include <linux/list.h>
  13 #include <linux/module.h>
  14 #include <linux/netdevice.h>
  15 #include <linux/interrupt.h>
  16 #include <linux/platform_device.h>
  17 #include <linux/phy.h>
  18 #include <linux/phy_fixed.h>
  19 #include <linux/phylink.h>
  20 #include <linux/mii.h>
  21 #include <linux/of.h>
  22 #include <linux/of_irq.h>
  23 #include <linux/of_address.h>
  24 #include <linux/of_net.h>
  25 #include <linux/of_mdio.h>
  26 #include <net/dsa.h>
  27 #include <linux/ethtool.h>
  28 #include <linux/if_bridge.h>
  29 #include <linux/brcmphy.h>
  30 #include <linux/etherdevice.h>
  31 #include <linux/platform_data/b53.h>
  32
  33 #include "bcm_sf2.h"
  34 #include "bcm_sf2_regs.h"
  35 #include "b53/b53_priv.h"
  36 #include "b53/b53_regs.h"
  37
  38 static void bcm_sf2_imp_setup(struct dsa_switch *ds, int port)
  39 {
  40         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
  41         unsigned int i;
  42         u32 reg, offset;
  43
  44         if (priv->type == BCM7445_DEVICE_ID)
  45                 offset = CORE_STS_OVERRIDE_IMP;
  46         else
  47                 offset = CORE_STS_OVERRIDE_IMP2;
  48
  49         /* Enable the port memories */
  50         reg = core_readl(priv, CORE_MEM_PSM_VDD_CTRL);
  51         reg &= ~P_TXQ_PSM_VDD(port);
  52         core_writel(priv, reg, CORE_MEM_PSM_VDD_CTRL);
  53
  54         /* Enable Broadcast, Multicast, Unicast forwarding to IMP port */
  55         reg = core_readl(priv, CORE_IMP_CTL);
  56         reg |= (RX_BCST_EN | RX_MCST_EN | RX_UCST_EN);
  57         reg &= ~(RX_DIS | TX_DIS);
  58         core_writel(priv, reg, CORE_IMP_CTL);
  59
  60         /* Enable forwarding */
  61         core_writel(priv, SW_FWDG_EN, CORE_SWMODE);
  62
  63         /* Enable IMP port in dumb mode */
  64         reg = core_readl(priv, CORE_SWITCH_CTRL);
  65         reg |= MII_DUMB_FWDG_EN;
  66         core_writel(priv, reg, CORE_SWITCH_CTRL);
  67
  68         /* Configure Traffic Class to QoS mapping, allow each priority to map
  69          * to a different queue number
  70          */
  71         reg = core_readl(priv, CORE_PORT_TC2_QOS_MAP_PORT(port));
  72         for (i = 0; i < SF2_NUM_EGRESS_QUEUES; i++)
  73                 reg |= i << (PRT_TO_QID_SHIFT * i);
  74         core_writel(priv, reg, CORE_PORT_TC2_QOS_MAP_PORT(port));
  75
  76         b53_brcm_hdr_setup(ds, port);
  77
  78         /* Force link status for IMP port */
  79         reg = core_readl(priv, offset);
  80         reg |= (MII_SW_OR | LINK_STS);
  81         core_writel(priv, reg, offset);
  82 }
  83
  84 static void bcm_sf2_gphy_enable_set(struct dsa_switch *ds, bool enable)
  85 {
  86         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
  87         u32 reg;
  88
  89         reg = reg_readl(priv, REG_SPHY_CNTRL);
  90         if (enable) {
  91                 reg |= PHY_RESET;
  92                 reg &= ~(EXT_PWR_DOWN | IDDQ_BIAS | IDDQ_GLOBAL_PWR | CK25_DIS);
  93                 reg_writel(priv, reg, REG_SPHY_CNTRL);
  94                 udelay(21);
  95                 reg = reg_readl(priv, REG_SPHY_CNTRL);
  96                 reg &= ~PHY_RESET;
  97         } else {
  98                 reg |= EXT_PWR_DOWN | IDDQ_BIAS | PHY_RESET;
  99                 reg_writel(priv, reg, REG_SPHY_CNTRL);
 100                 mdelay(1);
 101                 reg |= CK25_DIS;
 102         }
 103         reg_writel(priv, reg, REG_SPHY_CNTRL);
 104
 105         /* Use PHY-driven LED signaling */
 106         if (!enable) {
 107                 reg = reg_readl(priv, REG_LED_CNTRL(0));
 108                 reg |= SPDLNK_SRC_SEL;
 109                 reg_writel(priv, reg, REG_LED_CNTRL(0));
 110         }
 111 }
 112
 113 static inline void bcm_sf2_port_intr_enable(struct bcm_sf2_priv *priv,
 114                                             int port)
 115 {
 116         unsigned int off;
 117
 118         switch (port) {
 119         case 7:
 120                 off = P7_IRQ_OFF;
 121                 break;
 122         case 0:
 123                 /* Port 0 interrupts are located on the first bank */
 124                 intrl2_0_mask_clear(priv, P_IRQ_MASK(P0_IRQ_OFF));
 125                 return;
 126         default:
 127                 off = P_IRQ_OFF(port);
 128                 break;
 129         }
 130
 131         intrl2_1_mask_clear(priv, P_IRQ_MASK(off));
 132 }
 133
 134 static inline void bcm_sf2_port_intr_disable(struct bcm_sf2_priv *priv,
 135                                              int port)
 136 {
 137         unsigned int off;
 138
 139         switch (port) {
 140         case 7:
 141                 off = P7_IRQ_OFF;
 142                 break;
 143         case 0:
 144                 /* Port 0 interrupts are located on the first bank */
 145                 intrl2_0_mask_set(priv, P_IRQ_MASK(P0_IRQ_OFF));
 146                 intrl2_0_writel(priv, P_IRQ_MASK(P0_IRQ_OFF), INTRL2_CPU_CLEAR);
 147                 return;
 148         default:
 149                 off = P_IRQ_OFF(port);
 150                 break;
 151         }
 152
 153         intrl2_1_mask_set(priv, P_IRQ_MASK(off));
 154         intrl2_1_writel(priv, P_IRQ_MASK(off), INTRL2_CPU_CLEAR);
 155 }
 156
 157 static int bcm_sf2_port_setup(struct dsa_switch *ds, int port,
 158                               struct phy_device *phy)
 159 {
 160         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
 161         unsigned int i;
 162         u32 reg;
 163
 164         /* Clear the memory power down */
 165         reg = core_readl(priv, CORE_MEM_PSM_VDD_CTRL);
 166         reg &= ~P_TXQ_PSM_VDD(port);
 167         core_writel(priv, reg, CORE_MEM_PSM_VDD_CTRL);
 168
 169         /* Enable learning */
 170         reg = core_readl(priv, CORE_DIS_LEARN);
 171         reg &= ~BIT(port);
 172         core_writel(priv, reg, CORE_DIS_LEARN);
 173
 174         /* Enable Broadcom tags for that port if requested */
 175         if (priv->brcm_tag_mask & BIT(port))
 176                 b53_brcm_hdr_setup(ds, port);
 177
 178         /* Configure Traffic Class to QoS mapping, allow each priority to map
 179          * to a different queue number
 180          */
 181         reg = core_readl(priv, CORE_PORT_TC2_QOS_MAP_PORT(port));
 182         for (i = 0; i < SF2_NUM_EGRESS_QUEUES; i++)
 183                 reg |= i << (PRT_TO_QID_SHIFT * i);
 184         core_writel(priv, reg, CORE_PORT_TC2_QOS_MAP_PORT(port));
 185
 186         /* Re-enable the GPHY and re-apply workarounds */
 187         if (priv->int_phy_mask & 1 << port && priv->hw_params.num_gphy == 1) {
 188                 bcm_sf2_gphy_enable_set(ds, true);
 189                 if (phy) {
 190                         /* if phy_stop() has been called before, phy
 191                          * will be in halted state, and phy_start()
 192                          * will call resume.
 193                          *
 194                          * the resume path does not configure back
 195                          * autoneg settings, and since we hard reset
 196                          * the phy manually here, we need to reset the
 197                          * state machine also.
 198                          */
 199                         phy->state = PHY_READY;
 200                         phy_init_hw(phy);
 201                 }
 202         }
 203
 204         /* Enable MoCA port interrupts to get notified */
 205         if (port == priv->moca_port)
 206                 bcm_sf2_port_intr_enable(priv, port);
 207
 208         /* Set per-queue pause threshold to 32 */
 209         core_writel(priv, 32, CORE_TXQ_THD_PAUSE_QN_PORT(port));
 210
 211         /* Set ACB threshold to 24 */
 212         for (i = 0; i < SF2_NUM_EGRESS_QUEUES; i++) {
 213                 reg = acb_readl(priv, ACB_QUEUE_CFG(port *
 214                                                     SF2_NUM_EGRESS_QUEUES + i));
 215                 reg &= ~XOFF_THRESHOLD_MASK;
 216                 reg |= 24;
 217                 acb_writel(priv, reg, ACB_QUEUE_CFG(port *
 218                                                     SF2_NUM_EGRESS_QUEUES + i));
 219         }
 220
 221         return b53_enable_port(ds, port, phy);
 222 }
 223
 224 static void bcm_sf2_port_disable(struct dsa_switch *ds, int port,
 225                                  struct phy_device *phy)
 226 {
 227         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
 228         u32 reg;
 229
 230         /* Disable learning while in WoL mode */
 231         if (priv->wol_ports_mask & (1 << port)) {
 232                 reg = core_readl(priv, CORE_DIS_LEARN);
 233                 reg |= BIT(port);
 234                 core_writel(priv, reg, CORE_DIS_LEARN);
 235                 return;
 236         }
 237
 238         if (port == priv->moca_port)
 239                 bcm_sf2_port_intr_disable(priv, port);
 240
 241         if (priv->int_phy_mask & 1 << port && priv->hw_params.num_gphy == 1)
 242                 bcm_sf2_gphy_enable_set(ds, false);
 243
 244         b53_disable_port(ds, port, phy);
 245
 246         /* Power down the port memory */
 247         reg = core_readl(priv, CORE_MEM_PSM_VDD_CTRL);
 248         reg |= P_TXQ_PSM_VDD(port);
 249         core_writel(priv, reg, CORE_MEM_PSM_VDD_CTRL);
 250 }
 251
 252
 253 static int bcm_sf2_sw_indir_rw(struct bcm_sf2_priv *priv, int op, int addr,
 254                                int regnum, u16 val)
 255 {
 256         int ret = 0;
 257         u32 reg;
 258
 259         reg = reg_readl(priv, REG_SWITCH_CNTRL);
 260         reg |= MDIO_MASTER_SEL;
 261         reg_writel(priv, reg, REG_SWITCH_CNTRL);
 262
 263         /* Page << 8 | offset */
 264         reg = 0x70;
 265         reg <<= 2;
 266         core_writel(priv, addr, reg);
 267
 268         /* Page << 8 | offset */
 269         reg = 0x80 << 8 | regnum << 1;
 270         reg <<= 2;
 271
 272         if (op)
 273                 ret = core_readl(priv, reg);
 274         else
 275                 core_writel(priv, val, reg);
 276
 277         reg = reg_readl(priv, REG_SWITCH_CNTRL);
 278         reg &= ~MDIO_MASTER_SEL;
 279         reg_writel(priv, reg, REG_SWITCH_CNTRL);
 280
 281         return ret & 0xffff;
 282 }
 283
 284 static int bcm_sf2_sw_mdio_read(struct mii_bus *bus, int addr, int regnum)
 285 {
 286         struct bcm_sf2_priv *priv = bus->priv;
 287
 288         /* Intercept reads from Broadcom pseudo-PHY address, else, send
 289          * them to our master MDIO bus controller
 290          */
 291         if (addr == BRCM_PSEUDO_PHY_ADDR && priv->indir_phy_mask & BIT(addr))
 292                 return bcm_sf2_sw_indir_rw(priv, 1, addr, regnum, 0);
 293         else
 294                 return mdiobus_read_nested(priv->master_mii_bus, addr, regnum);
 295 }
 296
 297 static int bcm_sf2_sw_mdio_write(struct mii_bus *bus, int addr, int regnum,
 298                                  u16 val)
 299 {
 300         struct bcm_sf2_priv *priv = bus->priv;
 301
 302         /* Intercept writes to the Broadcom pseudo-PHY address, else,
 303          * send them to our master MDIO bus controller
 304          */
 305         if (addr == BRCM_PSEUDO_PHY_ADDR && priv->indir_phy_mask & BIT(addr))
 306                 return bcm_sf2_sw_indir_rw(priv, 0, addr, regnum, val);
 307         else
 308                 return mdiobus_write_nested(priv->master_mii_bus, addr,
 309                                 regnum, val);
 310 }
 311
 312 static irqreturn_t bcm_sf2_switch_0_isr(int irq, void *dev_id)
 313 {
 314         struct dsa_switch *ds = dev_id;
 315         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
 316
 317         priv->irq0_stat = intrl2_0_readl(priv, INTRL2_CPU_STATUS) &
 318                                 ~priv->irq0_mask;
 319         intrl2_0_writel(priv, priv->irq0_stat, INTRL2_CPU_CLEAR);
 320
 321         return IRQ_HANDLED;
 322 }
 323
 324 static irqreturn_t bcm_sf2_switch_1_isr(int irq, void *dev_id)
 325 {
 326         struct dsa_switch *ds = dev_id;
 327         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
 328
 329         priv->irq1_stat = intrl2_1_readl(priv, INTRL2_CPU_STATUS) &
 330                                 ~priv->irq1_mask;
 331         intrl2_1_writel(priv, priv->irq1_stat, INTRL2_CPU_CLEAR);
 332
 333         if (priv->irq1_stat & P_LINK_UP_IRQ(P7_IRQ_OFF)) {
 334                 priv->port_sts[7].link = true;
 335                 dsa_port_phylink_mac_change(ds, 7, true);
 336         }
 337         if (priv->irq1_stat & P_LINK_DOWN_IRQ(P7_IRQ_OFF)) {
 338                 priv->port_sts[7].link = false;
 339                 dsa_port_phylink_mac_change(ds, 7, false);
 340         }
 341
 342         return IRQ_HANDLED;
 343 }
 344
 345 static int bcm_sf2_sw_rst(struct bcm_sf2_priv *priv)
 346 {
 347         unsigned int timeout = 1000;
 348         u32 reg;
 349
 350         reg = core_readl(priv, CORE_WATCHDOG_CTRL);
 351         reg |= SOFTWARE_RESET | EN_CHIP_RST | EN_SW_RESET;
 352         core_writel(priv, reg, CORE_WATCHDOG_CTRL);
 353
 354         do {
 355                 reg = core_readl(priv, CORE_WATCHDOG_CTRL);
 356                 if (!(reg & SOFTWARE_RESET))
 357                         break;
 358
 359                 usleep_range(1000, 2000);
 360         } while (timeout-- > 0);
 361
 362         if (timeout == 0)
 363                 return -ETIMEDOUT;
 364
 365         return 0;
 366 }
 367
 368 static void bcm_sf2_intr_disable(struct bcm_sf2_priv *priv)
 369 {
 370         intrl2_0_mask_set(priv, 0xffffffff);
 371         intrl2_0_writel(priv, 0xffffffff, INTRL2_CPU_CLEAR);
 372         intrl2_1_mask_set(priv, 0xffffffff);
 373         intrl2_1_writel(priv, 0xffffffff, INTRL2_CPU_CLEAR);
 374 }
 375
 376 static void bcm_sf2_identify_ports(struct bcm_sf2_priv *priv,
 377                                    struct device_node *dn)
 378 {
 379         struct device_node *port;
 380         int mode;
 381         unsigned int port_num;
 382
 383         priv->moca_port = -1;
 384
 385         for_each_available_child_of_node(dn, port) {
 386                 if (of_property_read_u32(port, "reg", &port_num))
 387                         continue;
 388
 389                 /* Internal PHYs get assigned a specific 'phy-mode' property
 390                  * value: "internal" to help flag them before MDIO probing
 391                  * has completed, since they might be turned off at that
 392                  * time
 393                  */
 394                 mode = of_get_phy_mode(port);
 395                 if (mode < 0)
 396                         continue;
 397
 398                 if (mode == PHY_INTERFACE_MODE_INTERNAL)
 399                         priv->int_phy_mask |= 1 << port_num;
 400
 401                 if (mode == PHY_INTERFACE_MODE_MOCA)
 402                         priv->moca_port = port_num;
 403
 404                 if (of_property_read_bool(port, "brcm,use-bcm-hdr"))
 405                         priv->brcm_tag_mask |= 1 << port_num;
 406         }
 407 }
 408
 409 static int bcm_sf2_mdio_register(struct dsa_switch *ds)
 410 {
 411         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
 412         struct device_node *dn;
 413         static int index;
 414         int err;
 415
 416         /* Find our integrated MDIO bus node */
 417         dn = of_find_compatible_node(NULL, NULL, "brcm,unimac-mdio");
 418         priv->master_mii_bus = of_mdio_find_bus(dn);
 419         if (!priv->master_mii_bus)
 420                 return -EPROBE_DEFER;
 421
 422         get_device(&priv->master_mii_bus->dev);
 423         priv->master_mii_dn = dn;
 424
 425         priv->slave_mii_bus = devm_mdiobus_alloc(ds->dev);
 426         if (!priv->slave_mii_bus)
 427                 return -ENOMEM;
 428
 429         priv->slave_mii_bus->priv = priv;
 430         priv->slave_mii_bus->name = "sf2 slave mii";
 431         priv->slave_mii_bus->read = bcm_sf2_sw_mdio_read;
 432         priv->slave_mii_bus->write = bcm_sf2_sw_mdio_write;
 433         snprintf(priv->slave_mii_bus->id, MII_BUS_ID_SIZE, "sf2-%d",
 434                  index++);
 435         priv->slave_mii_bus->dev.of_node = dn;
 436
 437         /* Include the pseudo-PHY address to divert reads towards our
 438          * workaround. This is only required for 7445D0, since 7445E0
 439          * disconnects the internal switch pseudo-PHY such that we can use the
 440          * regular SWITCH_MDIO master controller instead.
 441          *
 442          * Here we flag the pseudo PHY as needing special treatment and would
 443          * otherwise make all other PHY read/writes go to the master MDIO bus
 444          * controller that comes with this switch backed by the "mdio-unimac"
 445          * driver.
 446          */
 447         if (of_machine_is_compatible("brcm,bcm7445d0"))
 448                 priv->indir_phy_mask |= (1 << BRCM_PSEUDO_PHY_ADDR);
 449         else
 450                 priv->indir_phy_mask = 0;
 451
 452         ds->phys_mii_mask = priv->indir_phy_mask;
 453         ds->slave_mii_bus = priv->slave_mii_bus;
 454         priv->slave_mii_bus->parent = ds->dev->parent;
 455         priv->slave_mii_bus->phy_mask = ~priv->indir_phy_mask;
 456
 457         err = of_mdiobus_register(priv->slave_mii_bus, dn);
 458         if (err && dn)
 459                 of_node_put(dn);
 460
 461         return err;
 462 }
 463
 464 static void bcm_sf2_mdio_unregister(struct bcm_sf2_priv *priv)
 465 {
 466         mdiobus_unregister(priv->slave_mii_bus);
 467         of_node_put(priv->master_mii_dn);
 468 }
 469
 470 static u32 bcm_sf2_sw_get_phy_flags(struct dsa_switch *ds, int port)
 471 {
 472         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
 473
 474         /* The BCM7xxx PHY driver expects to find the integrated PHY revision
 475          * in bits 15:8 and the patch level in bits 7:0 which is exactly what
 476          * the REG_PHY_REVISION register layout is.
 477          */
 478
 479         return priv->hw_params.gphy_rev;
 480 }
 481
 482 static void bcm_sf2_sw_validate(struct dsa_switch *ds, int port,
 483                                 unsigned long *supported,
 484                                 struct phylink_link_state *state)
 485 {
 486         __ETHTOOL_DECLARE_LINK_MODE_MASK(mask) = { 0, };
 487
 488         if (!phy_interface_mode_is_rgmii(state->interface) &&
 489             state->interface != PHY_INTERFACE_MODE_MII &&
 490             state->interface != PHY_INTERFACE_MODE_REVMII &&
 491             state->interface != PHY_INTERFACE_MODE_GMII &&
 492             state->interface != PHY_INTERFACE_MODE_INTERNAL &&
 493             state->interface != PHY_INTERFACE_MODE_MOCA) {
 494                 bitmap_zero(supported, __ETHTOOL_LINK_MODE_MASK_NBITS);
 495                 dev_err(ds->dev,
 496                         "Unsupported interface: %d\n", state->interface);
 497                 return;
 498         }
 499
 500         /* Allow all the expected bits */
 501         phylink_set(mask, Autoneg);
 502         phylink_set_port_modes(mask);
 503         phylink_set(mask, Pause);
 504         phylink_set(mask, Asym_Pause);
 505
 506         /* With the exclusion of MII and Reverse MII, we support Gigabit,
 507          * including Half duplex
 508          */
 509         if (state->interface != PHY_INTERFACE_MODE_MII &&
 510             state->interface != PHY_INTERFACE_MODE_REVMII) {
 511                 phylink_set(mask, 1000baseT_Full);
 512                 phylink_set(mask, 1000baseT_Half);
 513         }
 514
 515         phylink_set(mask, 10baseT_Half);
 516         phylink_set(mask, 10baseT_Full);
 517         phylink_set(mask, 100baseT_Half);
 518         phylink_set(mask, 100baseT_Full);
 519
 520         bitmap_and(supported, supported, mask,
 521                    __ETHTOOL_LINK_MODE_MASK_NBITS);
 522         bitmap_and(state->advertising, state->advertising, mask,
 523                    __ETHTOOL_LINK_MODE_MASK_NBITS);
 524 }
 525
 526 static void bcm_sf2_sw_mac_config(struct dsa_switch *ds, int port,
 527                                   unsigned int mode,
 528                                   const struct phylink_link_state *state)
 529 {
 530         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
 531         u32 id_mode_dis = 0, port_mode;
 532         u32 reg, offset;
 533
 534         if (priv->type == BCM7445_DEVICE_ID)
 535                 offset = CORE_STS_OVERRIDE_GMIIP_PORT(port);
 536         else
 537                 offset = CORE_STS_OVERRIDE_GMIIP2_PORT(port);
 538
 539         switch (state->interface) {
 540         case PHY_INTERFACE_MODE_RGMII:
 541                 id_mode_dis = 1;
 542                 /* fallthrough */
 543         case PHY_INTERFACE_MODE_RGMII_TXID:
 544                 port_mode = EXT_GPHY;
 545                 break;
 546         case PHY_INTERFACE_MODE_MII:
 547                 port_mode = EXT_EPHY;
 548                 break;
 549         case PHY_INTERFACE_MODE_REVMII:
 550                 port_mode = EXT_REVMII;
 551                 break;
 552         default:
 553                 /* all other PHYs: internal and MoCA */
 554                 goto force_link;
 555         }
 556
 557         /* Clear id_mode_dis bit, and the existing port mode, let
 558          * RGMII_MODE_EN bet set by mac_link_{up,down}
 559          */
 560         reg = reg_readl(priv, REG_RGMII_CNTRL_P(port));
 561         reg &= ~ID_MODE_DIS;
 562         reg &= ~(PORT_MODE_MASK << PORT_MODE_SHIFT);
 563         reg &= ~(RX_PAUSE_EN | TX_PAUSE_EN);
 564
 565         reg |= port_mode;
 566         if (id_mode_dis)
 567                 reg |= ID_MODE_DIS;
 568
 569         if (state->pause & MLO_PAUSE_TXRX_MASK) {
 570                 if (state->pause & MLO_PAUSE_TX)
 571                         reg |= TX_PAUSE_EN;
 572                 reg |= RX_PAUSE_EN;
 573         }
 574
 575         reg_writel(priv, reg, REG_RGMII_CNTRL_P(port));
 576
 577 force_link:
 578         /* Force link settings detected from the PHY */
 579         reg = SW_OVERRIDE;
 580         switch (state->speed) {
 581         case SPEED_1000:
 582                 reg |= SPDSTS_1000 << SPEED_SHIFT;
 583                 break;
 584         case SPEED_100:
 585                 reg |= SPDSTS_100 << SPEED_SHIFT;
 586                 break;
 587         }
 588
 589         if (state->link)
 590                 reg |= LINK_STS;
 591         if (state->duplex == DUPLEX_FULL)
 592                 reg |= DUPLX_MODE;
 593
 594         core_writel(priv, reg, offset);
 595 }
 596
 597 static void bcm_sf2_sw_mac_link_set(struct dsa_switch *ds, int port,
 598                                     phy_interface_t interface, bool link)
 599 {
 600         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
 601         u32 reg;
 602
 603         if (!phy_interface_mode_is_rgmii(interface) &&
 604             interface != PHY_INTERFACE_MODE_MII &&
 605             interface != PHY_INTERFACE_MODE_REVMII)
 606                 return;
 607
 608         /* If the link is down, just disable the interface to conserve power */
 609         reg = reg_readl(priv, REG_RGMII_CNTRL_P(port));
 610         if (link)
 611                 reg |= RGMII_MODE_EN;
 612         else
 613                 reg &= ~RGMII_MODE_EN;
 614         reg_writel(priv, reg, REG_RGMII_CNTRL_P(port));
 615 }
 616
 617 static void bcm_sf2_sw_mac_link_down(struct dsa_switch *ds, int port,
 618                                      unsigned int mode,
 619                                      phy_interface_t interface)
 620 {
 621         bcm_sf2_sw_mac_link_set(ds, port, interface, false);
 622 }
 623
 624 static void bcm_sf2_sw_mac_link_up(struct dsa_switch *ds, int port,
 625                                    unsigned int mode,
 626                                    phy_interface_t interface,
 627                                    struct phy_device *phydev)
 628 {
 629         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
 630         struct ethtool_eee *p = &priv->dev->ports[port].eee;
 631
 632         bcm_sf2_sw_mac_link_set(ds, port, interface, true);
 633
 634         if (mode == MLO_AN_PHY && phydev)
 635                 p->eee_enabled = b53_eee_init(ds, port, phydev);
 636 }
 637
 638 static void bcm_sf2_sw_fixed_state(struct dsa_switch *ds, int port,
 639                                    struct phylink_link_state *status)
 640 {
 641         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
 642
 643         status->link = false;
 644
 645         /* MoCA port is special as we do not get link status from CORE_LNKSTS,
 646          * which means that we need to force the link at the port override
 647          * level to get the data to flow. We do use what the interrupt handler
 648          * did determine before.
 649          *
 650          * For the other ports, we just force the link status, since this is
 651          * a fixed PHY device.
 652          */
 653         if (port == priv->moca_port) {
 654                 status->link = priv->port_sts[port].link;
 655                 /* For MoCA interfaces, also force a link down notification
 656                  * since some version of the user-space daemon (mocad) use
 657                  * cmd->autoneg to force the link, which messes up the PHY
 658                  * state machine and make it go in PHY_FORCING state instead.
 659                  */
 660                 if (!status->link)
 661                         netif_carrier_off(ds->ports[port].slave);
 662                 status->duplex = DUPLEX_FULL;
 663         } else {
 664                 status->link = true;
 665         }
 666 }
 667
 668 static void bcm_sf2_enable_acb(struct dsa_switch *ds)
 669 {
 670         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
 671         u32 reg;
 672
 673         /* Enable ACB globally */
 674         reg = acb_readl(priv, ACB_CONTROL);
 675         reg |= (ACB_FLUSH_MASK << ACB_FLUSH_SHIFT);
 676         acb_writel(priv, reg, ACB_CONTROL);
 677         reg &= ~(ACB_FLUSH_MASK << ACB_FLUSH_SHIFT);
 678         reg |= ACB_EN | ACB_ALGORITHM;
 679         acb_writel(priv, reg, ACB_CONTROL);
 680 }
 681
 682 static int bcm_sf2_sw_suspend(struct dsa_switch *ds)
 683 {
 684         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
 685         unsigned int port;
 686
 687         bcm_sf2_intr_disable(priv);
 688
 689         /* Disable all ports physically present including the IMP
 690          * port, the other ones have already been disabled during
 691          * bcm_sf2_sw_setup
 692          */
 693         for (port = 0; port < ds->num_ports; port++) {
 694                 if (dsa_is_user_port(ds, port) || dsa_is_cpu_port(ds, port))
 695                         bcm_sf2_port_disable(ds, port, NULL);
 696         }
 697
 698         return 0;
 699 }
 700
 701 static int bcm_sf2_sw_resume(struct dsa_switch *ds)
 702 {
 703         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
 704         int ret;
 705
 706         ret = bcm_sf2_sw_rst(priv);
 707         if (ret) {
 708                 pr_err("%s: failed to software reset switch\n", __func__);
 709                 return ret;
 710         }
 711
 712         ret = bcm_sf2_cfp_resume(ds);
 713         if (ret)
 714                 return ret;
 715
 716         if (priv->hw_params.num_gphy == 1)
 717                 bcm_sf2_gphy_enable_set(ds, true);
 718
 719         ds->ops->setup(ds);
 720
 721         return 0;
 722 }
 723
 724 static void bcm_sf2_sw_get_wol(struct dsa_switch *ds, int port,
 725                                struct ethtool_wolinfo *wol)
 726 {
 727         struct net_device *p = ds->ports[port].cpu_dp->master;
 728         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
 729         struct ethtool_wolinfo pwol = { };
 730
 731         /* Get the parent device WoL settings */
 732         if (p->ethtool_ops->get_wol)
 733                 p->ethtool_ops->get_wol(p, &pwol);
 734
 735         /* Advertise the parent device supported settings */
 736         wol->supported = pwol.supported;
 737         memset(&wol->sopass, 0, sizeof(wol->sopass));
 738
 739         if (pwol.wolopts & WAKE_MAGICSECURE)
 740                 memcpy(&wol->sopass, pwol.sopass, sizeof(wol->sopass));
 741
 742         if (priv->wol_ports_mask & (1 << port))
 743                 wol->wolopts = pwol.wolopts;
 744         else
 745                 wol->wolopts = 0;
 746 }
 747
 748 static int bcm_sf2_sw_set_wol(struct dsa_switch *ds, int port,
 749                               struct ethtool_wolinfo *wol)
 750 {
 751         struct net_device *p = ds->ports[port].cpu_dp->master;
 752         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
 753         s8 cpu_port = ds->ports[port].cpu_dp->index;
 754         struct ethtool_wolinfo pwol =  { };
 755
 756         if (p->ethtool_ops->get_wol)
 757                 p->ethtool_ops->get_wol(p, &pwol);
 758         if (wol->wolopts & ~pwol.supported)
 759                 return -EINVAL;
 760
 761         if (wol->wolopts)
 762                 priv->wol_ports_mask |= (1 << port);
 763         else
 764                 priv->wol_ports_mask &= ~(1 << port);
 765
 766         /* If we have at least one port enabled, make sure the CPU port
 767          * is also enabled. If the CPU port is the last one enabled, we disable
 768          * it since this configuration does not make sense.
 769          */
 770         if (priv->wol_ports_mask && priv->wol_ports_mask != (1 << cpu_port))
 771                 priv->wol_ports_mask |= (1 << cpu_port);
 772         else
 773                 priv->wol_ports_mask &= ~(1 << cpu_port);
 774
 775         return p->ethtool_ops->set_wol(p, wol);
 776 }
 777
 778 static int bcm_sf2_sw_setup(struct dsa_switch *ds)
 779 {
 780         struct bcm_sf2_priv *priv = bcm_sf2_to_priv(ds);
 781         unsigned int port;
 782
 783         /* Enable all valid ports and disable those unused */
 784         for (port = 0; port < priv->hw_params.num_ports; port++) {
 785                 /* IMP port receives special treatment */
 786                 if (dsa_is_user_port(ds, port))
 787                         bcm_sf2_port_setup(ds, port, NULL);
 788                 else if (dsa_is_cpu_port(ds, port))
 789                         bcm_sf2_imp_setup(ds, port);
 790                 else
 791                         bcm_sf2_port_disable(ds, port, NULL);
 792         }
 793
 794         b53_configure_vlan(ds);
 795         bcm_sf2_enable_acb(ds);
 796
 797         return 0;
 798 }
 799
 800 /* The SWITCH_CORE register space is managed by b53 but operates on a page +
 801  * register basis so we need to translate that into an address that the
 802  * bus-glue understands.
 803  */
 804 #define SF2_PAGE_REG_MKADDR(page, reg)  ((page) << 10 | (reg) << 2)
 805
 806 static int bcm_sf2_core_read8(struct b53_device *dev, u8 page, u8 reg,
 807                               u8 *val)
 808 {
 809         struct bcm_sf2_priv *priv = dev->priv;
 810
 811         *val = core_readl(priv, SF2_PAGE_REG_MKADDR(page, reg));
 812
 813         return 0;
 814 }
 815
 816 static int bcm_sf2_core_read16(struct b53_device *dev, u8 page, u8 reg,
 817                                u16 *val)
 818 {
 819         struct bcm_sf2_priv *priv = dev->priv;
 820
 821         *val = core_readl(priv, SF2_PAGE_REG_MKADDR(page, reg));
 822
 823         return 0;
 824 }
 825
 826 static int bcm_sf2_core_read32(struct b53_device *dev, u8 page, u8 reg,
 827                                u32 *val)
 828 {
 829         struct bcm_sf2_priv *priv = dev->priv;
 830
 831         *val = core_readl(priv, SF2_PAGE_REG_MKADDR(page, reg));
 832
 833         return 0;
 834 }
 835
 836 static int bcm_sf2_core_read64(struct b53_device *dev, u8 page, u8 reg,
 837                                u64 *val)
 838 {
 839         struct bcm_sf2_priv *priv = dev->priv;
 840
 841         *val = core_readq(priv, SF2_PAGE_REG_MKADDR(page, reg));
 842
 843         return 0;
 844 }
 845
 846 static int bcm_sf2_core_write8(struct b53_device *dev, u8 page, u8 reg,
 847                                u8 value)
 848 {
 849         struct bcm_sf2_priv *priv = dev->priv;
 850
 851         core_writel(priv, value, SF2_PAGE_REG_MKADDR(page, reg));
 852
 853         return 0;
 854 }
 855
 856 static int bcm_sf2_core_write16(struct b53_device *dev, u8 page, u8 reg,
 857                                 u16 value)
 858 {
 859         struct bcm_sf2_priv *priv = dev->priv;
 860
 861         core_writel(priv, value, SF2_PAGE_REG_MKADDR(page, reg));
 862
 863         return 0;
 864 }
 865
 866 static int bcm_sf2_core_write32(struct b53_device *dev, u8 page, u8 reg,
 867                                 u32 value)
 868 {
 869         struct bcm_sf2_priv *priv = dev->priv;
 870
 871         core_writel(priv, value, SF2_PAGE_REG_MKADDR(page, reg));
 872
 873         return 0;
 874 }
 875
 876 static int bcm_sf2_core_write64(struct b53_device *dev, u8 page, u8 reg,
 877                                 u64 value)
 878 {
 879         struct bcm_sf2_priv *priv = dev->priv;
 880
 881         core_writeq(priv, value, SF2_PAGE_REG_MKADDR(page, reg));
 882
 883         return 0;
 884 }
 885
 886 static const struct b53_io_ops bcm_sf2_io_ops = {
 887         .read8  = bcm_sf2_core_read8,
 888         .read16 = bcm_sf2_core_read16,
 889         .read32 = bcm_sf2_core_read32,
 890         .read48 = bcm_sf2_core_read64,
 891         .read64 = bcm_sf2_core_read64,
 892         .write8 = bcm_sf2_core_write8,
 893         .write16 = bcm_sf2_core_write16,
 894         .write32 = bcm_sf2_core_write32,
 895         .write48 = bcm_sf2_core_write64,
 896         .write64 = bcm_sf2_core_write64,
 897 };
 898
 899 static const struct dsa_switch_ops bcm_sf2_ops = {
 900         .get_tag_protocol       = b53_get_tag_protocol,
 901         .setup                  = bcm_sf2_sw_setup,
 902         .get_strings            = b53_get_strings,
 903         .get_ethtool_stats      = b53_get_ethtool_stats,
 904         .get_sset_count         = b53_get_sset_count,
 905         .get_ethtool_phy_stats  = b53_get_ethtool_phy_stats,
 906         .get_phy_flags          = bcm_sf2_sw_get_phy_flags,
 907         .phylink_validate       = bcm_sf2_sw_validate,
 908         .phylink_mac_config     = bcm_sf2_sw_mac_config,
 909         .phylink_mac_link_down  = bcm_sf2_sw_mac_link_down,
 910         .phylink_mac_link_up    = bcm_sf2_sw_mac_link_up,
 911         .phylink_fixed_state    = bcm_sf2_sw_fixed_state,
 912         .suspend                = bcm_sf2_sw_suspend,
 913         .resume                 = bcm_sf2_sw_resume,
 914         .get_wol                = bcm_sf2_sw_get_wol,
 915         .set_wol                = bcm_sf2_sw_set_wol,
 916         .port_enable            = bcm_sf2_port_setup,
 917         .port_disable           = bcm_sf2_port_disable,
 918         .get_mac_eee            = b53_get_mac_eee,
 919         .set_mac_eee            = b53_set_mac_eee,
 920         .port_bridge_join       = b53_br_join,
 921         .port_bridge_leave      = b53_br_leave,
 922         .port_stp_state_set     = b53_br_set_stp_state,
 923         .port_fast_age          = b53_br_fast_age,
 924         .port_vlan_filtering    = b53_vlan_filtering,
 925         .port_vlan_prepare      = b53_vlan_prepare,
 926         .port_vlan_add          = b53_vlan_add,
 927         .port_vlan_del          = b53_vlan_del,
 928         .port_fdb_dump          = b53_fdb_dump,
 929         .port_fdb_add           = b53_fdb_add,
 930         .port_fdb_del           = b53_fdb_del,
 931         .get_rxnfc              = bcm_sf2_get_rxnfc,
 932         .set_rxnfc              = bcm_sf2_set_rxnfc,
 933         .port_mirror_add        = b53_mirror_add,
 934         .port_mirror_del        = b53_mirror_del,
 935 };
 936
 937 struct bcm_sf2_of_data {
 938         u32 type;
 939         const u16 *reg_offsets;
 940         unsigned int core_reg_align;
 941         unsigned int num_cfp_rules;
 942 };
 943
 944 /* Register offsets for the SWITCH_REG_* block */
 945 static const u16 bcm_sf2_7445_reg_offsets[] = {
 946         [REG_SWITCH_CNTRL]      = 0x00,
 947         [REG_SWITCH_STATUS]     = 0x04,
 948         [REG_DIR_DATA_WRITE]    = 0x08,
 949         [REG_DIR_DATA_READ]     = 0x0C,
 950         [REG_SWITCH_REVISION]   = 0x18,
 951         [REG_PHY_REVISION]      = 0x1C,
 952         [REG_SPHY_CNTRL]        = 0x2C,
 953         [REG_RGMII_0_CNTRL]     = 0x34,
 954         [REG_RGMII_1_CNTRL]     = 0x40,
 955         [REG_RGMII_2_CNTRL]     = 0x4c,
 956         [REG_LED_0_CNTRL]       = 0x90,
 957         [REG_LED_1_CNTRL]       = 0x94,
 958         [REG_LED_2_CNTRL]       = 0x98,
 959 };
 960
 961 static const struct bcm_sf2_of_data bcm_sf2_7445_data = {
 962         .type           = BCM7445_DEVICE_ID,
 963         .core_reg_align = 0,
 964         .reg_offsets    = bcm_sf2_7445_reg_offsets,
 965         .num_cfp_rules  = 256,
 966 };
 967
 968 static const u16 bcm_sf2_7278_reg_offsets[] = {
 969         [REG_SWITCH_CNTRL]      = 0x00,
 970         [REG_SWITCH_STATUS]     = 0x04,
 971         [REG_DIR_DATA_WRITE]    = 0x08,
 972         [REG_DIR_DATA_READ]     = 0x0c,
 973         [REG_SWITCH_REVISION]   = 0x10,
 974         [REG_PHY_REVISION]      = 0x14,
 975         [REG_SPHY_CNTRL]        = 0x24,
 976         [REG_RGMII_0_CNTRL]     = 0xe0,
 977         [REG_RGMII_1_CNTRL]     = 0xec,
 978         [REG_RGMII_2_CNTRL]     = 0xf8,
 979         [REG_LED_0_CNTRL]       = 0x40,
 980         [REG_LED_1_CNTRL]       = 0x4c,
 981         [REG_LED_2_CNTRL]       = 0x58,
 982 };
 983
 984 static const struct bcm_sf2_of_data bcm_sf2_7278_data = {
 985         .type           = BCM7278_DEVICE_ID,
 986         .core_reg_align = 1,
 987         .reg_offsets    = bcm_sf2_7278_reg_offsets,
 988         .num_cfp_rules  = 128,
 989 };
 990
 991 static const struct of_device_id bcm_sf2_of_match[] = {
 992         { .compatible = "brcm,bcm7445-switch-v4.0",
 993           .data = &bcm_sf2_7445_data
 994         },
 995         { .compatible = "brcm,bcm7278-switch-v4.0",
 996           .data = &bcm_sf2_7278_data
 997         },
 998         { .compatible = "brcm,bcm7278-switch-v4.8",
 999           .data = &bcm_sf2_7278_data
1000         },
1001         { /* sentinel */ },
1002 };
1003 MODULE_DEVICE_TABLE(of, bcm_sf2_of_match);
1004
1005 static int bcm_sf2_sw_probe(struct platform_device *pdev)
1006 {
1007         const char *reg_names[BCM_SF2_REGS_NUM] = BCM_SF2_REGS_NAME;
1008         struct device_node *dn = pdev->dev.of_node;
1009         const struct of_device_id *of_id = NULL;
1010         const struct bcm_sf2_of_data *data;
1011         struct b53_platform_data *pdata;
1012         struct dsa_switch_ops *ops;
1013         struct bcm_sf2_priv *priv;
1014         struct b53_device *dev;
1015         struct dsa_switch *ds;
1016         void __iomem **base;
1017         struct resource *r;
1018         unsigned int i;
1019         u32 reg, rev;
1020         int ret;
1021
1022         priv = devm_kzalloc(&pdev->dev, sizeof(*priv), GFP_KERNEL);
1023         if (!priv)
1024                 return -ENOMEM;
1025
1026         ops = devm_kzalloc(&pdev->dev, sizeof(*ops), GFP_KERNEL);
1027         if (!ops)
1028                 return -ENOMEM;
1029
1030         dev = b53_switch_alloc(&pdev->dev, &bcm_sf2_io_ops, priv);
1031         if (!dev)
1032                 return -ENOMEM;
1033
1034         pdata = devm_kzalloc(&pdev->dev, sizeof(*pdata), GFP_KERNEL);
1035         if (!pdata)
1036                 return -ENOMEM;
1037
1038         of_id = of_match_node(bcm_sf2_of_match, dn);
1039         if (!of_id || !of_id->data)
1040                 return -EINVAL;
1041
1042         data = of_id->data;
1043
1044         /* Set SWITCH_REG register offsets and SWITCH_CORE align factor */
1045         priv->type = data->type;
1046         priv->reg_offsets = data->reg_offsets;
1047         priv->core_reg_align = data->core_reg_align;
1048         priv->num_cfp_rules = data->num_cfp_rules;
1049
1050         /* Auto-detection using standard registers will not work, so
1051          * provide an indication of what kind of device we are for
1052          * b53_common to work with
1053          */
1054         pdata->chip_id = priv->type;
1055         dev->pdata = pdata;
1056
1057         priv->dev = dev;
1058         ds = dev->ds;
1059         ds->ops = &bcm_sf2_ops;
1060
1061         /* Advertise the 8 egress queues */
1062         ds->num_tx_queues = SF2_NUM_EGRESS_QUEUES;
1063
1064         dev_set_drvdata(&pdev->dev, priv);
1065
1066         spin_lock_init(&priv->indir_lock);
1067         mutex_init(&priv->stats_mutex);
1068         mutex_init(&priv->cfp.lock);
1069         INIT_LIST_HEAD(&priv->cfp.rules_list);
1070
1071         /* CFP rule #0 cannot be used for specific classifications, flag it as
1072          * permanently used
1073          */
1074         set_bit(0, priv->cfp.used);
1075         set_bit(0, priv->cfp.unique);
1076
1077         bcm_sf2_identify_ports(priv, dn->child);
1078
1079         priv->irq0 = irq_of_parse_and_map(dn, 0);
1080         priv->irq1 = irq_of_parse_and_map(dn, 1);
1081
1082         base = &priv->core;
1083         for (i = 0; i < BCM_SF2_REGS_NUM; i++) {
1084                 r = platform_get_resource(pdev, IORESOURCE_MEM, i);
1085                 *base = devm_ioremap_resource(&pdev->dev, r);
1086                 if (IS_ERR(*base)) {
1087                         pr_err("unable to find register: %s\n", reg_names[i]);
1088                         return PTR_ERR(*base);
1089                 }
1090                 base++;
1091         }
1092
1093         ret = bcm_sf2_sw_rst(priv);
1094         if (ret) {
1095                 pr_err("unable to software reset switch: %d\n", ret);
1096                 return ret;
1097         }
1098
1099         bcm_sf2_gphy_enable_set(priv->dev->ds, true);
1100
1101         ret = bcm_sf2_mdio_register(ds);
1102         if (ret) {
1103                 pr_err("failed to register MDIO bus\n");
1104                 return ret;
1105         }
1106
1107         bcm_sf2_gphy_enable_set(priv->dev->ds, false);
1108
1109         ret = bcm_sf2_cfp_rst(priv);
1110         if (ret) {
1111                 pr_err("failed to reset CFP\n");
1112                 goto out_mdio;
1113         }
1114
1115         /* Disable all interrupts and request them */
1116         bcm_sf2_intr_disable(priv);
1117
1118         ret = devm_request_irq(&pdev->dev, priv->irq0, bcm_sf2_switch_0_isr, 0,
1119                                "switch_0", ds);
1120         if (ret < 0) {
1121                 pr_err("failed to request switch_0 IRQ\n");
1122                 goto out_mdio;
1123         }
1124
1125         ret = devm_request_irq(&pdev->dev, priv->irq1, bcm_sf2_switch_1_isr, 0,
1126                                "switch_1", ds);
1127         if (ret < 0) {
1128                 pr_err("failed to request switch_1 IRQ\n");
1129                 goto out_mdio;
1130         }
1131
1132         /* Reset the MIB counters */
1133         reg = core_readl(priv, CORE_GMNCFGCFG);
1134         reg |= RST_MIB_CNT;
1135         core_writel(priv, reg, CORE_GMNCFGCFG);
1136         reg &= ~RST_MIB_CNT;
1137         core_writel(priv, reg, CORE_GMNCFGCFG);
1138
1139         /* Get the maximum number of ports for this switch */
1140         priv->hw_params.num_ports = core_readl(priv, CORE_IMP0_PRT_ID) + 1;
1141         if (priv->hw_params.num_ports > DSA_MAX_PORTS)
1142                 priv->hw_params.num_ports = DSA_MAX_PORTS;
1143
1144         /* Assume a single GPHY setup if we can't read that property */
1145         if (of_property_read_u32(dn, "brcm,num-gphy",
1146                                  &priv->hw_params.num_gphy))
1147                 priv->hw_params.num_gphy = 1;
1148
1149         rev = reg_readl(priv, REG_SWITCH_REVISION);
1150         priv->hw_params.top_rev = (rev >> SWITCH_TOP_REV_SHIFT) &
1151                                         SWITCH_TOP_REV_MASK;
1152         priv->hw_params.core_rev = (rev & SF2_REV_MASK);
1153
1154         rev = reg_readl(priv, REG_PHY_REVISION);
1155         priv->hw_params.gphy_rev = rev & PHY_REVISION_MASK;
1156
1157         ret = b53_switch_register(dev);
1158         if (ret)
1159                 goto out_mdio;
1160
1161         pr_info("Starfighter 2 top: %x.%02x, core: %x.%02x base: 0x%p, IRQs: %d, %d\n",
1162                 priv->hw_params.top_rev >> 8, priv->hw_params.top_rev & 0xff,
1163                 priv->hw_params.core_rev >> 8, priv->hw_params.core_rev & 0xff,
1164                 priv->core, priv->irq0, priv->irq1);
1165
1166         return 0;
1167
1168 out_mdio:
1169         bcm_sf2_mdio_unregister(priv);
1170         return ret;
1171 }
1172
1173 static int bcm_sf2_sw_remove(struct platform_device *pdev)
1174 {
1175         struct bcm_sf2_priv *priv = platform_get_drvdata(pdev);
1176
1177         priv->wol_ports_mask = 0;
1178         dsa_unregister_switch(priv->dev->ds);
1179         bcm_sf2_cfp_exit(priv->dev->ds);
1180         /* Disable all ports and interrupts */
1181         bcm_sf2_sw_suspend(priv->dev->ds);
1182         bcm_sf2_mdio_unregister(priv);
1183
1184         return 0;
1185 }
1186
1187 static void bcm_sf2_sw_shutdown(struct platform_device *pdev)
1188 {
1189         struct bcm_sf2_priv *priv = platform_get_drvdata(pdev);
1190
1191         /* For a kernel about to be kexec'd we want to keep the GPHY on for a
1192          * successful MDIO bus scan to occur. If we did turn off the GPHY
1193          * before (e.g: port_disable), this will also power it back on.
1194          *
1195          * Do not rely on kexec_in_progress, just power the PHY on.
1196          */
1197         if (priv->hw_params.num_gphy == 1)
1198                 bcm_sf2_gphy_enable_set(priv->dev->ds, true);
1199 }
1200
1201 #ifdef CONFIG_PM_SLEEP
1202 static int bcm_sf2_suspend(struct device *dev)
1203 {
1204         struct bcm_sf2_priv *priv = dev_get_drvdata(dev);
1205
1206         return dsa_switch_suspend(priv->dev->ds);
1207 }
1208
1209 static int bcm_sf2_resume(struct device *dev)
1210 {
1211         struct bcm_sf2_priv *priv = dev_get_drvdata(dev);
1212
1213         return dsa_switch_resume(priv->dev->ds);
1214 }
1215 #endif /* CONFIG_PM_SLEEP */
1216
1217 static SIMPLE_DEV_PM_OPS(bcm_sf2_pm_ops,
1218                          bcm_sf2_suspend, bcm_sf2_resume);
1219
1220
1221 static struct platform_driver bcm_sf2_driver = {
1222         .probe  = bcm_sf2_sw_probe,
1223         .remove = bcm_sf2_sw_remove,
1224         .shutdown = bcm_sf2_sw_shutdown,
1225         .driver = {
1226                 .name = "brcm-sf2",
1227                 .of_match_table = bcm_sf2_of_match,
1228                 .pm = &bcm_sf2_pm_ops,
1229         },
1230 };
1231 module_platform_driver(bcm_sf2_driver);
1232
1233 MODULE_AUTHOR("Broadcom Corporation");
1234 MODULE_DESCRIPTION("Driver for Broadcom Starfighter 2 ethernet switch chip");
1235 MODULE_LICENSE("GPL");
1236 MODULE_ALIAS("platform:brcm-sf2");