drivers/gpu/drm/msm/msm_gpu.h

   1 /* SPDX-License-Identifier: GPL-2.0-only */
   2 /*
   3  * Copyright (C) 2013 Red Hat
   4  * Author: Rob Clark <robdclark@gmail.com>
   5  */
   6
   7 #ifndef __MSM_GPU_H__
   8 #define __MSM_GPU_H__
   9
  10 #include <linux/adreno-smmu-priv.h>
  11 #include <linux/clk.h>
  12 #include <linux/interconnect.h>
  13 #include <linux/pm_opp.h>
  14 #include <linux/regulator/consumer.h>
  15
  16 #include "msm_drv.h"
  17 #include "msm_fence.h"
  18 #include "msm_ringbuffer.h"
  19 #include "msm_gem.h"
  20
  21 struct msm_gem_submit;
  22 struct msm_gpu_perfcntr;
  23 struct msm_gpu_state;
  24
  25 struct msm_gpu_config {
  26         const char *ioname;
  27         unsigned int nr_rings;
  28 };
  29
  30 /* So far, with hardware that I've seen to date, we can have:
  31  *  + zero, one, or two z180 2d cores
  32  *  + a3xx or a2xx 3d core, which share a common CP (the firmware
  33  *    for the CP seems to implement some different PM4 packet types
  34  *    but the basics of cmdstream submission are the same)
  35  *
  36  * Which means that the eventual complete "class" hierarchy, once
  37  * support for all past and present hw is in place, becomes:
  38  *  + msm_gpu
  39  *    + adreno_gpu
  40  *      + a3xx_gpu
  41  *      + a2xx_gpu
  42  *    + z180_gpu
  43  */
  44 struct msm_gpu_funcs {
  45         int (*get_param)(struct msm_gpu *gpu, uint32_t param, uint64_t *value);
  46         int (*hw_init)(struct msm_gpu *gpu);
  47         int (*pm_suspend)(struct msm_gpu *gpu);
  48         int (*pm_resume)(struct msm_gpu *gpu);
  49         void (*submit)(struct msm_gpu *gpu, struct msm_gem_submit *submit);
  50         void (*flush)(struct msm_gpu *gpu, struct msm_ringbuffer *ring);
  51         irqreturn_t (*irq)(struct msm_gpu *irq);
  52         struct msm_ringbuffer *(*active_ring)(struct msm_gpu *gpu);
  53         void (*recover)(struct msm_gpu *gpu);
  54         void (*destroy)(struct msm_gpu *gpu);
  55 #if defined(CONFIG_DEBUG_FS) || defined(CONFIG_DEV_COREDUMP)
  56         /* show GPU status in debugfs: */
  57         void (*show)(struct msm_gpu *gpu, struct msm_gpu_state *state,
  58                         struct drm_printer *p);
  59         /* for generation specific debugfs: */
  60         void (*debugfs_init)(struct msm_gpu *gpu, struct drm_minor *minor);
  61 #endif
  62         unsigned long (*gpu_busy)(struct msm_gpu *gpu);
  63         struct msm_gpu_state *(*gpu_state_get)(struct msm_gpu *gpu);
  64         int (*gpu_state_put)(struct msm_gpu_state *state);
  65         unsigned long (*gpu_get_freq)(struct msm_gpu *gpu);
  66         void (*gpu_set_freq)(struct msm_gpu *gpu, struct dev_pm_opp *opp);
  67         struct msm_gem_address_space *(*create_address_space)
  68                 (struct msm_gpu *gpu, struct platform_device *pdev);
  69         struct msm_gem_address_space *(*create_private_address_space)
  70                 (struct msm_gpu *gpu);
  71         uint32_t (*get_rptr)(struct msm_gpu *gpu, struct msm_ringbuffer *ring);
  72 };
  73
  74 struct msm_gpu {
  75         const char *name;
  76         struct drm_device *dev;
  77         struct platform_device *pdev;
  78         const struct msm_gpu_funcs *funcs;
  79
  80         struct adreno_smmu_priv adreno_smmu;
  81
  82         /* performance counters (hw & sw): */
  83         spinlock_t perf_lock;
  84         bool perfcntr_active;
  85         struct {
  86                 bool active;
  87                 ktime_t time;
  88         } last_sample;
  89         uint32_t totaltime, activetime;    /* sw counters */
  90         uint32_t last_cntrs[5];            /* hw counters */
  91         const struct msm_gpu_perfcntr *perfcntrs;
  92         uint32_t num_perfcntrs;
  93
  94         struct msm_ringbuffer *rb[MSM_GPU_MAX_RINGS];
  95         int nr_rings;
  96
  97         /*
  98          * List of GEM active objects on this gpu.  Protected by
  99          * msm_drm_private::mm_lock
 100          */
 101         struct list_head active_list;
 102
 103         /* does gpu need hw_init? */
 104         bool needs_hw_init;
 105
 106         /* number of GPU hangs (for all contexts) */
 107         int global_faults;
 108
 109         void __iomem *mmio;
 110         int irq;
 111
 112         struct msm_gem_address_space *aspace;
 113
 114         /* Power Control: */
 115         struct regulator *gpu_reg, *gpu_cx;
 116         struct clk_bulk_data *grp_clks;
 117         int nr_clocks;
 118         struct clk *ebi1_clk, *core_clk, *rbbmtimer_clk;
 119         uint32_t fast_rate;
 120
 121         /* Hang and Inactivity Detection:
 122          */
 123 #define DRM_MSM_INACTIVE_PERIOD   66 /* in ms (roughly four frames) */
 124
 125 #define DRM_MSM_HANGCHECK_DEFAULT_PERIOD 500 /* in ms */
 126         struct timer_list hangcheck_timer;
 127
 128         /* work for handling GPU recovery: */
 129         struct kthread_work recover_work;
 130
 131         /* work for handling active-list retiring: */
 132         struct kthread_work retire_work;
 133
 134         /* worker for retire/recover: */
 135         struct kthread_worker *worker;
 136
 137         struct drm_gem_object *memptrs_bo;
 138
 139         struct {
 140                 struct devfreq *devfreq;
 141                 u64 busy_cycles;
 142                 ktime_t time;
 143         } devfreq;
 144
 145         uint32_t suspend_count;
 146
 147         struct msm_gpu_state *crashstate;
 148         /* True if the hardware supports expanded apriv (a650 and newer) */
 149         bool hw_apriv;
 150
 151         struct thermal_cooling_device *cooling;
 152 };
 153
 154 static inline struct msm_gpu *dev_to_gpu(struct device *dev)
 155 {
 156         struct adreno_smmu_priv *adreno_smmu = dev_get_drvdata(dev);
 157         return container_of(adreno_smmu, struct msm_gpu, adreno_smmu);
 158 }
 159
 160 /* It turns out that all targets use the same ringbuffer size */
 161 #define MSM_GPU_RINGBUFFER_SZ SZ_32K
 162 #define MSM_GPU_RINGBUFFER_BLKSIZE 32
 163
 164 #define MSM_GPU_RB_CNTL_DEFAULT \
 165                 (AXXX_CP_RB_CNTL_BUFSZ(ilog2(MSM_GPU_RINGBUFFER_SZ / 8)) | \
 166                 AXXX_CP_RB_CNTL_BLKSZ(ilog2(MSM_GPU_RINGBUFFER_BLKSIZE / 8)))
 167
 168 static inline bool msm_gpu_active(struct msm_gpu *gpu)
 169 {
 170         int i;
 171
 172         for (i = 0; i < gpu->nr_rings; i++) {
 173                 struct msm_ringbuffer *ring = gpu->rb[i];
 174
 175                 if (ring->seqno > ring->memptrs->fence)
 176                         return true;
 177         }
 178
 179         return false;
 180 }
 181
 182 /* Perf-Counters:
 183  * The select_reg and select_val are just there for the benefit of the child
 184  * class that actually enables the perf counter..  but msm_gpu base class
 185  * will handle sampling/displaying the counters.
 186  */
 187
 188 struct msm_gpu_perfcntr {
 189         uint32_t select_reg;
 190         uint32_t sample_reg;
 191         uint32_t select_val;
 192         const char *name;
 193 };
 194
 195 struct msm_gpu_submitqueue {
 196         int id;
 197         u32 flags;
 198         u32 prio;
 199         int faults;
 200         struct msm_file_private *ctx;
 201         struct list_head node;
 202         struct kref ref;
 203 };
 204
 205 struct msm_gpu_state_bo {
 206         u64 iova;
 207         size_t size;
 208         void *data;
 209         bool encoded;
 210 };
 211
 212 struct msm_gpu_state {
 213         struct kref ref;
 214         struct timespec64 time;
 215
 216         struct {
 217                 u64 iova;
 218                 u32 fence;
 219                 u32 seqno;
 220                 u32 rptr;
 221                 u32 wptr;
 222                 void *data;
 223                 int data_size;
 224                 bool encoded;
 225         } ring[MSM_GPU_MAX_RINGS];
 226
 227         int nr_registers;
 228         u32 *registers;
 229
 230         u32 rbbm_status;
 231
 232         char *comm;
 233         char *cmd;
 234
 235         int nr_bos;
 236         struct msm_gpu_state_bo *bos;
 237 };
 238
 239 static inline void gpu_write(struct msm_gpu *gpu, u32 reg, u32 data)
 240 {
 241         msm_writel(data, gpu->mmio + (reg << 2));
 242 }
 243
 244 static inline u32 gpu_read(struct msm_gpu *gpu, u32 reg)
 245 {
 246         return msm_readl(gpu->mmio + (reg << 2));
 247 }
 248
 249 static inline void gpu_rmw(struct msm_gpu *gpu, u32 reg, u32 mask, u32 or)
 250 {
 251         msm_rmw(gpu->mmio + (reg << 2), mask, or);
 252 }
 253
 254 static inline u64 gpu_read64(struct msm_gpu *gpu, u32 lo, u32 hi)
 255 {
 256         u64 val;
 257
 258         /*
 259          * Why not a readq here? Two reasons: 1) many of the LO registers are
 260          * not quad word aligned and 2) the GPU hardware designers have a bit
 261          * of a history of putting registers where they fit, especially in
 262          * spins. The longer a GPU family goes the higher the chance that
 263          * we'll get burned.  We could do a series of validity checks if we
 264          * wanted to, but really is a readq() that much better? Nah.
 265          */
 266
 267         /*
 268          * For some lo/hi registers (like perfcounters), the hi value is latched
 269          * when the lo is read, so make sure to read the lo first to trigger
 270          * that
 271          */
 272         val = (u64) msm_readl(gpu->mmio + (lo << 2));
 273         val |= ((u64) msm_readl(gpu->mmio + (hi << 2)) << 32);
 274
 275         return val;
 276 }
 277
 278 static inline void gpu_write64(struct msm_gpu *gpu, u32 lo, u32 hi, u64 val)
 279 {
 280         /* Why not a writeq here? Read the screed above */
 281         msm_writel(lower_32_bits(val), gpu->mmio + (lo << 2));
 282         msm_writel(upper_32_bits(val), gpu->mmio + (hi << 2));
 283 }
 284
 285 int msm_gpu_pm_suspend(struct msm_gpu *gpu);
 286 int msm_gpu_pm_resume(struct msm_gpu *gpu);
 287 void msm_gpu_resume_devfreq(struct msm_gpu *gpu);
 288
 289 int msm_gpu_hw_init(struct msm_gpu *gpu);
 290
 291 void msm_gpu_perfcntr_start(struct msm_gpu *gpu);
 292 void msm_gpu_perfcntr_stop(struct msm_gpu *gpu);
 293 int msm_gpu_perfcntr_sample(struct msm_gpu *gpu, uint32_t *activetime,
 294                 uint32_t *totaltime, uint32_t ncntrs, uint32_t *cntrs);
 295
 296 void msm_gpu_retire(struct msm_gpu *gpu);
 297 void msm_gpu_submit(struct msm_gpu *gpu, struct msm_gem_submit *submit);
 298
 299 int msm_gpu_init(struct drm_device *drm, struct platform_device *pdev,
 300                 struct msm_gpu *gpu, const struct msm_gpu_funcs *funcs,
 301                 const char *name, struct msm_gpu_config *config);
 302
 303 struct msm_gem_address_space *
 304 msm_gpu_create_private_address_space(struct msm_gpu *gpu, struct task_struct *task);
 305
 306 void msm_gpu_cleanup(struct msm_gpu *gpu);
 307
 308 struct msm_gpu *adreno_load_gpu(struct drm_device *dev);
 309 void __init adreno_register(void);
 310 void __exit adreno_unregister(void);
 311
 312 static inline void msm_submitqueue_put(struct msm_gpu_submitqueue *queue)
 313 {
 314         if (queue)
 315                 kref_put(&queue->ref, msm_submitqueue_destroy);
 316 }
 317
 318 static inline struct msm_gpu_state *msm_gpu_crashstate_get(struct msm_gpu *gpu)
 319 {
 320         struct msm_gpu_state *state = NULL;
 321
 322         mutex_lock(&gpu->dev->struct_mutex);
 323
 324         if (gpu->crashstate) {
 325                 kref_get(&gpu->crashstate->ref);
 326                 state = gpu->crashstate;
 327         }
 328
 329         mutex_unlock(&gpu->dev->struct_mutex);
 330
 331         return state;
 332 }
 333
 334 static inline void msm_gpu_crashstate_put(struct msm_gpu *gpu)
 335 {
 336         mutex_lock(&gpu->dev->struct_mutex);
 337
 338         if (gpu->crashstate) {
 339                 if (gpu->funcs->gpu_state_put(gpu->crashstate))
 340                         gpu->crashstate = NULL;
 341         }
 342
 343         mutex_unlock(&gpu->dev->struct_mutex);
 344 }
 345
 346 /*
 347  * Simple macro to semi-cleanly add the MAP_PRIV flag for targets that can
 348  * support expanded privileges
 349  */
 350 #define check_apriv(gpu, flags) \
 351         (((gpu)->hw_apriv ? MSM_BO_MAP_PRIV : 0) | (flags))
 352
 353
 354 #endif /* __MSM_GPU_H__ */