drivers/gpu/drm/amd/display/dc/dc.h

   1 /*
   2  * Copyright 2012-14 Advanced Micro Devices, Inc.
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the "Software"),
   6  * to deal in the Software without restriction, including without limitation
   7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   8  * and/or sell copies of the Software, and to permit persons to whom the
   9  * Software is furnished to do so, subject to the following conditions:
  10  *
  11  * The above copyright notice and this permission notice shall be included in
  12  * all copies or substantial portions of the Software.
  13  *
  14  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  15  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  16  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  17  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  18  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  19  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  20  * OTHER DEALINGS IN THE SOFTWARE.
  21  *
  22  * Authors: AMD
  23  *
  24  */
  25
  26 #ifndef DC_INTERFACE_H_
  27 #define DC_INTERFACE_H_
  28
  29 #include "dc_types.h"
  30 #include "grph_object_defs.h"
  31 #include "logger_types.h"
  32 #if defined(CONFIG_DRM_AMD_DC_HDCP)
  33 #include "hdcp_types.h"
  34 #endif
  35 #include "gpio_types.h"
  36 #include "link_service_types.h"
  37 #include "grph_object_ctrl_defs.h"
  38 #include <inc/hw/opp.h>
  39
  40 #include "inc/hw_sequencer.h"
  41 #include "inc/compressor.h"
  42 #include "inc/hw/dmcu.h"
  43 #include "dml/display_mode_lib.h"
  44
  45 /* forward declaration */
  46 struct aux_payload;
  47
  48 #define DC_VER "3.2.137"
  49
  50 #define MAX_SURFACES 3
  51 #define MAX_PLANES 6
  52 #define MAX_STREAMS 6
  53 #define MAX_SINKS_PER_LINK 4
  54 #define MIN_VIEWPORT_SIZE 12
  55 #define MAX_NUM_EDP 2
  56
  57 /*******************************************************************************
  58  * Display Core Interfaces
  59  ******************************************************************************/
  60 struct dc_versions {
  61         const char *dc_ver;
  62         struct dmcu_version dmcu_version;
  63 };
  64
  65 enum dp_protocol_version {
  66         DP_VERSION_1_4,
  67 };
  68
  69 enum dc_plane_type {
  70         DC_PLANE_TYPE_INVALID,
  71         DC_PLANE_TYPE_DCE_RGB,
  72         DC_PLANE_TYPE_DCE_UNDERLAY,
  73         DC_PLANE_TYPE_DCN_UNIVERSAL,
  74 };
  75
  76 struct dc_plane_cap {
  77         enum dc_plane_type type;
  78         uint32_t blends_with_above : 1;
  79         uint32_t blends_with_below : 1;
  80         uint32_t per_pixel_alpha : 1;
  81         struct {
  82                 uint32_t argb8888 : 1;
  83                 uint32_t nv12 : 1;
  84                 uint32_t fp16 : 1;
  85                 uint32_t p010 : 1;
  86                 uint32_t ayuv : 1;
  87         } pixel_format_support;
  88         // max upscaling factor x1000
  89         // upscaling factors are always >= 1
  90         // for example, 1080p -> 8K is 4.0, or 4000 raw value
  91         struct {
  92                 uint32_t argb8888;
  93                 uint32_t nv12;
  94                 uint32_t fp16;
  95         } max_upscale_factor;
  96         // max downscale factor x1000
  97         // downscale factors are always <= 1
  98         // for example, 8K -> 1080p is 0.25, or 250 raw value
  99         struct {
 100                 uint32_t argb8888;
 101                 uint32_t nv12;
 102                 uint32_t fp16;
 103         } max_downscale_factor;
 104         // minimal width/height
 105         uint32_t min_width;
 106         uint32_t min_height;
 107 };
 108
 109 // Color management caps (DPP and MPC)
 110 struct rom_curve_caps {
 111         uint16_t srgb : 1;
 112         uint16_t bt2020 : 1;
 113         uint16_t gamma2_2 : 1;
 114         uint16_t pq : 1;
 115         uint16_t hlg : 1;
 116 };
 117
 118 struct dpp_color_caps {
 119         uint16_t dcn_arch : 1; // all DCE generations treated the same
 120         // input lut is different than most LUTs, just plain 256-entry lookup
 121         uint16_t input_lut_shared : 1; // shared with DGAM
 122         uint16_t icsc : 1;
 123         uint16_t dgam_ram : 1;
 124         uint16_t post_csc : 1; // before gamut remap
 125         uint16_t gamma_corr : 1;
 126
 127         // hdr_mult and gamut remap always available in DPP (in that order)
 128         // 3d lut implies shaper LUT,
 129         // it may be shared with MPC - check MPC:shared_3d_lut flag
 130         uint16_t hw_3d_lut : 1;
 131         uint16_t ogam_ram : 1; // blnd gam
 132         uint16_t ocsc : 1;
 133         uint16_t dgam_rom_for_yuv : 1;
 134         struct rom_curve_caps dgam_rom_caps;
 135         struct rom_curve_caps ogam_rom_caps;
 136 };
 137
 138 struct mpc_color_caps {
 139         uint16_t gamut_remap : 1;
 140         uint16_t ogam_ram : 1;
 141         uint16_t ocsc : 1;
 142         uint16_t num_3dluts : 3; //3d lut always assumes a preceding shaper LUT
 143         uint16_t shared_3d_lut:1; //can be in either DPP or MPC, but single instance
 144
 145         struct rom_curve_caps ogam_rom_caps;
 146 };
 147
 148 struct dc_color_caps {
 149         struct dpp_color_caps dpp;
 150         struct mpc_color_caps mpc;
 151 };
 152
 153 struct dc_caps {
 154         uint32_t max_streams;
 155         uint32_t max_links;
 156         uint32_t max_audios;
 157         uint32_t max_slave_planes;
 158         uint32_t max_slave_yuv_planes;
 159         uint32_t max_slave_rgb_planes;
 160         uint32_t max_planes;
 161         uint32_t max_downscale_ratio;
 162         uint32_t i2c_speed_in_khz;
 163         uint32_t i2c_speed_in_khz_hdcp;
 164         uint32_t dmdata_alloc_size;
 165         unsigned int max_cursor_size;
 166         unsigned int max_video_width;
 167         unsigned int min_horizontal_blanking_period;
 168         int linear_pitch_alignment;
 169         bool dcc_const_color;
 170         bool dynamic_audio;
 171         bool is_apu;
 172         bool dual_link_dvi;
 173         bool post_blend_color_processing;
 174         bool force_dp_tps4_for_cp2520;
 175         bool disable_dp_clk_share;
 176         bool psp_setup_panel_mode;
 177         bool extended_aux_timeout_support;
 178         bool dmcub_support;
 179         uint32_t num_of_internal_disp;
 180         enum dp_protocol_version max_dp_protocol_version;
 181         unsigned int mall_size_per_mem_channel;
 182         unsigned int mall_size_total;
 183         unsigned int cursor_cache_size;
 184         struct dc_plane_cap planes[MAX_PLANES];
 185         struct dc_color_caps color;
 186 };
 187
 188 struct dc_bug_wa {
 189         bool no_connect_phy_config;
 190         bool dedcn20_305_wa;
 191         bool skip_clock_update;
 192         bool lt_early_cr_pattern;
 193 };
 194
 195 struct dc_dcc_surface_param {
 196         struct dc_size surface_size;
 197         enum surface_pixel_format format;
 198         enum swizzle_mode_values swizzle_mode;
 199         enum dc_scan_direction scan;
 200 };
 201
 202 struct dc_dcc_setting {
 203         unsigned int max_compressed_blk_size;
 204         unsigned int max_uncompressed_blk_size;
 205         bool independent_64b_blks;
 206 #if defined(CONFIG_DRM_AMD_DC_DCN)
 207         //These bitfields to be used starting with DCN 3.0
 208         struct {
 209                 uint32_t dcc_256_64_64 : 1;//available in ASICs before DCN 3.0 (the worst compression case)
 210                 uint32_t dcc_128_128_uncontrained : 1;  //available in ASICs before DCN 3.0
 211                 uint32_t dcc_256_128_128 : 1;           //available starting with DCN 3.0
 212                 uint32_t dcc_256_256_unconstrained : 1;  //available in ASICs before DCN 3.0 (the best compression case)
 213         } dcc_controls;
 214 #endif
 215 };
 216
 217 struct dc_surface_dcc_cap {
 218         union {
 219                 struct {
 220                         struct dc_dcc_setting rgb;
 221                 } grph;
 222
 223                 struct {
 224                         struct dc_dcc_setting luma;
 225                         struct dc_dcc_setting chroma;
 226                 } video;
 227         };
 228
 229         bool capable;
 230         bool const_color_support;
 231 };
 232
 233 struct dc_static_screen_params {
 234         struct {
 235                 bool force_trigger;
 236                 bool cursor_update;
 237                 bool surface_update;
 238                 bool overlay_update;
 239         } triggers;
 240         unsigned int num_frames;
 241 };
 242
 243
 244 /* Surface update type is used by dc_update_surfaces_and_stream
 245  * The update type is determined at the very beginning of the function based
 246  * on parameters passed in and decides how much programming (or updating) is
 247  * going to be done during the call.
 248  *
 249  * UPDATE_TYPE_FAST is used for really fast updates that do not require much
 250  * logical calculations or hardware register programming. This update MUST be
 251  * ISR safe on windows. Currently fast update will only be used to flip surface
 252  * address.
 253  *
 254  * UPDATE_TYPE_MED is used for slower updates which require significant hw
 255  * re-programming however do not affect bandwidth consumption or clock
 256  * requirements. At present, this is the level at which front end updates
 257  * that do not require us to run bw_calcs happen. These are in/out transfer func
 258  * updates, viewport offset changes, recout size changes and pixel depth changes.
 259  * This update can be done at ISR, but we want to minimize how often this happens.
 260  *
 261  * UPDATE_TYPE_FULL is slow. Really slow. This requires us to recalculate our
 262  * bandwidth and clocks, possibly rearrange some pipes and reprogram anything front
 263  * end related. Any time viewport dimensions, recout dimensions, scaling ratios or
 264  * gamma need to be adjusted or pipe needs to be turned on (or disconnected) we do
 265  * a full update. This cannot be done at ISR level and should be a rare event.
 266  * Unless someone is stress testing mpo enter/exit, playing with colour or adjusting
 267  * underscan we don't expect to see this call at all.
 268  */
 269
 270 enum surface_update_type {
 271         UPDATE_TYPE_FAST, /* super fast, safe to execute in isr */
 272         UPDATE_TYPE_MED,  /* ISR safe, most of programming needed, no bw/clk change*/
 273         UPDATE_TYPE_FULL, /* may need to shuffle resources */
 274 };
 275
 276 /* Forward declaration*/
 277 struct dc;
 278 struct dc_plane_state;
 279 struct dc_state;
 280
 281
 282 struct dc_cap_funcs {
 283         bool (*get_dcc_compression_cap)(const struct dc *dc,
 284                         const struct dc_dcc_surface_param *input,
 285                         struct dc_surface_dcc_cap *output);
 286 };
 287
 288 struct link_training_settings;
 289
 290
 291 /* Structure to hold configuration flags set by dm at dc creation. */
 292 struct dc_config {
 293         bool gpu_vm_support;
 294         bool disable_disp_pll_sharing;
 295         bool fbc_support;
 296         bool disable_fractional_pwm;
 297         bool allow_seamless_boot_optimization;
 298         bool power_down_display_on_boot;
 299         bool edp_not_connected;
 300         bool force_enum_edp;
 301         bool forced_clocks;
 302         bool allow_lttpr_non_transparent_mode;
 303         bool multi_mon_pp_mclk_switch;
 304         bool disable_dmcu;
 305         bool enable_4to1MPC;
 306 #if defined(CONFIG_DRM_AMD_DC_DCN)
 307         bool clamp_min_dcfclk;
 308 #endif
 309         uint64_t vblank_alignment_dto_params;
 310         uint8_t  vblank_alignment_max_frame_time_diff;
 311         bool is_asymmetric_memory;
 312         bool is_single_rank_dimm;
 313 };
 314
 315 enum visual_confirm {
 316         VISUAL_CONFIRM_DISABLE = 0,
 317         VISUAL_CONFIRM_SURFACE = 1,
 318         VISUAL_CONFIRM_HDR = 2,
 319         VISUAL_CONFIRM_MPCTREE = 4,
 320         VISUAL_CONFIRM_PSR = 5,
 321 };
 322
 323 enum dcc_option {
 324         DCC_ENABLE = 0,
 325         DCC_DISABLE = 1,
 326         DCC_HALF_REQ_DISALBE = 2,
 327 };
 328
 329 enum pipe_split_policy {
 330         MPC_SPLIT_DYNAMIC = 0,
 331         MPC_SPLIT_AVOID = 1,
 332         MPC_SPLIT_AVOID_MULT_DISP = 2,
 333 };
 334
 335 enum wm_report_mode {
 336         WM_REPORT_DEFAULT = 0,
 337         WM_REPORT_OVERRIDE = 1,
 338 };
 339 enum dtm_pstate{
 340         dtm_level_p0 = 0,/*highest voltage*/
 341         dtm_level_p1,
 342         dtm_level_p2,
 343         dtm_level_p3,
 344         dtm_level_p4,/*when active_display_count = 0*/
 345 };
 346
 347 enum dcn_pwr_state {
 348         DCN_PWR_STATE_UNKNOWN = -1,
 349         DCN_PWR_STATE_MISSION_MODE = 0,
 350         DCN_PWR_STATE_LOW_POWER = 3,
 351 };
 352
 353 #if defined(CONFIG_DRM_AMD_DC_DCN3_1)
 354 enum dcn_z9_support_state {
 355         DCN_Z9_SUPPORT_UNKNOWN,
 356         DCN_Z9_SUPPORT_ALLOW,
 357         DCN_Z9_SUPPORT_DISALLOW,
 358 };
 359 #endif
 360 /*
 361  * For any clocks that may differ per pipe
 362  * only the max is stored in this structure
 363  */
 364 struct dc_clocks {
 365         int dispclk_khz;
 366         int actual_dispclk_khz;
 367         int dppclk_khz;
 368         int actual_dppclk_khz;
 369         int disp_dpp_voltage_level_khz;
 370         int dcfclk_khz;
 371         int socclk_khz;
 372         int dcfclk_deep_sleep_khz;
 373         int fclk_khz;
 374         int phyclk_khz;
 375         int dramclk_khz;
 376         bool p_state_change_support;
 377 #if defined(CONFIG_DRM_AMD_DC_DCN3_1)
 378         enum dcn_z9_support_state z9_support;
 379         bool dtbclk_en;
 380 #endif
 381         enum dcn_pwr_state pwr_state;
 382         /*
 383          * Elements below are not compared for the purposes of
 384          * optimization required
 385          */
 386         bool prev_p_state_change_support;
 387         enum dtm_pstate dtm_level;
 388         int max_supported_dppclk_khz;
 389         int max_supported_dispclk_khz;
 390         int bw_dppclk_khz; /*a copy of dppclk_khz*/
 391         int bw_dispclk_khz;
 392 };
 393
 394 struct dc_bw_validation_profile {
 395         bool enable;
 396
 397         unsigned long long total_ticks;
 398         unsigned long long voltage_level_ticks;
 399         unsigned long long watermark_ticks;
 400         unsigned long long rq_dlg_ticks;
 401
 402         unsigned long long total_count;
 403         unsigned long long skip_fast_count;
 404         unsigned long long skip_pass_count;
 405         unsigned long long skip_fail_count;
 406 };
 407
 408 #define BW_VAL_TRACE_SETUP() \
 409                 unsigned long long end_tick = 0; \
 410                 unsigned long long voltage_level_tick = 0; \
 411                 unsigned long long watermark_tick = 0; \
 412                 unsigned long long start_tick = dc->debug.bw_val_profile.enable ? \
 413                                 dm_get_timestamp(dc->ctx) : 0
 414
 415 #define BW_VAL_TRACE_COUNT() \
 416                 if (dc->debug.bw_val_profile.enable) \
 417                         dc->debug.bw_val_profile.total_count++
 418
 419 #define BW_VAL_TRACE_SKIP(status) \
 420                 if (dc->debug.bw_val_profile.enable) { \
 421                         if (!voltage_level_tick) \
 422                                 voltage_level_tick = dm_get_timestamp(dc->ctx); \
 423                         dc->debug.bw_val_profile.skip_ ## status ## _count++; \
 424                 }
 425
 426 #define BW_VAL_TRACE_END_VOLTAGE_LEVEL() \
 427                 if (dc->debug.bw_val_profile.enable) \
 428                         voltage_level_tick = dm_get_timestamp(dc->ctx)
 429
 430 #define BW_VAL_TRACE_END_WATERMARKS() \
 431                 if (dc->debug.bw_val_profile.enable) \
 432                         watermark_tick = dm_get_timestamp(dc->ctx)
 433
 434 #define BW_VAL_TRACE_FINISH() \
 435                 if (dc->debug.bw_val_profile.enable) { \
 436                         end_tick = dm_get_timestamp(dc->ctx); \
 437                         dc->debug.bw_val_profile.total_ticks += end_tick - start_tick; \
 438                         dc->debug.bw_val_profile.voltage_level_ticks += voltage_level_tick - start_tick; \
 439                         if (watermark_tick) { \
 440                                 dc->debug.bw_val_profile.watermark_ticks += watermark_tick - voltage_level_tick; \
 441                                 dc->debug.bw_val_profile.rq_dlg_ticks += end_tick - watermark_tick; \
 442                         } \
 443                 }
 444
 445 union mem_low_power_enable_options {
 446         struct {
 447                 bool vga: 1;
 448                 bool i2c: 1;
 449                 bool dmcu: 1;
 450                 bool dscl: 1;
 451                 bool cm: 1;
 452                 bool mpc: 1;
 453                 bool optc: 1;
 454         } bits;
 455         uint32_t u32All;
 456 };
 457
 458 struct dc_debug_options {
 459         enum visual_confirm visual_confirm;
 460         bool sanity_checks;
 461         bool max_disp_clk;
 462         bool surface_trace;
 463         bool timing_trace;
 464         bool clock_trace;
 465         bool validation_trace;
 466         bool bandwidth_calcs_trace;
 467         int max_downscale_src_width;
 468
 469         /* stutter efficiency related */
 470         bool disable_stutter;
 471         bool use_max_lb;
 472         enum dcc_option disable_dcc;
 473         enum pipe_split_policy pipe_split_policy;
 474         bool force_single_disp_pipe_split;
 475         bool voltage_align_fclk;
 476         bool disable_min_fclk;
 477
 478         bool disable_dfs_bypass;
 479         bool disable_dpp_power_gate;
 480         bool disable_hubp_power_gate;
 481         bool disable_dsc_power_gate;
 482         int dsc_min_slice_height_override;
 483         int dsc_bpp_increment_div;
 484         bool native422_support;
 485         bool disable_pplib_wm_range;
 486         enum wm_report_mode pplib_wm_report_mode;
 487         unsigned int min_disp_clk_khz;
 488         unsigned int min_dpp_clk_khz;
 489         int sr_exit_time_dpm0_ns;
 490         int sr_enter_plus_exit_time_dpm0_ns;
 491         int sr_exit_time_ns;
 492         int sr_enter_plus_exit_time_ns;
 493         int urgent_latency_ns;
 494         uint32_t underflow_assert_delay_us;
 495         int percent_of_ideal_drambw;
 496         int dram_clock_change_latency_ns;
 497         bool optimized_watermark;
 498         int always_scale;
 499         bool disable_pplib_clock_request;
 500         bool disable_clock_gate;
 501         bool disable_mem_low_power;
 502 #if defined(CONFIG_DRM_AMD_DC_DCN3_1)
 503         bool pstate_enabled;
 504 #endif
 505         bool disable_dmcu;
 506         bool disable_psr;
 507         bool force_abm_enable;
 508         bool disable_stereo_support;
 509         bool vsr_support;
 510         bool performance_trace;
 511         bool az_endpoint_mute_only;
 512         bool always_use_regamma;
 513         bool recovery_enabled;
 514         bool avoid_vbios_exec_table;
 515         bool scl_reset_length10;
 516         bool hdmi20_disable;
 517         bool skip_detection_link_training;
 518         uint32_t edid_read_retry_times;
 519         bool remove_disconnect_edp;
 520         unsigned int force_odm_combine; //bit vector based on otg inst
 521 #if defined(CONFIG_DRM_AMD_DC_DCN)
 522         unsigned int force_odm_combine_4to1; //bit vector based on otg inst
 523 #endif
 524         unsigned int force_fclk_khz;
 525         bool enable_tri_buf;
 526         bool dmub_offload_enabled;
 527         bool dmcub_emulation;
 528 #if defined(CONFIG_DRM_AMD_DC_DCN)
 529         bool disable_idle_power_optimizations;
 530         unsigned int mall_size_override;
 531         unsigned int mall_additional_timer_percent;
 532         bool mall_error_as_fatal;
 533 #endif
 534         bool dmub_command_table; /* for testing only */
 535         struct dc_bw_validation_profile bw_val_profile;
 536         bool disable_fec;
 537         bool disable_48mhz_pwrdwn;
 538         /* This forces a hard min on the DCFCLK requested to SMU/PP
 539          * watermarks are not affected.
 540          */
 541         unsigned int force_min_dcfclk_mhz;
 542 #if defined(CONFIG_DRM_AMD_DC_DCN)
 543         int dwb_fi_phase;
 544 #endif
 545         bool disable_timing_sync;
 546         bool cm_in_bypass;
 547         int force_clock_mode;/*every mode change.*/
 548
 549         bool disable_dram_clock_change_vactive_support;
 550         bool validate_dml_output;
 551         bool enable_dmcub_surface_flip;
 552         bool usbc_combo_phy_reset_wa;
 553         bool disable_dsc;
 554         bool enable_dram_clock_change_one_display_vactive;
 555         union mem_low_power_enable_options enable_mem_low_power;
 556         bool force_vblank_alignment;
 557
 558         /* Enable dmub aux for legacy ddc */
 559         bool enable_dmub_aux_for_legacy_ddc;
 560         bool optimize_edp_link_rate; /* eDP ILR */
 561         /* force enable edp FEC */
 562         bool force_enable_edp_fec;
 563         /* FEC/PSR1 sequence enable delay in 100us */
 564         uint8_t fec_enable_delay_in100us;
 565 };
 566
 567 struct dc_debug_data {
 568         uint32_t ltFailCount;
 569         uint32_t i2cErrorCount;
 570         uint32_t auxErrorCount;
 571 };
 572
 573 struct dc_phy_addr_space_config {
 574         struct {
 575                 uint64_t start_addr;
 576                 uint64_t end_addr;
 577                 uint64_t fb_top;
 578                 uint64_t fb_offset;
 579                 uint64_t fb_base;
 580                 uint64_t agp_top;
 581                 uint64_t agp_bot;
 582                 uint64_t agp_base;
 583         } system_aperture;
 584
 585         struct {
 586                 uint64_t page_table_start_addr;
 587                 uint64_t page_table_end_addr;
 588                 uint64_t page_table_base_addr;
 589 #if defined(CONFIG_DRM_AMD_DC_DCN3_1)
 590                 bool base_addr_is_mc_addr;
 591 #endif
 592         } gart_config;
 593
 594         bool valid;
 595         bool is_hvm_enabled;
 596         uint64_t page_table_default_page_addr;
 597 };
 598
 599 struct dc_virtual_addr_space_config {
 600         uint64_t        page_table_base_addr;
 601         uint64_t        page_table_start_addr;
 602         uint64_t        page_table_end_addr;
 603         uint32_t        page_table_block_size_in_bytes;
 604         uint8_t         page_table_depth; // 1 = 1 level, 2 = 2 level, etc.  0 = invalid
 605 };
 606
 607 struct dc_bounding_box_overrides {
 608         int sr_exit_time_ns;
 609         int sr_enter_plus_exit_time_ns;
 610         int urgent_latency_ns;
 611         int percent_of_ideal_drambw;
 612         int dram_clock_change_latency_ns;
 613         int dummy_clock_change_latency_ns;
 614         /* This forces a hard min on the DCFCLK we use
 615          * for DML.  Unlike the debug option for forcing
 616          * DCFCLK, this override affects watermark calculations
 617          */
 618         int min_dcfclk_mhz;
 619 };
 620
 621 struct resource_pool;
 622 struct dce_hwseq;
 623 struct gpu_info_soc_bounding_box_v1_0;
 624 struct dc {
 625         struct dc_versions versions;
 626         struct dc_caps caps;
 627         struct dc_cap_funcs cap_funcs;
 628         struct dc_config config;
 629         struct dc_debug_options debug;
 630         struct dc_bounding_box_overrides bb_overrides;
 631         struct dc_bug_wa work_arounds;
 632         struct dc_context *ctx;
 633         struct dc_phy_addr_space_config vm_pa_config;
 634
 635         uint8_t link_count;
 636         struct dc_link *links[MAX_PIPES * 2];
 637
 638         struct dc_state *current_state;
 639         struct resource_pool *res_pool;
 640
 641         struct clk_mgr *clk_mgr;
 642
 643         /* Display Engine Clock levels */
 644         struct dm_pp_clock_levels sclk_lvls;
 645
 646         /* Inputs into BW and WM calculations. */
 647         struct bw_calcs_dceip *bw_dceip;
 648         struct bw_calcs_vbios *bw_vbios;
 649 #ifdef CONFIG_DRM_AMD_DC_DCN
 650         struct dcn_soc_bounding_box *dcn_soc;
 651         struct dcn_ip_params *dcn_ip;
 652         struct display_mode_lib dml;
 653 #endif
 654
 655         /* HW functions */
 656         struct hw_sequencer_funcs hwss;
 657         struct dce_hwseq *hwseq;
 658
 659         /* Require to optimize clocks and bandwidth for added/removed planes */
 660         bool optimized_required;
 661         bool wm_optimized_required;
 662 #if defined(CONFIG_DRM_AMD_DC_DCN)
 663         bool idle_optimizations_allowed;
 664 #endif
 665
 666         /* Require to maintain clocks and bandwidth for UEFI enabled HW */
 667
 668         /* FBC compressor */
 669         struct compressor *fbc_compressor;
 670
 671         struct dc_debug_data debug_data;
 672         struct dpcd_vendor_signature vendor_signature;
 673
 674         const char *build_id;
 675         struct vm_helper *vm_helper;
 676 };
 677
 678 enum frame_buffer_mode {
 679         FRAME_BUFFER_MODE_LOCAL_ONLY = 0,
 680         FRAME_BUFFER_MODE_ZFB_ONLY,
 681         FRAME_BUFFER_MODE_MIXED_ZFB_AND_LOCAL,
 682 } ;
 683
 684 struct dchub_init_data {
 685         int64_t zfb_phys_addr_base;
 686         int64_t zfb_mc_base_addr;
 687         uint64_t zfb_size_in_byte;
 688         enum frame_buffer_mode fb_mode;
 689         bool dchub_initialzied;
 690         bool dchub_info_valid;
 691 };
 692
 693 struct dc_init_data {
 694         struct hw_asic_id asic_id;
 695         void *driver; /* ctx */
 696         struct cgs_device *cgs_device;
 697         struct dc_bounding_box_overrides bb_overrides;
 698
 699         int num_virtual_links;
 700         /*
 701          * If 'vbios_override' not NULL, it will be called instead
 702          * of the real VBIOS. Intended use is Diagnostics on FPGA.
 703          */
 704         struct dc_bios *vbios_override;
 705         enum dce_environment dce_environment;
 706
 707         struct dmub_offload_funcs *dmub_if;
 708         struct dc_reg_helper_state *dmub_offload;
 709
 710         struct dc_config flags;
 711         uint64_t log_mask;
 712
 713         struct dpcd_vendor_signature vendor_signature;
 714 #if defined(CONFIG_DRM_AMD_DC_DCN)
 715         bool force_smu_not_present;
 716 #endif
 717 };
 718
 719 struct dc_callback_init {
 720 #ifdef CONFIG_DRM_AMD_DC_HDCP
 721         struct cp_psp cp_psp;
 722 #else
 723         uint8_t reserved;
 724 #endif
 725 };
 726
 727 struct dc *dc_create(const struct dc_init_data *init_params);
 728 void dc_hardware_init(struct dc *dc);
 729
 730 int dc_get_vmid_use_vector(struct dc *dc);
 731 void dc_setup_vm_context(struct dc *dc, struct dc_virtual_addr_space_config *va_config, int vmid);
 732 /* Returns the number of vmids supported */
 733 int dc_setup_system_context(struct dc *dc, struct dc_phy_addr_space_config *pa_config);
 734 void dc_init_callbacks(struct dc *dc,
 735                 const struct dc_callback_init *init_params);
 736 void dc_deinit_callbacks(struct dc *dc);
 737 void dc_destroy(struct dc **dc);
 738
 739 /*******************************************************************************
 740  * Surface Interfaces
 741  ******************************************************************************/
 742
 743 enum {
 744         TRANSFER_FUNC_POINTS = 1025
 745 };
 746
 747 struct dc_hdr_static_metadata {
 748         /* display chromaticities and white point in units of 0.00001 */
 749         unsigned int chromaticity_green_x;
 750         unsigned int chromaticity_green_y;
 751         unsigned int chromaticity_blue_x;
 752         unsigned int chromaticity_blue_y;
 753         unsigned int chromaticity_red_x;
 754         unsigned int chromaticity_red_y;
 755         unsigned int chromaticity_white_point_x;
 756         unsigned int chromaticity_white_point_y;
 757
 758         uint32_t min_luminance;
 759         uint32_t max_luminance;
 760         uint32_t maximum_content_light_level;
 761         uint32_t maximum_frame_average_light_level;
 762 };
 763
 764 enum dc_transfer_func_type {
 765         TF_TYPE_PREDEFINED,
 766         TF_TYPE_DISTRIBUTED_POINTS,
 767         TF_TYPE_BYPASS,
 768         TF_TYPE_HWPWL
 769 };
 770
 771 struct dc_transfer_func_distributed_points {
 772         struct fixed31_32 red[TRANSFER_FUNC_POINTS];
 773         struct fixed31_32 green[TRANSFER_FUNC_POINTS];
 774         struct fixed31_32 blue[TRANSFER_FUNC_POINTS];
 775
 776         uint16_t end_exponent;
 777         uint16_t x_point_at_y1_red;
 778         uint16_t x_point_at_y1_green;
 779         uint16_t x_point_at_y1_blue;
 780 };
 781
 782 enum dc_transfer_func_predefined {
 783         TRANSFER_FUNCTION_SRGB,
 784         TRANSFER_FUNCTION_BT709,
 785         TRANSFER_FUNCTION_PQ,
 786         TRANSFER_FUNCTION_LINEAR,
 787         TRANSFER_FUNCTION_UNITY,
 788         TRANSFER_FUNCTION_HLG,
 789         TRANSFER_FUNCTION_HLG12,
 790         TRANSFER_FUNCTION_GAMMA22,
 791         TRANSFER_FUNCTION_GAMMA24,
 792         TRANSFER_FUNCTION_GAMMA26
 793 };
 794
 795
 796 struct dc_transfer_func {
 797         struct kref refcount;
 798         enum dc_transfer_func_type type;
 799         enum dc_transfer_func_predefined tf;
 800         /* FP16 1.0 reference level in nits, default is 80 nits, only for PQ*/
 801         uint32_t sdr_ref_white_level;
 802         union {
 803                 struct pwl_params pwl;
 804                 struct dc_transfer_func_distributed_points tf_pts;
 805         };
 806 };
 807
 808
 809 union dc_3dlut_state {
 810         struct {
 811                 uint32_t initialized:1;         /*if 3dlut is went through color module for initialization */
 812                 uint32_t rmu_idx_valid:1;       /*if mux settings are valid*/
 813                 uint32_t rmu_mux_num:3;         /*index of mux to use*/
 814                 uint32_t mpc_rmu0_mux:4;        /*select mpcc on mux, one of the following : mpcc0, mpcc1, mpcc2, mpcc3*/
 815                 uint32_t mpc_rmu1_mux:4;
 816                 uint32_t mpc_rmu2_mux:4;
 817                 uint32_t reserved:15;
 818         } bits;
 819         uint32_t raw;
 820 };
 821
 822
 823 struct dc_3dlut {
 824         struct kref refcount;
 825         struct tetrahedral_params lut_3d;
 826         struct fixed31_32 hdr_multiplier;
 827         union dc_3dlut_state state;
 828 };
 829 /*
 830  * This structure is filled in by dc_surface_get_status and contains
 831  * the last requested address and the currently active address so the called
 832  * can determine if there are any outstanding flips
 833  */
 834 struct dc_plane_status {
 835         struct dc_plane_address requested_address;
 836         struct dc_plane_address current_address;
 837         bool is_flip_pending;
 838         bool is_right_eye;
 839 };
 840
 841 union surface_update_flags {
 842
 843         struct {
 844                 uint32_t addr_update:1;
 845                 /* Medium updates */
 846                 uint32_t dcc_change:1;
 847                 uint32_t color_space_change:1;
 848                 uint32_t horizontal_mirror_change:1;
 849                 uint32_t per_pixel_alpha_change:1;
 850                 uint32_t global_alpha_change:1;
 851                 uint32_t hdr_mult:1;
 852                 uint32_t rotation_change:1;
 853                 uint32_t swizzle_change:1;
 854                 uint32_t scaling_change:1;
 855                 uint32_t position_change:1;
 856                 uint32_t in_transfer_func_change:1;
 857                 uint32_t input_csc_change:1;
 858                 uint32_t coeff_reduction_change:1;
 859                 uint32_t output_tf_change:1;
 860                 uint32_t pixel_format_change:1;
 861                 uint32_t plane_size_change:1;
 862                 uint32_t gamut_remap_change:1;
 863
 864                 /* Full updates */
 865                 uint32_t new_plane:1;
 866                 uint32_t bpp_change:1;
 867                 uint32_t gamma_change:1;
 868                 uint32_t bandwidth_change:1;
 869                 uint32_t clock_change:1;
 870                 uint32_t stereo_format_change:1;
 871                 uint32_t full_update:1;
 872         } bits;
 873
 874         uint32_t raw;
 875 };
 876
 877 struct dc_plane_state {
 878         struct dc_plane_address address;
 879         struct dc_plane_flip_time time;
 880         bool triplebuffer_flips;
 881         struct scaling_taps scaling_quality;
 882         struct rect src_rect;
 883         struct rect dst_rect;
 884         struct rect clip_rect;
 885
 886         struct plane_size plane_size;
 887         union dc_tiling_info tiling_info;
 888
 889         struct dc_plane_dcc_param dcc;
 890
 891         struct dc_gamma *gamma_correction;
 892         struct dc_transfer_func *in_transfer_func;
 893         struct dc_bias_and_scale *bias_and_scale;
 894         struct dc_csc_transform input_csc_color_matrix;
 895         struct fixed31_32 coeff_reduction_factor;
 896         struct fixed31_32 hdr_mult;
 897         struct colorspace_transform gamut_remap_matrix;
 898
 899         // TODO: No longer used, remove
 900         struct dc_hdr_static_metadata hdr_static_ctx;
 901
 902         enum dc_color_space color_space;
 903
 904         struct dc_3dlut *lut3d_func;
 905         struct dc_transfer_func *in_shaper_func;
 906         struct dc_transfer_func *blend_tf;
 907
 908 #if defined(CONFIG_DRM_AMD_DC_DCN)
 909         struct dc_transfer_func *gamcor_tf;
 910 #endif
 911         enum surface_pixel_format format;
 912         enum dc_rotation_angle rotation;
 913         enum plane_stereo_format stereo_format;
 914
 915         bool is_tiling_rotated;
 916         bool per_pixel_alpha;
 917         bool global_alpha;
 918         int  global_alpha_value;
 919         bool visible;
 920         bool flip_immediate;
 921         bool horizontal_mirror;
 922         int layer_index;
 923
 924         union surface_update_flags update_flags;
 925         bool flip_int_enabled;
 926         bool skip_manual_trigger;
 927
 928         /* private to DC core */
 929         struct dc_plane_status status;
 930         struct dc_context *ctx;
 931
 932         /* HACK: Workaround for forcing full reprogramming under some conditions */
 933         bool force_full_update;
 934
 935         /* private to dc_surface.c */
 936         enum dc_irq_source irq_source;
 937         struct kref refcount;
 938 };
 939
 940 struct dc_plane_info {
 941         struct plane_size plane_size;
 942         union dc_tiling_info tiling_info;
 943         struct dc_plane_dcc_param dcc;
 944         enum surface_pixel_format format;
 945         enum dc_rotation_angle rotation;
 946         enum plane_stereo_format stereo_format;
 947         enum dc_color_space color_space;
 948         bool horizontal_mirror;
 949         bool visible;
 950         bool per_pixel_alpha;
 951         bool global_alpha;
 952         int  global_alpha_value;
 953         bool input_csc_enabled;
 954         int layer_index;
 955 };
 956
 957 struct dc_scaling_info {
 958         struct rect src_rect;
 959         struct rect dst_rect;
 960         struct rect clip_rect;
 961         struct scaling_taps scaling_quality;
 962 };
 963
 964 struct dc_surface_update {
 965         struct dc_plane_state *surface;
 966
 967         /* isr safe update parameters.  null means no updates */
 968         const struct dc_flip_addrs *flip_addr;
 969         const struct dc_plane_info *plane_info;
 970         const struct dc_scaling_info *scaling_info;
 971         struct fixed31_32 hdr_mult;
 972         /* following updates require alloc/sleep/spin that is not isr safe,
 973          * null means no updates
 974          */
 975         const struct dc_gamma *gamma;
 976         const struct dc_transfer_func *in_transfer_func;
 977
 978         const struct dc_csc_transform *input_csc_color_matrix;
 979         const struct fixed31_32 *coeff_reduction_factor;
 980         const struct dc_transfer_func *func_shaper;
 981         const struct dc_3dlut *lut3d_func;
 982         const struct dc_transfer_func *blend_tf;
 983         const struct colorspace_transform *gamut_remap_matrix;
 984 };
 985
 986 /*
 987  * Create a new surface with default parameters;
 988  */
 989 struct dc_plane_state *dc_create_plane_state(struct dc *dc);
 990 const struct dc_plane_status *dc_plane_get_status(
 991                 const struct dc_plane_state *plane_state);
 992
 993 void dc_plane_state_retain(struct dc_plane_state *plane_state);
 994 void dc_plane_state_release(struct dc_plane_state *plane_state);
 995
 996 void dc_gamma_retain(struct dc_gamma *dc_gamma);
 997 void dc_gamma_release(struct dc_gamma **dc_gamma);
 998 struct dc_gamma *dc_create_gamma(void);
 999
1000 void dc_transfer_func_retain(struct dc_transfer_func *dc_tf);
1001 void dc_transfer_func_release(struct dc_transfer_func *dc_tf);
1002 struct dc_transfer_func *dc_create_transfer_func(void);
1003
1004 struct dc_3dlut *dc_create_3dlut_func(void);
1005 void dc_3dlut_func_release(struct dc_3dlut *lut);
1006 void dc_3dlut_func_retain(struct dc_3dlut *lut);
1007 /*
1008  * This structure holds a surface address.  There could be multiple addresses
1009  * in cases such as Stereo 3D, Planar YUV, etc.  Other per-flip attributes such
1010  * as frame durations and DCC format can also be set.
1011  */
1012 struct dc_flip_addrs {
1013         struct dc_plane_address address;
1014         unsigned int flip_timestamp_in_us;
1015         bool flip_immediate;
1016         /* TODO: add flip duration for FreeSync */
1017         bool triplebuffer_flips;
1018 };
1019
1020 void dc_post_update_surfaces_to_stream(
1021                 struct dc *dc);
1022
1023 #include "dc_stream.h"
1024
1025 /*
1026  * Structure to store surface/stream associations for validation
1027  */
1028 struct dc_validation_set {
1029         struct dc_stream_state *stream;
1030         struct dc_plane_state *plane_states[MAX_SURFACES];
1031         uint8_t plane_count;
1032 };
1033
1034 bool dc_validate_seamless_boot_timing(const struct dc *dc,
1035                                 const struct dc_sink *sink,
1036                                 struct dc_crtc_timing *crtc_timing);
1037
1038 enum dc_status dc_validate_plane(struct dc *dc, const struct dc_plane_state *plane_state);
1039
1040 void get_clock_requirements_for_state(struct dc_state *state, struct AsicStateEx *info);
1041
1042 bool dc_set_generic_gpio_for_stereo(bool enable,
1043                 struct gpio_service *gpio_service);
1044
1045 /*
1046  * fast_validate: we return after determining if we can support the new state,
1047  * but before we populate the programming info
1048  */
1049 enum dc_status dc_validate_global_state(
1050                 struct dc *dc,
1051                 struct dc_state *new_ctx,
1052                 bool fast_validate);
1053
1054
1055 void dc_resource_state_construct(
1056                 const struct dc *dc,
1057                 struct dc_state *dst_ctx);
1058
1059 #if defined(CONFIG_DRM_AMD_DC_DCN)
1060 bool dc_acquire_release_mpc_3dlut(
1061                 struct dc *dc, bool acquire,
1062                 struct dc_stream_state *stream,
1063                 struct dc_3dlut **lut,
1064                 struct dc_transfer_func **shaper);
1065 #endif
1066
1067 void dc_resource_state_copy_construct(
1068                 const struct dc_state *src_ctx,
1069                 struct dc_state *dst_ctx);
1070
1071 void dc_resource_state_copy_construct_current(
1072                 const struct dc *dc,
1073                 struct dc_state *dst_ctx);
1074
1075 void dc_resource_state_destruct(struct dc_state *context);
1076
1077 bool dc_resource_is_dsc_encoding_supported(const struct dc *dc);
1078
1079 /*
1080  * TODO update to make it about validation sets
1081  * Set up streams and links associated to drive sinks
1082  * The streams parameter is an absolute set of all active streams.
1083  *
1084  * After this call:
1085  *   Phy, Encoder, Timing Generator are programmed and enabled.
1086  *   New streams are enabled with blank stream; no memory read.
1087  */
1088 bool dc_commit_state(struct dc *dc, struct dc_state *context);
1089
1090 struct dc_state *dc_create_state(struct dc *dc);
1091 struct dc_state *dc_copy_state(struct dc_state *src_ctx);
1092 void dc_retain_state(struct dc_state *context);
1093 void dc_release_state(struct dc_state *context);
1094
1095 /*******************************************************************************
1096  * Link Interfaces
1097  ******************************************************************************/
1098
1099 struct dpcd_caps {
1100         union dpcd_rev dpcd_rev;
1101         union max_lane_count max_ln_count;
1102         union max_down_spread max_down_spread;
1103         union dprx_feature dprx_feature;
1104
1105         /* valid only for eDP v1.4 or higher*/
1106         uint8_t edp_supported_link_rates_count;
1107         enum dc_link_rate edp_supported_link_rates[8];
1108
1109         /* dongle type (DP converter, CV smart dongle) */
1110         enum display_dongle_type dongle_type;
1111         /* branch device or sink device */
1112         bool is_branch_dev;
1113         /* Dongle's downstream count. */
1114         union sink_count sink_count;
1115         /* If dongle_type == DISPLAY_DONGLE_DP_HDMI_CONVERTER,
1116         indicates 'Frame Sequential-to-lllFrame Pack' conversion capability.*/
1117         struct dc_dongle_caps dongle_caps;
1118
1119         uint32_t sink_dev_id;
1120         int8_t sink_dev_id_str[6];
1121         int8_t sink_hw_revision;
1122         int8_t sink_fw_revision[2];
1123
1124         uint32_t branch_dev_id;
1125         int8_t branch_dev_name[6];
1126         int8_t branch_hw_revision;
1127         int8_t branch_fw_revision[2];
1128
1129         bool allow_invalid_MSA_timing_param;
1130         bool panel_mode_edp;
1131         bool dpcd_display_control_capable;
1132         bool ext_receiver_cap_field_present;
1133         bool dynamic_backlight_capable_edp;
1134         union dpcd_fec_capability fec_cap;
1135         struct dpcd_dsc_capabilities dsc_caps;
1136         struct dc_lttpr_caps lttpr_caps;
1137         struct psr_caps psr_caps;
1138
1139 };
1140
1141 union dpcd_sink_ext_caps {
1142         struct {
1143                 /* 0 - Sink supports backlight adjust via PWM during SDR/HDR mode
1144                  * 1 - Sink supports backlight adjust via AUX during SDR/HDR mode.
1145                  */
1146                 uint8_t sdr_aux_backlight_control : 1;
1147                 uint8_t hdr_aux_backlight_control : 1;
1148                 uint8_t reserved_1 : 2;
1149                 uint8_t oled : 1;
1150                 uint8_t reserved : 3;
1151         } bits;
1152         uint8_t raw;
1153 };
1154
1155 #if defined(CONFIG_DRM_AMD_DC_HDCP)
1156 union hdcp_rx_caps {
1157         struct {
1158                 uint8_t version;
1159                 uint8_t reserved;
1160                 struct {
1161                         uint8_t repeater        : 1;
1162                         uint8_t hdcp_capable    : 1;
1163                         uint8_t reserved        : 6;
1164                 } byte0;
1165         } fields;
1166         uint8_t raw[3];
1167 };
1168
1169 union hdcp_bcaps {
1170         struct {
1171                 uint8_t HDCP_CAPABLE:1;
1172                 uint8_t REPEATER:1;
1173                 uint8_t RESERVED:6;
1174         } bits;
1175         uint8_t raw;
1176 };
1177
1178 struct hdcp_caps {
1179         union hdcp_rx_caps rx_caps;
1180         union hdcp_bcaps bcaps;
1181 };
1182 #endif
1183
1184 #include "dc_link.h"
1185
1186 #if defined(CONFIG_DRM_AMD_DC_DCN)
1187 uint32_t dc_get_opp_for_plane(struct dc *dc, struct dc_plane_state *plane);
1188
1189 #endif
1190 /*******************************************************************************
1191  * Sink Interfaces - A sink corresponds to a display output device
1192  ******************************************************************************/
1193
1194 struct dc_container_id {
1195         // 128bit GUID in binary form
1196         unsigned char  guid[16];
1197         // 8 byte port ID -> ELD.PortID
1198         unsigned int   portId[2];
1199         // 128bit GUID in binary formufacturer name -> ELD.ManufacturerName
1200         unsigned short manufacturerName;
1201         // 2 byte product code -> ELD.ProductCode
1202         unsigned short productCode;
1203 };
1204
1205
1206 struct dc_sink_dsc_caps {
1207         // 'true' if these are virtual DPCD's DSC caps (immediately upstream of sink in MST topology),
1208         // 'false' if they are sink's DSC caps
1209         bool is_virtual_dpcd_dsc;
1210         struct dsc_dec_dpcd_caps dsc_dec_caps;
1211 };
1212
1213 struct dc_sink_fec_caps {
1214         bool is_rx_fec_supported;
1215         bool is_topology_fec_supported;
1216 };
1217
1218 /*
1219  * The sink structure contains EDID and other display device properties
1220  */
1221 struct dc_sink {
1222         enum signal_type sink_signal;
1223         struct dc_edid dc_edid; /* raw edid */
1224         struct dc_edid_caps edid_caps; /* parse display caps */
1225         struct dc_container_id *dc_container_id;
1226         uint32_t dongle_max_pix_clk;
1227         void *priv;
1228         struct stereo_3d_features features_3d[TIMING_3D_FORMAT_MAX];
1229         bool converter_disable_audio;
1230
1231         struct dc_sink_dsc_caps dsc_caps;
1232         struct dc_sink_fec_caps fec_caps;
1233
1234         bool is_vsc_sdp_colorimetry_supported;
1235
1236         /* private to DC core */
1237         struct dc_link *link;
1238         struct dc_context *ctx;
1239
1240         uint32_t sink_id;
1241
1242         /* private to dc_sink.c */
1243         // refcount must be the last member in dc_sink, since we want the
1244         // sink structure to be logically cloneable up to (but not including)
1245         // refcount
1246         struct kref refcount;
1247 };
1248
1249 void dc_sink_retain(struct dc_sink *sink);
1250 void dc_sink_release(struct dc_sink *sink);
1251
1252 struct dc_sink_init_data {
1253         enum signal_type sink_signal;
1254         struct dc_link *link;
1255         uint32_t dongle_max_pix_clk;
1256         bool converter_disable_audio;
1257 };
1258
1259 struct dc_sink *dc_sink_create(const struct dc_sink_init_data *init_params);
1260
1261 /* Newer interfaces  */
1262 struct dc_cursor {
1263         struct dc_plane_address address;
1264         struct dc_cursor_attributes attributes;
1265 };
1266
1267
1268 /*******************************************************************************
1269  * Interrupt interfaces
1270  ******************************************************************************/
1271 enum dc_irq_source dc_interrupt_to_irq_source(
1272                 struct dc *dc,
1273                 uint32_t src_id,
1274                 uint32_t ext_id);
1275 bool dc_interrupt_set(struct dc *dc, enum dc_irq_source src, bool enable);
1276 void dc_interrupt_ack(struct dc *dc, enum dc_irq_source src);
1277 enum dc_irq_source dc_get_hpd_irq_source_at_index(
1278                 struct dc *dc, uint32_t link_index);
1279
1280 /*******************************************************************************
1281  * Power Interfaces
1282  ******************************************************************************/
1283
1284 void dc_set_power_state(
1285                 struct dc *dc,
1286                 enum dc_acpi_cm_power_state power_state);
1287 void dc_resume(struct dc *dc);
1288
1289 void dc_power_down_on_boot(struct dc *dc);
1290
1291 #if defined(CONFIG_DRM_AMD_DC_HDCP)
1292 /*
1293  * HDCP Interfaces
1294  */
1295 enum hdcp_message_status dc_process_hdcp_msg(
1296                 enum signal_type signal,
1297                 struct dc_link *link,
1298                 struct hdcp_protection_message *message_info);
1299 #endif
1300 bool dc_is_dmcu_initialized(struct dc *dc);
1301
1302 enum dc_status dc_set_clock(struct dc *dc, enum dc_clock_type clock_type, uint32_t clk_khz, uint32_t stepping);
1303 void dc_get_clock(struct dc *dc, enum dc_clock_type clock_type, struct dc_clock_config *clock_cfg);
1304 #if defined(CONFIG_DRM_AMD_DC_DCN)
1305
1306 bool dc_is_plane_eligible_for_idle_optimizations(struct dc *dc, struct dc_plane_state *plane,
1307                                 struct dc_cursor_attributes *cursor_attr);
1308
1309 void dc_allow_idle_optimizations(struct dc *dc, bool allow);
1310
1311 /*
1312  * blank all streams, and set min and max memory clock to
1313  * lowest and highest DPM level, respectively
1314  */
1315 void dc_unlock_memory_clock_frequency(struct dc *dc);
1316
1317 /*
1318  * set min memory clock to the min required for current mode,
1319  * max to maxDPM, and unblank streams
1320  */
1321 void dc_lock_memory_clock_frequency(struct dc *dc);
1322
1323 /* cleanup on driver unload */
1324 void dc_hardware_release(struct dc *dc);
1325
1326 #endif
1327
1328 bool dc_set_psr_allow_active(struct dc *dc, bool enable);
1329 #if defined(CONFIG_DRM_AMD_DC_DCN3_1)
1330 void dc_z10_restore(struct dc *dc);
1331 #endif
1332
1333 bool dc_enable_dmub_notifications(struct dc *dc);
1334
1335 bool dc_process_dmub_aux_transfer_async(struct dc *dc,
1336                                 uint32_t link_index,
1337                                 struct aux_payload *payload);
1338
1339 /*******************************************************************************
1340  * DSC Interfaces
1341  ******************************************************************************/
1342 #include "dc_dsc.h"
1343
1344 /*******************************************************************************
1345  * Disable acc mode Interfaces
1346  ******************************************************************************/
1347 void dc_disable_accelerated_mode(struct dc *dc);
1348
1349 #endif /* DC_INTERFACE_H_ */