drivers/gpu/drm/amd/display/dc/dc.h

   1 /*
   2  * Copyright 2012-14 Advanced Micro Devices, Inc.
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the "Software"),
   6  * to deal in the Software without restriction, including without limitation
   7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   8  * and/or sell copies of the Software, and to permit persons to whom the
   9  * Software is furnished to do so, subject to the following conditions:
  10  *
  11  * The above copyright notice and this permission notice shall be included in
  12  * all copies or substantial portions of the Software.
  13  *
  14  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  15  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  16  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  17  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  18  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  19  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  20  * OTHER DEALINGS IN THE SOFTWARE.
  21  *
  22  * Authors: AMD
  23  *
  24  */
  25
  26 #ifndef DC_INTERFACE_H_
  27 #define DC_INTERFACE_H_
  28
  29 #include "dc_types.h"
  30 #include "grph_object_defs.h"
  31 #include "logger_types.h"
  32 #if defined(CONFIG_DRM_AMD_DC_HDCP)
  33 #include "hdcp_types.h"
  34 #endif
  35 #include "gpio_types.h"
  36 #include "link_service_types.h"
  37 #include "grph_object_ctrl_defs.h"
  38 #include <inc/hw/opp.h>
  39
  40 #include "inc/hw_sequencer.h"
  41 #include "inc/compressor.h"
  42 #include "inc/hw/dmcu.h"
  43 #include "dml/display_mode_lib.h"
  44
  45 /* forward declaration */
  46 struct aux_payload;
  47
  48 #define DC_VER "3.2.140"
  49
  50 #define MAX_SURFACES 3
  51 #define MAX_PLANES 6
  52 #define MAX_STREAMS 6
  53 #define MAX_SINKS_PER_LINK 4
  54 #define MIN_VIEWPORT_SIZE 12
  55 #define MAX_NUM_EDP 2
  56
  57 /*******************************************************************************
  58  * Display Core Interfaces
  59  ******************************************************************************/
  60 struct dc_versions {
  61         const char *dc_ver;
  62         struct dmcu_version dmcu_version;
  63 };
  64
  65 enum dp_protocol_version {
  66         DP_VERSION_1_4,
  67 };
  68
  69 enum dc_plane_type {
  70         DC_PLANE_TYPE_INVALID,
  71         DC_PLANE_TYPE_DCE_RGB,
  72         DC_PLANE_TYPE_DCE_UNDERLAY,
  73         DC_PLANE_TYPE_DCN_UNIVERSAL,
  74 };
  75
  76 struct dc_plane_cap {
  77         enum dc_plane_type type;
  78         uint32_t blends_with_above : 1;
  79         uint32_t blends_with_below : 1;
  80         uint32_t per_pixel_alpha : 1;
  81         struct {
  82                 uint32_t argb8888 : 1;
  83                 uint32_t nv12 : 1;
  84                 uint32_t fp16 : 1;
  85                 uint32_t p010 : 1;
  86                 uint32_t ayuv : 1;
  87         } pixel_format_support;
  88         // max upscaling factor x1000
  89         // upscaling factors are always >= 1
  90         // for example, 1080p -> 8K is 4.0, or 4000 raw value
  91         struct {
  92                 uint32_t argb8888;
  93                 uint32_t nv12;
  94                 uint32_t fp16;
  95         } max_upscale_factor;
  96         // max downscale factor x1000
  97         // downscale factors are always <= 1
  98         // for example, 8K -> 1080p is 0.25, or 250 raw value
  99         struct {
 100                 uint32_t argb8888;
 101                 uint32_t nv12;
 102                 uint32_t fp16;
 103         } max_downscale_factor;
 104         // minimal width/height
 105         uint32_t min_width;
 106         uint32_t min_height;
 107 };
 108
 109 // Color management caps (DPP and MPC)
 110 struct rom_curve_caps {
 111         uint16_t srgb : 1;
 112         uint16_t bt2020 : 1;
 113         uint16_t gamma2_2 : 1;
 114         uint16_t pq : 1;
 115         uint16_t hlg : 1;
 116 };
 117
 118 struct dpp_color_caps {
 119         uint16_t dcn_arch : 1; // all DCE generations treated the same
 120         // input lut is different than most LUTs, just plain 256-entry lookup
 121         uint16_t input_lut_shared : 1; // shared with DGAM
 122         uint16_t icsc : 1;
 123         uint16_t dgam_ram : 1;
 124         uint16_t post_csc : 1; // before gamut remap
 125         uint16_t gamma_corr : 1;
 126
 127         // hdr_mult and gamut remap always available in DPP (in that order)
 128         // 3d lut implies shaper LUT,
 129         // it may be shared with MPC - check MPC:shared_3d_lut flag
 130         uint16_t hw_3d_lut : 1;
 131         uint16_t ogam_ram : 1; // blnd gam
 132         uint16_t ocsc : 1;
 133         uint16_t dgam_rom_for_yuv : 1;
 134         struct rom_curve_caps dgam_rom_caps;
 135         struct rom_curve_caps ogam_rom_caps;
 136 };
 137
 138 struct mpc_color_caps {
 139         uint16_t gamut_remap : 1;
 140         uint16_t ogam_ram : 1;
 141         uint16_t ocsc : 1;
 142         uint16_t num_3dluts : 3; //3d lut always assumes a preceding shaper LUT
 143         uint16_t shared_3d_lut:1; //can be in either DPP or MPC, but single instance
 144
 145         struct rom_curve_caps ogam_rom_caps;
 146 };
 147
 148 struct dc_color_caps {
 149         struct dpp_color_caps dpp;
 150         struct mpc_color_caps mpc;
 151 };
 152
 153 struct dc_caps {
 154         uint32_t max_streams;
 155         uint32_t max_links;
 156         uint32_t max_audios;
 157         uint32_t max_slave_planes;
 158         uint32_t max_slave_yuv_planes;
 159         uint32_t max_slave_rgb_planes;
 160         uint32_t max_planes;
 161         uint32_t max_downscale_ratio;
 162         uint32_t i2c_speed_in_khz;
 163         uint32_t i2c_speed_in_khz_hdcp;
 164         uint32_t dmdata_alloc_size;
 165         unsigned int max_cursor_size;
 166         unsigned int max_video_width;
 167         unsigned int min_horizontal_blanking_period;
 168         int linear_pitch_alignment;
 169         bool dcc_const_color;
 170         bool dynamic_audio;
 171         bool is_apu;
 172         bool dual_link_dvi;
 173         bool post_blend_color_processing;
 174         bool force_dp_tps4_for_cp2520;
 175         bool disable_dp_clk_share;
 176         bool psp_setup_panel_mode;
 177         bool extended_aux_timeout_support;
 178         bool dmcub_support;
 179         uint32_t num_of_internal_disp;
 180         enum dp_protocol_version max_dp_protocol_version;
 181         unsigned int mall_size_per_mem_channel;
 182         unsigned int mall_size_total;
 183         unsigned int cursor_cache_size;
 184         struct dc_plane_cap planes[MAX_PLANES];
 185         struct dc_color_caps color;
 186 };
 187
 188 struct dc_bug_wa {
 189         bool no_connect_phy_config;
 190         bool dedcn20_305_wa;
 191         bool skip_clock_update;
 192         bool lt_early_cr_pattern;
 193 };
 194
 195 struct dc_dcc_surface_param {
 196         struct dc_size surface_size;
 197         enum surface_pixel_format format;
 198         enum swizzle_mode_values swizzle_mode;
 199         enum dc_scan_direction scan;
 200 };
 201
 202 struct dc_dcc_setting {
 203         unsigned int max_compressed_blk_size;
 204         unsigned int max_uncompressed_blk_size;
 205         bool independent_64b_blks;
 206 #if defined(CONFIG_DRM_AMD_DC_DCN)
 207         //These bitfields to be used starting with DCN 3.0
 208         struct {
 209                 uint32_t dcc_256_64_64 : 1;//available in ASICs before DCN 3.0 (the worst compression case)
 210                 uint32_t dcc_128_128_uncontrained : 1;  //available in ASICs before DCN 3.0
 211                 uint32_t dcc_256_128_128 : 1;           //available starting with DCN 3.0
 212                 uint32_t dcc_256_256_unconstrained : 1;  //available in ASICs before DCN 3.0 (the best compression case)
 213         } dcc_controls;
 214 #endif
 215 };
 216
 217 struct dc_surface_dcc_cap {
 218         union {
 219                 struct {
 220                         struct dc_dcc_setting rgb;
 221                 } grph;
 222
 223                 struct {
 224                         struct dc_dcc_setting luma;
 225                         struct dc_dcc_setting chroma;
 226                 } video;
 227         };
 228
 229         bool capable;
 230         bool const_color_support;
 231 };
 232
 233 struct dc_static_screen_params {
 234         struct {
 235                 bool force_trigger;
 236                 bool cursor_update;
 237                 bool surface_update;
 238                 bool overlay_update;
 239         } triggers;
 240         unsigned int num_frames;
 241 };
 242
 243
 244 /* Surface update type is used by dc_update_surfaces_and_stream
 245  * The update type is determined at the very beginning of the function based
 246  * on parameters passed in and decides how much programming (or updating) is
 247  * going to be done during the call.
 248  *
 249  * UPDATE_TYPE_FAST is used for really fast updates that do not require much
 250  * logical calculations or hardware register programming. This update MUST be
 251  * ISR safe on windows. Currently fast update will only be used to flip surface
 252  * address.
 253  *
 254  * UPDATE_TYPE_MED is used for slower updates which require significant hw
 255  * re-programming however do not affect bandwidth consumption or clock
 256  * requirements. At present, this is the level at which front end updates
 257  * that do not require us to run bw_calcs happen. These are in/out transfer func
 258  * updates, viewport offset changes, recout size changes and pixel depth changes.
 259  * This update can be done at ISR, but we want to minimize how often this happens.
 260  *
 261  * UPDATE_TYPE_FULL is slow. Really slow. This requires us to recalculate our
 262  * bandwidth and clocks, possibly rearrange some pipes and reprogram anything front
 263  * end related. Any time viewport dimensions, recout dimensions, scaling ratios or
 264  * gamma need to be adjusted or pipe needs to be turned on (or disconnected) we do
 265  * a full update. This cannot be done at ISR level and should be a rare event.
 266  * Unless someone is stress testing mpo enter/exit, playing with colour or adjusting
 267  * underscan we don't expect to see this call at all.
 268  */
 269
 270 enum surface_update_type {
 271         UPDATE_TYPE_FAST, /* super fast, safe to execute in isr */
 272         UPDATE_TYPE_MED,  /* ISR safe, most of programming needed, no bw/clk change*/
 273         UPDATE_TYPE_FULL, /* may need to shuffle resources */
 274 };
 275
 276 /* Forward declaration*/
 277 struct dc;
 278 struct dc_plane_state;
 279 struct dc_state;
 280
 281
 282 struct dc_cap_funcs {
 283         bool (*get_dcc_compression_cap)(const struct dc *dc,
 284                         const struct dc_dcc_surface_param *input,
 285                         struct dc_surface_dcc_cap *output);
 286 };
 287
 288 struct link_training_settings;
 289
 290
 291 /* Structure to hold configuration flags set by dm at dc creation. */
 292 struct dc_config {
 293         bool gpu_vm_support;
 294         bool disable_disp_pll_sharing;
 295         bool fbc_support;
 296         bool disable_fractional_pwm;
 297         bool allow_seamless_boot_optimization;
 298         bool power_down_display_on_boot;
 299         bool edp_not_connected;
 300         bool force_enum_edp;
 301         bool forced_clocks;
 302         bool allow_lttpr_non_transparent_mode;
 303         bool multi_mon_pp_mclk_switch;
 304         bool disable_dmcu;
 305         bool enable_4to1MPC;
 306         bool allow_edp_hotplug_detection;
 307 #if defined(CONFIG_DRM_AMD_DC_DCN)
 308         bool clamp_min_dcfclk;
 309 #endif
 310         uint64_t vblank_alignment_dto_params;
 311         uint8_t  vblank_alignment_max_frame_time_diff;
 312         bool is_asymmetric_memory;
 313         bool is_single_rank_dimm;
 314 };
 315
 316 enum visual_confirm {
 317         VISUAL_CONFIRM_DISABLE = 0,
 318         VISUAL_CONFIRM_SURFACE = 1,
 319         VISUAL_CONFIRM_HDR = 2,
 320         VISUAL_CONFIRM_MPCTREE = 4,
 321         VISUAL_CONFIRM_PSR = 5,
 322         VISUAL_CONFIRM_SWIZZLE = 9,
 323 };
 324
 325 enum dcc_option {
 326         DCC_ENABLE = 0,
 327         DCC_DISABLE = 1,
 328         DCC_HALF_REQ_DISALBE = 2,
 329 };
 330
 331 enum pipe_split_policy {
 332         MPC_SPLIT_DYNAMIC = 0,
 333         MPC_SPLIT_AVOID = 1,
 334         MPC_SPLIT_AVOID_MULT_DISP = 2,
 335 };
 336
 337 enum wm_report_mode {
 338         WM_REPORT_DEFAULT = 0,
 339         WM_REPORT_OVERRIDE = 1,
 340 };
 341 enum dtm_pstate{
 342         dtm_level_p0 = 0,/*highest voltage*/
 343         dtm_level_p1,
 344         dtm_level_p2,
 345         dtm_level_p3,
 346         dtm_level_p4,/*when active_display_count = 0*/
 347 };
 348
 349 enum dcn_pwr_state {
 350         DCN_PWR_STATE_UNKNOWN = -1,
 351         DCN_PWR_STATE_MISSION_MODE = 0,
 352         DCN_PWR_STATE_LOW_POWER = 3,
 353 };
 354
 355 #if defined(CONFIG_DRM_AMD_DC_DCN3_1)
 356 enum dcn_z9_support_state {
 357         DCN_Z9_SUPPORT_UNKNOWN,
 358         DCN_Z9_SUPPORT_ALLOW,
 359         DCN_Z9_SUPPORT_DISALLOW,
 360 };
 361 #endif
 362 /*
 363  * For any clocks that may differ per pipe
 364  * only the max is stored in this structure
 365  */
 366 struct dc_clocks {
 367         int dispclk_khz;
 368         int actual_dispclk_khz;
 369         int dppclk_khz;
 370         int actual_dppclk_khz;
 371         int disp_dpp_voltage_level_khz;
 372         int dcfclk_khz;
 373         int socclk_khz;
 374         int dcfclk_deep_sleep_khz;
 375         int fclk_khz;
 376         int phyclk_khz;
 377         int dramclk_khz;
 378         bool p_state_change_support;
 379 #if defined(CONFIG_DRM_AMD_DC_DCN3_1)
 380         enum dcn_z9_support_state z9_support;
 381         bool dtbclk_en;
 382 #endif
 383         enum dcn_pwr_state pwr_state;
 384         /*
 385          * Elements below are not compared for the purposes of
 386          * optimization required
 387          */
 388         bool prev_p_state_change_support;
 389         enum dtm_pstate dtm_level;
 390         int max_supported_dppclk_khz;
 391         int max_supported_dispclk_khz;
 392         int bw_dppclk_khz; /*a copy of dppclk_khz*/
 393         int bw_dispclk_khz;
 394 };
 395
 396 struct dc_bw_validation_profile {
 397         bool enable;
 398
 399         unsigned long long total_ticks;
 400         unsigned long long voltage_level_ticks;
 401         unsigned long long watermark_ticks;
 402         unsigned long long rq_dlg_ticks;
 403
 404         unsigned long long total_count;
 405         unsigned long long skip_fast_count;
 406         unsigned long long skip_pass_count;
 407         unsigned long long skip_fail_count;
 408 };
 409
 410 #define BW_VAL_TRACE_SETUP() \
 411                 unsigned long long end_tick = 0; \
 412                 unsigned long long voltage_level_tick = 0; \
 413                 unsigned long long watermark_tick = 0; \
 414                 unsigned long long start_tick = dc->debug.bw_val_profile.enable ? \
 415                                 dm_get_timestamp(dc->ctx) : 0
 416
 417 #define BW_VAL_TRACE_COUNT() \
 418                 if (dc->debug.bw_val_profile.enable) \
 419                         dc->debug.bw_val_profile.total_count++
 420
 421 #define BW_VAL_TRACE_SKIP(status) \
 422                 if (dc->debug.bw_val_profile.enable) { \
 423                         if (!voltage_level_tick) \
 424                                 voltage_level_tick = dm_get_timestamp(dc->ctx); \
 425                         dc->debug.bw_val_profile.skip_ ## status ## _count++; \
 426                 }
 427
 428 #define BW_VAL_TRACE_END_VOLTAGE_LEVEL() \
 429                 if (dc->debug.bw_val_profile.enable) \
 430                         voltage_level_tick = dm_get_timestamp(dc->ctx)
 431
 432 #define BW_VAL_TRACE_END_WATERMARKS() \
 433                 if (dc->debug.bw_val_profile.enable) \
 434                         watermark_tick = dm_get_timestamp(dc->ctx)
 435
 436 #define BW_VAL_TRACE_FINISH() \
 437                 if (dc->debug.bw_val_profile.enable) { \
 438                         end_tick = dm_get_timestamp(dc->ctx); \
 439                         dc->debug.bw_val_profile.total_ticks += end_tick - start_tick; \
 440                         dc->debug.bw_val_profile.voltage_level_ticks += voltage_level_tick - start_tick; \
 441                         if (watermark_tick) { \
 442                                 dc->debug.bw_val_profile.watermark_ticks += watermark_tick - voltage_level_tick; \
 443                                 dc->debug.bw_val_profile.rq_dlg_ticks += end_tick - watermark_tick; \
 444                         } \
 445                 }
 446
 447 union mem_low_power_enable_options {
 448         struct {
 449                 bool vga: 1;
 450                 bool i2c: 1;
 451                 bool dmcu: 1;
 452                 bool dscl: 1;
 453                 bool cm: 1;
 454                 bool mpc: 1;
 455                 bool optc: 1;
 456         } bits;
 457         uint32_t u32All;
 458 };
 459
 460 struct dc_debug_options {
 461         enum visual_confirm visual_confirm;
 462         bool sanity_checks;
 463         bool max_disp_clk;
 464         bool surface_trace;
 465         bool timing_trace;
 466         bool clock_trace;
 467         bool validation_trace;
 468         bool bandwidth_calcs_trace;
 469         int max_downscale_src_width;
 470
 471         /* stutter efficiency related */
 472         bool disable_stutter;
 473         bool use_max_lb;
 474         enum dcc_option disable_dcc;
 475         enum pipe_split_policy pipe_split_policy;
 476         bool force_single_disp_pipe_split;
 477         bool voltage_align_fclk;
 478         bool disable_min_fclk;
 479
 480         bool disable_dfs_bypass;
 481         bool disable_dpp_power_gate;
 482         bool disable_hubp_power_gate;
 483         bool disable_dsc_power_gate;
 484         int dsc_min_slice_height_override;
 485         int dsc_bpp_increment_div;
 486         bool native422_support;
 487         bool disable_pplib_wm_range;
 488         enum wm_report_mode pplib_wm_report_mode;
 489         unsigned int min_disp_clk_khz;
 490         unsigned int min_dpp_clk_khz;
 491         int sr_exit_time_dpm0_ns;
 492         int sr_enter_plus_exit_time_dpm0_ns;
 493         int sr_exit_time_ns;
 494         int sr_enter_plus_exit_time_ns;
 495         int urgent_latency_ns;
 496         uint32_t underflow_assert_delay_us;
 497         int percent_of_ideal_drambw;
 498         int dram_clock_change_latency_ns;
 499         bool optimized_watermark;
 500         int always_scale;
 501         bool disable_pplib_clock_request;
 502         bool disable_clock_gate;
 503         bool disable_mem_low_power;
 504 #if defined(CONFIG_DRM_AMD_DC_DCN3_1)
 505         bool pstate_enabled;
 506 #endif
 507         bool disable_dmcu;
 508         bool disable_psr;
 509         bool force_abm_enable;
 510         bool disable_stereo_support;
 511         bool vsr_support;
 512         bool performance_trace;
 513         bool az_endpoint_mute_only;
 514         bool always_use_regamma;
 515         bool recovery_enabled;
 516         bool avoid_vbios_exec_table;
 517         bool scl_reset_length10;
 518         bool hdmi20_disable;
 519         bool skip_detection_link_training;
 520         uint32_t edid_read_retry_times;
 521         bool remove_disconnect_edp;
 522         unsigned int force_odm_combine; //bit vector based on otg inst
 523 #if defined(CONFIG_DRM_AMD_DC_DCN)
 524         unsigned int force_odm_combine_4to1; //bit vector based on otg inst
 525 #endif
 526 #if defined(CONFIG_DRM_AMD_DC_DCN3_1)
 527         bool disable_z9_mpc;
 528 #endif
 529         unsigned int force_fclk_khz;
 530         bool enable_tri_buf;
 531         bool dmub_offload_enabled;
 532         bool dmcub_emulation;
 533 #if defined(CONFIG_DRM_AMD_DC_DCN)
 534         bool disable_idle_power_optimizations;
 535         unsigned int mall_size_override;
 536         unsigned int mall_additional_timer_percent;
 537         bool mall_error_as_fatal;
 538 #endif
 539         bool dmub_command_table; /* for testing only */
 540         struct dc_bw_validation_profile bw_val_profile;
 541         bool disable_fec;
 542         bool disable_48mhz_pwrdwn;
 543         /* This forces a hard min on the DCFCLK requested to SMU/PP
 544          * watermarks are not affected.
 545          */
 546         unsigned int force_min_dcfclk_mhz;
 547 #if defined(CONFIG_DRM_AMD_DC_DCN)
 548         int dwb_fi_phase;
 549 #endif
 550         bool disable_timing_sync;
 551         bool cm_in_bypass;
 552         int force_clock_mode;/*every mode change.*/
 553
 554         bool disable_dram_clock_change_vactive_support;
 555         bool validate_dml_output;
 556         bool enable_dmcub_surface_flip;
 557         bool usbc_combo_phy_reset_wa;
 558         bool disable_dsc;
 559         bool enable_dram_clock_change_one_display_vactive;
 560         union mem_low_power_enable_options enable_mem_low_power;
 561         bool force_vblank_alignment;
 562
 563         /* Enable dmub aux for legacy ddc */
 564         bool enable_dmub_aux_for_legacy_ddc;
 565         bool optimize_edp_link_rate; /* eDP ILR */
 566         /* force enable edp FEC */
 567         bool force_enable_edp_fec;
 568         /* FEC/PSR1 sequence enable delay in 100us */
 569         uint8_t fec_enable_delay_in100us;
 570 #if defined(CONFIG_DRM_AMD_DC_DCN3_1)
 571         bool disable_z10;
 572         bool enable_sw_cntl_psr;
 573 #endif
 574 };
 575
 576 struct dc_debug_data {
 577         uint32_t ltFailCount;
 578         uint32_t i2cErrorCount;
 579         uint32_t auxErrorCount;
 580 };
 581
 582 struct dc_phy_addr_space_config {
 583         struct {
 584                 uint64_t start_addr;
 585                 uint64_t end_addr;
 586                 uint64_t fb_top;
 587                 uint64_t fb_offset;
 588                 uint64_t fb_base;
 589                 uint64_t agp_top;
 590                 uint64_t agp_bot;
 591                 uint64_t agp_base;
 592         } system_aperture;
 593
 594         struct {
 595                 uint64_t page_table_start_addr;
 596                 uint64_t page_table_end_addr;
 597                 uint64_t page_table_base_addr;
 598 #if defined(CONFIG_DRM_AMD_DC_DCN3_1)
 599                 bool base_addr_is_mc_addr;
 600 #endif
 601         } gart_config;
 602
 603         bool valid;
 604         bool is_hvm_enabled;
 605         uint64_t page_table_default_page_addr;
 606 };
 607
 608 struct dc_virtual_addr_space_config {
 609         uint64_t        page_table_base_addr;
 610         uint64_t        page_table_start_addr;
 611         uint64_t        page_table_end_addr;
 612         uint32_t        page_table_block_size_in_bytes;
 613         uint8_t         page_table_depth; // 1 = 1 level, 2 = 2 level, etc.  0 = invalid
 614 };
 615
 616 struct dc_bounding_box_overrides {
 617         int sr_exit_time_ns;
 618         int sr_enter_plus_exit_time_ns;
 619         int urgent_latency_ns;
 620         int percent_of_ideal_drambw;
 621         int dram_clock_change_latency_ns;
 622         int dummy_clock_change_latency_ns;
 623         /* This forces a hard min on the DCFCLK we use
 624          * for DML.  Unlike the debug option for forcing
 625          * DCFCLK, this override affects watermark calculations
 626          */
 627         int min_dcfclk_mhz;
 628 };
 629
 630 struct resource_pool;
 631 struct dce_hwseq;
 632 struct gpu_info_soc_bounding_box_v1_0;
 633 struct dc {
 634         struct dc_versions versions;
 635         struct dc_caps caps;
 636         struct dc_cap_funcs cap_funcs;
 637         struct dc_config config;
 638         struct dc_debug_options debug;
 639         struct dc_bounding_box_overrides bb_overrides;
 640         struct dc_bug_wa work_arounds;
 641         struct dc_context *ctx;
 642         struct dc_phy_addr_space_config vm_pa_config;
 643
 644         uint8_t link_count;
 645         struct dc_link *links[MAX_PIPES * 2];
 646
 647         struct dc_state *current_state;
 648         struct resource_pool *res_pool;
 649
 650         struct clk_mgr *clk_mgr;
 651
 652         /* Display Engine Clock levels */
 653         struct dm_pp_clock_levels sclk_lvls;
 654
 655         /* Inputs into BW and WM calculations. */
 656         struct bw_calcs_dceip *bw_dceip;
 657         struct bw_calcs_vbios *bw_vbios;
 658 #ifdef CONFIG_DRM_AMD_DC_DCN
 659         struct dcn_soc_bounding_box *dcn_soc;
 660         struct dcn_ip_params *dcn_ip;
 661         struct display_mode_lib dml;
 662 #endif
 663
 664         /* HW functions */
 665         struct hw_sequencer_funcs hwss;
 666         struct dce_hwseq *hwseq;
 667
 668         /* Require to optimize clocks and bandwidth for added/removed planes */
 669         bool optimized_required;
 670         bool wm_optimized_required;
 671 #if defined(CONFIG_DRM_AMD_DC_DCN)
 672         bool idle_optimizations_allowed;
 673 #endif
 674
 675         /* Require to maintain clocks and bandwidth for UEFI enabled HW */
 676
 677         /* FBC compressor */
 678         struct compressor *fbc_compressor;
 679
 680         struct dc_debug_data debug_data;
 681         struct dpcd_vendor_signature vendor_signature;
 682
 683         const char *build_id;
 684         struct vm_helper *vm_helper;
 685 };
 686
 687 enum frame_buffer_mode {
 688         FRAME_BUFFER_MODE_LOCAL_ONLY = 0,
 689         FRAME_BUFFER_MODE_ZFB_ONLY,
 690         FRAME_BUFFER_MODE_MIXED_ZFB_AND_LOCAL,
 691 } ;
 692
 693 struct dchub_init_data {
 694         int64_t zfb_phys_addr_base;
 695         int64_t zfb_mc_base_addr;
 696         uint64_t zfb_size_in_byte;
 697         enum frame_buffer_mode fb_mode;
 698         bool dchub_initialzied;
 699         bool dchub_info_valid;
 700 };
 701
 702 struct dc_init_data {
 703         struct hw_asic_id asic_id;
 704         void *driver; /* ctx */
 705         struct cgs_device *cgs_device;
 706         struct dc_bounding_box_overrides bb_overrides;
 707
 708         int num_virtual_links;
 709         /*
 710          * If 'vbios_override' not NULL, it will be called instead
 711          * of the real VBIOS. Intended use is Diagnostics on FPGA.
 712          */
 713         struct dc_bios *vbios_override;
 714         enum dce_environment dce_environment;
 715
 716         struct dmub_offload_funcs *dmub_if;
 717         struct dc_reg_helper_state *dmub_offload;
 718
 719         struct dc_config flags;
 720         uint64_t log_mask;
 721
 722         struct dpcd_vendor_signature vendor_signature;
 723 #if defined(CONFIG_DRM_AMD_DC_DCN)
 724         bool force_smu_not_present;
 725 #endif
 726 };
 727
 728 struct dc_callback_init {
 729 #ifdef CONFIG_DRM_AMD_DC_HDCP
 730         struct cp_psp cp_psp;
 731 #else
 732         uint8_t reserved;
 733 #endif
 734 };
 735
 736 struct dc *dc_create(const struct dc_init_data *init_params);
 737 void dc_hardware_init(struct dc *dc);
 738
 739 int dc_get_vmid_use_vector(struct dc *dc);
 740 void dc_setup_vm_context(struct dc *dc, struct dc_virtual_addr_space_config *va_config, int vmid);
 741 /* Returns the number of vmids supported */
 742 int dc_setup_system_context(struct dc *dc, struct dc_phy_addr_space_config *pa_config);
 743 void dc_init_callbacks(struct dc *dc,
 744                 const struct dc_callback_init *init_params);
 745 void dc_deinit_callbacks(struct dc *dc);
 746 void dc_destroy(struct dc **dc);
 747
 748 /*******************************************************************************
 749  * Surface Interfaces
 750  ******************************************************************************/
 751
 752 enum {
 753         TRANSFER_FUNC_POINTS = 1025
 754 };
 755
 756 struct dc_hdr_static_metadata {
 757         /* display chromaticities and white point in units of 0.00001 */
 758         unsigned int chromaticity_green_x;
 759         unsigned int chromaticity_green_y;
 760         unsigned int chromaticity_blue_x;
 761         unsigned int chromaticity_blue_y;
 762         unsigned int chromaticity_red_x;
 763         unsigned int chromaticity_red_y;
 764         unsigned int chromaticity_white_point_x;
 765         unsigned int chromaticity_white_point_y;
 766
 767         uint32_t min_luminance;
 768         uint32_t max_luminance;
 769         uint32_t maximum_content_light_level;
 770         uint32_t maximum_frame_average_light_level;
 771 };
 772
 773 enum dc_transfer_func_type {
 774         TF_TYPE_PREDEFINED,
 775         TF_TYPE_DISTRIBUTED_POINTS,
 776         TF_TYPE_BYPASS,
 777         TF_TYPE_HWPWL
 778 };
 779
 780 struct dc_transfer_func_distributed_points {
 781         struct fixed31_32 red[TRANSFER_FUNC_POINTS];
 782         struct fixed31_32 green[TRANSFER_FUNC_POINTS];
 783         struct fixed31_32 blue[TRANSFER_FUNC_POINTS];
 784
 785         uint16_t end_exponent;
 786         uint16_t x_point_at_y1_red;
 787         uint16_t x_point_at_y1_green;
 788         uint16_t x_point_at_y1_blue;
 789 };
 790
 791 enum dc_transfer_func_predefined {
 792         TRANSFER_FUNCTION_SRGB,
 793         TRANSFER_FUNCTION_BT709,
 794         TRANSFER_FUNCTION_PQ,
 795         TRANSFER_FUNCTION_LINEAR,
 796         TRANSFER_FUNCTION_UNITY,
 797         TRANSFER_FUNCTION_HLG,
 798         TRANSFER_FUNCTION_HLG12,
 799         TRANSFER_FUNCTION_GAMMA22,
 800         TRANSFER_FUNCTION_GAMMA24,
 801         TRANSFER_FUNCTION_GAMMA26
 802 };
 803
 804
 805 struct dc_transfer_func {
 806         struct kref refcount;
 807         enum dc_transfer_func_type type;
 808         enum dc_transfer_func_predefined tf;
 809         /* FP16 1.0 reference level in nits, default is 80 nits, only for PQ*/
 810         uint32_t sdr_ref_white_level;
 811         union {
 812                 struct pwl_params pwl;
 813                 struct dc_transfer_func_distributed_points tf_pts;
 814         };
 815 };
 816
 817
 818 union dc_3dlut_state {
 819         struct {
 820                 uint32_t initialized:1;         /*if 3dlut is went through color module for initialization */
 821                 uint32_t rmu_idx_valid:1;       /*if mux settings are valid*/
 822                 uint32_t rmu_mux_num:3;         /*index of mux to use*/
 823                 uint32_t mpc_rmu0_mux:4;        /*select mpcc on mux, one of the following : mpcc0, mpcc1, mpcc2, mpcc3*/
 824                 uint32_t mpc_rmu1_mux:4;
 825                 uint32_t mpc_rmu2_mux:4;
 826                 uint32_t reserved:15;
 827         } bits;
 828         uint32_t raw;
 829 };
 830
 831
 832 struct dc_3dlut {
 833         struct kref refcount;
 834         struct tetrahedral_params lut_3d;
 835         struct fixed31_32 hdr_multiplier;
 836         union dc_3dlut_state state;
 837 };
 838 /*
 839  * This structure is filled in by dc_surface_get_status and contains
 840  * the last requested address and the currently active address so the called
 841  * can determine if there are any outstanding flips
 842  */
 843 struct dc_plane_status {
 844         struct dc_plane_address requested_address;
 845         struct dc_plane_address current_address;
 846         bool is_flip_pending;
 847         bool is_right_eye;
 848 };
 849
 850 union surface_update_flags {
 851
 852         struct {
 853                 uint32_t addr_update:1;
 854                 /* Medium updates */
 855                 uint32_t dcc_change:1;
 856                 uint32_t color_space_change:1;
 857                 uint32_t horizontal_mirror_change:1;
 858                 uint32_t per_pixel_alpha_change:1;
 859                 uint32_t global_alpha_change:1;
 860                 uint32_t hdr_mult:1;
 861                 uint32_t rotation_change:1;
 862                 uint32_t swizzle_change:1;
 863                 uint32_t scaling_change:1;
 864                 uint32_t position_change:1;
 865                 uint32_t in_transfer_func_change:1;
 866                 uint32_t input_csc_change:1;
 867                 uint32_t coeff_reduction_change:1;
 868                 uint32_t output_tf_change:1;
 869                 uint32_t pixel_format_change:1;
 870                 uint32_t plane_size_change:1;
 871                 uint32_t gamut_remap_change:1;
 872
 873                 /* Full updates */
 874                 uint32_t new_plane:1;
 875                 uint32_t bpp_change:1;
 876                 uint32_t gamma_change:1;
 877                 uint32_t bandwidth_change:1;
 878                 uint32_t clock_change:1;
 879                 uint32_t stereo_format_change:1;
 880                 uint32_t full_update:1;
 881         } bits;
 882
 883         uint32_t raw;
 884 };
 885
 886 struct dc_plane_state {
 887         struct dc_plane_address address;
 888         struct dc_plane_flip_time time;
 889         bool triplebuffer_flips;
 890         struct scaling_taps scaling_quality;
 891         struct rect src_rect;
 892         struct rect dst_rect;
 893         struct rect clip_rect;
 894
 895         struct plane_size plane_size;
 896         union dc_tiling_info tiling_info;
 897
 898         struct dc_plane_dcc_param dcc;
 899
 900         struct dc_gamma *gamma_correction;
 901         struct dc_transfer_func *in_transfer_func;
 902         struct dc_bias_and_scale *bias_and_scale;
 903         struct dc_csc_transform input_csc_color_matrix;
 904         struct fixed31_32 coeff_reduction_factor;
 905         struct fixed31_32 hdr_mult;
 906         struct colorspace_transform gamut_remap_matrix;
 907
 908         // TODO: No longer used, remove
 909         struct dc_hdr_static_metadata hdr_static_ctx;
 910
 911         enum dc_color_space color_space;
 912
 913         struct dc_3dlut *lut3d_func;
 914         struct dc_transfer_func *in_shaper_func;
 915         struct dc_transfer_func *blend_tf;
 916
 917 #if defined(CONFIG_DRM_AMD_DC_DCN)
 918         struct dc_transfer_func *gamcor_tf;
 919 #endif
 920         enum surface_pixel_format format;
 921         enum dc_rotation_angle rotation;
 922         enum plane_stereo_format stereo_format;
 923
 924         bool is_tiling_rotated;
 925         bool per_pixel_alpha;
 926         bool global_alpha;
 927         int  global_alpha_value;
 928         bool visible;
 929         bool flip_immediate;
 930         bool horizontal_mirror;
 931         int layer_index;
 932
 933         union surface_update_flags update_flags;
 934         bool flip_int_enabled;
 935         bool skip_manual_trigger;
 936
 937         /* private to DC core */
 938         struct dc_plane_status status;
 939         struct dc_context *ctx;
 940
 941         /* HACK: Workaround for forcing full reprogramming under some conditions */
 942         bool force_full_update;
 943
 944         /* private to dc_surface.c */
 945         enum dc_irq_source irq_source;
 946         struct kref refcount;
 947 };
 948
 949 struct dc_plane_info {
 950         struct plane_size plane_size;
 951         union dc_tiling_info tiling_info;
 952         struct dc_plane_dcc_param dcc;
 953         enum surface_pixel_format format;
 954         enum dc_rotation_angle rotation;
 955         enum plane_stereo_format stereo_format;
 956         enum dc_color_space color_space;
 957         bool horizontal_mirror;
 958         bool visible;
 959         bool per_pixel_alpha;
 960         bool global_alpha;
 961         int  global_alpha_value;
 962         bool input_csc_enabled;
 963         int layer_index;
 964 };
 965
 966 struct dc_scaling_info {
 967         struct rect src_rect;
 968         struct rect dst_rect;
 969         struct rect clip_rect;
 970         struct scaling_taps scaling_quality;
 971 };
 972
 973 struct dc_surface_update {
 974         struct dc_plane_state *surface;
 975
 976         /* isr safe update parameters.  null means no updates */
 977         const struct dc_flip_addrs *flip_addr;
 978         const struct dc_plane_info *plane_info;
 979         const struct dc_scaling_info *scaling_info;
 980         struct fixed31_32 hdr_mult;
 981         /* following updates require alloc/sleep/spin that is not isr safe,
 982          * null means no updates
 983          */
 984         const struct dc_gamma *gamma;
 985         const struct dc_transfer_func *in_transfer_func;
 986
 987         const struct dc_csc_transform *input_csc_color_matrix;
 988         const struct fixed31_32 *coeff_reduction_factor;
 989         const struct dc_transfer_func *func_shaper;
 990         const struct dc_3dlut *lut3d_func;
 991         const struct dc_transfer_func *blend_tf;
 992         const struct colorspace_transform *gamut_remap_matrix;
 993 };
 994
 995 /*
 996  * Create a new surface with default parameters;
 997  */
 998 struct dc_plane_state *dc_create_plane_state(struct dc *dc);
 999 const struct dc_plane_status *dc_plane_get_status(
1000                 const struct dc_plane_state *plane_state);
1001
1002 void dc_plane_state_retain(struct dc_plane_state *plane_state);
1003 void dc_plane_state_release(struct dc_plane_state *plane_state);
1004
1005 void dc_gamma_retain(struct dc_gamma *dc_gamma);
1006 void dc_gamma_release(struct dc_gamma **dc_gamma);
1007 struct dc_gamma *dc_create_gamma(void);
1008
1009 void dc_transfer_func_retain(struct dc_transfer_func *dc_tf);
1010 void dc_transfer_func_release(struct dc_transfer_func *dc_tf);
1011 struct dc_transfer_func *dc_create_transfer_func(void);
1012
1013 struct dc_3dlut *dc_create_3dlut_func(void);
1014 void dc_3dlut_func_release(struct dc_3dlut *lut);
1015 void dc_3dlut_func_retain(struct dc_3dlut *lut);
1016 /*
1017  * This structure holds a surface address.  There could be multiple addresses
1018  * in cases such as Stereo 3D, Planar YUV, etc.  Other per-flip attributes such
1019  * as frame durations and DCC format can also be set.
1020  */
1021 struct dc_flip_addrs {
1022         struct dc_plane_address address;
1023         unsigned int flip_timestamp_in_us;
1024         bool flip_immediate;
1025         /* TODO: add flip duration for FreeSync */
1026         bool triplebuffer_flips;
1027 };
1028
1029 void dc_post_update_surfaces_to_stream(
1030                 struct dc *dc);
1031
1032 #include "dc_stream.h"
1033
1034 /*
1035  * Structure to store surface/stream associations for validation
1036  */
1037 struct dc_validation_set {
1038         struct dc_stream_state *stream;
1039         struct dc_plane_state *plane_states[MAX_SURFACES];
1040         uint8_t plane_count;
1041 };
1042
1043 bool dc_validate_seamless_boot_timing(const struct dc *dc,
1044                                 const struct dc_sink *sink,
1045                                 struct dc_crtc_timing *crtc_timing);
1046
1047 enum dc_status dc_validate_plane(struct dc *dc, const struct dc_plane_state *plane_state);
1048
1049 void get_clock_requirements_for_state(struct dc_state *state, struct AsicStateEx *info);
1050
1051 bool dc_set_generic_gpio_for_stereo(bool enable,
1052                 struct gpio_service *gpio_service);
1053
1054 /*
1055  * fast_validate: we return after determining if we can support the new state,
1056  * but before we populate the programming info
1057  */
1058 enum dc_status dc_validate_global_state(
1059                 struct dc *dc,
1060                 struct dc_state *new_ctx,
1061                 bool fast_validate);
1062
1063
1064 void dc_resource_state_construct(
1065                 const struct dc *dc,
1066                 struct dc_state *dst_ctx);
1067
1068 #if defined(CONFIG_DRM_AMD_DC_DCN)
1069 bool dc_acquire_release_mpc_3dlut(
1070                 struct dc *dc, bool acquire,
1071                 struct dc_stream_state *stream,
1072                 struct dc_3dlut **lut,
1073                 struct dc_transfer_func **shaper);
1074 #endif
1075
1076 void dc_resource_state_copy_construct(
1077                 const struct dc_state *src_ctx,
1078                 struct dc_state *dst_ctx);
1079
1080 void dc_resource_state_copy_construct_current(
1081                 const struct dc *dc,
1082                 struct dc_state *dst_ctx);
1083
1084 void dc_resource_state_destruct(struct dc_state *context);
1085
1086 bool dc_resource_is_dsc_encoding_supported(const struct dc *dc);
1087
1088 /*
1089  * TODO update to make it about validation sets
1090  * Set up streams and links associated to drive sinks
1091  * The streams parameter is an absolute set of all active streams.
1092  *
1093  * After this call:
1094  *   Phy, Encoder, Timing Generator are programmed and enabled.
1095  *   New streams are enabled with blank stream; no memory read.
1096  */
1097 bool dc_commit_state(struct dc *dc, struct dc_state *context);
1098
1099 struct dc_state *dc_create_state(struct dc *dc);
1100 struct dc_state *dc_copy_state(struct dc_state *src_ctx);
1101 void dc_retain_state(struct dc_state *context);
1102 void dc_release_state(struct dc_state *context);
1103
1104 /*******************************************************************************
1105  * Link Interfaces
1106  ******************************************************************************/
1107
1108 struct dpcd_caps {
1109         union dpcd_rev dpcd_rev;
1110         union max_lane_count max_ln_count;
1111         union max_down_spread max_down_spread;
1112         union dprx_feature dprx_feature;
1113
1114         /* valid only for eDP v1.4 or higher*/
1115         uint8_t edp_supported_link_rates_count;
1116         enum dc_link_rate edp_supported_link_rates[8];
1117
1118         /* dongle type (DP converter, CV smart dongle) */
1119         enum display_dongle_type dongle_type;
1120         /* branch device or sink device */
1121         bool is_branch_dev;
1122         /* Dongle's downstream count. */
1123         union sink_count sink_count;
1124         /* If dongle_type == DISPLAY_DONGLE_DP_HDMI_CONVERTER,
1125         indicates 'Frame Sequential-to-lllFrame Pack' conversion capability.*/
1126         struct dc_dongle_caps dongle_caps;
1127
1128         uint32_t sink_dev_id;
1129         int8_t sink_dev_id_str[6];
1130         int8_t sink_hw_revision;
1131         int8_t sink_fw_revision[2];
1132
1133         uint32_t branch_dev_id;
1134         int8_t branch_dev_name[6];
1135         int8_t branch_hw_revision;
1136         int8_t branch_fw_revision[2];
1137
1138         bool allow_invalid_MSA_timing_param;
1139         bool panel_mode_edp;
1140         bool dpcd_display_control_capable;
1141         bool ext_receiver_cap_field_present;
1142         bool dynamic_backlight_capable_edp;
1143         union dpcd_fec_capability fec_cap;
1144         struct dpcd_dsc_capabilities dsc_caps;
1145         struct dc_lttpr_caps lttpr_caps;
1146         struct psr_caps psr_caps;
1147
1148 };
1149
1150 union dpcd_sink_ext_caps {
1151         struct {
1152                 /* 0 - Sink supports backlight adjust via PWM during SDR/HDR mode
1153                  * 1 - Sink supports backlight adjust via AUX during SDR/HDR mode.
1154                  */
1155                 uint8_t sdr_aux_backlight_control : 1;
1156                 uint8_t hdr_aux_backlight_control : 1;
1157                 uint8_t reserved_1 : 2;
1158                 uint8_t oled : 1;
1159                 uint8_t reserved : 3;
1160         } bits;
1161         uint8_t raw;
1162 };
1163
1164 #if defined(CONFIG_DRM_AMD_DC_HDCP)
1165 union hdcp_rx_caps {
1166         struct {
1167                 uint8_t version;
1168                 uint8_t reserved;
1169                 struct {
1170                         uint8_t repeater        : 1;
1171                         uint8_t hdcp_capable    : 1;
1172                         uint8_t reserved        : 6;
1173                 } byte0;
1174         } fields;
1175         uint8_t raw[3];
1176 };
1177
1178 union hdcp_bcaps {
1179         struct {
1180                 uint8_t HDCP_CAPABLE:1;
1181                 uint8_t REPEATER:1;
1182                 uint8_t RESERVED:6;
1183         } bits;
1184         uint8_t raw;
1185 };
1186
1187 struct hdcp_caps {
1188         union hdcp_rx_caps rx_caps;
1189         union hdcp_bcaps bcaps;
1190 };
1191 #endif
1192
1193 #include "dc_link.h"
1194
1195 #if defined(CONFIG_DRM_AMD_DC_DCN)
1196 uint32_t dc_get_opp_for_plane(struct dc *dc, struct dc_plane_state *plane);
1197
1198 #endif
1199 /*******************************************************************************
1200  * Sink Interfaces - A sink corresponds to a display output device
1201  ******************************************************************************/
1202
1203 struct dc_container_id {
1204         // 128bit GUID in binary form
1205         unsigned char  guid[16];
1206         // 8 byte port ID -> ELD.PortID
1207         unsigned int   portId[2];
1208         // 128bit GUID in binary formufacturer name -> ELD.ManufacturerName
1209         unsigned short manufacturerName;
1210         // 2 byte product code -> ELD.ProductCode
1211         unsigned short productCode;
1212 };
1213
1214
1215 struct dc_sink_dsc_caps {
1216         // 'true' if these are virtual DPCD's DSC caps (immediately upstream of sink in MST topology),
1217         // 'false' if they are sink's DSC caps
1218         bool is_virtual_dpcd_dsc;
1219         struct dsc_dec_dpcd_caps dsc_dec_caps;
1220 };
1221
1222 struct dc_sink_fec_caps {
1223         bool is_rx_fec_supported;
1224         bool is_topology_fec_supported;
1225 };
1226
1227 /*
1228  * The sink structure contains EDID and other display device properties
1229  */
1230 struct dc_sink {
1231         enum signal_type sink_signal;
1232         struct dc_edid dc_edid; /* raw edid */
1233         struct dc_edid_caps edid_caps; /* parse display caps */
1234         struct dc_container_id *dc_container_id;
1235         uint32_t dongle_max_pix_clk;
1236         void *priv;
1237         struct stereo_3d_features features_3d[TIMING_3D_FORMAT_MAX];
1238         bool converter_disable_audio;
1239
1240         struct dc_sink_dsc_caps dsc_caps;
1241         struct dc_sink_fec_caps fec_caps;
1242
1243         bool is_vsc_sdp_colorimetry_supported;
1244
1245         /* private to DC core */
1246         struct dc_link *link;
1247         struct dc_context *ctx;
1248
1249         uint32_t sink_id;
1250
1251         /* private to dc_sink.c */
1252         // refcount must be the last member in dc_sink, since we want the
1253         // sink structure to be logically cloneable up to (but not including)
1254         // refcount
1255         struct kref refcount;
1256 };
1257
1258 void dc_sink_retain(struct dc_sink *sink);
1259 void dc_sink_release(struct dc_sink *sink);
1260
1261 struct dc_sink_init_data {
1262         enum signal_type sink_signal;
1263         struct dc_link *link;
1264         uint32_t dongle_max_pix_clk;
1265         bool converter_disable_audio;
1266 };
1267
1268 struct dc_sink *dc_sink_create(const struct dc_sink_init_data *init_params);
1269
1270 /* Newer interfaces  */
1271 struct dc_cursor {
1272         struct dc_plane_address address;
1273         struct dc_cursor_attributes attributes;
1274 };
1275
1276
1277 /*******************************************************************************
1278  * Interrupt interfaces
1279  ******************************************************************************/
1280 enum dc_irq_source dc_interrupt_to_irq_source(
1281                 struct dc *dc,
1282                 uint32_t src_id,
1283                 uint32_t ext_id);
1284 bool dc_interrupt_set(struct dc *dc, enum dc_irq_source src, bool enable);
1285 void dc_interrupt_ack(struct dc *dc, enum dc_irq_source src);
1286 enum dc_irq_source dc_get_hpd_irq_source_at_index(
1287                 struct dc *dc, uint32_t link_index);
1288
1289 /*******************************************************************************
1290  * Power Interfaces
1291  ******************************************************************************/
1292
1293 void dc_set_power_state(
1294                 struct dc *dc,
1295                 enum dc_acpi_cm_power_state power_state);
1296 void dc_resume(struct dc *dc);
1297
1298 void dc_power_down_on_boot(struct dc *dc);
1299
1300 #if defined(CONFIG_DRM_AMD_DC_HDCP)
1301 /*
1302  * HDCP Interfaces
1303  */
1304 enum hdcp_message_status dc_process_hdcp_msg(
1305                 enum signal_type signal,
1306                 struct dc_link *link,
1307                 struct hdcp_protection_message *message_info);
1308 #endif
1309 bool dc_is_dmcu_initialized(struct dc *dc);
1310
1311 enum dc_status dc_set_clock(struct dc *dc, enum dc_clock_type clock_type, uint32_t clk_khz, uint32_t stepping);
1312 void dc_get_clock(struct dc *dc, enum dc_clock_type clock_type, struct dc_clock_config *clock_cfg);
1313 #if defined(CONFIG_DRM_AMD_DC_DCN)
1314
1315 bool dc_is_plane_eligible_for_idle_optimizations(struct dc *dc, struct dc_plane_state *plane,
1316                                 struct dc_cursor_attributes *cursor_attr);
1317
1318 void dc_allow_idle_optimizations(struct dc *dc, bool allow);
1319
1320 /*
1321  * blank all streams, and set min and max memory clock to
1322  * lowest and highest DPM level, respectively
1323  */
1324 void dc_unlock_memory_clock_frequency(struct dc *dc);
1325
1326 /*
1327  * set min memory clock to the min required for current mode,
1328  * max to maxDPM, and unblank streams
1329  */
1330 void dc_lock_memory_clock_frequency(struct dc *dc);
1331
1332 /* cleanup on driver unload */
1333 void dc_hardware_release(struct dc *dc);
1334
1335 #endif
1336
1337 bool dc_set_psr_allow_active(struct dc *dc, bool enable);
1338 #if defined(CONFIG_DRM_AMD_DC_DCN3_1)
1339 void dc_z10_restore(struct dc *dc);
1340 #endif
1341
1342 bool dc_enable_dmub_notifications(struct dc *dc);
1343
1344 bool dc_process_dmub_aux_transfer_async(struct dc *dc,
1345                                 uint32_t link_index,
1346                                 struct aux_payload *payload);
1347
1348 /*******************************************************************************
1349  * DSC Interfaces
1350  ******************************************************************************/
1351 #include "dc_dsc.h"
1352
1353 /*******************************************************************************
1354  * Disable acc mode Interfaces
1355  ******************************************************************************/
1356 void dc_disable_accelerated_mode(struct dc *dc);
1357
1358 #endif /* DC_INTERFACE_H_ */