drivers/gpu/drm/amd/display/dc/dc.h

   1 /*
   2  * Copyright 2012-14 Advanced Micro Devices, Inc.
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the "Software"),
   6  * to deal in the Software without restriction, including without limitation
   7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   8  * and/or sell copies of the Software, and to permit persons to whom the
   9  * Software is furnished to do so, subject to the following conditions:
  10  *
  11  * The above copyright notice and this permission notice shall be included in
  12  * all copies or substantial portions of the Software.
  13  *
  14  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  15  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  16  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  17  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  18  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  19  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  20  * OTHER DEALINGS IN THE SOFTWARE.
  21  *
  22  * Authors: AMD
  23  *
  24  */
  25
  26 #ifndef DC_INTERFACE_H_
  27 #define DC_INTERFACE_H_
  28
  29 #include "dc_types.h"
  30 #include "grph_object_defs.h"
  31 #include "logger_types.h"
  32 #if defined(CONFIG_DRM_AMD_DC_HDCP)
  33 #include "hdcp_types.h"
  34 #endif
  35 #include "gpio_types.h"
  36 #include "link_service_types.h"
  37 #include "grph_object_ctrl_defs.h"
  38 #include <inc/hw/opp.h>
  39
  40 #include "inc/hw_sequencer.h"
  41 #include "inc/compressor.h"
  42 #include "inc/hw/dmcu.h"
  43 #include "dml/display_mode_lib.h"
  44
  45 #define DC_VER "3.2.112"
  46
  47 #define MAX_SURFACES 3
  48 #define MAX_PLANES 6
  49 #define MAX_STREAMS 6
  50 #define MAX_SINKS_PER_LINK 4
  51
  52 /*******************************************************************************
  53  * Display Core Interfaces
  54  ******************************************************************************/
  55 struct dc_versions {
  56         const char *dc_ver;
  57         struct dmcu_version dmcu_version;
  58 };
  59
  60 enum dp_protocol_version {
  61         DP_VERSION_1_4,
  62 };
  63
  64 enum dc_plane_type {
  65         DC_PLANE_TYPE_INVALID,
  66         DC_PLANE_TYPE_DCE_RGB,
  67         DC_PLANE_TYPE_DCE_UNDERLAY,
  68         DC_PLANE_TYPE_DCN_UNIVERSAL,
  69 };
  70
  71 struct dc_plane_cap {
  72         enum dc_plane_type type;
  73         uint32_t blends_with_above : 1;
  74         uint32_t blends_with_below : 1;
  75         uint32_t per_pixel_alpha : 1;
  76         struct {
  77                 uint32_t argb8888 : 1;
  78                 uint32_t nv12 : 1;
  79                 uint32_t fp16 : 1;
  80                 uint32_t p010 : 1;
  81                 uint32_t ayuv : 1;
  82         } pixel_format_support;
  83         // max upscaling factor x1000
  84         // upscaling factors are always >= 1
  85         // for example, 1080p -> 8K is 4.0, or 4000 raw value
  86         struct {
  87                 uint32_t argb8888;
  88                 uint32_t nv12;
  89                 uint32_t fp16;
  90         } max_upscale_factor;
  91         // max downscale factor x1000
  92         // downscale factors are always <= 1
  93         // for example, 8K -> 1080p is 0.25, or 250 raw value
  94         struct {
  95                 uint32_t argb8888;
  96                 uint32_t nv12;
  97                 uint32_t fp16;
  98         } max_downscale_factor;
  99         // minimal width/height
 100         uint32_t min_width;
 101         uint32_t min_height;
 102 };
 103
 104 // Color management caps (DPP and MPC)
 105 struct rom_curve_caps {
 106         uint16_t srgb : 1;
 107         uint16_t bt2020 : 1;
 108         uint16_t gamma2_2 : 1;
 109         uint16_t pq : 1;
 110         uint16_t hlg : 1;
 111 };
 112
 113 struct dpp_color_caps {
 114         uint16_t dcn_arch : 1; // all DCE generations treated the same
 115         // input lut is different than most LUTs, just plain 256-entry lookup
 116         uint16_t input_lut_shared : 1; // shared with DGAM
 117         uint16_t icsc : 1;
 118         uint16_t dgam_ram : 1;
 119         uint16_t post_csc : 1; // before gamut remap
 120         uint16_t gamma_corr : 1;
 121
 122         // hdr_mult and gamut remap always available in DPP (in that order)
 123         // 3d lut implies shaper LUT,
 124         // it may be shared with MPC - check MPC:shared_3d_lut flag
 125         uint16_t hw_3d_lut : 1;
 126         uint16_t ogam_ram : 1; // blnd gam
 127         uint16_t ocsc : 1;
 128         uint16_t dgam_rom_for_yuv : 1;
 129         struct rom_curve_caps dgam_rom_caps;
 130         struct rom_curve_caps ogam_rom_caps;
 131 };
 132
 133 struct mpc_color_caps {
 134         uint16_t gamut_remap : 1;
 135         uint16_t ogam_ram : 1;
 136         uint16_t ocsc : 1;
 137         uint16_t num_3dluts : 3; //3d lut always assumes a preceding shaper LUT
 138         uint16_t shared_3d_lut:1; //can be in either DPP or MPC, but single instance
 139
 140         struct rom_curve_caps ogam_rom_caps;
 141 };
 142
 143 struct dc_color_caps {
 144         struct dpp_color_caps dpp;
 145         struct mpc_color_caps mpc;
 146 };
 147
 148 struct dc_caps {
 149         uint32_t max_streams;
 150         uint32_t max_links;
 151         uint32_t max_audios;
 152         uint32_t max_slave_planes;
 153         uint32_t max_planes;
 154         uint32_t max_downscale_ratio;
 155         uint32_t i2c_speed_in_khz;
 156         uint32_t i2c_speed_in_khz_hdcp;
 157         uint32_t dmdata_alloc_size;
 158         unsigned int max_cursor_size;
 159         unsigned int max_video_width;
 160         unsigned int min_horizontal_blanking_period;
 161         int linear_pitch_alignment;
 162         bool dcc_const_color;
 163         bool dynamic_audio;
 164         bool is_apu;
 165         bool dual_link_dvi;
 166         bool post_blend_color_processing;
 167         bool force_dp_tps4_for_cp2520;
 168         bool disable_dp_clk_share;
 169         bool psp_setup_panel_mode;
 170         bool extended_aux_timeout_support;
 171         bool dmcub_support;
 172         enum dp_protocol_version max_dp_protocol_version;
 173         struct dc_plane_cap planes[MAX_PLANES];
 174         struct dc_color_caps color;
 175 };
 176
 177 struct dc_bug_wa {
 178         bool no_connect_phy_config;
 179         bool dedcn20_305_wa;
 180         bool skip_clock_update;
 181         bool lt_early_cr_pattern;
 182 };
 183
 184 struct dc_dcc_surface_param {
 185         struct dc_size surface_size;
 186         enum surface_pixel_format format;
 187         enum swizzle_mode_values swizzle_mode;
 188         enum dc_scan_direction scan;
 189 };
 190
 191 struct dc_dcc_setting {
 192         unsigned int max_compressed_blk_size;
 193         unsigned int max_uncompressed_blk_size;
 194         bool independent_64b_blks;
 195 #if defined(CONFIG_DRM_AMD_DC_DCN)
 196         //These bitfields to be used starting with DCN 3.0
 197         struct {
 198                 uint32_t dcc_256_64_64 : 1;//available in ASICs before DCN 3.0 (the worst compression case)
 199                 uint32_t dcc_128_128_uncontrained : 1;  //available in ASICs before DCN 3.0
 200                 uint32_t dcc_256_128_128 : 1;           //available starting with DCN 3.0
 201                 uint32_t dcc_256_256_unconstrained : 1;  //available in ASICs before DCN 3.0 (the best compression case)
 202         } dcc_controls;
 203 #endif
 204 };
 205
 206 struct dc_surface_dcc_cap {
 207         union {
 208                 struct {
 209                         struct dc_dcc_setting rgb;
 210                 } grph;
 211
 212                 struct {
 213                         struct dc_dcc_setting luma;
 214                         struct dc_dcc_setting chroma;
 215                 } video;
 216         };
 217
 218         bool capable;
 219         bool const_color_support;
 220 };
 221
 222 struct dc_static_screen_params {
 223         struct {
 224                 bool force_trigger;
 225                 bool cursor_update;
 226                 bool surface_update;
 227                 bool overlay_update;
 228         } triggers;
 229         unsigned int num_frames;
 230 };
 231
 232
 233 /* Surface update type is used by dc_update_surfaces_and_stream
 234  * The update type is determined at the very beginning of the function based
 235  * on parameters passed in and decides how much programming (or updating) is
 236  * going to be done during the call.
 237  *
 238  * UPDATE_TYPE_FAST is used for really fast updates that do not require much
 239  * logical calculations or hardware register programming. This update MUST be
 240  * ISR safe on windows. Currently fast update will only be used to flip surface
 241  * address.
 242  *
 243  * UPDATE_TYPE_MED is used for slower updates which require significant hw
 244  * re-programming however do not affect bandwidth consumption or clock
 245  * requirements. At present, this is the level at which front end updates
 246  * that do not require us to run bw_calcs happen. These are in/out transfer func
 247  * updates, viewport offset changes, recout size changes and pixel depth changes.
 248  * This update can be done at ISR, but we want to minimize how often this happens.
 249  *
 250  * UPDATE_TYPE_FULL is slow. Really slow. This requires us to recalculate our
 251  * bandwidth and clocks, possibly rearrange some pipes and reprogram anything front
 252  * end related. Any time viewport dimensions, recout dimensions, scaling ratios or
 253  * gamma need to be adjusted or pipe needs to be turned on (or disconnected) we do
 254  * a full update. This cannot be done at ISR level and should be a rare event.
 255  * Unless someone is stress testing mpo enter/exit, playing with colour or adjusting
 256  * underscan we don't expect to see this call at all.
 257  */
 258
 259 enum surface_update_type {
 260         UPDATE_TYPE_FAST, /* super fast, safe to execute in isr */
 261         UPDATE_TYPE_MED,  /* ISR safe, most of programming needed, no bw/clk change*/
 262         UPDATE_TYPE_FULL, /* may need to shuffle resources */
 263 };
 264
 265 /* Forward declaration*/
 266 struct dc;
 267 struct dc_plane_state;
 268 struct dc_state;
 269
 270
 271 struct dc_cap_funcs {
 272         bool (*get_dcc_compression_cap)(const struct dc *dc,
 273                         const struct dc_dcc_surface_param *input,
 274                         struct dc_surface_dcc_cap *output);
 275 };
 276
 277 struct link_training_settings;
 278
 279
 280 /* Structure to hold configuration flags set by dm at dc creation. */
 281 struct dc_config {
 282         bool gpu_vm_support;
 283         bool disable_disp_pll_sharing;
 284         bool fbc_support;
 285         bool optimize_edp_link_rate;
 286         bool disable_fractional_pwm;
 287         bool allow_seamless_boot_optimization;
 288         bool power_down_display_on_boot;
 289         bool edp_not_connected;
 290         bool force_enum_edp;
 291         bool forced_clocks;
 292         bool allow_lttpr_non_transparent_mode;
 293         bool multi_mon_pp_mclk_switch;
 294         bool disable_dmcu;
 295         bool enable_4to1MPC;
 296 #if defined(CONFIG_DRM_AMD_DC_DCN)
 297         bool clamp_min_dcfclk;
 298 #endif
 299 };
 300
 301 enum visual_confirm {
 302         VISUAL_CONFIRM_DISABLE = 0,
 303         VISUAL_CONFIRM_SURFACE = 1,
 304         VISUAL_CONFIRM_HDR = 2,
 305         VISUAL_CONFIRM_MPCTREE = 4,
 306         VISUAL_CONFIRM_PSR = 5,
 307 };
 308
 309 enum dcc_option {
 310         DCC_ENABLE = 0,
 311         DCC_DISABLE = 1,
 312         DCC_HALF_REQ_DISALBE = 2,
 313 };
 314
 315 enum pipe_split_policy {
 316         MPC_SPLIT_DYNAMIC = 0,
 317         MPC_SPLIT_AVOID = 1,
 318         MPC_SPLIT_AVOID_MULT_DISP = 2,
 319 };
 320
 321 enum wm_report_mode {
 322         WM_REPORT_DEFAULT = 0,
 323         WM_REPORT_OVERRIDE = 1,
 324 };
 325 enum dtm_pstate{
 326         dtm_level_p0 = 0,/*highest voltage*/
 327         dtm_level_p1,
 328         dtm_level_p2,
 329         dtm_level_p3,
 330         dtm_level_p4,/*when active_display_count = 0*/
 331 };
 332
 333 enum dcn_pwr_state {
 334         DCN_PWR_STATE_UNKNOWN = -1,
 335         DCN_PWR_STATE_MISSION_MODE = 0,
 336         DCN_PWR_STATE_LOW_POWER = 3,
 337 };
 338
 339 /*
 340  * For any clocks that may differ per pipe
 341  * only the max is stored in this structure
 342  */
 343 struct dc_clocks {
 344         int dispclk_khz;
 345         int actual_dispclk_khz;
 346         int dppclk_khz;
 347         int actual_dppclk_khz;
 348         int disp_dpp_voltage_level_khz;
 349         int dcfclk_khz;
 350         int socclk_khz;
 351         int dcfclk_deep_sleep_khz;
 352         int fclk_khz;
 353         int phyclk_khz;
 354         int dramclk_khz;
 355         bool p_state_change_support;
 356         enum dcn_pwr_state pwr_state;
 357         /*
 358          * Elements below are not compared for the purposes of
 359          * optimization required
 360          */
 361         bool prev_p_state_change_support;
 362         enum dtm_pstate dtm_level;
 363         int max_supported_dppclk_khz;
 364         int max_supported_dispclk_khz;
 365         int bw_dppclk_khz; /*a copy of dppclk_khz*/
 366         int bw_dispclk_khz;
 367 };
 368
 369 struct dc_bw_validation_profile {
 370         bool enable;
 371
 372         unsigned long long total_ticks;
 373         unsigned long long voltage_level_ticks;
 374         unsigned long long watermark_ticks;
 375         unsigned long long rq_dlg_ticks;
 376
 377         unsigned long long total_count;
 378         unsigned long long skip_fast_count;
 379         unsigned long long skip_pass_count;
 380         unsigned long long skip_fail_count;
 381 };
 382
 383 #define BW_VAL_TRACE_SETUP() \
 384                 unsigned long long end_tick = 0; \
 385                 unsigned long long voltage_level_tick = 0; \
 386                 unsigned long long watermark_tick = 0; \
 387                 unsigned long long start_tick = dc->debug.bw_val_profile.enable ? \
 388                                 dm_get_timestamp(dc->ctx) : 0
 389
 390 #define BW_VAL_TRACE_COUNT() \
 391                 if (dc->debug.bw_val_profile.enable) \
 392                         dc->debug.bw_val_profile.total_count++
 393
 394 #define BW_VAL_TRACE_SKIP(status) \
 395                 if (dc->debug.bw_val_profile.enable) { \
 396                         if (!voltage_level_tick) \
 397                                 voltage_level_tick = dm_get_timestamp(dc->ctx); \
 398                         dc->debug.bw_val_profile.skip_ ## status ## _count++; \
 399                 }
 400
 401 #define BW_VAL_TRACE_END_VOLTAGE_LEVEL() \
 402                 if (dc->debug.bw_val_profile.enable) \
 403                         voltage_level_tick = dm_get_timestamp(dc->ctx)
 404
 405 #define BW_VAL_TRACE_END_WATERMARKS() \
 406                 if (dc->debug.bw_val_profile.enable) \
 407                         watermark_tick = dm_get_timestamp(dc->ctx)
 408
 409 #define BW_VAL_TRACE_FINISH() \
 410                 if (dc->debug.bw_val_profile.enable) { \
 411                         end_tick = dm_get_timestamp(dc->ctx); \
 412                         dc->debug.bw_val_profile.total_ticks += end_tick - start_tick; \
 413                         dc->debug.bw_val_profile.voltage_level_ticks += voltage_level_tick - start_tick; \
 414                         if (watermark_tick) { \
 415                                 dc->debug.bw_val_profile.watermark_ticks += watermark_tick - voltage_level_tick; \
 416                                 dc->debug.bw_val_profile.rq_dlg_ticks += end_tick - watermark_tick; \
 417                         } \
 418                 }
 419
 420 union mem_low_power_enable_options {
 421         struct {
 422                 bool i2c: 1;
 423                 bool mpc: 1;
 424                 bool optc: 1;
 425         } bits;
 426         uint32_t u32All;
 427 };
 428
 429 struct dc_debug_options {
 430         enum visual_confirm visual_confirm;
 431         bool sanity_checks;
 432         bool max_disp_clk;
 433         bool surface_trace;
 434         bool timing_trace;
 435         bool clock_trace;
 436         bool validation_trace;
 437         bool bandwidth_calcs_trace;
 438         int max_downscale_src_width;
 439
 440         /* stutter efficiency related */
 441         bool disable_stutter;
 442         bool use_max_lb;
 443         enum dcc_option disable_dcc;
 444         enum pipe_split_policy pipe_split_policy;
 445         bool force_single_disp_pipe_split;
 446         bool voltage_align_fclk;
 447
 448         bool disable_dfs_bypass;
 449         bool disable_dpp_power_gate;
 450         bool disable_hubp_power_gate;
 451         bool disable_dsc_power_gate;
 452         int dsc_min_slice_height_override;
 453         int dsc_bpp_increment_div;
 454         bool native422_support;
 455         bool disable_pplib_wm_range;
 456         enum wm_report_mode pplib_wm_report_mode;
 457         unsigned int min_disp_clk_khz;
 458         unsigned int min_dpp_clk_khz;
 459         int sr_exit_time_dpm0_ns;
 460         int sr_enter_plus_exit_time_dpm0_ns;
 461         int sr_exit_time_ns;
 462         int sr_enter_plus_exit_time_ns;
 463         int urgent_latency_ns;
 464         uint32_t underflow_assert_delay_us;
 465         int percent_of_ideal_drambw;
 466         int dram_clock_change_latency_ns;
 467         bool optimized_watermark;
 468         int always_scale;
 469         bool disable_pplib_clock_request;
 470         bool disable_clock_gate;
 471         bool disable_mem_low_power;
 472         bool disable_dmcu;
 473         bool disable_psr;
 474         bool force_abm_enable;
 475         bool disable_stereo_support;
 476         bool vsr_support;
 477         bool performance_trace;
 478         bool az_endpoint_mute_only;
 479         bool always_use_regamma;
 480         bool p010_mpo_support;
 481         bool recovery_enabled;
 482         bool avoid_vbios_exec_table;
 483         bool scl_reset_length10;
 484         bool hdmi20_disable;
 485         bool skip_detection_link_training;
 486         uint32_t edid_read_retry_times;
 487         bool remove_disconnect_edp;
 488         unsigned int force_odm_combine; //bit vector based on otg inst
 489 #if defined(CONFIG_DRM_AMD_DC_DCN)
 490         unsigned int force_odm_combine_4to1; //bit vector based on otg inst
 491 #endif
 492         unsigned int force_fclk_khz;
 493         bool enable_tri_buf;
 494         bool dmub_offload_enabled;
 495         bool dmcub_emulation;
 496 #if defined(CONFIG_DRM_AMD_DC_DCN)
 497         bool disable_idle_power_optimizations;
 498 #endif
 499         bool dmub_command_table; /* for testing only */
 500         struct dc_bw_validation_profile bw_val_profile;
 501         bool disable_fec;
 502         bool disable_48mhz_pwrdwn;
 503         /* This forces a hard min on the DCFCLK requested to SMU/PP
 504          * watermarks are not affected.
 505          */
 506         unsigned int force_min_dcfclk_mhz;
 507 #if defined(CONFIG_DRM_AMD_DC_DCN)
 508         int dwb_fi_phase;
 509 #endif
 510         bool disable_timing_sync;
 511         bool cm_in_bypass;
 512         int force_clock_mode;/*every mode change.*/
 513
 514         bool disable_dram_clock_change_vactive_support;
 515         bool validate_dml_output;
 516         bool enable_dmcub_surface_flip;
 517         bool usbc_combo_phy_reset_wa;
 518         bool disable_dsc;
 519         bool enable_dram_clock_change_one_display_vactive;
 520         bool force_ignore_link_settings;
 521         union mem_low_power_enable_options enable_mem_low_power;
 522 };
 523
 524 struct dc_debug_data {
 525         uint32_t ltFailCount;
 526         uint32_t i2cErrorCount;
 527         uint32_t auxErrorCount;
 528 };
 529
 530 struct dc_phy_addr_space_config {
 531         struct {
 532                 uint64_t start_addr;
 533                 uint64_t end_addr;
 534                 uint64_t fb_top;
 535                 uint64_t fb_offset;
 536                 uint64_t fb_base;
 537                 uint64_t agp_top;
 538                 uint64_t agp_bot;
 539                 uint64_t agp_base;
 540         } system_aperture;
 541
 542         struct {
 543                 uint64_t page_table_start_addr;
 544                 uint64_t page_table_end_addr;
 545                 uint64_t page_table_base_addr;
 546         } gart_config;
 547
 548         bool valid;
 549         bool is_hvm_enabled;
 550         uint64_t page_table_default_page_addr;
 551 };
 552
 553 struct dc_virtual_addr_space_config {
 554         uint64_t        page_table_base_addr;
 555         uint64_t        page_table_start_addr;
 556         uint64_t        page_table_end_addr;
 557         uint32_t        page_table_block_size_in_bytes;
 558         uint8_t         page_table_depth; // 1 = 1 level, 2 = 2 level, etc.  0 = invalid
 559 };
 560
 561 struct dc_bounding_box_overrides {
 562         int sr_exit_time_ns;
 563         int sr_enter_plus_exit_time_ns;
 564         int urgent_latency_ns;
 565         int percent_of_ideal_drambw;
 566         int dram_clock_change_latency_ns;
 567         int dummy_clock_change_latency_ns;
 568         /* This forces a hard min on the DCFCLK we use
 569          * for DML.  Unlike the debug option for forcing
 570          * DCFCLK, this override affects watermark calculations
 571          */
 572         int min_dcfclk_mhz;
 573 };
 574
 575 struct dc_state;
 576 struct resource_pool;
 577 struct dce_hwseq;
 578 struct gpu_info_soc_bounding_box_v1_0;
 579 struct dc {
 580         struct dc_versions versions;
 581         struct dc_caps caps;
 582         struct dc_cap_funcs cap_funcs;
 583         struct dc_config config;
 584         struct dc_debug_options debug;
 585         struct dc_bounding_box_overrides bb_overrides;
 586         struct dc_bug_wa work_arounds;
 587         struct dc_context *ctx;
 588         struct dc_phy_addr_space_config vm_pa_config;
 589
 590         uint8_t link_count;
 591         struct dc_link *links[MAX_PIPES * 2];
 592
 593         struct dc_state *current_state;
 594         struct resource_pool *res_pool;
 595
 596         struct clk_mgr *clk_mgr;
 597
 598         /* Display Engine Clock levels */
 599         struct dm_pp_clock_levels sclk_lvls;
 600
 601         /* Inputs into BW and WM calculations. */
 602         struct bw_calcs_dceip *bw_dceip;
 603         struct bw_calcs_vbios *bw_vbios;
 604 #ifdef CONFIG_DRM_AMD_DC_DCN
 605         struct dcn_soc_bounding_box *dcn_soc;
 606         struct dcn_ip_params *dcn_ip;
 607         struct display_mode_lib dml;
 608 #endif
 609
 610         /* HW functions */
 611         struct hw_sequencer_funcs hwss;
 612         struct dce_hwseq *hwseq;
 613
 614         /* Require to optimize clocks and bandwidth for added/removed planes */
 615         bool optimized_required;
 616         bool wm_optimized_required;
 617 #if defined(CONFIG_DRM_AMD_DC_DCN)
 618         bool idle_optimizations_allowed;
 619 #endif
 620
 621         /* Require to maintain clocks and bandwidth for UEFI enabled HW */
 622         int optimize_seamless_boot_streams;
 623
 624         /* FBC compressor */
 625         struct compressor *fbc_compressor;
 626
 627         struct dc_debug_data debug_data;
 628         struct dpcd_vendor_signature vendor_signature;
 629
 630         const char *build_id;
 631         struct vm_helper *vm_helper;
 632         const struct gpu_info_soc_bounding_box_v1_0 *soc_bounding_box;
 633 };
 634
 635 enum frame_buffer_mode {
 636         FRAME_BUFFER_MODE_LOCAL_ONLY = 0,
 637         FRAME_BUFFER_MODE_ZFB_ONLY,
 638         FRAME_BUFFER_MODE_MIXED_ZFB_AND_LOCAL,
 639 } ;
 640
 641 struct dchub_init_data {
 642         int64_t zfb_phys_addr_base;
 643         int64_t zfb_mc_base_addr;
 644         uint64_t zfb_size_in_byte;
 645         enum frame_buffer_mode fb_mode;
 646         bool dchub_initialzied;
 647         bool dchub_info_valid;
 648 };
 649
 650 struct dc_init_data {
 651         struct hw_asic_id asic_id;
 652         void *driver; /* ctx */
 653         struct cgs_device *cgs_device;
 654         struct dc_bounding_box_overrides bb_overrides;
 655
 656         int num_virtual_links;
 657         /*
 658          * If 'vbios_override' not NULL, it will be called instead
 659          * of the real VBIOS. Intended use is Diagnostics on FPGA.
 660          */
 661         struct dc_bios *vbios_override;
 662         enum dce_environment dce_environment;
 663
 664         struct dmub_offload_funcs *dmub_if;
 665         struct dc_reg_helper_state *dmub_offload;
 666
 667         struct dc_config flags;
 668         uint64_t log_mask;
 669
 670         /**
 671          * gpu_info FW provided soc bounding box struct or 0 if not
 672          * available in FW
 673          */
 674         const struct gpu_info_soc_bounding_box_v1_0 *soc_bounding_box;
 675         struct dpcd_vendor_signature vendor_signature;
 676 #if defined(CONFIG_DRM_AMD_DC_DCN)
 677         bool force_smu_not_present;
 678 #endif
 679         bool force_ignore_link_settings;
 680 };
 681
 682 struct dc_callback_init {
 683 #ifdef CONFIG_DRM_AMD_DC_HDCP
 684         struct cp_psp cp_psp;
 685 #else
 686         uint8_t reserved;
 687 #endif
 688 };
 689
 690 struct dc *dc_create(const struct dc_init_data *init_params);
 691 void dc_hardware_init(struct dc *dc);
 692
 693 int dc_get_vmid_use_vector(struct dc *dc);
 694 void dc_setup_vm_context(struct dc *dc, struct dc_virtual_addr_space_config *va_config, int vmid);
 695 /* Returns the number of vmids supported */
 696 int dc_setup_system_context(struct dc *dc, struct dc_phy_addr_space_config *pa_config);
 697 void dc_init_callbacks(struct dc *dc,
 698                 const struct dc_callback_init *init_params);
 699 void dc_deinit_callbacks(struct dc *dc);
 700 void dc_destroy(struct dc **dc);
 701
 702 /*******************************************************************************
 703  * Surface Interfaces
 704  ******************************************************************************/
 705
 706 enum {
 707         TRANSFER_FUNC_POINTS = 1025
 708 };
 709
 710 struct dc_hdr_static_metadata {
 711         /* display chromaticities and white point in units of 0.00001 */
 712         unsigned int chromaticity_green_x;
 713         unsigned int chromaticity_green_y;
 714         unsigned int chromaticity_blue_x;
 715         unsigned int chromaticity_blue_y;
 716         unsigned int chromaticity_red_x;
 717         unsigned int chromaticity_red_y;
 718         unsigned int chromaticity_white_point_x;
 719         unsigned int chromaticity_white_point_y;
 720
 721         uint32_t min_luminance;
 722         uint32_t max_luminance;
 723         uint32_t maximum_content_light_level;
 724         uint32_t maximum_frame_average_light_level;
 725 };
 726
 727 enum dc_transfer_func_type {
 728         TF_TYPE_PREDEFINED,
 729         TF_TYPE_DISTRIBUTED_POINTS,
 730         TF_TYPE_BYPASS,
 731         TF_TYPE_HWPWL
 732 };
 733
 734 struct dc_transfer_func_distributed_points {
 735         struct fixed31_32 red[TRANSFER_FUNC_POINTS];
 736         struct fixed31_32 green[TRANSFER_FUNC_POINTS];
 737         struct fixed31_32 blue[TRANSFER_FUNC_POINTS];
 738
 739         uint16_t end_exponent;
 740         uint16_t x_point_at_y1_red;
 741         uint16_t x_point_at_y1_green;
 742         uint16_t x_point_at_y1_blue;
 743 };
 744
 745 enum dc_transfer_func_predefined {
 746         TRANSFER_FUNCTION_SRGB,
 747         TRANSFER_FUNCTION_BT709,
 748         TRANSFER_FUNCTION_PQ,
 749         TRANSFER_FUNCTION_LINEAR,
 750         TRANSFER_FUNCTION_UNITY,
 751         TRANSFER_FUNCTION_HLG,
 752         TRANSFER_FUNCTION_HLG12,
 753         TRANSFER_FUNCTION_GAMMA22,
 754         TRANSFER_FUNCTION_GAMMA24,
 755         TRANSFER_FUNCTION_GAMMA26
 756 };
 757
 758
 759 struct dc_transfer_func {
 760         struct kref refcount;
 761         enum dc_transfer_func_type type;
 762         enum dc_transfer_func_predefined tf;
 763         /* FP16 1.0 reference level in nits, default is 80 nits, only for PQ*/
 764         uint32_t sdr_ref_white_level;
 765         union {
 766                 struct pwl_params pwl;
 767                 struct dc_transfer_func_distributed_points tf_pts;
 768         };
 769 };
 770
 771
 772 union dc_3dlut_state {
 773         struct {
 774                 uint32_t initialized:1;         /*if 3dlut is went through color module for initialization */
 775                 uint32_t rmu_idx_valid:1;       /*if mux settings are valid*/
 776                 uint32_t rmu_mux_num:3;         /*index of mux to use*/
 777                 uint32_t mpc_rmu0_mux:4;        /*select mpcc on mux, one of the following : mpcc0, mpcc1, mpcc2, mpcc3*/
 778                 uint32_t mpc_rmu1_mux:4;
 779                 uint32_t mpc_rmu2_mux:4;
 780                 uint32_t reserved:15;
 781         } bits;
 782         uint32_t raw;
 783 };
 784
 785
 786 struct dc_3dlut {
 787         struct kref refcount;
 788         struct tetrahedral_params lut_3d;
 789         struct fixed31_32 hdr_multiplier;
 790         union dc_3dlut_state state;
 791 };
 792 /*
 793  * This structure is filled in by dc_surface_get_status and contains
 794  * the last requested address and the currently active address so the called
 795  * can determine if there are any outstanding flips
 796  */
 797 struct dc_plane_status {
 798         struct dc_plane_address requested_address;
 799         struct dc_plane_address current_address;
 800         bool is_flip_pending;
 801         bool is_right_eye;
 802 };
 803
 804 union surface_update_flags {
 805
 806         struct {
 807                 uint32_t addr_update:1;
 808                 /* Medium updates */
 809                 uint32_t dcc_change:1;
 810                 uint32_t color_space_change:1;
 811                 uint32_t horizontal_mirror_change:1;
 812                 uint32_t per_pixel_alpha_change:1;
 813                 uint32_t global_alpha_change:1;
 814                 uint32_t hdr_mult:1;
 815                 uint32_t rotation_change:1;
 816                 uint32_t swizzle_change:1;
 817                 uint32_t scaling_change:1;
 818                 uint32_t position_change:1;
 819                 uint32_t in_transfer_func_change:1;
 820                 uint32_t input_csc_change:1;
 821                 uint32_t coeff_reduction_change:1;
 822                 uint32_t output_tf_change:1;
 823                 uint32_t pixel_format_change:1;
 824                 uint32_t plane_size_change:1;
 825                 uint32_t gamut_remap_change:1;
 826
 827                 /* Full updates */
 828                 uint32_t new_plane:1;
 829                 uint32_t bpp_change:1;
 830                 uint32_t gamma_change:1;
 831                 uint32_t bandwidth_change:1;
 832                 uint32_t clock_change:1;
 833                 uint32_t stereo_format_change:1;
 834                 uint32_t full_update:1;
 835         } bits;
 836
 837         uint32_t raw;
 838 };
 839
 840 struct dc_plane_state {
 841         struct dc_plane_address address;
 842         struct dc_plane_flip_time time;
 843         bool triplebuffer_flips;
 844         struct scaling_taps scaling_quality;
 845         struct rect src_rect;
 846         struct rect dst_rect;
 847         struct rect clip_rect;
 848
 849         struct plane_size plane_size;
 850         union dc_tiling_info tiling_info;
 851
 852         struct dc_plane_dcc_param dcc;
 853
 854         struct dc_gamma *gamma_correction;
 855         struct dc_transfer_func *in_transfer_func;
 856         struct dc_bias_and_scale *bias_and_scale;
 857         struct dc_csc_transform input_csc_color_matrix;
 858         struct fixed31_32 coeff_reduction_factor;
 859         struct fixed31_32 hdr_mult;
 860         struct colorspace_transform gamut_remap_matrix;
 861
 862         // TODO: No longer used, remove
 863         struct dc_hdr_static_metadata hdr_static_ctx;
 864
 865         enum dc_color_space color_space;
 866
 867         struct dc_3dlut *lut3d_func;
 868         struct dc_transfer_func *in_shaper_func;
 869         struct dc_transfer_func *blend_tf;
 870
 871 #if defined(CONFIG_DRM_AMD_DC_DCN)
 872         struct dc_transfer_func *gamcor_tf;
 873 #endif
 874         enum surface_pixel_format format;
 875         enum dc_rotation_angle rotation;
 876         enum plane_stereo_format stereo_format;
 877
 878         bool is_tiling_rotated;
 879         bool per_pixel_alpha;
 880         bool global_alpha;
 881         int  global_alpha_value;
 882         bool visible;
 883         bool flip_immediate;
 884         bool horizontal_mirror;
 885         int layer_index;
 886
 887         union surface_update_flags update_flags;
 888         /* private to DC core */
 889         struct dc_plane_status status;
 890         struct dc_context *ctx;
 891
 892         /* HACK: Workaround for forcing full reprogramming under some conditions */
 893         bool force_full_update;
 894
 895         /* private to dc_surface.c */
 896         enum dc_irq_source irq_source;
 897         struct kref refcount;
 898 };
 899
 900 struct dc_plane_info {
 901         struct plane_size plane_size;
 902         union dc_tiling_info tiling_info;
 903         struct dc_plane_dcc_param dcc;
 904         enum surface_pixel_format format;
 905         enum dc_rotation_angle rotation;
 906         enum plane_stereo_format stereo_format;
 907         enum dc_color_space color_space;
 908         bool horizontal_mirror;
 909         bool visible;
 910         bool per_pixel_alpha;
 911         bool global_alpha;
 912         int  global_alpha_value;
 913         bool input_csc_enabled;
 914         int layer_index;
 915 };
 916
 917 struct dc_scaling_info {
 918         struct rect src_rect;
 919         struct rect dst_rect;
 920         struct rect clip_rect;
 921         struct scaling_taps scaling_quality;
 922 };
 923
 924 struct dc_surface_update {
 925         struct dc_plane_state *surface;
 926
 927         /* isr safe update parameters.  null means no updates */
 928         const struct dc_flip_addrs *flip_addr;
 929         const struct dc_plane_info *plane_info;
 930         const struct dc_scaling_info *scaling_info;
 931         struct fixed31_32 hdr_mult;
 932         /* following updates require alloc/sleep/spin that is not isr safe,
 933          * null means no updates
 934          */
 935         const struct dc_gamma *gamma;
 936         const struct dc_transfer_func *in_transfer_func;
 937
 938         const struct dc_csc_transform *input_csc_color_matrix;
 939         const struct fixed31_32 *coeff_reduction_factor;
 940         const struct dc_transfer_func *func_shaper;
 941         const struct dc_3dlut *lut3d_func;
 942         const struct dc_transfer_func *blend_tf;
 943         const struct colorspace_transform *gamut_remap_matrix;
 944 };
 945
 946 /*
 947  * Create a new surface with default parameters;
 948  */
 949 struct dc_plane_state *dc_create_plane_state(struct dc *dc);
 950 const struct dc_plane_status *dc_plane_get_status(
 951                 const struct dc_plane_state *plane_state);
 952
 953 void dc_plane_state_retain(struct dc_plane_state *plane_state);
 954 void dc_plane_state_release(struct dc_plane_state *plane_state);
 955
 956 void dc_gamma_retain(struct dc_gamma *dc_gamma);
 957 void dc_gamma_release(struct dc_gamma **dc_gamma);
 958 struct dc_gamma *dc_create_gamma(void);
 959
 960 void dc_transfer_func_retain(struct dc_transfer_func *dc_tf);
 961 void dc_transfer_func_release(struct dc_transfer_func *dc_tf);
 962 struct dc_transfer_func *dc_create_transfer_func(void);
 963
 964 struct dc_3dlut *dc_create_3dlut_func(void);
 965 void dc_3dlut_func_release(struct dc_3dlut *lut);
 966 void dc_3dlut_func_retain(struct dc_3dlut *lut);
 967 /*
 968  * This structure holds a surface address.  There could be multiple addresses
 969  * in cases such as Stereo 3D, Planar YUV, etc.  Other per-flip attributes such
 970  * as frame durations and DCC format can also be set.
 971  */
 972 struct dc_flip_addrs {
 973         struct dc_plane_address address;
 974         unsigned int flip_timestamp_in_us;
 975         bool flip_immediate;
 976         /* TODO: add flip duration for FreeSync */
 977         bool triplebuffer_flips;
 978 };
 979
 980 void dc_post_update_surfaces_to_stream(
 981                 struct dc *dc);
 982
 983 #include "dc_stream.h"
 984
 985 /*
 986  * Structure to store surface/stream associations for validation
 987  */
 988 struct dc_validation_set {
 989         struct dc_stream_state *stream;
 990         struct dc_plane_state *plane_states[MAX_SURFACES];
 991         uint8_t plane_count;
 992 };
 993
 994 bool dc_validate_seamless_boot_timing(const struct dc *dc,
 995                                 const struct dc_sink *sink,
 996                                 struct dc_crtc_timing *crtc_timing);
 997
 998 enum dc_status dc_validate_plane(struct dc *dc, const struct dc_plane_state *plane_state);
 999
1000 void get_clock_requirements_for_state(struct dc_state *state, struct AsicStateEx *info);
1001
1002 bool dc_set_generic_gpio_for_stereo(bool enable,
1003                 struct gpio_service *gpio_service);
1004
1005 /*
1006  * fast_validate: we return after determining if we can support the new state,
1007  * but before we populate the programming info
1008  */
1009 enum dc_status dc_validate_global_state(
1010                 struct dc *dc,
1011                 struct dc_state *new_ctx,
1012                 bool fast_validate);
1013
1014
1015 void dc_resource_state_construct(
1016                 const struct dc *dc,
1017                 struct dc_state *dst_ctx);
1018
1019 #if defined(CONFIG_DRM_AMD_DC_DCN)
1020 bool dc_acquire_release_mpc_3dlut(
1021                 struct dc *dc, bool acquire,
1022                 struct dc_stream_state *stream,
1023                 struct dc_3dlut **lut,
1024                 struct dc_transfer_func **shaper);
1025 #endif
1026
1027 void dc_resource_state_copy_construct(
1028                 const struct dc_state *src_ctx,
1029                 struct dc_state *dst_ctx);
1030
1031 void dc_resource_state_copy_construct_current(
1032                 const struct dc *dc,
1033                 struct dc_state *dst_ctx);
1034
1035 void dc_resource_state_destruct(struct dc_state *context);
1036
1037 bool dc_resource_is_dsc_encoding_supported(const struct dc *dc);
1038
1039 /*
1040  * TODO update to make it about validation sets
1041  * Set up streams and links associated to drive sinks
1042  * The streams parameter is an absolute set of all active streams.
1043  *
1044  * After this call:
1045  *   Phy, Encoder, Timing Generator are programmed and enabled.
1046  *   New streams are enabled with blank stream; no memory read.
1047  */
1048 bool dc_commit_state(struct dc *dc, struct dc_state *context);
1049
1050 void dc_power_down_on_boot(struct dc *dc);
1051
1052 struct dc_state *dc_create_state(struct dc *dc);
1053 struct dc_state *dc_copy_state(struct dc_state *src_ctx);
1054 void dc_retain_state(struct dc_state *context);
1055 void dc_release_state(struct dc_state *context);
1056
1057 /*******************************************************************************
1058  * Link Interfaces
1059  ******************************************************************************/
1060
1061 struct dpcd_caps {
1062         union dpcd_rev dpcd_rev;
1063         union max_lane_count max_ln_count;
1064         union max_down_spread max_down_spread;
1065         union dprx_feature dprx_feature;
1066
1067         /* valid only for eDP v1.4 or higher*/
1068         uint8_t edp_supported_link_rates_count;
1069         enum dc_link_rate edp_supported_link_rates[8];
1070
1071         /* dongle type (DP converter, CV smart dongle) */
1072         enum display_dongle_type dongle_type;
1073         /* branch device or sink device */
1074         bool is_branch_dev;
1075         /* Dongle's downstream count. */
1076         union sink_count sink_count;
1077         /* If dongle_type == DISPLAY_DONGLE_DP_HDMI_CONVERTER,
1078         indicates 'Frame Sequential-to-lllFrame Pack' conversion capability.*/
1079         struct dc_dongle_caps dongle_caps;
1080
1081         uint32_t sink_dev_id;
1082         int8_t sink_dev_id_str[6];
1083         int8_t sink_hw_revision;
1084         int8_t sink_fw_revision[2];
1085
1086         uint32_t branch_dev_id;
1087         int8_t branch_dev_name[6];
1088         int8_t branch_hw_revision;
1089         int8_t branch_fw_revision[2];
1090
1091         bool allow_invalid_MSA_timing_param;
1092         bool panel_mode_edp;
1093         bool dpcd_display_control_capable;
1094         bool ext_receiver_cap_field_present;
1095         bool dynamic_backlight_capable_edp;
1096         union dpcd_fec_capability fec_cap;
1097         struct dpcd_dsc_capabilities dsc_caps;
1098         struct dc_lttpr_caps lttpr_caps;
1099         struct psr_caps psr_caps;
1100
1101 };
1102
1103 union dpcd_sink_ext_caps {
1104         struct {
1105                 /* 0 - Sink supports backlight adjust via PWM during SDR/HDR mode
1106                  * 1 - Sink supports backlight adjust via AUX during SDR/HDR mode.
1107                  */
1108                 uint8_t sdr_aux_backlight_control : 1;
1109                 uint8_t hdr_aux_backlight_control : 1;
1110                 uint8_t reserved_1 : 2;
1111                 uint8_t oled : 1;
1112                 uint8_t reserved : 3;
1113         } bits;
1114         uint8_t raw;
1115 };
1116
1117 #if defined(CONFIG_DRM_AMD_DC_HDCP)
1118 union hdcp_rx_caps {
1119         struct {
1120                 uint8_t version;
1121                 uint8_t reserved;
1122                 struct {
1123                         uint8_t repeater        : 1;
1124                         uint8_t hdcp_capable    : 1;
1125                         uint8_t reserved        : 6;
1126                 } byte0;
1127         } fields;
1128         uint8_t raw[3];
1129 };
1130
1131 union hdcp_bcaps {
1132         struct {
1133                 uint8_t HDCP_CAPABLE:1;
1134                 uint8_t REPEATER:1;
1135                 uint8_t RESERVED:6;
1136         } bits;
1137         uint8_t raw;
1138 };
1139
1140 struct hdcp_caps {
1141         union hdcp_rx_caps rx_caps;
1142         union hdcp_bcaps bcaps;
1143 };
1144 #endif
1145
1146 #include "dc_link.h"
1147
1148 #if defined(CONFIG_DRM_AMD_DC_DCN)
1149 uint32_t dc_get_opp_for_plane(struct dc *dc, struct dc_plane_state *plane);
1150
1151 #endif
1152 /*******************************************************************************
1153  * Sink Interfaces - A sink corresponds to a display output device
1154  ******************************************************************************/
1155
1156 struct dc_container_id {
1157         // 128bit GUID in binary form
1158         unsigned char  guid[16];
1159         // 8 byte port ID -> ELD.PortID
1160         unsigned int   portId[2];
1161         // 128bit GUID in binary formufacturer name -> ELD.ManufacturerName
1162         unsigned short manufacturerName;
1163         // 2 byte product code -> ELD.ProductCode
1164         unsigned short productCode;
1165 };
1166
1167
1168 struct dc_sink_dsc_caps {
1169         // 'true' if these are virtual DPCD's DSC caps (immediately upstream of sink in MST topology),
1170         // 'false' if they are sink's DSC caps
1171         bool is_virtual_dpcd_dsc;
1172         struct dsc_dec_dpcd_caps dsc_dec_caps;
1173 };
1174
1175 struct dc_sink_fec_caps {
1176         bool is_rx_fec_supported;
1177         bool is_topology_fec_supported;
1178 };
1179
1180 /*
1181  * The sink structure contains EDID and other display device properties
1182  */
1183 struct dc_sink {
1184         enum signal_type sink_signal;
1185         struct dc_edid dc_edid; /* raw edid */
1186         struct dc_edid_caps edid_caps; /* parse display caps */
1187         struct dc_container_id *dc_container_id;
1188         uint32_t dongle_max_pix_clk;
1189         void *priv;
1190         struct stereo_3d_features features_3d[TIMING_3D_FORMAT_MAX];
1191         bool converter_disable_audio;
1192
1193         struct dc_sink_dsc_caps dsc_caps;
1194         struct dc_sink_fec_caps fec_caps;
1195
1196         bool is_vsc_sdp_colorimetry_supported;
1197
1198         /* private to DC core */
1199         struct dc_link *link;
1200         struct dc_context *ctx;
1201
1202         uint32_t sink_id;
1203
1204         /* private to dc_sink.c */
1205         // refcount must be the last member in dc_sink, since we want the
1206         // sink structure to be logically cloneable up to (but not including)
1207         // refcount
1208         struct kref refcount;
1209 };
1210
1211 void dc_sink_retain(struct dc_sink *sink);
1212 void dc_sink_release(struct dc_sink *sink);
1213
1214 struct dc_sink_init_data {
1215         enum signal_type sink_signal;
1216         struct dc_link *link;
1217         uint32_t dongle_max_pix_clk;
1218         bool converter_disable_audio;
1219 };
1220
1221 struct dc_sink *dc_sink_create(const struct dc_sink_init_data *init_params);
1222
1223 /* Newer interfaces  */
1224 struct dc_cursor {
1225         struct dc_plane_address address;
1226         struct dc_cursor_attributes attributes;
1227 };
1228
1229
1230 /*******************************************************************************
1231  * Interrupt interfaces
1232  ******************************************************************************/
1233 enum dc_irq_source dc_interrupt_to_irq_source(
1234                 struct dc *dc,
1235                 uint32_t src_id,
1236                 uint32_t ext_id);
1237 bool dc_interrupt_set(struct dc *dc, enum dc_irq_source src, bool enable);
1238 void dc_interrupt_ack(struct dc *dc, enum dc_irq_source src);
1239 enum dc_irq_source dc_get_hpd_irq_source_at_index(
1240                 struct dc *dc, uint32_t link_index);
1241
1242 /*******************************************************************************
1243  * Power Interfaces
1244  ******************************************************************************/
1245
1246 void dc_set_power_state(
1247                 struct dc *dc,
1248                 enum dc_acpi_cm_power_state power_state);
1249 void dc_resume(struct dc *dc);
1250
1251 void dc_power_down_on_boot(struct dc *dc);
1252
1253 #if defined(CONFIG_DRM_AMD_DC_HDCP)
1254 /*
1255  * HDCP Interfaces
1256  */
1257 enum hdcp_message_status dc_process_hdcp_msg(
1258                 enum signal_type signal,
1259                 struct dc_link *link,
1260                 struct hdcp_protection_message *message_info);
1261 #endif
1262 bool dc_is_dmcu_initialized(struct dc *dc);
1263
1264 enum dc_status dc_set_clock(struct dc *dc, enum dc_clock_type clock_type, uint32_t clk_khz, uint32_t stepping);
1265 void dc_get_clock(struct dc *dc, enum dc_clock_type clock_type, struct dc_clock_config *clock_cfg);
1266 #if defined(CONFIG_DRM_AMD_DC_DCN)
1267
1268 bool dc_is_plane_eligible_for_idle_optimizations(struct dc *dc,
1269                                                  struct dc_plane_state *plane);
1270
1271 void dc_allow_idle_optimizations(struct dc *dc, bool allow);
1272
1273 /*
1274  * blank all streams, and set min and max memory clock to
1275  * lowest and highest DPM level, respectively
1276  */
1277 void dc_unlock_memory_clock_frequency(struct dc *dc);
1278
1279 /*
1280  * set min memory clock to the min required for current mode,
1281  * max to maxDPM, and unblank streams
1282  */
1283 void dc_lock_memory_clock_frequency(struct dc *dc);
1284
1285 /* cleanup on driver unload */
1286 void dc_hardware_release(struct dc *dc);
1287
1288 #endif
1289
1290 bool dc_set_psr_allow_active(struct dc *dc, bool enable);
1291
1292 /*******************************************************************************
1293  * DSC Interfaces
1294  ******************************************************************************/
1295 #include "dc_dsc.h"
1296 #endif /* DC_INTERFACE_H_ */