drivers/gpu/drm/amd/amdgpu/amdgpu_drv.c

   1 /*
   2  * Copyright 2000 VA Linux Systems, Inc., Sunnyvale, California.
   3  * All Rights Reserved.
   4  *
   5  * Permission is hereby granted, free of charge, to any person obtaining a
   6  * copy of this software and associated documentation files (the "Software"),
   7  * to deal in the Software without restriction, including without limitation
   8  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   9  * and/or sell copies of the Software, and to permit persons to whom the
  10  * Software is furnished to do so, subject to the following conditions:
  11  *
  12  * The above copyright notice and this permission notice (including the next
  13  * paragraph) shall be included in all copies or substantial portions of the
  14  * Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * VA LINUX SYSTEMS AND/OR ITS SUPPLIERS BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  */
  24
  25 #include <drm/amdgpu_drm.h>
  26 #include <drm/drm_drv.h>
  27 #include <drm/drm_gem.h>
  28 #include <drm/drm_vblank.h>
  29 #include "amdgpu_drv.h"
  30
  31 #include <drm/drm_pciids.h>
  32 #include <linux/console.h>
  33 #include <linux/module.h>
  34 #include <linux/pci.h>
  35 #include <linux/pm_runtime.h>
  36 #include <linux/vga_switcheroo.h>
  37 #include <drm/drm_probe_helper.h>
  38 #include <linux/mmu_notifier.h>
  39
  40 #include "amdgpu.h"
  41 #include "amdgpu_irq.h"
  42 #include "amdgpu_dma_buf.h"
  43
  44 #include "amdgpu_amdkfd.h"
  45
  46 #include "amdgpu_ras.h"
  47
  48 /*
  49  * KMS wrapper.
  50  * - 3.0.0 - initial driver
  51  * - 3.1.0 - allow reading more status registers (GRBM, SRBM, SDMA, CP)
  52  * - 3.2.0 - GFX8: Uses EOP_TC_WB_ACTION_EN, so UMDs don't have to do the same
  53  *           at the end of IBs.
  54  * - 3.3.0 - Add VM support for UVD on supported hardware.
  55  * - 3.4.0 - Add AMDGPU_INFO_NUM_EVICTIONS.
  56  * - 3.5.0 - Add support for new UVD_NO_OP register.
  57  * - 3.6.0 - kmd involves use CONTEXT_CONTROL in ring buffer.
  58  * - 3.7.0 - Add support for VCE clock list packet
  59  * - 3.8.0 - Add support raster config init in the kernel
  60  * - 3.9.0 - Add support for memory query info about VRAM and GTT.
  61  * - 3.10.0 - Add support for new fences ioctl, new gem ioctl flags
  62  * - 3.11.0 - Add support for sensor query info (clocks, temp, etc).
  63  * - 3.12.0 - Add query for double offchip LDS buffers
  64  * - 3.13.0 - Add PRT support
  65  * - 3.14.0 - Fix race in amdgpu_ctx_get_fence() and note new functionality
  66  * - 3.15.0 - Export more gpu info for gfx9
  67  * - 3.16.0 - Add reserved vmid support
  68  * - 3.17.0 - Add AMDGPU_NUM_VRAM_CPU_PAGE_FAULTS.
  69  * - 3.18.0 - Export gpu always on cu bitmap
  70  * - 3.19.0 - Add support for UVD MJPEG decode
  71  * - 3.20.0 - Add support for local BOs
  72  * - 3.21.0 - Add DRM_AMDGPU_FENCE_TO_HANDLE ioctl
  73  * - 3.22.0 - Add DRM_AMDGPU_SCHED ioctl
  74  * - 3.23.0 - Add query for VRAM lost counter
  75  * - 3.24.0 - Add high priority compute support for gfx9
  76  * - 3.25.0 - Add support for sensor query info (stable pstate sclk/mclk).
  77  * - 3.26.0 - GFX9: Process AMDGPU_IB_FLAG_TC_WB_NOT_INVALIDATE.
  78  * - 3.27.0 - Add new chunk to to AMDGPU_CS to enable BO_LIST creation.
  79  * - 3.28.0 - Add AMDGPU_CHUNK_ID_SCHEDULED_DEPENDENCIES
  80  * - 3.29.0 - Add AMDGPU_IB_FLAG_RESET_GDS_MAX_WAVE_ID
  81  * - 3.30.0 - Add AMDGPU_SCHED_OP_CONTEXT_PRIORITY_OVERRIDE.
  82  * - 3.31.0 - Add support for per-flip tiling attribute changes with DC
  83  * - 3.32.0 - Add syncobj timeline support to AMDGPU_CS.
  84  * - 3.33.0 - Fixes for GDS ENOMEM failures in AMDGPU_CS.
  85  * - 3.34.0 - Non-DC can flip correctly between buffers with different pitches
  86  * - 3.35.0 - Add drm_amdgpu_info_device::tcc_disabled_mask
  87  * - 3.36.0 - Allow reading more status registers on si/cik
  88  * - 3.37.0 - L2 is invalidated before SDMA IBs, needed for correctness
  89  */
  90 #define KMS_DRIVER_MAJOR        3
  91 #define KMS_DRIVER_MINOR        37
  92 #define KMS_DRIVER_PATCHLEVEL   0
  93
  94 int amdgpu_vram_limit = 0;
  95 int amdgpu_vis_vram_limit = 0;
  96 int amdgpu_gart_size = -1; /* auto */
  97 int amdgpu_gtt_size = -1; /* auto */
  98 int amdgpu_moverate = -1; /* auto */
  99 int amdgpu_benchmarking = 0;
 100 int amdgpu_testing = 0;
 101 int amdgpu_audio = -1;
 102 int amdgpu_disp_priority = 0;
 103 int amdgpu_hw_i2c = 0;
 104 int amdgpu_pcie_gen2 = -1;
 105 int amdgpu_msi = -1;
 106 char amdgpu_lockup_timeout[AMDGPU_MAX_TIMEOUT_PARAM_LENGTH];
 107 int amdgpu_dpm = -1;
 108 int amdgpu_fw_load_type = -1;
 109 int amdgpu_aspm = -1;
 110 int amdgpu_runtime_pm = -1;
 111 uint amdgpu_ip_block_mask = 0xffffffff;
 112 int amdgpu_bapm = -1;
 113 int amdgpu_deep_color = 0;
 114 int amdgpu_vm_size = -1;
 115 int amdgpu_vm_fragment_size = -1;
 116 int amdgpu_vm_block_size = -1;
 117 int amdgpu_vm_fault_stop = 0;
 118 int amdgpu_vm_debug = 0;
 119 int amdgpu_vm_update_mode = -1;
 120 int amdgpu_exp_hw_support = 0;
 121 int amdgpu_dc = -1;
 122 int amdgpu_sched_jobs = 32;
 123 int amdgpu_sched_hw_submission = 2;
 124 uint amdgpu_pcie_gen_cap = 0;
 125 uint amdgpu_pcie_lane_cap = 0;
 126 uint amdgpu_cg_mask = 0xffffffff;
 127 uint amdgpu_pg_mask = 0xffffffff;
 128 uint amdgpu_sdma_phase_quantum = 32;
 129 char *amdgpu_disable_cu = NULL;
 130 char *amdgpu_virtual_display = NULL;
 131 /* OverDrive(bit 14) disabled by default*/
 132 uint amdgpu_pp_feature_mask = 0xffffbfff;
 133 uint amdgpu_force_long_training = 0;
 134 int amdgpu_job_hang_limit = 0;
 135 int amdgpu_lbpw = -1;
 136 int amdgpu_compute_multipipe = -1;
 137 int amdgpu_gpu_recovery = -1; /* auto */
 138 int amdgpu_emu_mode = 0;
 139 uint amdgpu_smu_memory_pool_size = 0;
 140 /* FBC (bit 0) disabled by default*/
 141 uint amdgpu_dc_feature_mask = 0;
 142 int amdgpu_async_gfx_ring = 1;
 143 int amdgpu_mcbp = 0;
 144 int amdgpu_discovery = -1;
 145 int amdgpu_mes = 0;
 146 int amdgpu_noretry;
 147 int amdgpu_force_asic_type = -1;
 148
 149 struct amdgpu_mgpu_info mgpu_info = {
 150         .mutex = __MUTEX_INITIALIZER(mgpu_info.mutex),
 151 };
 152 int amdgpu_ras_enable = -1;
 153 uint amdgpu_ras_mask = 0xffffffff;
 154
 155 /**
 156  * DOC: vramlimit (int)
 157  * Restrict the total amount of VRAM in MiB for testing.  The default is 0 (Use full VRAM).
 158  */
 159 MODULE_PARM_DESC(vramlimit, "Restrict VRAM for testing, in megabytes");
 160 module_param_named(vramlimit, amdgpu_vram_limit, int, 0600);
 161
 162 /**
 163  * DOC: vis_vramlimit (int)
 164  * Restrict the amount of CPU visible VRAM in MiB for testing.  The default is 0 (Use full CPU visible VRAM).
 165  */
 166 MODULE_PARM_DESC(vis_vramlimit, "Restrict visible VRAM for testing, in megabytes");
 167 module_param_named(vis_vramlimit, amdgpu_vis_vram_limit, int, 0444);
 168
 169 /**
 170  * DOC: gartsize (uint)
 171  * Restrict the size of GART in Mib (32, 64, etc.) for testing. The default is -1 (The size depends on asic).
 172  */
 173 MODULE_PARM_DESC(gartsize, "Size of GART to setup in megabytes (32, 64, etc., -1=auto)");
 174 module_param_named(gartsize, amdgpu_gart_size, uint, 0600);
 175
 176 /**
 177  * DOC: gttsize (int)
 178  * Restrict the size of GTT domain in MiB for testing. The default is -1 (It's VRAM size if 3GB < VRAM < 3/4 RAM,
 179  * otherwise 3/4 RAM size).
 180  */
 181 MODULE_PARM_DESC(gttsize, "Size of the GTT domain in megabytes (-1 = auto)");
 182 module_param_named(gttsize, amdgpu_gtt_size, int, 0600);
 183
 184 /**
 185  * DOC: moverate (int)
 186  * Set maximum buffer migration rate in MB/s. The default is -1 (8 MB/s).
 187  */
 188 MODULE_PARM_DESC(moverate, "Maximum buffer migration rate in MB/s. (32, 64, etc., -1=auto, 0=1=disabled)");
 189 module_param_named(moverate, amdgpu_moverate, int, 0600);
 190
 191 /**
 192  * DOC: benchmark (int)
 193  * Run benchmarks. The default is 0 (Skip benchmarks).
 194  */
 195 MODULE_PARM_DESC(benchmark, "Run benchmark");
 196 module_param_named(benchmark, amdgpu_benchmarking, int, 0444);
 197
 198 /**
 199  * DOC: test (int)
 200  * Test BO GTT->VRAM and VRAM->GTT GPU copies. The default is 0 (Skip test, only set 1 to run test).
 201  */
 202 MODULE_PARM_DESC(test, "Run tests");
 203 module_param_named(test, amdgpu_testing, int, 0444);
 204
 205 /**
 206  * DOC: audio (int)
 207  * Set HDMI/DPAudio. Only affects non-DC display handling. The default is -1 (Enabled), set 0 to disabled it.
 208  */
 209 MODULE_PARM_DESC(audio, "Audio enable (-1 = auto, 0 = disable, 1 = enable)");
 210 module_param_named(audio, amdgpu_audio, int, 0444);
 211
 212 /**
 213  * DOC: disp_priority (int)
 214  * Set display Priority (1 = normal, 2 = high). Only affects non-DC display handling. The default is 0 (auto).
 215  */
 216 MODULE_PARM_DESC(disp_priority, "Display Priority (0 = auto, 1 = normal, 2 = high)");
 217 module_param_named(disp_priority, amdgpu_disp_priority, int, 0444);
 218
 219 /**
 220  * DOC: hw_i2c (int)
 221  * To enable hw i2c engine. Only affects non-DC display handling. The default is 0 (Disabled).
 222  */
 223 MODULE_PARM_DESC(hw_i2c, "hw i2c engine enable (0 = disable)");
 224 module_param_named(hw_i2c, amdgpu_hw_i2c, int, 0444);
 225
 226 /**
 227  * DOC: pcie_gen2 (int)
 228  * To disable PCIE Gen2/3 mode (0 = disable, 1 = enable). The default is -1 (auto, enabled).
 229  */
 230 MODULE_PARM_DESC(pcie_gen2, "PCIE Gen2 mode (-1 = auto, 0 = disable, 1 = enable)");
 231 module_param_named(pcie_gen2, amdgpu_pcie_gen2, int, 0444);
 232
 233 /**
 234  * DOC: msi (int)
 235  * To disable Message Signaled Interrupts (MSI) functionality (1 = enable, 0 = disable). The default is -1 (auto, enabled).
 236  */
 237 MODULE_PARM_DESC(msi, "MSI support (1 = enable, 0 = disable, -1 = auto)");
 238 module_param_named(msi, amdgpu_msi, int, 0444);
 239
 240 /**
 241  * DOC: lockup_timeout (string)
 242  * Set GPU scheduler timeout value in ms.
 243  *
 244  * The format can be [Non-Compute] or [GFX,Compute,SDMA,Video]. That is there can be one or
 245  * multiple values specified. 0 and negative values are invalidated. They will be adjusted
 246  * to the default timeout.
 247  *
 248  * - With one value specified, the setting will apply to all non-compute jobs.
 249  * - With multiple values specified, the first one will be for GFX.
 250  *   The second one is for Compute. The third and fourth ones are
 251  *   for SDMA and Video.
 252  *
 253  * By default(with no lockup_timeout settings), the timeout for all non-compute(GFX, SDMA and Video)
 254  * jobs is 10000. And there is no timeout enforced on compute jobs.
 255  */
 256 MODULE_PARM_DESC(lockup_timeout, "GPU lockup timeout in ms (default: for bare metal 10000 for non-compute jobs and infinity timeout for compute jobs; "
 257                 "for passthrough or sriov, 10000 for all jobs."
 258                 " 0: keep default value. negative: infinity timeout), "
 259                 "format: for bare metal [Non-Compute] or [GFX,Compute,SDMA,Video]; "
 260                 "for passthrough or sriov [all jobs] or [GFX,Compute,SDMA,Video].");
 261 module_param_string(lockup_timeout, amdgpu_lockup_timeout, sizeof(amdgpu_lockup_timeout), 0444);
 262
 263 /**
 264  * DOC: dpm (int)
 265  * Override for dynamic power management setting
 266  * (0 = disable, 1 = enable, 2 = enable sw smu driver for vega20)
 267  * The default is -1 (auto).
 268  */
 269 MODULE_PARM_DESC(dpm, "DPM support (1 = enable, 0 = disable, -1 = auto)");
 270 module_param_named(dpm, amdgpu_dpm, int, 0444);
 271
 272 /**
 273  * DOC: fw_load_type (int)
 274  * Set different firmware loading type for debugging (0 = direct, 1 = SMU, 2 = PSP). The default is -1 (auto).
 275  */
 276 MODULE_PARM_DESC(fw_load_type, "firmware loading type (0 = direct, 1 = SMU, 2 = PSP, -1 = auto)");
 277 module_param_named(fw_load_type, amdgpu_fw_load_type, int, 0444);
 278
 279 /**
 280  * DOC: aspm (int)
 281  * To disable ASPM (1 = enable, 0 = disable). The default is -1 (auto, enabled).
 282  */
 283 MODULE_PARM_DESC(aspm, "ASPM support (1 = enable, 0 = disable, -1 = auto)");
 284 module_param_named(aspm, amdgpu_aspm, int, 0444);
 285
 286 /**
 287  * DOC: runpm (int)
 288  * Override for runtime power management control for dGPUs in PX/HG laptops. The amdgpu driver can dynamically power down
 289  * the dGPU on PX/HG laptops when it is idle. The default is -1 (auto enable). Setting the value to 0 disables this functionality.
 290  */
 291 MODULE_PARM_DESC(runpm, "PX runtime pm (1 = force enable, 0 = disable, -1 = PX only default)");
 292 module_param_named(runpm, amdgpu_runtime_pm, int, 0444);
 293
 294 /**
 295  * DOC: ip_block_mask (uint)
 296  * Override what IP blocks are enabled on the GPU. Each GPU is a collection of IP blocks (gfx, display, video, etc.).
 297  * Use this parameter to disable specific blocks. Note that the IP blocks do not have a fixed index. Some asics may not have
 298  * some IPs or may include multiple instances of an IP so the ordering various from asic to asic. See the driver output in
 299  * the kernel log for the list of IPs on the asic. The default is 0xffffffff (enable all blocks on a device).
 300  */
 301 MODULE_PARM_DESC(ip_block_mask, "IP Block Mask (all blocks enabled (default))");
 302 module_param_named(ip_block_mask, amdgpu_ip_block_mask, uint, 0444);
 303
 304 /**
 305  * DOC: bapm (int)
 306  * Bidirectional Application Power Management (BAPM) used to dynamically share TDP between CPU and GPU. Set value 0 to disable it.
 307  * The default -1 (auto, enabled)
 308  */
 309 MODULE_PARM_DESC(bapm, "BAPM support (1 = enable, 0 = disable, -1 = auto)");
 310 module_param_named(bapm, amdgpu_bapm, int, 0444);
 311
 312 /**
 313  * DOC: deep_color (int)
 314  * Set 1 to enable Deep Color support. Only affects non-DC display handling. The default is 0 (disabled).
 315  */
 316 MODULE_PARM_DESC(deep_color, "Deep Color support (1 = enable, 0 = disable (default))");
 317 module_param_named(deep_color, amdgpu_deep_color, int, 0444);
 318
 319 /**
 320  * DOC: vm_size (int)
 321  * Override the size of the GPU's per client virtual address space in GiB.  The default is -1 (automatic for each asic).
 322  */
 323 MODULE_PARM_DESC(vm_size, "VM address space size in gigabytes (default 64GB)");
 324 module_param_named(vm_size, amdgpu_vm_size, int, 0444);
 325
 326 /**
 327  * DOC: vm_fragment_size (int)
 328  * Override VM fragment size in bits (4, 5, etc. 4 = 64K, 9 = 2M). The default is -1 (automatic for each asic).
 329  */
 330 MODULE_PARM_DESC(vm_fragment_size, "VM fragment size in bits (4, 5, etc. 4 = 64K (default), Max 9 = 2M)");
 331 module_param_named(vm_fragment_size, amdgpu_vm_fragment_size, int, 0444);
 332
 333 /**
 334  * DOC: vm_block_size (int)
 335  * Override VM page table size in bits (default depending on vm_size and hw setup). The default is -1 (automatic for each asic).
 336  */
 337 MODULE_PARM_DESC(vm_block_size, "VM page table size in bits (default depending on vm_size)");
 338 module_param_named(vm_block_size, amdgpu_vm_block_size, int, 0444);
 339
 340 /**
 341  * DOC: vm_fault_stop (int)
 342  * Stop on VM fault for debugging (0 = never, 1 = print first, 2 = always). The default is 0 (No stop).
 343  */
 344 MODULE_PARM_DESC(vm_fault_stop, "Stop on VM fault (0 = never (default), 1 = print first, 2 = always)");
 345 module_param_named(vm_fault_stop, amdgpu_vm_fault_stop, int, 0444);
 346
 347 /**
 348  * DOC: vm_debug (int)
 349  * Debug VM handling (0 = disabled, 1 = enabled). The default is 0 (Disabled).
 350  */
 351 MODULE_PARM_DESC(vm_debug, "Debug VM handling (0 = disabled (default), 1 = enabled)");
 352 module_param_named(vm_debug, amdgpu_vm_debug, int, 0644);
 353
 354 /**
 355  * DOC: vm_update_mode (int)
 356  * Override VM update mode. VM updated by using CPU (0 = never, 1 = Graphics only, 2 = Compute only, 3 = Both). The default
 357  * is -1 (Only in large BAR(LB) systems Compute VM tables will be updated by CPU, otherwise 0, never).
 358  */
 359 MODULE_PARM_DESC(vm_update_mode, "VM update using CPU (0 = never (default except for large BAR(LB)), 1 = Graphics only, 2 = Compute only (default for LB), 3 = Both");
 360 module_param_named(vm_update_mode, amdgpu_vm_update_mode, int, 0444);
 361
 362 /**
 363  * DOC: exp_hw_support (int)
 364  * Enable experimental hw support (1 = enable). The default is 0 (disabled).
 365  */
 366 MODULE_PARM_DESC(exp_hw_support, "experimental hw support (1 = enable, 0 = disable (default))");
 367 module_param_named(exp_hw_support, amdgpu_exp_hw_support, int, 0444);
 368
 369 /**
 370  * DOC: dc (int)
 371  * Disable/Enable Display Core driver for debugging (1 = enable, 0 = disable). The default is -1 (automatic for each asic).
 372  */
 373 MODULE_PARM_DESC(dc, "Display Core driver (1 = enable, 0 = disable, -1 = auto (default))");
 374 module_param_named(dc, amdgpu_dc, int, 0444);
 375
 376 /**
 377  * DOC: sched_jobs (int)
 378  * Override the max number of jobs supported in the sw queue. The default is 32.
 379  */
 380 MODULE_PARM_DESC(sched_jobs, "the max number of jobs supported in the sw queue (default 32)");
 381 module_param_named(sched_jobs, amdgpu_sched_jobs, int, 0444);
 382
 383 /**
 384  * DOC: sched_hw_submission (int)
 385  * Override the max number of HW submissions. The default is 2.
 386  */
 387 MODULE_PARM_DESC(sched_hw_submission, "the max number of HW submissions (default 2)");
 388 module_param_named(sched_hw_submission, amdgpu_sched_hw_submission, int, 0444);
 389
 390 /**
 391  * DOC: ppfeaturemask (uint)
 392  * Override power features enabled. See enum PP_FEATURE_MASK in drivers/gpu/drm/amd/include/amd_shared.h.
 393  * The default is the current set of stable power features.
 394  */
 395 MODULE_PARM_DESC(ppfeaturemask, "all power features enabled (default))");
 396 module_param_named(ppfeaturemask, amdgpu_pp_feature_mask, uint, 0444);
 397
 398 /**
 399  * DOC: forcelongtraining (uint)
 400  * Force long memory training in resume.
 401  * The default is zero, indicates short training in resume.
 402  */
 403 MODULE_PARM_DESC(forcelongtraining, "force memory long training");
 404 module_param_named(forcelongtraining, amdgpu_force_long_training, uint, 0444);
 405
 406 /**
 407  * DOC: pcie_gen_cap (uint)
 408  * Override PCIE gen speed capabilities. See the CAIL flags in drivers/gpu/drm/amd/include/amd_pcie.h.
 409  * The default is 0 (automatic for each asic).
 410  */
 411 MODULE_PARM_DESC(pcie_gen_cap, "PCIE Gen Caps (0: autodetect (default))");
 412 module_param_named(pcie_gen_cap, amdgpu_pcie_gen_cap, uint, 0444);
 413
 414 /**
 415  * DOC: pcie_lane_cap (uint)
 416  * Override PCIE lanes capabilities. See the CAIL flags in drivers/gpu/drm/amd/include/amd_pcie.h.
 417  * The default is 0 (automatic for each asic).
 418  */
 419 MODULE_PARM_DESC(pcie_lane_cap, "PCIE Lane Caps (0: autodetect (default))");
 420 module_param_named(pcie_lane_cap, amdgpu_pcie_lane_cap, uint, 0444);
 421
 422 /**
 423  * DOC: cg_mask (uint)
 424  * Override Clockgating features enabled on GPU (0 = disable clock gating). See the AMD_CG_SUPPORT flags in
 425  * drivers/gpu/drm/amd/include/amd_shared.h. The default is 0xffffffff (all enabled).
 426  */
 427 MODULE_PARM_DESC(cg_mask, "Clockgating flags mask (0 = disable clock gating)");
 428 module_param_named(cg_mask, amdgpu_cg_mask, uint, 0444);
 429
 430 /**
 431  * DOC: pg_mask (uint)
 432  * Override Powergating features enabled on GPU (0 = disable power gating). See the AMD_PG_SUPPORT flags in
 433  * drivers/gpu/drm/amd/include/amd_shared.h. The default is 0xffffffff (all enabled).
 434  */
 435 MODULE_PARM_DESC(pg_mask, "Powergating flags mask (0 = disable power gating)");
 436 module_param_named(pg_mask, amdgpu_pg_mask, uint, 0444);
 437
 438 /**
 439  * DOC: sdma_phase_quantum (uint)
 440  * Override SDMA context switch phase quantum (x 1K GPU clock cycles, 0 = no change). The default is 32.
 441  */
 442 MODULE_PARM_DESC(sdma_phase_quantum, "SDMA context switch phase quantum (x 1K GPU clock cycles, 0 = no change (default 32))");
 443 module_param_named(sdma_phase_quantum, amdgpu_sdma_phase_quantum, uint, 0444);
 444
 445 /**
 446  * DOC: disable_cu (charp)
 447  * Set to disable CUs (It's set like se.sh.cu,...). The default is NULL.
 448  */
 449 MODULE_PARM_DESC(disable_cu, "Disable CUs (se.sh.cu,...)");
 450 module_param_named(disable_cu, amdgpu_disable_cu, charp, 0444);
 451
 452 /**
 453  * DOC: virtual_display (charp)
 454  * Set to enable virtual display feature. This feature provides a virtual display hardware on headless boards
 455  * or in virtualized environments. It will be set like xxxx:xx:xx.x,x;xxxx:xx:xx.x,x. It's the pci address of
 456  * the device, plus the number of crtcs to expose. E.g., 0000:26:00.0,4 would enable 4 virtual crtcs on the pci
 457  * device at 26:00.0. The default is NULL.
 458  */
 459 MODULE_PARM_DESC(virtual_display,
 460                  "Enable virtual display feature (the virtual_display will be set like xxxx:xx:xx.x,x;xxxx:xx:xx.x,x)");
 461 module_param_named(virtual_display, amdgpu_virtual_display, charp, 0444);
 462
 463 /**
 464  * DOC: job_hang_limit (int)
 465  * Set how much time allow a job hang and not drop it. The default is 0.
 466  */
 467 MODULE_PARM_DESC(job_hang_limit, "how much time allow a job hang and not drop it (default 0)");
 468 module_param_named(job_hang_limit, amdgpu_job_hang_limit, int ,0444);
 469
 470 /**
 471  * DOC: lbpw (int)
 472  * Override Load Balancing Per Watt (LBPW) support (1 = enable, 0 = disable). The default is -1 (auto, enabled).
 473  */
 474 MODULE_PARM_DESC(lbpw, "Load Balancing Per Watt (LBPW) support (1 = enable, 0 = disable, -1 = auto)");
 475 module_param_named(lbpw, amdgpu_lbpw, int, 0444);
 476
 477 MODULE_PARM_DESC(compute_multipipe, "Force compute queues to be spread across pipes (1 = enable, 0 = disable, -1 = auto)");
 478 module_param_named(compute_multipipe, amdgpu_compute_multipipe, int, 0444);
 479
 480 /**
 481  * DOC: gpu_recovery (int)
 482  * Set to enable GPU recovery mechanism (1 = enable, 0 = disable). The default is -1 (auto, disabled except SRIOV).
 483  */
 484 MODULE_PARM_DESC(gpu_recovery, "Enable GPU recovery mechanism, (1 = enable, 0 = disable, -1 = auto)");
 485 module_param_named(gpu_recovery, amdgpu_gpu_recovery, int, 0444);
 486
 487 /**
 488  * DOC: emu_mode (int)
 489  * Set value 1 to enable emulation mode. This is only needed when running on an emulator. The default is 0 (disabled).
 490  */
 491 MODULE_PARM_DESC(emu_mode, "Emulation mode, (1 = enable, 0 = disable)");
 492 module_param_named(emu_mode, amdgpu_emu_mode, int, 0444);
 493
 494 /**
 495  * DOC: ras_enable (int)
 496  * Enable RAS features on the GPU (0 = disable, 1 = enable, -1 = auto (default))
 497  */
 498 MODULE_PARM_DESC(ras_enable, "Enable RAS features on the GPU (0 = disable, 1 = enable, -1 = auto (default))");
 499 module_param_named(ras_enable, amdgpu_ras_enable, int, 0444);
 500
 501 /**
 502  * DOC: ras_mask (uint)
 503  * Mask of RAS features to enable (default 0xffffffff), only valid when ras_enable == 1
 504  * See the flags in drivers/gpu/drm/amd/amdgpu/amdgpu_ras.h
 505  */
 506 MODULE_PARM_DESC(ras_mask, "Mask of RAS features to enable (default 0xffffffff), only valid when ras_enable == 1");
 507 module_param_named(ras_mask, amdgpu_ras_mask, uint, 0444);
 508
 509 /**
 510  * DOC: si_support (int)
 511  * Set SI support driver. This parameter works after set config CONFIG_DRM_AMDGPU_SI. For SI asic, when radeon driver is enabled,
 512  * set value 0 to use radeon driver, while set value 1 to use amdgpu driver. The default is using radeon driver when it available,
 513  * otherwise using amdgpu driver.
 514  */
 515 #ifdef CONFIG_DRM_AMDGPU_SI
 516
 517 #if defined(CONFIG_DRM_RADEON) || defined(CONFIG_DRM_RADEON_MODULE)
 518 int amdgpu_si_support = 0;
 519 MODULE_PARM_DESC(si_support, "SI support (1 = enabled, 0 = disabled (default))");
 520 #else
 521 int amdgpu_si_support = 1;
 522 MODULE_PARM_DESC(si_support, "SI support (1 = enabled (default), 0 = disabled)");
 523 #endif
 524
 525 module_param_named(si_support, amdgpu_si_support, int, 0444);
 526 #endif
 527
 528 /**
 529  * DOC: cik_support (int)
 530  * Set CIK support driver. This parameter works after set config CONFIG_DRM_AMDGPU_CIK. For CIK asic, when radeon driver is enabled,
 531  * set value 0 to use radeon driver, while set value 1 to use amdgpu driver. The default is using radeon driver when it available,
 532  * otherwise using amdgpu driver.
 533  */
 534 #ifdef CONFIG_DRM_AMDGPU_CIK
 535
 536 #if defined(CONFIG_DRM_RADEON) || defined(CONFIG_DRM_RADEON_MODULE)
 537 int amdgpu_cik_support = 0;
 538 MODULE_PARM_DESC(cik_support, "CIK support (1 = enabled, 0 = disabled (default))");
 539 #else
 540 int amdgpu_cik_support = 1;
 541 MODULE_PARM_DESC(cik_support, "CIK support (1 = enabled (default), 0 = disabled)");
 542 #endif
 543
 544 module_param_named(cik_support, amdgpu_cik_support, int, 0444);
 545 #endif
 546
 547 /**
 548  * DOC: smu_memory_pool_size (uint)
 549  * It is used to reserve gtt for smu debug usage, setting value 0 to disable it. The actual size is value * 256MiB.
 550  * E.g. 0x1 = 256Mbyte, 0x2 = 512Mbyte, 0x4 = 1 Gbyte, 0x8 = 2GByte. The default is 0 (disabled).
 551  */
 552 MODULE_PARM_DESC(smu_memory_pool_size,
 553         "reserve gtt for smu debug usage, 0 = disable,"
 554                 "0x1 = 256Mbyte, 0x2 = 512Mbyte, 0x4 = 1 Gbyte, 0x8 = 2GByte");
 555 module_param_named(smu_memory_pool_size, amdgpu_smu_memory_pool_size, uint, 0444);
 556
 557 /**
 558  * DOC: async_gfx_ring (int)
 559  * It is used to enable gfx rings that could be configured with different prioritites or equal priorities
 560  */
 561 MODULE_PARM_DESC(async_gfx_ring,
 562         "Asynchronous GFX rings that could be configured with either different priorities (HP3D ring and LP3D ring), or equal priorities (0 = disabled, 1 = enabled (default))");
 563 module_param_named(async_gfx_ring, amdgpu_async_gfx_ring, int, 0444);
 564
 565 /**
 566  * DOC: mcbp (int)
 567  * It is used to enable mid command buffer preemption. (0 = disabled (default), 1 = enabled)
 568  */
 569 MODULE_PARM_DESC(mcbp,
 570         "Enable Mid-command buffer preemption (0 = disabled (default), 1 = enabled)");
 571 module_param_named(mcbp, amdgpu_mcbp, int, 0444);
 572
 573 /**
 574  * DOC: discovery (int)
 575  * Allow driver to discover hardware IP information from IP Discovery table at the top of VRAM.
 576  * (-1 = auto (default), 0 = disabled, 1 = enabled)
 577  */
 578 MODULE_PARM_DESC(discovery,
 579         "Allow driver to discover hardware IPs from IP Discovery table at the top of VRAM");
 580 module_param_named(discovery, amdgpu_discovery, int, 0444);
 581
 582 /**
 583  * DOC: mes (int)
 584  * Enable Micro Engine Scheduler. This is a new hw scheduling engine for gfx, sdma, and compute.
 585  * (0 = disabled (default), 1 = enabled)
 586  */
 587 MODULE_PARM_DESC(mes,
 588         "Enable Micro Engine Scheduler (0 = disabled (default), 1 = enabled)");
 589 module_param_named(mes, amdgpu_mes, int, 0444);
 590
 591 MODULE_PARM_DESC(noretry,
 592         "Disable retry faults (0 = retry enabled (default), 1 = retry disabled)");
 593 module_param_named(noretry, amdgpu_noretry, int, 0644);
 594
 595 /**
 596  * DOC: force_asic_type (int)
 597  * A non negative value used to specify the asic type for all supported GPUs.
 598  */
 599 MODULE_PARM_DESC(force_asic_type,
 600         "A non negative value used to specify the asic type for all supported GPUs");
 601 module_param_named(force_asic_type, amdgpu_force_asic_type, int, 0444);
 602
 603
 604
 605 #ifdef CONFIG_HSA_AMD
 606 /**
 607  * DOC: sched_policy (int)
 608  * Set scheduling policy. Default is HWS(hardware scheduling) with over-subscription.
 609  * Setting 1 disables over-subscription. Setting 2 disables HWS and statically
 610  * assigns queues to HQDs.
 611  */
 612 int sched_policy = KFD_SCHED_POLICY_HWS;
 613 module_param(sched_policy, int, 0444);
 614 MODULE_PARM_DESC(sched_policy,
 615         "Scheduling policy (0 = HWS (Default), 1 = HWS without over-subscription, 2 = Non-HWS (Used for debugging only)");
 616
 617 /**
 618  * DOC: hws_max_conc_proc (int)
 619  * Maximum number of processes that HWS can schedule concurrently. The maximum is the
 620  * number of VMIDs assigned to the HWS, which is also the default.
 621  */
 622 int hws_max_conc_proc = 8;
 623 module_param(hws_max_conc_proc, int, 0444);
 624 MODULE_PARM_DESC(hws_max_conc_proc,
 625         "Max # processes HWS can execute concurrently when sched_policy=0 (0 = no concurrency, #VMIDs for KFD = Maximum(default))");
 626
 627 /**
 628  * DOC: cwsr_enable (int)
 629  * CWSR(compute wave store and resume) allows the GPU to preempt shader execution in
 630  * the middle of a compute wave. Default is 1 to enable this feature. Setting 0
 631  * disables it.
 632  */
 633 int cwsr_enable = 1;
 634 module_param(cwsr_enable, int, 0444);
 635 MODULE_PARM_DESC(cwsr_enable, "CWSR enable (0 = Off, 1 = On (Default))");
 636
 637 /**
 638  * DOC: max_num_of_queues_per_device (int)
 639  * Maximum number of queues per device. Valid setting is between 1 and 4096. Default
 640  * is 4096.
 641  */
 642 int max_num_of_queues_per_device = KFD_MAX_NUM_OF_QUEUES_PER_DEVICE_DEFAULT;
 643 module_param(max_num_of_queues_per_device, int, 0444);
 644 MODULE_PARM_DESC(max_num_of_queues_per_device,
 645         "Maximum number of supported queues per device (1 = Minimum, 4096 = default)");
 646
 647 /**
 648  * DOC: send_sigterm (int)
 649  * Send sigterm to HSA process on unhandled exceptions. Default is not to send sigterm
 650  * but just print errors on dmesg. Setting 1 enables sending sigterm.
 651  */
 652 int send_sigterm;
 653 module_param(send_sigterm, int, 0444);
 654 MODULE_PARM_DESC(send_sigterm,
 655         "Send sigterm to HSA process on unhandled exception (0 = disable, 1 = enable)");
 656
 657 /**
 658  * DOC: debug_largebar (int)
 659  * Set debug_largebar as 1 to enable simulating large-bar capability on non-large bar
 660  * system. This limits the VRAM size reported to ROCm applications to the visible
 661  * size, usually 256MB.
 662  * Default value is 0, diabled.
 663  */
 664 int debug_largebar;
 665 module_param(debug_largebar, int, 0444);
 666 MODULE_PARM_DESC(debug_largebar,
 667         "Debug large-bar flag used to simulate large-bar capability on non-large bar machine (0 = disable, 1 = enable)");
 668
 669 /**
 670  * DOC: ignore_crat (int)
 671  * Ignore CRAT table during KFD initialization. By default, KFD uses the ACPI CRAT
 672  * table to get information about AMD APUs. This option can serve as a workaround on
 673  * systems with a broken CRAT table.
 674  */
 675 int ignore_crat;
 676 module_param(ignore_crat, int, 0444);
 677 MODULE_PARM_DESC(ignore_crat,
 678         "Ignore CRAT table during KFD initialization (0 = use CRAT (default), 1 = ignore CRAT)");
 679
 680 /**
 681  * DOC: halt_if_hws_hang (int)
 682  * Halt if HWS hang is detected. Default value, 0, disables the halt on hang.
 683  * Setting 1 enables halt on hang.
 684  */
 685 int halt_if_hws_hang;
 686 module_param(halt_if_hws_hang, int, 0644);
 687 MODULE_PARM_DESC(halt_if_hws_hang, "Halt if HWS hang is detected (0 = off (default), 1 = on)");
 688
 689 /**
 690  * DOC: hws_gws_support(bool)
 691  * Whether HWS support gws barriers. Default value: false (not supported)
 692  * This will be replaced with a MEC firmware version check once firmware
 693  * is ready
 694  */
 695 bool hws_gws_support;
 696 module_param(hws_gws_support, bool, 0444);
 697 MODULE_PARM_DESC(hws_gws_support, "MEC FW support gws barriers (false = not supported (Default), true = supported)");
 698
 699 /**
 700   * DOC: queue_preemption_timeout_ms (int)
 701   * queue preemption timeout in ms (1 = Minimum, 9000 = default)
 702   */
 703 int queue_preemption_timeout_ms = 9000;
 704 module_param(queue_preemption_timeout_ms, int, 0644);
 705 MODULE_PARM_DESC(queue_preemption_timeout_ms, "queue preemption timeout in ms (1 = Minimum, 9000 = default)");
 706 #endif
 707
 708 /**
 709  * DOC: dcfeaturemask (uint)
 710  * Override display features enabled. See enum DC_FEATURE_MASK in drivers/gpu/drm/amd/include/amd_shared.h.
 711  * The default is the current set of stable display features.
 712  */
 713 MODULE_PARM_DESC(dcfeaturemask, "all stable DC features enabled (default))");
 714 module_param_named(dcfeaturemask, amdgpu_dc_feature_mask, uint, 0444);
 715
 716 /**
 717  * DOC: abmlevel (uint)
 718  * Override the default ABM (Adaptive Backlight Management) level used for DC
 719  * enabled hardware. Requires DMCU to be supported and loaded.
 720  * Valid levels are 0-4. A value of 0 indicates that ABM should be disabled by
 721  * default. Values 1-4 control the maximum allowable brightness reduction via
 722  * the ABM algorithm, with 1 being the least reduction and 4 being the most
 723  * reduction.
 724  *
 725  * Defaults to 0, or disabled. Userspace can still override this level later
 726  * after boot.
 727  */
 728 uint amdgpu_dm_abm_level = 0;
 729 MODULE_PARM_DESC(abmlevel, "ABM level (0 = off (default), 1-4 = backlight reduction level) ");
 730 module_param_named(abmlevel, amdgpu_dm_abm_level, uint, 0444);
 731
 732 static const struct pci_device_id pciidlist[] = {
 733 #ifdef  CONFIG_DRM_AMDGPU_SI
 734         {0x1002, 0x6780, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 735         {0x1002, 0x6784, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 736         {0x1002, 0x6788, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 737         {0x1002, 0x678A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 738         {0x1002, 0x6790, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 739         {0x1002, 0x6791, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 740         {0x1002, 0x6792, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 741         {0x1002, 0x6798, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 742         {0x1002, 0x6799, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 743         {0x1002, 0x679A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 744         {0x1002, 0x679B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 745         {0x1002, 0x679E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 746         {0x1002, 0x679F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 747         {0x1002, 0x6800, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN|AMD_IS_MOBILITY},
 748         {0x1002, 0x6801, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN|AMD_IS_MOBILITY},
 749         {0x1002, 0x6802, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN|AMD_IS_MOBILITY},
 750         {0x1002, 0x6806, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
 751         {0x1002, 0x6808, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
 752         {0x1002, 0x6809, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
 753         {0x1002, 0x6810, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
 754         {0x1002, 0x6811, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
 755         {0x1002, 0x6816, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
 756         {0x1002, 0x6817, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
 757         {0x1002, 0x6818, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
 758         {0x1002, 0x6819, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
 759         {0x1002, 0x6600, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 760         {0x1002, 0x6601, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 761         {0x1002, 0x6602, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 762         {0x1002, 0x6603, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 763         {0x1002, 0x6604, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 764         {0x1002, 0x6605, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 765         {0x1002, 0x6606, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 766         {0x1002, 0x6607, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 767         {0x1002, 0x6608, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND},
 768         {0x1002, 0x6610, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND},
 769         {0x1002, 0x6611, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND},
 770         {0x1002, 0x6613, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND},
 771         {0x1002, 0x6617, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 772         {0x1002, 0x6620, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 773         {0x1002, 0x6621, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 774         {0x1002, 0x6623, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 775         {0x1002, 0x6631, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND},
 776         {0x1002, 0x6820, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 777         {0x1002, 0x6821, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 778         {0x1002, 0x6822, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 779         {0x1002, 0x6823, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 780         {0x1002, 0x6824, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 781         {0x1002, 0x6825, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 782         {0x1002, 0x6826, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 783         {0x1002, 0x6827, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 784         {0x1002, 0x6828, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
 785         {0x1002, 0x6829, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
 786         {0x1002, 0x682A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 787         {0x1002, 0x682B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 788         {0x1002, 0x682C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
 789         {0x1002, 0x682D, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 790         {0x1002, 0x682F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 791         {0x1002, 0x6830, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 792         {0x1002, 0x6831, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 793         {0x1002, 0x6835, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
 794         {0x1002, 0x6837, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
 795         {0x1002, 0x6838, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
 796         {0x1002, 0x6839, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
 797         {0x1002, 0x683B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
 798         {0x1002, 0x683D, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
 799         {0x1002, 0x683F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
 800         {0x1002, 0x6660, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
 801         {0x1002, 0x6663, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
 802         {0x1002, 0x6664, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
 803         {0x1002, 0x6665, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
 804         {0x1002, 0x6667, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
 805         {0x1002, 0x666F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
 806 #endif
 807 #ifdef CONFIG_DRM_AMDGPU_CIK
 808         /* Kaveri */
 809         {0x1002, 0x1304, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
 810         {0x1002, 0x1305, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 811         {0x1002, 0x1306, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
 812         {0x1002, 0x1307, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 813         {0x1002, 0x1309, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
 814         {0x1002, 0x130A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
 815         {0x1002, 0x130B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
 816         {0x1002, 0x130C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
 817         {0x1002, 0x130D, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
 818         {0x1002, 0x130E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
 819         {0x1002, 0x130F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 820         {0x1002, 0x1310, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 821         {0x1002, 0x1311, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 822         {0x1002, 0x1312, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 823         {0x1002, 0x1313, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 824         {0x1002, 0x1315, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 825         {0x1002, 0x1316, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 826         {0x1002, 0x1317, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
 827         {0x1002, 0x1318, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
 828         {0x1002, 0x131B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 829         {0x1002, 0x131C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 830         {0x1002, 0x131D, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 831         /* Bonaire */
 832         {0x1002, 0x6640, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE|AMD_IS_MOBILITY},
 833         {0x1002, 0x6641, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE|AMD_IS_MOBILITY},
 834         {0x1002, 0x6646, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE|AMD_IS_MOBILITY},
 835         {0x1002, 0x6647, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE|AMD_IS_MOBILITY},
 836         {0x1002, 0x6649, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
 837         {0x1002, 0x6650, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
 838         {0x1002, 0x6651, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
 839         {0x1002, 0x6658, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
 840         {0x1002, 0x665c, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
 841         {0x1002, 0x665d, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
 842         {0x1002, 0x665f, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
 843         /* Hawaii */
 844         {0x1002, 0x67A0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 845         {0x1002, 0x67A1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 846         {0x1002, 0x67A2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 847         {0x1002, 0x67A8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 848         {0x1002, 0x67A9, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 849         {0x1002, 0x67AA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 850         {0x1002, 0x67B0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 851         {0x1002, 0x67B1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 852         {0x1002, 0x67B8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 853         {0x1002, 0x67B9, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 854         {0x1002, 0x67BA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 855         {0x1002, 0x67BE, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 856         /* Kabini */
 857         {0x1002, 0x9830, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
 858         {0x1002, 0x9831, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
 859         {0x1002, 0x9832, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
 860         {0x1002, 0x9833, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
 861         {0x1002, 0x9834, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
 862         {0x1002, 0x9835, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
 863         {0x1002, 0x9836, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
 864         {0x1002, 0x9837, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
 865         {0x1002, 0x9838, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
 866         {0x1002, 0x9839, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
 867         {0x1002, 0x983a, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
 868         {0x1002, 0x983b, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
 869         {0x1002, 0x983c, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
 870         {0x1002, 0x983d, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
 871         {0x1002, 0x983e, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
 872         {0x1002, 0x983f, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
 873         /* mullins */
 874         {0x1002, 0x9850, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
 875         {0x1002, 0x9851, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
 876         {0x1002, 0x9852, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
 877         {0x1002, 0x9853, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
 878         {0x1002, 0x9854, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
 879         {0x1002, 0x9855, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
 880         {0x1002, 0x9856, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
 881         {0x1002, 0x9857, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
 882         {0x1002, 0x9858, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
 883         {0x1002, 0x9859, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
 884         {0x1002, 0x985A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
 885         {0x1002, 0x985B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
 886         {0x1002, 0x985C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
 887         {0x1002, 0x985D, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
 888         {0x1002, 0x985E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
 889         {0x1002, 0x985F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
 890 #endif
 891         /* topaz */
 892         {0x1002, 0x6900, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TOPAZ},
 893         {0x1002, 0x6901, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TOPAZ},
 894         {0x1002, 0x6902, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TOPAZ},
 895         {0x1002, 0x6903, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TOPAZ},
 896         {0x1002, 0x6907, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TOPAZ},
 897         /* tonga */
 898         {0x1002, 0x6920, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
 899         {0x1002, 0x6921, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
 900         {0x1002, 0x6928, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
 901         {0x1002, 0x6929, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
 902         {0x1002, 0x692B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
 903         {0x1002, 0x692F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
 904         {0x1002, 0x6930, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
 905         {0x1002, 0x6938, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
 906         {0x1002, 0x6939, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
 907         /* fiji */
 908         {0x1002, 0x7300, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_FIJI},
 909         {0x1002, 0x730F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_FIJI},
 910         /* carrizo */
 911         {0x1002, 0x9870, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CARRIZO|AMD_IS_APU},
 912         {0x1002, 0x9874, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CARRIZO|AMD_IS_APU},
 913         {0x1002, 0x9875, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CARRIZO|AMD_IS_APU},
 914         {0x1002, 0x9876, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CARRIZO|AMD_IS_APU},
 915         {0x1002, 0x9877, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CARRIZO|AMD_IS_APU},
 916         /* stoney */
 917         {0x1002, 0x98E4, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_STONEY|AMD_IS_APU},
 918         /* Polaris11 */
 919         {0x1002, 0x67E0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
 920         {0x1002, 0x67E3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
 921         {0x1002, 0x67E8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
 922         {0x1002, 0x67EB, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
 923         {0x1002, 0x67EF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
 924         {0x1002, 0x67FF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
 925         {0x1002, 0x67E1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
 926         {0x1002, 0x67E7, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
 927         {0x1002, 0x67E9, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
 928         /* Polaris10 */
 929         {0x1002, 0x67C0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
 930         {0x1002, 0x67C1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
 931         {0x1002, 0x67C2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
 932         {0x1002, 0x67C4, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
 933         {0x1002, 0x67C7, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
 934         {0x1002, 0x67D0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
 935         {0x1002, 0x67DF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
 936         {0x1002, 0x67C8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
 937         {0x1002, 0x67C9, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
 938         {0x1002, 0x67CA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
 939         {0x1002, 0x67CC, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
 940         {0x1002, 0x67CF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
 941         {0x1002, 0x6FDF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
 942         /* Polaris12 */
 943         {0x1002, 0x6980, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
 944         {0x1002, 0x6981, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
 945         {0x1002, 0x6985, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
 946         {0x1002, 0x6986, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
 947         {0x1002, 0x6987, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
 948         {0x1002, 0x6995, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
 949         {0x1002, 0x6997, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
 950         {0x1002, 0x699F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
 951         /* VEGAM */
 952         {0x1002, 0x694C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGAM},
 953         {0x1002, 0x694E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGAM},
 954         {0x1002, 0x694F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGAM},
 955         /* Vega 10 */
 956         {0x1002, 0x6860, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
 957         {0x1002, 0x6861, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
 958         {0x1002, 0x6862, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
 959         {0x1002, 0x6863, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
 960         {0x1002, 0x6864, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
 961         {0x1002, 0x6867, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
 962         {0x1002, 0x6868, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
 963         {0x1002, 0x6869, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
 964         {0x1002, 0x686a, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
 965         {0x1002, 0x686b, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
 966         {0x1002, 0x686c, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
 967         {0x1002, 0x686d, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
 968         {0x1002, 0x686e, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
 969         {0x1002, 0x686f, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
 970         {0x1002, 0x687f, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
 971         /* Vega 12 */
 972         {0x1002, 0x69A0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA12},
 973         {0x1002, 0x69A1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA12},
 974         {0x1002, 0x69A2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA12},
 975         {0x1002, 0x69A3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA12},
 976         {0x1002, 0x69AF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA12},
 977         /* Vega 20 */
 978         {0x1002, 0x66A0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
 979         {0x1002, 0x66A1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
 980         {0x1002, 0x66A2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
 981         {0x1002, 0x66A3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
 982         {0x1002, 0x66A4, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
 983         {0x1002, 0x66A7, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
 984         {0x1002, 0x66AF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
 985         /* Raven */
 986         {0x1002, 0x15dd, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_RAVEN|AMD_IS_APU},
 987         {0x1002, 0x15d8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_RAVEN|AMD_IS_APU},
 988         /* Arcturus */
 989         {0x1002, 0x738C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ARCTURUS|AMD_EXP_HW_SUPPORT},
 990         {0x1002, 0x7388, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ARCTURUS|AMD_EXP_HW_SUPPORT},
 991         {0x1002, 0x738E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ARCTURUS|AMD_EXP_HW_SUPPORT},
 992         {0x1002, 0x7390, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ARCTURUS|AMD_EXP_HW_SUPPORT},
 993         /* Navi10 */
 994         {0x1002, 0x7310, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
 995         {0x1002, 0x7312, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
 996         {0x1002, 0x7318, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
 997         {0x1002, 0x7319, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
 998         {0x1002, 0x731A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
 999         {0x1002, 0x731B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
1000         {0x1002, 0x731F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
1001         /* Navi14 */
1002         {0x1002, 0x7340, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI14},
1003         {0x1002, 0x7341, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI14},
1004         {0x1002, 0x7347, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI14},
1005         {0x1002, 0x734F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI14},
1006
1007         /* Renoir */
1008         {0x1002, 0x1636, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_RENOIR|AMD_IS_APU},
1009
1010         /* Navi12 */
1011         {0x1002, 0x7360, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI12|AMD_EXP_HW_SUPPORT},
1012         {0x1002, 0x7362, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI12|AMD_EXP_HW_SUPPORT},
1013
1014         {0, 0, 0}
1015 };
1016
1017 MODULE_DEVICE_TABLE(pci, pciidlist);
1018
1019 static struct drm_driver kms_driver;
1020
1021 static int amdgpu_pci_probe(struct pci_dev *pdev,
1022                             const struct pci_device_id *ent)
1023 {
1024         struct drm_device *dev;
1025         struct amdgpu_device *adev;
1026         unsigned long flags = ent->driver_data;
1027         int ret, retry = 0;
1028         bool supports_atomic = false;
1029
1030         if (!amdgpu_virtual_display &&
1031             amdgpu_device_asic_has_dc_support(flags & AMD_ASIC_MASK))
1032                 supports_atomic = true;
1033
1034         if ((flags & AMD_EXP_HW_SUPPORT) && !amdgpu_exp_hw_support) {
1035                 DRM_INFO("This hardware requires experimental hardware support.\n"
1036                          "See modparam exp_hw_support\n");
1037                 return -ENODEV;
1038         }
1039
1040 #ifdef CONFIG_DRM_AMDGPU_SI
1041         if (!amdgpu_si_support) {
1042                 switch (flags & AMD_ASIC_MASK) {
1043                 case CHIP_TAHITI:
1044                 case CHIP_PITCAIRN:
1045                 case CHIP_VERDE:
1046                 case CHIP_OLAND:
1047                 case CHIP_HAINAN:
1048                         dev_info(&pdev->dev,
1049                                  "SI support provided by radeon.\n");
1050                         dev_info(&pdev->dev,
1051                                  "Use radeon.si_support=0 amdgpu.si_support=1 to override.\n"
1052                                 );
1053                         return -ENODEV;
1054                 }
1055         }
1056 #endif
1057 #ifdef CONFIG_DRM_AMDGPU_CIK
1058         if (!amdgpu_cik_support) {
1059                 switch (flags & AMD_ASIC_MASK) {
1060                 case CHIP_KAVERI:
1061                 case CHIP_BONAIRE:
1062                 case CHIP_HAWAII:
1063                 case CHIP_KABINI:
1064                 case CHIP_MULLINS:
1065                         dev_info(&pdev->dev,
1066                                  "CIK support provided by radeon.\n");
1067                         dev_info(&pdev->dev,
1068                                  "Use radeon.cik_support=0 amdgpu.cik_support=1 to override.\n"
1069                                 );
1070                         return -ENODEV;
1071                 }
1072         }
1073 #endif
1074
1075         /* Get rid of things like offb */
1076         ret = drm_fb_helper_remove_conflicting_pci_framebuffers(pdev, "amdgpudrmfb");
1077         if (ret)
1078                 return ret;
1079
1080         dev = drm_dev_alloc(&kms_driver, &pdev->dev);
1081         if (IS_ERR(dev))
1082                 return PTR_ERR(dev);
1083
1084         if (!supports_atomic)
1085                 dev->driver_features &= ~DRIVER_ATOMIC;
1086
1087         ret = pci_enable_device(pdev);
1088         if (ret)
1089                 goto err_free;
1090
1091         dev->pdev = pdev;
1092
1093         pci_set_drvdata(pdev, dev);
1094
1095         amdgpu_driver_load_kms(dev, ent->driver_data);
1096
1097 retry_init:
1098         ret = drm_dev_register(dev, ent->driver_data);
1099         if (ret == -EAGAIN && ++retry <= 3) {
1100                 DRM_INFO("retry init %d\n", retry);
1101                 /* Don't request EX mode too frequently which is attacking */
1102                 msleep(5000);
1103                 goto retry_init;
1104         } else if (ret)
1105                 goto err_pci;
1106
1107         adev = dev->dev_private;
1108         ret = amdgpu_debugfs_init(adev);
1109         if (ret)
1110                 DRM_ERROR("Creating debugfs files failed (%d).\n", ret);
1111
1112         return 0;
1113
1114 err_pci:
1115         pci_disable_device(pdev);
1116 err_free:
1117         drm_dev_put(dev);
1118         return ret;
1119 }
1120
1121 static void
1122 amdgpu_pci_remove(struct pci_dev *pdev)
1123 {
1124         struct drm_device *dev = pci_get_drvdata(pdev);
1125
1126 #ifdef MODULE
1127         if (THIS_MODULE->state != MODULE_STATE_GOING)
1128 #endif
1129                 DRM_ERROR("Hotplug removal is not supported\n");
1130         drm_dev_unplug(dev);
1131         amdgpu_driver_unload_kms(dev);
1132         pci_disable_device(pdev);
1133         pci_set_drvdata(pdev, NULL);
1134         drm_dev_put(dev);
1135 }
1136
1137 static void
1138 amdgpu_pci_shutdown(struct pci_dev *pdev)
1139 {
1140         struct drm_device *dev = pci_get_drvdata(pdev);
1141         struct amdgpu_device *adev = dev->dev_private;
1142
1143         if (amdgpu_ras_intr_triggered())
1144                 return;
1145
1146         /* if we are running in a VM, make sure the device
1147          * torn down properly on reboot/shutdown.
1148          * unfortunately we can't detect certain
1149          * hypervisors so just do this all the time.
1150          */
1151         adev->mp1_state = PP_MP1_STATE_UNLOAD;
1152         amdgpu_device_ip_suspend(adev);
1153         adev->mp1_state = PP_MP1_STATE_NONE;
1154 }
1155
1156 static int amdgpu_pmops_suspend(struct device *dev)
1157 {
1158         struct drm_device *drm_dev = dev_get_drvdata(dev);
1159
1160         return amdgpu_device_suspend(drm_dev, true);
1161 }
1162
1163 static int amdgpu_pmops_resume(struct device *dev)
1164 {
1165         struct drm_device *drm_dev = dev_get_drvdata(dev);
1166
1167         /* GPU comes up enabled by the bios on resume */
1168         if (amdgpu_device_supports_boco(drm_dev) ||
1169             amdgpu_device_supports_baco(drm_dev)) {
1170                 pm_runtime_disable(dev);
1171                 pm_runtime_set_active(dev);
1172                 pm_runtime_enable(dev);
1173         }
1174
1175         return amdgpu_device_resume(drm_dev, true);
1176 }
1177
1178 static int amdgpu_pmops_freeze(struct device *dev)
1179 {
1180         struct drm_device *drm_dev = dev_get_drvdata(dev);
1181         struct amdgpu_device *adev = drm_dev->dev_private;
1182         int r;
1183
1184         adev->in_hibernate = true;
1185         r = amdgpu_device_suspend(drm_dev, true);
1186         adev->in_hibernate = false;
1187         if (r)
1188                 return r;
1189         return amdgpu_asic_reset(adev);
1190 }
1191
1192 static int amdgpu_pmops_thaw(struct device *dev)
1193 {
1194         struct drm_device *drm_dev = dev_get_drvdata(dev);
1195
1196         return amdgpu_device_resume(drm_dev, true);
1197 }
1198
1199 static int amdgpu_pmops_poweroff(struct device *dev)
1200 {
1201         struct drm_device *drm_dev = dev_get_drvdata(dev);
1202
1203         return amdgpu_device_suspend(drm_dev, true);
1204 }
1205
1206 static int amdgpu_pmops_restore(struct device *dev)
1207 {
1208         struct drm_device *drm_dev = dev_get_drvdata(dev);
1209
1210         return amdgpu_device_resume(drm_dev, true);
1211 }
1212
1213 static int amdgpu_pmops_runtime_suspend(struct device *dev)
1214 {
1215         struct pci_dev *pdev = to_pci_dev(dev);
1216         struct drm_device *drm_dev = pci_get_drvdata(pdev);
1217         struct amdgpu_device *adev = drm_dev->dev_private;
1218         int ret, i;
1219
1220         if (!adev->runpm) {
1221                 pm_runtime_forbid(dev);
1222                 return -EBUSY;
1223         }
1224
1225         /* wait for all rings to drain before suspending */
1226         for (i = 0; i < AMDGPU_MAX_RINGS; i++) {
1227                 struct amdgpu_ring *ring = adev->rings[i];
1228                 if (ring && ring->sched.ready) {
1229                         ret = amdgpu_fence_wait_empty(ring);
1230                         if (ret)
1231                                 return -EBUSY;
1232                 }
1233         }
1234
1235         adev->in_runpm = true;
1236         if (amdgpu_device_supports_boco(drm_dev))
1237                 drm_dev->switch_power_state = DRM_SWITCH_POWER_CHANGING;
1238         drm_kms_helper_poll_disable(drm_dev);
1239
1240         ret = amdgpu_device_suspend(drm_dev, false);
1241         if (ret)
1242                 return ret;
1243
1244         if (amdgpu_device_supports_boco(drm_dev)) {
1245                 /* Only need to handle PCI state in the driver for ATPX
1246                  * PCI core handles it for _PR3.
1247                  */
1248                 if (amdgpu_is_atpx_hybrid()) {
1249                         pci_ignore_hotplug(pdev);
1250                 } else {
1251                         pci_save_state(pdev);
1252                         pci_disable_device(pdev);
1253                         pci_ignore_hotplug(pdev);
1254                         pci_set_power_state(pdev, PCI_D3cold);
1255                 }
1256                 drm_dev->switch_power_state = DRM_SWITCH_POWER_DYNAMIC_OFF;
1257         } else if (amdgpu_device_supports_baco(drm_dev)) {
1258                 amdgpu_device_baco_enter(drm_dev);
1259         }
1260
1261         return 0;
1262 }
1263
1264 static int amdgpu_pmops_runtime_resume(struct device *dev)
1265 {
1266         struct pci_dev *pdev = to_pci_dev(dev);
1267         struct drm_device *drm_dev = pci_get_drvdata(pdev);
1268         struct amdgpu_device *adev = drm_dev->dev_private;
1269         int ret;
1270
1271         if (!adev->runpm)
1272                 return -EINVAL;
1273
1274         if (amdgpu_device_supports_boco(drm_dev)) {
1275                 drm_dev->switch_power_state = DRM_SWITCH_POWER_CHANGING;
1276
1277                 /* Only need to handle PCI state in the driver for ATPX
1278                  * PCI core handles it for _PR3.
1279                  */
1280                 if (amdgpu_is_atpx_hybrid()) {
1281                         pci_set_master(pdev);
1282                 } else {
1283                         pci_set_power_state(pdev, PCI_D0);
1284                         pci_restore_state(pdev);
1285                         ret = pci_enable_device(pdev);
1286                         if (ret)
1287                                 return ret;
1288                         pci_set_master(pdev);
1289                 }
1290         } else if (amdgpu_device_supports_baco(drm_dev)) {
1291                 amdgpu_device_baco_exit(drm_dev);
1292         }
1293         ret = amdgpu_device_resume(drm_dev, false);
1294         drm_kms_helper_poll_enable(drm_dev);
1295         if (amdgpu_device_supports_boco(drm_dev))
1296                 drm_dev->switch_power_state = DRM_SWITCH_POWER_ON;
1297         adev->in_runpm = false;
1298         return 0;
1299 }
1300
1301 static int amdgpu_pmops_runtime_idle(struct device *dev)
1302 {
1303         struct drm_device *drm_dev = dev_get_drvdata(dev);
1304         struct amdgpu_device *adev = drm_dev->dev_private;
1305         /* we don't want the main rpm_idle to call suspend - we want to autosuspend */
1306         int ret = 1;
1307
1308         if (!adev->runpm) {
1309                 pm_runtime_forbid(dev);
1310                 return -EBUSY;
1311         }
1312
1313         if (amdgpu_device_has_dc_support(adev)) {
1314                 struct drm_crtc *crtc;
1315
1316                 drm_modeset_lock_all(drm_dev);
1317
1318                 drm_for_each_crtc(crtc, drm_dev) {
1319                         if (crtc->state->active) {
1320                                 ret = -EBUSY;
1321                                 break;
1322                         }
1323                 }
1324
1325                 drm_modeset_unlock_all(drm_dev);
1326
1327         } else {
1328                 struct drm_connector *list_connector;
1329                 struct drm_connector_list_iter iter;
1330
1331                 mutex_lock(&drm_dev->mode_config.mutex);
1332                 drm_modeset_lock(&drm_dev->mode_config.connection_mutex, NULL);
1333
1334                 drm_connector_list_iter_begin(drm_dev, &iter);
1335                 drm_for_each_connector_iter(list_connector, &iter) {
1336                         if (list_connector->dpms ==  DRM_MODE_DPMS_ON) {
1337                                 ret = -EBUSY;
1338                                 break;
1339                         }
1340                 }
1341
1342                 drm_connector_list_iter_end(&iter);
1343
1344                 drm_modeset_unlock(&drm_dev->mode_config.connection_mutex);
1345                 mutex_unlock(&drm_dev->mode_config.mutex);
1346         }
1347
1348         if (ret == -EBUSY)
1349                 DRM_DEBUG_DRIVER("failing to power off - crtc active\n");
1350
1351         pm_runtime_mark_last_busy(dev);
1352         pm_runtime_autosuspend(dev);
1353         return ret;
1354 }
1355
1356 long amdgpu_drm_ioctl(struct file *filp,
1357                       unsigned int cmd, unsigned long arg)
1358 {
1359         struct drm_file *file_priv = filp->private_data;
1360         struct drm_device *dev;
1361         long ret;
1362         dev = file_priv->minor->dev;
1363         ret = pm_runtime_get_sync(dev->dev);
1364         if (ret < 0)
1365                 return ret;
1366
1367         ret = drm_ioctl(filp, cmd, arg);
1368
1369         pm_runtime_mark_last_busy(dev->dev);
1370         pm_runtime_put_autosuspend(dev->dev);
1371         return ret;
1372 }
1373
1374 static const struct dev_pm_ops amdgpu_pm_ops = {
1375         .suspend = amdgpu_pmops_suspend,
1376         .resume = amdgpu_pmops_resume,
1377         .freeze = amdgpu_pmops_freeze,
1378         .thaw = amdgpu_pmops_thaw,
1379         .poweroff = amdgpu_pmops_poweroff,
1380         .restore = amdgpu_pmops_restore,
1381         .runtime_suspend = amdgpu_pmops_runtime_suspend,
1382         .runtime_resume = amdgpu_pmops_runtime_resume,
1383         .runtime_idle = amdgpu_pmops_runtime_idle,
1384 };
1385
1386 static int amdgpu_flush(struct file *f, fl_owner_t id)
1387 {
1388         struct drm_file *file_priv = f->private_data;
1389         struct amdgpu_fpriv *fpriv = file_priv->driver_priv;
1390         long timeout = MAX_WAIT_SCHED_ENTITY_Q_EMPTY;
1391
1392         timeout = amdgpu_ctx_mgr_entity_flush(&fpriv->ctx_mgr, timeout);
1393         timeout = amdgpu_vm_wait_idle(&fpriv->vm, timeout);
1394
1395         return timeout >= 0 ? 0 : timeout;
1396 }
1397
1398 static const struct file_operations amdgpu_driver_kms_fops = {
1399         .owner = THIS_MODULE,
1400         .open = drm_open,
1401         .flush = amdgpu_flush,
1402         .release = drm_release,
1403         .unlocked_ioctl = amdgpu_drm_ioctl,
1404         .mmap = amdgpu_mmap,
1405         .poll = drm_poll,
1406         .read = drm_read,
1407 #ifdef CONFIG_COMPAT
1408         .compat_ioctl = amdgpu_kms_compat_ioctl,
1409 #endif
1410 };
1411
1412 int amdgpu_file_to_fpriv(struct file *filp, struct amdgpu_fpriv **fpriv)
1413 {
1414         struct drm_file *file;
1415
1416         if (!filp)
1417                 return -EINVAL;
1418
1419         if (filp->f_op != &amdgpu_driver_kms_fops) {
1420                 return -EINVAL;
1421         }
1422
1423         file = filp->private_data;
1424         *fpriv = file->driver_priv;
1425         return 0;
1426 }
1427
1428 static struct drm_driver kms_driver = {
1429         .driver_features =
1430             DRIVER_ATOMIC |
1431             DRIVER_GEM |
1432             DRIVER_RENDER | DRIVER_MODESET | DRIVER_SYNCOBJ |
1433             DRIVER_SYNCOBJ_TIMELINE,
1434         .open = amdgpu_driver_open_kms,
1435         .postclose = amdgpu_driver_postclose_kms,
1436         .lastclose = amdgpu_driver_lastclose_kms,
1437         .irq_handler = amdgpu_irq_handler,
1438         .ioctls = amdgpu_ioctls_kms,
1439         .gem_free_object_unlocked = amdgpu_gem_object_free,
1440         .gem_open_object = amdgpu_gem_object_open,
1441         .gem_close_object = amdgpu_gem_object_close,
1442         .dumb_create = amdgpu_mode_dumb_create,
1443         .dumb_map_offset = amdgpu_mode_dumb_mmap,
1444         .fops = &amdgpu_driver_kms_fops,
1445
1446         .prime_handle_to_fd = drm_gem_prime_handle_to_fd,
1447         .prime_fd_to_handle = drm_gem_prime_fd_to_handle,
1448         .gem_prime_export = amdgpu_gem_prime_export,
1449         .gem_prime_import = amdgpu_gem_prime_import,
1450         .gem_prime_vmap = amdgpu_gem_prime_vmap,
1451         .gem_prime_vunmap = amdgpu_gem_prime_vunmap,
1452         .gem_prime_mmap = amdgpu_gem_prime_mmap,
1453
1454         .name = DRIVER_NAME,
1455         .desc = DRIVER_DESC,
1456         .date = DRIVER_DATE,
1457         .major = KMS_DRIVER_MAJOR,
1458         .minor = KMS_DRIVER_MINOR,
1459         .patchlevel = KMS_DRIVER_PATCHLEVEL,
1460 };
1461
1462 static struct pci_driver amdgpu_kms_pci_driver = {
1463         .name = DRIVER_NAME,
1464         .id_table = pciidlist,
1465         .probe = amdgpu_pci_probe,
1466         .remove = amdgpu_pci_remove,
1467         .shutdown = amdgpu_pci_shutdown,
1468         .driver.pm = &amdgpu_pm_ops,
1469 };
1470
1471
1472
1473 static int __init amdgpu_init(void)
1474 {
1475         int r;
1476
1477         if (vgacon_text_force()) {
1478                 DRM_ERROR("VGACON disables amdgpu kernel modesetting.\n");
1479                 return -EINVAL;
1480         }
1481
1482         r = amdgpu_sync_init();
1483         if (r)
1484                 goto error_sync;
1485
1486         r = amdgpu_fence_slab_init();
1487         if (r)
1488                 goto error_fence;
1489
1490         DRM_INFO("amdgpu kernel modesetting enabled.\n");
1491         kms_driver.num_ioctls = amdgpu_max_kms_ioctl;
1492         amdgpu_register_atpx_handler();
1493
1494         /* Ignore KFD init failures. Normal when CONFIG_HSA_AMD is not set. */
1495         amdgpu_amdkfd_init();
1496
1497         /* let modprobe override vga console setting */
1498         return pci_register_driver(&amdgpu_kms_pci_driver);
1499
1500 error_fence:
1501         amdgpu_sync_fini();
1502
1503 error_sync:
1504         return r;
1505 }
1506
1507 static void __exit amdgpu_exit(void)
1508 {
1509         amdgpu_amdkfd_fini();
1510         pci_unregister_driver(&amdgpu_kms_pci_driver);
1511         amdgpu_unregister_atpx_handler();
1512         amdgpu_sync_fini();
1513         amdgpu_fence_slab_fini();
1514         mmu_notifier_synchronize();
1515 }
1516
1517 module_init(amdgpu_init);
1518 module_exit(amdgpu_exit);
1519
1520 MODULE_AUTHOR(DRIVER_AUTHOR);
1521 MODULE_DESCRIPTION(DRIVER_DESC);
1522 MODULE_LICENSE("GPL and additional rights");