drivers/gpu/drm/amd/amdgpu/amdgpu.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __AMDGPU_H__
  29 #define __AMDGPU_H__
  30
  31 #ifdef pr_fmt
  32 #undef pr_fmt
  33 #endif
  34
  35 #define pr_fmt(fmt) "amdgpu: " fmt
  36
  37 #ifdef dev_fmt
  38 #undef dev_fmt
  39 #endif
  40
  41 #define dev_fmt(fmt) "amdgpu: " fmt
  42
  43 #include "amdgpu_ctx.h"
  44
  45 #include <linux/atomic.h>
  46 #include <linux/wait.h>
  47 #include <linux/list.h>
  48 #include <linux/kref.h>
  49 #include <linux/rbtree.h>
  50 #include <linux/hashtable.h>
  51 #include <linux/dma-fence.h>
  52 #include <linux/pci.h>
  53 #include <linux/aer.h>
  54
  55 #include <drm/ttm/ttm_bo_api.h>
  56 #include <drm/ttm/ttm_bo_driver.h>
  57 #include <drm/ttm/ttm_placement.h>
  58 #include <drm/ttm/ttm_execbuf_util.h>
  59
  60 #include <drm/amdgpu_drm.h>
  61 #include <drm/drm_gem.h>
  62 #include <drm/drm_ioctl.h>
  63 #include <drm/gpu_scheduler.h>
  64
  65 #include <kgd_kfd_interface.h>
  66 #include "dm_pp_interface.h"
  67 #include "kgd_pp_interface.h"
  68
  69 #include "amd_shared.h"
  70 #include "amdgpu_mode.h"
  71 #include "amdgpu_ih.h"
  72 #include "amdgpu_irq.h"
  73 #include "amdgpu_ucode.h"
  74 #include "amdgpu_ttm.h"
  75 #include "amdgpu_psp.h"
  76 #include "amdgpu_gds.h"
  77 #include "amdgpu_sync.h"
  78 #include "amdgpu_ring.h"
  79 #include "amdgpu_vm.h"
  80 #include "amdgpu_dpm.h"
  81 #include "amdgpu_acp.h"
  82 #include "amdgpu_uvd.h"
  83 #include "amdgpu_vce.h"
  84 #include "amdgpu_vcn.h"
  85 #include "amdgpu_jpeg.h"
  86 #include "amdgpu_mn.h"
  87 #include "amdgpu_gmc.h"
  88 #include "amdgpu_gfx.h"
  89 #include "amdgpu_sdma.h"
  90 #include "amdgpu_nbio.h"
  91 #include "amdgpu_hdp.h"
  92 #include "amdgpu_dm.h"
  93 #include "amdgpu_virt.h"
  94 #include "amdgpu_csa.h"
  95 #include "amdgpu_gart.h"
  96 #include "amdgpu_debugfs.h"
  97 #include "amdgpu_job.h"
  98 #include "amdgpu_bo_list.h"
  99 #include "amdgpu_gem.h"
 100 #include "amdgpu_doorbell.h"
 101 #include "amdgpu_amdkfd.h"
 102 #include "amdgpu_smu.h"
 103 #include "amdgpu_discovery.h"
 104 #include "amdgpu_mes.h"
 105 #include "amdgpu_umc.h"
 106 #include "amdgpu_mmhub.h"
 107 #include "amdgpu_gfxhub.h"
 108 #include "amdgpu_df.h"
 109 #include "amdgpu_smuio.h"
 110 #include "amdgpu_fdinfo.h"
 111
 112 #define MAX_GPU_INSTANCE                16
 113
 114 struct amdgpu_gpu_instance
 115 {
 116         struct amdgpu_device            *adev;
 117         int                             mgpu_fan_enabled;
 118 };
 119
 120 struct amdgpu_mgpu_info
 121 {
 122         struct amdgpu_gpu_instance      gpu_ins[MAX_GPU_INSTANCE];
 123         struct mutex                    mutex;
 124         uint32_t                        num_gpu;
 125         uint32_t                        num_dgpu;
 126         uint32_t                        num_apu;
 127
 128         /* delayed reset_func for XGMI configuration if necessary */
 129         struct delayed_work             delayed_reset_work;
 130         bool                            pending_reset;
 131 };
 132
 133 enum amdgpu_ss {
 134         AMDGPU_SS_DRV_LOAD,
 135         AMDGPU_SS_DEV_D0,
 136         AMDGPU_SS_DEV_D3,
 137         AMDGPU_SS_DRV_UNLOAD
 138 };
 139
 140 struct amdgpu_watchdog_timer
 141 {
 142         bool timeout_fatal_disable;
 143         uint32_t period; /* maxCycles = (1 << period), the number of cycles before a timeout */
 144 };
 145
 146 #define AMDGPU_MAX_TIMEOUT_PARAM_LENGTH 256
 147
 148 /*
 149  * Modules parameters.
 150  */
 151 extern int amdgpu_modeset;
 152 extern int amdgpu_vram_limit;
 153 extern int amdgpu_vis_vram_limit;
 154 extern int amdgpu_gart_size;
 155 extern int amdgpu_gtt_size;
 156 extern int amdgpu_moverate;
 157 extern int amdgpu_benchmarking;
 158 extern int amdgpu_testing;
 159 extern int amdgpu_audio;
 160 extern int amdgpu_disp_priority;
 161 extern int amdgpu_hw_i2c;
 162 extern int amdgpu_pcie_gen2;
 163 extern int amdgpu_msi;
 164 extern char amdgpu_lockup_timeout[AMDGPU_MAX_TIMEOUT_PARAM_LENGTH];
 165 extern int amdgpu_dpm;
 166 extern int amdgpu_fw_load_type;
 167 extern int amdgpu_aspm;
 168 extern int amdgpu_runtime_pm;
 169 extern uint amdgpu_ip_block_mask;
 170 extern int amdgpu_bapm;
 171 extern int amdgpu_deep_color;
 172 extern int amdgpu_vm_size;
 173 extern int amdgpu_vm_block_size;
 174 extern int amdgpu_vm_fragment_size;
 175 extern int amdgpu_vm_fault_stop;
 176 extern int amdgpu_vm_debug;
 177 extern int amdgpu_vm_update_mode;
 178 extern int amdgpu_exp_hw_support;
 179 extern int amdgpu_dc;
 180 extern int amdgpu_sched_jobs;
 181 extern int amdgpu_sched_hw_submission;
 182 extern uint amdgpu_pcie_gen_cap;
 183 extern uint amdgpu_pcie_lane_cap;
 184 extern uint amdgpu_cg_mask;
 185 extern uint amdgpu_pg_mask;
 186 extern uint amdgpu_sdma_phase_quantum;
 187 extern char *amdgpu_disable_cu;
 188 extern char *amdgpu_virtual_display;
 189 extern uint amdgpu_pp_feature_mask;
 190 extern uint amdgpu_force_long_training;
 191 extern int amdgpu_job_hang_limit;
 192 extern int amdgpu_lbpw;
 193 extern int amdgpu_compute_multipipe;
 194 extern int amdgpu_gpu_recovery;
 195 extern int amdgpu_emu_mode;
 196 extern uint amdgpu_smu_memory_pool_size;
 197 extern int amdgpu_smu_pptable_id;
 198 extern uint amdgpu_dc_feature_mask;
 199 extern uint amdgpu_freesync_vid_mode;
 200 extern uint amdgpu_dc_debug_mask;
 201 extern uint amdgpu_dm_abm_level;
 202 extern int amdgpu_backlight;
 203 extern struct amdgpu_mgpu_info mgpu_info;
 204 extern int amdgpu_ras_enable;
 205 extern uint amdgpu_ras_mask;
 206 extern int amdgpu_bad_page_threshold;
 207 extern struct amdgpu_watchdog_timer amdgpu_watchdog_timer;
 208 extern int amdgpu_async_gfx_ring;
 209 extern int amdgpu_mcbp;
 210 extern int amdgpu_discovery;
 211 extern int amdgpu_mes;
 212 extern int amdgpu_noretry;
 213 extern int amdgpu_force_asic_type;
 214 #ifdef CONFIG_HSA_AMD
 215 extern int sched_policy;
 216 extern bool debug_evictions;
 217 extern bool no_system_mem_limit;
 218 #else
 219 static const int __maybe_unused sched_policy = KFD_SCHED_POLICY_HWS;
 220 static const bool __maybe_unused debug_evictions; /* = false */
 221 static const bool __maybe_unused no_system_mem_limit;
 222 #endif
 223
 224 extern int amdgpu_tmz;
 225 extern int amdgpu_reset_method;
 226
 227 #ifdef CONFIG_DRM_AMDGPU_SI
 228 extern int amdgpu_si_support;
 229 #endif
 230 #ifdef CONFIG_DRM_AMDGPU_CIK
 231 extern int amdgpu_cik_support;
 232 #endif
 233 extern int amdgpu_num_kcq;
 234
 235 #define AMDGPU_VM_MAX_NUM_CTX                   4096
 236 #define AMDGPU_SG_THRESHOLD                     (256*1024*1024)
 237 #define AMDGPU_DEFAULT_GTT_SIZE_MB              3072ULL /* 3GB by default */
 238 #define AMDGPU_WAIT_IDLE_TIMEOUT_IN_MS          3000
 239 #define AMDGPU_MAX_USEC_TIMEOUT                 100000  /* 100 ms */
 240 #define AMDGPU_FENCE_JIFFIES_TIMEOUT            (HZ / 2)
 241 #define AMDGPU_DEBUGFS_MAX_COMPONENTS           32
 242 #define AMDGPUFB_CONN_LIMIT                     4
 243 #define AMDGPU_BIOS_NUM_SCRATCH                 16
 244
 245 #define AMDGPU_VBIOS_VGA_ALLOCATION             (9 * 1024 * 1024) /* reserve 8MB for vga emulator and 1 MB for FB */
 246
 247 /* hard reset data */
 248 #define AMDGPU_ASIC_RESET_DATA                  0x39d5e86b
 249
 250 /* reset flags */
 251 #define AMDGPU_RESET_GFX                        (1 << 0)
 252 #define AMDGPU_RESET_COMPUTE                    (1 << 1)
 253 #define AMDGPU_RESET_DMA                        (1 << 2)
 254 #define AMDGPU_RESET_CP                         (1 << 3)
 255 #define AMDGPU_RESET_GRBM                       (1 << 4)
 256 #define AMDGPU_RESET_DMA1                       (1 << 5)
 257 #define AMDGPU_RESET_RLC                        (1 << 6)
 258 #define AMDGPU_RESET_SEM                        (1 << 7)
 259 #define AMDGPU_RESET_IH                         (1 << 8)
 260 #define AMDGPU_RESET_VMC                        (1 << 9)
 261 #define AMDGPU_RESET_MC                         (1 << 10)
 262 #define AMDGPU_RESET_DISPLAY                    (1 << 11)
 263 #define AMDGPU_RESET_UVD                        (1 << 12)
 264 #define AMDGPU_RESET_VCE                        (1 << 13)
 265 #define AMDGPU_RESET_VCE1                       (1 << 14)
 266
 267 /* max cursor sizes (in pixels) */
 268 #define CIK_CURSOR_WIDTH 128
 269 #define CIK_CURSOR_HEIGHT 128
 270
 271 struct amdgpu_device;
 272 struct amdgpu_ib;
 273 struct amdgpu_cs_parser;
 274 struct amdgpu_job;
 275 struct amdgpu_irq_src;
 276 struct amdgpu_fpriv;
 277 struct amdgpu_bo_va_mapping;
 278 struct kfd_vm_fault_info;
 279 struct amdgpu_hive_info;
 280 struct amdgpu_reset_context;
 281 struct amdgpu_reset_control;
 282
 283 enum amdgpu_cp_irq {
 284         AMDGPU_CP_IRQ_GFX_ME0_PIPE0_EOP = 0,
 285         AMDGPU_CP_IRQ_GFX_ME0_PIPE1_EOP,
 286         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE0_EOP,
 287         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE1_EOP,
 288         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE2_EOP,
 289         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE3_EOP,
 290         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE0_EOP,
 291         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE1_EOP,
 292         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE2_EOP,
 293         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE3_EOP,
 294
 295         AMDGPU_CP_IRQ_LAST
 296 };
 297
 298 enum amdgpu_thermal_irq {
 299         AMDGPU_THERMAL_IRQ_LOW_TO_HIGH = 0,
 300         AMDGPU_THERMAL_IRQ_HIGH_TO_LOW,
 301
 302         AMDGPU_THERMAL_IRQ_LAST
 303 };
 304
 305 enum amdgpu_kiq_irq {
 306         AMDGPU_CP_KIQ_IRQ_DRIVER0 = 0,
 307         AMDGPU_CP_KIQ_IRQ_LAST
 308 };
 309
 310 #define MAX_KIQ_REG_WAIT       5000 /* in usecs, 5ms */
 311 #define MAX_KIQ_REG_BAILOUT_INTERVAL   5 /* in msecs, 5ms */
 312 #define MAX_KIQ_REG_TRY 1000
 313
 314 int amdgpu_device_ip_set_clockgating_state(void *dev,
 315                                            enum amd_ip_block_type block_type,
 316                                            enum amd_clockgating_state state);
 317 int amdgpu_device_ip_set_powergating_state(void *dev,
 318                                            enum amd_ip_block_type block_type,
 319                                            enum amd_powergating_state state);
 320 void amdgpu_device_ip_get_clockgating_state(struct amdgpu_device *adev,
 321                                             u32 *flags);
 322 int amdgpu_device_ip_wait_for_idle(struct amdgpu_device *adev,
 323                                    enum amd_ip_block_type block_type);
 324 bool amdgpu_device_ip_is_idle(struct amdgpu_device *adev,
 325                               enum amd_ip_block_type block_type);
 326
 327 #define AMDGPU_MAX_IP_NUM 16
 328
 329 struct amdgpu_ip_block_status {
 330         bool valid;
 331         bool sw;
 332         bool hw;
 333         bool late_initialized;
 334         bool hang;
 335 };
 336
 337 struct amdgpu_ip_block_version {
 338         const enum amd_ip_block_type type;
 339         const u32 major;
 340         const u32 minor;
 341         const u32 rev;
 342         const struct amd_ip_funcs *funcs;
 343 };
 344
 345 #define HW_REV(_Major, _Minor, _Rev) \
 346         ((((uint32_t) (_Major)) << 16) | ((uint32_t) (_Minor) << 8) | ((uint32_t) (_Rev)))
 347
 348 struct amdgpu_ip_block {
 349         struct amdgpu_ip_block_status status;
 350         const struct amdgpu_ip_block_version *version;
 351 };
 352
 353 int amdgpu_device_ip_block_version_cmp(struct amdgpu_device *adev,
 354                                        enum amd_ip_block_type type,
 355                                        u32 major, u32 minor);
 356
 357 struct amdgpu_ip_block *
 358 amdgpu_device_ip_get_ip_block(struct amdgpu_device *adev,
 359                               enum amd_ip_block_type type);
 360
 361 int amdgpu_device_ip_block_add(struct amdgpu_device *adev,
 362                                const struct amdgpu_ip_block_version *ip_block_version);
 363
 364 /*
 365  * BIOS.
 366  */
 367 bool amdgpu_get_bios(struct amdgpu_device *adev);
 368 bool amdgpu_read_bios(struct amdgpu_device *adev);
 369
 370 /*
 371  * Clocks
 372  */
 373
 374 #define AMDGPU_MAX_PPLL 3
 375
 376 struct amdgpu_clock {
 377         struct amdgpu_pll ppll[AMDGPU_MAX_PPLL];
 378         struct amdgpu_pll spll;
 379         struct amdgpu_pll mpll;
 380         /* 10 Khz units */
 381         uint32_t default_mclk;
 382         uint32_t default_sclk;
 383         uint32_t default_dispclk;
 384         uint32_t current_dispclk;
 385         uint32_t dp_extclk;
 386         uint32_t max_pixel_clock;
 387 };
 388
 389 /* sub-allocation manager, it has to be protected by another lock.
 390  * By conception this is an helper for other part of the driver
 391  * like the indirect buffer or semaphore, which both have their
 392  * locking.
 393  *
 394  * Principe is simple, we keep a list of sub allocation in offset
 395  * order (first entry has offset == 0, last entry has the highest
 396  * offset).
 397  *
 398  * When allocating new object we first check if there is room at
 399  * the end total_size - (last_object_offset + last_object_size) >=
 400  * alloc_size. If so we allocate new object there.
 401  *
 402  * When there is not enough room at the end, we start waiting for
 403  * each sub object until we reach object_offset+object_size >=
 404  * alloc_size, this object then become the sub object we return.
 405  *
 406  * Alignment can't be bigger than page size.
 407  *
 408  * Hole are not considered for allocation to keep things simple.
 409  * Assumption is that there won't be hole (all object on same
 410  * alignment).
 411  */
 412
 413 #define AMDGPU_SA_NUM_FENCE_LISTS       32
 414
 415 struct amdgpu_sa_manager {
 416         wait_queue_head_t       wq;
 417         struct amdgpu_bo        *bo;
 418         struct list_head        *hole;
 419         struct list_head        flist[AMDGPU_SA_NUM_FENCE_LISTS];
 420         struct list_head        olist;
 421         unsigned                size;
 422         uint64_t                gpu_addr;
 423         void                    *cpu_ptr;
 424         uint32_t                domain;
 425         uint32_t                align;
 426 };
 427
 428 /* sub-allocation buffer */
 429 struct amdgpu_sa_bo {
 430         struct list_head                olist;
 431         struct list_head                flist;
 432         struct amdgpu_sa_manager        *manager;
 433         unsigned                        soffset;
 434         unsigned                        eoffset;
 435         struct dma_fence                *fence;
 436 };
 437
 438 int amdgpu_fence_slab_init(void);
 439 void amdgpu_fence_slab_fini(void);
 440
 441 /*
 442  * IRQS.
 443  */
 444
 445 struct amdgpu_flip_work {
 446         struct delayed_work             flip_work;
 447         struct work_struct              unpin_work;
 448         struct amdgpu_device            *adev;
 449         int                             crtc_id;
 450         u32                             target_vblank;
 451         uint64_t                        base;
 452         struct drm_pending_vblank_event *event;
 453         struct amdgpu_bo                *old_abo;
 454         struct dma_fence                *excl;
 455         unsigned                        shared_count;
 456         struct dma_fence                **shared;
 457         struct dma_fence_cb             cb;
 458         bool                            async;
 459 };
 460
 461
 462 /*
 463  * CP & rings.
 464  */
 465
 466 struct amdgpu_ib {
 467         struct amdgpu_sa_bo             *sa_bo;
 468         uint32_t                        length_dw;
 469         uint64_t                        gpu_addr;
 470         uint32_t                        *ptr;
 471         uint32_t                        flags;
 472 };
 473
 474 extern const struct drm_sched_backend_ops amdgpu_sched_ops;
 475
 476 /*
 477  * file private structure
 478  */
 479
 480 struct amdgpu_fpriv {
 481         struct amdgpu_vm        vm;
 482         struct amdgpu_bo_va     *prt_va;
 483         struct amdgpu_bo_va     *csa_va;
 484         struct mutex            bo_list_lock;
 485         struct idr              bo_list_handles;
 486         struct amdgpu_ctx_mgr   ctx_mgr;
 487 };
 488
 489 int amdgpu_file_to_fpriv(struct file *filp, struct amdgpu_fpriv **fpriv);
 490
 491 int amdgpu_ib_get(struct amdgpu_device *adev, struct amdgpu_vm *vm,
 492                   unsigned size,
 493                   enum amdgpu_ib_pool_type pool,
 494                   struct amdgpu_ib *ib);
 495 void amdgpu_ib_free(struct amdgpu_device *adev, struct amdgpu_ib *ib,
 496                     struct dma_fence *f);
 497 int amdgpu_ib_schedule(struct amdgpu_ring *ring, unsigned num_ibs,
 498                        struct amdgpu_ib *ibs, struct amdgpu_job *job,
 499                        struct dma_fence **f);
 500 int amdgpu_ib_pool_init(struct amdgpu_device *adev);
 501 void amdgpu_ib_pool_fini(struct amdgpu_device *adev);
 502 int amdgpu_ib_ring_tests(struct amdgpu_device *adev);
 503
 504 /*
 505  * CS.
 506  */
 507 struct amdgpu_cs_chunk {
 508         uint32_t                chunk_id;
 509         uint32_t                length_dw;
 510         void                    *kdata;
 511 };
 512
 513 struct amdgpu_cs_post_dep {
 514         struct drm_syncobj *syncobj;
 515         struct dma_fence_chain *chain;
 516         u64 point;
 517 };
 518
 519 struct amdgpu_cs_parser {
 520         struct amdgpu_device    *adev;
 521         struct drm_file         *filp;
 522         struct amdgpu_ctx       *ctx;
 523
 524         /* chunks */
 525         unsigned                nchunks;
 526         struct amdgpu_cs_chunk  *chunks;
 527
 528         /* scheduler job object */
 529         struct amdgpu_job       *job;
 530         struct drm_sched_entity *entity;
 531
 532         /* buffer objects */
 533         struct ww_acquire_ctx           ticket;
 534         struct amdgpu_bo_list           *bo_list;
 535         struct amdgpu_mn                *mn;
 536         struct amdgpu_bo_list_entry     vm_pd;
 537         struct list_head                validated;
 538         struct dma_fence                *fence;
 539         uint64_t                        bytes_moved_threshold;
 540         uint64_t                        bytes_moved_vis_threshold;
 541         uint64_t                        bytes_moved;
 542         uint64_t                        bytes_moved_vis;
 543
 544         /* user fence */
 545         struct amdgpu_bo_list_entry     uf_entry;
 546
 547         unsigned                        num_post_deps;
 548         struct amdgpu_cs_post_dep       *post_deps;
 549 };
 550
 551 static inline u32 amdgpu_get_ib_value(struct amdgpu_cs_parser *p,
 552                                       uint32_t ib_idx, int idx)
 553 {
 554         return p->job->ibs[ib_idx].ptr[idx];
 555 }
 556
 557 static inline void amdgpu_set_ib_value(struct amdgpu_cs_parser *p,
 558                                        uint32_t ib_idx, int idx,
 559                                        uint32_t value)
 560 {
 561         p->job->ibs[ib_idx].ptr[idx] = value;
 562 }
 563
 564 /*
 565  * Writeback
 566  */
 567 #define AMDGPU_MAX_WB 256       /* Reserve at most 256 WB slots for amdgpu-owned rings. */
 568
 569 struct amdgpu_wb {
 570         struct amdgpu_bo        *wb_obj;
 571         volatile uint32_t       *wb;
 572         uint64_t                gpu_addr;
 573         u32                     num_wb; /* Number of wb slots actually reserved for amdgpu. */
 574         unsigned long           used[DIV_ROUND_UP(AMDGPU_MAX_WB, BITS_PER_LONG)];
 575 };
 576
 577 int amdgpu_device_wb_get(struct amdgpu_device *adev, u32 *wb);
 578 void amdgpu_device_wb_free(struct amdgpu_device *adev, u32 wb);
 579
 580 /*
 581  * Benchmarking
 582  */
 583 void amdgpu_benchmark(struct amdgpu_device *adev, int test_number);
 584
 585
 586 /*
 587  * Testing
 588  */
 589 void amdgpu_test_moves(struct amdgpu_device *adev);
 590
 591 /*
 592  * ASIC specific register table accessible by UMD
 593  */
 594 struct amdgpu_allowed_register_entry {
 595         uint32_t reg_offset;
 596         bool grbm_indexed;
 597 };
 598
 599 enum amd_reset_method {
 600         AMD_RESET_METHOD_NONE = -1,
 601         AMD_RESET_METHOD_LEGACY = 0,
 602         AMD_RESET_METHOD_MODE0,
 603         AMD_RESET_METHOD_MODE1,
 604         AMD_RESET_METHOD_MODE2,
 605         AMD_RESET_METHOD_BACO,
 606         AMD_RESET_METHOD_PCI,
 607 };
 608
 609 struct amdgpu_video_codec_info {
 610         u32 codec_type;
 611         u32 max_width;
 612         u32 max_height;
 613         u32 max_pixels_per_frame;
 614         u32 max_level;
 615 };
 616
 617 struct amdgpu_video_codecs {
 618         const u32 codec_count;
 619         const struct amdgpu_video_codec_info *codec_array;
 620 };
 621
 622 /*
 623  * ASIC specific functions.
 624  */
 625 struct amdgpu_asic_funcs {
 626         bool (*read_disabled_bios)(struct amdgpu_device *adev);
 627         bool (*read_bios_from_rom)(struct amdgpu_device *adev,
 628                                    u8 *bios, u32 length_bytes);
 629         int (*read_register)(struct amdgpu_device *adev, u32 se_num,
 630                              u32 sh_num, u32 reg_offset, u32 *value);
 631         void (*set_vga_state)(struct amdgpu_device *adev, bool state);
 632         int (*reset)(struct amdgpu_device *adev);
 633         enum amd_reset_method (*reset_method)(struct amdgpu_device *adev);
 634         /* get the reference clock */
 635         u32 (*get_xclk)(struct amdgpu_device *adev);
 636         /* MM block clocks */
 637         int (*set_uvd_clocks)(struct amdgpu_device *adev, u32 vclk, u32 dclk);
 638         int (*set_vce_clocks)(struct amdgpu_device *adev, u32 evclk, u32 ecclk);
 639         /* static power management */
 640         int (*get_pcie_lanes)(struct amdgpu_device *adev);
 641         void (*set_pcie_lanes)(struct amdgpu_device *adev, int lanes);
 642         /* get config memsize register */
 643         u32 (*get_config_memsize)(struct amdgpu_device *adev);
 644         /* flush hdp write queue */
 645         void (*flush_hdp)(struct amdgpu_device *adev, struct amdgpu_ring *ring);
 646         /* invalidate hdp read cache */
 647         void (*invalidate_hdp)(struct amdgpu_device *adev,
 648                                struct amdgpu_ring *ring);
 649         /* check if the asic needs a full reset of if soft reset will work */
 650         bool (*need_full_reset)(struct amdgpu_device *adev);
 651         /* initialize doorbell layout for specific asic*/
 652         void (*init_doorbell_index)(struct amdgpu_device *adev);
 653         /* PCIe bandwidth usage */
 654         void (*get_pcie_usage)(struct amdgpu_device *adev, uint64_t *count0,
 655                                uint64_t *count1);
 656         /* do we need to reset the asic at init time (e.g., kexec) */
 657         bool (*need_reset_on_init)(struct amdgpu_device *adev);
 658         /* PCIe replay counter */
 659         uint64_t (*get_pcie_replay_count)(struct amdgpu_device *adev);
 660         /* device supports BACO */
 661         bool (*supports_baco)(struct amdgpu_device *adev);
 662         /* pre asic_init quirks */
 663         void (*pre_asic_init)(struct amdgpu_device *adev);
 664         /* enter/exit umd stable pstate */
 665         int (*update_umd_stable_pstate)(struct amdgpu_device *adev, bool enter);
 666         /* query video codecs */
 667         int (*query_video_codecs)(struct amdgpu_device *adev, bool encode,
 668                                   const struct amdgpu_video_codecs **codecs);
 669 };
 670
 671 /*
 672  * IOCTL.
 673  */
 674 int amdgpu_bo_list_ioctl(struct drm_device *dev, void *data,
 675                                 struct drm_file *filp);
 676
 677 int amdgpu_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
 678 int amdgpu_cs_fence_to_handle_ioctl(struct drm_device *dev, void *data,
 679                                     struct drm_file *filp);
 680 int amdgpu_cs_wait_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
 681 int amdgpu_cs_wait_fences_ioctl(struct drm_device *dev, void *data,
 682                                 struct drm_file *filp);
 683
 684 /* VRAM scratch page for HDP bug, default vram page */
 685 struct amdgpu_vram_scratch {
 686         struct amdgpu_bo                *robj;
 687         volatile uint32_t               *ptr;
 688         u64                             gpu_addr;
 689 };
 690
 691 /*
 692  * CGS
 693  */
 694 struct cgs_device *amdgpu_cgs_create_device(struct amdgpu_device *adev);
 695 void amdgpu_cgs_destroy_device(struct cgs_device *cgs_device);
 696
 697 /*
 698  * Core structure, functions and helpers.
 699  */
 700 typedef uint32_t (*amdgpu_rreg_t)(struct amdgpu_device*, uint32_t);
 701 typedef void (*amdgpu_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
 702
 703 typedef uint64_t (*amdgpu_rreg64_t)(struct amdgpu_device*, uint32_t);
 704 typedef void (*amdgpu_wreg64_t)(struct amdgpu_device*, uint32_t, uint64_t);
 705
 706 typedef uint32_t (*amdgpu_block_rreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
 707 typedef void (*amdgpu_block_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t, uint32_t);
 708
 709 struct amdgpu_mmio_remap {
 710         u32 reg_offset;
 711         resource_size_t bus_addr;
 712 };
 713
 714 /* Define the HW IP blocks will be used in driver , add more if necessary */
 715 enum amd_hw_ip_block_type {
 716         GC_HWIP = 1,
 717         HDP_HWIP,
 718         SDMA0_HWIP,
 719         SDMA1_HWIP,
 720         SDMA2_HWIP,
 721         SDMA3_HWIP,
 722         SDMA4_HWIP,
 723         SDMA5_HWIP,
 724         SDMA6_HWIP,
 725         SDMA7_HWIP,
 726         MMHUB_HWIP,
 727         ATHUB_HWIP,
 728         NBIO_HWIP,
 729         MP0_HWIP,
 730         MP1_HWIP,
 731         UVD_HWIP,
 732         VCN_HWIP = UVD_HWIP,
 733         JPEG_HWIP = VCN_HWIP,
 734         VCE_HWIP,
 735         DF_HWIP,
 736         DCE_HWIP,
 737         OSSSYS_HWIP,
 738         SMUIO_HWIP,
 739         PWR_HWIP,
 740         NBIF_HWIP,
 741         THM_HWIP,
 742         CLK_HWIP,
 743         UMC_HWIP,
 744         RSMU_HWIP,
 745         MAX_HWIP
 746 };
 747
 748 #define HWIP_MAX_INSTANCE       8
 749
 750 struct amd_powerplay {
 751         void *pp_handle;
 752         const struct amd_pm_funcs *pp_funcs;
 753 };
 754
 755 /* polaris10 kickers */
 756 #define ASICID_IS_P20(did, rid)         (((did == 0x67DF) && \
 757                                          ((rid == 0xE3) || \
 758                                           (rid == 0xE4) || \
 759                                           (rid == 0xE5) || \
 760                                           (rid == 0xE7) || \
 761                                           (rid == 0xEF))) || \
 762                                          ((did == 0x6FDF) && \
 763                                          ((rid == 0xE7) || \
 764                                           (rid == 0xEF) || \
 765                                           (rid == 0xFF))))
 766
 767 #define ASICID_IS_P30(did, rid)         ((did == 0x67DF) && \
 768                                         ((rid == 0xE1) || \
 769                                          (rid == 0xF7)))
 770
 771 /* polaris11 kickers */
 772 #define ASICID_IS_P21(did, rid)         (((did == 0x67EF) && \
 773                                          ((rid == 0xE0) || \
 774                                           (rid == 0xE5))) || \
 775                                          ((did == 0x67FF) && \
 776                                          ((rid == 0xCF) || \
 777                                           (rid == 0xEF) || \
 778                                           (rid == 0xFF))))
 779
 780 #define ASICID_IS_P31(did, rid)         ((did == 0x67EF) && \
 781                                         ((rid == 0xE2)))
 782
 783 /* polaris12 kickers */
 784 #define ASICID_IS_P23(did, rid)         (((did == 0x6987) && \
 785                                          ((rid == 0xC0) || \
 786                                           (rid == 0xC1) || \
 787                                           (rid == 0xC3) || \
 788                                           (rid == 0xC7))) || \
 789                                          ((did == 0x6981) && \
 790                                          ((rid == 0x00) || \
 791                                           (rid == 0x01) || \
 792                                           (rid == 0x10))))
 793
 794 #define AMDGPU_RESET_MAGIC_NUM 64
 795 #define AMDGPU_MAX_DF_PERFMONS 4
 796 struct amdgpu_device {
 797         struct device                   *dev;
 798         struct pci_dev                  *pdev;
 799         struct drm_device               ddev;
 800
 801 #ifdef CONFIG_DRM_AMD_ACP
 802         struct amdgpu_acp               acp;
 803 #endif
 804         struct amdgpu_hive_info *hive;
 805         /* ASIC */
 806         enum amd_asic_type              asic_type;
 807         uint32_t                        family;
 808         uint32_t                        rev_id;
 809         uint32_t                        external_rev_id;
 810         unsigned long                   flags;
 811         unsigned long                   apu_flags;
 812         int                             usec_timeout;
 813         const struct amdgpu_asic_funcs  *asic_funcs;
 814         bool                            shutdown;
 815         bool                            need_swiotlb;
 816         bool                            accel_working;
 817         struct notifier_block           acpi_nb;
 818         struct amdgpu_i2c_chan          *i2c_bus[AMDGPU_MAX_I2C_BUS];
 819         struct debugfs_blob_wrapper     debugfs_vbios_blob;
 820         struct mutex                    srbm_mutex;
 821         /* GRBM index mutex. Protects concurrent access to GRBM index */
 822         struct mutex                    grbm_idx_mutex;
 823         struct dev_pm_domain            vga_pm_domain;
 824         bool                            have_disp_power_ref;
 825         bool                            have_atomics_support;
 826
 827         /* BIOS */
 828         bool                            is_atom_fw;
 829         uint8_t                         *bios;
 830         uint32_t                        bios_size;
 831         uint32_t                        bios_scratch_reg_offset;
 832         uint32_t                        bios_scratch[AMDGPU_BIOS_NUM_SCRATCH];
 833
 834         /* Register/doorbell mmio */
 835         resource_size_t                 rmmio_base;
 836         resource_size_t                 rmmio_size;
 837         void __iomem                    *rmmio;
 838         /* protects concurrent MM_INDEX/DATA based register access */
 839         spinlock_t mmio_idx_lock;
 840         struct amdgpu_mmio_remap        rmmio_remap;
 841         /* protects concurrent SMC based register access */
 842         spinlock_t smc_idx_lock;
 843         amdgpu_rreg_t                   smc_rreg;
 844         amdgpu_wreg_t                   smc_wreg;
 845         /* protects concurrent PCIE register access */
 846         spinlock_t pcie_idx_lock;
 847         amdgpu_rreg_t                   pcie_rreg;
 848         amdgpu_wreg_t                   pcie_wreg;
 849         amdgpu_rreg_t                   pciep_rreg;
 850         amdgpu_wreg_t                   pciep_wreg;
 851         amdgpu_rreg64_t                 pcie_rreg64;
 852         amdgpu_wreg64_t                 pcie_wreg64;
 853         /* protects concurrent UVD register access */
 854         spinlock_t uvd_ctx_idx_lock;
 855         amdgpu_rreg_t                   uvd_ctx_rreg;
 856         amdgpu_wreg_t                   uvd_ctx_wreg;
 857         /* protects concurrent DIDT register access */
 858         spinlock_t didt_idx_lock;
 859         amdgpu_rreg_t                   didt_rreg;
 860         amdgpu_wreg_t                   didt_wreg;
 861         /* protects concurrent gc_cac register access */
 862         spinlock_t gc_cac_idx_lock;
 863         amdgpu_rreg_t                   gc_cac_rreg;
 864         amdgpu_wreg_t                   gc_cac_wreg;
 865         /* protects concurrent se_cac register access */
 866         spinlock_t se_cac_idx_lock;
 867         amdgpu_rreg_t                   se_cac_rreg;
 868         amdgpu_wreg_t                   se_cac_wreg;
 869         /* protects concurrent ENDPOINT (audio) register access */
 870         spinlock_t audio_endpt_idx_lock;
 871         amdgpu_block_rreg_t             audio_endpt_rreg;
 872         amdgpu_block_wreg_t             audio_endpt_wreg;
 873         struct amdgpu_doorbell          doorbell;
 874
 875         /* clock/pll info */
 876         struct amdgpu_clock            clock;
 877
 878         /* MC */
 879         struct amdgpu_gmc               gmc;
 880         struct amdgpu_gart              gart;
 881         dma_addr_t                      dummy_page_addr;
 882         struct amdgpu_vm_manager        vm_manager;
 883         struct amdgpu_vmhub             vmhub[AMDGPU_MAX_VMHUBS];
 884         unsigned                        num_vmhubs;
 885
 886         /* memory management */
 887         struct amdgpu_mman              mman;
 888         struct amdgpu_vram_scratch      vram_scratch;
 889         struct amdgpu_wb                wb;
 890         atomic64_t                      num_bytes_moved;
 891         atomic64_t                      num_evictions;
 892         atomic64_t                      num_vram_cpu_page_faults;
 893         atomic_t                        gpu_reset_counter;
 894         atomic_t                        vram_lost_counter;
 895
 896         /* data for buffer migration throttling */
 897         struct {
 898                 spinlock_t              lock;
 899                 s64                     last_update_us;
 900                 s64                     accum_us; /* accumulated microseconds */
 901                 s64                     accum_us_vis; /* for visible VRAM */
 902                 u32                     log2_max_MBps;
 903         } mm_stats;
 904
 905         /* display */
 906         bool                            enable_virtual_display;
 907         struct amdgpu_mode_info         mode_info;
 908         /* For pre-DCE11. DCE11 and later are in "struct amdgpu_device->dm" */
 909         struct work_struct              hotplug_work;
 910         struct amdgpu_irq_src           crtc_irq;
 911         struct amdgpu_irq_src           vline0_irq;
 912         struct amdgpu_irq_src           vupdate_irq;
 913         struct amdgpu_irq_src           pageflip_irq;
 914         struct amdgpu_irq_src           hpd_irq;
 915         struct amdgpu_irq_src           dmub_trace_irq;
 916         struct amdgpu_irq_src           dmub_outbox_irq;
 917
 918         /* rings */
 919         u64                             fence_context;
 920         unsigned                        num_rings;
 921         struct amdgpu_ring              *rings[AMDGPU_MAX_RINGS];
 922         bool                            ib_pool_ready;
 923         struct amdgpu_sa_manager        ib_pools[AMDGPU_IB_POOL_MAX];
 924         struct amdgpu_sched             gpu_sched[AMDGPU_HW_IP_NUM][AMDGPU_RING_PRIO_MAX];
 925
 926         /* interrupts */
 927         struct amdgpu_irq               irq;
 928
 929         /* powerplay */
 930         struct amd_powerplay            powerplay;
 931         bool                            pp_force_state_enabled;
 932
 933         /* smu */
 934         struct smu_context              smu;
 935
 936         /* dpm */
 937         struct amdgpu_pm                pm;
 938         u32                             cg_flags;
 939         u32                             pg_flags;
 940
 941         /* nbio */
 942         struct amdgpu_nbio              nbio;
 943
 944         /* hdp */
 945         struct amdgpu_hdp               hdp;
 946
 947         /* smuio */
 948         struct amdgpu_smuio             smuio;
 949
 950         /* mmhub */
 951         struct amdgpu_mmhub             mmhub;
 952
 953         /* gfxhub */
 954         struct amdgpu_gfxhub            gfxhub;
 955
 956         /* gfx */
 957         struct amdgpu_gfx               gfx;
 958
 959         /* sdma */
 960         struct amdgpu_sdma              sdma;
 961
 962         /* uvd */
 963         struct amdgpu_uvd               uvd;
 964
 965         /* vce */
 966         struct amdgpu_vce               vce;
 967
 968         /* vcn */
 969         struct amdgpu_vcn               vcn;
 970
 971         /* jpeg */
 972         struct amdgpu_jpeg              jpeg;
 973
 974         /* firmwares */
 975         struct amdgpu_firmware          firmware;
 976
 977         /* PSP */
 978         struct psp_context              psp;
 979
 980         /* GDS */
 981         struct amdgpu_gds               gds;
 982
 983         /* KFD */
 984         struct amdgpu_kfd_dev           kfd;
 985
 986         /* UMC */
 987         struct amdgpu_umc               umc;
 988
 989         /* display related functionality */
 990         struct amdgpu_display_manager dm;
 991
 992         /* mes */
 993         bool                            enable_mes;
 994         struct amdgpu_mes               mes;
 995
 996         /* df */
 997         struct amdgpu_df                df;
 998
 999         struct amdgpu_ip_block          ip_blocks[AMDGPU_MAX_IP_NUM];
1000         uint32_t                        harvest_ip_mask;
1001         int                             num_ip_blocks;
1002         struct mutex    mn_lock;
1003         DECLARE_HASHTABLE(mn_hash, 7);
1004
1005         /* tracking pinned memory */
1006         atomic64_t vram_pin_size;
1007         atomic64_t visible_pin_size;
1008         atomic64_t gart_pin_size;
1009
1010         /* soc15 register offset based on ip, instance and  segment */
1011         uint32_t                *reg_offset[MAX_HWIP][HWIP_MAX_INSTANCE];
1012
1013         /* delayed work_func for deferring clockgating during resume */
1014         struct delayed_work     delayed_init_work;
1015
1016         struct amdgpu_virt      virt;
1017
1018         /* link all shadow bo */
1019         struct list_head                shadow_list;
1020         struct mutex                    shadow_list_lock;
1021
1022         /* record hw reset is performed */
1023         bool has_hw_reset;
1024         u8                              reset_magic[AMDGPU_RESET_MAGIC_NUM];
1025
1026         /* s3/s4 mask */
1027         bool                            in_suspend;
1028         bool                            in_s3;
1029         bool                            in_s4;
1030         bool                            in_s0ix;
1031
1032         atomic_t                        in_gpu_reset;
1033         enum pp_mp1_state               mp1_state;
1034         struct rw_semaphore reset_sem;
1035         struct amdgpu_doorbell_index doorbell_index;
1036
1037         struct mutex                    notifier_lock;
1038
1039         int asic_reset_res;
1040         struct work_struct              xgmi_reset_work;
1041         struct list_head                reset_list;
1042
1043         long                            gfx_timeout;
1044         long                            sdma_timeout;
1045         long                            video_timeout;
1046         long                            compute_timeout;
1047
1048         uint64_t                        unique_id;
1049         uint64_t        df_perfmon_config_assign_mask[AMDGPU_MAX_DF_PERFMONS];
1050
1051         /* enable runtime pm on the device */
1052         bool                            runpm;
1053         bool                            in_runpm;
1054         bool                            has_pr3;
1055
1056         bool                            pm_sysfs_en;
1057         bool                            ucode_sysfs_en;
1058
1059         /* Chip product information */
1060         char                            product_number[16];
1061         char                            product_name[32];
1062         char                            serial[20];
1063
1064         struct amdgpu_autodump          autodump;
1065
1066         atomic_t                        throttling_logging_enabled;
1067         struct ratelimit_state          throttling_logging_rs;
1068         uint32_t                        ras_hw_enabled;
1069         uint32_t                        ras_enabled;
1070
1071         bool                            no_hw_access;
1072         struct pci_saved_state          *pci_state;
1073
1074         struct amdgpu_reset_control     *reset_cntl;
1075 };
1076
1077 static inline struct amdgpu_device *drm_to_adev(struct drm_device *ddev)
1078 {
1079         return container_of(ddev, struct amdgpu_device, ddev);
1080 }
1081
1082 static inline struct drm_device *adev_to_drm(struct amdgpu_device *adev)
1083 {
1084         return &adev->ddev;
1085 }
1086
1087 static inline struct amdgpu_device *amdgpu_ttm_adev(struct ttm_device *bdev)
1088 {
1089         return container_of(bdev, struct amdgpu_device, mman.bdev);
1090 }
1091
1092 int amdgpu_device_init(struct amdgpu_device *adev,
1093                        uint32_t flags);
1094 void amdgpu_device_fini_hw(struct amdgpu_device *adev);
1095 void amdgpu_device_fini_sw(struct amdgpu_device *adev);
1096
1097 int amdgpu_gpu_wait_for_idle(struct amdgpu_device *adev);
1098
1099 void amdgpu_device_vram_access(struct amdgpu_device *adev, loff_t pos,
1100                                uint32_t *buf, size_t size, bool write);
1101 uint32_t amdgpu_device_rreg(struct amdgpu_device *adev,
1102                             uint32_t reg, uint32_t acc_flags);
1103 void amdgpu_device_wreg(struct amdgpu_device *adev,
1104                         uint32_t reg, uint32_t v,
1105                         uint32_t acc_flags);
1106 void amdgpu_mm_wreg_mmio_rlc(struct amdgpu_device *adev,
1107                              uint32_t reg, uint32_t v);
1108 void amdgpu_mm_wreg8(struct amdgpu_device *adev, uint32_t offset, uint8_t value);
1109 uint8_t amdgpu_mm_rreg8(struct amdgpu_device *adev, uint32_t offset);
1110
1111 u32 amdgpu_device_indirect_rreg(struct amdgpu_device *adev,
1112                                 u32 pcie_index, u32 pcie_data,
1113                                 u32 reg_addr);
1114 u64 amdgpu_device_indirect_rreg64(struct amdgpu_device *adev,
1115                                   u32 pcie_index, u32 pcie_data,
1116                                   u32 reg_addr);
1117 void amdgpu_device_indirect_wreg(struct amdgpu_device *adev,
1118                                  u32 pcie_index, u32 pcie_data,
1119                                  u32 reg_addr, u32 reg_data);
1120 void amdgpu_device_indirect_wreg64(struct amdgpu_device *adev,
1121                                    u32 pcie_index, u32 pcie_data,
1122                                    u32 reg_addr, u64 reg_data);
1123
1124 bool amdgpu_device_asic_has_dc_support(enum amd_asic_type asic_type);
1125 bool amdgpu_device_has_dc_support(struct amdgpu_device *adev);
1126
1127 int amdgpu_device_pre_asic_reset(struct amdgpu_device *adev,
1128                                  struct amdgpu_reset_context *reset_context);
1129
1130 int amdgpu_do_asic_reset(struct list_head *device_list_handle,
1131                          struct amdgpu_reset_context *reset_context);
1132
1133 int emu_soc_asic_init(struct amdgpu_device *adev);
1134
1135 /*
1136  * Registers read & write functions.
1137  */
1138 #define AMDGPU_REGS_NO_KIQ    (1<<1)
1139 #define AMDGPU_REGS_RLC (1<<2)
1140
1141 #define RREG32_NO_KIQ(reg) amdgpu_device_rreg(adev, (reg), AMDGPU_REGS_NO_KIQ)
1142 #define WREG32_NO_KIQ(reg, v) amdgpu_device_wreg(adev, (reg), (v), AMDGPU_REGS_NO_KIQ)
1143
1144 #define RREG32_KIQ(reg) amdgpu_kiq_rreg(adev, (reg))
1145 #define WREG32_KIQ(reg, v) amdgpu_kiq_wreg(adev, (reg), (v))
1146
1147 #define RREG8(reg) amdgpu_mm_rreg8(adev, (reg))
1148 #define WREG8(reg, v) amdgpu_mm_wreg8(adev, (reg), (v))
1149
1150 #define RREG32(reg) amdgpu_device_rreg(adev, (reg), 0)
1151 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", amdgpu_device_rreg(adev, (reg), 0))
1152 #define WREG32(reg, v) amdgpu_device_wreg(adev, (reg), (v), 0)
1153 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1154 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1155 #define RREG32_PCIE(reg) adev->pcie_rreg(adev, (reg))
1156 #define WREG32_PCIE(reg, v) adev->pcie_wreg(adev, (reg), (v))
1157 #define RREG32_PCIE_PORT(reg) adev->pciep_rreg(adev, (reg))
1158 #define WREG32_PCIE_PORT(reg, v) adev->pciep_wreg(adev, (reg), (v))
1159 #define RREG64_PCIE(reg) adev->pcie_rreg64(adev, (reg))
1160 #define WREG64_PCIE(reg, v) adev->pcie_wreg64(adev, (reg), (v))
1161 #define RREG32_SMC(reg) adev->smc_rreg(adev, (reg))
1162 #define WREG32_SMC(reg, v) adev->smc_wreg(adev, (reg), (v))
1163 #define RREG32_UVD_CTX(reg) adev->uvd_ctx_rreg(adev, (reg))
1164 #define WREG32_UVD_CTX(reg, v) adev->uvd_ctx_wreg(adev, (reg), (v))
1165 #define RREG32_DIDT(reg) adev->didt_rreg(adev, (reg))
1166 #define WREG32_DIDT(reg, v) adev->didt_wreg(adev, (reg), (v))
1167 #define RREG32_GC_CAC(reg) adev->gc_cac_rreg(adev, (reg))
1168 #define WREG32_GC_CAC(reg, v) adev->gc_cac_wreg(adev, (reg), (v))
1169 #define RREG32_SE_CAC(reg) adev->se_cac_rreg(adev, (reg))
1170 #define WREG32_SE_CAC(reg, v) adev->se_cac_wreg(adev, (reg), (v))
1171 #define RREG32_AUDIO_ENDPT(block, reg) adev->audio_endpt_rreg(adev, (block), (reg))
1172 #define WREG32_AUDIO_ENDPT(block, reg, v) adev->audio_endpt_wreg(adev, (block), (reg), (v))
1173 #define WREG32_P(reg, val, mask)                                \
1174         do {                                                    \
1175                 uint32_t tmp_ = RREG32(reg);                    \
1176                 tmp_ &= (mask);                                 \
1177                 tmp_ |= ((val) & ~(mask));                      \
1178                 WREG32(reg, tmp_);                              \
1179         } while (0)
1180 #define WREG32_AND(reg, and) WREG32_P(reg, 0, and)
1181 #define WREG32_OR(reg, or) WREG32_P(reg, or, ~(or))
1182 #define WREG32_PLL_P(reg, val, mask)                            \
1183         do {                                                    \
1184                 uint32_t tmp_ = RREG32_PLL(reg);                \
1185                 tmp_ &= (mask);                                 \
1186                 tmp_ |= ((val) & ~(mask));                      \
1187                 WREG32_PLL(reg, tmp_);                          \
1188         } while (0)
1189
1190 #define WREG32_SMC_P(_Reg, _Val, _Mask)                         \
1191         do {                                                    \
1192                 u32 tmp = RREG32_SMC(_Reg);                     \
1193                 tmp &= (_Mask);                                 \
1194                 tmp |= ((_Val) & ~(_Mask));                     \
1195                 WREG32_SMC(_Reg, tmp);                          \
1196         } while (0)
1197
1198 #define DREG32_SYS(sqf, adev, reg) seq_printf((sqf), #reg " : 0x%08X\n", amdgpu_device_rreg((adev), (reg), false))
1199
1200 #define REG_FIELD_SHIFT(reg, field) reg##__##field##__SHIFT
1201 #define REG_FIELD_MASK(reg, field) reg##__##field##_MASK
1202
1203 #define REG_SET_FIELD(orig_val, reg, field, field_val)                  \
1204         (((orig_val) & ~REG_FIELD_MASK(reg, field)) |                   \
1205          (REG_FIELD_MASK(reg, field) & ((field_val) << REG_FIELD_SHIFT(reg, field))))
1206
1207 #define REG_GET_FIELD(value, reg, field)                                \
1208         (((value) & REG_FIELD_MASK(reg, field)) >> REG_FIELD_SHIFT(reg, field))
1209
1210 #define WREG32_FIELD(reg, field, val)   \
1211         WREG32(mm##reg, (RREG32(mm##reg) & ~REG_FIELD_MASK(reg, field)) | (val) << REG_FIELD_SHIFT(reg, field))
1212
1213 #define WREG32_FIELD_OFFSET(reg, offset, field, val)    \
1214         WREG32(mm##reg + offset, (RREG32(mm##reg + offset) & ~REG_FIELD_MASK(reg, field)) | (val) << REG_FIELD_SHIFT(reg, field))
1215
1216 /*
1217  * BIOS helpers.
1218  */
1219 #define RBIOS8(i) (adev->bios[i])
1220 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
1221 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
1222
1223 /*
1224  * ASICs macro.
1225  */
1226 #define amdgpu_asic_set_vga_state(adev, state) (adev)->asic_funcs->set_vga_state((adev), (state))
1227 #define amdgpu_asic_reset(adev) (adev)->asic_funcs->reset((adev))
1228 #define amdgpu_asic_reset_method(adev) (adev)->asic_funcs->reset_method((adev))
1229 #define amdgpu_asic_get_xclk(adev) (adev)->asic_funcs->get_xclk((adev))
1230 #define amdgpu_asic_set_uvd_clocks(adev, v, d) (adev)->asic_funcs->set_uvd_clocks((adev), (v), (d))
1231 #define amdgpu_asic_set_vce_clocks(adev, ev, ec) (adev)->asic_funcs->set_vce_clocks((adev), (ev), (ec))
1232 #define amdgpu_get_pcie_lanes(adev) (adev)->asic_funcs->get_pcie_lanes((adev))
1233 #define amdgpu_set_pcie_lanes(adev, l) (adev)->asic_funcs->set_pcie_lanes((adev), (l))
1234 #define amdgpu_asic_get_gpu_clock_counter(adev) (adev)->asic_funcs->get_gpu_clock_counter((adev))
1235 #define amdgpu_asic_read_disabled_bios(adev) (adev)->asic_funcs->read_disabled_bios((adev))
1236 #define amdgpu_asic_read_bios_from_rom(adev, b, l) (adev)->asic_funcs->read_bios_from_rom((adev), (b), (l))
1237 #define amdgpu_asic_read_register(adev, se, sh, offset, v)((adev)->asic_funcs->read_register((adev), (se), (sh), (offset), (v)))
1238 #define amdgpu_asic_get_config_memsize(adev) (adev)->asic_funcs->get_config_memsize((adev))
1239 #define amdgpu_asic_flush_hdp(adev, r) \
1240         ((adev)->asic_funcs->flush_hdp ? (adev)->asic_funcs->flush_hdp((adev), (r)) : (adev)->hdp.funcs->flush_hdp((adev), (r)))
1241 #define amdgpu_asic_invalidate_hdp(adev, r) \
1242         ((adev)->asic_funcs->invalidate_hdp ? (adev)->asic_funcs->invalidate_hdp((adev), (r)) : (adev)->hdp.funcs->invalidate_hdp((adev), (r)))
1243 #define amdgpu_asic_need_full_reset(adev) (adev)->asic_funcs->need_full_reset((adev))
1244 #define amdgpu_asic_init_doorbell_index(adev) (adev)->asic_funcs->init_doorbell_index((adev))
1245 #define amdgpu_asic_get_pcie_usage(adev, cnt0, cnt1) ((adev)->asic_funcs->get_pcie_usage((adev), (cnt0), (cnt1)))
1246 #define amdgpu_asic_need_reset_on_init(adev) (adev)->asic_funcs->need_reset_on_init((adev))
1247 #define amdgpu_asic_get_pcie_replay_count(adev) ((adev)->asic_funcs->get_pcie_replay_count((adev)))
1248 #define amdgpu_asic_supports_baco(adev) (adev)->asic_funcs->supports_baco((adev))
1249 #define amdgpu_asic_pre_asic_init(adev) (adev)->asic_funcs->pre_asic_init((adev))
1250 #define amdgpu_asic_update_umd_stable_pstate(adev, enter) \
1251         ((adev)->asic_funcs->update_umd_stable_pstate ? (adev)->asic_funcs->update_umd_stable_pstate((adev), (enter)) : 0)
1252 #define amdgpu_asic_query_video_codecs(adev, e, c) (adev)->asic_funcs->query_video_codecs((adev), (e), (c))
1253
1254 #define amdgpu_inc_vram_lost(adev) atomic_inc(&((adev)->vram_lost_counter));
1255
1256 /* Common functions */
1257 bool amdgpu_device_has_job_running(struct amdgpu_device *adev);
1258 bool amdgpu_device_should_recover_gpu(struct amdgpu_device *adev);
1259 int amdgpu_device_gpu_recover(struct amdgpu_device *adev,
1260                               struct amdgpu_job* job);
1261 void amdgpu_device_pci_config_reset(struct amdgpu_device *adev);
1262 int amdgpu_device_pci_reset(struct amdgpu_device *adev);
1263 bool amdgpu_device_need_post(struct amdgpu_device *adev);
1264
1265 void amdgpu_cs_report_moved_bytes(struct amdgpu_device *adev, u64 num_bytes,
1266                                   u64 num_vis_bytes);
1267 int amdgpu_device_resize_fb_bar(struct amdgpu_device *adev);
1268 void amdgpu_device_program_register_sequence(struct amdgpu_device *adev,
1269                                              const u32 *registers,
1270                                              const u32 array_size);
1271
1272 int amdgpu_device_mode1_reset(struct amdgpu_device *adev);
1273 bool amdgpu_device_supports_atpx(struct drm_device *dev);
1274 bool amdgpu_device_supports_px(struct drm_device *dev);
1275 bool amdgpu_device_supports_boco(struct drm_device *dev);
1276 bool amdgpu_device_supports_smart_shift(struct drm_device *dev);
1277 bool amdgpu_device_supports_baco(struct drm_device *dev);
1278 bool amdgpu_device_is_peer_accessible(struct amdgpu_device *adev,
1279                                       struct amdgpu_device *peer_adev);
1280 int amdgpu_device_baco_enter(struct drm_device *dev);
1281 int amdgpu_device_baco_exit(struct drm_device *dev);
1282
1283 /* atpx handler */
1284 #if defined(CONFIG_VGA_SWITCHEROO)
1285 void amdgpu_register_atpx_handler(void);
1286 void amdgpu_unregister_atpx_handler(void);
1287 bool amdgpu_has_atpx_dgpu_power_cntl(void);
1288 bool amdgpu_is_atpx_hybrid(void);
1289 bool amdgpu_atpx_dgpu_req_power_for_displays(void);
1290 bool amdgpu_has_atpx(void);
1291 #else
1292 static inline void amdgpu_register_atpx_handler(void) {}
1293 static inline void amdgpu_unregister_atpx_handler(void) {}
1294 static inline bool amdgpu_has_atpx_dgpu_power_cntl(void) { return false; }
1295 static inline bool amdgpu_is_atpx_hybrid(void) { return false; }
1296 static inline bool amdgpu_atpx_dgpu_req_power_for_displays(void) { return false; }
1297 static inline bool amdgpu_has_atpx(void) { return false; }
1298 #endif
1299
1300 #if defined(CONFIG_VGA_SWITCHEROO) && defined(CONFIG_ACPI)
1301 void *amdgpu_atpx_get_dhandle(void);
1302 #else
1303 static inline void *amdgpu_atpx_get_dhandle(void) { return NULL; }
1304 #endif
1305
1306 /*
1307  * KMS
1308  */
1309 extern const struct drm_ioctl_desc amdgpu_ioctls_kms[];
1310 extern const int amdgpu_max_kms_ioctl;
1311
1312 int amdgpu_driver_load_kms(struct amdgpu_device *adev, unsigned long flags);
1313 void amdgpu_driver_unload_kms(struct drm_device *dev);
1314 void amdgpu_driver_lastclose_kms(struct drm_device *dev);
1315 int amdgpu_driver_open_kms(struct drm_device *dev, struct drm_file *file_priv);
1316 void amdgpu_driver_postclose_kms(struct drm_device *dev,
1317                                  struct drm_file *file_priv);
1318 void amdgpu_driver_release_kms(struct drm_device *dev);
1319
1320 int amdgpu_device_ip_suspend(struct amdgpu_device *adev);
1321 int amdgpu_device_suspend(struct drm_device *dev, bool fbcon);
1322 int amdgpu_device_resume(struct drm_device *dev, bool fbcon);
1323 u32 amdgpu_get_vblank_counter_kms(struct drm_crtc *crtc);
1324 int amdgpu_enable_vblank_kms(struct drm_crtc *crtc);
1325 void amdgpu_disable_vblank_kms(struct drm_crtc *crtc);
1326 long amdgpu_kms_compat_ioctl(struct file *filp, unsigned int cmd,
1327                              unsigned long arg);
1328 int amdgpu_info_ioctl(struct drm_device *dev, void *data,
1329                       struct drm_file *filp);
1330
1331 /*
1332  * functions used by amdgpu_encoder.c
1333  */
1334 struct amdgpu_afmt_acr {
1335         u32 clock;
1336
1337         int n_32khz;
1338         int cts_32khz;
1339
1340         int n_44_1khz;
1341         int cts_44_1khz;
1342
1343         int n_48khz;
1344         int cts_48khz;
1345
1346 };
1347
1348 struct amdgpu_afmt_acr amdgpu_afmt_acr(uint32_t clock);
1349
1350 /* amdgpu_acpi.c */
1351
1352 /* ATCS Device/Driver State */
1353 #define AMDGPU_ATCS_PSC_DEV_STATE_D0            0
1354 #define AMDGPU_ATCS_PSC_DEV_STATE_D3_HOT        3
1355 #define AMDGPU_ATCS_PSC_DRV_STATE_OPR           0
1356 #define AMDGPU_ATCS_PSC_DRV_STATE_NOT_OPR       1
1357
1358 #if defined(CONFIG_ACPI)
1359 int amdgpu_acpi_init(struct amdgpu_device *adev);
1360 void amdgpu_acpi_fini(struct amdgpu_device *adev);
1361 bool amdgpu_acpi_is_pcie_performance_request_supported(struct amdgpu_device *adev);
1362 bool amdgpu_acpi_is_power_shift_control_supported(void);
1363 int amdgpu_acpi_pcie_performance_request(struct amdgpu_device *adev,
1364                                                 u8 perf_req, bool advertise);
1365 int amdgpu_acpi_power_shift_control(struct amdgpu_device *adev,
1366                                     u8 dev_state, bool drv_state);
1367 int amdgpu_acpi_smart_shift_update(struct drm_device *dev, enum amdgpu_ss ss_state);
1368 int amdgpu_acpi_pcie_notify_device_ready(struct amdgpu_device *adev);
1369
1370 void amdgpu_acpi_get_backlight_caps(struct amdgpu_dm_backlight_caps *caps);
1371 bool amdgpu_acpi_is_s0ix_supported(struct amdgpu_device *adev);
1372 void amdgpu_acpi_detect(void);
1373 #else
1374 static inline int amdgpu_acpi_init(struct amdgpu_device *adev) { return 0; }
1375 static inline void amdgpu_acpi_fini(struct amdgpu_device *adev) { }
1376 static inline bool amdgpu_acpi_is_s0ix_supported(struct amdgpu_device *adev) { return false; }
1377 static inline void amdgpu_acpi_detect(void) { }
1378 static inline bool amdgpu_acpi_is_power_shift_control_supported(void) { return false; }
1379 static inline int amdgpu_acpi_power_shift_control(struct amdgpu_device *adev,
1380                                                   u8 dev_state, bool drv_state) { return 0; }
1381 static inline int amdgpu_acpi_smart_shift_update(struct drm_device *dev,
1382                                                  enum amdgpu_ss ss_state) { return 0; }
1383 #endif
1384
1385 int amdgpu_cs_find_mapping(struct amdgpu_cs_parser *parser,
1386                            uint64_t addr, struct amdgpu_bo **bo,
1387                            struct amdgpu_bo_va_mapping **mapping);
1388
1389 #if defined(CONFIG_DRM_AMD_DC)
1390 int amdgpu_dm_display_resume(struct amdgpu_device *adev );
1391 #else
1392 static inline int amdgpu_dm_display_resume(struct amdgpu_device *adev) { return 0; }
1393 #endif
1394
1395
1396 void amdgpu_register_gpu_instance(struct amdgpu_device *adev);
1397 void amdgpu_unregister_gpu_instance(struct amdgpu_device *adev);
1398
1399 pci_ers_result_t amdgpu_pci_error_detected(struct pci_dev *pdev,
1400                                            pci_channel_state_t state);
1401 pci_ers_result_t amdgpu_pci_mmio_enabled(struct pci_dev *pdev);
1402 pci_ers_result_t amdgpu_pci_slot_reset(struct pci_dev *pdev);
1403 void amdgpu_pci_resume(struct pci_dev *pdev);
1404
1405 bool amdgpu_device_cache_pci_state(struct pci_dev *pdev);
1406 bool amdgpu_device_load_pci_state(struct pci_dev *pdev);
1407
1408 bool amdgpu_device_skip_hw_access(struct amdgpu_device *adev);
1409
1410 int amdgpu_device_set_cg_state(struct amdgpu_device *adev,
1411                                enum amd_clockgating_state state);
1412 int amdgpu_device_set_pg_state(struct amdgpu_device *adev,
1413                                enum amd_powergating_state state);
1414
1415 #include "amdgpu_object.h"
1416
1417 static inline bool amdgpu_is_tmz(struct amdgpu_device *adev)
1418 {
1419        return adev->gmc.tmz_enabled;
1420 }
1421
1422 static inline int amdgpu_in_reset(struct amdgpu_device *adev)
1423 {
1424         return atomic_read(&adev->in_gpu_reset);
1425 }
1426 #endif