drivers/bus/mhi/core/internal.h

   1 /* SPDX-License-Identifier: GPL-2.0 */
   2 /*
   3  * Copyright (c) 2018-2020, The Linux Foundation. All rights reserved.
   4  *
   5  */
   6
   7 #ifndef _MHI_INT_H
   8 #define _MHI_INT_H
   9
  10 #include <linux/mhi.h>
  11
  12 extern struct bus_type mhi_bus_type;
  13
  14 #define MHIREGLEN (0x0)
  15 #define MHIREGLEN_MHIREGLEN_MASK (0xFFFFFFFF)
  16 #define MHIREGLEN_MHIREGLEN_SHIFT (0)
  17
  18 #define MHIVER (0x8)
  19 #define MHIVER_MHIVER_MASK (0xFFFFFFFF)
  20 #define MHIVER_MHIVER_SHIFT (0)
  21
  22 #define MHICFG (0x10)
  23 #define MHICFG_NHWER_MASK (0xFF000000)
  24 #define MHICFG_NHWER_SHIFT (24)
  25 #define MHICFG_NER_MASK (0xFF0000)
  26 #define MHICFG_NER_SHIFT (16)
  27 #define MHICFG_NHWCH_MASK (0xFF00)
  28 #define MHICFG_NHWCH_SHIFT (8)
  29 #define MHICFG_NCH_MASK (0xFF)
  30 #define MHICFG_NCH_SHIFT (0)
  31
  32 #define CHDBOFF (0x18)
  33 #define CHDBOFF_CHDBOFF_MASK (0xFFFFFFFF)
  34 #define CHDBOFF_CHDBOFF_SHIFT (0)
  35
  36 #define ERDBOFF (0x20)
  37 #define ERDBOFF_ERDBOFF_MASK (0xFFFFFFFF)
  38 #define ERDBOFF_ERDBOFF_SHIFT (0)
  39
  40 #define BHIOFF (0x28)
  41 #define BHIOFF_BHIOFF_MASK (0xFFFFFFFF)
  42 #define BHIOFF_BHIOFF_SHIFT (0)
  43
  44 #define BHIEOFF (0x2C)
  45 #define BHIEOFF_BHIEOFF_MASK (0xFFFFFFFF)
  46 #define BHIEOFF_BHIEOFF_SHIFT (0)
  47
  48 #define DEBUGOFF (0x30)
  49 #define DEBUGOFF_DEBUGOFF_MASK (0xFFFFFFFF)
  50 #define DEBUGOFF_DEBUGOFF_SHIFT (0)
  51
  52 #define MHICTRL (0x38)
  53 #define MHICTRL_MHISTATE_MASK (0x0000FF00)
  54 #define MHICTRL_MHISTATE_SHIFT (8)
  55 #define MHICTRL_RESET_MASK (0x2)
  56 #define MHICTRL_RESET_SHIFT (1)
  57
  58 #define MHISTATUS (0x48)
  59 #define MHISTATUS_MHISTATE_MASK (0x0000FF00)
  60 #define MHISTATUS_MHISTATE_SHIFT (8)
  61 #define MHISTATUS_SYSERR_MASK (0x4)
  62 #define MHISTATUS_SYSERR_SHIFT (2)
  63 #define MHISTATUS_READY_MASK (0x1)
  64 #define MHISTATUS_READY_SHIFT (0)
  65
  66 #define CCABAP_LOWER (0x58)
  67 #define CCABAP_LOWER_CCABAP_LOWER_MASK (0xFFFFFFFF)
  68 #define CCABAP_LOWER_CCABAP_LOWER_SHIFT (0)
  69
  70 #define CCABAP_HIGHER (0x5C)
  71 #define CCABAP_HIGHER_CCABAP_HIGHER_MASK (0xFFFFFFFF)
  72 #define CCABAP_HIGHER_CCABAP_HIGHER_SHIFT (0)
  73
  74 #define ECABAP_LOWER (0x60)
  75 #define ECABAP_LOWER_ECABAP_LOWER_MASK (0xFFFFFFFF)
  76 #define ECABAP_LOWER_ECABAP_LOWER_SHIFT (0)
  77
  78 #define ECABAP_HIGHER (0x64)
  79 #define ECABAP_HIGHER_ECABAP_HIGHER_MASK (0xFFFFFFFF)
  80 #define ECABAP_HIGHER_ECABAP_HIGHER_SHIFT (0)
  81
  82 #define CRCBAP_LOWER (0x68)
  83 #define CRCBAP_LOWER_CRCBAP_LOWER_MASK (0xFFFFFFFF)
  84 #define CRCBAP_LOWER_CRCBAP_LOWER_SHIFT (0)
  85
  86 #define CRCBAP_HIGHER (0x6C)
  87 #define CRCBAP_HIGHER_CRCBAP_HIGHER_MASK (0xFFFFFFFF)
  88 #define CRCBAP_HIGHER_CRCBAP_HIGHER_SHIFT (0)
  89
  90 #define CRDB_LOWER (0x70)
  91 #define CRDB_LOWER_CRDB_LOWER_MASK (0xFFFFFFFF)
  92 #define CRDB_LOWER_CRDB_LOWER_SHIFT (0)
  93
  94 #define CRDB_HIGHER (0x74)
  95 #define CRDB_HIGHER_CRDB_HIGHER_MASK (0xFFFFFFFF)
  96 #define CRDB_HIGHER_CRDB_HIGHER_SHIFT (0)
  97
  98 #define MHICTRLBASE_LOWER (0x80)
  99 #define MHICTRLBASE_LOWER_MHICTRLBASE_LOWER_MASK (0xFFFFFFFF)
 100 #define MHICTRLBASE_LOWER_MHICTRLBASE_LOWER_SHIFT (0)
 101
 102 #define MHICTRLBASE_HIGHER (0x84)
 103 #define MHICTRLBASE_HIGHER_MHICTRLBASE_HIGHER_MASK (0xFFFFFFFF)
 104 #define MHICTRLBASE_HIGHER_MHICTRLBASE_HIGHER_SHIFT (0)
 105
 106 #define MHICTRLLIMIT_LOWER (0x88)
 107 #define MHICTRLLIMIT_LOWER_MHICTRLLIMIT_LOWER_MASK (0xFFFFFFFF)
 108 #define MHICTRLLIMIT_LOWER_MHICTRLLIMIT_LOWER_SHIFT (0)
 109
 110 #define MHICTRLLIMIT_HIGHER (0x8C)
 111 #define MHICTRLLIMIT_HIGHER_MHICTRLLIMIT_HIGHER_MASK (0xFFFFFFFF)
 112 #define MHICTRLLIMIT_HIGHER_MHICTRLLIMIT_HIGHER_SHIFT (0)
 113
 114 #define MHIDATABASE_LOWER (0x98)
 115 #define MHIDATABASE_LOWER_MHIDATABASE_LOWER_MASK (0xFFFFFFFF)
 116 #define MHIDATABASE_LOWER_MHIDATABASE_LOWER_SHIFT (0)
 117
 118 #define MHIDATABASE_HIGHER (0x9C)
 119 #define MHIDATABASE_HIGHER_MHIDATABASE_HIGHER_MASK (0xFFFFFFFF)
 120 #define MHIDATABASE_HIGHER_MHIDATABASE_HIGHER_SHIFT (0)
 121
 122 #define MHIDATALIMIT_LOWER (0xA0)
 123 #define MHIDATALIMIT_LOWER_MHIDATALIMIT_LOWER_MASK (0xFFFFFFFF)
 124 #define MHIDATALIMIT_LOWER_MHIDATALIMIT_LOWER_SHIFT (0)
 125
 126 #define MHIDATALIMIT_HIGHER (0xA4)
 127 #define MHIDATALIMIT_HIGHER_MHIDATALIMIT_HIGHER_MASK (0xFFFFFFFF)
 128 #define MHIDATALIMIT_HIGHER_MHIDATALIMIT_HIGHER_SHIFT (0)
 129
 130 /* Host request register */
 131 #define MHI_SOC_RESET_REQ_OFFSET (0xB0)
 132 #define MHI_SOC_RESET_REQ BIT(0)
 133
 134 /* MHI BHI offfsets */
 135 #define BHI_BHIVERSION_MINOR (0x00)
 136 #define BHI_BHIVERSION_MAJOR (0x04)
 137 #define BHI_IMGADDR_LOW (0x08)
 138 #define BHI_IMGADDR_HIGH (0x0C)
 139 #define BHI_IMGSIZE (0x10)
 140 #define BHI_RSVD1 (0x14)
 141 #define BHI_IMGTXDB (0x18)
 142 #define BHI_TXDB_SEQNUM_BMSK (0x3FFFFFFF)
 143 #define BHI_TXDB_SEQNUM_SHFT (0)
 144 #define BHI_RSVD2 (0x1C)
 145 #define BHI_INTVEC (0x20)
 146 #define BHI_RSVD3 (0x24)
 147 #define BHI_EXECENV (0x28)
 148 #define BHI_STATUS (0x2C)
 149 #define BHI_ERRCODE (0x30)
 150 #define BHI_ERRDBG1 (0x34)
 151 #define BHI_ERRDBG2 (0x38)
 152 #define BHI_ERRDBG3 (0x3C)
 153 #define BHI_SERIALNU (0x40)
 154 #define BHI_SBLANTIROLLVER (0x44)
 155 #define BHI_NUMSEG (0x48)
 156 #define BHI_MSMHWID(n) (0x4C + (0x4 * (n)))
 157 #define BHI_OEMPKHASH(n) (0x64 + (0x4 * (n)))
 158 #define BHI_RSVD5 (0xC4)
 159 #define BHI_STATUS_MASK (0xC0000000)
 160 #define BHI_STATUS_SHIFT (30)
 161 #define BHI_STATUS_ERROR (3)
 162 #define BHI_STATUS_SUCCESS (2)
 163 #define BHI_STATUS_RESET (0)
 164
 165 /* MHI BHIE offsets */
 166 #define BHIE_MSMSOCID_OFFS (0x0000)
 167 #define BHIE_TXVECADDR_LOW_OFFS (0x002C)
 168 #define BHIE_TXVECADDR_HIGH_OFFS (0x0030)
 169 #define BHIE_TXVECSIZE_OFFS (0x0034)
 170 #define BHIE_TXVECDB_OFFS (0x003C)
 171 #define BHIE_TXVECDB_SEQNUM_BMSK (0x3FFFFFFF)
 172 #define BHIE_TXVECDB_SEQNUM_SHFT (0)
 173 #define BHIE_TXVECSTATUS_OFFS (0x0044)
 174 #define BHIE_TXVECSTATUS_SEQNUM_BMSK (0x3FFFFFFF)
 175 #define BHIE_TXVECSTATUS_SEQNUM_SHFT (0)
 176 #define BHIE_TXVECSTATUS_STATUS_BMSK (0xC0000000)
 177 #define BHIE_TXVECSTATUS_STATUS_SHFT (30)
 178 #define BHIE_TXVECSTATUS_STATUS_RESET (0x00)
 179 #define BHIE_TXVECSTATUS_STATUS_XFER_COMPL (0x02)
 180 #define BHIE_TXVECSTATUS_STATUS_ERROR (0x03)
 181 #define BHIE_RXVECADDR_LOW_OFFS (0x0060)
 182 #define BHIE_RXVECADDR_HIGH_OFFS (0x0064)
 183 #define BHIE_RXVECSIZE_OFFS (0x0068)
 184 #define BHIE_RXVECDB_OFFS (0x0070)
 185 #define BHIE_RXVECDB_SEQNUM_BMSK (0x3FFFFFFF)
 186 #define BHIE_RXVECDB_SEQNUM_SHFT (0)
 187 #define BHIE_RXVECSTATUS_OFFS (0x0078)
 188 #define BHIE_RXVECSTATUS_SEQNUM_BMSK (0x3FFFFFFF)
 189 #define BHIE_RXVECSTATUS_SEQNUM_SHFT (0)
 190 #define BHIE_RXVECSTATUS_STATUS_BMSK (0xC0000000)
 191 #define BHIE_RXVECSTATUS_STATUS_SHFT (30)
 192 #define BHIE_RXVECSTATUS_STATUS_RESET (0x00)
 193 #define BHIE_RXVECSTATUS_STATUS_XFER_COMPL (0x02)
 194 #define BHIE_RXVECSTATUS_STATUS_ERROR (0x03)
 195
 196 #define SOC_HW_VERSION_OFFS (0x224)
 197 #define SOC_HW_VERSION_FAM_NUM_BMSK (0xF0000000)
 198 #define SOC_HW_VERSION_FAM_NUM_SHFT (28)
 199 #define SOC_HW_VERSION_DEV_NUM_BMSK (0x0FFF0000)
 200 #define SOC_HW_VERSION_DEV_NUM_SHFT (16)
 201 #define SOC_HW_VERSION_MAJOR_VER_BMSK (0x0000FF00)
 202 #define SOC_HW_VERSION_MAJOR_VER_SHFT (8)
 203 #define SOC_HW_VERSION_MINOR_VER_BMSK (0x000000FF)
 204 #define SOC_HW_VERSION_MINOR_VER_SHFT (0)
 205
 206 #define EV_CTX_RESERVED_MASK GENMASK(7, 0)
 207 #define EV_CTX_INTMODC_MASK GENMASK(15, 8)
 208 #define EV_CTX_INTMODC_SHIFT 8
 209 #define EV_CTX_INTMODT_MASK GENMASK(31, 16)
 210 #define EV_CTX_INTMODT_SHIFT 16
 211 struct mhi_event_ctxt {
 212         __u32 intmod;
 213         __u32 ertype;
 214         __u32 msivec;
 215
 216         __u64 rbase __packed __aligned(4);
 217         __u64 rlen __packed __aligned(4);
 218         __u64 rp __packed __aligned(4);
 219         __u64 wp __packed __aligned(4);
 220 };
 221
 222 #define CHAN_CTX_CHSTATE_MASK GENMASK(7, 0)
 223 #define CHAN_CTX_CHSTATE_SHIFT 0
 224 #define CHAN_CTX_BRSTMODE_MASK GENMASK(9, 8)
 225 #define CHAN_CTX_BRSTMODE_SHIFT 8
 226 #define CHAN_CTX_POLLCFG_MASK GENMASK(15, 10)
 227 #define CHAN_CTX_POLLCFG_SHIFT 10
 228 #define CHAN_CTX_RESERVED_MASK GENMASK(31, 16)
 229 struct mhi_chan_ctxt {
 230         __u32 chcfg;
 231         __u32 chtype;
 232         __u32 erindex;
 233
 234         __u64 rbase __packed __aligned(4);
 235         __u64 rlen __packed __aligned(4);
 236         __u64 rp __packed __aligned(4);
 237         __u64 wp __packed __aligned(4);
 238 };
 239
 240 struct mhi_cmd_ctxt {
 241         __u32 reserved0;
 242         __u32 reserved1;
 243         __u32 reserved2;
 244
 245         __u64 rbase __packed __aligned(4);
 246         __u64 rlen __packed __aligned(4);
 247         __u64 rp __packed __aligned(4);
 248         __u64 wp __packed __aligned(4);
 249 };
 250
 251 struct mhi_ctxt {
 252         struct mhi_event_ctxt *er_ctxt;
 253         struct mhi_chan_ctxt *chan_ctxt;
 254         struct mhi_cmd_ctxt *cmd_ctxt;
 255         dma_addr_t er_ctxt_addr;
 256         dma_addr_t chan_ctxt_addr;
 257         dma_addr_t cmd_ctxt_addr;
 258 };
 259
 260 struct mhi_tre {
 261         u64 ptr;
 262         u32 dword[2];
 263 };
 264
 265 struct bhi_vec_entry {
 266         u64 dma_addr;
 267         u64 size;
 268 };
 269
 270 enum mhi_cmd_type {
 271         MHI_CMD_NOP = 1,
 272         MHI_CMD_RESET_CHAN = 16,
 273         MHI_CMD_STOP_CHAN = 17,
 274         MHI_CMD_START_CHAN = 18,
 275 };
 276
 277 /* No operation command */
 278 #define MHI_TRE_CMD_NOOP_PTR (0)
 279 #define MHI_TRE_CMD_NOOP_DWORD0 (0)
 280 #define MHI_TRE_CMD_NOOP_DWORD1 (MHI_CMD_NOP << 16)
 281
 282 /* Channel reset command */
 283 #define MHI_TRE_CMD_RESET_PTR (0)
 284 #define MHI_TRE_CMD_RESET_DWORD0 (0)
 285 #define MHI_TRE_CMD_RESET_DWORD1(chid) ((chid << 24) | \
 286                                         (MHI_CMD_RESET_CHAN << 16))
 287
 288 /* Channel stop command */
 289 #define MHI_TRE_CMD_STOP_PTR (0)
 290 #define MHI_TRE_CMD_STOP_DWORD0 (0)
 291 #define MHI_TRE_CMD_STOP_DWORD1(chid) ((chid << 24) | \
 292                                        (MHI_CMD_STOP_CHAN << 16))
 293
 294 /* Channel start command */
 295 #define MHI_TRE_CMD_START_PTR (0)
 296 #define MHI_TRE_CMD_START_DWORD0 (0)
 297 #define MHI_TRE_CMD_START_DWORD1(chid) ((chid << 24) | \
 298                                         (MHI_CMD_START_CHAN << 16))
 299
 300 #define MHI_TRE_GET_CMD_CHID(tre) (((tre)->dword[1] >> 24) & 0xFF)
 301 #define MHI_TRE_GET_CMD_TYPE(tre) (((tre)->dword[1] >> 16) & 0xFF)
 302
 303 /* Event descriptor macros */
 304 #define MHI_TRE_EV_PTR(ptr) (ptr)
 305 #define MHI_TRE_EV_DWORD0(code, len) ((code << 24) | len)
 306 #define MHI_TRE_EV_DWORD1(chid, type) ((chid << 24) | (type << 16))
 307 #define MHI_TRE_GET_EV_PTR(tre) ((tre)->ptr)
 308 #define MHI_TRE_GET_EV_CODE(tre) (((tre)->dword[0] >> 24) & 0xFF)
 309 #define MHI_TRE_GET_EV_LEN(tre) ((tre)->dword[0] & 0xFFFF)
 310 #define MHI_TRE_GET_EV_CHID(tre) (((tre)->dword[1] >> 24) & 0xFF)
 311 #define MHI_TRE_GET_EV_TYPE(tre) (((tre)->dword[1] >> 16) & 0xFF)
 312 #define MHI_TRE_GET_EV_STATE(tre) (((tre)->dword[0] >> 24) & 0xFF)
 313 #define MHI_TRE_GET_EV_EXECENV(tre) (((tre)->dword[0] >> 24) & 0xFF)
 314 #define MHI_TRE_GET_EV_SEQ(tre) ((tre)->dword[0])
 315 #define MHI_TRE_GET_EV_TIME(tre) ((tre)->ptr)
 316 #define MHI_TRE_GET_EV_COOKIE(tre) lower_32_bits((tre)->ptr)
 317 #define MHI_TRE_GET_EV_VEID(tre) (((tre)->dword[0] >> 16) & 0xFF)
 318 #define MHI_TRE_GET_EV_LINKSPEED(tre) (((tre)->dword[1] >> 24) & 0xFF)
 319 #define MHI_TRE_GET_EV_LINKWIDTH(tre) ((tre)->dword[0] & 0xFF)
 320
 321 /* Transfer descriptor macros */
 322 #define MHI_TRE_DATA_PTR(ptr) (ptr)
 323 #define MHI_TRE_DATA_DWORD0(len) (len & MHI_MAX_MTU)
 324 #define MHI_TRE_DATA_DWORD1(bei, ieot, ieob, chain) ((2 << 16) | (bei << 10) \
 325         | (ieot << 9) | (ieob << 8) | chain)
 326
 327 /* RSC transfer descriptor macros */
 328 #define MHI_RSCTRE_DATA_PTR(ptr, len) (((u64)len << 48) | ptr)
 329 #define MHI_RSCTRE_DATA_DWORD0(cookie) (cookie)
 330 #define MHI_RSCTRE_DATA_DWORD1 (MHI_PKT_TYPE_COALESCING << 16)
 331
 332 enum mhi_pkt_type {
 333         MHI_PKT_TYPE_INVALID = 0x0,
 334         MHI_PKT_TYPE_NOOP_CMD = 0x1,
 335         MHI_PKT_TYPE_TRANSFER = 0x2,
 336         MHI_PKT_TYPE_COALESCING = 0x8,
 337         MHI_PKT_TYPE_RESET_CHAN_CMD = 0x10,
 338         MHI_PKT_TYPE_STOP_CHAN_CMD = 0x11,
 339         MHI_PKT_TYPE_START_CHAN_CMD = 0x12,
 340         MHI_PKT_TYPE_STATE_CHANGE_EVENT = 0x20,
 341         MHI_PKT_TYPE_CMD_COMPLETION_EVENT = 0x21,
 342         MHI_PKT_TYPE_TX_EVENT = 0x22,
 343         MHI_PKT_TYPE_RSC_TX_EVENT = 0x28,
 344         MHI_PKT_TYPE_EE_EVENT = 0x40,
 345         MHI_PKT_TYPE_TSYNC_EVENT = 0x48,
 346         MHI_PKT_TYPE_BW_REQ_EVENT = 0x50,
 347         MHI_PKT_TYPE_STALE_EVENT, /* internal event */
 348 };
 349
 350 /* MHI transfer completion events */
 351 enum mhi_ev_ccs {
 352         MHI_EV_CC_INVALID = 0x0,
 353         MHI_EV_CC_SUCCESS = 0x1,
 354         MHI_EV_CC_EOT = 0x2, /* End of transfer event */
 355         MHI_EV_CC_OVERFLOW = 0x3,
 356         MHI_EV_CC_EOB = 0x4, /* End of block event */
 357         MHI_EV_CC_OOB = 0x5, /* Out of block event */
 358         MHI_EV_CC_DB_MODE = 0x6,
 359         MHI_EV_CC_UNDEFINED_ERR = 0x10,
 360         MHI_EV_CC_BAD_TRE = 0x11,
 361 };
 362
 363 enum mhi_ch_state {
 364         MHI_CH_STATE_DISABLED = 0x0,
 365         MHI_CH_STATE_ENABLED = 0x1,
 366         MHI_CH_STATE_RUNNING = 0x2,
 367         MHI_CH_STATE_SUSPENDED = 0x3,
 368         MHI_CH_STATE_STOP = 0x4,
 369         MHI_CH_STATE_ERROR = 0x5,
 370 };
 371
 372 enum mhi_ch_state_type {
 373         MHI_CH_STATE_TYPE_RESET,
 374         MHI_CH_STATE_TYPE_STOP,
 375         MHI_CH_STATE_TYPE_START,
 376         MHI_CH_STATE_TYPE_MAX,
 377 };
 378
 379 extern const char * const mhi_ch_state_type_str[MHI_CH_STATE_TYPE_MAX];
 380 #define TO_CH_STATE_TYPE_STR(state) (((state) >= MHI_CH_STATE_TYPE_MAX) ? \
 381                                      "INVALID_STATE" : \
 382                                      mhi_ch_state_type_str[(state)])
 383
 384 #define MHI_INVALID_BRSTMODE(mode) (mode != MHI_DB_BRST_DISABLE && \
 385                                     mode != MHI_DB_BRST_ENABLE)
 386
 387 extern const char * const mhi_ee_str[MHI_EE_MAX];
 388 #define TO_MHI_EXEC_STR(ee) (((ee) >= MHI_EE_MAX) ? \
 389                              "INVALID_EE" : mhi_ee_str[ee])
 390
 391 #define MHI_IN_PBL(ee) (ee == MHI_EE_PBL || ee == MHI_EE_PTHRU || \
 392                         ee == MHI_EE_EDL)
 393
 394 #define MHI_IN_MISSION_MODE(ee) (ee == MHI_EE_AMSS || ee == MHI_EE_WFW || \
 395                                  ee == MHI_EE_FP)
 396
 397 enum dev_st_transition {
 398         DEV_ST_TRANSITION_PBL,
 399         DEV_ST_TRANSITION_READY,
 400         DEV_ST_TRANSITION_SBL,
 401         DEV_ST_TRANSITION_MISSION_MODE,
 402         DEV_ST_TRANSITION_FP,
 403         DEV_ST_TRANSITION_SYS_ERR,
 404         DEV_ST_TRANSITION_DISABLE,
 405         DEV_ST_TRANSITION_MAX,
 406 };
 407
 408 extern const char * const dev_state_tran_str[DEV_ST_TRANSITION_MAX];
 409 #define TO_DEV_STATE_TRANS_STR(state) (((state) >= DEV_ST_TRANSITION_MAX) ? \
 410                                 "INVALID_STATE" : dev_state_tran_str[state])
 411
 412 extern const char * const mhi_state_str[MHI_STATE_MAX];
 413 #define TO_MHI_STATE_STR(state) ((state >= MHI_STATE_MAX || \
 414                                   !mhi_state_str[state]) ? \
 415                                 "INVALID_STATE" : mhi_state_str[state])
 416
 417 /* internal power states */
 418 enum mhi_pm_state {
 419         MHI_PM_STATE_DISABLE,
 420         MHI_PM_STATE_POR,
 421         MHI_PM_STATE_M0,
 422         MHI_PM_STATE_M2,
 423         MHI_PM_STATE_M3_ENTER,
 424         MHI_PM_STATE_M3,
 425         MHI_PM_STATE_M3_EXIT,
 426         MHI_PM_STATE_FW_DL_ERR,
 427         MHI_PM_STATE_SYS_ERR_DETECT,
 428         MHI_PM_STATE_SYS_ERR_PROCESS,
 429         MHI_PM_STATE_SHUTDOWN_PROCESS,
 430         MHI_PM_STATE_LD_ERR_FATAL_DETECT,
 431         MHI_PM_STATE_MAX
 432 };
 433
 434 #define MHI_PM_DISABLE                  BIT(0)
 435 #define MHI_PM_POR                      BIT(1)
 436 #define MHI_PM_M0                       BIT(2)
 437 #define MHI_PM_M2                       BIT(3)
 438 #define MHI_PM_M3_ENTER                 BIT(4)
 439 #define MHI_PM_M3                       BIT(5)
 440 #define MHI_PM_M3_EXIT                  BIT(6)
 441 /* firmware download failure state */
 442 #define MHI_PM_FW_DL_ERR                BIT(7)
 443 #define MHI_PM_SYS_ERR_DETECT           BIT(8)
 444 #define MHI_PM_SYS_ERR_PROCESS          BIT(9)
 445 #define MHI_PM_SHUTDOWN_PROCESS         BIT(10)
 446 /* link not accessible */
 447 #define MHI_PM_LD_ERR_FATAL_DETECT      BIT(11)
 448
 449 #define MHI_REG_ACCESS_VALID(pm_state) ((pm_state & (MHI_PM_POR | MHI_PM_M0 | \
 450                 MHI_PM_M2 | MHI_PM_M3_ENTER | MHI_PM_M3_EXIT | \
 451                 MHI_PM_SYS_ERR_DETECT | MHI_PM_SYS_ERR_PROCESS | \
 452                 MHI_PM_SHUTDOWN_PROCESS | MHI_PM_FW_DL_ERR)))
 453 #define MHI_PM_IN_ERROR_STATE(pm_state) (pm_state >= MHI_PM_FW_DL_ERR)
 454 #define MHI_PM_IN_FATAL_STATE(pm_state) (pm_state == MHI_PM_LD_ERR_FATAL_DETECT)
 455 #define MHI_DB_ACCESS_VALID(mhi_cntrl) (mhi_cntrl->pm_state & \
 456                                         mhi_cntrl->db_access)
 457 #define MHI_WAKE_DB_CLEAR_VALID(pm_state) (pm_state & (MHI_PM_M0 | \
 458                                                 MHI_PM_M2 | MHI_PM_M3_EXIT))
 459 #define MHI_WAKE_DB_SET_VALID(pm_state) (pm_state & MHI_PM_M2)
 460 #define MHI_WAKE_DB_FORCE_SET_VALID(pm_state) MHI_WAKE_DB_CLEAR_VALID(pm_state)
 461 #define MHI_EVENT_ACCESS_INVALID(pm_state) (pm_state == MHI_PM_DISABLE || \
 462                                             MHI_PM_IN_ERROR_STATE(pm_state))
 463 #define MHI_PM_IN_SUSPEND_STATE(pm_state) (pm_state & \
 464                                            (MHI_PM_M3_ENTER | MHI_PM_M3))
 465
 466 #define NR_OF_CMD_RINGS                 1
 467 #define CMD_EL_PER_RING                 128
 468 #define PRIMARY_CMD_RING                0
 469 #define MHI_DEV_WAKE_DB                 127
 470 #define MHI_MAX_MTU                     0xffff
 471 #define MHI_RANDOM_U32_NONZERO(bmsk)    (prandom_u32_max(bmsk) + 1)
 472
 473 enum mhi_er_type {
 474         MHI_ER_TYPE_INVALID = 0x0,
 475         MHI_ER_TYPE_VALID = 0x1,
 476 };
 477
 478 struct db_cfg {
 479         bool reset_req;
 480         bool db_mode;
 481         u32 pollcfg;
 482         enum mhi_db_brst_mode brstmode;
 483         dma_addr_t db_val;
 484         void (*process_db)(struct mhi_controller *mhi_cntrl,
 485                            struct db_cfg *db_cfg, void __iomem *io_addr,
 486                            dma_addr_t db_val);
 487 };
 488
 489 struct mhi_pm_transitions {
 490         enum mhi_pm_state from_state;
 491         u32 to_states;
 492 };
 493
 494 struct state_transition {
 495         struct list_head node;
 496         enum dev_st_transition state;
 497 };
 498
 499 struct mhi_ring {
 500         dma_addr_t dma_handle;
 501         dma_addr_t iommu_base;
 502         u64 *ctxt_wp; /* point to ctxt wp */
 503         void *pre_aligned;
 504         void *base;
 505         void *rp;
 506         void *wp;
 507         size_t el_size;
 508         size_t len;
 509         size_t elements;
 510         size_t alloc_size;
 511         void __iomem *db_addr;
 512 };
 513
 514 struct mhi_cmd {
 515         struct mhi_ring ring;
 516         spinlock_t lock;
 517 };
 518
 519 struct mhi_buf_info {
 520         void *v_addr;
 521         void *bb_addr;
 522         void *wp;
 523         void *cb_buf;
 524         dma_addr_t p_addr;
 525         size_t len;
 526         enum dma_data_direction dir;
 527         bool used; /* Indicates whether the buffer is used or not */
 528         bool pre_mapped; /* Already pre-mapped by client */
 529 };
 530
 531 struct mhi_event {
 532         struct mhi_controller *mhi_cntrl;
 533         struct mhi_chan *mhi_chan; /* dedicated to channel */
 534         u32 er_index;
 535         u32 intmod;
 536         u32 irq;
 537         int chan; /* this event ring is dedicated to a channel (optional) */
 538         u32 priority;
 539         enum mhi_er_data_type data_type;
 540         struct mhi_ring ring;
 541         struct db_cfg db_cfg;
 542         struct tasklet_struct task;
 543         spinlock_t lock;
 544         int (*process_event)(struct mhi_controller *mhi_cntrl,
 545                              struct mhi_event *mhi_event,
 546                              u32 event_quota);
 547         bool hw_ring;
 548         bool cl_manage;
 549         bool offload_ev; /* managed by a device driver */
 550 };
 551
 552 struct mhi_chan {
 553         const char *name;
 554         /*
 555          * Important: When consuming, increment tre_ring first and when
 556          * releasing, decrement buf_ring first. If tre_ring has space, buf_ring
 557          * is guranteed to have space so we do not need to check both rings.
 558          */
 559         struct mhi_ring buf_ring;
 560         struct mhi_ring tre_ring;
 561         u32 chan;
 562         u32 er_index;
 563         u32 intmod;
 564         enum mhi_ch_type type;
 565         enum dma_data_direction dir;
 566         struct db_cfg db_cfg;
 567         enum mhi_ch_ee_mask ee_mask;
 568         enum mhi_ch_state ch_state;
 569         enum mhi_ev_ccs ccs;
 570         struct mhi_device *mhi_dev;
 571         void (*xfer_cb)(struct mhi_device *mhi_dev, struct mhi_result *result);
 572         struct mutex mutex;
 573         struct completion completion;
 574         rwlock_t lock;
 575         struct list_head node;
 576         bool lpm_notify;
 577         bool configured;
 578         bool offload_ch;
 579         bool pre_alloc;
 580         bool wake_capable;
 581 };
 582
 583 /* Default MHI timeout */
 584 #define MHI_TIMEOUT_MS (1000)
 585
 586 /* debugfs related functions */
 587 #ifdef CONFIG_MHI_BUS_DEBUG
 588 void mhi_create_debugfs(struct mhi_controller *mhi_cntrl);
 589 void mhi_destroy_debugfs(struct mhi_controller *mhi_cntrl);
 590 void mhi_debugfs_init(void);
 591 void mhi_debugfs_exit(void);
 592 #else
 593 static inline void mhi_create_debugfs(struct mhi_controller *mhi_cntrl)
 594 {
 595 }
 596
 597 static inline void mhi_destroy_debugfs(struct mhi_controller *mhi_cntrl)
 598 {
 599 }
 600
 601 static inline void mhi_debugfs_init(void)
 602 {
 603 }
 604
 605 static inline void mhi_debugfs_exit(void)
 606 {
 607 }
 608 #endif
 609
 610 struct mhi_device *mhi_alloc_device(struct mhi_controller *mhi_cntrl);
 611
 612 int mhi_destroy_device(struct device *dev, void *data);
 613 void mhi_create_devices(struct mhi_controller *mhi_cntrl);
 614
 615 int mhi_alloc_bhie_table(struct mhi_controller *mhi_cntrl,
 616                          struct image_info **image_info, size_t alloc_size);
 617 void mhi_free_bhie_table(struct mhi_controller *mhi_cntrl,
 618                          struct image_info *image_info);
 619
 620 /* Power management APIs */
 621 enum mhi_pm_state __must_check mhi_tryset_pm_state(
 622                                         struct mhi_controller *mhi_cntrl,
 623                                         enum mhi_pm_state state);
 624 const char *to_mhi_pm_state_str(enum mhi_pm_state state);
 625 int mhi_queue_state_transition(struct mhi_controller *mhi_cntrl,
 626                                enum dev_st_transition state);
 627 void mhi_pm_st_worker(struct work_struct *work);
 628 void mhi_pm_sys_err_handler(struct mhi_controller *mhi_cntrl);
 629 int mhi_ready_state_transition(struct mhi_controller *mhi_cntrl);
 630 int mhi_pm_m0_transition(struct mhi_controller *mhi_cntrl);
 631 void mhi_pm_m1_transition(struct mhi_controller *mhi_cntrl);
 632 int mhi_pm_m3_transition(struct mhi_controller *mhi_cntrl);
 633 int __mhi_device_get_sync(struct mhi_controller *mhi_cntrl);
 634 int mhi_send_cmd(struct mhi_controller *mhi_cntrl, struct mhi_chan *mhi_chan,
 635                  enum mhi_cmd_type cmd);
 636 int mhi_download_amss_image(struct mhi_controller *mhi_cntrl);
 637 static inline bool mhi_is_active(struct mhi_controller *mhi_cntrl)
 638 {
 639         return (mhi_cntrl->dev_state >= MHI_STATE_M0 &&
 640                 mhi_cntrl->dev_state <= MHI_STATE_M3_FAST);
 641 }
 642
 643 static inline void mhi_trigger_resume(struct mhi_controller *mhi_cntrl)
 644 {
 645         pm_wakeup_event(&mhi_cntrl->mhi_dev->dev, 0);
 646         mhi_cntrl->runtime_get(mhi_cntrl);
 647         mhi_cntrl->runtime_put(mhi_cntrl);
 648 }
 649
 650 /* Register access methods */
 651 void mhi_db_brstmode(struct mhi_controller *mhi_cntrl, struct db_cfg *db_cfg,
 652                      void __iomem *db_addr, dma_addr_t db_val);
 653 void mhi_db_brstmode_disable(struct mhi_controller *mhi_cntrl,
 654                              struct db_cfg *db_mode, void __iomem *db_addr,
 655                              dma_addr_t db_val);
 656 int __must_check mhi_read_reg(struct mhi_controller *mhi_cntrl,
 657                               void __iomem *base, u32 offset, u32 *out);
 658 int __must_check mhi_read_reg_field(struct mhi_controller *mhi_cntrl,
 659                                     void __iomem *base, u32 offset, u32 mask,
 660                                     u32 shift, u32 *out);
 661 int __must_check mhi_poll_reg_field(struct mhi_controller *mhi_cntrl,
 662                                     void __iomem *base, u32 offset, u32 mask,
 663                                     u32 shift, u32 val, u32 delayus);
 664 void mhi_write_reg(struct mhi_controller *mhi_cntrl, void __iomem *base,
 665                    u32 offset, u32 val);
 666 void mhi_write_reg_field(struct mhi_controller *mhi_cntrl, void __iomem *base,
 667                          u32 offset, u32 mask, u32 shift, u32 val);
 668 void mhi_ring_er_db(struct mhi_event *mhi_event);
 669 void mhi_write_db(struct mhi_controller *mhi_cntrl, void __iomem *db_addr,
 670                   dma_addr_t db_val);
 671 void mhi_ring_cmd_db(struct mhi_controller *mhi_cntrl, struct mhi_cmd *mhi_cmd);
 672 void mhi_ring_chan_db(struct mhi_controller *mhi_cntrl,
 673                       struct mhi_chan *mhi_chan);
 674
 675 /* Initialization methods */
 676 int mhi_init_mmio(struct mhi_controller *mhi_cntrl);
 677 int mhi_init_dev_ctxt(struct mhi_controller *mhi_cntrl);
 678 void mhi_deinit_dev_ctxt(struct mhi_controller *mhi_cntrl);
 679 int mhi_init_irq_setup(struct mhi_controller *mhi_cntrl);
 680 void mhi_deinit_free_irq(struct mhi_controller *mhi_cntrl);
 681 void mhi_rddm_prepare(struct mhi_controller *mhi_cntrl,
 682                       struct image_info *img_info);
 683 void mhi_fw_load_handler(struct mhi_controller *mhi_cntrl);
 684 int mhi_prepare_channel(struct mhi_controller *mhi_cntrl,
 685                         struct mhi_chan *mhi_chan);
 686 int mhi_init_chan_ctxt(struct mhi_controller *mhi_cntrl,
 687                        struct mhi_chan *mhi_chan);
 688 void mhi_deinit_chan_ctxt(struct mhi_controller *mhi_cntrl,
 689                           struct mhi_chan *mhi_chan);
 690 void mhi_reset_chan(struct mhi_controller *mhi_cntrl,
 691                     struct mhi_chan *mhi_chan);
 692
 693 /* Event processing methods */
 694 void mhi_ctrl_ev_task(unsigned long data);
 695 void mhi_ev_task(unsigned long data);
 696 int mhi_process_data_event_ring(struct mhi_controller *mhi_cntrl,
 697                                 struct mhi_event *mhi_event, u32 event_quota);
 698 int mhi_process_ctrl_ev_ring(struct mhi_controller *mhi_cntrl,
 699                              struct mhi_event *mhi_event, u32 event_quota);
 700
 701 /* ISR handlers */
 702 irqreturn_t mhi_irq_handler(int irq_number, void *dev);
 703 irqreturn_t mhi_intvec_threaded_handler(int irq_number, void *dev);
 704 irqreturn_t mhi_intvec_handler(int irq_number, void *dev);
 705
 706 int mhi_gen_tre(struct mhi_controller *mhi_cntrl, struct mhi_chan *mhi_chan,
 707                 struct mhi_buf_info *info, enum mhi_flags flags);
 708 int mhi_map_single_no_bb(struct mhi_controller *mhi_cntrl,
 709                          struct mhi_buf_info *buf_info);
 710 int mhi_map_single_use_bb(struct mhi_controller *mhi_cntrl,
 711                           struct mhi_buf_info *buf_info);
 712 void mhi_unmap_single_no_bb(struct mhi_controller *mhi_cntrl,
 713                             struct mhi_buf_info *buf_info);
 714 void mhi_unmap_single_use_bb(struct mhi_controller *mhi_cntrl,
 715                              struct mhi_buf_info *buf_info);
 716
 717 #endif /* _MHI_INT_H */