arch/powerpc/kernel/cpu_setup_power.S

   1 /* SPDX-License-Identifier: GPL-2.0-or-later */
   2 /*
   3  * This file contains low level CPU setup functions.
   4  *    Copyright (C) 2003 Benjamin Herrenschmidt (benh@kernel.crashing.org)
   5  */
   6
   7 #include <asm/processor.h>
   8 #include <asm/page.h>
   9 #include <asm/cputable.h>
  10 #include <asm/ppc_asm.h>
  11 #include <asm/asm-offsets.h>
  12 #include <asm/cache.h>
  13 #include <asm/book3s/64/mmu-hash.h>
  14
  15 /* Entry: r3 = crap, r4 = ptr to cputable entry
  16  *
  17  * Note that we can be called twice for pseudo-PVRs
  18  */
  19 _GLOBAL(__setup_cpu_power7)
  20         mflr    r11
  21         bl      __init_hvmode_206
  22         mtlr    r11
  23         beqlr
  24         li      r0,0
  25         mtspr   SPRN_LPID,r0
  26         LOAD_REG_IMMEDIATE(r0, PCR_MASK)
  27         mtspr   SPRN_PCR,r0
  28         mfspr   r3,SPRN_LPCR
  29         li      r4,(LPCR_LPES1 >> LPCR_LPES_SH)
  30         bl      __init_LPCR_ISA206
  31         mtlr    r11
  32         blr
  33
  34 _GLOBAL(__restore_cpu_power7)
  35         mflr    r11
  36         mfmsr   r3
  37         rldicl. r0,r3,4,63
  38         beqlr
  39         li      r0,0
  40         mtspr   SPRN_LPID,r0
  41         LOAD_REG_IMMEDIATE(r0, PCR_MASK)
  42         mtspr   SPRN_PCR,r0
  43         mfspr   r3,SPRN_LPCR
  44         li      r4,(LPCR_LPES1 >> LPCR_LPES_SH)
  45         bl      __init_LPCR_ISA206
  46         mtlr    r11
  47         blr
  48
  49 _GLOBAL(__setup_cpu_power8)
  50         mflr    r11
  51         bl      __init_FSCR
  52         bl      __init_PMU
  53         bl      __init_PMU_ISA207
  54         bl      __init_hvmode_206
  55         mtlr    r11
  56         beqlr
  57         li      r0,0
  58         mtspr   SPRN_LPID,r0
  59         LOAD_REG_IMMEDIATE(r0, PCR_MASK)
  60         mtspr   SPRN_PCR,r0
  61         mfspr   r3,SPRN_LPCR
  62         ori     r3, r3, LPCR_PECEDH
  63         li      r4,0 /* LPES = 0 */
  64         bl      __init_LPCR_ISA206
  65         bl      __init_HFSCR
  66         bl      __init_PMU_HV
  67         bl      __init_PMU_HV_ISA207
  68         mtlr    r11
  69         blr
  70
  71 _GLOBAL(__restore_cpu_power8)
  72         mflr    r11
  73         bl      __init_FSCR
  74         bl      __init_PMU
  75         bl      __init_PMU_ISA207
  76         mfmsr   r3
  77         rldicl. r0,r3,4,63
  78         mtlr    r11
  79         beqlr
  80         li      r0,0
  81         mtspr   SPRN_LPID,r0
  82         LOAD_REG_IMMEDIATE(r0, PCR_MASK)
  83         mtspr   SPRN_PCR,r0
  84         mfspr   r3,SPRN_LPCR
  85         ori     r3, r3, LPCR_PECEDH
  86         li      r4,0 /* LPES = 0 */
  87         bl      __init_LPCR_ISA206
  88         bl      __init_HFSCR
  89         bl      __init_PMU_HV
  90         bl      __init_PMU_HV_ISA207
  91         mtlr    r11
  92         blr
  93
  94 _GLOBAL(__setup_cpu_power10)
  95         mflr    r11
  96         bl      __init_FSCR_power10
  97         b       1f
  98
  99 _GLOBAL(__setup_cpu_power9)
 100         mflr    r11
 101         bl      __init_FSCR
 102 1:      bl      __init_PMU
 103         bl      __init_hvmode_206
 104         mtlr    r11
 105         beqlr
 106         li      r0,0
 107         mtspr   SPRN_PSSCR,r0
 108         mtspr   SPRN_LPID,r0
 109         mtspr   SPRN_PID,r0
 110         LOAD_REG_IMMEDIATE(r0, PCR_MASK)
 111         mtspr   SPRN_PCR,r0
 112         mfspr   r3,SPRN_LPCR
 113         LOAD_REG_IMMEDIATE(r4, LPCR_PECEDH | LPCR_PECE_HVEE | LPCR_HVICE  | LPCR_HEIC)
 114         or      r3, r3, r4
 115         LOAD_REG_IMMEDIATE(r4, LPCR_UPRT | LPCR_HR)
 116         andc    r3, r3, r4
 117         li      r4,0 /* LPES = 0 */
 118         bl      __init_LPCR_ISA300
 119         bl      __init_HFSCR
 120         bl      __init_PMU_HV
 121         mtlr    r11
 122         blr
 123
 124 _GLOBAL(__restore_cpu_power10)
 125         mflr    r11
 126         bl      __init_FSCR_power10
 127         b       1f
 128
 129 _GLOBAL(__restore_cpu_power9)
 130         mflr    r11
 131         bl      __init_FSCR
 132 1:      bl      __init_PMU
 133         mfmsr   r3
 134         rldicl. r0,r3,4,63
 135         mtlr    r11
 136         beqlr
 137         li      r0,0
 138         mtspr   SPRN_PSSCR,r0
 139         mtspr   SPRN_LPID,r0
 140         mtspr   SPRN_PID,r0
 141         LOAD_REG_IMMEDIATE(r0, PCR_MASK)
 142         mtspr   SPRN_PCR,r0
 143         mfspr   r3,SPRN_LPCR
 144         LOAD_REG_IMMEDIATE(r4, LPCR_PECEDH | LPCR_PECE_HVEE | LPCR_HVICE | LPCR_HEIC)
 145         or      r3, r3, r4
 146         LOAD_REG_IMMEDIATE(r4, LPCR_UPRT | LPCR_HR)
 147         andc    r3, r3, r4
 148         li      r4,0 /* LPES = 0 */
 149         bl      __init_LPCR_ISA300
 150         bl      __init_HFSCR
 151         bl      __init_PMU_HV
 152         mtlr    r11
 153         blr
 154
 155 __init_hvmode_206:
 156         /* Disable CPU_FTR_HVMODE and exit if MSR:HV is not set */
 157         mfmsr   r3
 158         rldicl. r0,r3,4,63
 159         bnelr
 160         ld      r5,CPU_SPEC_FEATURES(r4)
 161         LOAD_REG_IMMEDIATE(r6,CPU_FTR_HVMODE | CPU_FTR_P9_TM_HV_ASSIST)
 162         andc    r5,r5,r6
 163         std     r5,CPU_SPEC_FEATURES(r4)
 164         blr
 165
 166 __init_LPCR_ISA206:
 167         /* Setup a sane LPCR:
 168          *   Called with initial LPCR in R3 and desired LPES 2-bit value in R4
 169          *
 170          *   LPES = 0b01 (HSRR0/1 used for 0x500)
 171          *   PECE = 0b111
 172          *   DPFD = 4
 173          *   HDICE = 0
 174          *   VC = 0b100 (VPM0=1, VPM1=0, ISL=0)
 175          *   VRMASD = 0b10000 (L=1, LP=00)
 176          *
 177          * Other bits untouched for now
 178          */
 179         li      r5,0x10
 180         rldimi  r3,r5, LPCR_VRMASD_SH, 64-LPCR_VRMASD_SH-5
 181
 182         /* POWER9 has no VRMASD */
 183 __init_LPCR_ISA300:
 184         rldimi  r3,r4, LPCR_LPES_SH, 64-LPCR_LPES_SH-2
 185         ori     r3,r3,(LPCR_PECE0|LPCR_PECE1|LPCR_PECE2)
 186         li      r5,4
 187         rldimi  r3,r5, LPCR_DPFD_SH, 64-LPCR_DPFD_SH-3
 188         clrrdi  r3,r3,1         /* clear HDICE */
 189         li      r5,4
 190         rldimi  r3,r5, LPCR_VC_SH, 0
 191         mtspr   SPRN_LPCR,r3
 192         isync
 193         blr
 194
 195 __init_FSCR_power10:
 196         mfspr   r3, SPRN_FSCR
 197         ori     r3, r3, FSCR_PREFIX
 198         mtspr   SPRN_FSCR, r3
 199         // fall through
 200
 201 __init_FSCR:
 202         mfspr   r3,SPRN_FSCR
 203         ori     r3,r3,FSCR_TAR|FSCR_EBB
 204         mtspr   SPRN_FSCR,r3
 205         blr
 206
 207 __init_HFSCR:
 208         mfspr   r3,SPRN_HFSCR
 209         ori     r3,r3,HFSCR_TAR|HFSCR_TM|HFSCR_BHRB|HFSCR_PM|\
 210                       HFSCR_DSCR|HFSCR_VECVSX|HFSCR_FP|HFSCR_EBB|HFSCR_MSGP
 211         mtspr   SPRN_HFSCR,r3
 212         blr
 213
 214 __init_PMU_HV:
 215         li      r5,0
 216         mtspr   SPRN_MMCRC,r5
 217         blr
 218
 219 __init_PMU_HV_ISA207:
 220         li      r5,0
 221         mtspr   SPRN_MMCRH,r5
 222         blr
 223
 224 __init_PMU:
 225         li      r5,0
 226         mtspr   SPRN_MMCRA,r5
 227         mtspr   SPRN_MMCR0,r5
 228         mtspr   SPRN_MMCR1,r5
 229         mtspr   SPRN_MMCR2,r5
 230         blr
 231
 232 __init_PMU_ISA207:
 233         li      r5,0
 234         mtspr   SPRN_MMCRS,r5
 235         blr