arch/powerpc/include/asm/book3s/32/pgtable.h

   1 /* SPDX-License-Identifier: GPL-2.0 */
   2 #ifndef _ASM_POWERPC_BOOK3S_32_PGTABLE_H
   3 #define _ASM_POWERPC_BOOK3S_32_PGTABLE_H
   4
   5 #include <asm-generic/pgtable-nopmd.h>
   6
   7 /*
   8  * The "classic" 32-bit implementation of the PowerPC MMU uses a hash
   9  * table containing PTEs, together with a set of 16 segment registers,
  10  * to define the virtual to physical address mapping.
  11  *
  12  * We use the hash table as an extended TLB, i.e. a cache of currently
  13  * active mappings.  We maintain a two-level page table tree, much
  14  * like that used by the i386, for the sake of the Linux memory
  15  * management code.  Low-level assembler code in hash_low_32.S
  16  * (procedure hash_page) is responsible for extracting ptes from the
  17  * tree and putting them into the hash table when necessary, and
  18  * updating the accessed and modified bits in the page table tree.
  19  */
  20
  21 #define _PAGE_PRESENT   0x001   /* software: pte contains a translation */
  22 #define _PAGE_HASHPTE   0x002   /* hash_page has made an HPTE for this pte */
  23 #define _PAGE_USER      0x004   /* usermode access allowed */
  24 #define _PAGE_GUARDED   0x008   /* G: prohibit speculative access */
  25 #define _PAGE_COHERENT  0x010   /* M: enforce memory coherence (SMP systems) */
  26 #define _PAGE_NO_CACHE  0x020   /* I: cache inhibit */
  27 #define _PAGE_WRITETHRU 0x040   /* W: cache write-through */
  28 #define _PAGE_DIRTY     0x080   /* C: page changed */
  29 #define _PAGE_ACCESSED  0x100   /* R: page referenced */
  30 #define _PAGE_EXEC      0x200   /* software: exec allowed */
  31 #define _PAGE_RW        0x400   /* software: user write access allowed */
  32 #define _PAGE_SPECIAL   0x800   /* software: Special page */
  33
  34 #ifdef CONFIG_PTE_64BIT
  35 /* We never clear the high word of the pte */
  36 #define _PTE_NONE_MASK  (0xffffffff00000000ULL | _PAGE_HASHPTE)
  37 #else
  38 #define _PTE_NONE_MASK  _PAGE_HASHPTE
  39 #endif
  40
  41 #define _PMD_PRESENT    0
  42 #define _PMD_PRESENT_MASK (PAGE_MASK)
  43 #define _PMD_BAD        (~PAGE_MASK)
  44
  45 /* And here we include common definitions */
  46
  47 #define _PAGE_KERNEL_RO         0
  48 #define _PAGE_KERNEL_ROX        (_PAGE_EXEC)
  49 #define _PAGE_KERNEL_RW         (_PAGE_DIRTY | _PAGE_RW)
  50 #define _PAGE_KERNEL_RWX        (_PAGE_DIRTY | _PAGE_RW | _PAGE_EXEC)
  51
  52 #define _PAGE_HPTEFLAGS _PAGE_HASHPTE
  53
  54 #ifndef __ASSEMBLY__
  55
  56 static inline bool pte_user(pte_t pte)
  57 {
  58         return pte_val(pte) & _PAGE_USER;
  59 }
  60 #endif /* __ASSEMBLY__ */
  61
  62 /*
  63  * Location of the PFN in the PTE. Most 32-bit platforms use the same
  64  * as _PAGE_SHIFT here (ie, naturally aligned).
  65  * Platform who don't just pre-define the value so we don't override it here.
  66  */
  67 #define PTE_RPN_SHIFT   (PAGE_SHIFT)
  68
  69 /*
  70  * The mask covered by the RPN must be a ULL on 32-bit platforms with
  71  * 64-bit PTEs.
  72  */
  73 #ifdef CONFIG_PTE_64BIT
  74 #define PTE_RPN_MASK    (~((1ULL << PTE_RPN_SHIFT) - 1))
  75 #define MAX_POSSIBLE_PHYSMEM_BITS 36
  76 #else
  77 #define PTE_RPN_MASK    (~((1UL << PTE_RPN_SHIFT) - 1))
  78 #define MAX_POSSIBLE_PHYSMEM_BITS 32
  79 #endif
  80
  81 /*
  82  * _PAGE_CHG_MASK masks of bits that are to be preserved across
  83  * pgprot changes.
  84  */
  85 #define _PAGE_CHG_MASK  (PTE_RPN_MASK | _PAGE_HASHPTE | _PAGE_DIRTY | \
  86                          _PAGE_ACCESSED | _PAGE_SPECIAL)
  87
  88 /*
  89  * We define 2 sets of base prot bits, one for basic pages (ie,
  90  * cacheable kernel and user pages) and one for non cacheable
  91  * pages. We always set _PAGE_COHERENT when SMP is enabled or
  92  * the processor might need it for DMA coherency.
  93  */
  94 #define _PAGE_BASE_NC   (_PAGE_PRESENT | _PAGE_ACCESSED)
  95 #define _PAGE_BASE      (_PAGE_BASE_NC | _PAGE_COHERENT)
  96
  97 /*
  98  * Permission masks used to generate the __P and __S table.
  99  *
 100  * Note:__pgprot is defined in arch/powerpc/include/asm/page.h
 101  *
 102  * Write permissions imply read permissions for now.
 103  */
 104 #define PAGE_NONE       __pgprot(_PAGE_BASE)
 105 #define PAGE_SHARED     __pgprot(_PAGE_BASE | _PAGE_USER | _PAGE_RW)
 106 #define PAGE_SHARED_X   __pgprot(_PAGE_BASE | _PAGE_USER | _PAGE_RW | _PAGE_EXEC)
 107 #define PAGE_COPY       __pgprot(_PAGE_BASE | _PAGE_USER)
 108 #define PAGE_COPY_X     __pgprot(_PAGE_BASE | _PAGE_USER | _PAGE_EXEC)
 109 #define PAGE_READONLY   __pgprot(_PAGE_BASE | _PAGE_USER)
 110 #define PAGE_READONLY_X __pgprot(_PAGE_BASE | _PAGE_USER | _PAGE_EXEC)
 111
 112 /* Permission masks used for kernel mappings */
 113 #define PAGE_KERNEL     __pgprot(_PAGE_BASE | _PAGE_KERNEL_RW)
 114 #define PAGE_KERNEL_NC  __pgprot(_PAGE_BASE_NC | _PAGE_KERNEL_RW | _PAGE_NO_CACHE)
 115 #define PAGE_KERNEL_NCG __pgprot(_PAGE_BASE_NC | _PAGE_KERNEL_RW | \
 116                                  _PAGE_NO_CACHE | _PAGE_GUARDED)
 117 #define PAGE_KERNEL_X   __pgprot(_PAGE_BASE | _PAGE_KERNEL_RWX)
 118 #define PAGE_KERNEL_RO  __pgprot(_PAGE_BASE | _PAGE_KERNEL_RO)
 119 #define PAGE_KERNEL_ROX __pgprot(_PAGE_BASE | _PAGE_KERNEL_ROX)
 120
 121 /*
 122  * Protection used for kernel text. We want the debuggers to be able to
 123  * set breakpoints anywhere, so don't write protect the kernel text
 124  * on platforms where such control is possible.
 125  */
 126 #if defined(CONFIG_KGDB) || defined(CONFIG_XMON) || defined(CONFIG_BDI_SWITCH) ||\
 127         defined(CONFIG_KPROBES) || defined(CONFIG_DYNAMIC_FTRACE)
 128 #define PAGE_KERNEL_TEXT        PAGE_KERNEL_X
 129 #else
 130 #define PAGE_KERNEL_TEXT        PAGE_KERNEL_ROX
 131 #endif
 132
 133 /* Make modules code happy. We don't set RO yet */
 134 #define PAGE_KERNEL_EXEC        PAGE_KERNEL_X
 135
 136 /* Advertise special mapping type for AGP */
 137 #define PAGE_AGP                (PAGE_KERNEL_NC)
 138 #define HAVE_PAGE_AGP
 139
 140 #define PTE_INDEX_SIZE  PTE_SHIFT
 141 #define PMD_INDEX_SIZE  0
 142 #define PUD_INDEX_SIZE  0
 143 #define PGD_INDEX_SIZE  (32 - PGDIR_SHIFT)
 144
 145 #define PMD_CACHE_INDEX PMD_INDEX_SIZE
 146 #define PUD_CACHE_INDEX PUD_INDEX_SIZE
 147
 148 #ifndef __ASSEMBLY__
 149 #define PTE_TABLE_SIZE  (sizeof(pte_t) << PTE_INDEX_SIZE)
 150 #define PMD_TABLE_SIZE  0
 151 #define PUD_TABLE_SIZE  0
 152 #define PGD_TABLE_SIZE  (sizeof(pgd_t) << PGD_INDEX_SIZE)
 153
 154 /* Bits to mask out from a PMD to get to the PTE page */
 155 #define PMD_MASKED_BITS         (PTE_TABLE_SIZE - 1)
 156 #endif  /* __ASSEMBLY__ */
 157
 158 #define PTRS_PER_PTE    (1 << PTE_INDEX_SIZE)
 159 #define PTRS_PER_PGD    (1 << PGD_INDEX_SIZE)
 160
 161 /*
 162  * The normal case is that PTEs are 32-bits and we have a 1-page
 163  * 1024-entry pgdir pointing to 1-page 1024-entry PTE pages.  -- paulus
 164  *
 165  * For any >32-bit physical address platform, we can use the following
 166  * two level page table layout where the pgdir is 8KB and the MS 13 bits
 167  * are an index to the second level table.  The combined pgdir/pmd first
 168  * level has 2048 entries and the second level has 512 64-bit PTE entries.
 169  * -Matt
 170  */
 171 /* PGDIR_SHIFT determines what a top-level page table entry can map */
 172 #define PGDIR_SHIFT     (PAGE_SHIFT + PTE_INDEX_SIZE)
 173 #define PGDIR_SIZE      (1UL << PGDIR_SHIFT)
 174 #define PGDIR_MASK      (~(PGDIR_SIZE-1))
 175
 176 #define USER_PTRS_PER_PGD       (TASK_SIZE / PGDIR_SIZE)
 177
 178 #ifndef __ASSEMBLY__
 179
 180 int map_kernel_page(unsigned long va, phys_addr_t pa, pgprot_t prot);
 181 void unmap_kernel_page(unsigned long va);
 182
 183 #endif /* !__ASSEMBLY__ */
 184
 185 /*
 186  * This is the bottom of the PKMAP area with HIGHMEM or an arbitrary
 187  * value (for now) on others, from where we can start layout kernel
 188  * virtual space that goes below PKMAP and FIXMAP
 189  */
 190 #include <asm/fixmap.h>
 191
 192 /*
 193  * ioremap_bot starts at that address. Early ioremaps move down from there,
 194  * until mem_init() at which point this becomes the top of the vmalloc
 195  * and ioremap space
 196  */
 197 #ifdef CONFIG_HIGHMEM
 198 #define IOREMAP_TOP     PKMAP_BASE
 199 #else
 200 #define IOREMAP_TOP     FIXADDR_START
 201 #endif
 202
 203 /* PPC32 shares vmalloc area with ioremap */
 204 #define IOREMAP_START   VMALLOC_START
 205 #define IOREMAP_END     VMALLOC_END
 206
 207 /*
 208  * Just any arbitrary offset to the start of the vmalloc VM area: the
 209  * current 16MB value just means that there will be a 64MB "hole" after the
 210  * physical memory until the kernel virtual memory starts.  That means that
 211  * any out-of-bounds memory accesses will hopefully be caught.
 212  * The vmalloc() routines leaves a hole of 4kB between each vmalloced
 213  * area for the same reason. ;)
 214  *
 215  * We no longer map larger than phys RAM with the BATs so we don't have
 216  * to worry about the VMALLOC_OFFSET causing problems.  We do have to worry
 217  * about clashes between our early calls to ioremap() that start growing down
 218  * from ioremap_base being run into the VM area allocations (growing upwards
 219  * from VMALLOC_START).  For this reason we have ioremap_bot to check when
 220  * we actually run into our mappings setup in the early boot with the VM
 221  * system.  This really does become a problem for machines with good amounts
 222  * of RAM.  -- Cort
 223  */
 224 #define VMALLOC_OFFSET (0x1000000) /* 16M */
 225
 226 #define VMALLOC_START ((((long)high_memory + VMALLOC_OFFSET) & ~(VMALLOC_OFFSET-1)))
 227
 228 #ifdef CONFIG_KASAN_VMALLOC
 229 #define VMALLOC_END     ALIGN_DOWN(ioremap_bot, PAGE_SIZE << KASAN_SHADOW_SCALE_SHIFT)
 230 #else
 231 #define VMALLOC_END     ioremap_bot
 232 #endif
 233
 234 #define MODULES_END     ALIGN_DOWN(PAGE_OFFSET, SZ_256M)
 235 #define MODULES_VADDR   (MODULES_END - SZ_256M)
 236
 237 #ifndef __ASSEMBLY__
 238 #include <linux/sched.h>
 239 #include <linux/threads.h>
 240
 241 /* Bits to mask out from a PGD to get to the PUD page */
 242 #define PGD_MASKED_BITS         0
 243
 244 #define pte_ERROR(e) \
 245         pr_err("%s:%d: bad pte %llx.\n", __FILE__, __LINE__, \
 246                 (unsigned long long)pte_val(e))
 247 #define pgd_ERROR(e) \
 248         pr_err("%s:%d: bad pgd %08lx.\n", __FILE__, __LINE__, pgd_val(e))
 249 /*
 250  * Bits in a linux-style PTE.  These match the bits in the
 251  * (hardware-defined) PowerPC PTE as closely as possible.
 252  */
 253
 254 #define pte_clear(mm, addr, ptep) \
 255         do { pte_update(mm, addr, ptep, ~_PAGE_HASHPTE, 0, 0); } while (0)
 256
 257 #define pmd_none(pmd)           (!pmd_val(pmd))
 258 #define pmd_bad(pmd)            (pmd_val(pmd) & _PMD_BAD)
 259 #define pmd_present(pmd)        (pmd_val(pmd) & _PMD_PRESENT_MASK)
 260 static inline void pmd_clear(pmd_t *pmdp)
 261 {
 262         *pmdp = __pmd(0);
 263 }
 264
 265
 266 /*
 267  * When flushing the tlb entry for a page, we also need to flush the hash
 268  * table entry.  flush_hash_pages is assembler (for speed) in hashtable.S.
 269  */
 270 extern int flush_hash_pages(unsigned context, unsigned long va,
 271                             unsigned long pmdval, int count);
 272
 273 /* Add an HPTE to the hash table */
 274 extern void add_hash_page(unsigned context, unsigned long va,
 275                           unsigned long pmdval);
 276
 277 /* Flush an entry from the TLB/hash table */
 278 static inline void flush_hash_entry(struct mm_struct *mm, pte_t *ptep, unsigned long addr)
 279 {
 280         if (mmu_has_feature(MMU_FTR_HPTE_TABLE)) {
 281                 unsigned long ptephys = __pa(ptep) & PAGE_MASK;
 282
 283                 flush_hash_pages(mm->context.id, addr, ptephys, 1);
 284         }
 285 }
 286
 287 /*
 288  * PTE updates. This function is called whenever an existing
 289  * valid PTE is updated. This does -not- include set_pte_at()
 290  * which nowadays only sets a new PTE.
 291  *
 292  * Depending on the type of MMU, we may need to use atomic updates
 293  * and the PTE may be either 32 or 64 bit wide. In the later case,
 294  * when using atomic updates, only the low part of the PTE is
 295  * accessed atomically.
 296  */
 297 static inline pte_basic_t pte_update(struct mm_struct *mm, unsigned long addr, pte_t *p,
 298                                      unsigned long clr, unsigned long set, int huge)
 299 {
 300         pte_basic_t old;
 301
 302         if (mmu_has_feature(MMU_FTR_HPTE_TABLE)) {
 303                 unsigned long tmp;
 304
 305                 asm volatile(
 306 #ifndef CONFIG_PTE_64BIT
 307         "1:     lwarx   %0, 0, %3\n"
 308         "       andc    %1, %0, %4\n"
 309 #else
 310         "1:     lwarx   %L0, 0, %3\n"
 311         "       lwz     %0, -4(%3)\n"
 312         "       andc    %1, %L0, %4\n"
 313 #endif
 314         "       or      %1, %1, %5\n"
 315         "       stwcx.  %1, 0, %3\n"
 316         "       bne-    1b"
 317                 : "=&r" (old), "=&r" (tmp), "=m" (*p)
 318 #ifndef CONFIG_PTE_64BIT
 319                 : "r" (p),
 320 #else
 321                 : "b" ((unsigned long)(p) + 4),
 322 #endif
 323                   "r" (clr), "r" (set), "m" (*p)
 324                 : "cc" );
 325         } else {
 326                 old = pte_val(*p);
 327
 328                 *p = __pte((old & ~(pte_basic_t)clr) | set);
 329         }
 330
 331         return old;
 332 }
 333
 334 /*
 335  * 2.6 calls this without flushing the TLB entry; this is wrong
 336  * for our hash-based implementation, we fix that up here.
 337  */
 338 #define __HAVE_ARCH_PTEP_TEST_AND_CLEAR_YOUNG
 339 static inline int __ptep_test_and_clear_young(struct mm_struct *mm,
 340                                               unsigned long addr, pte_t *ptep)
 341 {
 342         unsigned long old;
 343         old = pte_update(mm, addr, ptep, _PAGE_ACCESSED, 0, 0);
 344         if (old & _PAGE_HASHPTE)
 345                 flush_hash_entry(mm, ptep, addr);
 346
 347         return (old & _PAGE_ACCESSED) != 0;
 348 }
 349 #define ptep_test_and_clear_young(__vma, __addr, __ptep) \
 350         __ptep_test_and_clear_young((__vma)->vm_mm, __addr, __ptep)
 351
 352 #define __HAVE_ARCH_PTEP_GET_AND_CLEAR
 353 static inline pte_t ptep_get_and_clear(struct mm_struct *mm, unsigned long addr,
 354                                        pte_t *ptep)
 355 {
 356         return __pte(pte_update(mm, addr, ptep, ~_PAGE_HASHPTE, 0, 0));
 357 }
 358
 359 #define __HAVE_ARCH_PTEP_SET_WRPROTECT
 360 static inline void ptep_set_wrprotect(struct mm_struct *mm, unsigned long addr,
 361                                       pte_t *ptep)
 362 {
 363         pte_update(mm, addr, ptep, _PAGE_RW, 0, 0);
 364 }
 365
 366 static inline void __ptep_set_access_flags(struct vm_area_struct *vma,
 367                                            pte_t *ptep, pte_t entry,
 368                                            unsigned long address,
 369                                            int psize)
 370 {
 371         unsigned long set = pte_val(entry) &
 372                 (_PAGE_DIRTY | _PAGE_ACCESSED | _PAGE_RW | _PAGE_EXEC);
 373
 374         pte_update(vma->vm_mm, address, ptep, 0, set, 0);
 375
 376         flush_tlb_page(vma, address);
 377 }
 378
 379 #define __HAVE_ARCH_PTE_SAME
 380 #define pte_same(A,B)   (((pte_val(A) ^ pte_val(B)) & ~_PAGE_HASHPTE) == 0)
 381
 382 #define pmd_pfn(pmd)            (pmd_val(pmd) >> PAGE_SHIFT)
 383 #define pmd_page(pmd)           pfn_to_page(pmd_pfn(pmd))
 384
 385 /*
 386  * Encode and decode a swap entry.
 387  * Note that the bits we use in a PTE for representing a swap entry
 388  * must not include the _PAGE_PRESENT bit or the _PAGE_HASHPTE bit (if used).
 389  *   -- paulus
 390  */
 391 #define __swp_type(entry)               ((entry).val & 0x1f)
 392 #define __swp_offset(entry)             ((entry).val >> 5)
 393 #define __swp_entry(type, offset)       ((swp_entry_t) { (type) | ((offset) << 5) })
 394 #define __pte_to_swp_entry(pte)         ((swp_entry_t) { pte_val(pte) >> 3 })
 395 #define __swp_entry_to_pte(x)           ((pte_t) { (x).val << 3 })
 396
 397 /* Generic accessors to PTE bits */
 398 static inline int pte_write(pte_t pte)          { return !!(pte_val(pte) & _PAGE_RW);}
 399 static inline int pte_read(pte_t pte)           { return 1; }
 400 static inline int pte_dirty(pte_t pte)          { return !!(pte_val(pte) & _PAGE_DIRTY); }
 401 static inline int pte_young(pte_t pte)          { return !!(pte_val(pte) & _PAGE_ACCESSED); }
 402 static inline int pte_special(pte_t pte)        { return !!(pte_val(pte) & _PAGE_SPECIAL); }
 403 static inline int pte_none(pte_t pte)           { return (pte_val(pte) & ~_PTE_NONE_MASK) == 0; }
 404 static inline bool pte_exec(pte_t pte)          { return pte_val(pte) & _PAGE_EXEC; }
 405
 406 static inline int pte_present(pte_t pte)
 407 {
 408         return pte_val(pte) & _PAGE_PRESENT;
 409 }
 410
 411 static inline bool pte_hw_valid(pte_t pte)
 412 {
 413         return pte_val(pte) & _PAGE_PRESENT;
 414 }
 415
 416 static inline bool pte_hashpte(pte_t pte)
 417 {
 418         return !!(pte_val(pte) & _PAGE_HASHPTE);
 419 }
 420
 421 static inline bool pte_ci(pte_t pte)
 422 {
 423         return !!(pte_val(pte) & _PAGE_NO_CACHE);
 424 }
 425
 426 /*
 427  * We only find page table entry in the last level
 428  * Hence no need for other accessors
 429  */
 430 #define pte_access_permitted pte_access_permitted
 431 static inline bool pte_access_permitted(pte_t pte, bool write)
 432 {
 433         /*
 434          * A read-only access is controlled by _PAGE_USER bit.
 435          * We have _PAGE_READ set for WRITE and EXECUTE
 436          */
 437         if (!pte_present(pte) || !pte_user(pte) || !pte_read(pte))
 438                 return false;
 439
 440         if (write && !pte_write(pte))
 441                 return false;
 442
 443         return true;
 444 }
 445
 446 /* Conversion functions: convert a page and protection to a page entry,
 447  * and a page entry and page directory to the page they refer to.
 448  *
 449  * Even if PTEs can be unsigned long long, a PFN is always an unsigned
 450  * long for now.
 451  */
 452 static inline pte_t pfn_pte(unsigned long pfn, pgprot_t pgprot)
 453 {
 454         return __pte(((pte_basic_t)(pfn) << PTE_RPN_SHIFT) |
 455                      pgprot_val(pgprot));
 456 }
 457
 458 static inline unsigned long pte_pfn(pte_t pte)
 459 {
 460         return pte_val(pte) >> PTE_RPN_SHIFT;
 461 }
 462
 463 /* Generic modifiers for PTE bits */
 464 static inline pte_t pte_wrprotect(pte_t pte)
 465 {
 466         return __pte(pte_val(pte) & ~_PAGE_RW);
 467 }
 468
 469 static inline pte_t pte_exprotect(pte_t pte)
 470 {
 471         return __pte(pte_val(pte) & ~_PAGE_EXEC);
 472 }
 473
 474 static inline pte_t pte_mkclean(pte_t pte)
 475 {
 476         return __pte(pte_val(pte) & ~_PAGE_DIRTY);
 477 }
 478
 479 static inline pte_t pte_mkold(pte_t pte)
 480 {
 481         return __pte(pte_val(pte) & ~_PAGE_ACCESSED);
 482 }
 483
 484 static inline pte_t pte_mkexec(pte_t pte)
 485 {
 486         return __pte(pte_val(pte) | _PAGE_EXEC);
 487 }
 488
 489 static inline pte_t pte_mkpte(pte_t pte)
 490 {
 491         return pte;
 492 }
 493
 494 static inline pte_t pte_mkwrite(pte_t pte)
 495 {
 496         return __pte(pte_val(pte) | _PAGE_RW);
 497 }
 498
 499 static inline pte_t pte_mkdirty(pte_t pte)
 500 {
 501         return __pte(pte_val(pte) | _PAGE_DIRTY);
 502 }
 503
 504 static inline pte_t pte_mkyoung(pte_t pte)
 505 {
 506         return __pte(pte_val(pte) | _PAGE_ACCESSED);
 507 }
 508
 509 static inline pte_t pte_mkspecial(pte_t pte)
 510 {
 511         return __pte(pte_val(pte) | _PAGE_SPECIAL);
 512 }
 513
 514 static inline pte_t pte_mkhuge(pte_t pte)
 515 {
 516         return pte;
 517 }
 518
 519 static inline pte_t pte_mkprivileged(pte_t pte)
 520 {
 521         return __pte(pte_val(pte) & ~_PAGE_USER);
 522 }
 523
 524 static inline pte_t pte_mkuser(pte_t pte)
 525 {
 526         return __pte(pte_val(pte) | _PAGE_USER);
 527 }
 528
 529 static inline pte_t pte_modify(pte_t pte, pgprot_t newprot)
 530 {
 531         return __pte((pte_val(pte) & _PAGE_CHG_MASK) | pgprot_val(newprot));
 532 }
 533
 534
 535
 536 /* This low level function performs the actual PTE insertion
 537  * Setting the PTE depends on the MMU type and other factors. It's
 538  * an horrible mess that I'm not going to try to clean up now but
 539  * I'm keeping it in one place rather than spread around
 540  */
 541 static inline void __set_pte_at(struct mm_struct *mm, unsigned long addr,
 542                                 pte_t *ptep, pte_t pte, int percpu)
 543 {
 544 #if defined(CONFIG_SMP) && !defined(CONFIG_PTE_64BIT)
 545         /* First case is 32-bit Hash MMU in SMP mode with 32-bit PTEs. We use the
 546          * helper pte_update() which does an atomic update. We need to do that
 547          * because a concurrent invalidation can clear _PAGE_HASHPTE. If it's a
 548          * per-CPU PTE such as a kmap_atomic, we do a simple update preserving
 549          * the hash bits instead (ie, same as the non-SMP case)
 550          */
 551         if (percpu)
 552                 *ptep = __pte((pte_val(*ptep) & _PAGE_HASHPTE)
 553                               | (pte_val(pte) & ~_PAGE_HASHPTE));
 554         else
 555                 pte_update(mm, addr, ptep, ~_PAGE_HASHPTE, pte_val(pte), 0);
 556
 557 #elif defined(CONFIG_PTE_64BIT)
 558         /* Second case is 32-bit with 64-bit PTE.  In this case, we
 559          * can just store as long as we do the two halves in the right order
 560          * with a barrier in between. This is possible because we take care,
 561          * in the hash code, to pre-invalidate if the PTE was already hashed,
 562          * which synchronizes us with any concurrent invalidation.
 563          * In the percpu case, we also fallback to the simple update preserving
 564          * the hash bits
 565          */
 566         if (percpu) {
 567                 *ptep = __pte((pte_val(*ptep) & _PAGE_HASHPTE)
 568                               | (pte_val(pte) & ~_PAGE_HASHPTE));
 569                 return;
 570         }
 571         if (pte_val(*ptep) & _PAGE_HASHPTE)
 572                 flush_hash_entry(mm, ptep, addr);
 573         __asm__ __volatile__("\
 574                 stw%X0 %2,%0\n\
 575                 eieio\n\
 576                 stw%X1 %L2,%1"
 577         : "=m" (*ptep), "=m" (*((unsigned char *)ptep+4))
 578         : "r" (pte) : "memory");
 579
 580 #else
 581         /* Third case is 32-bit hash table in UP mode, we need to preserve
 582          * the _PAGE_HASHPTE bit since we may not have invalidated the previous
 583          * translation in the hash yet (done in a subsequent flush_tlb_xxx())
 584          * and see we need to keep track that this PTE needs invalidating
 585          */
 586         *ptep = __pte((pte_val(*ptep) & _PAGE_HASHPTE)
 587                       | (pte_val(pte) & ~_PAGE_HASHPTE));
 588 #endif
 589 }
 590
 591 /*
 592  * Macro to mark a page protection value as "uncacheable".
 593  */
 594
 595 #define _PAGE_CACHE_CTL (_PAGE_COHERENT | _PAGE_GUARDED | _PAGE_NO_CACHE | \
 596                          _PAGE_WRITETHRU)
 597
 598 #define pgprot_noncached pgprot_noncached
 599 static inline pgprot_t pgprot_noncached(pgprot_t prot)
 600 {
 601         return __pgprot((pgprot_val(prot) & ~_PAGE_CACHE_CTL) |
 602                         _PAGE_NO_CACHE | _PAGE_GUARDED);
 603 }
 604
 605 #define pgprot_noncached_wc pgprot_noncached_wc
 606 static inline pgprot_t pgprot_noncached_wc(pgprot_t prot)
 607 {
 608         return __pgprot((pgprot_val(prot) & ~_PAGE_CACHE_CTL) |
 609                         _PAGE_NO_CACHE);
 610 }
 611
 612 #define pgprot_cached pgprot_cached
 613 static inline pgprot_t pgprot_cached(pgprot_t prot)
 614 {
 615         return __pgprot((pgprot_val(prot) & ~_PAGE_CACHE_CTL) |
 616                         _PAGE_COHERENT);
 617 }
 618
 619 #define pgprot_cached_wthru pgprot_cached_wthru
 620 static inline pgprot_t pgprot_cached_wthru(pgprot_t prot)
 621 {
 622         return __pgprot((pgprot_val(prot) & ~_PAGE_CACHE_CTL) |
 623                         _PAGE_COHERENT | _PAGE_WRITETHRU);
 624 }
 625
 626 #define pgprot_cached_noncoherent pgprot_cached_noncoherent
 627 static inline pgprot_t pgprot_cached_noncoherent(pgprot_t prot)
 628 {
 629         return __pgprot(pgprot_val(prot) & ~_PAGE_CACHE_CTL);
 630 }
 631
 632 #define pgprot_writecombine pgprot_writecombine
 633 static inline pgprot_t pgprot_writecombine(pgprot_t prot)
 634 {
 635         return pgprot_noncached_wc(prot);
 636 }
 637
 638 #endif /* !__ASSEMBLY__ */
 639
 640 #endif /*  _ASM_POWERPC_BOOK3S_32_PGTABLE_H */