Documentation/devicetree/bindings/memory-controllers/nvidia,tegra20-emc.txt

   1 Embedded Memory Controller
   2
   3 Properties:
   4 - name : Should be emc
   5 - #address-cells : Should be 1
   6 - #size-cells : Should be 0
   7 - compatible : Should contain "nvidia,tegra20-emc".
   8 - reg : Offset and length of the register set for the device
   9 - nvidia,use-ram-code : If present, the sub-nodes will be addressed
  10   and chosen using the ramcode board selector. If omitted, only one
  11   set of tables can be present and said tables will be used
  12   irrespective of ram-code configuration.
  13 - interrupts : Should contain EMC General interrupt.
  14 - clocks : Should contain EMC clock.
  15 - nvidia,memory-controller : Phandle of the Memory Controller node.
  16 - #interconnect-cells : Should be 0.
  17
  18 Child device nodes describe the memory settings for different configurations and clock rates.
  19
  20 Example:
  21
  22         memory-controller@7000f400 {
  23                 #address-cells = < 1 >;
  24                 #size-cells = < 0 >;
  25                 #interconnect-cells = <0>;
  26                 compatible = "nvidia,tegra20-emc";
  27                 reg = <0x7000f400 0x400>;
  28                 interrupts = <0 78 0x04>;
  29                 clocks = <&tegra_car TEGRA20_CLK_EMC>;
  30                 nvidia,memory-controller = <&mc>;
  31         }
  32
  33
  34 Embedded Memory Controller ram-code table
  35
  36 If the emc node has the nvidia,use-ram-code property present, then the
  37 next level of nodes below the emc table are used to specify which settings
  38 apply for which ram-code settings.
  39
  40 If the emc node lacks the nvidia,use-ram-code property, this level is omitted
  41 and the tables are stored directly under the emc node (see below).
  42
  43 Properties:
  44
  45 - name : Should be emc-tables
  46 - nvidia,ram-code : the binary representation of the ram-code board strappings
  47   for which this node (and children) are valid.
  48
  49
  50
  51 Embedded Memory Controller configuration table
  52
  53 This is a table containing the EMC register settings for the various
  54 operating speeds of the memory controller. They are always located as
  55 subnodes of the emc controller node.
  56
  57 There are two ways of specifying which tables to use:
  58
  59 * The simplest is if there is just one set of tables in the device tree,
  60   and they will always be used (based on which frequency is used).
  61   This is the preferred method, especially when firmware can fill in
  62   this information based on the specific system information and just
  63   pass it on to the kernel.
  64
  65 * The slightly more complex one is when more than one memory configuration
  66   might exist on the system.  The Tegra20 platform handles this during
  67   early boot by selecting one out of possible 4 memory settings based
  68   on a 2-pin "ram code" bootstrap setting on the board. The values of
  69   these strappings can be read through a register in the SoC, and thus
  70   used to select which tables to use.
  71
  72 Properties:
  73 - name : Should be emc-table
  74 - compatible : Should contain "nvidia,tegra20-emc-table".
  75 - reg : either an opaque enumerator to tell different tables apart, or
  76   the valid frequency for which the table should be used (in kHz).
  77 - clock-frequency : the clock frequency for the EMC at which this
  78   table should be used (in kHz).
  79 - nvidia,emc-registers : a 46 word array of EMC registers to be programmed
  80   for operation at the 'clock-frequency' setting.
  81   The order and contents of the registers are:
  82     RC, RFC, RAS, RP, R2W, W2R, R2P, W2P, RD_RCD, WR_RCD, RRD, REXT,
  83     WDV, QUSE, QRST, QSAFE, RDV, REFRESH, BURST_REFRESH_NUM, PDEX2WR,
  84     PDEX2RD, PCHG2PDEN, ACT2PDEN, AR2PDEN, RW2PDEN, TXSR, TCKE, TFAW,
  85     TRPAB, TCLKSTABLE, TCLKSTOP, TREFBW, QUSE_EXTRA, FBIO_CFG6, ODT_WRITE,
  86     ODT_READ, FBIO_CFG5, CFG_DIG_DLL, DLL_XFORM_DQS, DLL_XFORM_QUSE,
  87     ZCAL_REF_CNT, ZCAL_WAIT_CNT, AUTO_CAL_INTERVAL, CFG_CLKTRIM_0,
  88     CFG_CLKTRIM_1, CFG_CLKTRIM_2
  89
  90                 emc-table@166000 {
  91                         reg = <166000>;
  92                         compatible = "nvidia,tegra20-emc-table";
  93                         clock-frequency = < 166000 >;
  94                         nvidia,emc-registers = < 0 0 0 0 0 0 0 0 0 0 0 0 0 0
  95                                                  0 0 0 0 0 0 0 0 0 0 0 0 0 0
  96                                                  0 0 0 0 0 0 0 0 0 0 0 0 0 0
  97                                                  0 0 0 0 >;
  98                 };
  99
 100                 emc-table@333000 {
 101                         reg = <333000>;
 102                         compatible = "nvidia,tegra20-emc-table";
 103                         clock-frequency = < 333000 >;
 104                         nvidia,emc-registers = < 0 0 0 0 0 0 0 0 0 0 0 0 0 0
 105                                                  0 0 0 0 0 0 0 0 0 0 0 0 0 0
 106                                                  0 0 0 0 0 0 0 0 0 0 0 0 0 0
 107                                                  0 0 0 0 >;
 108                 };