drivers/pci/controller/dwc/pci-exynos.c

   1 // SPDX-License-Identifier: GPL-2.0
   2 /*
   3  * PCIe host controller driver for Samsung Exynos SoCs
   4  *
   5  * Copyright (C) 2013 Samsung Electronics Co., Ltd.
   6  *              https://www.samsung.com
   7  *
   8  * Author: Jingoo Han <jg1.han@samsung.com>
   9  */
  10
  11 #include <linux/clk.h>
  12 #include <linux/delay.h>
  13 #include <linux/gpio.h>
  14 #include <linux/interrupt.h>
  15 #include <linux/kernel.h>
  16 #include <linux/init.h>
  17 #include <linux/of_device.h>
  18 #include <linux/of_gpio.h>
  19 #include <linux/pci.h>
  20 #include <linux/platform_device.h>
  21 #include <linux/phy/phy.h>
  22 #include <linux/resource.h>
  23 #include <linux/signal.h>
  24 #include <linux/types.h>
  25
  26 #include "pcie-designware.h"
  27
  28 #define to_exynos_pcie(x)       dev_get_drvdata((x)->dev)
  29
  30 /* PCIe ELBI registers */
  31 #define PCIE_IRQ_PULSE                  0x000
  32 #define IRQ_INTA_ASSERT                 BIT(0)
  33 #define IRQ_INTB_ASSERT                 BIT(2)
  34 #define IRQ_INTC_ASSERT                 BIT(4)
  35 #define IRQ_INTD_ASSERT                 BIT(6)
  36 #define PCIE_IRQ_LEVEL                  0x004
  37 #define PCIE_IRQ_SPECIAL                0x008
  38 #define PCIE_IRQ_EN_PULSE               0x00c
  39 #define PCIE_IRQ_EN_LEVEL               0x010
  40 #define IRQ_MSI_ENABLE                  BIT(2)
  41 #define PCIE_IRQ_EN_SPECIAL             0x014
  42 #define PCIE_PWR_RESET                  0x018
  43 #define PCIE_CORE_RESET                 0x01c
  44 #define PCIE_CORE_RESET_ENABLE          BIT(0)
  45 #define PCIE_STICKY_RESET               0x020
  46 #define PCIE_NONSTICKY_RESET            0x024
  47 #define PCIE_APP_INIT_RESET             0x028
  48 #define PCIE_APP_LTSSM_ENABLE           0x02c
  49 #define PCIE_ELBI_RDLH_LINKUP           0x064
  50 #define PCIE_ELBI_LTSSM_ENABLE          0x1
  51 #define PCIE_ELBI_SLV_AWMISC            0x11c
  52 #define PCIE_ELBI_SLV_ARMISC            0x120
  53 #define PCIE_ELBI_SLV_DBI_ENABLE        BIT(21)
  54
  55 struct exynos_pcie_mem_res {
  56         void __iomem *elbi_base;   /* DT 0th resource: PCIe CTRL */
  57 };
  58
  59 struct exynos_pcie_clk_res {
  60         struct clk *clk;
  61         struct clk *bus_clk;
  62 };
  63
  64 struct exynos_pcie {
  65         struct dw_pcie                  *pci;
  66         struct exynos_pcie_mem_res      *mem_res;
  67         struct exynos_pcie_clk_res      *clk_res;
  68         const struct exynos_pcie_ops    *ops;
  69         int                             reset_gpio;
  70
  71         struct phy                      *phy;
  72 };
  73
  74 struct exynos_pcie_ops {
  75         int (*get_mem_resources)(struct platform_device *pdev,
  76                         struct exynos_pcie *ep);
  77         int (*get_clk_resources)(struct exynos_pcie *ep);
  78         int (*init_clk_resources)(struct exynos_pcie *ep);
  79         void (*deinit_clk_resources)(struct exynos_pcie *ep);
  80 };
  81
  82 static int exynos5440_pcie_get_mem_resources(struct platform_device *pdev,
  83                                              struct exynos_pcie *ep)
  84 {
  85         struct dw_pcie *pci = ep->pci;
  86         struct device *dev = pci->dev;
  87
  88         ep->mem_res = devm_kzalloc(dev, sizeof(*ep->mem_res), GFP_KERNEL);
  89         if (!ep->mem_res)
  90                 return -ENOMEM;
  91
  92         ep->mem_res->elbi_base = devm_platform_ioremap_resource(pdev, 0);
  93         if (IS_ERR(ep->mem_res->elbi_base))
  94                 return PTR_ERR(ep->mem_res->elbi_base);
  95
  96         return 0;
  97 }
  98
  99 static int exynos5440_pcie_get_clk_resources(struct exynos_pcie *ep)
 100 {
 101         struct dw_pcie *pci = ep->pci;
 102         struct device *dev = pci->dev;
 103
 104         ep->clk_res = devm_kzalloc(dev, sizeof(*ep->clk_res), GFP_KERNEL);
 105         if (!ep->clk_res)
 106                 return -ENOMEM;
 107
 108         ep->clk_res->clk = devm_clk_get(dev, "pcie");
 109         if (IS_ERR(ep->clk_res->clk)) {
 110                 dev_err(dev, "Failed to get pcie rc clock\n");
 111                 return PTR_ERR(ep->clk_res->clk);
 112         }
 113
 114         ep->clk_res->bus_clk = devm_clk_get(dev, "pcie_bus");
 115         if (IS_ERR(ep->clk_res->bus_clk)) {
 116                 dev_err(dev, "Failed to get pcie bus clock\n");
 117                 return PTR_ERR(ep->clk_res->bus_clk);
 118         }
 119
 120         return 0;
 121 }
 122
 123 static int exynos5440_pcie_init_clk_resources(struct exynos_pcie *ep)
 124 {
 125         struct dw_pcie *pci = ep->pci;
 126         struct device *dev = pci->dev;
 127         int ret;
 128
 129         ret = clk_prepare_enable(ep->clk_res->clk);
 130         if (ret) {
 131                 dev_err(dev, "cannot enable pcie rc clock");
 132                 return ret;
 133         }
 134
 135         ret = clk_prepare_enable(ep->clk_res->bus_clk);
 136         if (ret) {
 137                 dev_err(dev, "cannot enable pcie bus clock");
 138                 goto err_bus_clk;
 139         }
 140
 141         return 0;
 142
 143 err_bus_clk:
 144         clk_disable_unprepare(ep->clk_res->clk);
 145
 146         return ret;
 147 }
 148
 149 static void exynos5440_pcie_deinit_clk_resources(struct exynos_pcie *ep)
 150 {
 151         clk_disable_unprepare(ep->clk_res->bus_clk);
 152         clk_disable_unprepare(ep->clk_res->clk);
 153 }
 154
 155 static const struct exynos_pcie_ops exynos5440_pcie_ops = {
 156         .get_mem_resources      = exynos5440_pcie_get_mem_resources,
 157         .get_clk_resources      = exynos5440_pcie_get_clk_resources,
 158         .init_clk_resources     = exynos5440_pcie_init_clk_resources,
 159         .deinit_clk_resources   = exynos5440_pcie_deinit_clk_resources,
 160 };
 161
 162 static void exynos_pcie_writel(void __iomem *base, u32 val, u32 reg)
 163 {
 164         writel(val, base + reg);
 165 }
 166
 167 static u32 exynos_pcie_readl(void __iomem *base, u32 reg)
 168 {
 169         return readl(base + reg);
 170 }
 171
 172 static void exynos_pcie_sideband_dbi_w_mode(struct exynos_pcie *ep, bool on)
 173 {
 174         u32 val;
 175
 176         val = exynos_pcie_readl(ep->mem_res->elbi_base, PCIE_ELBI_SLV_AWMISC);
 177         if (on)
 178                 val |= PCIE_ELBI_SLV_DBI_ENABLE;
 179         else
 180                 val &= ~PCIE_ELBI_SLV_DBI_ENABLE;
 181         exynos_pcie_writel(ep->mem_res->elbi_base, val, PCIE_ELBI_SLV_AWMISC);
 182 }
 183
 184 static void exynos_pcie_sideband_dbi_r_mode(struct exynos_pcie *ep, bool on)
 185 {
 186         u32 val;
 187
 188         val = exynos_pcie_readl(ep->mem_res->elbi_base, PCIE_ELBI_SLV_ARMISC);
 189         if (on)
 190                 val |= PCIE_ELBI_SLV_DBI_ENABLE;
 191         else
 192                 val &= ~PCIE_ELBI_SLV_DBI_ENABLE;
 193         exynos_pcie_writel(ep->mem_res->elbi_base, val, PCIE_ELBI_SLV_ARMISC);
 194 }
 195
 196 static void exynos_pcie_assert_core_reset(struct exynos_pcie *ep)
 197 {
 198         u32 val;
 199
 200         val = exynos_pcie_readl(ep->mem_res->elbi_base, PCIE_CORE_RESET);
 201         val &= ~PCIE_CORE_RESET_ENABLE;
 202         exynos_pcie_writel(ep->mem_res->elbi_base, val, PCIE_CORE_RESET);
 203         exynos_pcie_writel(ep->mem_res->elbi_base, 0, PCIE_PWR_RESET);
 204         exynos_pcie_writel(ep->mem_res->elbi_base, 0, PCIE_STICKY_RESET);
 205         exynos_pcie_writel(ep->mem_res->elbi_base, 0, PCIE_NONSTICKY_RESET);
 206 }
 207
 208 static void exynos_pcie_deassert_core_reset(struct exynos_pcie *ep)
 209 {
 210         u32 val;
 211
 212         val = exynos_pcie_readl(ep->mem_res->elbi_base, PCIE_CORE_RESET);
 213         val |= PCIE_CORE_RESET_ENABLE;
 214
 215         exynos_pcie_writel(ep->mem_res->elbi_base, val, PCIE_CORE_RESET);
 216         exynos_pcie_writel(ep->mem_res->elbi_base, 1, PCIE_STICKY_RESET);
 217         exynos_pcie_writel(ep->mem_res->elbi_base, 1, PCIE_NONSTICKY_RESET);
 218         exynos_pcie_writel(ep->mem_res->elbi_base, 1, PCIE_APP_INIT_RESET);
 219         exynos_pcie_writel(ep->mem_res->elbi_base, 0, PCIE_APP_INIT_RESET);
 220 }
 221
 222 static void exynos_pcie_assert_reset(struct exynos_pcie *ep)
 223 {
 224         struct dw_pcie *pci = ep->pci;
 225         struct device *dev = pci->dev;
 226
 227         if (ep->reset_gpio >= 0)
 228                 devm_gpio_request_one(dev, ep->reset_gpio,
 229                                 GPIOF_OUT_INIT_HIGH, "RESET");
 230 }
 231
 232 static int exynos_pcie_start_link(struct dw_pcie *pci)
 233 {
 234         struct exynos_pcie *ep = to_exynos_pcie(pci);
 235
 236         /* assert LTSSM enable */
 237         exynos_pcie_writel(ep->mem_res->elbi_base, PCIE_ELBI_LTSSM_ENABLE,
 238                           PCIE_APP_LTSSM_ENABLE);
 239
 240         /* check if the link is up or not */
 241         if (!dw_pcie_wait_for_link(pci))
 242                 return 0;
 243
 244         phy_power_off(ep->phy);
 245         return -ETIMEDOUT;
 246 }
 247
 248 static void exynos_pcie_clear_irq_pulse(struct exynos_pcie *ep)
 249 {
 250         u32 val;
 251
 252         val = exynos_pcie_readl(ep->mem_res->elbi_base, PCIE_IRQ_PULSE);
 253         exynos_pcie_writel(ep->mem_res->elbi_base, val, PCIE_IRQ_PULSE);
 254 }
 255
 256 static void exynos_pcie_enable_irq_pulse(struct exynos_pcie *ep)
 257 {
 258         u32 val;
 259
 260         /* enable INTX interrupt */
 261         val = IRQ_INTA_ASSERT | IRQ_INTB_ASSERT |
 262                 IRQ_INTC_ASSERT | IRQ_INTD_ASSERT;
 263         exynos_pcie_writel(ep->mem_res->elbi_base, val, PCIE_IRQ_EN_PULSE);
 264 }
 265
 266 static irqreturn_t exynos_pcie_irq_handler(int irq, void *arg)
 267 {
 268         struct exynos_pcie *ep = arg;
 269
 270         exynos_pcie_clear_irq_pulse(ep);
 271         return IRQ_HANDLED;
 272 }
 273
 274 static void exynos_pcie_msi_init(struct exynos_pcie *ep)
 275 {
 276         u32 val;
 277
 278         /* enable MSI interrupt */
 279         val = exynos_pcie_readl(ep->mem_res->elbi_base, PCIE_IRQ_EN_LEVEL);
 280         val |= IRQ_MSI_ENABLE;
 281         exynos_pcie_writel(ep->mem_res->elbi_base, val, PCIE_IRQ_EN_LEVEL);
 282 }
 283
 284 static void exynos_pcie_enable_interrupts(struct exynos_pcie *ep)
 285 {
 286         exynos_pcie_enable_irq_pulse(ep);
 287
 288         if (IS_ENABLED(CONFIG_PCI_MSI))
 289                 exynos_pcie_msi_init(ep);
 290 }
 291
 292 static u32 exynos_pcie_read_dbi(struct dw_pcie *pci, void __iomem *base,
 293                                 u32 reg, size_t size)
 294 {
 295         struct exynos_pcie *ep = to_exynos_pcie(pci);
 296         u32 val;
 297
 298         exynos_pcie_sideband_dbi_r_mode(ep, true);
 299         dw_pcie_read(base + reg, size, &val);
 300         exynos_pcie_sideband_dbi_r_mode(ep, false);
 301         return val;
 302 }
 303
 304 static void exynos_pcie_write_dbi(struct dw_pcie *pci, void __iomem *base,
 305                                   u32 reg, size_t size, u32 val)
 306 {
 307         struct exynos_pcie *ep = to_exynos_pcie(pci);
 308
 309         exynos_pcie_sideband_dbi_w_mode(ep, true);
 310         dw_pcie_write(base + reg, size, val);
 311         exynos_pcie_sideband_dbi_w_mode(ep, false);
 312 }
 313
 314 static int exynos_pcie_rd_own_conf(struct pci_bus *bus, unsigned int devfn,
 315                                    int where, int size, u32 *val)
 316 {
 317         struct dw_pcie *pci = to_dw_pcie_from_pp(bus->sysdata);
 318
 319         if (PCI_SLOT(devfn)) {
 320                 *val = ~0;
 321                 return PCIBIOS_DEVICE_NOT_FOUND;
 322         }
 323
 324         *val = dw_pcie_read_dbi(pci, where, size);
 325         return PCIBIOS_SUCCESSFUL;
 326 }
 327
 328 static int exynos_pcie_wr_own_conf(struct pci_bus *bus, unsigned int devfn,
 329                                    int where, int size, u32 val)
 330 {
 331         struct dw_pcie *pci = to_dw_pcie_from_pp(bus->sysdata);
 332
 333         if (PCI_SLOT(devfn))
 334                 return PCIBIOS_DEVICE_NOT_FOUND;
 335
 336         dw_pcie_write_dbi(pci, where, size, val);
 337         return PCIBIOS_SUCCESSFUL;
 338 }
 339
 340 static struct pci_ops exynos_pci_ops = {
 341         .read = exynos_pcie_rd_own_conf,
 342         .write = exynos_pcie_wr_own_conf,
 343 };
 344
 345 static int exynos_pcie_link_up(struct dw_pcie *pci)
 346 {
 347         struct exynos_pcie *ep = to_exynos_pcie(pci);
 348         u32 val;
 349
 350         val = exynos_pcie_readl(ep->mem_res->elbi_base, PCIE_ELBI_RDLH_LINKUP);
 351         if (val == PCIE_ELBI_LTSSM_ENABLE)
 352                 return 1;
 353
 354         return 0;
 355 }
 356
 357 static int exynos_pcie_host_init(struct pcie_port *pp)
 358 {
 359         struct dw_pcie *pci = to_dw_pcie_from_pp(pp);
 360         struct exynos_pcie *ep = to_exynos_pcie(pci);
 361
 362         pp->bridge->ops = &exynos_pci_ops;
 363
 364         exynos_pcie_assert_core_reset(ep);
 365
 366         phy_reset(ep->phy);
 367
 368         exynos_pcie_writel(ep->mem_res->elbi_base, 1,
 369                         PCIE_PWR_RESET);
 370
 371         phy_power_on(ep->phy);
 372         phy_init(ep->phy);
 373
 374         exynos_pcie_deassert_core_reset(ep);
 375         exynos_pcie_assert_reset(ep);
 376
 377         exynos_pcie_enable_interrupts(ep);
 378
 379         return 0;
 380 }
 381
 382 static const struct dw_pcie_host_ops exynos_pcie_host_ops = {
 383         .host_init = exynos_pcie_host_init,
 384 };
 385
 386 static int __init exynos_add_pcie_port(struct exynos_pcie *ep,
 387                                        struct platform_device *pdev)
 388 {
 389         struct dw_pcie *pci = ep->pci;
 390         struct pcie_port *pp = &pci->pp;
 391         struct device *dev = &pdev->dev;
 392         int ret;
 393
 394         pp->irq = platform_get_irq(pdev, 1);
 395         if (pp->irq < 0)
 396                 return pp->irq;
 397
 398         ret = devm_request_irq(dev, pp->irq, exynos_pcie_irq_handler,
 399                                 IRQF_SHARED, "exynos-pcie", ep);
 400         if (ret) {
 401                 dev_err(dev, "failed to request irq\n");
 402                 return ret;
 403         }
 404
 405         pp->ops = &exynos_pcie_host_ops;
 406
 407         ret = dw_pcie_host_init(pp);
 408         if (ret) {
 409                 dev_err(dev, "failed to initialize host\n");
 410                 return ret;
 411         }
 412
 413         return 0;
 414 }
 415
 416 static const struct dw_pcie_ops dw_pcie_ops = {
 417         .read_dbi = exynos_pcie_read_dbi,
 418         .write_dbi = exynos_pcie_write_dbi,
 419         .link_up = exynos_pcie_link_up,
 420         .start_link = exynos_pcie_start_link,
 421 };
 422
 423 static int __init exynos_pcie_probe(struct platform_device *pdev)
 424 {
 425         struct device *dev = &pdev->dev;
 426         struct dw_pcie *pci;
 427         struct exynos_pcie *ep;
 428         struct device_node *np = dev->of_node;
 429         int ret;
 430
 431         ep = devm_kzalloc(dev, sizeof(*ep), GFP_KERNEL);
 432         if (!ep)
 433                 return -ENOMEM;
 434
 435         pci = devm_kzalloc(dev, sizeof(*pci), GFP_KERNEL);
 436         if (!pci)
 437                 return -ENOMEM;
 438
 439         pci->dev = dev;
 440         pci->ops = &dw_pcie_ops;
 441
 442         ep->pci = pci;
 443         ep->ops = (const struct exynos_pcie_ops *)
 444                 of_device_get_match_data(dev);
 445
 446         ep->reset_gpio = of_get_named_gpio(np, "reset-gpio", 0);
 447
 448         ep->phy = devm_of_phy_get(dev, np, NULL);
 449         if (IS_ERR(ep->phy)) {
 450                 if (PTR_ERR(ep->phy) != -ENODEV)
 451                         return PTR_ERR(ep->phy);
 452
 453                 ep->phy = NULL;
 454         }
 455
 456         if (ep->ops && ep->ops->get_mem_resources) {
 457                 ret = ep->ops->get_mem_resources(pdev, ep);
 458                 if (ret)
 459                         return ret;
 460         }
 461
 462         if (ep->ops && ep->ops->get_clk_resources &&
 463                         ep->ops->init_clk_resources) {
 464                 ret = ep->ops->get_clk_resources(ep);
 465                 if (ret)
 466                         return ret;
 467                 ret = ep->ops->init_clk_resources(ep);
 468                 if (ret)
 469                         return ret;
 470         }
 471
 472         platform_set_drvdata(pdev, ep);
 473
 474         ret = exynos_add_pcie_port(ep, pdev);
 475         if (ret < 0)
 476                 goto fail_probe;
 477
 478         return 0;
 479
 480 fail_probe:
 481         phy_exit(ep->phy);
 482
 483         if (ep->ops && ep->ops->deinit_clk_resources)
 484                 ep->ops->deinit_clk_resources(ep);
 485         return ret;
 486 }
 487
 488 static int __exit exynos_pcie_remove(struct platform_device *pdev)
 489 {
 490         struct exynos_pcie *ep = platform_get_drvdata(pdev);
 491
 492         if (ep->ops && ep->ops->deinit_clk_resources)
 493                 ep->ops->deinit_clk_resources(ep);
 494
 495         return 0;
 496 }
 497
 498 static const struct of_device_id exynos_pcie_of_match[] = {
 499         {
 500                 .compatible = "samsung,exynos5440-pcie",
 501                 .data = &exynos5440_pcie_ops
 502         },
 503         {},
 504 };
 505
 506 static struct platform_driver exynos_pcie_driver = {
 507         .remove         = __exit_p(exynos_pcie_remove),
 508         .driver = {
 509                 .name   = "exynos-pcie",
 510                 .of_match_table = exynos_pcie_of_match,
 511         },
 512 };
 513
 514 /* Exynos PCIe driver does not allow module unload */
 515
 516 static int __init exynos_pcie_init(void)
 517 {
 518         return platform_driver_probe(&exynos_pcie_driver, exynos_pcie_probe);
 519 }
 520 subsys_initcall(exynos_pcie_init);