drivers/gpu/drm/amd/amdgpu/amdgpu_vm.h

   1 /*
   2  * Copyright 2016 Advanced Micro Devices, Inc.
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the "Software"),
   6  * to deal in the Software without restriction, including without limitation
   7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   8  * and/or sell copies of the Software, and to permit persons to whom the
   9  * Software is furnished to do so, subject to the following conditions:
  10  *
  11  * The above copyright notice and this permission notice shall be included in
  12  * all copies or substantial portions of the Software.
  13  *
  14  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  15  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  16  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  17  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  18  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  19  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  20  * OTHER DEALINGS IN THE SOFTWARE.
  21  *
  22  * Authors: Christian König
  23  */
  24 #ifndef __AMDGPU_VM_H__
  25 #define __AMDGPU_VM_H__
  26
  27 #include <linux/idr.h>
  28 #include <linux/kfifo.h>
  29 #include <linux/rbtree.h>
  30 #include <drm/gpu_scheduler.h>
  31 #include <drm/drm_file.h>
  32 #include <drm/ttm/ttm_bo_driver.h>
  33 #include <linux/sched/mm.h>
  34
  35 #include "amdgpu_sync.h"
  36 #include "amdgpu_ring.h"
  37 #include "amdgpu_ids.h"
  38
  39 struct amdgpu_bo_va;
  40 struct amdgpu_job;
  41 struct amdgpu_bo_list_entry;
  42 struct amdgpu_bo_vm;
  43
  44 /*
  45  * GPUVM handling
  46  */
  47
  48 /* Maximum number of PTEs the hardware can write with one command */
  49 #define AMDGPU_VM_MAX_UPDATE_SIZE       0x3FFFF
  50
  51 /* number of entries in page table */
  52 #define AMDGPU_VM_PTE_COUNT(adev) (1 << (adev)->vm_manager.block_size)
  53
  54 #define AMDGPU_PTE_VALID        (1ULL << 0)
  55 #define AMDGPU_PTE_SYSTEM       (1ULL << 1)
  56 #define AMDGPU_PTE_SNOOPED      (1ULL << 2)
  57
  58 /* RV+ */
  59 #define AMDGPU_PTE_TMZ          (1ULL << 3)
  60
  61 /* VI only */
  62 #define AMDGPU_PTE_EXECUTABLE   (1ULL << 4)
  63
  64 #define AMDGPU_PTE_READABLE     (1ULL << 5)
  65 #define AMDGPU_PTE_WRITEABLE    (1ULL << 6)
  66
  67 #define AMDGPU_PTE_FRAG(x)      ((x & 0x1fULL) << 7)
  68
  69 /* TILED for VEGA10, reserved for older ASICs  */
  70 #define AMDGPU_PTE_PRT          (1ULL << 51)
  71
  72 /* PDE is handled as PTE for VEGA10 */
  73 #define AMDGPU_PDE_PTE          (1ULL << 54)
  74
  75 #define AMDGPU_PTE_LOG          (1ULL << 55)
  76
  77 /* PTE is handled as PDE for VEGA10 (Translate Further) */
  78 #define AMDGPU_PTE_TF           (1ULL << 56)
  79
  80 /* MALL noalloc for sienna_cichlid, reserved for older ASICs  */
  81 #define AMDGPU_PTE_NOALLOC      (1ULL << 58)
  82
  83 /* PDE Block Fragment Size for VEGA10 */
  84 #define AMDGPU_PDE_BFS(a)       ((uint64_t)a << 59)
  85
  86
  87 /* For GFX9 */
  88 #define AMDGPU_PTE_MTYPE_VG10(a)        ((uint64_t)(a) << 57)
  89 #define AMDGPU_PTE_MTYPE_VG10_MASK      AMDGPU_PTE_MTYPE_VG10(3ULL)
  90
  91 #define AMDGPU_MTYPE_NC 0
  92 #define AMDGPU_MTYPE_CC 2
  93
  94 #define AMDGPU_PTE_DEFAULT_ATC  (AMDGPU_PTE_SYSTEM      \
  95                                 | AMDGPU_PTE_SNOOPED    \
  96                                 | AMDGPU_PTE_EXECUTABLE \
  97                                 | AMDGPU_PTE_READABLE   \
  98                                 | AMDGPU_PTE_WRITEABLE  \
  99                                 | AMDGPU_PTE_MTYPE_VG10(AMDGPU_MTYPE_CC))
 100
 101 /* gfx10 */
 102 #define AMDGPU_PTE_MTYPE_NV10(a)       ((uint64_t)(a) << 48)
 103 #define AMDGPU_PTE_MTYPE_NV10_MASK     AMDGPU_PTE_MTYPE_NV10(7ULL)
 104
 105 /* How to program VM fault handling */
 106 #define AMDGPU_VM_FAULT_STOP_NEVER      0
 107 #define AMDGPU_VM_FAULT_STOP_FIRST      1
 108 #define AMDGPU_VM_FAULT_STOP_ALWAYS     2
 109
 110 /* Reserve 4MB VRAM for page tables */
 111 #define AMDGPU_VM_RESERVED_VRAM         (8ULL << 20)
 112
 113 /* max number of VMHUB */
 114 #define AMDGPU_MAX_VMHUBS                       3
 115 #define AMDGPU_GFXHUB_0                         0
 116 #define AMDGPU_MMHUB_0                          1
 117 #define AMDGPU_MMHUB_1                          2
 118
 119 /* Reserve 2MB at top/bottom of address space for kernel use */
 120 #define AMDGPU_VA_RESERVED_SIZE                 (2ULL << 20)
 121
 122 /* max vmids dedicated for process */
 123 #define AMDGPU_VM_MAX_RESERVED_VMID     1
 124
 125 /* See vm_update_mode */
 126 #define AMDGPU_VM_USE_CPU_FOR_GFX (1 << 0)
 127 #define AMDGPU_VM_USE_CPU_FOR_COMPUTE (1 << 1)
 128
 129 /* VMPT level enumerate, and the hiberachy is:
 130  * PDB2->PDB1->PDB0->PTB
 131  */
 132 enum amdgpu_vm_level {
 133         AMDGPU_VM_PDB2,
 134         AMDGPU_VM_PDB1,
 135         AMDGPU_VM_PDB0,
 136         AMDGPU_VM_PTB
 137 };
 138
 139 /* base structure for tracking BO usage in a VM */
 140 struct amdgpu_vm_bo_base {
 141         /* constant after initialization */
 142         struct amdgpu_vm                *vm;
 143         struct amdgpu_bo                *bo;
 144
 145         /* protected by bo being reserved */
 146         struct amdgpu_vm_bo_base        *next;
 147
 148         /* protected by spinlock */
 149         struct list_head                vm_status;
 150
 151         /* protected by the BO being reserved */
 152         bool                            moved;
 153 };
 154
 155 /* provided by hw blocks that can write ptes, e.g., sdma */
 156 struct amdgpu_vm_pte_funcs {
 157         /* number of dw to reserve per operation */
 158         unsigned        copy_pte_num_dw;
 159
 160         /* copy pte entries from GART */
 161         void (*copy_pte)(struct amdgpu_ib *ib,
 162                          uint64_t pe, uint64_t src,
 163                          unsigned count);
 164
 165         /* write pte one entry at a time with addr mapping */
 166         void (*write_pte)(struct amdgpu_ib *ib, uint64_t pe,
 167                           uint64_t value, unsigned count,
 168                           uint32_t incr);
 169         /* for linear pte/pde updates without addr mapping */
 170         void (*set_pte_pde)(struct amdgpu_ib *ib,
 171                             uint64_t pe,
 172                             uint64_t addr, unsigned count,
 173                             uint32_t incr, uint64_t flags);
 174 };
 175
 176 struct amdgpu_task_info {
 177         char    process_name[TASK_COMM_LEN];
 178         char    task_name[TASK_COMM_LEN];
 179         pid_t   pid;
 180         pid_t   tgid;
 181 };
 182
 183 /**
 184  * struct amdgpu_vm_update_params
 185  *
 186  * Encapsulate some VM table update parameters to reduce
 187  * the number of function parameters
 188  *
 189  */
 190 struct amdgpu_vm_update_params {
 191
 192         /**
 193          * @adev: amdgpu device we do this update for
 194          */
 195         struct amdgpu_device *adev;
 196
 197         /**
 198          * @vm: optional amdgpu_vm we do this update for
 199          */
 200         struct amdgpu_vm *vm;
 201
 202         /**
 203          * @immediate: if changes should be made immediately
 204          */
 205         bool immediate;
 206
 207         /**
 208          * @unlocked: true if the root BO is not locked
 209          */
 210         bool unlocked;
 211
 212         /**
 213          * @pages_addr:
 214          *
 215          * DMA addresses to use for mapping
 216          */
 217         dma_addr_t *pages_addr;
 218
 219         /**
 220          * @job: job to used for hw submission
 221          */
 222         struct amdgpu_job *job;
 223
 224         /**
 225          * @num_dw_left: number of dw left for the IB
 226          */
 227         unsigned int num_dw_left;
 228
 229         /**
 230          * @table_freed: return true if page table is freed when updating
 231          */
 232         bool table_freed;
 233 };
 234
 235 struct amdgpu_vm_update_funcs {
 236         int (*map_table)(struct amdgpu_bo_vm *bo);
 237         int (*prepare)(struct amdgpu_vm_update_params *p, struct dma_resv *resv,
 238                        enum amdgpu_sync_mode sync_mode);
 239         int (*update)(struct amdgpu_vm_update_params *p,
 240                       struct amdgpu_bo_vm *bo, uint64_t pe, uint64_t addr,
 241                       unsigned count, uint32_t incr, uint64_t flags);
 242         int (*commit)(struct amdgpu_vm_update_params *p,
 243                       struct dma_fence **fence);
 244 };
 245
 246 struct amdgpu_vm {
 247         /* tree of virtual addresses mapped */
 248         struct rb_root_cached   va;
 249
 250         /* Lock to prevent eviction while we are updating page tables
 251          * use vm_eviction_lock/unlock(vm)
 252          */
 253         struct mutex            eviction_lock;
 254         bool                    evicting;
 255         unsigned int            saved_flags;
 256
 257         /* BOs who needs a validation */
 258         struct list_head        evicted;
 259
 260         /* PT BOs which relocated and their parent need an update */
 261         struct list_head        relocated;
 262
 263         /* per VM BOs moved, but not yet updated in the PT */
 264         struct list_head        moved;
 265
 266         /* All BOs of this VM not currently in the state machine */
 267         struct list_head        idle;
 268
 269         /* regular invalidated BOs, but not yet updated in the PT */
 270         struct list_head        invalidated;
 271         spinlock_t              invalidated_lock;
 272
 273         /* BO mappings freed, but not yet updated in the PT */
 274         struct list_head        freed;
 275
 276         /* BOs which are invalidated, has been updated in the PTs */
 277         struct list_head        done;
 278
 279         /* contains the page directory */
 280         struct amdgpu_vm_bo_base     root;
 281         struct dma_fence        *last_update;
 282
 283         /* Scheduler entities for page table updates */
 284         struct drm_sched_entity immediate;
 285         struct drm_sched_entity delayed;
 286
 287         /* Last unlocked submission to the scheduler entities */
 288         struct dma_fence        *last_unlocked;
 289
 290         unsigned int            pasid;
 291         /* dedicated to vm */
 292         struct amdgpu_vmid      *reserved_vmid[AMDGPU_MAX_VMHUBS];
 293
 294         /* Flag to indicate if VM tables are updated by CPU or GPU (SDMA) */
 295         bool                                    use_cpu_for_update;
 296
 297         /* Functions to use for VM table updates */
 298         const struct amdgpu_vm_update_funcs     *update_funcs;
 299
 300         /* Flag to indicate ATS support from PTE for GFX9 */
 301         bool                    pte_support_ats;
 302
 303         /* Up to 128 pending retry page faults */
 304         DECLARE_KFIFO(faults, u64, 128);
 305
 306         /* Points to the KFD process VM info */
 307         struct amdkfd_process_info *process_info;
 308
 309         /* List node in amdkfd_process_info.vm_list_head */
 310         struct list_head        vm_list_node;
 311
 312         /* Valid while the PD is reserved or fenced */
 313         uint64_t                pd_phys_addr;
 314
 315         /* Some basic info about the task */
 316         struct amdgpu_task_info task_info;
 317
 318         /* Store positions of group of BOs */
 319         struct ttm_lru_bulk_move lru_bulk_move;
 320         /* mark whether can do the bulk move */
 321         bool                    bulk_moveable;
 322         /* Flag to indicate if VM is used for compute */
 323         bool                    is_compute_context;
 324 };
 325
 326 struct amdgpu_vm_manager {
 327         /* Handling of VMIDs */
 328         struct amdgpu_vmid_mgr                  id_mgr[AMDGPU_MAX_VMHUBS];
 329         unsigned int                            first_kfd_vmid;
 330         bool                                    concurrent_flush;
 331
 332         /* Handling of VM fences */
 333         u64                                     fence_context;
 334         unsigned                                seqno[AMDGPU_MAX_RINGS];
 335
 336         uint64_t                                max_pfn;
 337         uint32_t                                num_level;
 338         uint32_t                                block_size;
 339         uint32_t                                fragment_size;
 340         enum amdgpu_vm_level                    root_level;
 341         /* vram base address for page table entry  */
 342         u64                                     vram_base_offset;
 343         /* vm pte handling */
 344         const struct amdgpu_vm_pte_funcs        *vm_pte_funcs;
 345         struct drm_gpu_scheduler                *vm_pte_scheds[AMDGPU_MAX_RINGS];
 346         unsigned                                vm_pte_num_scheds;
 347         struct amdgpu_ring                      *page_fault;
 348
 349         /* partial resident texture handling */
 350         spinlock_t                              prt_lock;
 351         atomic_t                                num_prt_users;
 352
 353         /* controls how VM page tables are updated for Graphics and Compute.
 354          * BIT0[= 0] Graphics updated by SDMA [= 1] by CPU
 355          * BIT1[= 0] Compute updated by SDMA [= 1] by CPU
 356          */
 357         int                                     vm_update_mode;
 358
 359         /* PASID to VM mapping, will be used in interrupt context to
 360          * look up VM of a page fault
 361          */
 362         struct xarray                           pasids;
 363 };
 364
 365 struct amdgpu_bo_va_mapping;
 366
 367 #define amdgpu_vm_copy_pte(adev, ib, pe, src, count) ((adev)->vm_manager.vm_pte_funcs->copy_pte((ib), (pe), (src), (count)))
 368 #define amdgpu_vm_write_pte(adev, ib, pe, value, count, incr) ((adev)->vm_manager.vm_pte_funcs->write_pte((ib), (pe), (value), (count), (incr)))
 369 #define amdgpu_vm_set_pte_pde(adev, ib, pe, addr, count, incr, flags) ((adev)->vm_manager.vm_pte_funcs->set_pte_pde((ib), (pe), (addr), (count), (incr), (flags)))
 370
 371 extern const struct amdgpu_vm_update_funcs amdgpu_vm_cpu_funcs;
 372 extern const struct amdgpu_vm_update_funcs amdgpu_vm_sdma_funcs;
 373
 374 void amdgpu_vm_manager_init(struct amdgpu_device *adev);
 375 void amdgpu_vm_manager_fini(struct amdgpu_device *adev);
 376
 377 int amdgpu_vm_set_pasid(struct amdgpu_device *adev, struct amdgpu_vm *vm,
 378                         u32 pasid);
 379
 380 long amdgpu_vm_wait_idle(struct amdgpu_vm *vm, long timeout);
 381 int amdgpu_vm_init(struct amdgpu_device *adev, struct amdgpu_vm *vm);
 382 int amdgpu_vm_make_compute(struct amdgpu_device *adev, struct amdgpu_vm *vm);
 383 void amdgpu_vm_release_compute(struct amdgpu_device *adev, struct amdgpu_vm *vm);
 384 void amdgpu_vm_fini(struct amdgpu_device *adev, struct amdgpu_vm *vm);
 385 void amdgpu_vm_get_pd_bo(struct amdgpu_vm *vm,
 386                          struct list_head *validated,
 387                          struct amdgpu_bo_list_entry *entry);
 388 bool amdgpu_vm_ready(struct amdgpu_vm *vm);
 389 int amdgpu_vm_validate_pt_bos(struct amdgpu_device *adev, struct amdgpu_vm *vm,
 390                               int (*callback)(void *p, struct amdgpu_bo *bo),
 391                               void *param);
 392 int amdgpu_vm_flush(struct amdgpu_ring *ring, struct amdgpu_job *job, bool need_pipe_sync);
 393 int amdgpu_vm_update_pdes(struct amdgpu_device *adev,
 394                           struct amdgpu_vm *vm, bool immediate);
 395 int amdgpu_vm_clear_freed(struct amdgpu_device *adev,
 396                           struct amdgpu_vm *vm,
 397                           struct dma_fence **fence);
 398 int amdgpu_vm_handle_moved(struct amdgpu_device *adev,
 399                            struct amdgpu_vm *vm);
 400 int amdgpu_vm_bo_update_mapping(struct amdgpu_device *adev,
 401                                 struct amdgpu_device *bo_adev,
 402                                 struct amdgpu_vm *vm, bool immediate,
 403                                 bool unlocked, struct dma_resv *resv,
 404                                 uint64_t start, uint64_t last,
 405                                 uint64_t flags, uint64_t offset,
 406                                 struct ttm_resource *res,
 407                                 dma_addr_t *pages_addr,
 408                                 struct dma_fence **fence, bool *free_table);
 409 int amdgpu_vm_bo_update(struct amdgpu_device *adev,
 410                         struct amdgpu_bo_va *bo_va,
 411                         bool clear, bool *table_freed);
 412 bool amdgpu_vm_evictable(struct amdgpu_bo *bo);
 413 void amdgpu_vm_bo_invalidate(struct amdgpu_device *adev,
 414                              struct amdgpu_bo *bo, bool evicted);
 415 uint64_t amdgpu_vm_map_gart(const dma_addr_t *pages_addr, uint64_t addr);
 416 struct amdgpu_bo_va *amdgpu_vm_bo_find(struct amdgpu_vm *vm,
 417                                        struct amdgpu_bo *bo);
 418 struct amdgpu_bo_va *amdgpu_vm_bo_add(struct amdgpu_device *adev,
 419                                       struct amdgpu_vm *vm,
 420                                       struct amdgpu_bo *bo);
 421 int amdgpu_vm_bo_map(struct amdgpu_device *adev,
 422                      struct amdgpu_bo_va *bo_va,
 423                      uint64_t addr, uint64_t offset,
 424                      uint64_t size, uint64_t flags);
 425 int amdgpu_vm_bo_replace_map(struct amdgpu_device *adev,
 426                              struct amdgpu_bo_va *bo_va,
 427                              uint64_t addr, uint64_t offset,
 428                              uint64_t size, uint64_t flags);
 429 int amdgpu_vm_bo_unmap(struct amdgpu_device *adev,
 430                        struct amdgpu_bo_va *bo_va,
 431                        uint64_t addr);
 432 int amdgpu_vm_bo_clear_mappings(struct amdgpu_device *adev,
 433                                 struct amdgpu_vm *vm,
 434                                 uint64_t saddr, uint64_t size);
 435 struct amdgpu_bo_va_mapping *amdgpu_vm_bo_lookup_mapping(struct amdgpu_vm *vm,
 436                                                          uint64_t addr);
 437 void amdgpu_vm_bo_trace_cs(struct amdgpu_vm *vm, struct ww_acquire_ctx *ticket);
 438 void amdgpu_vm_bo_rmv(struct amdgpu_device *adev,
 439                       struct amdgpu_bo_va *bo_va);
 440 void amdgpu_vm_adjust_size(struct amdgpu_device *adev, uint32_t min_vm_size,
 441                            uint32_t fragment_size_default, unsigned max_level,
 442                            unsigned max_bits);
 443 int amdgpu_vm_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
 444 bool amdgpu_vm_need_pipeline_sync(struct amdgpu_ring *ring,
 445                                   struct amdgpu_job *job);
 446 void amdgpu_vm_check_compute_bug(struct amdgpu_device *adev);
 447
 448 void amdgpu_vm_get_task_info(struct amdgpu_device *adev, u32 pasid,
 449                              struct amdgpu_task_info *task_info);
 450 bool amdgpu_vm_handle_fault(struct amdgpu_device *adev, u32 pasid,
 451                             uint64_t addr, bool write_fault);
 452
 453 void amdgpu_vm_set_task_info(struct amdgpu_vm *vm);
 454
 455 void amdgpu_vm_move_to_lru_tail(struct amdgpu_device *adev,
 456                                 struct amdgpu_vm *vm);
 457 void amdgpu_vm_del_from_lru_notify(struct ttm_buffer_object *bo);
 458 void amdgpu_vm_get_memory(struct amdgpu_vm *vm, uint64_t *vram_mem,
 459                                 uint64_t *gtt_mem, uint64_t *cpu_mem);
 460
 461 #if defined(CONFIG_DEBUG_FS)
 462 void amdgpu_debugfs_vm_bo_info(struct amdgpu_vm *vm, struct seq_file *m);
 463 #endif
 464
 465 #endif