arch/arc/mm/tlb.c

   1 // SPDX-License-Identifier: GPL-2.0-only
   2 /*
   3  * TLB Management (flush/create/diagnostics) for MMUv3 and MMUv4
   4  *
   5  * Copyright (C) 2004, 2007-2010, 2011-2012 Synopsys, Inc. (www.synopsys.com)
   6  *
   7  */
   8
   9 #include <linux/module.h>
  10 #include <linux/bug.h>
  11 #include <linux/mm_types.h>
  12
  13 #include <asm/arcregs.h>
  14 #include <asm/setup.h>
  15 #include <asm/mmu_context.h>
  16 #include <asm/mmu.h>
  17
  18 /* A copy of the ASID from the PID reg is kept in asid_cache */
  19 DEFINE_PER_CPU(unsigned int, asid_cache) = MM_CTXT_FIRST_CYCLE;
  20
  21 static int __read_mostly pae_exists;
  22
  23 /*
  24  * Utility Routine to erase a J-TLB entry
  25  * Caller needs to setup Index Reg (manually or via getIndex)
  26  */
  27 static inline void __tlb_entry_erase(void)
  28 {
  29         write_aux_reg(ARC_REG_TLBPD1, 0);
  30
  31         if (is_pae40_enabled())
  32                 write_aux_reg(ARC_REG_TLBPD1HI, 0);
  33
  34         write_aux_reg(ARC_REG_TLBPD0, 0);
  35         write_aux_reg(ARC_REG_TLBCOMMAND, TLBWrite);
  36 }
  37
  38 static void utlb_invalidate(void)
  39 {
  40         write_aux_reg(ARC_REG_TLBCOMMAND, TLBIVUTLB);
  41 }
  42
  43 #ifdef CONFIG_ARC_MMU_V3
  44
  45 static inline unsigned int tlb_entry_lkup(unsigned long vaddr_n_asid)
  46 {
  47         unsigned int idx;
  48
  49         write_aux_reg(ARC_REG_TLBPD0, vaddr_n_asid);
  50
  51         write_aux_reg(ARC_REG_TLBCOMMAND, TLBProbe);
  52         idx = read_aux_reg(ARC_REG_TLBINDEX);
  53
  54         return idx;
  55 }
  56
  57 static void tlb_entry_erase(unsigned int vaddr_n_asid)
  58 {
  59         unsigned int idx;
  60
  61         /* Locate the TLB entry for this vaddr + ASID */
  62         idx = tlb_entry_lkup(vaddr_n_asid);
  63
  64         /* No error means entry found, zero it out */
  65         if (likely(!(idx & TLB_LKUP_ERR))) {
  66                 __tlb_entry_erase();
  67         } else {
  68                 /* Duplicate entry error */
  69                 WARN(idx == TLB_DUP_ERR, "Probe returned Dup PD for %x\n",
  70                                            vaddr_n_asid);
  71         }
  72 }
  73
  74 static void tlb_entry_insert(unsigned int pd0, pte_t pd1)
  75 {
  76         unsigned int idx;
  77
  78         /*
  79          * First verify if entry for this vaddr+ASID already exists
  80          * This also sets up PD0 (vaddr, ASID..) for final commit
  81          */
  82         idx = tlb_entry_lkup(pd0);
  83
  84         /*
  85          * If Not already present get a free slot from MMU.
  86          * Otherwise, Probe would have located the entry and set INDEX Reg
  87          * with existing location. This will cause Write CMD to over-write
  88          * existing entry with new PD0 and PD1
  89          */
  90         if (likely(idx & TLB_LKUP_ERR))
  91                 write_aux_reg(ARC_REG_TLBCOMMAND, TLBGetIndex);
  92
  93         /* setup the other half of TLB entry (pfn, rwx..) */
  94         write_aux_reg(ARC_REG_TLBPD1, pd1);
  95
  96         /*
  97          * Commit the Entry to MMU
  98          * It doesn't sound safe to use the TLBWriteNI cmd here
  99          * which doesn't flush uTLBs. I'd rather be safe than sorry.
 100          */
 101         write_aux_reg(ARC_REG_TLBCOMMAND, TLBWrite);
 102 }
 103
 104 #else   /* MMUv4 */
 105
 106 static void tlb_entry_erase(unsigned int vaddr_n_asid)
 107 {
 108         write_aux_reg(ARC_REG_TLBPD0, vaddr_n_asid | _PAGE_PRESENT);
 109         write_aux_reg(ARC_REG_TLBCOMMAND, TLBDeleteEntry);
 110 }
 111
 112 static void tlb_entry_insert(unsigned int pd0, pte_t pd1)
 113 {
 114         write_aux_reg(ARC_REG_TLBPD0, pd0);
 115         write_aux_reg(ARC_REG_TLBPD1, pd1);
 116
 117         if (is_pae40_enabled())
 118                 write_aux_reg(ARC_REG_TLBPD1HI, (u64)pd1 >> 32);
 119
 120         write_aux_reg(ARC_REG_TLBCOMMAND, TLBInsertEntry);
 121 }
 122
 123 #endif
 124
 125 /*
 126  * Un-conditionally (without lookup) erase the entire MMU contents
 127  */
 128
 129 noinline void local_flush_tlb_all(void)
 130 {
 131         struct cpuinfo_arc_mmu *mmu = &cpuinfo_arc700[smp_processor_id()].mmu;
 132         unsigned long flags;
 133         unsigned int entry;
 134         int num_tlb = mmu->sets * mmu->ways;
 135
 136         local_irq_save(flags);
 137
 138         /* Load PD0 and PD1 with template for a Blank Entry */
 139         write_aux_reg(ARC_REG_TLBPD1, 0);
 140
 141         if (is_pae40_enabled())
 142                 write_aux_reg(ARC_REG_TLBPD1HI, 0);
 143
 144         write_aux_reg(ARC_REG_TLBPD0, 0);
 145
 146         for (entry = 0; entry < num_tlb; entry++) {
 147                 /* write this entry to the TLB */
 148                 write_aux_reg(ARC_REG_TLBINDEX, entry);
 149                 write_aux_reg(ARC_REG_TLBCOMMAND, TLBWriteNI);
 150         }
 151
 152         if (IS_ENABLED(CONFIG_TRANSPARENT_HUGEPAGE)) {
 153                 const int stlb_idx = 0x800;
 154
 155                 /* Blank sTLB entry */
 156                 write_aux_reg(ARC_REG_TLBPD0, _PAGE_HW_SZ);
 157
 158                 for (entry = stlb_idx; entry < stlb_idx + 16; entry++) {
 159                         write_aux_reg(ARC_REG_TLBINDEX, entry);
 160                         write_aux_reg(ARC_REG_TLBCOMMAND, TLBWriteNI);
 161                 }
 162         }
 163
 164         utlb_invalidate();
 165
 166         local_irq_restore(flags);
 167 }
 168
 169 /*
 170  * Flush the entire MM for userland. The fastest way is to move to Next ASID
 171  */
 172 noinline void local_flush_tlb_mm(struct mm_struct *mm)
 173 {
 174         /*
 175          * Small optimisation courtesy IA64
 176          * flush_mm called during fork,exit,munmap etc, multiple times as well.
 177          * Only for fork( ) do we need to move parent to a new MMU ctxt,
 178          * all other cases are NOPs, hence this check.
 179          */
 180         if (atomic_read(&mm->mm_users) == 0)
 181                 return;
 182
 183         /*
 184          * - Move to a new ASID, but only if the mm is still wired in
 185          *   (Android Binder ended up calling this for vma->mm != tsk->mm,
 186          *    causing h/w - s/w ASID to get out of sync)
 187          * - Also get_new_mmu_context() new implementation allocates a new
 188          *   ASID only if it is not allocated already - so unallocate first
 189          */
 190         destroy_context(mm);
 191         if (current->mm == mm)
 192                 get_new_mmu_context(mm);
 193 }
 194
 195 /*
 196  * Flush a Range of TLB entries for userland.
 197  * @start is inclusive, while @end is exclusive
 198  * Difference between this and Kernel Range Flush is
 199  *  -Here the fastest way (if range is too large) is to move to next ASID
 200  *      without doing any explicit Shootdown
 201  *  -In case of kernel Flush, entry has to be shot down explicitly
 202  */
 203 void local_flush_tlb_range(struct vm_area_struct *vma, unsigned long start,
 204                            unsigned long end)
 205 {
 206         const unsigned int cpu = smp_processor_id();
 207         unsigned long flags;
 208
 209         /* If range @start to @end is more than 32 TLB entries deep,
 210          * its better to move to a new ASID rather than searching for
 211          * individual entries and then shooting them down
 212          *
 213          * The calc above is rough, doesn't account for unaligned parts,
 214          * since this is heuristics based anyways
 215          */
 216         if (unlikely((end - start) >= PAGE_SIZE * 32)) {
 217                 local_flush_tlb_mm(vma->vm_mm);
 218                 return;
 219         }
 220
 221         /*
 222          * @start moved to page start: this alone suffices for checking
 223          * loop end condition below, w/o need for aligning @end to end
 224          * e.g. 2000 to 4001 will anyhow loop twice
 225          */
 226         start &= PAGE_MASK;
 227
 228         local_irq_save(flags);
 229
 230         if (asid_mm(vma->vm_mm, cpu) != MM_CTXT_NO_ASID) {
 231                 while (start < end) {
 232                         tlb_entry_erase(start | hw_pid(vma->vm_mm, cpu));
 233                         start += PAGE_SIZE;
 234                 }
 235         }
 236
 237         local_irq_restore(flags);
 238 }
 239
 240 /* Flush the kernel TLB entries - vmalloc/modules (Global from MMU perspective)
 241  *  @start, @end interpreted as kvaddr
 242  * Interestingly, shared TLB entries can also be flushed using just
 243  * @start,@end alone (interpreted as user vaddr), although technically SASID
 244  * is also needed. However our smart TLbProbe lookup takes care of that.
 245  */
 246 void local_flush_tlb_kernel_range(unsigned long start, unsigned long end)
 247 {
 248         unsigned long flags;
 249
 250         /* exactly same as above, except for TLB entry not taking ASID */
 251
 252         if (unlikely((end - start) >= PAGE_SIZE * 32)) {
 253                 local_flush_tlb_all();
 254                 return;
 255         }
 256
 257         start &= PAGE_MASK;
 258
 259         local_irq_save(flags);
 260         while (start < end) {
 261                 tlb_entry_erase(start);
 262                 start += PAGE_SIZE;
 263         }
 264
 265         local_irq_restore(flags);
 266 }
 267
 268 /*
 269  * Delete TLB entry in MMU for a given page (??? address)
 270  * NOTE One TLB entry contains translation for single PAGE
 271  */
 272
 273 void local_flush_tlb_page(struct vm_area_struct *vma, unsigned long page)
 274 {
 275         const unsigned int cpu = smp_processor_id();
 276         unsigned long flags;
 277
 278         /* Note that it is critical that interrupts are DISABLED between
 279          * checking the ASID and using it flush the TLB entry
 280          */
 281         local_irq_save(flags);
 282
 283         if (asid_mm(vma->vm_mm, cpu) != MM_CTXT_NO_ASID) {
 284                 tlb_entry_erase((page & PAGE_MASK) | hw_pid(vma->vm_mm, cpu));
 285         }
 286
 287         local_irq_restore(flags);
 288 }
 289
 290 #ifdef CONFIG_SMP
 291
 292 struct tlb_args {
 293         struct vm_area_struct *ta_vma;
 294         unsigned long ta_start;
 295         unsigned long ta_end;
 296 };
 297
 298 static inline void ipi_flush_tlb_page(void *arg)
 299 {
 300         struct tlb_args *ta = arg;
 301
 302         local_flush_tlb_page(ta->ta_vma, ta->ta_start);
 303 }
 304
 305 static inline void ipi_flush_tlb_range(void *arg)
 306 {
 307         struct tlb_args *ta = arg;
 308
 309         local_flush_tlb_range(ta->ta_vma, ta->ta_start, ta->ta_end);
 310 }
 311
 312 #ifdef CONFIG_TRANSPARENT_HUGEPAGE
 313 static inline void ipi_flush_pmd_tlb_range(void *arg)
 314 {
 315         struct tlb_args *ta = arg;
 316
 317         local_flush_pmd_tlb_range(ta->ta_vma, ta->ta_start, ta->ta_end);
 318 }
 319 #endif
 320
 321 static inline void ipi_flush_tlb_kernel_range(void *arg)
 322 {
 323         struct tlb_args *ta = (struct tlb_args *)arg;
 324
 325         local_flush_tlb_kernel_range(ta->ta_start, ta->ta_end);
 326 }
 327
 328 void flush_tlb_all(void)
 329 {
 330         on_each_cpu((smp_call_func_t)local_flush_tlb_all, NULL, 1);
 331 }
 332
 333 void flush_tlb_mm(struct mm_struct *mm)
 334 {
 335         on_each_cpu_mask(mm_cpumask(mm), (smp_call_func_t)local_flush_tlb_mm,
 336                          mm, 1);
 337 }
 338
 339 void flush_tlb_page(struct vm_area_struct *vma, unsigned long uaddr)
 340 {
 341         struct tlb_args ta = {
 342                 .ta_vma = vma,
 343                 .ta_start = uaddr
 344         };
 345
 346         on_each_cpu_mask(mm_cpumask(vma->vm_mm), ipi_flush_tlb_page, &ta, 1);
 347 }
 348
 349 void flush_tlb_range(struct vm_area_struct *vma, unsigned long start,
 350                      unsigned long end)
 351 {
 352         struct tlb_args ta = {
 353                 .ta_vma = vma,
 354                 .ta_start = start,
 355                 .ta_end = end
 356         };
 357
 358         on_each_cpu_mask(mm_cpumask(vma->vm_mm), ipi_flush_tlb_range, &ta, 1);
 359 }
 360
 361 #ifdef CONFIG_TRANSPARENT_HUGEPAGE
 362 void flush_pmd_tlb_range(struct vm_area_struct *vma, unsigned long start,
 363                          unsigned long end)
 364 {
 365         struct tlb_args ta = {
 366                 .ta_vma = vma,
 367                 .ta_start = start,
 368                 .ta_end = end
 369         };
 370
 371         on_each_cpu_mask(mm_cpumask(vma->vm_mm), ipi_flush_pmd_tlb_range, &ta, 1);
 372 }
 373 #endif
 374
 375 void flush_tlb_kernel_range(unsigned long start, unsigned long end)
 376 {
 377         struct tlb_args ta = {
 378                 .ta_start = start,
 379                 .ta_end = end
 380         };
 381
 382         on_each_cpu(ipi_flush_tlb_kernel_range, &ta, 1);
 383 }
 384 #endif
 385
 386 /*
 387  * Routine to create a TLB entry
 388  */
 389 void create_tlb(struct vm_area_struct *vma, unsigned long vaddr, pte_t *ptep)
 390 {
 391         unsigned long flags;
 392         unsigned int asid_or_sasid, rwx;
 393         unsigned long pd0;
 394         pte_t pd1;
 395
 396         /*
 397          * create_tlb() assumes that current->mm == vma->mm, since
 398          * -it ASID for TLB entry is fetched from MMU ASID reg (valid for curr)
 399          * -completes the lazy write to SASID reg (again valid for curr tsk)
 400          *
 401          * Removing the assumption involves
 402          * -Using vma->mm->context{ASID,SASID}, as opposed to MMU reg.
 403          * -Fix the TLB paranoid debug code to not trigger false negatives.
 404          * -More importantly it makes this handler inconsistent with fast-path
 405          *  TLB Refill handler which always deals with "current"
 406          *
 407          * Lets see the use cases when current->mm != vma->mm and we land here
 408          *  1. execve->copy_strings()->__get_user_pages->handle_mm_fault
 409          *     Here VM wants to pre-install a TLB entry for user stack while
 410          *     current->mm still points to pre-execve mm (hence the condition).
 411          *     However the stack vaddr is soon relocated (randomization) and
 412          *     move_page_tables() tries to undo that TLB entry.
 413          *     Thus not creating TLB entry is not any worse.
 414          *
 415          *  2. ptrace(POKETEXT) causes a CoW - debugger(current) inserting a
 416          *     breakpoint in debugged task. Not creating a TLB now is not
 417          *     performance critical.
 418          *
 419          * Both the cases above are not good enough for code churn.
 420          */
 421         if (current->active_mm != vma->vm_mm)
 422                 return;
 423
 424         local_irq_save(flags);
 425
 426         tlb_paranoid_check(asid_mm(vma->vm_mm, smp_processor_id()), vaddr);
 427
 428         vaddr &= PAGE_MASK;
 429
 430         /* update this PTE credentials */
 431         pte_val(*ptep) |= (_PAGE_PRESENT | _PAGE_ACCESSED);
 432
 433         /* Create HW TLB(PD0,PD1) from PTE  */
 434
 435         /* ASID for this task */
 436         asid_or_sasid = read_aux_reg(ARC_REG_PID) & 0xff;
 437
 438         pd0 = vaddr | asid_or_sasid | (pte_val(*ptep) & PTE_BITS_IN_PD0);
 439
 440         /*
 441          * ARC MMU provides fully orthogonal access bits for K/U mode,
 442          * however Linux only saves 1 set to save PTE real-estate
 443          * Here we convert 3 PTE bits into 6 MMU bits:
 444          * -Kernel only entries have Kr Kw Kx 0 0 0
 445          * -User entries have mirrored K and U bits
 446          */
 447         rwx = pte_val(*ptep) & PTE_BITS_RWX;
 448
 449         if (pte_val(*ptep) & _PAGE_GLOBAL)
 450                 rwx <<= 3;              /* r w x => Kr Kw Kx 0 0 0 */
 451         else
 452                 rwx |= (rwx << 3);      /* r w x => Kr Kw Kx Ur Uw Ux */
 453
 454         pd1 = rwx | (pte_val(*ptep) & PTE_BITS_NON_RWX_IN_PD1);
 455
 456         tlb_entry_insert(pd0, pd1);
 457
 458         local_irq_restore(flags);
 459 }
 460
 461 /*
 462  * Called at the end of pagefault, for a userspace mapped page
 463  *  -pre-install the corresponding TLB entry into MMU
 464  *  -Finalize the delayed D-cache flush of kernel mapping of page due to
 465  *      flush_dcache_page(), copy_user_page()
 466  *
 467  * Note that flush (when done) involves both WBACK - so physical page is
 468  * in sync as well as INV - so any non-congruent aliases don't remain
 469  */
 470 void update_mmu_cache(struct vm_area_struct *vma, unsigned long vaddr_unaligned,
 471                       pte_t *ptep)
 472 {
 473         unsigned long vaddr = vaddr_unaligned & PAGE_MASK;
 474         phys_addr_t paddr = pte_val(*ptep) & PAGE_MASK_PHYS;
 475         struct page *page = pfn_to_page(pte_pfn(*ptep));
 476
 477         create_tlb(vma, vaddr, ptep);
 478
 479         if (page == ZERO_PAGE(0)) {
 480                 return;
 481         }
 482
 483         /*
 484          * Exec page : Independent of aliasing/page-color considerations,
 485          *             since icache doesn't snoop dcache on ARC, any dirty
 486          *             K-mapping of a code page needs to be wback+inv so that
 487          *             icache fetch by userspace sees code correctly.
 488          * !EXEC page: If K-mapping is NOT congruent to U-mapping, flush it
 489          *             so userspace sees the right data.
 490          *  (Avoids the flush for Non-exec + congruent mapping case)
 491          */
 492         if ((vma->vm_flags & VM_EXEC) ||
 493              addr_not_cache_congruent(paddr, vaddr)) {
 494
 495                 int dirty = !test_and_set_bit(PG_dc_clean, &page->flags);
 496                 if (dirty) {
 497                         /* wback + inv dcache lines (K-mapping) */
 498                         __flush_dcache_page(paddr, paddr);
 499
 500                         /* invalidate any existing icache lines (U-mapping) */
 501                         if (vma->vm_flags & VM_EXEC)
 502                                 __inv_icache_page(paddr, vaddr);
 503                 }
 504         }
 505 }
 506
 507 #ifdef CONFIG_TRANSPARENT_HUGEPAGE
 508
 509 /*
 510  * MMUv4 in HS38x cores supports Super Pages which are basis for Linux THP
 511  * support.
 512  *
 513  * Normal and Super pages can co-exist (ofcourse not overlap) in TLB with a
 514  * new bit "SZ" in TLB page descriptor to distinguish between them.
 515  * Super Page size is configurable in hardware (4K to 16M), but fixed once
 516  * RTL builds.
 517  *
 518  * The exact THP size a Linux configuration will support is a function of:
 519  *  - MMU page size (typical 8K, RTL fixed)
 520  *  - software page walker address split between PGD:PTE:PFN (typical
 521  *    11:8:13, but can be changed with 1 line)
 522  * So for above default, THP size supported is 8K * (2^8) = 2M
 523  *
 524  * Default Page Walker is 2 levels, PGD:PTE:PFN, which in THP regime
 525  * reduces to 1 level (as PTE is folded into PGD and canonically referred
 526  * to as PMD).
 527  * Thus THP PMD accessors are implemented in terms of PTE (just like sparc)
 528  */
 529
 530 void update_mmu_cache_pmd(struct vm_area_struct *vma, unsigned long addr,
 531                                  pmd_t *pmd)
 532 {
 533         pte_t pte = __pte(pmd_val(*pmd));
 534         update_mmu_cache(vma, addr, &pte);
 535 }
 536
 537 void pgtable_trans_huge_deposit(struct mm_struct *mm, pmd_t *pmdp,
 538                                 pgtable_t pgtable)
 539 {
 540         struct list_head *lh = (struct list_head *) pgtable;
 541
 542         assert_spin_locked(&mm->page_table_lock);
 543
 544         /* FIFO */
 545         if (!pmd_huge_pte(mm, pmdp))
 546                 INIT_LIST_HEAD(lh);
 547         else
 548                 list_add(lh, (struct list_head *) pmd_huge_pte(mm, pmdp));
 549         pmd_huge_pte(mm, pmdp) = pgtable;
 550 }
 551
 552 pgtable_t pgtable_trans_huge_withdraw(struct mm_struct *mm, pmd_t *pmdp)
 553 {
 554         struct list_head *lh;
 555         pgtable_t pgtable;
 556
 557         assert_spin_locked(&mm->page_table_lock);
 558
 559         pgtable = pmd_huge_pte(mm, pmdp);
 560         lh = (struct list_head *) pgtable;
 561         if (list_empty(lh))
 562                 pmd_huge_pte(mm, pmdp) = NULL;
 563         else {
 564                 pmd_huge_pte(mm, pmdp) = (pgtable_t) lh->next;
 565                 list_del(lh);
 566         }
 567
 568         pte_val(pgtable[0]) = 0;
 569         pte_val(pgtable[1]) = 0;
 570
 571         return pgtable;
 572 }
 573
 574 void local_flush_pmd_tlb_range(struct vm_area_struct *vma, unsigned long start,
 575                                unsigned long end)
 576 {
 577         unsigned int cpu;
 578         unsigned long flags;
 579
 580         local_irq_save(flags);
 581
 582         cpu = smp_processor_id();
 583
 584         if (likely(asid_mm(vma->vm_mm, cpu) != MM_CTXT_NO_ASID)) {
 585                 unsigned int asid = hw_pid(vma->vm_mm, cpu);
 586
 587                 /* No need to loop here: this will always be for 1 Huge Page */
 588                 tlb_entry_erase(start | _PAGE_HW_SZ | asid);
 589         }
 590
 591         local_irq_restore(flags);
 592 }
 593
 594 #endif
 595
 596 /* Read the Cache Build Configuration Registers, Decode them and save into
 597  * the cpuinfo structure for later use.
 598  * No Validation is done here, simply read/convert the BCRs
 599  */
 600 void read_decode_mmu_bcr(void)
 601 {
 602         struct cpuinfo_arc_mmu *mmu = &cpuinfo_arc700[smp_processor_id()].mmu;
 603         unsigned int tmp;
 604         struct bcr_mmu_3 {
 605 #ifdef CONFIG_CPU_BIG_ENDIAN
 606         unsigned int ver:8, ways:4, sets:4, res:3, sasid:1, pg_sz:4,
 607                      u_itlb:4, u_dtlb:4;
 608 #else
 609         unsigned int u_dtlb:4, u_itlb:4, pg_sz:4, sasid:1, res:3, sets:4,
 610                      ways:4, ver:8;
 611 #endif
 612         } *mmu3;
 613
 614         struct bcr_mmu_4 {
 615 #ifdef CONFIG_CPU_BIG_ENDIAN
 616         unsigned int ver:8, sasid:1, sz1:4, sz0:4, res:2, pae:1,
 617                      n_ways:2, n_entry:2, n_super:2, u_itlb:3, u_dtlb:3;
 618 #else
 619         /*           DTLB      ITLB      JES        JE         JA      */
 620         unsigned int u_dtlb:3, u_itlb:3, n_super:2, n_entry:2, n_ways:2,
 621                      pae:1, res:2, sz0:4, sz1:4, sasid:1, ver:8;
 622 #endif
 623         } *mmu4;
 624
 625         tmp = read_aux_reg(ARC_REG_MMU_BCR);
 626         mmu->ver = (tmp >> 24);
 627
 628         if (is_isa_arcompact() && mmu->ver == 3) {
 629                 mmu3 = (struct bcr_mmu_3 *)&tmp;
 630                 mmu->pg_sz_k = 1 << (mmu3->pg_sz - 1);
 631                 mmu->sets = 1 << mmu3->sets;
 632                 mmu->ways = 1 << mmu3->ways;
 633                 mmu->u_dtlb = mmu3->u_dtlb;
 634                 mmu->u_itlb = mmu3->u_itlb;
 635                 mmu->sasid = mmu3->sasid;
 636         } else {
 637                 mmu4 = (struct bcr_mmu_4 *)&tmp;
 638                 mmu->pg_sz_k = 1 << (mmu4->sz0 - 1);
 639                 mmu->s_pg_sz_m = 1 << (mmu4->sz1 - 11);
 640                 mmu->sets = 64 << mmu4->n_entry;
 641                 mmu->ways = mmu4->n_ways * 2;
 642                 mmu->u_dtlb = mmu4->u_dtlb * 4;
 643                 mmu->u_itlb = mmu4->u_itlb * 4;
 644                 mmu->sasid = mmu4->sasid;
 645                 pae_exists = mmu->pae = mmu4->pae;
 646         }
 647 }
 648
 649 char *arc_mmu_mumbojumbo(int cpu_id, char *buf, int len)
 650 {
 651         int n = 0;
 652         struct cpuinfo_arc_mmu *p_mmu = &cpuinfo_arc700[cpu_id].mmu;
 653         char super_pg[64] = "";
 654
 655         if (p_mmu->s_pg_sz_m)
 656                 scnprintf(super_pg, 64, "%dM Super Page %s",
 657                           p_mmu->s_pg_sz_m,
 658                           IS_USED_CFG(CONFIG_TRANSPARENT_HUGEPAGE));
 659
 660         n += scnprintf(buf + n, len - n,
 661                       "MMU [v%x]\t: %dk PAGE, %sJTLB %d (%dx%d), uDTLB %d, uITLB %d%s%s\n",
 662                        p_mmu->ver, p_mmu->pg_sz_k, super_pg,
 663                        p_mmu->sets * p_mmu->ways, p_mmu->sets, p_mmu->ways,
 664                        p_mmu->u_dtlb, p_mmu->u_itlb,
 665                        IS_AVAIL2(p_mmu->pae, ", PAE40 ", CONFIG_ARC_HAS_PAE40));
 666
 667         return buf;
 668 }
 669
 670 int pae40_exist_but_not_enab(void)
 671 {
 672         return pae_exists && !is_pae40_enabled();
 673 }
 674
 675 void arc_mmu_init(void)
 676 {
 677         struct cpuinfo_arc_mmu *mmu = &cpuinfo_arc700[smp_processor_id()].mmu;
 678         char str[256];
 679         int compat = 0;
 680
 681         pr_info("%s", arc_mmu_mumbojumbo(0, str, sizeof(str)));
 682
 683         /*
 684          * Can't be done in processor.h due to header include dependencies
 685          */
 686         BUILD_BUG_ON(!IS_ALIGNED((CONFIG_ARC_KVADDR_SIZE << 20), PMD_SIZE));
 687
 688         /*
 689          * stack top size sanity check,
 690          * Can't be done in processor.h due to header include dependencies
 691          */
 692         BUILD_BUG_ON(!IS_ALIGNED(STACK_TOP, PMD_SIZE));
 693
 694         /*
 695          * Ensure that MMU features assumed by kernel exist in hardware.
 696          *  - For older ARC700 cpus, only v3 supported
 697          *  - For HS cpus, v4 was baseline and v5 is backwards compatible
 698          *    (will run older software).
 699          */
 700         if (is_isa_arcompact() && mmu->ver == 3)
 701                 compat = 1;
 702         else if (is_isa_arcv2() && mmu->ver >= 4)
 703                 compat = 1;
 704
 705         if (!compat)
 706                 panic("MMU ver %d doesn't match kernel built for\n", mmu->ver);
 707
 708         if (mmu->pg_sz_k != TO_KB(PAGE_SIZE))
 709                 panic("MMU pg size != PAGE_SIZE (%luk)\n", TO_KB(PAGE_SIZE));
 710
 711         if (IS_ENABLED(CONFIG_TRANSPARENT_HUGEPAGE) &&
 712             mmu->s_pg_sz_m != TO_MB(HPAGE_PMD_SIZE))
 713                 panic("MMU Super pg size != Linux HPAGE_PMD_SIZE (%luM)\n",
 714                       (unsigned long)TO_MB(HPAGE_PMD_SIZE));
 715
 716         if (IS_ENABLED(CONFIG_ARC_HAS_PAE40) && !mmu->pae)
 717                 panic("Hardware doesn't support PAE40\n");
 718
 719         /* Enable the MMU */
 720         write_aux_reg(ARC_REG_PID, MMU_ENABLE);
 721
 722         /* In smp we use this reg for interrupt 1 scratch */
 723 #ifdef ARC_USE_SCRATCH_REG
 724         /* swapper_pg_dir is the pgd for the kernel, used by vmalloc */
 725         write_aux_reg(ARC_REG_SCRATCH_DATA0, swapper_pg_dir);
 726 #endif
 727
 728         if (pae40_exist_but_not_enab())
 729                 write_aux_reg(ARC_REG_TLBPD1HI, 0);
 730 }
 731
 732 /*
 733  * TLB Programmer's Model uses Linear Indexes: 0 to {255, 511} for 128 x {2,4}
 734  * The mapping is Column-first.
 735  *              ---------------------   -----------
 736  *              |way0|way1|way2|way3|   |way0|way1|
 737  *              ---------------------   -----------
 738  * [set0]       |  0 |  1 |  2 |  3 |   |  0 |  1 |
 739  * [set1]       |  4 |  5 |  6 |  7 |   |  2 |  3 |
 740  *              ~                   ~   ~         ~
 741  * [set127]     | 508| 509| 510| 511|   | 254| 255|
 742  *              ---------------------   -----------
 743  * For normal operations we don't(must not) care how above works since
 744  * MMU cmd getIndex(vaddr) abstracts that out.
 745  * However for walking WAYS of a SET, we need to know this
 746  */
 747 #define SET_WAY_TO_IDX(mmu, set, way)  ((set) * mmu->ways + (way))
 748
 749 /* Handling of Duplicate PD (TLB entry) in MMU.
 750  * -Could be due to buggy customer tapeouts or obscure kernel bugs
 751  * -MMU complaints not at the time of duplicate PD installation, but at the
 752  *      time of lookup matching multiple ways.
 753  * -Ideally these should never happen - but if they do - workaround by deleting
 754  *      the duplicate one.
 755  * -Knob to be verbose abt it.(TODO: hook them up to debugfs)
 756  */
 757 volatile int dup_pd_silent; /* Be silent abt it or complain (default) */
 758
 759 void do_tlb_overlap_fault(unsigned long cause, unsigned long address,
 760                           struct pt_regs *regs)
 761 {
 762         struct cpuinfo_arc_mmu *mmu = &cpuinfo_arc700[smp_processor_id()].mmu;
 763         unsigned long flags;
 764         int set, n_ways = mmu->ways;
 765
 766         n_ways = min(n_ways, 4);
 767         BUG_ON(mmu->ways > 4);
 768
 769         local_irq_save(flags);
 770
 771         /* loop thru all sets of TLB */
 772         for (set = 0; set < mmu->sets; set++) {
 773
 774                 int is_valid, way;
 775                 unsigned int pd0[4];
 776
 777                 /* read out all the ways of current set */
 778                 for (way = 0, is_valid = 0; way < n_ways; way++) {
 779                         write_aux_reg(ARC_REG_TLBINDEX,
 780                                           SET_WAY_TO_IDX(mmu, set, way));
 781                         write_aux_reg(ARC_REG_TLBCOMMAND, TLBRead);
 782                         pd0[way] = read_aux_reg(ARC_REG_TLBPD0);
 783                         is_valid |= pd0[way] & _PAGE_PRESENT;
 784                         pd0[way] &= PAGE_MASK;
 785                 }
 786
 787                 /* If all the WAYS in SET are empty, skip to next SET */
 788                 if (!is_valid)
 789                         continue;
 790
 791                 /* Scan the set for duplicate ways: needs a nested loop */
 792                 for (way = 0; way < n_ways - 1; way++) {
 793
 794                         int n;
 795
 796                         if (!pd0[way])
 797                                 continue;
 798
 799                         for (n = way + 1; n < n_ways; n++) {
 800                                 if (pd0[way] != pd0[n])
 801                                         continue;
 802
 803                                 if (!dup_pd_silent)
 804                                         pr_info("Dup TLB PD0 %08x @ set %d ways %d,%d\n",
 805                                                 pd0[way], set, way, n);
 806
 807                                 /*
 808                                  * clear entry @way and not @n.
 809                                  * This is critical to our optimised loop
 810                                  */
 811                                 pd0[way] = 0;
 812                                 write_aux_reg(ARC_REG_TLBINDEX,
 813                                                 SET_WAY_TO_IDX(mmu, set, way));
 814                                 __tlb_entry_erase();
 815                         }
 816                 }
 817         }
 818
 819         local_irq_restore(flags);
 820 }
 821
 822 /***********************************************************************
 823  * Diagnostic Routines
 824  *  -Called from Low Level TLB Handlers if things don;t look good
 825  **********************************************************************/
 826
 827 #ifdef CONFIG_ARC_DBG_TLB_PARANOIA
 828
 829 /*
 830  * Low Level ASM TLB handler calls this if it finds that HW and SW ASIDS
 831  * don't match
 832  */
 833 void print_asid_mismatch(int mm_asid, int mmu_asid, int is_fast_path)
 834 {
 835         pr_emerg("ASID Mismatch in %s Path Handler: sw-pid=0x%x hw-pid=0x%x\n",
 836                is_fast_path ? "Fast" : "Slow", mm_asid, mmu_asid);
 837
 838         __asm__ __volatile__("flag 1");
 839 }
 840
 841 void tlb_paranoid_check(unsigned int mm_asid, unsigned long addr)
 842 {
 843         unsigned int mmu_asid;
 844
 845         mmu_asid = read_aux_reg(ARC_REG_PID) & 0xff;
 846
 847         /*
 848          * At the time of a TLB miss/installation
 849          *   - HW version needs to match SW version
 850          *   - SW needs to have a valid ASID
 851          */
 852         if (addr < 0x70000000 &&
 853             ((mm_asid == MM_CTXT_NO_ASID) ||
 854               (mmu_asid != (mm_asid & MM_CTXT_ASID_MASK))))
 855                 print_asid_mismatch(mm_asid, mmu_asid, 0);
 856 }
 857 #endif