ARC: mmu: clarify the MMUv3 programming model
authorVineet Gupta <vgupta@synopsys.com>
Wed, 4 Jan 2017 20:02:44 +0000 (12:02 -0800)
committerVineet Gupta <vgupta@synopsys.com>
Thu, 5 Jan 2017 01:12:09 +0000 (17:12 -0800)
Signed-off-by: Vineet Gupta <vgupta@synopsys.com>
arch/arc/mm/cache.c

index ec86ac0..6d98e1d 100644 (file)
@@ -271,7 +271,11 @@ void __cache_line_loop_v2(phys_addr_t paddr, unsigned long vaddr,
 
 /*
  * For ARC700 MMUv3 I-cache and D-cache flushes
- * Also reused for HS38 aliasing I-cache configuration
+ *  - ARC700 programming model requires paddr and vaddr be passed in seperate
+ *    AUX registers (*_IV*L and *_PTAG respectively) irrespective of whether the
+ *    caches actually alias or not.
+ * -  For HS38, only the aliasing I-cache configuration uses the PTAG reg
+ *    (non aliasing I-cache version doesn't; while D-cache can't possibly alias)
  */
 static inline
 void __cache_line_loop_v3(phys_addr_t paddr, unsigned long vaddr,