clk: samsung: exynos3250: Fix PLL rates
authorAndrzej Hajda <a.hajda@samsung.com>
Fri, 16 Feb 2018 14:57:48 +0000 (15:57 +0100)
committerSylwester Nawrocki <s.nawrocki@samsung.com>
Fri, 23 Feb 2018 14:14:47 +0000 (15:14 +0100)
commita8321e7887410a2b2e80ab89d1ef7b30562658ea
tree1cd618ec54951d71044f33f97876ad656562dc5b
parent83942bdd992ff347442ec72d86c2d77fe51a0270
clk: samsung: exynos3250: Fix PLL rates

Rates declared in PLL rate tables should match exactly rates calculated
from PLL coefficients. If that is not the case, rate of the PLL's child clock
might be set not as expected. For instance, if in the PLL rates table we have
393216000 Hz entry and the real value as returned by the PLL's recalc_rate
callback is 393216003, after setting PLL's clk rate to 393216000 clk_get_rate
will return 393216003. If we now attempt to set rate of a PLL's child divider
clock to 393216000/2 its rate will be 131072001, rather than 196608000.
That is, the divider will be set to 3 instead of 2, because 393216003/2 is
greater than 196608000.

To fix this issue declared rates are changed to exactly match rates generated
by the PLL, as calculated from the P, M, S, K coefficients.

In this patch an erroneous P value for 74176002 output frequency is also
corrected.

Signed-off-by: Andrzej Hajda <a.hajda@samsung.com>
Acked-by: Chanwoo Choi <cw00.choi@samsung.com>
Acked-by: Tomasz Figa <tomasz.figa@gmail.com>
Signed-off-by: Sylwester Nawrocki <s.nawrocki@samsung.com>
drivers/clk/samsung/clk-exynos3250.c