include/linux/mtd/spi-nor.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * Copyright (C) 2014 Freescale Semiconductor, Inc.
   4  */
   5
   6 #ifndef __LINUX_MTD_SPI_NOR_H
   7 #define __LINUX_MTD_SPI_NOR_H
   8
   9 #include <linux/bitops.h>
  10 #include <linux/mtd/cfi.h>
  11 #include <linux/mtd/mtd.h>
  12 #include <linux/spi/spi-mem.h>
  13
  14 /*
  15  * Note on opcode nomenclature: some opcodes have a format like
  16  * SPINOR_OP_FUNCTION{4,}_x_y_z. The numbers x, y, and z stand for the number
  17  * of I/O lines used for the opcode, address, and data (respectively). The
  18  * FUNCTION has an optional suffix of '4', to represent an opcode which
  19  * requires a 4-byte (32-bit) address.
  20  */
  21
  22 /* Flash opcodes. */
  23 #define SPINOR_OP_WRDI          0x04    /* Write disable */
  24 #define SPINOR_OP_WREN          0x06    /* Write enable */
  25 #define SPINOR_OP_RDSR          0x05    /* Read status register */
  26 #define SPINOR_OP_WRSR          0x01    /* Write status register 1 byte */
  27 #define SPINOR_OP_RDSR2         0x3f    /* Read status register 2 */
  28 #define SPINOR_OP_WRSR2         0x3e    /* Write status register 2 */
  29 #define SPINOR_OP_READ          0x03    /* Read data bytes (low frequency) */
  30 #define SPINOR_OP_READ_FAST     0x0b    /* Read data bytes (high frequency) */
  31 #define SPINOR_OP_READ_1_1_2    0x3b    /* Read data bytes (Dual Output SPI) */
  32 #define SPINOR_OP_READ_1_2_2    0xbb    /* Read data bytes (Dual I/O SPI) */
  33 #define SPINOR_OP_READ_1_1_4    0x6b    /* Read data bytes (Quad Output SPI) */
  34 #define SPINOR_OP_READ_1_4_4    0xeb    /* Read data bytes (Quad I/O SPI) */
  35 #define SPINOR_OP_READ_1_1_8    0x8b    /* Read data bytes (Octal Output SPI) */
  36 #define SPINOR_OP_READ_1_8_8    0xcb    /* Read data bytes (Octal I/O SPI) */
  37 #define SPINOR_OP_PP            0x02    /* Page program (up to 256 bytes) */
  38 #define SPINOR_OP_PP_1_1_4      0x32    /* Quad page program */
  39 #define SPINOR_OP_PP_1_4_4      0x38    /* Quad page program */
  40 #define SPINOR_OP_PP_1_1_8      0x82    /* Octal page program */
  41 #define SPINOR_OP_PP_1_8_8      0xc2    /* Octal page program */
  42 #define SPINOR_OP_BE_4K         0x20    /* Erase 4KiB block */
  43 #define SPINOR_OP_BE_4K_PMC     0xd7    /* Erase 4KiB block on PMC chips */
  44 #define SPINOR_OP_BE_32K        0x52    /* Erase 32KiB block */
  45 #define SPINOR_OP_CHIP_ERASE    0xc7    /* Erase whole flash chip */
  46 #define SPINOR_OP_SE            0xd8    /* Sector erase (usually 64KiB) */
  47 #define SPINOR_OP_RDID          0x9f    /* Read JEDEC ID */
  48 #define SPINOR_OP_RDSFDP        0x5a    /* Read SFDP */
  49 #define SPINOR_OP_RDCR          0x35    /* Read configuration register */
  50 #define SPINOR_OP_RDFSR         0x70    /* Read flag status register */
  51 #define SPINOR_OP_CLFSR         0x50    /* Clear flag status register */
  52 #define SPINOR_OP_RDEAR         0xc8    /* Read Extended Address Register */
  53 #define SPINOR_OP_WREAR         0xc5    /* Write Extended Address Register */
  54 #define SPINOR_OP_SRSTEN        0x66    /* Software Reset Enable */
  55 #define SPINOR_OP_SRST          0x99    /* Software Reset */
  56
  57 /* 4-byte address opcodes - used on Spansion and some Macronix flashes. */
  58 #define SPINOR_OP_READ_4B       0x13    /* Read data bytes (low frequency) */
  59 #define SPINOR_OP_READ_FAST_4B  0x0c    /* Read data bytes (high frequency) */
  60 #define SPINOR_OP_READ_1_1_2_4B 0x3c    /* Read data bytes (Dual Output SPI) */
  61 #define SPINOR_OP_READ_1_2_2_4B 0xbc    /* Read data bytes (Dual I/O SPI) */
  62 #define SPINOR_OP_READ_1_1_4_4B 0x6c    /* Read data bytes (Quad Output SPI) */
  63 #define SPINOR_OP_READ_1_4_4_4B 0xec    /* Read data bytes (Quad I/O SPI) */
  64 #define SPINOR_OP_READ_1_1_8_4B 0x7c    /* Read data bytes (Octal Output SPI) */
  65 #define SPINOR_OP_READ_1_8_8_4B 0xcc    /* Read data bytes (Octal I/O SPI) */
  66 #define SPINOR_OP_PP_4B         0x12    /* Page program (up to 256 bytes) */
  67 #define SPINOR_OP_PP_1_1_4_4B   0x34    /* Quad page program */
  68 #define SPINOR_OP_PP_1_4_4_4B   0x3e    /* Quad page program */
  69 #define SPINOR_OP_PP_1_1_8_4B   0x84    /* Octal page program */
  70 #define SPINOR_OP_PP_1_8_8_4B   0x8e    /* Octal page program */
  71 #define SPINOR_OP_BE_4K_4B      0x21    /* Erase 4KiB block */
  72 #define SPINOR_OP_BE_32K_4B     0x5c    /* Erase 32KiB block */
  73 #define SPINOR_OP_SE_4B         0xdc    /* Sector erase (usually 64KiB) */
  74
  75 /* Double Transfer Rate opcodes - defined in JEDEC JESD216B. */
  76 #define SPINOR_OP_READ_1_1_1_DTR        0x0d
  77 #define SPINOR_OP_READ_1_2_2_DTR        0xbd
  78 #define SPINOR_OP_READ_1_4_4_DTR        0xed
  79
  80 #define SPINOR_OP_READ_1_1_1_DTR_4B     0x0e
  81 #define SPINOR_OP_READ_1_2_2_DTR_4B     0xbe
  82 #define SPINOR_OP_READ_1_4_4_DTR_4B     0xee
  83
  84 /* Used for SST flashes only. */
  85 #define SPINOR_OP_BP            0x02    /* Byte program */
  86 #define SPINOR_OP_AAI_WP        0xad    /* Auto address increment word program */
  87
  88 /* Used for S3AN flashes only */
  89 #define SPINOR_OP_XSE           0x50    /* Sector erase */
  90 #define SPINOR_OP_XPP           0x82    /* Page program */
  91 #define SPINOR_OP_XRDSR         0xd7    /* Read status register */
  92
  93 #define XSR_PAGESIZE            BIT(0)  /* Page size in Po2 or Linear */
  94 #define XSR_RDY                 BIT(7)  /* Ready */
  95
  96
  97 /* Used for Macronix and Winbond flashes. */
  98 #define SPINOR_OP_EN4B          0xb7    /* Enter 4-byte mode */
  99 #define SPINOR_OP_EX4B          0xe9    /* Exit 4-byte mode */
 100
 101 /* Used for Spansion flashes only. */
 102 #define SPINOR_OP_BRWR          0x17    /* Bank register write */
 103 #define SPINOR_OP_CLSR          0x30    /* Clear status register 1 */
 104
 105 /* Used for Micron flashes only. */
 106 #define SPINOR_OP_RD_EVCR      0x65    /* Read EVCR register */
 107 #define SPINOR_OP_WD_EVCR      0x61    /* Write EVCR register */
 108
 109 /* Status Register bits. */
 110 #define SR_WIP                  BIT(0)  /* Write in progress */
 111 #define SR_WEL                  BIT(1)  /* Write enable latch */
 112 /* meaning of other SR_* bits may differ between vendors */
 113 #define SR_BP0                  BIT(2)  /* Block protect 0 */
 114 #define SR_BP1                  BIT(3)  /* Block protect 1 */
 115 #define SR_BP2                  BIT(4)  /* Block protect 2 */
 116 #define SR_BP3                  BIT(5)  /* Block protect 3 */
 117 #define SR_TB_BIT5              BIT(5)  /* Top/Bottom protect */
 118 #define SR_BP3_BIT6             BIT(6)  /* Block protect 3 */
 119 #define SR_TB_BIT6              BIT(6)  /* Top/Bottom protect */
 120 #define SR_SRWD                 BIT(7)  /* SR write protect */
 121 /* Spansion/Cypress specific status bits */
 122 #define SR_E_ERR                BIT(5)
 123 #define SR_P_ERR                BIT(6)
 124
 125 #define SR1_QUAD_EN_BIT6        BIT(6)
 126
 127 #define SR_BP_SHIFT             2
 128
 129 /* Enhanced Volatile Configuration Register bits */
 130 #define EVCR_QUAD_EN_MICRON     BIT(7)  /* Micron Quad I/O */
 131
 132 /* Flag Status Register bits */
 133 #define FSR_READY               BIT(7)  /* Device status, 0 = Busy, 1 = Ready */
 134 #define FSR_E_ERR               BIT(5)  /* Erase operation status */
 135 #define FSR_P_ERR               BIT(4)  /* Program operation status */
 136 #define FSR_PT_ERR              BIT(1)  /* Protection error bit */
 137
 138 /* Status Register 2 bits. */
 139 #define SR2_QUAD_EN_BIT1        BIT(1)
 140 #define SR2_QUAD_EN_BIT7        BIT(7)
 141
 142 /* Supported SPI protocols */
 143 #define SNOR_PROTO_INST_MASK    GENMASK(23, 16)
 144 #define SNOR_PROTO_INST_SHIFT   16
 145 #define SNOR_PROTO_INST(_nbits) \
 146         ((((unsigned long)(_nbits)) << SNOR_PROTO_INST_SHIFT) & \
 147          SNOR_PROTO_INST_MASK)
 148
 149 #define SNOR_PROTO_ADDR_MASK    GENMASK(15, 8)
 150 #define SNOR_PROTO_ADDR_SHIFT   8
 151 #define SNOR_PROTO_ADDR(_nbits) \
 152         ((((unsigned long)(_nbits)) << SNOR_PROTO_ADDR_SHIFT) & \
 153          SNOR_PROTO_ADDR_MASK)
 154
 155 #define SNOR_PROTO_DATA_MASK    GENMASK(7, 0)
 156 #define SNOR_PROTO_DATA_SHIFT   0
 157 #define SNOR_PROTO_DATA(_nbits) \
 158         ((((unsigned long)(_nbits)) << SNOR_PROTO_DATA_SHIFT) & \
 159          SNOR_PROTO_DATA_MASK)
 160
 161 #define SNOR_PROTO_IS_DTR       BIT(24) /* Double Transfer Rate */
 162
 163 #define SNOR_PROTO_STR(_inst_nbits, _addr_nbits, _data_nbits)   \
 164         (SNOR_PROTO_INST(_inst_nbits) |                         \
 165          SNOR_PROTO_ADDR(_addr_nbits) |                         \
 166          SNOR_PROTO_DATA(_data_nbits))
 167 #define SNOR_PROTO_DTR(_inst_nbits, _addr_nbits, _data_nbits)   \
 168         (SNOR_PROTO_IS_DTR |                                    \
 169          SNOR_PROTO_STR(_inst_nbits, _addr_nbits, _data_nbits))
 170
 171 enum spi_nor_protocol {
 172         SNOR_PROTO_1_1_1 = SNOR_PROTO_STR(1, 1, 1),
 173         SNOR_PROTO_1_1_2 = SNOR_PROTO_STR(1, 1, 2),
 174         SNOR_PROTO_1_1_4 = SNOR_PROTO_STR(1, 1, 4),
 175         SNOR_PROTO_1_1_8 = SNOR_PROTO_STR(1, 1, 8),
 176         SNOR_PROTO_1_2_2 = SNOR_PROTO_STR(1, 2, 2),
 177         SNOR_PROTO_1_4_4 = SNOR_PROTO_STR(1, 4, 4),
 178         SNOR_PROTO_1_8_8 = SNOR_PROTO_STR(1, 8, 8),
 179         SNOR_PROTO_2_2_2 = SNOR_PROTO_STR(2, 2, 2),
 180         SNOR_PROTO_4_4_4 = SNOR_PROTO_STR(4, 4, 4),
 181         SNOR_PROTO_8_8_8 = SNOR_PROTO_STR(8, 8, 8),
 182
 183         SNOR_PROTO_1_1_1_DTR = SNOR_PROTO_DTR(1, 1, 1),
 184         SNOR_PROTO_1_2_2_DTR = SNOR_PROTO_DTR(1, 2, 2),
 185         SNOR_PROTO_1_4_4_DTR = SNOR_PROTO_DTR(1, 4, 4),
 186         SNOR_PROTO_1_8_8_DTR = SNOR_PROTO_DTR(1, 8, 8),
 187         SNOR_PROTO_8_8_8_DTR = SNOR_PROTO_DTR(8, 8, 8),
 188 };
 189
 190 static inline bool spi_nor_protocol_is_dtr(enum spi_nor_protocol proto)
 191 {
 192         return !!(proto & SNOR_PROTO_IS_DTR);
 193 }
 194
 195 static inline u8 spi_nor_get_protocol_inst_nbits(enum spi_nor_protocol proto)
 196 {
 197         return ((unsigned long)(proto & SNOR_PROTO_INST_MASK)) >>
 198                 SNOR_PROTO_INST_SHIFT;
 199 }
 200
 201 static inline u8 spi_nor_get_protocol_addr_nbits(enum spi_nor_protocol proto)
 202 {
 203         return ((unsigned long)(proto & SNOR_PROTO_ADDR_MASK)) >>
 204                 SNOR_PROTO_ADDR_SHIFT;
 205 }
 206
 207 static inline u8 spi_nor_get_protocol_data_nbits(enum spi_nor_protocol proto)
 208 {
 209         return ((unsigned long)(proto & SNOR_PROTO_DATA_MASK)) >>
 210                 SNOR_PROTO_DATA_SHIFT;
 211 }
 212
 213 static inline u8 spi_nor_get_protocol_width(enum spi_nor_protocol proto)
 214 {
 215         return spi_nor_get_protocol_data_nbits(proto);
 216 }
 217
 218 /**
 219  * struct spi_nor_hwcaps - Structure for describing the hardware capabilies
 220  * supported by the SPI controller (bus master).
 221  * @mask:               the bitmask listing all the supported hw capabilies
 222  */
 223 struct spi_nor_hwcaps {
 224         u32     mask;
 225 };
 226
 227 /*
 228  *(Fast) Read capabilities.
 229  * MUST be ordered by priority: the higher bit position, the higher priority.
 230  * As a matter of performances, it is relevant to use Octal SPI protocols first,
 231  * then Quad SPI protocols before Dual SPI protocols, Fast Read and lastly
 232  * (Slow) Read.
 233  */
 234 #define SNOR_HWCAPS_READ_MASK           GENMASK(15, 0)
 235 #define SNOR_HWCAPS_READ                BIT(0)
 236 #define SNOR_HWCAPS_READ_FAST           BIT(1)
 237 #define SNOR_HWCAPS_READ_1_1_1_DTR      BIT(2)
 238
 239 #define SNOR_HWCAPS_READ_DUAL           GENMASK(6, 3)
 240 #define SNOR_HWCAPS_READ_1_1_2          BIT(3)
 241 #define SNOR_HWCAPS_READ_1_2_2          BIT(4)
 242 #define SNOR_HWCAPS_READ_2_2_2          BIT(5)
 243 #define SNOR_HWCAPS_READ_1_2_2_DTR      BIT(6)
 244
 245 #define SNOR_HWCAPS_READ_QUAD           GENMASK(10, 7)
 246 #define SNOR_HWCAPS_READ_1_1_4          BIT(7)
 247 #define SNOR_HWCAPS_READ_1_4_4          BIT(8)
 248 #define SNOR_HWCAPS_READ_4_4_4          BIT(9)
 249 #define SNOR_HWCAPS_READ_1_4_4_DTR      BIT(10)
 250
 251 #define SNOR_HWCAPS_READ_OCTAL          GENMASK(15, 11)
 252 #define SNOR_HWCAPS_READ_1_1_8          BIT(11)
 253 #define SNOR_HWCAPS_READ_1_8_8          BIT(12)
 254 #define SNOR_HWCAPS_READ_8_8_8          BIT(13)
 255 #define SNOR_HWCAPS_READ_1_8_8_DTR      BIT(14)
 256 #define SNOR_HWCAPS_READ_8_8_8_DTR      BIT(15)
 257
 258 /*
 259  * Page Program capabilities.
 260  * MUST be ordered by priority: the higher bit position, the higher priority.
 261  * Like (Fast) Read capabilities, Octal/Quad SPI protocols are preferred to the
 262  * legacy SPI 1-1-1 protocol.
 263  * Note that Dual Page Programs are not supported because there is no existing
 264  * JEDEC/SFDP standard to define them. Also at this moment no SPI flash memory
 265  * implements such commands.
 266  */
 267 #define SNOR_HWCAPS_PP_MASK             GENMASK(23, 16)
 268 #define SNOR_HWCAPS_PP                  BIT(16)
 269
 270 #define SNOR_HWCAPS_PP_QUAD             GENMASK(19, 17)
 271 #define SNOR_HWCAPS_PP_1_1_4            BIT(17)
 272 #define SNOR_HWCAPS_PP_1_4_4            BIT(18)
 273 #define SNOR_HWCAPS_PP_4_4_4            BIT(19)
 274
 275 #define SNOR_HWCAPS_PP_OCTAL            GENMASK(23, 20)
 276 #define SNOR_HWCAPS_PP_1_1_8            BIT(20)
 277 #define SNOR_HWCAPS_PP_1_8_8            BIT(21)
 278 #define SNOR_HWCAPS_PP_8_8_8            BIT(22)
 279 #define SNOR_HWCAPS_PP_8_8_8_DTR        BIT(23)
 280
 281 #define SNOR_HWCAPS_X_X_X       (SNOR_HWCAPS_READ_2_2_2 |       \
 282                                  SNOR_HWCAPS_READ_4_4_4 |       \
 283                                  SNOR_HWCAPS_READ_8_8_8 |       \
 284                                  SNOR_HWCAPS_PP_4_4_4 |         \
 285                                  SNOR_HWCAPS_PP_8_8_8)
 286
 287 #define SNOR_HWCAPS_X_X_X_DTR   (SNOR_HWCAPS_READ_8_8_8_DTR |   \
 288                                  SNOR_HWCAPS_PP_8_8_8_DTR)
 289
 290 #define SNOR_HWCAPS_DTR         (SNOR_HWCAPS_READ_1_1_1_DTR |   \
 291                                  SNOR_HWCAPS_READ_1_2_2_DTR |   \
 292                                  SNOR_HWCAPS_READ_1_4_4_DTR |   \
 293                                  SNOR_HWCAPS_READ_1_8_8_DTR |   \
 294                                  SNOR_HWCAPS_READ_8_8_8_DTR)
 295
 296 #define SNOR_HWCAPS_ALL         (SNOR_HWCAPS_READ_MASK |        \
 297                                  SNOR_HWCAPS_PP_MASK)
 298
 299 /* Forward declaration that is used in 'struct spi_nor_controller_ops' */
 300 struct spi_nor;
 301
 302 /**
 303  * struct spi_nor_controller_ops - SPI NOR controller driver specific
 304  *                                 operations.
 305  * @prepare:            [OPTIONAL] do some preparations for the
 306  *                      read/write/erase/lock/unlock operations.
 307  * @unprepare:          [OPTIONAL] do some post work after the
 308  *                      read/write/erase/lock/unlock operations.
 309  * @read_reg:           read out the register.
 310  * @write_reg:          write data to the register.
 311  * @read:               read data from the SPI NOR.
 312  * @write:              write data to the SPI NOR.
 313  * @erase:              erase a sector of the SPI NOR at the offset @offs; if
 314  *                      not provided by the driver, SPI NOR will send the erase
 315  *                      opcode via write_reg().
 316  */
 317 struct spi_nor_controller_ops {
 318         int (*prepare)(struct spi_nor *nor);
 319         void (*unprepare)(struct spi_nor *nor);
 320         int (*read_reg)(struct spi_nor *nor, u8 opcode, u8 *buf, size_t len);
 321         int (*write_reg)(struct spi_nor *nor, u8 opcode, const u8 *buf,
 322                          size_t len);
 323
 324         ssize_t (*read)(struct spi_nor *nor, loff_t from, size_t len, u8 *buf);
 325         ssize_t (*write)(struct spi_nor *nor, loff_t to, size_t len,
 326                          const u8 *buf);
 327         int (*erase)(struct spi_nor *nor, loff_t offs);
 328 };
 329
 330 /**
 331  * enum spi_nor_cmd_ext - describes the command opcode extension in DTR mode
 332  * @SPI_NOR_EXT_NONE: no extension. This is the default, and is used in Legacy
 333  *                    SPI mode
 334  * @SPI_NOR_EXT_REPEAT: the extension is same as the opcode
 335  * @SPI_NOR_EXT_INVERT: the extension is the bitwise inverse of the opcode
 336  * @SPI_NOR_EXT_HEX: the extension is any hex value. The command and opcode
 337  *                   combine to form a 16-bit opcode.
 338  */
 339 enum spi_nor_cmd_ext {
 340         SPI_NOR_EXT_NONE = 0,
 341         SPI_NOR_EXT_REPEAT,
 342         SPI_NOR_EXT_INVERT,
 343         SPI_NOR_EXT_HEX,
 344 };
 345
 346 /*
 347  * Forward declarations that are used internally by the core and manufacturer
 348  * drivers.
 349  */
 350 struct flash_info;
 351 struct spi_nor_manufacturer;
 352 struct spi_nor_flash_parameter;
 353
 354 /**
 355  * struct spi_nor - Structure for defining the SPI NOR layer
 356  * @mtd:                an mtd_info structure
 357  * @lock:               the lock for the read/write/erase/lock/unlock operations
 358  * @dev:                pointer to an SPI device or an SPI NOR controller device
 359  * @spimem:             pointer to the SPI memory device
 360  * @bouncebuf:          bounce buffer used when the buffer passed by the MTD
 361  *                      layer is not DMA-able
 362  * @bouncebuf_size:     size of the bounce buffer
 363  * @info:               SPI NOR part JEDEC MFR ID and other info
 364  * @manufacturer:       SPI NOR manufacturer
 365  * @page_size:          the page size of the SPI NOR
 366  * @addr_width:         number of address bytes
 367  * @erase_opcode:       the opcode for erasing a sector
 368  * @read_opcode:        the read opcode
 369  * @read_dummy:         the dummy needed by the read operation
 370  * @program_opcode:     the program opcode
 371  * @sst_write_second:   used by the SST write operation
 372  * @flags:              flag options for the current SPI NOR (SNOR_F_*)
 373  * @cmd_ext_type:       the command opcode extension type for DTR mode.
 374  * @read_proto:         the SPI protocol for read operations
 375  * @write_proto:        the SPI protocol for write operations
 376  * @reg_proto:          the SPI protocol for read_reg/write_reg/erase operations
 377  * @controller_ops:     SPI NOR controller driver specific operations.
 378  * @params:             [FLASH-SPECIFIC] SPI NOR flash parameters and settings.
 379  *                      The structure includes legacy flash parameters and
 380  *                      settings that can be overwritten by the spi_nor_fixups
 381  *                      hooks, or dynamically when parsing the SFDP tables.
 382  * @dirmap:             pointers to struct spi_mem_dirmap_desc for reads/writes.
 383  * @priv:               pointer to the private data
 384  */
 385 struct spi_nor {
 386         struct mtd_info         mtd;
 387         struct mutex            lock;
 388         struct device           *dev;
 389         struct spi_mem          *spimem;
 390         u8                      *bouncebuf;
 391         size_t                  bouncebuf_size;
 392         const struct flash_info *info;
 393         const struct spi_nor_manufacturer *manufacturer;
 394         u32                     page_size;
 395         u8                      addr_width;
 396         u8                      erase_opcode;
 397         u8                      read_opcode;
 398         u8                      read_dummy;
 399         u8                      program_opcode;
 400         enum spi_nor_protocol   read_proto;
 401         enum spi_nor_protocol   write_proto;
 402         enum spi_nor_protocol   reg_proto;
 403         bool                    sst_write_second;
 404         u32                     flags;
 405         enum spi_nor_cmd_ext    cmd_ext_type;
 406
 407         const struct spi_nor_controller_ops *controller_ops;
 408
 409         struct spi_nor_flash_parameter *params;
 410
 411         struct {
 412                 struct spi_mem_dirmap_desc *rdesc;
 413                 struct spi_mem_dirmap_desc *wdesc;
 414         } dirmap;
 415
 416         void *priv;
 417 };
 418
 419 static inline void spi_nor_set_flash_node(struct spi_nor *nor,
 420                                           struct device_node *np)
 421 {
 422         mtd_set_of_node(&nor->mtd, np);
 423 }
 424
 425 static inline struct device_node *spi_nor_get_flash_node(struct spi_nor *nor)
 426 {
 427         return mtd_get_of_node(&nor->mtd);
 428 }
 429
 430 /**
 431  * spi_nor_scan() - scan the SPI NOR
 432  * @nor:        the spi_nor structure
 433  * @name:       the chip type name
 434  * @hwcaps:     the hardware capabilities supported by the controller driver
 435  *
 436  * The drivers can use this function to scan the SPI NOR.
 437  * In the scanning, it will try to get all the necessary information to
 438  * fill the mtd_info{} and the spi_nor{}.
 439  *
 440  * The chip type name can be provided through the @name parameter.
 441  *
 442  * Return: 0 for success, others for failure.
 443  */
 444 int spi_nor_scan(struct spi_nor *nor, const char *name,
 445                  const struct spi_nor_hwcaps *hwcaps);
 446
 447 /**
 448  * spi_nor_restore_addr_mode() - restore the status of SPI NOR
 449  * @nor:        the spi_nor structure
 450  */
 451 void spi_nor_restore(struct spi_nor *nor);
 452
 453 #endif