include/linux/mlx5/driver.h

   1 /*
   2  * Copyright (c) 2013-2015, Mellanox Technologies. All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32
  33 #ifndef MLX5_DRIVER_H
  34 #define MLX5_DRIVER_H
  35
  36 #include <linux/kernel.h>
  37 #include <linux/completion.h>
  38 #include <linux/pci.h>
  39 #include <linux/irq.h>
  40 #include <linux/spinlock_types.h>
  41 #include <linux/semaphore.h>
  42 #include <linux/slab.h>
  43 #include <linux/vmalloc.h>
  44 #include <linux/xarray.h>
  45 #include <linux/workqueue.h>
  46 #include <linux/mempool.h>
  47 #include <linux/interrupt.h>
  48 #include <linux/idr.h>
  49 #include <linux/notifier.h>
  50 #include <linux/refcount.h>
  51
  52 #include <linux/mlx5/device.h>
  53 #include <linux/mlx5/doorbell.h>
  54 #include <linux/mlx5/eq.h>
  55 #include <linux/timecounter.h>
  56 #include <linux/ptp_clock_kernel.h>
  57 #include <net/devlink.h>
  58
  59 enum {
  60         MLX5_BOARD_ID_LEN = 64,
  61 };
  62
  63 enum {
  64         /* one minute for the sake of bringup. Generally, commands must always
  65          * complete and we may need to increase this timeout value
  66          */
  67         MLX5_CMD_TIMEOUT_MSEC   = 60 * 1000,
  68         MLX5_CMD_WQ_MAX_NAME    = 32,
  69 };
  70
  71 enum {
  72         CMD_OWNER_SW            = 0x0,
  73         CMD_OWNER_HW            = 0x1,
  74         CMD_STATUS_SUCCESS      = 0,
  75 };
  76
  77 enum mlx5_sqp_t {
  78         MLX5_SQP_SMI            = 0,
  79         MLX5_SQP_GSI            = 1,
  80         MLX5_SQP_IEEE_1588      = 2,
  81         MLX5_SQP_SNIFFER        = 3,
  82         MLX5_SQP_SYNC_UMR       = 4,
  83 };
  84
  85 enum {
  86         MLX5_MAX_PORTS  = 2,
  87 };
  88
  89 enum {
  90         MLX5_ATOMIC_MODE_OFFSET = 16,
  91         MLX5_ATOMIC_MODE_IB_COMP = 1,
  92         MLX5_ATOMIC_MODE_CX = 2,
  93         MLX5_ATOMIC_MODE_8B = 3,
  94         MLX5_ATOMIC_MODE_16B = 4,
  95         MLX5_ATOMIC_MODE_32B = 5,
  96         MLX5_ATOMIC_MODE_64B = 6,
  97         MLX5_ATOMIC_MODE_128B = 7,
  98         MLX5_ATOMIC_MODE_256B = 8,
  99 };
 100
 101 enum {
 102         MLX5_REG_QPTS            = 0x4002,
 103         MLX5_REG_QETCR           = 0x4005,
 104         MLX5_REG_QTCT            = 0x400a,
 105         MLX5_REG_QPDPM           = 0x4013,
 106         MLX5_REG_QCAM            = 0x4019,
 107         MLX5_REG_DCBX_PARAM      = 0x4020,
 108         MLX5_REG_DCBX_APP        = 0x4021,
 109         MLX5_REG_FPGA_CAP        = 0x4022,
 110         MLX5_REG_FPGA_CTRL       = 0x4023,
 111         MLX5_REG_FPGA_ACCESS_REG = 0x4024,
 112         MLX5_REG_CORE_DUMP       = 0x402e,
 113         MLX5_REG_PCAP            = 0x5001,
 114         MLX5_REG_PMTU            = 0x5003,
 115         MLX5_REG_PTYS            = 0x5004,
 116         MLX5_REG_PAOS            = 0x5006,
 117         MLX5_REG_PFCC            = 0x5007,
 118         MLX5_REG_PPCNT           = 0x5008,
 119         MLX5_REG_PPTB            = 0x500b,
 120         MLX5_REG_PBMC            = 0x500c,
 121         MLX5_REG_PMAOS           = 0x5012,
 122         MLX5_REG_PUDE            = 0x5009,
 123         MLX5_REG_PMPE            = 0x5010,
 124         MLX5_REG_PELC            = 0x500e,
 125         MLX5_REG_PVLC            = 0x500f,
 126         MLX5_REG_PCMR            = 0x5041,
 127         MLX5_REG_PMLP            = 0x5002,
 128         MLX5_REG_PPLM            = 0x5023,
 129         MLX5_REG_PCAM            = 0x507f,
 130         MLX5_REG_NODE_DESC       = 0x6001,
 131         MLX5_REG_HOST_ENDIANNESS = 0x7004,
 132         MLX5_REG_MCIA            = 0x9014,
 133         MLX5_REG_MLCR            = 0x902b,
 134         MLX5_REG_MTRC_CAP        = 0x9040,
 135         MLX5_REG_MTRC_CONF       = 0x9041,
 136         MLX5_REG_MTRC_STDB       = 0x9042,
 137         MLX5_REG_MTRC_CTRL       = 0x9043,
 138         MLX5_REG_MPEIN           = 0x9050,
 139         MLX5_REG_MPCNT           = 0x9051,
 140         MLX5_REG_MTPPS           = 0x9053,
 141         MLX5_REG_MTPPSE          = 0x9054,
 142         MLX5_REG_MPEGC           = 0x9056,
 143         MLX5_REG_MCQS            = 0x9060,
 144         MLX5_REG_MCQI            = 0x9061,
 145         MLX5_REG_MCC             = 0x9062,
 146         MLX5_REG_MCDA            = 0x9063,
 147         MLX5_REG_MCAM            = 0x907f,
 148         MLX5_REG_MIRC            = 0x9162,
 149         MLX5_REG_RESOURCE_DUMP   = 0xC000,
 150 };
 151
 152 enum mlx5_qpts_trust_state {
 153         MLX5_QPTS_TRUST_PCP  = 1,
 154         MLX5_QPTS_TRUST_DSCP = 2,
 155 };
 156
 157 enum mlx5_dcbx_oper_mode {
 158         MLX5E_DCBX_PARAM_VER_OPER_HOST  = 0x0,
 159         MLX5E_DCBX_PARAM_VER_OPER_AUTO  = 0x3,
 160 };
 161
 162 enum {
 163         MLX5_ATOMIC_OPS_CMP_SWAP        = 1 << 0,
 164         MLX5_ATOMIC_OPS_FETCH_ADD       = 1 << 1,
 165         MLX5_ATOMIC_OPS_EXTENDED_CMP_SWAP = 1 << 2,
 166         MLX5_ATOMIC_OPS_EXTENDED_FETCH_ADD = 1 << 3,
 167 };
 168
 169 enum mlx5_page_fault_resume_flags {
 170         MLX5_PAGE_FAULT_RESUME_REQUESTOR = 1 << 0,
 171         MLX5_PAGE_FAULT_RESUME_WRITE     = 1 << 1,
 172         MLX5_PAGE_FAULT_RESUME_RDMA      = 1 << 2,
 173         MLX5_PAGE_FAULT_RESUME_ERROR     = 1 << 7,
 174 };
 175
 176 enum dbg_rsc_type {
 177         MLX5_DBG_RSC_QP,
 178         MLX5_DBG_RSC_EQ,
 179         MLX5_DBG_RSC_CQ,
 180 };
 181
 182 enum port_state_policy {
 183         MLX5_POLICY_DOWN        = 0,
 184         MLX5_POLICY_UP          = 1,
 185         MLX5_POLICY_FOLLOW      = 2,
 186         MLX5_POLICY_INVALID     = 0xffffffff
 187 };
 188
 189 enum mlx5_coredev_type {
 190         MLX5_COREDEV_PF,
 191         MLX5_COREDEV_VF
 192 };
 193
 194 struct mlx5_field_desc {
 195         int                     i;
 196 };
 197
 198 struct mlx5_rsc_debug {
 199         struct mlx5_core_dev   *dev;
 200         void                   *object;
 201         enum dbg_rsc_type       type;
 202         struct dentry          *root;
 203         struct mlx5_field_desc  fields[0];
 204 };
 205
 206 enum mlx5_dev_event {
 207         MLX5_DEV_EVENT_SYS_ERROR = 128, /* 0 - 127 are FW events */
 208         MLX5_DEV_EVENT_PORT_AFFINITY = 129,
 209 };
 210
 211 enum mlx5_port_status {
 212         MLX5_PORT_UP        = 1,
 213         MLX5_PORT_DOWN      = 2,
 214 };
 215
 216 struct mlx5_bfreg_info {
 217         u32                    *sys_pages;
 218         int                     num_low_latency_bfregs;
 219         unsigned int           *count;
 220
 221         /*
 222          * protect bfreg allocation data structs
 223          */
 224         struct mutex            lock;
 225         u32                     ver;
 226         bool                    lib_uar_4k;
 227         u32                     num_sys_pages;
 228         u32                     num_static_sys_pages;
 229         u32                     total_num_bfregs;
 230         u32                     num_dyn_bfregs;
 231 };
 232
 233 struct mlx5_cmd_first {
 234         __be32          data[4];
 235 };
 236
 237 struct mlx5_cmd_msg {
 238         struct list_head                list;
 239         struct cmd_msg_cache           *parent;
 240         u32                             len;
 241         struct mlx5_cmd_first           first;
 242         struct mlx5_cmd_mailbox        *next;
 243 };
 244
 245 struct mlx5_cmd_debug {
 246         struct dentry          *dbg_root;
 247         void                   *in_msg;
 248         void                   *out_msg;
 249         u8                      status;
 250         u16                     inlen;
 251         u16                     outlen;
 252 };
 253
 254 struct cmd_msg_cache {
 255         /* protect block chain allocations
 256          */
 257         spinlock_t              lock;
 258         struct list_head        head;
 259         unsigned int            max_inbox_size;
 260         unsigned int            num_ent;
 261 };
 262
 263 enum {
 264         MLX5_NUM_COMMAND_CACHES = 5,
 265 };
 266
 267 struct mlx5_cmd_stats {
 268         u64             sum;
 269         u64             n;
 270         struct dentry  *root;
 271         /* protect command average calculations */
 272         spinlock_t      lock;
 273 };
 274
 275 struct mlx5_cmd {
 276         struct mlx5_nb    nb;
 277
 278         void           *cmd_alloc_buf;
 279         dma_addr_t      alloc_dma;
 280         int             alloc_size;
 281         void           *cmd_buf;
 282         dma_addr_t      dma;
 283         u16             cmdif_rev;
 284         u8              log_sz;
 285         u8              log_stride;
 286         int             max_reg_cmds;
 287         int             events;
 288         u32 __iomem    *vector;
 289
 290         /* protect command queue allocations
 291          */
 292         spinlock_t      alloc_lock;
 293
 294         /* protect token allocations
 295          */
 296         spinlock_t      token_lock;
 297         u8              token;
 298         unsigned long   bitmask;
 299         char            wq_name[MLX5_CMD_WQ_MAX_NAME];
 300         struct workqueue_struct *wq;
 301         struct semaphore sem;
 302         struct semaphore pages_sem;
 303         int     mode;
 304         struct mlx5_cmd_work_ent *ent_arr[MLX5_MAX_COMMANDS];
 305         struct dma_pool *pool;
 306         struct mlx5_cmd_debug dbg;
 307         struct cmd_msg_cache cache[MLX5_NUM_COMMAND_CACHES];
 308         int checksum_disabled;
 309         struct mlx5_cmd_stats stats[MLX5_CMD_OP_MAX];
 310 };
 311
 312 struct mlx5_port_caps {
 313         int     gid_table_len;
 314         int     pkey_table_len;
 315         u8      ext_port_cap;
 316         bool    has_smi;
 317 };
 318
 319 struct mlx5_cmd_mailbox {
 320         void           *buf;
 321         dma_addr_t      dma;
 322         struct mlx5_cmd_mailbox *next;
 323 };
 324
 325 struct mlx5_buf_list {
 326         void                   *buf;
 327         dma_addr_t              map;
 328 };
 329
 330 struct mlx5_frag_buf {
 331         struct mlx5_buf_list    *frags;
 332         int                     npages;
 333         int                     size;
 334         u8                      page_shift;
 335 };
 336
 337 struct mlx5_frag_buf_ctrl {
 338         struct mlx5_buf_list   *frags;
 339         u32                     sz_m1;
 340         u16                     frag_sz_m1;
 341         u16                     strides_offset;
 342         u8                      log_sz;
 343         u8                      log_stride;
 344         u8                      log_frag_strides;
 345 };
 346
 347 struct mlx5_core_psv {
 348         u32     psv_idx;
 349         struct psv_layout {
 350                 u32     pd;
 351                 u16     syndrome;
 352                 u16     reserved;
 353                 u16     bg;
 354                 u16     app_tag;
 355                 u32     ref_tag;
 356         } psv;
 357 };
 358
 359 struct mlx5_core_sig_ctx {
 360         struct mlx5_core_psv    psv_memory;
 361         struct mlx5_core_psv    psv_wire;
 362         struct ib_sig_err       err_item;
 363         bool                    sig_status_checked;
 364         bool                    sig_err_exists;
 365         u32                     sigerr_count;
 366 };
 367
 368 enum {
 369         MLX5_MKEY_MR = 1,
 370         MLX5_MKEY_MW,
 371         MLX5_MKEY_INDIRECT_DEVX,
 372 };
 373
 374 struct mlx5_core_mkey {
 375         u64                     iova;
 376         u64                     size;
 377         u32                     key;
 378         u32                     pd;
 379         u32                     type;
 380 };
 381
 382 #define MLX5_24BIT_MASK         ((1 << 24) - 1)
 383
 384 enum mlx5_res_type {
 385         MLX5_RES_QP     = MLX5_EVENT_QUEUE_TYPE_QP,
 386         MLX5_RES_RQ     = MLX5_EVENT_QUEUE_TYPE_RQ,
 387         MLX5_RES_SQ     = MLX5_EVENT_QUEUE_TYPE_SQ,
 388         MLX5_RES_SRQ    = 3,
 389         MLX5_RES_XSRQ   = 4,
 390         MLX5_RES_XRQ    = 5,
 391         MLX5_RES_DCT    = MLX5_EVENT_QUEUE_TYPE_DCT,
 392 };
 393
 394 struct mlx5_core_rsc_common {
 395         enum mlx5_res_type      res;
 396         refcount_t              refcount;
 397         struct completion       free;
 398 };
 399
 400 struct mlx5_uars_page {
 401         void __iomem           *map;
 402         bool                    wc;
 403         u32                     index;
 404         struct list_head        list;
 405         unsigned int            bfregs;
 406         unsigned long          *reg_bitmap; /* for non fast path bf regs */
 407         unsigned long          *fp_bitmap;
 408         unsigned int            reg_avail;
 409         unsigned int            fp_avail;
 410         struct kref             ref_count;
 411         struct mlx5_core_dev   *mdev;
 412 };
 413
 414 struct mlx5_bfreg_head {
 415         /* protect blue flame registers allocations */
 416         struct mutex            lock;
 417         struct list_head        list;
 418 };
 419
 420 struct mlx5_bfreg_data {
 421         struct mlx5_bfreg_head  reg_head;
 422         struct mlx5_bfreg_head  wc_head;
 423 };
 424
 425 struct mlx5_sq_bfreg {
 426         void __iomem           *map;
 427         struct mlx5_uars_page  *up;
 428         bool                    wc;
 429         u32                     index;
 430         unsigned int            offset;
 431 };
 432
 433 struct mlx5_core_health {
 434         struct health_buffer __iomem   *health;
 435         __be32 __iomem                 *health_counter;
 436         struct timer_list               timer;
 437         u32                             prev;
 438         int                             miss_counter;
 439         u8                              synd;
 440         u32                             fatal_error;
 441         u32                             crdump_size;
 442         /* wq spinlock to synchronize draining */
 443         spinlock_t                      wq_lock;
 444         struct workqueue_struct        *wq;
 445         unsigned long                   flags;
 446         struct work_struct              fatal_report_work;
 447         struct work_struct              report_work;
 448         struct delayed_work             recover_work;
 449         struct devlink_health_reporter *fw_reporter;
 450         struct devlink_health_reporter *fw_fatal_reporter;
 451 };
 452
 453 struct mlx5_qp_table {
 454         struct notifier_block   nb;
 455
 456         /* protect radix tree
 457          */
 458         spinlock_t              lock;
 459         struct radix_tree_root  tree;
 460 };
 461
 462 struct mlx5_vf_context {
 463         int     enabled;
 464         u64     port_guid;
 465         u64     node_guid;
 466         /* Valid bits are used to validate administrative guid only.
 467          * Enabled after ndo_set_vf_guid
 468          */
 469         u8      port_guid_valid:1;
 470         u8      node_guid_valid:1;
 471         enum port_state_policy  policy;
 472 };
 473
 474 struct mlx5_core_sriov {
 475         struct mlx5_vf_context  *vfs_ctx;
 476         int                     num_vfs;
 477         u16                     max_vfs;
 478 };
 479
 480 struct mlx5_fc_pool {
 481         struct mlx5_core_dev *dev;
 482         struct mutex pool_lock; /* protects pool lists */
 483         struct list_head fully_used;
 484         struct list_head partially_used;
 485         struct list_head unused;
 486         int available_fcs;
 487         int used_fcs;
 488         int threshold;
 489 };
 490
 491 struct mlx5_fc_stats {
 492         spinlock_t counters_idr_lock; /* protects counters_idr */
 493         struct idr counters_idr;
 494         struct list_head counters;
 495         struct llist_head addlist;
 496         struct llist_head dellist;
 497
 498         struct workqueue_struct *wq;
 499         struct delayed_work work;
 500         unsigned long next_query;
 501         unsigned long sampling_interval; /* jiffies */
 502         u32 *bulk_query_out;
 503         struct mlx5_fc_pool fc_pool;
 504 };
 505
 506 struct mlx5_events;
 507 struct mlx5_mpfs;
 508 struct mlx5_eswitch;
 509 struct mlx5_lag;
 510 struct mlx5_devcom;
 511 struct mlx5_eq_table;
 512 struct mlx5_irq_table;
 513
 514 struct mlx5_rate_limit {
 515         u32                     rate;
 516         u32                     max_burst_sz;
 517         u16                     typical_pkt_sz;
 518 };
 519
 520 struct mlx5_rl_entry {
 521         u8 rl_raw[MLX5_ST_SZ_BYTES(set_pp_rate_limit_context)];
 522         u16 index;
 523         u64 refcount;
 524         u16 uid;
 525         u8 dedicated : 1;
 526 };
 527
 528 struct mlx5_rl_table {
 529         /* protect rate limit table */
 530         struct mutex            rl_lock;
 531         u16                     max_size;
 532         u32                     max_rate;
 533         u32                     min_rate;
 534         struct mlx5_rl_entry   *rl_entry;
 535 };
 536
 537 struct mlx5_core_roce {
 538         struct mlx5_flow_table *ft;
 539         struct mlx5_flow_group *fg;
 540         struct mlx5_flow_handle *allow_rule;
 541 };
 542
 543 struct mlx5_priv {
 544         /* IRQ table valid only for real pci devices PF or VF */
 545         struct mlx5_irq_table   *irq_table;
 546         struct mlx5_eq_table    *eq_table;
 547
 548         /* pages stuff */
 549         struct mlx5_nb          pg_nb;
 550         struct workqueue_struct *pg_wq;
 551         struct rb_root          page_root;
 552         int                     fw_pages;
 553         atomic_t                reg_pages;
 554         struct list_head        free_list;
 555         int                     vfs_pages;
 556         int                     peer_pf_pages;
 557
 558         struct mlx5_core_health health;
 559
 560         /* start: qp staff */
 561         struct mlx5_qp_table    qp_table;
 562         struct dentry          *qp_debugfs;
 563         struct dentry          *eq_debugfs;
 564         struct dentry          *cq_debugfs;
 565         struct dentry          *cmdif_debugfs;
 566         /* end: qp staff */
 567
 568         /* start: alloc staff */
 569         /* protect buffer alocation according to numa node */
 570         struct mutex            alloc_mutex;
 571         int                     numa_node;
 572
 573         struct mutex            pgdir_mutex;
 574         struct list_head        pgdir_list;
 575         /* end: alloc staff */
 576         struct dentry          *dbg_root;
 577
 578         struct list_head        dev_list;
 579         struct list_head        ctx_list;
 580         spinlock_t              ctx_lock;
 581         struct mlx5_events      *events;
 582
 583         struct mlx5_flow_steering *steering;
 584         struct mlx5_mpfs        *mpfs;
 585         struct mlx5_eswitch     *eswitch;
 586         struct mlx5_core_sriov  sriov;
 587         struct mlx5_lag         *lag;
 588         struct mlx5_devcom      *devcom;
 589         struct mlx5_core_roce   roce;
 590         struct mlx5_fc_stats            fc_stats;
 591         struct mlx5_rl_table            rl_table;
 592
 593         struct mlx5_bfreg_data          bfregs;
 594         struct mlx5_uars_page          *uar;
 595 };
 596
 597 enum mlx5_device_state {
 598         MLX5_DEVICE_STATE_UNINITIALIZED,
 599         MLX5_DEVICE_STATE_UP,
 600         MLX5_DEVICE_STATE_INTERNAL_ERROR,
 601 };
 602
 603 enum mlx5_interface_state {
 604         MLX5_INTERFACE_STATE_UP = BIT(0),
 605 };
 606
 607 enum mlx5_pci_status {
 608         MLX5_PCI_STATUS_DISABLED,
 609         MLX5_PCI_STATUS_ENABLED,
 610 };
 611
 612 enum mlx5_pagefault_type_flags {
 613         MLX5_PFAULT_REQUESTOR = 1 << 0,
 614         MLX5_PFAULT_WRITE     = 1 << 1,
 615         MLX5_PFAULT_RDMA      = 1 << 2,
 616 };
 617
 618 struct mlx5_td {
 619         /* protects tirs list changes while tirs refresh */
 620         struct mutex     list_lock;
 621         struct list_head tirs_list;
 622         u32              tdn;
 623 };
 624
 625 struct mlx5e_resources {
 626         u32                        pdn;
 627         struct mlx5_td             td;
 628         struct mlx5_core_mkey      mkey;
 629         struct mlx5_sq_bfreg       bfreg;
 630 };
 631
 632 enum mlx5_sw_icm_type {
 633         MLX5_SW_ICM_TYPE_STEERING,
 634         MLX5_SW_ICM_TYPE_HEADER_MODIFY,
 635 };
 636
 637 #define MLX5_MAX_RESERVED_GIDS 8
 638
 639 struct mlx5_rsvd_gids {
 640         unsigned int start;
 641         unsigned int count;
 642         struct ida ida;
 643 };
 644
 645 #define MAX_PIN_NUM     8
 646 struct mlx5_pps {
 647         u8                         pin_caps[MAX_PIN_NUM];
 648         struct work_struct         out_work;
 649         u64                        start[MAX_PIN_NUM];
 650         u8                         enabled;
 651 };
 652
 653 struct mlx5_clock {
 654         struct mlx5_core_dev      *mdev;
 655         struct mlx5_nb             pps_nb;
 656         seqlock_t                  lock;
 657         struct cyclecounter        cycles;
 658         struct timecounter         tc;
 659         struct hwtstamp_config     hwtstamp_config;
 660         u32                        nominal_c_mult;
 661         unsigned long              overflow_period;
 662         struct delayed_work        overflow_work;
 663         struct ptp_clock          *ptp;
 664         struct ptp_clock_info      ptp_info;
 665         struct mlx5_pps            pps_info;
 666 };
 667
 668 struct mlx5_dm;
 669 struct mlx5_fw_tracer;
 670 struct mlx5_vxlan;
 671 struct mlx5_geneve;
 672 struct mlx5_hv_vhca;
 673
 674 #define MLX5_LOG_SW_ICM_BLOCK_SIZE(dev) (MLX5_CAP_DEV_MEM(dev, log_sw_icm_alloc_granularity))
 675 #define MLX5_SW_ICM_BLOCK_SIZE(dev) (1 << MLX5_LOG_SW_ICM_BLOCK_SIZE(dev))
 676
 677 struct mlx5_core_dev {
 678         struct device *device;
 679         enum mlx5_coredev_type coredev_type;
 680         struct pci_dev         *pdev;
 681         /* sync pci state */
 682         struct mutex            pci_status_mutex;
 683         enum mlx5_pci_status    pci_status;
 684         u8                      rev_id;
 685         char                    board_id[MLX5_BOARD_ID_LEN];
 686         struct mlx5_cmd         cmd;
 687         struct mlx5_port_caps   port_caps[MLX5_MAX_PORTS];
 688         struct {
 689                 u32 hca_cur[MLX5_CAP_NUM][MLX5_UN_SZ_DW(hca_cap_union)];
 690                 u32 hca_max[MLX5_CAP_NUM][MLX5_UN_SZ_DW(hca_cap_union)];
 691                 u32 pcam[MLX5_ST_SZ_DW(pcam_reg)];
 692                 u32 mcam[MLX5_MCAM_REGS_NUM][MLX5_ST_SZ_DW(mcam_reg)];
 693                 u32 fpga[MLX5_ST_SZ_DW(fpga_cap)];
 694                 u32 qcam[MLX5_ST_SZ_DW(qcam_reg)];
 695                 u8  embedded_cpu;
 696         } caps;
 697         u64                     sys_image_guid;
 698         phys_addr_t             iseg_base;
 699         struct mlx5_init_seg __iomem *iseg;
 700         phys_addr_t             bar_addr;
 701         enum mlx5_device_state  state;
 702         /* sync interface state */
 703         struct mutex            intf_state_mutex;
 704         unsigned long           intf_state;
 705         struct mlx5_priv        priv;
 706         struct mlx5_profile     *profile;
 707         atomic_t                num_qps;
 708         u32                     issi;
 709         struct mlx5e_resources  mlx5e_res;
 710         struct mlx5_dm          *dm;
 711         struct mlx5_vxlan       *vxlan;
 712         struct mlx5_geneve      *geneve;
 713         struct {
 714                 struct mlx5_rsvd_gids   reserved_gids;
 715                 u32                     roce_en;
 716         } roce;
 717 #ifdef CONFIG_MLX5_FPGA
 718         struct mlx5_fpga_device *fpga;
 719 #endif
 720         struct mlx5_clock        clock;
 721         struct mlx5_ib_clock_info  *clock_info;
 722         struct mlx5_fw_tracer   *tracer;
 723         struct mlx5_rsc_dump    *rsc_dump;
 724         u32                      vsc_addr;
 725         struct mlx5_hv_vhca     *hv_vhca;
 726 };
 727
 728 struct mlx5_db {
 729         __be32                  *db;
 730         union {
 731                 struct mlx5_db_pgdir            *pgdir;
 732                 struct mlx5_ib_user_db_page     *user_page;
 733         }                       u;
 734         dma_addr_t              dma;
 735         int                     index;
 736 };
 737
 738 enum {
 739         MLX5_COMP_EQ_SIZE = 1024,
 740 };
 741
 742 enum {
 743         MLX5_PTYS_IB = 1 << 0,
 744         MLX5_PTYS_EN = 1 << 2,
 745 };
 746
 747 typedef void (*mlx5_cmd_cbk_t)(int status, void *context);
 748
 749 enum {
 750         MLX5_CMD_ENT_STATE_PENDING_COMP,
 751 };
 752
 753 struct mlx5_cmd_work_ent {
 754         unsigned long           state;
 755         struct mlx5_cmd_msg    *in;
 756         struct mlx5_cmd_msg    *out;
 757         void                   *uout;
 758         int                     uout_size;
 759         mlx5_cmd_cbk_t          callback;
 760         struct delayed_work     cb_timeout_work;
 761         void                   *context;
 762         int                     idx;
 763         struct completion       done;
 764         struct mlx5_cmd        *cmd;
 765         struct work_struct      work;
 766         struct mlx5_cmd_layout *lay;
 767         int                     ret;
 768         int                     page_queue;
 769         u8                      status;
 770         u8                      token;
 771         u64                     ts1;
 772         u64                     ts2;
 773         u16                     op;
 774         bool                    polling;
 775 };
 776
 777 struct mlx5_pas {
 778         u64     pa;
 779         u8      log_sz;
 780 };
 781
 782 enum phy_port_state {
 783         MLX5_AAA_111
 784 };
 785
 786 struct mlx5_hca_vport_context {
 787         u32                     field_select;
 788         bool                    sm_virt_aware;
 789         bool                    has_smi;
 790         bool                    has_raw;
 791         enum port_state_policy  policy;
 792         enum phy_port_state     phys_state;
 793         enum ib_port_state      vport_state;
 794         u8                      port_physical_state;
 795         u64                     sys_image_guid;
 796         u64                     port_guid;
 797         u64                     node_guid;
 798         u32                     cap_mask1;
 799         u32                     cap_mask1_perm;
 800         u16                     cap_mask2;
 801         u16                     cap_mask2_perm;
 802         u16                     lid;
 803         u8                      init_type_reply; /* bitmask: see ib spec 14.2.5.6 InitTypeReply */
 804         u8                      lmc;
 805         u8                      subnet_timeout;
 806         u16                     sm_lid;
 807         u8                      sm_sl;
 808         u16                     qkey_violation_counter;
 809         u16                     pkey_violation_counter;
 810         bool                    grh_required;
 811 };
 812
 813 static inline void *mlx5_buf_offset(struct mlx5_frag_buf *buf, int offset)
 814 {
 815                 return buf->frags->buf + offset;
 816 }
 817
 818 #define STRUCT_FIELD(header, field) \
 819         .struct_offset_bytes = offsetof(struct ib_unpacked_ ## header, field),      \
 820         .struct_size_bytes   = sizeof((struct ib_unpacked_ ## header *)0)->field
 821
 822 static inline struct mlx5_core_dev *pci2mlx5_core_dev(struct pci_dev *pdev)
 823 {
 824         return pci_get_drvdata(pdev);
 825 }
 826
 827 extern struct dentry *mlx5_debugfs_root;
 828
 829 static inline u16 fw_rev_maj(struct mlx5_core_dev *dev)
 830 {
 831         return ioread32be(&dev->iseg->fw_rev) & 0xffff;
 832 }
 833
 834 static inline u16 fw_rev_min(struct mlx5_core_dev *dev)
 835 {
 836         return ioread32be(&dev->iseg->fw_rev) >> 16;
 837 }
 838
 839 static inline u16 fw_rev_sub(struct mlx5_core_dev *dev)
 840 {
 841         return ioread32be(&dev->iseg->cmdif_rev_fw_sub) & 0xffff;
 842 }
 843
 844 static inline u16 cmdif_rev(struct mlx5_core_dev *dev)
 845 {
 846         return ioread32be(&dev->iseg->cmdif_rev_fw_sub) >> 16;
 847 }
 848
 849 static inline u32 mlx5_base_mkey(const u32 key)
 850 {
 851         return key & 0xffffff00u;
 852 }
 853
 854 static inline void mlx5_init_fbc_offset(struct mlx5_buf_list *frags,
 855                                         u8 log_stride, u8 log_sz,
 856                                         u16 strides_offset,
 857                                         struct mlx5_frag_buf_ctrl *fbc)
 858 {
 859         fbc->frags      = frags;
 860         fbc->log_stride = log_stride;
 861         fbc->log_sz     = log_sz;
 862         fbc->sz_m1      = (1 << fbc->log_sz) - 1;
 863         fbc->log_frag_strides = PAGE_SHIFT - fbc->log_stride;
 864         fbc->frag_sz_m1 = (1 << fbc->log_frag_strides) - 1;
 865         fbc->strides_offset = strides_offset;
 866 }
 867
 868 static inline void mlx5_init_fbc(struct mlx5_buf_list *frags,
 869                                  u8 log_stride, u8 log_sz,
 870                                  struct mlx5_frag_buf_ctrl *fbc)
 871 {
 872         mlx5_init_fbc_offset(frags, log_stride, log_sz, 0, fbc);
 873 }
 874
 875 static inline void *mlx5_frag_buf_get_wqe(struct mlx5_frag_buf_ctrl *fbc,
 876                                           u32 ix)
 877 {
 878         unsigned int frag;
 879
 880         ix  += fbc->strides_offset;
 881         frag = ix >> fbc->log_frag_strides;
 882
 883         return fbc->frags[frag].buf + ((fbc->frag_sz_m1 & ix) << fbc->log_stride);
 884 }
 885
 886 static inline u32
 887 mlx5_frag_buf_get_idx_last_contig_stride(struct mlx5_frag_buf_ctrl *fbc, u32 ix)
 888 {
 889         u32 last_frag_stride_idx = (ix + fbc->strides_offset) | fbc->frag_sz_m1;
 890
 891         return min_t(u32, last_frag_stride_idx - fbc->strides_offset, fbc->sz_m1);
 892 }
 893
 894 int mlx5_cmd_init(struct mlx5_core_dev *dev);
 895 void mlx5_cmd_cleanup(struct mlx5_core_dev *dev);
 896 void mlx5_cmd_use_events(struct mlx5_core_dev *dev);
 897 void mlx5_cmd_use_polling(struct mlx5_core_dev *dev);
 898
 899 struct mlx5_async_ctx {
 900         struct mlx5_core_dev *dev;
 901         atomic_t num_inflight;
 902         struct wait_queue_head wait;
 903 };
 904
 905 struct mlx5_async_work;
 906
 907 typedef void (*mlx5_async_cbk_t)(int status, struct mlx5_async_work *context);
 908
 909 struct mlx5_async_work {
 910         struct mlx5_async_ctx *ctx;
 911         mlx5_async_cbk_t user_callback;
 912 };
 913
 914 void mlx5_cmd_init_async_ctx(struct mlx5_core_dev *dev,
 915                              struct mlx5_async_ctx *ctx);
 916 void mlx5_cmd_cleanup_async_ctx(struct mlx5_async_ctx *ctx);
 917 int mlx5_cmd_exec_cb(struct mlx5_async_ctx *ctx, void *in, int in_size,
 918                      void *out, int out_size, mlx5_async_cbk_t callback,
 919                      struct mlx5_async_work *work);
 920
 921 int mlx5_cmd_exec(struct mlx5_core_dev *dev, void *in, int in_size, void *out,
 922                   int out_size);
 923 int mlx5_cmd_exec_polling(struct mlx5_core_dev *dev, void *in, int in_size,
 924                           void *out, int out_size);
 925 void mlx5_cmd_mbox_status(void *out, u8 *status, u32 *syndrome);
 926
 927 int mlx5_core_get_caps(struct mlx5_core_dev *dev, enum mlx5_cap_type cap_type);
 928 int mlx5_cmd_alloc_uar(struct mlx5_core_dev *dev, u32 *uarn);
 929 int mlx5_cmd_free_uar(struct mlx5_core_dev *dev, u32 uarn);
 930 void mlx5_health_flush(struct mlx5_core_dev *dev);
 931 void mlx5_health_cleanup(struct mlx5_core_dev *dev);
 932 int mlx5_health_init(struct mlx5_core_dev *dev);
 933 void mlx5_start_health_poll(struct mlx5_core_dev *dev);
 934 void mlx5_stop_health_poll(struct mlx5_core_dev *dev, bool disable_health);
 935 void mlx5_drain_health_wq(struct mlx5_core_dev *dev);
 936 void mlx5_trigger_health_work(struct mlx5_core_dev *dev);
 937 int mlx5_buf_alloc(struct mlx5_core_dev *dev,
 938                    int size, struct mlx5_frag_buf *buf);
 939 void mlx5_buf_free(struct mlx5_core_dev *dev, struct mlx5_frag_buf *buf);
 940 int mlx5_frag_buf_alloc_node(struct mlx5_core_dev *dev, int size,
 941                              struct mlx5_frag_buf *buf, int node);
 942 void mlx5_frag_buf_free(struct mlx5_core_dev *dev, struct mlx5_frag_buf *buf);
 943 struct mlx5_cmd_mailbox *mlx5_alloc_cmd_mailbox_chain(struct mlx5_core_dev *dev,
 944                                                       gfp_t flags, int npages);
 945 void mlx5_free_cmd_mailbox_chain(struct mlx5_core_dev *dev,
 946                                  struct mlx5_cmd_mailbox *head);
 947 int mlx5_core_create_mkey(struct mlx5_core_dev *dev,
 948                           struct mlx5_core_mkey *mkey,
 949                           u32 *in, int inlen);
 950 int mlx5_core_destroy_mkey(struct mlx5_core_dev *dev,
 951                            struct mlx5_core_mkey *mkey);
 952 int mlx5_core_query_mkey(struct mlx5_core_dev *dev, struct mlx5_core_mkey *mkey,
 953                          u32 *out, int outlen);
 954 int mlx5_core_alloc_pd(struct mlx5_core_dev *dev, u32 *pdn);
 955 int mlx5_core_dealloc_pd(struct mlx5_core_dev *dev, u32 pdn);
 956 int mlx5_pagealloc_init(struct mlx5_core_dev *dev);
 957 void mlx5_pagealloc_cleanup(struct mlx5_core_dev *dev);
 958 void mlx5_pagealloc_start(struct mlx5_core_dev *dev);
 959 void mlx5_pagealloc_stop(struct mlx5_core_dev *dev);
 960 void mlx5_core_req_pages_handler(struct mlx5_core_dev *dev, u16 func_id,
 961                                  s32 npages, bool ec_function);
 962 int mlx5_satisfy_startup_pages(struct mlx5_core_dev *dev, int boot);
 963 int mlx5_reclaim_startup_pages(struct mlx5_core_dev *dev);
 964 void mlx5_register_debugfs(void);
 965 void mlx5_unregister_debugfs(void);
 966
 967 void mlx5_fill_page_array(struct mlx5_frag_buf *buf, __be64 *pas);
 968 void mlx5_fill_page_frag_array(struct mlx5_frag_buf *frag_buf, __be64 *pas);
 969 int mlx5_vector2eqn(struct mlx5_core_dev *dev, int vector, int *eqn,
 970                     unsigned int *irqn);
 971 int mlx5_core_attach_mcg(struct mlx5_core_dev *dev, union ib_gid *mgid, u32 qpn);
 972 int mlx5_core_detach_mcg(struct mlx5_core_dev *dev, union ib_gid *mgid, u32 qpn);
 973
 974 void mlx5_qp_debugfs_init(struct mlx5_core_dev *dev);
 975 void mlx5_qp_debugfs_cleanup(struct mlx5_core_dev *dev);
 976 int mlx5_core_access_reg(struct mlx5_core_dev *dev, void *data_in,
 977                          int size_in, void *data_out, int size_out,
 978                          u16 reg_num, int arg, int write);
 979
 980 int mlx5_db_alloc(struct mlx5_core_dev *dev, struct mlx5_db *db);
 981 int mlx5_db_alloc_node(struct mlx5_core_dev *dev, struct mlx5_db *db,
 982                        int node);
 983 void mlx5_db_free(struct mlx5_core_dev *dev, struct mlx5_db *db);
 984
 985 const char *mlx5_command_str(int command);
 986 void mlx5_cmdif_debugfs_init(struct mlx5_core_dev *dev);
 987 void mlx5_cmdif_debugfs_cleanup(struct mlx5_core_dev *dev);
 988 int mlx5_core_create_psv(struct mlx5_core_dev *dev, u32 pdn,
 989                          int npsvs, u32 *sig_index);
 990 int mlx5_core_destroy_psv(struct mlx5_core_dev *dev, int psv_num);
 991 void mlx5_core_put_rsc(struct mlx5_core_rsc_common *common);
 992 int mlx5_query_odp_caps(struct mlx5_core_dev *dev,
 993                         struct mlx5_odp_caps *odp_caps);
 994 int mlx5_core_query_ib_ppcnt(struct mlx5_core_dev *dev,
 995                              u8 port_num, void *out, size_t sz);
 996
 997 int mlx5_init_rl_table(struct mlx5_core_dev *dev);
 998 void mlx5_cleanup_rl_table(struct mlx5_core_dev *dev);
 999 int mlx5_rl_add_rate(struct mlx5_core_dev *dev, u16 *index,
1000                      struct mlx5_rate_limit *rl);
1001 void mlx5_rl_remove_rate(struct mlx5_core_dev *dev, struct mlx5_rate_limit *rl);
1002 bool mlx5_rl_is_in_range(struct mlx5_core_dev *dev, u32 rate);
1003 int mlx5_rl_add_rate_raw(struct mlx5_core_dev *dev, void *rl_in, u16 uid,
1004                          bool dedicated_entry, u16 *index);
1005 void mlx5_rl_remove_rate_raw(struct mlx5_core_dev *dev, u16 index);
1006 bool mlx5_rl_are_equal(struct mlx5_rate_limit *rl_0,
1007                        struct mlx5_rate_limit *rl_1);
1008 int mlx5_alloc_bfreg(struct mlx5_core_dev *mdev, struct mlx5_sq_bfreg *bfreg,
1009                      bool map_wc, bool fast_path);
1010 void mlx5_free_bfreg(struct mlx5_core_dev *mdev, struct mlx5_sq_bfreg *bfreg);
1011
1012 unsigned int mlx5_comp_vectors_count(struct mlx5_core_dev *dev);
1013 struct cpumask *
1014 mlx5_comp_irq_get_affinity_mask(struct mlx5_core_dev *dev, int vector);
1015 unsigned int mlx5_core_reserved_gids_count(struct mlx5_core_dev *dev);
1016 int mlx5_core_roce_gid_set(struct mlx5_core_dev *dev, unsigned int index,
1017                            u8 roce_version, u8 roce_l3_type, const u8 *gid,
1018                            const u8 *mac, bool vlan, u16 vlan_id, u8 port_num);
1019
1020 static inline int fw_initializing(struct mlx5_core_dev *dev)
1021 {
1022         return ioread32be(&dev->iseg->initializing) >> 31;
1023 }
1024
1025 static inline u32 mlx5_mkey_to_idx(u32 mkey)
1026 {
1027         return mkey >> 8;
1028 }
1029
1030 static inline u32 mlx5_idx_to_mkey(u32 mkey_idx)
1031 {
1032         return mkey_idx << 8;
1033 }
1034
1035 static inline u8 mlx5_mkey_variant(u32 mkey)
1036 {
1037         return mkey & 0xff;
1038 }
1039
1040 enum {
1041         MLX5_PROF_MASK_QP_SIZE          = (u64)1 << 0,
1042         MLX5_PROF_MASK_MR_CACHE         = (u64)1 << 1,
1043 };
1044
1045 enum {
1046         MR_CACHE_LAST_STD_ENTRY = 20,
1047         MLX5_IMR_MTT_CACHE_ENTRY,
1048         MLX5_IMR_KSM_CACHE_ENTRY,
1049         MAX_MR_CACHE_ENTRIES
1050 };
1051
1052 enum {
1053         MLX5_INTERFACE_PROTOCOL_IB  = 0,
1054         MLX5_INTERFACE_PROTOCOL_ETH = 1,
1055 };
1056
1057 struct mlx5_interface {
1058         void *                  (*add)(struct mlx5_core_dev *dev);
1059         void                    (*remove)(struct mlx5_core_dev *dev, void *context);
1060         int                     (*attach)(struct mlx5_core_dev *dev, void *context);
1061         void                    (*detach)(struct mlx5_core_dev *dev, void *context);
1062         int                     protocol;
1063         struct list_head        list;
1064 };
1065
1066 int mlx5_register_interface(struct mlx5_interface *intf);
1067 void mlx5_unregister_interface(struct mlx5_interface *intf);
1068 int mlx5_notifier_register(struct mlx5_core_dev *dev, struct notifier_block *nb);
1069 int mlx5_notifier_unregister(struct mlx5_core_dev *dev, struct notifier_block *nb);
1070 int mlx5_eq_notifier_register(struct mlx5_core_dev *dev, struct mlx5_nb *nb);
1071 int mlx5_eq_notifier_unregister(struct mlx5_core_dev *dev, struct mlx5_nb *nb);
1072
1073 int mlx5_core_query_vendor_id(struct mlx5_core_dev *mdev, u32 *vendor_id);
1074
1075 int mlx5_cmd_create_vport_lag(struct mlx5_core_dev *dev);
1076 int mlx5_cmd_destroy_vport_lag(struct mlx5_core_dev *dev);
1077 bool mlx5_lag_is_roce(struct mlx5_core_dev *dev);
1078 bool mlx5_lag_is_sriov(struct mlx5_core_dev *dev);
1079 bool mlx5_lag_is_multipath(struct mlx5_core_dev *dev);
1080 bool mlx5_lag_is_active(struct mlx5_core_dev *dev);
1081 struct net_device *mlx5_lag_get_roce_netdev(struct mlx5_core_dev *dev);
1082 int mlx5_lag_query_cong_counters(struct mlx5_core_dev *dev,
1083                                  u64 *values,
1084                                  int num_counters,
1085                                  size_t *offsets);
1086 struct mlx5_uars_page *mlx5_get_uars_page(struct mlx5_core_dev *mdev);
1087 void mlx5_put_uars_page(struct mlx5_core_dev *mdev, struct mlx5_uars_page *up);
1088 int mlx5_dm_sw_icm_alloc(struct mlx5_core_dev *dev, enum mlx5_sw_icm_type type,
1089                          u64 length, u16 uid, phys_addr_t *addr, u32 *obj_id);
1090 int mlx5_dm_sw_icm_dealloc(struct mlx5_core_dev *dev, enum mlx5_sw_icm_type type,
1091                            u64 length, u16 uid, phys_addr_t addr, u32 obj_id);
1092
1093 #ifdef CONFIG_MLX5_CORE_IPOIB
1094 struct net_device *mlx5_rdma_netdev_alloc(struct mlx5_core_dev *mdev,
1095                                           struct ib_device *ibdev,
1096                                           const char *name,
1097                                           void (*setup)(struct net_device *));
1098 #endif /* CONFIG_MLX5_CORE_IPOIB */
1099 int mlx5_rdma_rn_get_params(struct mlx5_core_dev *mdev,
1100                             struct ib_device *device,
1101                             struct rdma_netdev_alloc_params *params);
1102
1103 struct mlx5_profile {
1104         u64     mask;
1105         u8      log_max_qp;
1106         struct {
1107                 int     size;
1108                 int     limit;
1109         } mr_cache[MAX_MR_CACHE_ENTRIES];
1110 };
1111
1112 enum {
1113         MLX5_PCI_DEV_IS_VF              = 1 << 0,
1114 };
1115
1116 static inline bool mlx5_core_is_pf(const struct mlx5_core_dev *dev)
1117 {
1118         return dev->coredev_type == MLX5_COREDEV_PF;
1119 }
1120
1121 static inline bool mlx5_core_is_vf(const struct mlx5_core_dev *dev)
1122 {
1123         return dev->coredev_type == MLX5_COREDEV_VF;
1124 }
1125
1126 static inline bool mlx5_core_is_ecpf(struct mlx5_core_dev *dev)
1127 {
1128         return dev->caps.embedded_cpu;
1129 }
1130
1131 static inline bool
1132 mlx5_core_is_ecpf_esw_manager(const struct mlx5_core_dev *dev)
1133 {
1134         return dev->caps.embedded_cpu && MLX5_CAP_GEN(dev, eswitch_manager);
1135 }
1136
1137 static inline bool mlx5_ecpf_vport_exists(const struct mlx5_core_dev *dev)
1138 {
1139         return mlx5_core_is_pf(dev) && MLX5_CAP_ESW(dev, ecpf_vport_exists);
1140 }
1141
1142 static inline u16 mlx5_core_max_vfs(const struct mlx5_core_dev *dev)
1143 {
1144         return dev->priv.sriov.max_vfs;
1145 }
1146
1147 static inline int mlx5_get_gid_table_len(u16 param)
1148 {
1149         if (param > 4) {
1150                 pr_warn("gid table length is zero\n");
1151                 return 0;
1152         }
1153
1154         return 8 * (1 << param);
1155 }
1156
1157 static inline bool mlx5_rl_is_supported(struct mlx5_core_dev *dev)
1158 {
1159         return !!(dev->priv.rl_table.max_size);
1160 }
1161
1162 static inline int mlx5_core_is_mp_slave(struct mlx5_core_dev *dev)
1163 {
1164         return MLX5_CAP_GEN(dev, affiliate_nic_vport_criteria) &&
1165                MLX5_CAP_GEN(dev, num_vhca_ports) <= 1;
1166 }
1167
1168 static inline int mlx5_core_is_mp_master(struct mlx5_core_dev *dev)
1169 {
1170         return MLX5_CAP_GEN(dev, num_vhca_ports) > 1;
1171 }
1172
1173 static inline int mlx5_core_mp_enabled(struct mlx5_core_dev *dev)
1174 {
1175         return mlx5_core_is_mp_slave(dev) ||
1176                mlx5_core_is_mp_master(dev);
1177 }
1178
1179 static inline int mlx5_core_native_port_num(struct mlx5_core_dev *dev)
1180 {
1181         if (!mlx5_core_mp_enabled(dev))
1182                 return 1;
1183
1184         return MLX5_CAP_GEN(dev, native_port_num);
1185 }
1186
1187 enum {
1188         MLX5_TRIGGERED_CMD_COMP = (u64)1 << 32,
1189 };
1190
1191 static inline bool mlx5_is_roce_enabled(struct mlx5_core_dev *dev)
1192 {
1193         struct devlink *devlink = priv_to_devlink(dev);
1194         union devlink_param_value val;
1195
1196         devlink_param_driverinit_value_get(devlink,
1197                                            DEVLINK_PARAM_GENERIC_ID_ENABLE_ROCE,
1198                                            &val);
1199         return val.vbool;
1200 }
1201
1202 #endif /* MLX5_DRIVER_H */