include/linux/mfd/ti_am335x_tscadc.h

   1 /* SPDX-License-Identifier: GPL-2.0-only */
   2 /*
   3  * TI Touch Screen / ADC MFD driver
   4  *
   5  * Copyright (C) 2012 Texas Instruments Incorporated - https://www.ti.com/
   6  */
   7
   8 #ifndef __LINUX_TI_AM335X_TSCADC_MFD_H
   9 #define __LINUX_TI_AM335X_TSCADC_MFD_H
  10
  11 #include <linux/bitfield.h>
  12 #include <linux/mfd/core.h>
  13 #include <linux/units.h>
  14
  15 #define REG_RAWIRQSTATUS        0x024
  16 #define REG_IRQSTATUS           0x028
  17 #define REG_IRQENABLE           0x02C
  18 #define REG_IRQCLR              0x030
  19 #define REG_IRQWAKEUP           0x034
  20 #define REG_DMAENABLE_SET       0x038
  21 #define REG_DMAENABLE_CLEAR     0x03c
  22 #define REG_CTRL                0x040
  23 #define REG_ADCFSM              0x044
  24 #define REG_CLKDIV              0x04C
  25 #define REG_SE                  0x054
  26 #define REG_IDLECONFIG          0x058
  27 #define REG_CHARGECONFIG        0x05C
  28 #define REG_CHARGEDELAY         0x060
  29 #define REG_STEPCONFIG(n)       (0x64 + ((n) * 8))
  30 #define REG_STEPDELAY(n)        (0x68 + ((n) * 8))
  31 #define REG_FIFO0CNT            0xE4
  32 #define REG_FIFO0THR            0xE8
  33 #define REG_FIFO1CNT            0xF0
  34 #define REG_FIFO1THR            0xF4
  35 #define REG_DMA1REQ             0xF8
  36 #define REG_FIFO0               0x100
  37 #define REG_FIFO1               0x200
  38
  39 /*      Register Bitfields      */
  40 /* IRQ wakeup enable */
  41 #define IRQWKUP_ENB             BIT(0)
  42
  43 /* IRQ enable */
  44 #define IRQENB_HW_PEN           BIT(0)
  45 #define IRQENB_EOS              BIT(1)
  46 #define IRQENB_FIFO0THRES       BIT(2)
  47 #define IRQENB_FIFO0OVRRUN      BIT(3)
  48 #define IRQENB_FIFO0UNDRFLW     BIT(4)
  49 #define IRQENB_FIFO1THRES       BIT(5)
  50 #define IRQENB_FIFO1OVRRUN      BIT(6)
  51 #define IRQENB_FIFO1UNDRFLW     BIT(7)
  52 #define IRQENB_PENUP            BIT(9)
  53
  54 /* Step Configuration */
  55 #define STEPCONFIG_MODE(val)    FIELD_PREP(GENMASK(1, 0), (val))
  56 #define STEPCONFIG_MODE_SWCNT   STEPCONFIG_MODE(1)
  57 #define STEPCONFIG_MODE_HWSYNC  STEPCONFIG_MODE(2)
  58 #define STEPCONFIG_AVG(val)     FIELD_PREP(GENMASK(4, 2), (val))
  59 #define STEPCONFIG_AVG_16       STEPCONFIG_AVG(4)
  60 #define STEPCONFIG_XPP          BIT(5)
  61 #define STEPCONFIG_XNN          BIT(6)
  62 #define STEPCONFIG_YPP          BIT(7)
  63 #define STEPCONFIG_YNN          BIT(8)
  64 #define STEPCONFIG_XNP          BIT(9)
  65 #define STEPCONFIG_YPN          BIT(10)
  66 #define STEPCONFIG_RFP(val)     FIELD_PREP(GENMASK(13, 12), (val))
  67 #define STEPCONFIG_RFP_VREFP    STEPCONFIG_RFP(3)
  68 #define STEPCONFIG_INM(val)     FIELD_PREP(GENMASK(18, 15), (val))
  69 #define STEPCONFIG_INM_ADCREFM  STEPCONFIG_INM(8)
  70 #define STEPCONFIG_INP(val)     FIELD_PREP(GENMASK(22, 19), (val))
  71 #define STEPCONFIG_INP_AN4      STEPCONFIG_INP(4)
  72 #define STEPCONFIG_INP_ADCREFM  STEPCONFIG_INP(8)
  73 #define STEPCONFIG_FIFO1        BIT(26)
  74 #define STEPCONFIG_RFM(val)     FIELD_PREP(GENMASK(24, 23), (val))
  75 #define STEPCONFIG_RFM_VREFN    STEPCONFIG_RFM(3)
  76
  77 /* Delay register */
  78 #define STEPDELAY_OPEN(val)     FIELD_PREP(GENMASK(17, 0), (val))
  79 #define STEPCONFIG_OPENDLY      STEPDELAY_OPEN(0x098)
  80 #define STEPCONFIG_MAX_OPENDLY  GENMASK(17, 0)
  81 #define STEPDELAY_SAMPLE(val)   FIELD_PREP(GENMASK(31, 24), (val))
  82 #define STEPCONFIG_SAMPLEDLY    STEPDELAY_SAMPLE(0)
  83 #define STEPCONFIG_MAX_SAMPLE   GENMASK(7, 0)
  84
  85 /* Charge Config */
  86 #define STEPCHARGE_RFP(val)     FIELD_PREP(GENMASK(14, 12), (val))
  87 #define STEPCHARGE_RFP_XPUL     STEPCHARGE_RFP(1)
  88 #define STEPCHARGE_INM(val)     FIELD_PREP(GENMASK(18, 15), (val))
  89 #define STEPCHARGE_INM_AN1      STEPCHARGE_INM(1)
  90 #define STEPCHARGE_INP(val)     FIELD_PREP(GENMASK(22, 19), (val))
  91 #define STEPCHARGE_RFM(val)     FIELD_PREP(GENMASK(24, 23), (val))
  92 #define STEPCHARGE_RFM_XNUR     STEPCHARGE_RFM(1)
  93
  94 /* Charge delay */
  95 #define CHARGEDLY_OPEN(val)     FIELD_PREP(GENMASK(17, 0), (val))
  96 #define CHARGEDLY_OPENDLY       CHARGEDLY_OPEN(0x400)
  97
  98 /* Control register */
  99 #define CNTRLREG_TSCSSENB       BIT(0)
 100 #define CNTRLREG_STEPID         BIT(1)
 101 #define CNTRLREG_STEPCONFIGWRT  BIT(2)
 102 #define CNTRLREG_POWERDOWN      BIT(4)
 103 #define CNTRLREG_AFE_CTRL(val)  FIELD_PREP(GENMASK(6, 5), (val))
 104 #define CNTRLREG_4WIRE          CNTRLREG_AFE_CTRL(1)
 105 #define CNTRLREG_5WIRE          CNTRLREG_AFE_CTRL(2)
 106 #define CNTRLREG_8WIRE          CNTRLREG_AFE_CTRL(3)
 107 #define CNTRLREG_TSCENB         BIT(7)
 108
 109 /* FIFO READ Register */
 110 #define FIFOREAD_DATA_MASK      GENMASK(11, 0)
 111 #define FIFOREAD_CHNLID_MASK    GENMASK(19, 16)
 112
 113 /* DMA ENABLE/CLEAR Register */
 114 #define DMA_FIFO0               BIT(0)
 115 #define DMA_FIFO1               BIT(1)
 116
 117 /* Sequencer Status */
 118 #define SEQ_STATUS              BIT(5)
 119 #define CHARGE_STEP             0x11
 120
 121 #define ADC_CLK                 (3 * HZ_PER_MHZ)
 122 #define TOTAL_STEPS             16
 123 #define TOTAL_CHANNELS          8
 124 #define FIFO1_THRESHOLD         19
 125
 126 /*
 127  * time in us for processing a single channel, calculated as follows:
 128  *
 129  * max num cycles = open delay + (sample delay + conv time) * averaging
 130  *
 131  * max num cycles: 262143 + (255 + 13) * 16 = 266431
 132  *
 133  * clock frequency: 26MHz / 8 = 3.25MHz
 134  * clock period: 1 / 3.25MHz = 308ns
 135  *
 136  * max processing time: 266431 * 308ns = 83ms(approx)
 137  */
 138 #define IDLE_TIMEOUT            83 /* milliseconds */
 139
 140 #define TSCADC_CELLS            2
 141
 142 struct ti_tscadc_data {
 143         char *adc_feature_name;
 144         char *adc_feature_compatible;
 145         char *secondary_feature_name;
 146         char *secondary_feature_compatible;
 147         unsigned int target_clk_rate;
 148 };
 149
 150 struct ti_tscadc_dev {
 151         struct device *dev;
 152         struct regmap *regmap;
 153         void __iomem *tscadc_base;
 154         phys_addr_t tscadc_phys_base;
 155         const struct ti_tscadc_data *data;
 156         int irq;
 157         struct mfd_cell cells[TSCADC_CELLS];
 158         u32 ctrl;
 159         u32 reg_se_cache;
 160         bool adc_waiting;
 161         bool adc_in_use;
 162         wait_queue_head_t reg_se_wait;
 163         spinlock_t reg_lock;
 164         unsigned int clk_div;
 165
 166         /* tsc device */
 167         struct titsc *tsc;
 168
 169         /* adc device */
 170         struct adc_device *adc;
 171 };
 172
 173 static inline struct ti_tscadc_dev *ti_tscadc_dev_get(struct platform_device *p)
 174 {
 175         struct ti_tscadc_dev **tscadc_dev = p->dev.platform_data;
 176
 177         return *tscadc_dev;
 178 }
 179
 180 void am335x_tsc_se_set_cache(struct ti_tscadc_dev *tsadc, u32 val);
 181 void am335x_tsc_se_set_once(struct ti_tscadc_dev *tsadc, u32 val);
 182 void am335x_tsc_se_clr(struct ti_tscadc_dev *tsadc, u32 val);
 183 void am335x_tsc_se_adc_done(struct ti_tscadc_dev *tsadc);
 184
 185 #endif