include/dt-bindings/clock/exynos7885.h

   1 /* SPDX-License-Identifier: (GPL-2.0-only OR BSD-2-Clause) */
   2 /*
   3  * Copyright (c) 2021 Dávid Virág
   4  *
   5  * Device Tree binding constants for Exynos7885 clock controller.
   6  */
   7
   8 #ifndef _DT_BINDINGS_CLOCK_EXYNOS_7885_H
   9 #define _DT_BINDINGS_CLOCK_EXYNOS_7885_H
  10
  11 /* CMU_TOP */
  12 #define CLK_FOUT_SHARED0_PLL            1
  13 #define CLK_FOUT_SHARED1_PLL            2
  14 #define CLK_DOUT_SHARED0_DIV2           3
  15 #define CLK_DOUT_SHARED0_DIV3           4
  16 #define CLK_DOUT_SHARED0_DIV4           5
  17 #define CLK_DOUT_SHARED0_DIV5           6
  18 #define CLK_DOUT_SHARED1_DIV2           7
  19 #define CLK_DOUT_SHARED1_DIV3           8
  20 #define CLK_DOUT_SHARED1_DIV4           9
  21 #define CLK_MOUT_CORE_BUS               10
  22 #define CLK_MOUT_CORE_CCI               11
  23 #define CLK_MOUT_CORE_G3D               12
  24 #define CLK_DOUT_CORE_BUS               13
  25 #define CLK_DOUT_CORE_CCI               14
  26 #define CLK_DOUT_CORE_G3D               15
  27 #define CLK_GOUT_CORE_BUS               16
  28 #define CLK_GOUT_CORE_CCI               17
  29 #define CLK_GOUT_CORE_G3D               18
  30 #define CLK_MOUT_PERI_BUS               19
  31 #define CLK_MOUT_PERI_SPI0              20
  32 #define CLK_MOUT_PERI_SPI1              21
  33 #define CLK_MOUT_PERI_UART0             22
  34 #define CLK_MOUT_PERI_UART1             23
  35 #define CLK_MOUT_PERI_UART2             24
  36 #define CLK_MOUT_PERI_USI0              25
  37 #define CLK_MOUT_PERI_USI1              26
  38 #define CLK_MOUT_PERI_USI2              27
  39 #define CLK_DOUT_PERI_BUS               28
  40 #define CLK_DOUT_PERI_SPI0              29
  41 #define CLK_DOUT_PERI_SPI1              30
  42 #define CLK_DOUT_PERI_UART0             31
  43 #define CLK_DOUT_PERI_UART1             32
  44 #define CLK_DOUT_PERI_UART2             33
  45 #define CLK_DOUT_PERI_USI0              34
  46 #define CLK_DOUT_PERI_USI1              35
  47 #define CLK_DOUT_PERI_USI2              36
  48 #define CLK_GOUT_PERI_BUS               37
  49 #define CLK_GOUT_PERI_SPI0              38
  50 #define CLK_GOUT_PERI_SPI1              39
  51 #define CLK_GOUT_PERI_UART0             40
  52 #define CLK_GOUT_PERI_UART1             41
  53 #define CLK_GOUT_PERI_UART2             42
  54 #define CLK_GOUT_PERI_USI0              43
  55 #define CLK_GOUT_PERI_USI1              44
  56 #define CLK_GOUT_PERI_USI2              45
  57 #define TOP_NR_CLK                      46
  58
  59 /* CMU_CORE */
  60 #define CLK_MOUT_CORE_BUS_USER          1
  61 #define CLK_MOUT_CORE_CCI_USER          2
  62 #define CLK_MOUT_CORE_G3D_USER          3
  63 #define CLK_MOUT_CORE_GIC               4
  64 #define CLK_DOUT_CORE_BUSP              5
  65 #define CLK_GOUT_CCI_ACLK               6
  66 #define CLK_GOUT_GIC400_CLK             7
  67 #define CORE_NR_CLK                     8
  68
  69 /* CMU_PERI */
  70 #define CLK_MOUT_PERI_BUS_USER          1
  71 #define CLK_MOUT_PERI_SPI0_USER         2
  72 #define CLK_MOUT_PERI_SPI1_USER         3
  73 #define CLK_MOUT_PERI_UART0_USER        4
  74 #define CLK_MOUT_PERI_UART1_USER        5
  75 #define CLK_MOUT_PERI_UART2_USER        6
  76 #define CLK_MOUT_PERI_USI0_USER         7
  77 #define CLK_MOUT_PERI_USI1_USER         8
  78 #define CLK_MOUT_PERI_USI2_USER         9
  79 #define CLK_GOUT_GPIO_TOP_PCLK          10
  80 #define CLK_GOUT_HSI2C0_PCLK            11
  81 #define CLK_GOUT_HSI2C1_PCLK            12
  82 #define CLK_GOUT_HSI2C2_PCLK            13
  83 #define CLK_GOUT_HSI2C3_PCLK            14
  84 #define CLK_GOUT_I2C0_PCLK              15
  85 #define CLK_GOUT_I2C1_PCLK              16
  86 #define CLK_GOUT_I2C2_PCLK              17
  87 #define CLK_GOUT_I2C3_PCLK              18
  88 #define CLK_GOUT_I2C4_PCLK              19
  89 #define CLK_GOUT_I2C5_PCLK              20
  90 #define CLK_GOUT_I2C6_PCLK              21
  91 #define CLK_GOUT_I2C7_PCLK              22
  92 #define CLK_GOUT_PWM_MOTOR_PCLK         23
  93 #define CLK_GOUT_SPI0_PCLK              24
  94 #define CLK_GOUT_SPI0_EXT_CLK           25
  95 #define CLK_GOUT_SPI1_PCLK              26
  96 #define CLK_GOUT_SPI1_EXT_CLK           27
  97 #define CLK_GOUT_UART0_EXT_UCLK         28
  98 #define CLK_GOUT_UART0_PCLK             29
  99 #define CLK_GOUT_UART1_EXT_UCLK         30
 100 #define CLK_GOUT_UART1_PCLK             31
 101 #define CLK_GOUT_UART2_EXT_UCLK         32
 102 #define CLK_GOUT_UART2_PCLK             33
 103 #define CLK_GOUT_USI0_PCLK              34
 104 #define CLK_GOUT_USI0_SCLK              35
 105 #define CLK_GOUT_USI1_PCLK              36
 106 #define CLK_GOUT_USI1_SCLK              37
 107 #define CLK_GOUT_USI2_PCLK              38
 108 #define CLK_GOUT_USI2_SCLK              39
 109 #define CLK_GOUT_MCT_PCLK               40
 110 #define CLK_GOUT_SYSREG_PERI_PCLK       41
 111 #define CLK_GOUT_WDT0_PCLK              42
 112 #define CLK_GOUT_WDT1_PCLK              43
 113 #define PERI_NR_CLK                     44
 114
 115 #endif /* _DT_BINDINGS_CLOCK_EXYNOS_7885_H */