drivers/usb/host/xhci.h

   1 // SPDX-License-Identifier: GPL-2.0
   2
   3 /*
   4  * xHCI host controller driver
   5  *
   6  * Copyright (C) 2008 Intel Corp.
   7  *
   8  * Author: Sarah Sharp
   9  * Some code borrowed from the Linux EHCI driver.
  10  */
  11
  12 #ifndef __LINUX_XHCI_HCD_H
  13 #define __LINUX_XHCI_HCD_H
  14
  15 #include <linux/usb.h>
  16 #include <linux/timer.h>
  17 #include <linux/kernel.h>
  18 #include <linux/usb/hcd.h>
  19 #include <linux/io-64-nonatomic-lo-hi.h>
  20
  21 /* Code sharing between pci-quirks and xhci hcd */
  22 #include        "xhci-ext-caps.h"
  23 #include "pci-quirks.h"
  24
  25 /* xHCI PCI Configuration Registers */
  26 #define XHCI_SBRN_OFFSET        (0x60)
  27
  28 /* Max number of USB devices for any host controller - limit in section 6.1 */
  29 #define MAX_HC_SLOTS            256
  30 /* Section 5.3.3 - MaxPorts */
  31 #define MAX_HC_PORTS            127
  32
  33 /*
  34  * xHCI register interface.
  35  * This corresponds to the eXtensible Host Controller Interface (xHCI)
  36  * Revision 0.95 specification
  37  */
  38
  39 /**
  40  * struct xhci_cap_regs - xHCI Host Controller Capability Registers.
  41  * @hc_capbase:         length of the capabilities register and HC version number
  42  * @hcs_params1:        HCSPARAMS1 - Structural Parameters 1
  43  * @hcs_params2:        HCSPARAMS2 - Structural Parameters 2
  44  * @hcs_params3:        HCSPARAMS3 - Structural Parameters 3
  45  * @hcc_params:         HCCPARAMS - Capability Parameters
  46  * @db_off:             DBOFF - Doorbell array offset
  47  * @run_regs_off:       RTSOFF - Runtime register space offset
  48  * @hcc_params2:        HCCPARAMS2 Capability Parameters 2, xhci 1.1 only
  49  */
  50 struct xhci_cap_regs {
  51         __le32  hc_capbase;
  52         __le32  hcs_params1;
  53         __le32  hcs_params2;
  54         __le32  hcs_params3;
  55         __le32  hcc_params;
  56         __le32  db_off;
  57         __le32  run_regs_off;
  58         __le32  hcc_params2; /* xhci 1.1 */
  59         /* Reserved up to (CAPLENGTH - 0x1C) */
  60 };
  61
  62 /* hc_capbase bitmasks */
  63 /* bits 7:0 - how long is the Capabilities register */
  64 #define HC_LENGTH(p)            XHCI_HC_LENGTH(p)
  65 /* bits 31:16   */
  66 #define HC_VERSION(p)           (((p) >> 16) & 0xffff)
  67
  68 /* HCSPARAMS1 - hcs_params1 - bitmasks */
  69 /* bits 0:7, Max Device Slots */
  70 #define HCS_MAX_SLOTS(p)        (((p) >> 0) & 0xff)
  71 #define HCS_SLOTS_MASK          0xff
  72 /* bits 8:18, Max Interrupters */
  73 #define HCS_MAX_INTRS(p)        (((p) >> 8) & 0x7ff)
  74 /* bits 24:31, Max Ports - max value is 0x7F = 127 ports */
  75 #define HCS_MAX_PORTS(p)        (((p) >> 24) & 0x7f)
  76
  77 /* HCSPARAMS2 - hcs_params2 - bitmasks */
  78 /* bits 0:3, frames or uframes that SW needs to queue transactions
  79  * ahead of the HW to meet periodic deadlines */
  80 #define HCS_IST(p)              (((p) >> 0) & 0xf)
  81 /* bits 4:7, max number of Event Ring segments */
  82 #define HCS_ERST_MAX(p)         (((p) >> 4) & 0xf)
  83 /* bits 21:25 Hi 5 bits of Scratchpad buffers SW must allocate for the HW */
  84 /* bit 26 Scratchpad restore - for save/restore HW state - not used yet */
  85 /* bits 27:31 Lo 5 bits of Scratchpad buffers SW must allocate for the HW */
  86 #define HCS_MAX_SCRATCHPAD(p)   ((((p) >> 16) & 0x3e0) | (((p) >> 27) & 0x1f))
  87
  88 /* HCSPARAMS3 - hcs_params3 - bitmasks */
  89 /* bits 0:7, Max U1 to U0 latency for the roothub ports */
  90 #define HCS_U1_LATENCY(p)       (((p) >> 0) & 0xff)
  91 /* bits 16:31, Max U2 to U0 latency for the roothub ports */
  92 #define HCS_U2_LATENCY(p)       (((p) >> 16) & 0xffff)
  93
  94 /* HCCPARAMS - hcc_params - bitmasks */
  95 /* true: HC can use 64-bit address pointers */
  96 #define HCC_64BIT_ADDR(p)       ((p) & (1 << 0))
  97 /* true: HC can do bandwidth negotiation */
  98 #define HCC_BANDWIDTH_NEG(p)    ((p) & (1 << 1))
  99 /* true: HC uses 64-byte Device Context structures
 100  * FIXME 64-byte context structures aren't supported yet.
 101  */
 102 #define HCC_64BYTE_CONTEXT(p)   ((p) & (1 << 2))
 103 /* true: HC has port power switches */
 104 #define HCC_PPC(p)              ((p) & (1 << 3))
 105 /* true: HC has port indicators */
 106 #define HCS_INDICATOR(p)        ((p) & (1 << 4))
 107 /* true: HC has Light HC Reset Capability */
 108 #define HCC_LIGHT_RESET(p)      ((p) & (1 << 5))
 109 /* true: HC supports latency tolerance messaging */
 110 #define HCC_LTC(p)              ((p) & (1 << 6))
 111 /* true: no secondary Stream ID Support */
 112 #define HCC_NSS(p)              ((p) & (1 << 7))
 113 /* true: HC supports Stopped - Short Packet */
 114 #define HCC_SPC(p)              ((p) & (1 << 9))
 115 /* true: HC has Contiguous Frame ID Capability */
 116 #define HCC_CFC(p)              ((p) & (1 << 11))
 117 /* Max size for Primary Stream Arrays - 2^(n+1), where n is bits 12:15 */
 118 #define HCC_MAX_PSA(p)          (1 << ((((p) >> 12) & 0xf) + 1))
 119 /* Extended Capabilities pointer from PCI base - section 5.3.6 */
 120 #define HCC_EXT_CAPS(p)         XHCI_HCC_EXT_CAPS(p)
 121
 122 #define CTX_SIZE(_hcc)          (HCC_64BYTE_CONTEXT(_hcc) ? 64 : 32)
 123
 124 /* db_off bitmask - bits 0:1 reserved */
 125 #define DBOFF_MASK      (~0x3)
 126
 127 /* run_regs_off bitmask - bits 0:4 reserved */
 128 #define RTSOFF_MASK     (~0x1f)
 129
 130 /* HCCPARAMS2 - hcc_params2 - bitmasks */
 131 /* true: HC supports U3 entry Capability */
 132 #define HCC2_U3C(p)             ((p) & (1 << 0))
 133 /* true: HC supports Configure endpoint command Max exit latency too large */
 134 #define HCC2_CMC(p)             ((p) & (1 << 1))
 135 /* true: HC supports Force Save context Capability */
 136 #define HCC2_FSC(p)             ((p) & (1 << 2))
 137 /* true: HC supports Compliance Transition Capability */
 138 #define HCC2_CTC(p)             ((p) & (1 << 3))
 139 /* true: HC support Large ESIT payload Capability > 48k */
 140 #define HCC2_LEC(p)             ((p) & (1 << 4))
 141 /* true: HC support Configuration Information Capability */
 142 #define HCC2_CIC(p)             ((p) & (1 << 5))
 143 /* true: HC support Extended TBC Capability, Isoc burst count > 65535 */
 144 #define HCC2_ETC(p)             ((p) & (1 << 6))
 145
 146 /* Number of registers per port */
 147 #define NUM_PORT_REGS   4
 148
 149 #define PORTSC          0
 150 #define PORTPMSC        1
 151 #define PORTLI          2
 152 #define PORTHLPMC       3
 153
 154 /**
 155  * struct xhci_op_regs - xHCI Host Controller Operational Registers.
 156  * @command:            USBCMD - xHC command register
 157  * @status:             USBSTS - xHC status register
 158  * @page_size:          This indicates the page size that the host controller
 159  *                      supports.  If bit n is set, the HC supports a page size
 160  *                      of 2^(n+12), up to a 128MB page size.
 161  *                      4K is the minimum page size.
 162  * @cmd_ring:           CRP - 64-bit Command Ring Pointer
 163  * @dcbaa_ptr:          DCBAAP - 64-bit Device Context Base Address Array Pointer
 164  * @config_reg:         CONFIG - Configure Register
 165  * @port_status_base:   PORTSCn - base address for Port Status and Control
 166  *                      Each port has a Port Status and Control register,
 167  *                      followed by a Port Power Management Status and Control
 168  *                      register, a Port Link Info register, and a reserved
 169  *                      register.
 170  * @port_power_base:    PORTPMSCn - base address for
 171  *                      Port Power Management Status and Control
 172  * @port_link_base:     PORTLIn - base address for Port Link Info (current
 173  *                      Link PM state and control) for USB 2.1 and USB 3.0
 174  *                      devices.
 175  */
 176 struct xhci_op_regs {
 177         __le32  command;
 178         __le32  status;
 179         __le32  page_size;
 180         __le32  reserved1;
 181         __le32  reserved2;
 182         __le32  dev_notification;
 183         __le64  cmd_ring;
 184         /* rsvd: offset 0x20-2F */
 185         __le32  reserved3[4];
 186         __le64  dcbaa_ptr;
 187         __le32  config_reg;
 188         /* rsvd: offset 0x3C-3FF */
 189         __le32  reserved4[241];
 190         /* port 1 registers, which serve as a base address for other ports */
 191         __le32  port_status_base;
 192         __le32  port_power_base;
 193         __le32  port_link_base;
 194         __le32  reserved5;
 195         /* registers for ports 2-255 */
 196         __le32  reserved6[NUM_PORT_REGS*254];
 197 };
 198
 199 /* USBCMD - USB command - command bitmasks */
 200 /* start/stop HC execution - do not write unless HC is halted*/
 201 #define CMD_RUN         XHCI_CMD_RUN
 202 /* Reset HC - resets internal HC state machine and all registers (except
 203  * PCI config regs).  HC does NOT drive a USB reset on the downstream ports.
 204  * The xHCI driver must reinitialize the xHC after setting this bit.
 205  */
 206 #define CMD_RESET       (1 << 1)
 207 /* Event Interrupt Enable - a '1' allows interrupts from the host controller */
 208 #define CMD_EIE         XHCI_CMD_EIE
 209 /* Host System Error Interrupt Enable - get out-of-band signal for HC errors */
 210 #define CMD_HSEIE       XHCI_CMD_HSEIE
 211 /* bits 4:6 are reserved (and should be preserved on writes). */
 212 /* light reset (port status stays unchanged) - reset completed when this is 0 */
 213 #define CMD_LRESET      (1 << 7)
 214 /* host controller save/restore state. */
 215 #define CMD_CSS         (1 << 8)
 216 #define CMD_CRS         (1 << 9)
 217 /* Enable Wrap Event - '1' means xHC generates an event when MFINDEX wraps. */
 218 #define CMD_EWE         XHCI_CMD_EWE
 219 /* MFINDEX power management - '1' means xHC can stop MFINDEX counter if all root
 220  * hubs are in U3 (selective suspend), disconnect, disabled, or powered-off.
 221  * '0' means the xHC can power it off if all ports are in the disconnect,
 222  * disabled, or powered-off state.
 223  */
 224 #define CMD_PM_INDEX    (1 << 11)
 225 /* bit 14 Extended TBC Enable, changes Isoc TRB fields to support larger TBC */
 226 #define CMD_ETE         (1 << 14)
 227 /* bits 15:31 are reserved (and should be preserved on writes). */
 228
 229 /* IMAN - Interrupt Management Register */
 230 #define IMAN_IE         (1 << 1)
 231 #define IMAN_IP         (1 << 0)
 232
 233 /* USBSTS - USB status - status bitmasks */
 234 /* HC not running - set to 1 when run/stop bit is cleared. */
 235 #define STS_HALT        XHCI_STS_HALT
 236 /* serious error, e.g. PCI parity error.  The HC will clear the run/stop bit. */
 237 #define STS_FATAL       (1 << 2)
 238 /* event interrupt - clear this prior to clearing any IP flags in IR set*/
 239 #define STS_EINT        (1 << 3)
 240 /* port change detect */
 241 #define STS_PORT        (1 << 4)
 242 /* bits 5:7 reserved and zeroed */
 243 /* save state status - '1' means xHC is saving state */
 244 #define STS_SAVE        (1 << 8)
 245 /* restore state status - '1' means xHC is restoring state */
 246 #define STS_RESTORE     (1 << 9)
 247 /* true: save or restore error */
 248 #define STS_SRE         (1 << 10)
 249 /* true: Controller Not Ready to accept doorbell or op reg writes after reset */
 250 #define STS_CNR         XHCI_STS_CNR
 251 /* true: internal Host Controller Error - SW needs to reset and reinitialize */
 252 #define STS_HCE         (1 << 12)
 253 /* bits 13:31 reserved and should be preserved */
 254
 255 /*
 256  * DNCTRL - Device Notification Control Register - dev_notification bitmasks
 257  * Generate a device notification event when the HC sees a transaction with a
 258  * notification type that matches a bit set in this bit field.
 259  */
 260 #define DEV_NOTE_MASK           (0xffff)
 261 #define ENABLE_DEV_NOTE(x)      (1 << (x))
 262 /* Most of the device notification types should only be used for debug.
 263  * SW does need to pay attention to function wake notifications.
 264  */
 265 #define DEV_NOTE_FWAKE          ENABLE_DEV_NOTE(1)
 266
 267 /* CRCR - Command Ring Control Register - cmd_ring bitmasks */
 268 /* bit 0 is the command ring cycle state */
 269 /* stop ring operation after completion of the currently executing command */
 270 #define CMD_RING_PAUSE          (1 << 1)
 271 /* stop ring immediately - abort the currently executing command */
 272 #define CMD_RING_ABORT          (1 << 2)
 273 /* true: command ring is running */
 274 #define CMD_RING_RUNNING        (1 << 3)
 275 /* bits 4:5 reserved and should be preserved */
 276 /* Command Ring pointer - bit mask for the lower 32 bits. */
 277 #define CMD_RING_RSVD_BITS      (0x3f)
 278
 279 /* CONFIG - Configure Register - config_reg bitmasks */
 280 /* bits 0:7 - maximum number of device slots enabled (NumSlotsEn) */
 281 #define MAX_DEVS(p)     ((p) & 0xff)
 282 /* bit 8: U3 Entry Enabled, assert PLC when root port enters U3, xhci 1.1 */
 283 #define CONFIG_U3E              (1 << 8)
 284 /* bit 9: Configuration Information Enable, xhci 1.1 */
 285 #define CONFIG_CIE              (1 << 9)
 286 /* bits 10:31 - reserved and should be preserved */
 287
 288 /* PORTSC - Port Status and Control Register - port_status_base bitmasks */
 289 /* true: device connected */
 290 #define PORT_CONNECT    (1 << 0)
 291 /* true: port enabled */
 292 #define PORT_PE         (1 << 1)
 293 /* bit 2 reserved and zeroed */
 294 /* true: port has an over-current condition */
 295 #define PORT_OC         (1 << 3)
 296 /* true: port reset signaling asserted */
 297 #define PORT_RESET      (1 << 4)
 298 /* Port Link State - bits 5:8
 299  * A read gives the current link PM state of the port,
 300  * a write with Link State Write Strobe set sets the link state.
 301  */
 302 #define PORT_PLS_MASK   (0xf << 5)
 303 #define XDEV_U0         (0x0 << 5)
 304 #define XDEV_U1         (0x1 << 5)
 305 #define XDEV_U2         (0x2 << 5)
 306 #define XDEV_U3         (0x3 << 5)
 307 #define XDEV_DISABLED   (0x4 << 5)
 308 #define XDEV_RXDETECT   (0x5 << 5)
 309 #define XDEV_INACTIVE   (0x6 << 5)
 310 #define XDEV_POLLING    (0x7 << 5)
 311 #define XDEV_RECOVERY   (0x8 << 5)
 312 #define XDEV_HOT_RESET  (0x9 << 5)
 313 #define XDEV_COMP_MODE  (0xa << 5)
 314 #define XDEV_TEST_MODE  (0xb << 5)
 315 #define XDEV_RESUME     (0xf << 5)
 316
 317 /* true: port has power (see HCC_PPC) */
 318 #define PORT_POWER      (1 << 9)
 319 /* bits 10:13 indicate device speed:
 320  * 0 - undefined speed - port hasn't be initialized by a reset yet
 321  * 1 - full speed
 322  * 2 - low speed
 323  * 3 - high speed
 324  * 4 - super speed
 325  * 5-15 reserved
 326  */
 327 #define DEV_SPEED_MASK          (0xf << 10)
 328 #define XDEV_FS                 (0x1 << 10)
 329 #define XDEV_LS                 (0x2 << 10)
 330 #define XDEV_HS                 (0x3 << 10)
 331 #define XDEV_SS                 (0x4 << 10)
 332 #define XDEV_SSP                (0x5 << 10)
 333 #define DEV_UNDEFSPEED(p)       (((p) & DEV_SPEED_MASK) == (0x0<<10))
 334 #define DEV_FULLSPEED(p)        (((p) & DEV_SPEED_MASK) == XDEV_FS)
 335 #define DEV_LOWSPEED(p)         (((p) & DEV_SPEED_MASK) == XDEV_LS)
 336 #define DEV_HIGHSPEED(p)        (((p) & DEV_SPEED_MASK) == XDEV_HS)
 337 #define DEV_SUPERSPEED(p)       (((p) & DEV_SPEED_MASK) == XDEV_SS)
 338 #define DEV_SUPERSPEEDPLUS(p)   (((p) & DEV_SPEED_MASK) == XDEV_SSP)
 339 #define DEV_SUPERSPEED_ANY(p)   (((p) & DEV_SPEED_MASK) >= XDEV_SS)
 340 #define DEV_PORT_SPEED(p)       (((p) >> 10) & 0x0f)
 341
 342 /* Bits 20:23 in the Slot Context are the speed for the device */
 343 #define SLOT_SPEED_FS           (XDEV_FS << 10)
 344 #define SLOT_SPEED_LS           (XDEV_LS << 10)
 345 #define SLOT_SPEED_HS           (XDEV_HS << 10)
 346 #define SLOT_SPEED_SS           (XDEV_SS << 10)
 347 #define SLOT_SPEED_SSP          (XDEV_SSP << 10)
 348 /* Port Indicator Control */
 349 #define PORT_LED_OFF    (0 << 14)
 350 #define PORT_LED_AMBER  (1 << 14)
 351 #define PORT_LED_GREEN  (2 << 14)
 352 #define PORT_LED_MASK   (3 << 14)
 353 /* Port Link State Write Strobe - set this when changing link state */
 354 #define PORT_LINK_STROBE        (1 << 16)
 355 /* true: connect status change */
 356 #define PORT_CSC        (1 << 17)
 357 /* true: port enable change */
 358 #define PORT_PEC        (1 << 18)
 359 /* true: warm reset for a USB 3.0 device is done.  A "hot" reset puts the port
 360  * into an enabled state, and the device into the default state.  A "warm" reset
 361  * also resets the link, forcing the device through the link training sequence.
 362  * SW can also look at the Port Reset register to see when warm reset is done.
 363  */
 364 #define PORT_WRC        (1 << 19)
 365 /* true: over-current change */
 366 #define PORT_OCC        (1 << 20)
 367 /* true: reset change - 1 to 0 transition of PORT_RESET */
 368 #define PORT_RC         (1 << 21)
 369 /* port link status change - set on some port link state transitions:
 370  *  Transition                          Reason
 371  *  ------------------------------------------------------------------------------
 372  *  - U3 to Resume                      Wakeup signaling from a device
 373  *  - Resume to Recovery to U0          USB 3.0 device resume
 374  *  - Resume to U0                      USB 2.0 device resume
 375  *  - U3 to Recovery to U0              Software resume of USB 3.0 device complete
 376  *  - U3 to U0                          Software resume of USB 2.0 device complete
 377  *  - U2 to U0                          L1 resume of USB 2.1 device complete
 378  *  - U0 to U0 (???)                    L1 entry rejection by USB 2.1 device
 379  *  - U0 to disabled                    L1 entry error with USB 2.1 device
 380  *  - Any state to inactive             Error on USB 3.0 port
 381  */
 382 #define PORT_PLC        (1 << 22)
 383 /* port configure error change - port failed to configure its link partner */
 384 #define PORT_CEC        (1 << 23)
 385 /* Cold Attach Status - xHC can set this bit to report device attached during
 386  * Sx state. Warm port reset should be perfomed to clear this bit and move port
 387  * to connected state.
 388  */
 389 #define PORT_CAS        (1 << 24)
 390 /* wake on connect (enable) */
 391 #define PORT_WKCONN_E   (1 << 25)
 392 /* wake on disconnect (enable) */
 393 #define PORT_WKDISC_E   (1 << 26)
 394 /* wake on over-current (enable) */
 395 #define PORT_WKOC_E     (1 << 27)
 396 /* bits 28:29 reserved */
 397 /* true: device is non-removable - for USB 3.0 roothub emulation */
 398 #define PORT_DEV_REMOVE (1 << 30)
 399 /* Initiate a warm port reset - complete when PORT_WRC is '1' */
 400 #define PORT_WR         (1 << 31)
 401
 402 /* We mark duplicate entries with -1 */
 403 #define DUPLICATE_ENTRY ((u8)(-1))
 404
 405 /* Port Power Management Status and Control - port_power_base bitmasks */
 406 /* Inactivity timer value for transitions into U1, in microseconds.
 407  * Timeout can be up to 127us.  0xFF means an infinite timeout.
 408  */
 409 #define PORT_U1_TIMEOUT(p)      ((p) & 0xff)
 410 #define PORT_U1_TIMEOUT_MASK    0xff
 411 /* Inactivity timer value for transitions into U2 */
 412 #define PORT_U2_TIMEOUT(p)      (((p) & 0xff) << 8)
 413 #define PORT_U2_TIMEOUT_MASK    (0xff << 8)
 414 /* Bits 24:31 for port testing */
 415
 416 /* USB2 Protocol PORTSPMSC */
 417 #define PORT_L1S_MASK           7
 418 #define PORT_L1S_SUCCESS        1
 419 #define PORT_RWE                (1 << 3)
 420 #define PORT_HIRD(p)            (((p) & 0xf) << 4)
 421 #define PORT_HIRD_MASK          (0xf << 4)
 422 #define PORT_L1DS_MASK          (0xff << 8)
 423 #define PORT_L1DS(p)            (((p) & 0xff) << 8)
 424 #define PORT_HLE                (1 << 16)
 425 #define PORT_TEST_MODE_SHIFT    28
 426
 427 /* USB3 Protocol PORTLI  Port Link Information */
 428 #define PORT_RX_LANES(p)        (((p) >> 16) & 0xf)
 429 #define PORT_TX_LANES(p)        (((p) >> 20) & 0xf)
 430
 431 /* USB2 Protocol PORTHLPMC */
 432 #define PORT_HIRDM(p)((p) & 3)
 433 #define PORT_L1_TIMEOUT(p)(((p) & 0xff) << 2)
 434 #define PORT_BESLD(p)(((p) & 0xf) << 10)
 435
 436 /* use 512 microseconds as USB2 LPM L1 default timeout. */
 437 #define XHCI_L1_TIMEOUT         512
 438
 439 /* Set default HIRD/BESL value to 4 (350/400us) for USB2 L1 LPM resume latency.
 440  * Safe to use with mixed HIRD and BESL systems (host and device) and is used
 441  * by other operating systems.
 442  *
 443  * XHCI 1.0 errata 8/14/12 Table 13 notes:
 444  * "Software should choose xHC BESL/BESLD field values that do not violate a
 445  * device's resume latency requirements,
 446  * e.g. not program values > '4' if BLC = '1' and a HIRD device is attached,
 447  * or not program values < '4' if BLC = '0' and a BESL device is attached.
 448  */
 449 #define XHCI_DEFAULT_BESL       4
 450
 451 /**
 452  * struct xhci_intr_reg - Interrupt Register Set
 453  * @irq_pending:        IMAN - Interrupt Management Register.  Used to enable
 454  *                      interrupts and check for pending interrupts.
 455  * @irq_control:        IMOD - Interrupt Moderation Register.
 456  *                      Used to throttle interrupts.
 457  * @erst_size:          Number of segments in the Event Ring Segment Table (ERST).
 458  * @erst_base:          ERST base address.
 459  * @erst_dequeue:       Event ring dequeue pointer.
 460  *
 461  * Each interrupter (defined by a MSI-X vector) has an event ring and an Event
 462  * Ring Segment Table (ERST) associated with it.  The event ring is comprised of
 463  * multiple segments of the same size.  The HC places events on the ring and
 464  * "updates the Cycle bit in the TRBs to indicate to software the current
 465  * position of the Enqueue Pointer." The HCD (Linux) processes those events and
 466  * updates the dequeue pointer.
 467  */
 468 struct xhci_intr_reg {
 469         __le32  irq_pending;
 470         __le32  irq_control;
 471         __le32  erst_size;
 472         __le32  rsvd;
 473         __le64  erst_base;
 474         __le64  erst_dequeue;
 475 };
 476
 477 /* irq_pending bitmasks */
 478 #define ER_IRQ_PENDING(p)       ((p) & 0x1)
 479 /* bits 2:31 need to be preserved */
 480 /* THIS IS BUGGY - FIXME - IP IS WRITE 1 TO CLEAR */
 481 #define ER_IRQ_CLEAR(p)         ((p) & 0xfffffffe)
 482 #define ER_IRQ_ENABLE(p)        ((ER_IRQ_CLEAR(p)) | 0x2)
 483 #define ER_IRQ_DISABLE(p)       ((ER_IRQ_CLEAR(p)) & ~(0x2))
 484
 485 /* irq_control bitmasks */
 486 /* Minimum interval between interrupts (in 250ns intervals).  The interval
 487  * between interrupts will be longer if there are no events on the event ring.
 488  * Default is 4000 (1 ms).
 489  */
 490 #define ER_IRQ_INTERVAL_MASK    (0xffff)
 491 /* Counter used to count down the time to the next interrupt - HW use only */
 492 #define ER_IRQ_COUNTER_MASK     (0xffff << 16)
 493
 494 /* erst_size bitmasks */
 495 /* Preserve bits 16:31 of erst_size */
 496 #define ERST_SIZE_MASK          (0xffff << 16)
 497
 498 /* erst_dequeue bitmasks */
 499 /* Dequeue ERST Segment Index (DESI) - Segment number (or alias)
 500  * where the current dequeue pointer lies.  This is an optional HW hint.
 501  */
 502 #define ERST_DESI_MASK          (0x7)
 503 /* Event Handler Busy (EHB) - is the event ring scheduled to be serviced by
 504  * a work queue (or delayed service routine)?
 505  */
 506 #define ERST_EHB                (1 << 3)
 507 #define ERST_PTR_MASK           (0xf)
 508
 509 /**
 510  * struct xhci_run_regs
 511  * @microframe_index:
 512  *              MFINDEX - current microframe number
 513  *
 514  * Section 5.5 Host Controller Runtime Registers:
 515  * "Software should read and write these registers using only Dword (32 bit)
 516  * or larger accesses"
 517  */
 518 struct xhci_run_regs {
 519         __le32                  microframe_index;
 520         __le32                  rsvd[7];
 521         struct xhci_intr_reg    ir_set[128];
 522 };
 523
 524 /**
 525  * struct doorbell_array
 526  *
 527  * Bits  0 -  7: Endpoint target
 528  * Bits  8 - 15: RsvdZ
 529  * Bits 16 - 31: Stream ID
 530  *
 531  * Section 5.6
 532  */
 533 struct xhci_doorbell_array {
 534         __le32  doorbell[256];
 535 };
 536
 537 #define DB_VALUE(ep, stream)    ((((ep) + 1) & 0xff) | ((stream) << 16))
 538 #define DB_VALUE_HOST           0x00000000
 539
 540 /**
 541  * struct xhci_protocol_caps
 542  * @revision:           major revision, minor revision, capability ID,
 543  *                      and next capability pointer.
 544  * @name_string:        Four ASCII characters to say which spec this xHC
 545  *                      follows, typically "USB ".
 546  * @port_info:          Port offset, count, and protocol-defined information.
 547  */
 548 struct xhci_protocol_caps {
 549         u32     revision;
 550         u32     name_string;
 551         u32     port_info;
 552 };
 553
 554 #define XHCI_EXT_PORT_MAJOR(x)  (((x) >> 24) & 0xff)
 555 #define XHCI_EXT_PORT_MINOR(x)  (((x) >> 16) & 0xff)
 556 #define XHCI_EXT_PORT_PSIC(x)   (((x) >> 28) & 0x0f)
 557 #define XHCI_EXT_PORT_OFF(x)    ((x) & 0xff)
 558 #define XHCI_EXT_PORT_COUNT(x)  (((x) >> 8) & 0xff)
 559
 560 #define XHCI_EXT_PORT_PSIV(x)   (((x) >> 0) & 0x0f)
 561 #define XHCI_EXT_PORT_PSIE(x)   (((x) >> 4) & 0x03)
 562 #define XHCI_EXT_PORT_PLT(x)    (((x) >> 6) & 0x03)
 563 #define XHCI_EXT_PORT_PFD(x)    (((x) >> 8) & 0x01)
 564 #define XHCI_EXT_PORT_LP(x)     (((x) >> 14) & 0x03)
 565 #define XHCI_EXT_PORT_PSIM(x)   (((x) >> 16) & 0xffff)
 566
 567 #define PLT_MASK        (0x03 << 6)
 568 #define PLT_SYM         (0x00 << 6)
 569 #define PLT_ASYM_RX     (0x02 << 6)
 570 #define PLT_ASYM_TX     (0x03 << 6)
 571
 572 /**
 573  * struct xhci_container_ctx
 574  * @type: Type of context.  Used to calculated offsets to contained contexts.
 575  * @size: Size of the context data
 576  * @bytes: The raw context data given to HW
 577  * @dma: dma address of the bytes
 578  *
 579  * Represents either a Device or Input context.  Holds a pointer to the raw
 580  * memory used for the context (bytes) and dma address of it (dma).
 581  */
 582 struct xhci_container_ctx {
 583         unsigned type;
 584 #define XHCI_CTX_TYPE_DEVICE  0x1
 585 #define XHCI_CTX_TYPE_INPUT   0x2
 586
 587         int size;
 588
 589         u8 *bytes;
 590         dma_addr_t dma;
 591 };
 592
 593 /**
 594  * struct xhci_slot_ctx
 595  * @dev_info:   Route string, device speed, hub info, and last valid endpoint
 596  * @dev_info2:  Max exit latency for device number, root hub port number
 597  * @tt_info:    tt_info is used to construct split transaction tokens
 598  * @dev_state:  slot state and device address
 599  *
 600  * Slot Context - section 6.2.1.1.  This assumes the HC uses 32-byte context
 601  * structures.  If the HC uses 64-byte contexts, there is an additional 32 bytes
 602  * reserved at the end of the slot context for HC internal use.
 603  */
 604 struct xhci_slot_ctx {
 605         __le32  dev_info;
 606         __le32  dev_info2;
 607         __le32  tt_info;
 608         __le32  dev_state;
 609         /* offset 0x10 to 0x1f reserved for HC internal use */
 610         __le32  reserved[4];
 611 };
 612
 613 /* dev_info bitmasks */
 614 /* Route String - 0:19 */
 615 #define ROUTE_STRING_MASK       (0xfffff)
 616 /* Device speed - values defined by PORTSC Device Speed field - 20:23 */
 617 #define DEV_SPEED       (0xf << 20)
 618 #define GET_DEV_SPEED(n) (((n) & DEV_SPEED) >> 20)
 619 /* bit 24 reserved */
 620 /* Is this LS/FS device connected through a HS hub? - bit 25 */
 621 #define DEV_MTT         (0x1 << 25)
 622 /* Set if the device is a hub - bit 26 */
 623 #define DEV_HUB         (0x1 << 26)
 624 /* Index of the last valid endpoint context in this device context - 27:31 */
 625 #define LAST_CTX_MASK   (0x1f << 27)
 626 #define LAST_CTX(p)     ((p) << 27)
 627 #define LAST_CTX_TO_EP_NUM(p)   (((p) >> 27) - 1)
 628 #define SLOT_FLAG       (1 << 0)
 629 #define EP0_FLAG        (1 << 1)
 630
 631 /* dev_info2 bitmasks */
 632 /* Max Exit Latency (ms) - worst case time to wake up all links in dev path */
 633 #define MAX_EXIT        (0xffff)
 634 /* Root hub port number that is needed to access the USB device */
 635 #define ROOT_HUB_PORT(p)        (((p) & 0xff) << 16)
 636 #define DEVINFO_TO_ROOT_HUB_PORT(p)     (((p) >> 16) & 0xff)
 637 /* Maximum number of ports under a hub device */
 638 #define XHCI_MAX_PORTS(p)       (((p) & 0xff) << 24)
 639 #define DEVINFO_TO_MAX_PORTS(p) (((p) & (0xff << 24)) >> 24)
 640
 641 /* tt_info bitmasks */
 642 /*
 643  * TT Hub Slot ID - for low or full speed devices attached to a high-speed hub
 644  * The Slot ID of the hub that isolates the high speed signaling from
 645  * this low or full-speed device.  '0' if attached to root hub port.
 646  */
 647 #define TT_SLOT         (0xff)
 648 /*
 649  * The number of the downstream facing port of the high-speed hub
 650  * '0' if the device is not low or full speed.
 651  */
 652 #define TT_PORT         (0xff << 8)
 653 #define TT_THINK_TIME(p)        (((p) & 0x3) << 16)
 654 #define GET_TT_THINK_TIME(p)    (((p) & (0x3 << 16)) >> 16)
 655
 656 /* dev_state bitmasks */
 657 /* USB device address - assigned by the HC */
 658 #define DEV_ADDR_MASK   (0xff)
 659 /* bits 8:26 reserved */
 660 /* Slot state */
 661 #define SLOT_STATE      (0x1f << 27)
 662 #define GET_SLOT_STATE(p)       (((p) & (0x1f << 27)) >> 27)
 663
 664 #define SLOT_STATE_DISABLED     0
 665 #define SLOT_STATE_ENABLED      SLOT_STATE_DISABLED
 666 #define SLOT_STATE_DEFAULT      1
 667 #define SLOT_STATE_ADDRESSED    2
 668 #define SLOT_STATE_CONFIGURED   3
 669
 670 /**
 671  * struct xhci_ep_ctx
 672  * @ep_info:    endpoint state, streams, mult, and interval information.
 673  * @ep_info2:   information on endpoint type, max packet size, max burst size,
 674  *              error count, and whether the HC will force an event for all
 675  *              transactions.
 676  * @deq:        64-bit ring dequeue pointer address.  If the endpoint only
 677  *              defines one stream, this points to the endpoint transfer ring.
 678  *              Otherwise, it points to a stream context array, which has a
 679  *              ring pointer for each flow.
 680  * @tx_info:
 681  *              Average TRB lengths for the endpoint ring and
 682  *              max payload within an Endpoint Service Interval Time (ESIT).
 683  *
 684  * Endpoint Context - section 6.2.1.2.  This assumes the HC uses 32-byte context
 685  * structures.  If the HC uses 64-byte contexts, there is an additional 32 bytes
 686  * reserved at the end of the endpoint context for HC internal use.
 687  */
 688 struct xhci_ep_ctx {
 689         __le32  ep_info;
 690         __le32  ep_info2;
 691         __le64  deq;
 692         __le32  tx_info;
 693         /* offset 0x14 - 0x1f reserved for HC internal use */
 694         __le32  reserved[3];
 695 };
 696
 697 /* ep_info bitmasks */
 698 /*
 699  * Endpoint State - bits 0:2
 700  * 0 - disabled
 701  * 1 - running
 702  * 2 - halted due to halt condition - ok to manipulate endpoint ring
 703  * 3 - stopped
 704  * 4 - TRB error
 705  * 5-7 - reserved
 706  */
 707 #define EP_STATE_MASK           (0xf)
 708 #define EP_STATE_DISABLED       0
 709 #define EP_STATE_RUNNING        1
 710 #define EP_STATE_HALTED         2
 711 #define EP_STATE_STOPPED        3
 712 #define EP_STATE_ERROR          4
 713 #define GET_EP_CTX_STATE(ctx)   (le32_to_cpu((ctx)->ep_info) & EP_STATE_MASK)
 714
 715 /* Mult - Max number of burtst within an interval, in EP companion desc. */
 716 #define EP_MULT(p)              (((p) & 0x3) << 8)
 717 #define CTX_TO_EP_MULT(p)       (((p) >> 8) & 0x3)
 718 /* bits 10:14 are Max Primary Streams */
 719 /* bit 15 is Linear Stream Array */
 720 /* Interval - period between requests to an endpoint - 125u increments. */
 721 #define EP_INTERVAL(p)          (((p) & 0xff) << 16)
 722 #define EP_INTERVAL_TO_UFRAMES(p)               (1 << (((p) >> 16) & 0xff))
 723 #define CTX_TO_EP_INTERVAL(p)   (((p) >> 16) & 0xff)
 724 #define EP_MAXPSTREAMS_MASK     (0x1f << 10)
 725 #define EP_MAXPSTREAMS(p)       (((p) << 10) & EP_MAXPSTREAMS_MASK)
 726 /* Endpoint is set up with a Linear Stream Array (vs. Secondary Stream Array) */
 727 #define EP_HAS_LSA              (1 << 15)
 728 /* hosts with LEC=1 use bits 31:24 as ESIT high bits. */
 729 #define CTX_TO_MAX_ESIT_PAYLOAD_HI(p)   (((p) >> 24) & 0xff)
 730
 731 /* ep_info2 bitmasks */
 732 /*
 733  * Force Event - generate transfer events for all TRBs for this endpoint
 734  * This will tell the HC to ignore the IOC and ISP flags (for debugging only).
 735  */
 736 #define FORCE_EVENT     (0x1)
 737 #define ERROR_COUNT(p)  (((p) & 0x3) << 1)
 738 #define CTX_TO_EP_TYPE(p)       (((p) >> 3) & 0x7)
 739 #define EP_TYPE(p)      ((p) << 3)
 740 #define ISOC_OUT_EP     1
 741 #define BULK_OUT_EP     2
 742 #define INT_OUT_EP      3
 743 #define CTRL_EP         4
 744 #define ISOC_IN_EP      5
 745 #define BULK_IN_EP      6
 746 #define INT_IN_EP       7
 747 /* bit 6 reserved */
 748 /* bit 7 is Host Initiate Disable - for disabling stream selection */
 749 #define MAX_BURST(p)    (((p)&0xff) << 8)
 750 #define CTX_TO_MAX_BURST(p)     (((p) >> 8) & 0xff)
 751 #define MAX_PACKET(p)   (((p)&0xffff) << 16)
 752 #define MAX_PACKET_MASK         (0xffff << 16)
 753 #define MAX_PACKET_DECODED(p)   (((p) >> 16) & 0xffff)
 754
 755 /* tx_info bitmasks */
 756 #define EP_AVG_TRB_LENGTH(p)            ((p) & 0xffff)
 757 #define EP_MAX_ESIT_PAYLOAD_LO(p)       (((p) & 0xffff) << 16)
 758 #define EP_MAX_ESIT_PAYLOAD_HI(p)       ((((p) >> 16) & 0xff) << 24)
 759 #define CTX_TO_MAX_ESIT_PAYLOAD(p)      (((p) >> 16) & 0xffff)
 760
 761 /* deq bitmasks */
 762 #define EP_CTX_CYCLE_MASK               (1 << 0)
 763 #define SCTX_DEQ_MASK                   (~0xfL)
 764
 765
 766 /**
 767  * struct xhci_input_control_context
 768  * Input control context; see section 6.2.5.
 769  *
 770  * @drop_context:       set the bit of the endpoint context you want to disable
 771  * @add_context:        set the bit of the endpoint context you want to enable
 772  */
 773 struct xhci_input_control_ctx {
 774         __le32  drop_flags;
 775         __le32  add_flags;
 776         __le32  rsvd2[6];
 777 };
 778
 779 #define EP_IS_ADDED(ctrl_ctx, i) \
 780         (le32_to_cpu(ctrl_ctx->add_flags) & (1 << (i + 1)))
 781 #define EP_IS_DROPPED(ctrl_ctx, i)       \
 782         (le32_to_cpu(ctrl_ctx->drop_flags) & (1 << (i + 1)))
 783
 784 /* Represents everything that is needed to issue a command on the command ring.
 785  * It's useful to pre-allocate these for commands that cannot fail due to
 786  * out-of-memory errors, like freeing streams.
 787  */
 788 struct xhci_command {
 789         /* Input context for changing device state */
 790         struct xhci_container_ctx       *in_ctx;
 791         u32                             status;
 792         int                             slot_id;
 793         /* If completion is null, no one is waiting on this command
 794          * and the structure can be freed after the command completes.
 795          */
 796         struct completion               *completion;
 797         union xhci_trb                  *command_trb;
 798         struct list_head                cmd_list;
 799 };
 800
 801 /* drop context bitmasks */
 802 #define DROP_EP(x)      (0x1 << x)
 803 /* add context bitmasks */
 804 #define ADD_EP(x)       (0x1 << x)
 805
 806 struct xhci_stream_ctx {
 807         /* 64-bit stream ring address, cycle state, and stream type */
 808         __le64  stream_ring;
 809         /* offset 0x14 - 0x1f reserved for HC internal use */
 810         __le32  reserved[2];
 811 };
 812
 813 /* Stream Context Types (section 6.4.1) - bits 3:1 of stream ctx deq ptr */
 814 #define SCT_FOR_CTX(p)          (((p) & 0x7) << 1)
 815 /* Secondary stream array type, dequeue pointer is to a transfer ring */
 816 #define SCT_SEC_TR              0
 817 /* Primary stream array type, dequeue pointer is to a transfer ring */
 818 #define SCT_PRI_TR              1
 819 /* Dequeue pointer is for a secondary stream array (SSA) with 8 entries */
 820 #define SCT_SSA_8               2
 821 #define SCT_SSA_16              3
 822 #define SCT_SSA_32              4
 823 #define SCT_SSA_64              5
 824 #define SCT_SSA_128             6
 825 #define SCT_SSA_256             7
 826
 827 /* Assume no secondary streams for now */
 828 struct xhci_stream_info {
 829         struct xhci_ring                **stream_rings;
 830         /* Number of streams, including stream 0 (which drivers can't use) */
 831         unsigned int                    num_streams;
 832         /* The stream context array may be bigger than
 833          * the number of streams the driver asked for
 834          */
 835         struct xhci_stream_ctx          *stream_ctx_array;
 836         unsigned int                    num_stream_ctxs;
 837         dma_addr_t                      ctx_array_dma;
 838         /* For mapping physical TRB addresses to segments in stream rings */
 839         struct radix_tree_root          trb_address_map;
 840         struct xhci_command             *free_streams_command;
 841 };
 842
 843 #define SMALL_STREAM_ARRAY_SIZE         256
 844 #define MEDIUM_STREAM_ARRAY_SIZE        1024
 845
 846 /* Some Intel xHCI host controllers need software to keep track of the bus
 847  * bandwidth.  Keep track of endpoint info here.  Each root port is allocated
 848  * the full bus bandwidth.  We must also treat TTs (including each port under a
 849  * multi-TT hub) as a separate bandwidth domain.  The direct memory interface
 850  * (DMI) also limits the total bandwidth (across all domains) that can be used.
 851  */
 852 struct xhci_bw_info {
 853         /* ep_interval is zero-based */
 854         unsigned int            ep_interval;
 855         /* mult and num_packets are one-based */
 856         unsigned int            mult;
 857         unsigned int            num_packets;
 858         unsigned int            max_packet_size;
 859         unsigned int            max_esit_payload;
 860         unsigned int            type;
 861 };
 862
 863 /* "Block" sizes in bytes the hardware uses for different device speeds.
 864  * The logic in this part of the hardware limits the number of bits the hardware
 865  * can use, so must represent bandwidth in a less precise manner to mimic what
 866  * the scheduler hardware computes.
 867  */
 868 #define FS_BLOCK        1
 869 #define HS_BLOCK        4
 870 #define SS_BLOCK        16
 871 #define DMI_BLOCK       32
 872
 873 /* Each device speed has a protocol overhead (CRC, bit stuffing, etc) associated
 874  * with each byte transferred.  SuperSpeed devices have an initial overhead to
 875  * set up bursts.  These are in blocks, see above.  LS overhead has already been
 876  * translated into FS blocks.
 877  */
 878 #define DMI_OVERHEAD 8
 879 #define DMI_OVERHEAD_BURST 4
 880 #define SS_OVERHEAD 8
 881 #define SS_OVERHEAD_BURST 32
 882 #define HS_OVERHEAD 26
 883 #define FS_OVERHEAD 20
 884 #define LS_OVERHEAD 128
 885 /* The TTs need to claim roughly twice as much bandwidth (94 bytes per
 886  * microframe ~= 24Mbps) of the HS bus as the devices can actually use because
 887  * of overhead associated with split transfers crossing microframe boundaries.
 888  * 31 blocks is pure protocol overhead.
 889  */
 890 #define TT_HS_OVERHEAD (31 + 94)
 891 #define TT_DMI_OVERHEAD (25 + 12)
 892
 893 /* Bandwidth limits in blocks */
 894 #define FS_BW_LIMIT             1285
 895 #define TT_BW_LIMIT             1320
 896 #define HS_BW_LIMIT             1607
 897 #define SS_BW_LIMIT_IN          3906
 898 #define DMI_BW_LIMIT_IN         3906
 899 #define SS_BW_LIMIT_OUT         3906
 900 #define DMI_BW_LIMIT_OUT        3906
 901
 902 /* Percentage of bus bandwidth reserved for non-periodic transfers */
 903 #define FS_BW_RESERVED          10
 904 #define HS_BW_RESERVED          20
 905 #define SS_BW_RESERVED          10
 906
 907 struct xhci_virt_ep {
 908         struct xhci_ring                *ring;
 909         /* Related to endpoints that are configured to use stream IDs only */
 910         struct xhci_stream_info         *stream_info;
 911         /* Temporary storage in case the configure endpoint command fails and we
 912          * have to restore the device state to the previous state
 913          */
 914         struct xhci_ring                *new_ring;
 915         unsigned int                    ep_state;
 916 #define SET_DEQ_PENDING         (1 << 0)
 917 #define EP_HALTED               (1 << 1)        /* For stall handling */
 918 #define EP_STOP_CMD_PENDING     (1 << 2)        /* For URB cancellation */
 919 /* Transitioning the endpoint to using streams, don't enqueue URBs */
 920 #define EP_GETTING_STREAMS      (1 << 3)
 921 #define EP_HAS_STREAMS          (1 << 4)
 922 /* Transitioning the endpoint to not using streams, don't enqueue URBs */
 923 #define EP_GETTING_NO_STREAMS   (1 << 5)
 924         /* ----  Related to URB cancellation ---- */
 925         struct list_head        cancelled_td_list;
 926         /* Watchdog timer for stop endpoint command to cancel URBs */
 927         struct timer_list       stop_cmd_timer;
 928         struct xhci_hcd         *xhci;
 929         /* Dequeue pointer and dequeue segment for a submitted Set TR Dequeue
 930          * command.  We'll need to update the ring's dequeue segment and dequeue
 931          * pointer after the command completes.
 932          */
 933         struct xhci_segment     *queued_deq_seg;
 934         union xhci_trb          *queued_deq_ptr;
 935         /*
 936          * Sometimes the xHC can not process isochronous endpoint ring quickly
 937          * enough, and it will miss some isoc tds on the ring and generate
 938          * a Missed Service Error Event.
 939          * Set skip flag when receive a Missed Service Error Event and
 940          * process the missed tds on the endpoint ring.
 941          */
 942         bool                    skip;
 943         /* Bandwidth checking storage */
 944         struct xhci_bw_info     bw_info;
 945         struct list_head        bw_endpoint_list;
 946         /* Isoch Frame ID checking storage */
 947         int                     next_frame_id;
 948         /* Use new Isoch TRB layout needed for extended TBC support */
 949         bool                    use_extended_tbc;
 950 };
 951
 952 enum xhci_overhead_type {
 953         LS_OVERHEAD_TYPE = 0,
 954         FS_OVERHEAD_TYPE,
 955         HS_OVERHEAD_TYPE,
 956 };
 957
 958 struct xhci_interval_bw {
 959         unsigned int            num_packets;
 960         /* Sorted by max packet size.
 961          * Head of the list is the greatest max packet size.
 962          */
 963         struct list_head        endpoints;
 964         /* How many endpoints of each speed are present. */
 965         unsigned int            overhead[3];
 966 };
 967
 968 #define XHCI_MAX_INTERVAL       16
 969
 970 struct xhci_interval_bw_table {
 971         unsigned int            interval0_esit_payload;
 972         struct xhci_interval_bw interval_bw[XHCI_MAX_INTERVAL];
 973         /* Includes reserved bandwidth for async endpoints */
 974         unsigned int            bw_used;
 975         unsigned int            ss_bw_in;
 976         unsigned int            ss_bw_out;
 977 };
 978
 979
 980 struct xhci_virt_device {
 981         struct usb_device               *udev;
 982         /*
 983          * Commands to the hardware are passed an "input context" that
 984          * tells the hardware what to change in its data structures.
 985          * The hardware will return changes in an "output context" that
 986          * software must allocate for the hardware.  We need to keep
 987          * track of input and output contexts separately because
 988          * these commands might fail and we don't trust the hardware.
 989          */
 990         struct xhci_container_ctx       *out_ctx;
 991         /* Used for addressing devices and configuration changes */
 992         struct xhci_container_ctx       *in_ctx;
 993         struct xhci_virt_ep             eps[31];
 994         u8                              fake_port;
 995         u8                              real_port;
 996         struct xhci_interval_bw_table   *bw_table;
 997         struct xhci_tt_bw_info          *tt_info;
 998         /* The current max exit latency for the enabled USB3 link states. */
 999         u16                             current_mel;
1000         /* Used for the debugfs interfaces. */
1001         void                            *debugfs_private;
1002 };
1003
1004 /*
1005  * For each roothub, keep track of the bandwidth information for each periodic
1006  * interval.
1007  *
1008  * If a high speed hub is attached to the roothub, each TT associated with that
1009  * hub is a separate bandwidth domain.  The interval information for the
1010  * endpoints on the devices under that TT will appear in the TT structure.
1011  */
1012 struct xhci_root_port_bw_info {
1013         struct list_head                tts;
1014         unsigned int                    num_active_tts;
1015         struct xhci_interval_bw_table   bw_table;
1016 };
1017
1018 struct xhci_tt_bw_info {
1019         struct list_head                tt_list;
1020         int                             slot_id;
1021         int                             ttport;
1022         struct xhci_interval_bw_table   bw_table;
1023         int                             active_eps;
1024 };
1025
1026
1027 /**
1028  * struct xhci_device_context_array
1029  * @dev_context_ptr     array of 64-bit DMA addresses for device contexts
1030  */
1031 struct xhci_device_context_array {
1032         /* 64-bit device addresses; we only write 32-bit addresses */
1033         __le64                  dev_context_ptrs[MAX_HC_SLOTS];
1034         /* private xHCD pointers */
1035         dma_addr_t      dma;
1036 };
1037 /* TODO: write function to set the 64-bit device DMA address */
1038 /*
1039  * TODO: change this to be dynamically sized at HC mem init time since the HC
1040  * might not be able to handle the maximum number of devices possible.
1041  */
1042
1043
1044 struct xhci_transfer_event {
1045         /* 64-bit buffer address, or immediate data */
1046         __le64  buffer;
1047         __le32  transfer_len;
1048         /* This field is interpreted differently based on the type of TRB */
1049         __le32  flags;
1050 };
1051
1052 /* Transfer event TRB length bit mask */
1053 /* bits 0:23 */
1054 #define EVENT_TRB_LEN(p)                ((p) & 0xffffff)
1055
1056 /** Transfer Event bit fields **/
1057 #define TRB_TO_EP_ID(p) (((p) >> 16) & 0x1f)
1058
1059 /* Completion Code - only applicable for some types of TRBs */
1060 #define COMP_CODE_MASK          (0xff << 24)
1061 #define GET_COMP_CODE(p)        (((p) & COMP_CODE_MASK) >> 24)
1062 #define COMP_INVALID                            0
1063 #define COMP_SUCCESS                            1
1064 #define COMP_DATA_BUFFER_ERROR                  2
1065 #define COMP_BABBLE_DETECTED_ERROR              3
1066 #define COMP_USB_TRANSACTION_ERROR              4
1067 #define COMP_TRB_ERROR                          5
1068 #define COMP_STALL_ERROR                        6
1069 #define COMP_RESOURCE_ERROR                     7
1070 #define COMP_BANDWIDTH_ERROR                    8
1071 #define COMP_NO_SLOTS_AVAILABLE_ERROR           9
1072 #define COMP_INVALID_STREAM_TYPE_ERROR          10
1073 #define COMP_SLOT_NOT_ENABLED_ERROR             11
1074 #define COMP_ENDPOINT_NOT_ENABLED_ERROR         12
1075 #define COMP_SHORT_PACKET                       13
1076 #define COMP_RING_UNDERRUN                      14
1077 #define COMP_RING_OVERRUN                       15
1078 #define COMP_VF_EVENT_RING_FULL_ERROR           16
1079 #define COMP_PARAMETER_ERROR                    17
1080 #define COMP_BANDWIDTH_OVERRUN_ERROR            18
1081 #define COMP_CONTEXT_STATE_ERROR                19
1082 #define COMP_NO_PING_RESPONSE_ERROR             20
1083 #define COMP_EVENT_RING_FULL_ERROR              21
1084 #define COMP_INCOMPATIBLE_DEVICE_ERROR          22
1085 #define COMP_MISSED_SERVICE_ERROR               23
1086 #define COMP_COMMAND_RING_STOPPED               24
1087 #define COMP_COMMAND_ABORTED                    25
1088 #define COMP_STOPPED                            26
1089 #define COMP_STOPPED_LENGTH_INVALID             27
1090 #define COMP_STOPPED_SHORT_PACKET               28
1091 #define COMP_MAX_EXIT_LATENCY_TOO_LARGE_ERROR   29
1092 #define COMP_ISOCH_BUFFER_OVERRUN               31
1093 #define COMP_EVENT_LOST_ERROR                   32
1094 #define COMP_UNDEFINED_ERROR                    33
1095 #define COMP_INVALID_STREAM_ID_ERROR            34
1096 #define COMP_SECONDARY_BANDWIDTH_ERROR          35
1097 #define COMP_SPLIT_TRANSACTION_ERROR            36
1098
1099 static inline const char *xhci_trb_comp_code_string(u8 status)
1100 {
1101         switch (status) {
1102         case COMP_INVALID:
1103                 return "Invalid";
1104         case COMP_SUCCESS:
1105                 return "Success";
1106         case COMP_DATA_BUFFER_ERROR:
1107                 return "Data Buffer Error";
1108         case COMP_BABBLE_DETECTED_ERROR:
1109                 return "Babble Detected";
1110         case COMP_USB_TRANSACTION_ERROR:
1111                 return "USB Transaction Error";
1112         case COMP_TRB_ERROR:
1113                 return "TRB Error";
1114         case COMP_STALL_ERROR:
1115                 return "Stall Error";
1116         case COMP_RESOURCE_ERROR:
1117                 return "Resource Error";
1118         case COMP_BANDWIDTH_ERROR:
1119                 return "Bandwidth Error";
1120         case COMP_NO_SLOTS_AVAILABLE_ERROR:
1121                 return "No Slots Available Error";
1122         case COMP_INVALID_STREAM_TYPE_ERROR:
1123                 return "Invalid Stream Type Error";
1124         case COMP_SLOT_NOT_ENABLED_ERROR:
1125                 return "Slot Not Enabled Error";
1126         case COMP_ENDPOINT_NOT_ENABLED_ERROR:
1127                 return "Endpoint Not Enabled Error";
1128         case COMP_SHORT_PACKET:
1129                 return "Short Packet";
1130         case COMP_RING_UNDERRUN:
1131                 return "Ring Underrun";
1132         case COMP_RING_OVERRUN:
1133                 return "Ring Overrun";
1134         case COMP_VF_EVENT_RING_FULL_ERROR:
1135                 return "VF Event Ring Full Error";
1136         case COMP_PARAMETER_ERROR:
1137                 return "Parameter Error";
1138         case COMP_BANDWIDTH_OVERRUN_ERROR:
1139                 return "Bandwidth Overrun Error";
1140         case COMP_CONTEXT_STATE_ERROR:
1141                 return "Context State Error";
1142         case COMP_NO_PING_RESPONSE_ERROR:
1143                 return "No Ping Response Error";
1144         case COMP_EVENT_RING_FULL_ERROR:
1145                 return "Event Ring Full Error";
1146         case COMP_INCOMPATIBLE_DEVICE_ERROR:
1147                 return "Incompatible Device Error";
1148         case COMP_MISSED_SERVICE_ERROR:
1149                 return "Missed Service Error";
1150         case COMP_COMMAND_RING_STOPPED:
1151                 return "Command Ring Stopped";
1152         case COMP_COMMAND_ABORTED:
1153                 return "Command Aborted";
1154         case COMP_STOPPED:
1155                 return "Stopped";
1156         case COMP_STOPPED_LENGTH_INVALID:
1157                 return "Stopped - Length Invalid";
1158         case COMP_STOPPED_SHORT_PACKET:
1159                 return "Stopped - Short Packet";
1160         case COMP_MAX_EXIT_LATENCY_TOO_LARGE_ERROR:
1161                 return "Max Exit Latency Too Large Error";
1162         case COMP_ISOCH_BUFFER_OVERRUN:
1163                 return "Isoch Buffer Overrun";
1164         case COMP_EVENT_LOST_ERROR:
1165                 return "Event Lost Error";
1166         case COMP_UNDEFINED_ERROR:
1167                 return "Undefined Error";
1168         case COMP_INVALID_STREAM_ID_ERROR:
1169                 return "Invalid Stream ID Error";
1170         case COMP_SECONDARY_BANDWIDTH_ERROR:
1171                 return "Secondary Bandwidth Error";
1172         case COMP_SPLIT_TRANSACTION_ERROR:
1173                 return "Split Transaction Error";
1174         default:
1175                 return "Unknown!!";
1176         }
1177 }
1178
1179 struct xhci_link_trb {
1180         /* 64-bit segment pointer*/
1181         __le64 segment_ptr;
1182         __le32 intr_target;
1183         __le32 control;
1184 };
1185
1186 /* control bitfields */
1187 #define LINK_TOGGLE     (0x1<<1)
1188
1189 /* Command completion event TRB */
1190 struct xhci_event_cmd {
1191         /* Pointer to command TRB, or the value passed by the event data trb */
1192         __le64 cmd_trb;
1193         __le32 status;
1194         __le32 flags;
1195 };
1196
1197 /* flags bitmasks */
1198
1199 /* Address device - disable SetAddress */
1200 #define TRB_BSR         (1<<9)
1201
1202 /* Configure Endpoint - Deconfigure */
1203 #define TRB_DC          (1<<9)
1204
1205 /* Stop Ring - Transfer State Preserve */
1206 #define TRB_TSP         (1<<9)
1207
1208 enum xhci_ep_reset_type {
1209         EP_HARD_RESET,
1210         EP_SOFT_RESET,
1211 };
1212
1213 /* Force Event */
1214 #define TRB_TO_VF_INTR_TARGET(p)        (((p) & (0x3ff << 22)) >> 22)
1215 #define TRB_TO_VF_ID(p)                 (((p) & (0xff << 16)) >> 16)
1216
1217 /* Set Latency Tolerance Value */
1218 #define TRB_TO_BELT(p)                  (((p) & (0xfff << 16)) >> 16)
1219
1220 /* Get Port Bandwidth */
1221 #define TRB_TO_DEV_SPEED(p)             (((p) & (0xf << 16)) >> 16)
1222
1223 /* Force Header */
1224 #define TRB_TO_PACKET_TYPE(p)           ((p) & 0x1f)
1225 #define TRB_TO_ROOTHUB_PORT(p)          (((p) & (0xff << 24)) >> 24)
1226
1227 enum xhci_setup_dev {
1228         SETUP_CONTEXT_ONLY,
1229         SETUP_CONTEXT_ADDRESS,
1230 };
1231
1232 /* bits 16:23 are the virtual function ID */
1233 /* bits 24:31 are the slot ID */
1234 #define TRB_TO_SLOT_ID(p)       (((p) & (0xff<<24)) >> 24)
1235 #define SLOT_ID_FOR_TRB(p)      (((p) & 0xff) << 24)
1236
1237 /* Stop Endpoint TRB - ep_index to endpoint ID for this TRB */
1238 #define TRB_TO_EP_INDEX(p)              ((((p) & (0x1f << 16)) >> 16) - 1)
1239 #define EP_ID_FOR_TRB(p)                ((((p) + 1) & 0x1f) << 16)
1240
1241 #define SUSPEND_PORT_FOR_TRB(p)         (((p) & 1) << 23)
1242 #define TRB_TO_SUSPEND_PORT(p)          (((p) & (1 << 23)) >> 23)
1243 #define LAST_EP_INDEX                   30
1244
1245 /* Set TR Dequeue Pointer command TRB fields, 6.4.3.9 */
1246 #define TRB_TO_STREAM_ID(p)             ((((p) & (0xffff << 16)) >> 16))
1247 #define STREAM_ID_FOR_TRB(p)            ((((p)) & 0xffff) << 16)
1248 #define SCT_FOR_TRB(p)                  (((p) << 1) & 0x7)
1249
1250 /* Link TRB specific fields */
1251 #define TRB_TC                  (1<<1)
1252
1253 /* Port Status Change Event TRB fields */
1254 /* Port ID - bits 31:24 */
1255 #define GET_PORT_ID(p)          (((p) & (0xff << 24)) >> 24)
1256
1257 #define EVENT_DATA              (1 << 2)
1258
1259 /* Normal TRB fields */
1260 /* transfer_len bitmasks - bits 0:16 */
1261 #define TRB_LEN(p)              ((p) & 0x1ffff)
1262 /* TD Size, packets remaining in this TD, bits 21:17 (5 bits, so max 31) */
1263 #define TRB_TD_SIZE(p)          (min((p), (u32)31) << 17)
1264 #define GET_TD_SIZE(p)          (((p) & 0x3e0000) >> 17)
1265 /* xhci 1.1 uses the TD_SIZE field for TBC if Extended TBC is enabled (ETE) */
1266 #define TRB_TD_SIZE_TBC(p)      (min((p), (u32)31) << 17)
1267 /* Interrupter Target - which MSI-X vector to target the completion event at */
1268 #define TRB_INTR_TARGET(p)      (((p) & 0x3ff) << 22)
1269 #define GET_INTR_TARGET(p)      (((p) >> 22) & 0x3ff)
1270 /* Total burst count field, Rsvdz on xhci 1.1 with Extended TBC enabled (ETE) */
1271 #define TRB_TBC(p)              (((p) & 0x3) << 7)
1272 #define TRB_TLBPC(p)            (((p) & 0xf) << 16)
1273
1274 /* Cycle bit - indicates TRB ownership by HC or HCD */
1275 #define TRB_CYCLE               (1<<0)
1276 /*
1277  * Force next event data TRB to be evaluated before task switch.
1278  * Used to pass OS data back after a TD completes.
1279  */
1280 #define TRB_ENT                 (1<<1)
1281 /* Interrupt on short packet */
1282 #define TRB_ISP                 (1<<2)
1283 /* Set PCIe no snoop attribute */
1284 #define TRB_NO_SNOOP            (1<<3)
1285 /* Chain multiple TRBs into a TD */
1286 #define TRB_CHAIN               (1<<4)
1287 /* Interrupt on completion */
1288 #define TRB_IOC                 (1<<5)
1289 /* The buffer pointer contains immediate data */
1290 #define TRB_IDT                 (1<<6)
1291
1292 /* Block Event Interrupt */
1293 #define TRB_BEI                 (1<<9)
1294
1295 /* Control transfer TRB specific fields */
1296 #define TRB_DIR_IN              (1<<16)
1297 #define TRB_TX_TYPE(p)          ((p) << 16)
1298 #define TRB_DATA_OUT            2
1299 #define TRB_DATA_IN             3
1300
1301 /* Isochronous TRB specific fields */
1302 #define TRB_SIA                 (1<<31)
1303 #define TRB_FRAME_ID(p)         (((p) & 0x7ff) << 20)
1304
1305 struct xhci_generic_trb {
1306         __le32 field[4];
1307 };
1308
1309 union xhci_trb {
1310         struct xhci_link_trb            link;
1311         struct xhci_transfer_event      trans_event;
1312         struct xhci_event_cmd           event_cmd;
1313         struct xhci_generic_trb         generic;
1314 };
1315
1316 /* TRB bit mask */
1317 #define TRB_TYPE_BITMASK        (0xfc00)
1318 #define TRB_TYPE(p)             ((p) << 10)
1319 #define TRB_FIELD_TO_TYPE(p)    (((p) & TRB_TYPE_BITMASK) >> 10)
1320 /* TRB type IDs */
1321 /* bulk, interrupt, isoc scatter/gather, and control data stage */
1322 #define TRB_NORMAL              1
1323 /* setup stage for control transfers */
1324 #define TRB_SETUP               2
1325 /* data stage for control transfers */
1326 #define TRB_DATA                3
1327 /* status stage for control transfers */
1328 #define TRB_STATUS              4
1329 /* isoc transfers */
1330 #define TRB_ISOC                5
1331 /* TRB for linking ring segments */
1332 #define TRB_LINK                6
1333 #define TRB_EVENT_DATA          7
1334 /* Transfer Ring No-op (not for the command ring) */
1335 #define TRB_TR_NOOP             8
1336 /* Command TRBs */
1337 /* Enable Slot Command */
1338 #define TRB_ENABLE_SLOT         9
1339 /* Disable Slot Command */
1340 #define TRB_DISABLE_SLOT        10
1341 /* Address Device Command */
1342 #define TRB_ADDR_DEV            11
1343 /* Configure Endpoint Command */
1344 #define TRB_CONFIG_EP           12
1345 /* Evaluate Context Command */
1346 #define TRB_EVAL_CONTEXT        13
1347 /* Reset Endpoint Command */
1348 #define TRB_RESET_EP            14
1349 /* Stop Transfer Ring Command */
1350 #define TRB_STOP_RING           15
1351 /* Set Transfer Ring Dequeue Pointer Command */
1352 #define TRB_SET_DEQ             16
1353 /* Reset Device Command */
1354 #define TRB_RESET_DEV           17
1355 /* Force Event Command (opt) */
1356 #define TRB_FORCE_EVENT         18
1357 /* Negotiate Bandwidth Command (opt) */
1358 #define TRB_NEG_BANDWIDTH       19
1359 /* Set Latency Tolerance Value Command (opt) */
1360 #define TRB_SET_LT              20
1361 /* Get port bandwidth Command */
1362 #define TRB_GET_BW              21
1363 /* Force Header Command - generate a transaction or link management packet */
1364 #define TRB_FORCE_HEADER        22
1365 /* No-op Command - not for transfer rings */
1366 #define TRB_CMD_NOOP            23
1367 /* TRB IDs 24-31 reserved */
1368 /* Event TRBS */
1369 /* Transfer Event */
1370 #define TRB_TRANSFER            32
1371 /* Command Completion Event */
1372 #define TRB_COMPLETION          33
1373 /* Port Status Change Event */
1374 #define TRB_PORT_STATUS         34
1375 /* Bandwidth Request Event (opt) */
1376 #define TRB_BANDWIDTH_EVENT     35
1377 /* Doorbell Event (opt) */
1378 #define TRB_DOORBELL            36
1379 /* Host Controller Event */
1380 #define TRB_HC_EVENT            37
1381 /* Device Notification Event - device sent function wake notification */
1382 #define TRB_DEV_NOTE            38
1383 /* MFINDEX Wrap Event - microframe counter wrapped */
1384 #define TRB_MFINDEX_WRAP        39
1385 /* TRB IDs 40-47 reserved, 48-63 is vendor-defined */
1386
1387 /* Nec vendor-specific command completion event. */
1388 #define TRB_NEC_CMD_COMP        48
1389 /* Get NEC firmware revision. */
1390 #define TRB_NEC_GET_FW          49
1391
1392 static inline const char *xhci_trb_type_string(u8 type)
1393 {
1394         switch (type) {
1395         case TRB_NORMAL:
1396                 return "Normal";
1397         case TRB_SETUP:
1398                 return "Setup Stage";
1399         case TRB_DATA:
1400                 return "Data Stage";
1401         case TRB_STATUS:
1402                 return "Status Stage";
1403         case TRB_ISOC:
1404                 return "Isoch";
1405         case TRB_LINK:
1406                 return "Link";
1407         case TRB_EVENT_DATA:
1408                 return "Event Data";
1409         case TRB_TR_NOOP:
1410                 return "No-Op";
1411         case TRB_ENABLE_SLOT:
1412                 return "Enable Slot Command";
1413         case TRB_DISABLE_SLOT:
1414                 return "Disable Slot Command";
1415         case TRB_ADDR_DEV:
1416                 return "Address Device Command";
1417         case TRB_CONFIG_EP:
1418                 return "Configure Endpoint Command";
1419         case TRB_EVAL_CONTEXT:
1420                 return "Evaluate Context Command";
1421         case TRB_RESET_EP:
1422                 return "Reset Endpoint Command";
1423         case TRB_STOP_RING:
1424                 return "Stop Ring Command";
1425         case TRB_SET_DEQ:
1426                 return "Set TR Dequeue Pointer Command";
1427         case TRB_RESET_DEV:
1428                 return "Reset Device Command";
1429         case TRB_FORCE_EVENT:
1430                 return "Force Event Command";
1431         case TRB_NEG_BANDWIDTH:
1432                 return "Negotiate Bandwidth Command";
1433         case TRB_SET_LT:
1434                 return "Set Latency Tolerance Value Command";
1435         case TRB_GET_BW:
1436                 return "Get Port Bandwidth Command";
1437         case TRB_FORCE_HEADER:
1438                 return "Force Header Command";
1439         case TRB_CMD_NOOP:
1440                 return "No-Op Command";
1441         case TRB_TRANSFER:
1442                 return "Transfer Event";
1443         case TRB_COMPLETION:
1444                 return "Command Completion Event";
1445         case TRB_PORT_STATUS:
1446                 return "Port Status Change Event";
1447         case TRB_BANDWIDTH_EVENT:
1448                 return "Bandwidth Request Event";
1449         case TRB_DOORBELL:
1450                 return "Doorbell Event";
1451         case TRB_HC_EVENT:
1452                 return "Host Controller Event";
1453         case TRB_DEV_NOTE:
1454                 return "Device Notification Event";
1455         case TRB_MFINDEX_WRAP:
1456                 return "MFINDEX Wrap Event";
1457         case TRB_NEC_CMD_COMP:
1458                 return "NEC Command Completion Event";
1459         case TRB_NEC_GET_FW:
1460                 return "NET Get Firmware Revision Command";
1461         default:
1462                 return "UNKNOWN";
1463         }
1464 }
1465
1466 #define TRB_TYPE_LINK(x)        (((x) & TRB_TYPE_BITMASK) == TRB_TYPE(TRB_LINK))
1467 /* Above, but for __le32 types -- can avoid work by swapping constants: */
1468 #define TRB_TYPE_LINK_LE32(x)   (((x) & cpu_to_le32(TRB_TYPE_BITMASK)) == \
1469                                  cpu_to_le32(TRB_TYPE(TRB_LINK)))
1470 #define TRB_TYPE_NOOP_LE32(x)   (((x) & cpu_to_le32(TRB_TYPE_BITMASK)) == \
1471                                  cpu_to_le32(TRB_TYPE(TRB_TR_NOOP)))
1472
1473 #define NEC_FW_MINOR(p)         (((p) >> 0) & 0xff)
1474 #define NEC_FW_MAJOR(p)         (((p) >> 8) & 0xff)
1475
1476 /*
1477  * TRBS_PER_SEGMENT must be a multiple of 4,
1478  * since the command ring is 64-byte aligned.
1479  * It must also be greater than 16.
1480  */
1481 #define TRBS_PER_SEGMENT        256
1482 /* Allow two commands + a link TRB, along with any reserved command TRBs */
1483 #define MAX_RSVD_CMD_TRBS       (TRBS_PER_SEGMENT - 3)
1484 #define TRB_SEGMENT_SIZE        (TRBS_PER_SEGMENT*16)
1485 #define TRB_SEGMENT_SHIFT       (ilog2(TRB_SEGMENT_SIZE))
1486 /* TRB buffer pointers can't cross 64KB boundaries */
1487 #define TRB_MAX_BUFF_SHIFT              16
1488 #define TRB_MAX_BUFF_SIZE       (1 << TRB_MAX_BUFF_SHIFT)
1489 /* How much data is left before the 64KB boundary? */
1490 #define TRB_BUFF_LEN_UP_TO_BOUNDARY(addr)       (TRB_MAX_BUFF_SIZE - \
1491                                         (addr & (TRB_MAX_BUFF_SIZE - 1)))
1492
1493 struct xhci_segment {
1494         union xhci_trb          *trbs;
1495         /* private to HCD */
1496         struct xhci_segment     *next;
1497         dma_addr_t              dma;
1498         /* Max packet sized bounce buffer for td-fragmant alignment */
1499         dma_addr_t              bounce_dma;
1500         void                    *bounce_buf;
1501         unsigned int            bounce_offs;
1502         unsigned int            bounce_len;
1503 };
1504
1505 struct xhci_td {
1506         struct list_head        td_list;
1507         struct list_head        cancelled_td_list;
1508         struct urb              *urb;
1509         struct xhci_segment     *start_seg;
1510         union xhci_trb          *first_trb;
1511         union xhci_trb          *last_trb;
1512         struct xhci_segment     *bounce_seg;
1513         /* actual_length of the URB has already been set */
1514         bool                    urb_length_set;
1515 };
1516
1517 /* xHCI command default timeout value */
1518 #define XHCI_CMD_DEFAULT_TIMEOUT        (5 * HZ)
1519
1520 /* command descriptor */
1521 struct xhci_cd {
1522         struct xhci_command     *command;
1523         union xhci_trb          *cmd_trb;
1524 };
1525
1526 struct xhci_dequeue_state {
1527         struct xhci_segment *new_deq_seg;
1528         union xhci_trb *new_deq_ptr;
1529         int new_cycle_state;
1530         unsigned int stream_id;
1531 };
1532
1533 enum xhci_ring_type {
1534         TYPE_CTRL = 0,
1535         TYPE_ISOC,
1536         TYPE_BULK,
1537         TYPE_INTR,
1538         TYPE_STREAM,
1539         TYPE_COMMAND,
1540         TYPE_EVENT,
1541 };
1542
1543 static inline const char *xhci_ring_type_string(enum xhci_ring_type type)
1544 {
1545         switch (type) {
1546         case TYPE_CTRL:
1547                 return "CTRL";
1548         case TYPE_ISOC:
1549                 return "ISOC";
1550         case TYPE_BULK:
1551                 return "BULK";
1552         case TYPE_INTR:
1553                 return "INTR";
1554         case TYPE_STREAM:
1555                 return "STREAM";
1556         case TYPE_COMMAND:
1557                 return "CMD";
1558         case TYPE_EVENT:
1559                 return "EVENT";
1560         }
1561
1562         return "UNKNOWN";
1563 }
1564
1565 struct xhci_ring {
1566         struct xhci_segment     *first_seg;
1567         struct xhci_segment     *last_seg;
1568         union  xhci_trb         *enqueue;
1569         struct xhci_segment     *enq_seg;
1570         union  xhci_trb         *dequeue;
1571         struct xhci_segment     *deq_seg;
1572         struct list_head        td_list;
1573         /*
1574          * Write the cycle state into the TRB cycle field to give ownership of
1575          * the TRB to the host controller (if we are the producer), or to check
1576          * if we own the TRB (if we are the consumer).  See section 4.9.1.
1577          */
1578         u32                     cycle_state;
1579         unsigned int            stream_id;
1580         unsigned int            num_segs;
1581         unsigned int            num_trbs_free;
1582         unsigned int            num_trbs_free_temp;
1583         unsigned int            bounce_buf_len;
1584         enum xhci_ring_type     type;
1585         bool                    last_td_was_short;
1586         struct radix_tree_root  *trb_address_map;
1587 };
1588
1589 struct xhci_erst_entry {
1590         /* 64-bit event ring segment address */
1591         __le64  seg_addr;
1592         __le32  seg_size;
1593         /* Set to zero */
1594         __le32  rsvd;
1595 };
1596
1597 struct xhci_erst {
1598         struct xhci_erst_entry  *entries;
1599         unsigned int            num_entries;
1600         /* xhci->event_ring keeps track of segment dma addresses */
1601         dma_addr_t              erst_dma_addr;
1602         /* Num entries the ERST can contain */
1603         unsigned int            erst_size;
1604 };
1605
1606 struct xhci_scratchpad {
1607         u64 *sp_array;
1608         dma_addr_t sp_dma;
1609         void **sp_buffers;
1610 };
1611
1612 struct urb_priv {
1613         int     num_tds;
1614         int     num_tds_done;
1615         struct  xhci_td td[0];
1616 };
1617
1618 /*
1619  * Each segment table entry is 4*32bits long.  1K seems like an ok size:
1620  * (1K bytes * 8bytes/bit) / (4*32 bits) = 64 segment entries in the table,
1621  * meaning 64 ring segments.
1622  * Initial allocated size of the ERST, in number of entries */
1623 #define ERST_NUM_SEGS   1
1624 /* Initial allocated size of the ERST, in number of entries */
1625 #define ERST_SIZE       64
1626 /* Initial number of event segment rings allocated */
1627 #define ERST_ENTRIES    1
1628 /* Poll every 60 seconds */
1629 #define POLL_TIMEOUT    60
1630 /* Stop endpoint command timeout (secs) for URB cancellation watchdog timer */
1631 #define XHCI_STOP_EP_CMD_TIMEOUT        5
1632 /* XXX: Make these module parameters */
1633
1634 struct s3_save {
1635         u32     command;
1636         u32     dev_nt;
1637         u64     dcbaa_ptr;
1638         u32     config_reg;
1639         u32     irq_pending;
1640         u32     irq_control;
1641         u32     erst_size;
1642         u64     erst_base;
1643         u64     erst_dequeue;
1644 };
1645
1646 /* Use for lpm */
1647 struct dev_info {
1648         u32                     dev_id;
1649         struct  list_head       list;
1650 };
1651
1652 struct xhci_bus_state {
1653         unsigned long           bus_suspended;
1654         unsigned long           next_statechange;
1655
1656         /* Port suspend arrays are indexed by the portnum of the fake roothub */
1657         /* ports suspend status arrays - max 31 ports for USB2, 15 for USB3 */
1658         u32                     port_c_suspend;
1659         u32                     suspended_ports;
1660         u32                     port_remote_wakeup;
1661         unsigned long           resume_done[USB_MAXCHILDREN];
1662         /* which ports have started to resume */
1663         unsigned long           resuming_ports;
1664         /* Which ports are waiting on RExit to U0 transition. */
1665         unsigned long           rexit_ports;
1666         struct completion       rexit_done[USB_MAXCHILDREN];
1667 };
1668
1669
1670 /*
1671  * It can take up to 20 ms to transition from RExit to U0 on the
1672  * Intel Lynx Point LP xHCI host.
1673  */
1674 #define XHCI_MAX_REXIT_TIMEOUT  (20 * 1000)
1675
1676 static inline unsigned int hcd_index(struct usb_hcd *hcd)
1677 {
1678         if (hcd->speed >= HCD_USB3)
1679                 return 0;
1680         else
1681                 return 1;
1682 }
1683
1684 struct xhci_hub {
1685         u8      maj_rev;
1686         u8      min_rev;
1687         u32     *psi;           /* array of protocol speed ID entries */
1688         u8      psi_count;
1689         u8      psi_uid_count;
1690 };
1691
1692 /* There is one xhci_hcd structure per controller */
1693 struct xhci_hcd {
1694         struct usb_hcd *main_hcd;
1695         struct usb_hcd *shared_hcd;
1696         /* glue to PCI and HCD framework */
1697         struct xhci_cap_regs __iomem *cap_regs;
1698         struct xhci_op_regs __iomem *op_regs;
1699         struct xhci_run_regs __iomem *run_regs;
1700         struct xhci_doorbell_array __iomem *dba;
1701         /* Our HCD's current interrupter register set */
1702         struct  xhci_intr_reg __iomem *ir_set;
1703
1704         /* Cached register copies of read-only HC data */
1705         __u32           hcs_params1;
1706         __u32           hcs_params2;
1707         __u32           hcs_params3;
1708         __u32           hcc_params;
1709         __u32           hcc_params2;
1710
1711         spinlock_t      lock;
1712
1713         /* packed release number */
1714         u8              sbrn;
1715         u16             hci_version;
1716         u8              max_slots;
1717         u8              max_interrupters;
1718         u8              max_ports;
1719         u8              isoc_threshold;
1720         int             event_ring_max;
1721         /* 4KB min, 128MB max */
1722         int             page_size;
1723         /* Valid values are 12 to 20, inclusive */
1724         int             page_shift;
1725         /* msi-x vectors */
1726         int             msix_count;
1727         /* optional clock */
1728         struct clk              *clk;
1729         /* data structures */
1730         struct xhci_device_context_array *dcbaa;
1731         struct xhci_ring        *cmd_ring;
1732         unsigned int            cmd_ring_state;
1733 #define CMD_RING_STATE_RUNNING         (1 << 0)
1734 #define CMD_RING_STATE_ABORTED         (1 << 1)
1735 #define CMD_RING_STATE_STOPPED         (1 << 2)
1736         struct list_head        cmd_list;
1737         unsigned int            cmd_ring_reserved_trbs;
1738         struct delayed_work     cmd_timer;
1739         struct completion       cmd_ring_stop_completion;
1740         struct xhci_command     *current_cmd;
1741         struct xhci_ring        *event_ring;
1742         struct xhci_erst        erst;
1743         /* Scratchpad */
1744         struct xhci_scratchpad  *scratchpad;
1745         /* Store LPM test failed devices' information */
1746         struct list_head        lpm_failed_devs;
1747
1748         /* slot enabling and address device helpers */
1749         /* these are not thread safe so use mutex */
1750         struct mutex mutex;
1751         /* For USB 3.0 LPM enable/disable. */
1752         struct xhci_command             *lpm_command;
1753         /* Internal mirror of the HW's dcbaa */
1754         struct xhci_virt_device *devs[MAX_HC_SLOTS];
1755         /* For keeping track of bandwidth domains per roothub. */
1756         struct xhci_root_port_bw_info   *rh_bw;
1757
1758         /* DMA pools */
1759         struct dma_pool *device_pool;
1760         struct dma_pool *segment_pool;
1761         struct dma_pool *small_streams_pool;
1762         struct dma_pool *medium_streams_pool;
1763
1764         /* Host controller watchdog timer structures */
1765         unsigned int            xhc_state;
1766
1767         u32                     command;
1768         struct s3_save          s3;
1769 /* Host controller is dying - not responding to commands. "I'm not dead yet!"
1770  *
1771  * xHC interrupts have been disabled and a watchdog timer will (or has already)
1772  * halt the xHCI host, and complete all URBs with an -ESHUTDOWN code.  Any code
1773  * that sees this status (other than the timer that set it) should stop touching
1774  * hardware immediately.  Interrupt handlers should return immediately when
1775  * they see this status (any time they drop and re-acquire xhci->lock).
1776  * xhci_urb_dequeue() should call usb_hcd_check_unlink_urb() and return without
1777  * putting the TD on the canceled list, etc.
1778  *
1779  * There are no reports of xHCI host controllers that display this issue.
1780  */
1781 #define XHCI_STATE_DYING        (1 << 0)
1782 #define XHCI_STATE_HALTED       (1 << 1)
1783 #define XHCI_STATE_REMOVING     (1 << 2)
1784         unsigned int            quirks;
1785 #define XHCI_LINK_TRB_QUIRK     (1 << 0)
1786 #define XHCI_RESET_EP_QUIRK     (1 << 1)
1787 #define XHCI_NEC_HOST           (1 << 2)
1788 #define XHCI_AMD_PLL_FIX        (1 << 3)
1789 #define XHCI_SPURIOUS_SUCCESS   (1 << 4)
1790 /*
1791  * Certain Intel host controllers have a limit to the number of endpoint
1792  * contexts they can handle.  Ideally, they would signal that they can't handle
1793  * anymore endpoint contexts by returning a Resource Error for the Configure
1794  * Endpoint command, but they don't.  Instead they expect software to keep track
1795  * of the number of active endpoints for them, across configure endpoint
1796  * commands, reset device commands, disable slot commands, and address device
1797  * commands.
1798  */
1799 #define XHCI_EP_LIMIT_QUIRK     (1 << 5)
1800 #define XHCI_BROKEN_MSI         (1 << 6)
1801 #define XHCI_RESET_ON_RESUME    (1 << 7)
1802 #define XHCI_SW_BW_CHECKING     (1 << 8)
1803 #define XHCI_AMD_0x96_HOST      (1 << 9)
1804 #define XHCI_TRUST_TX_LENGTH    (1 << 10)
1805 #define XHCI_LPM_SUPPORT        (1 << 11)
1806 #define XHCI_INTEL_HOST         (1 << 12)
1807 #define XHCI_SPURIOUS_REBOOT    (1 << 13)
1808 #define XHCI_COMP_MODE_QUIRK    (1 << 14)
1809 #define XHCI_AVOID_BEI          (1 << 15)
1810 #define XHCI_PLAT               (1 << 16)
1811 #define XHCI_SLOW_SUSPEND       (1 << 17)
1812 #define XHCI_SPURIOUS_WAKEUP    (1 << 18)
1813 /* For controllers with a broken beyond repair streams implementation */
1814 #define XHCI_BROKEN_STREAMS     (1 << 19)
1815 #define XHCI_PME_STUCK_QUIRK    (1 << 20)
1816 #define XHCI_MTK_HOST           (1 << 21)
1817 #define XHCI_SSIC_PORT_UNUSED   (1 << 22)
1818 #define XHCI_NO_64BIT_SUPPORT   (1 << 23)
1819 #define XHCI_MISSING_CAS        (1 << 24)
1820 /* For controller with a broken Port Disable implementation */
1821 #define XHCI_BROKEN_PORT_PED    (1 << 25)
1822 #define XHCI_LIMIT_ENDPOINT_INTERVAL_7  (1 << 26)
1823 /* Reserved. It was XHCI_U2_DISABLE_WAKE */
1824 #define XHCI_ASMEDIA_MODIFY_FLOWCONTROL (1 << 28)
1825 #define XHCI_HW_LPM_DISABLE     (1 << 29)
1826
1827         unsigned int            num_active_eps;
1828         unsigned int            limit_active_eps;
1829         /* There are two roothubs to keep track of bus suspend info for */
1830         struct xhci_bus_state   bus_state[2];
1831         /* Is each xHCI roothub port a USB 3.0, USB 2.0, or USB 1.1 port? */
1832         u8                      *port_array;
1833         /* Array of pointers to USB 3.0 PORTSC registers */
1834         __le32 __iomem          **usb3_ports;
1835         unsigned int            num_usb3_ports;
1836         /* Array of pointers to USB 2.0 PORTSC registers */
1837         __le32 __iomem          **usb2_ports;
1838         struct xhci_hub         usb2_rhub;
1839         struct xhci_hub         usb3_rhub;
1840         unsigned int            num_usb2_ports;
1841         /* support xHCI 0.96 spec USB2 software LPM */
1842         unsigned                sw_lpm_support:1;
1843         /* support xHCI 1.0 spec USB2 hardware LPM */
1844         unsigned                hw_lpm_support:1;
1845         /* cached usb2 extened protocol capabilites */
1846         u32                     *ext_caps;
1847         unsigned int            num_ext_caps;
1848         /* Compliance Mode Recovery Data */
1849         struct timer_list       comp_mode_recovery_timer;
1850         u32                     port_status_u0;
1851         u16                     test_mode;
1852 /* Compliance Mode Timer Triggered every 2 seconds */
1853 #define COMP_MODE_RCVRY_MSECS 2000
1854
1855         struct dentry           *debugfs_root;
1856         struct dentry           *debugfs_slots;
1857         struct list_head        regset_list;
1858
1859         void                    *dbc;
1860         /* platform-specific data -- must come last */
1861         unsigned long           priv[0] __aligned(sizeof(s64));
1862 };
1863
1864 /* Platform specific overrides to generic XHCI hc_driver ops */
1865 struct xhci_driver_overrides {
1866         size_t extra_priv_size;
1867         int (*reset)(struct usb_hcd *hcd);
1868         int (*start)(struct usb_hcd *hcd);
1869 };
1870
1871 #define XHCI_CFC_DELAY          10
1872
1873 /* convert between an HCD pointer and the corresponding EHCI_HCD */
1874 static inline struct xhci_hcd *hcd_to_xhci(struct usb_hcd *hcd)
1875 {
1876         struct usb_hcd *primary_hcd;
1877
1878         if (usb_hcd_is_primary_hcd(hcd))
1879                 primary_hcd = hcd;
1880         else
1881                 primary_hcd = hcd->primary_hcd;
1882
1883         return (struct xhci_hcd *) (primary_hcd->hcd_priv);
1884 }
1885
1886 static inline struct usb_hcd *xhci_to_hcd(struct xhci_hcd *xhci)
1887 {
1888         return xhci->main_hcd;
1889 }
1890
1891 #define xhci_dbg(xhci, fmt, args...) \
1892         dev_dbg(xhci_to_hcd(xhci)->self.controller , fmt , ## args)
1893 #define xhci_err(xhci, fmt, args...) \
1894         dev_err(xhci_to_hcd(xhci)->self.controller , fmt , ## args)
1895 #define xhci_warn(xhci, fmt, args...) \
1896         dev_warn(xhci_to_hcd(xhci)->self.controller , fmt , ## args)
1897 #define xhci_warn_ratelimited(xhci, fmt, args...) \
1898         dev_warn_ratelimited(xhci_to_hcd(xhci)->self.controller , fmt , ## args)
1899 #define xhci_info(xhci, fmt, args...) \
1900         dev_info(xhci_to_hcd(xhci)->self.controller , fmt , ## args)
1901
1902 /*
1903  * Registers should always be accessed with double word or quad word accesses.
1904  *
1905  * Some xHCI implementations may support 64-bit address pointers.  Registers
1906  * with 64-bit address pointers should be written to with dword accesses by
1907  * writing the low dword first (ptr[0]), then the high dword (ptr[1]) second.
1908  * xHCI implementations that do not support 64-bit address pointers will ignore
1909  * the high dword, and write order is irrelevant.
1910  */
1911 static inline u64 xhci_read_64(const struct xhci_hcd *xhci,
1912                 __le64 __iomem *regs)
1913 {
1914         return lo_hi_readq(regs);
1915 }
1916 static inline void xhci_write_64(struct xhci_hcd *xhci,
1917                                  const u64 val, __le64 __iomem *regs)
1918 {
1919         lo_hi_writeq(val, regs);
1920 }
1921
1922 static inline int xhci_link_trb_quirk(struct xhci_hcd *xhci)
1923 {
1924         return xhci->quirks & XHCI_LINK_TRB_QUIRK;
1925 }
1926
1927 /* xHCI debugging */
1928 char *xhci_get_slot_state(struct xhci_hcd *xhci,
1929                 struct xhci_container_ctx *ctx);
1930 void xhci_dbg_trace(struct xhci_hcd *xhci, void (*trace)(struct va_format *),
1931                         const char *fmt, ...);
1932
1933 /* xHCI memory management */
1934 void xhci_mem_cleanup(struct xhci_hcd *xhci);
1935 int xhci_mem_init(struct xhci_hcd *xhci, gfp_t flags);
1936 void xhci_free_virt_device(struct xhci_hcd *xhci, int slot_id);
1937 int xhci_alloc_virt_device(struct xhci_hcd *xhci, int slot_id, struct usb_device *udev, gfp_t flags);
1938 int xhci_setup_addressable_virt_dev(struct xhci_hcd *xhci, struct usb_device *udev);
1939 void xhci_copy_ep0_dequeue_into_input_ctx(struct xhci_hcd *xhci,
1940                 struct usb_device *udev);
1941 unsigned int xhci_get_endpoint_index(struct usb_endpoint_descriptor *desc);
1942 unsigned int xhci_get_endpoint_address(unsigned int ep_index);
1943 unsigned int xhci_last_valid_endpoint(u32 added_ctxs);
1944 void xhci_endpoint_zero(struct xhci_hcd *xhci, struct xhci_virt_device *virt_dev, struct usb_host_endpoint *ep);
1945 void xhci_update_tt_active_eps(struct xhci_hcd *xhci,
1946                 struct xhci_virt_device *virt_dev,
1947                 int old_active_eps);
1948 void xhci_clear_endpoint_bw_info(struct xhci_bw_info *bw_info);
1949 void xhci_update_bw_info(struct xhci_hcd *xhci,
1950                 struct xhci_container_ctx *in_ctx,
1951                 struct xhci_input_control_ctx *ctrl_ctx,
1952                 struct xhci_virt_device *virt_dev);
1953 void xhci_endpoint_copy(struct xhci_hcd *xhci,
1954                 struct xhci_container_ctx *in_ctx,
1955                 struct xhci_container_ctx *out_ctx,
1956                 unsigned int ep_index);
1957 void xhci_slot_copy(struct xhci_hcd *xhci,
1958                 struct xhci_container_ctx *in_ctx,
1959                 struct xhci_container_ctx *out_ctx);
1960 int xhci_endpoint_init(struct xhci_hcd *xhci, struct xhci_virt_device *virt_dev,
1961                 struct usb_device *udev, struct usb_host_endpoint *ep,
1962                 gfp_t mem_flags);
1963 struct xhci_ring *xhci_ring_alloc(struct xhci_hcd *xhci,
1964                 unsigned int num_segs, unsigned int cycle_state,
1965                 enum xhci_ring_type type, unsigned int max_packet, gfp_t flags);
1966 void xhci_ring_free(struct xhci_hcd *xhci, struct xhci_ring *ring);
1967 int xhci_ring_expansion(struct xhci_hcd *xhci, struct xhci_ring *ring,
1968                 unsigned int num_trbs, gfp_t flags);
1969 int xhci_alloc_erst(struct xhci_hcd *xhci,
1970                 struct xhci_ring *evt_ring,
1971                 struct xhci_erst *erst,
1972                 gfp_t flags);
1973 void xhci_free_erst(struct xhci_hcd *xhci, struct xhci_erst *erst);
1974 void xhci_free_endpoint_ring(struct xhci_hcd *xhci,
1975                 struct xhci_virt_device *virt_dev,
1976                 unsigned int ep_index);
1977 struct xhci_stream_info *xhci_alloc_stream_info(struct xhci_hcd *xhci,
1978                 unsigned int num_stream_ctxs,
1979                 unsigned int num_streams,
1980                 unsigned int max_packet, gfp_t flags);
1981 void xhci_free_stream_info(struct xhci_hcd *xhci,
1982                 struct xhci_stream_info *stream_info);
1983 void xhci_setup_streams_ep_input_ctx(struct xhci_hcd *xhci,
1984                 struct xhci_ep_ctx *ep_ctx,
1985                 struct xhci_stream_info *stream_info);
1986 void xhci_setup_no_streams_ep_input_ctx(struct xhci_ep_ctx *ep_ctx,
1987                 struct xhci_virt_ep *ep);
1988 void xhci_free_device_endpoint_resources(struct xhci_hcd *xhci,
1989         struct xhci_virt_device *virt_dev, bool drop_control_ep);
1990 struct xhci_ring *xhci_dma_to_transfer_ring(
1991                 struct xhci_virt_ep *ep,
1992                 u64 address);
1993 struct xhci_ring *xhci_stream_id_to_ring(
1994                 struct xhci_virt_device *dev,
1995                 unsigned int ep_index,
1996                 unsigned int stream_id);
1997 struct xhci_command *xhci_alloc_command(struct xhci_hcd *xhci,
1998                 bool allocate_completion, gfp_t mem_flags);
1999 struct xhci_command *xhci_alloc_command_with_ctx(struct xhci_hcd *xhci,
2000                 bool allocate_completion, gfp_t mem_flags);
2001 void xhci_urb_free_priv(struct urb_priv *urb_priv);
2002 void xhci_free_command(struct xhci_hcd *xhci,
2003                 struct xhci_command *command);
2004 struct xhci_container_ctx *xhci_alloc_container_ctx(struct xhci_hcd *xhci,
2005                 int type, gfp_t flags);
2006 void xhci_free_container_ctx(struct xhci_hcd *xhci,
2007                 struct xhci_container_ctx *ctx);
2008
2009 /* xHCI host controller glue */
2010 typedef void (*xhci_get_quirks_t)(struct device *, struct xhci_hcd *);
2011 int xhci_handshake(void __iomem *ptr, u32 mask, u32 done, int usec);
2012 void xhci_quiesce(struct xhci_hcd *xhci);
2013 int xhci_halt(struct xhci_hcd *xhci);
2014 int xhci_start(struct xhci_hcd *xhci);
2015 int xhci_reset(struct xhci_hcd *xhci);
2016 int xhci_run(struct usb_hcd *hcd);
2017 int xhci_gen_setup(struct usb_hcd *hcd, xhci_get_quirks_t get_quirks);
2018 void xhci_init_driver(struct hc_driver *drv,
2019                       const struct xhci_driver_overrides *over);
2020 int xhci_disable_slot(struct xhci_hcd *xhci, u32 slot_id);
2021
2022 int xhci_suspend(struct xhci_hcd *xhci, bool do_wakeup);
2023 int xhci_resume(struct xhci_hcd *xhci, bool hibernated);
2024
2025 irqreturn_t xhci_irq(struct usb_hcd *hcd);
2026 irqreturn_t xhci_msi_irq(int irq, void *hcd);
2027 int xhci_alloc_dev(struct usb_hcd *hcd, struct usb_device *udev);
2028 int xhci_alloc_tt_info(struct xhci_hcd *xhci,
2029                 struct xhci_virt_device *virt_dev,
2030                 struct usb_device *hdev,
2031                 struct usb_tt *tt, gfp_t mem_flags);
2032
2033 /* xHCI ring, segment, TRB, and TD functions */
2034 dma_addr_t xhci_trb_virt_to_dma(struct xhci_segment *seg, union xhci_trb *trb);
2035 struct xhci_segment *trb_in_td(struct xhci_hcd *xhci,
2036                 struct xhci_segment *start_seg, union xhci_trb *start_trb,
2037                 union xhci_trb *end_trb, dma_addr_t suspect_dma, bool debug);
2038 int xhci_is_vendor_info_code(struct xhci_hcd *xhci, unsigned int trb_comp_code);
2039 void xhci_ring_cmd_db(struct xhci_hcd *xhci);
2040 int xhci_queue_slot_control(struct xhci_hcd *xhci, struct xhci_command *cmd,
2041                 u32 trb_type, u32 slot_id);
2042 int xhci_queue_address_device(struct xhci_hcd *xhci, struct xhci_command *cmd,
2043                 dma_addr_t in_ctx_ptr, u32 slot_id, enum xhci_setup_dev);
2044 int xhci_queue_vendor_command(struct xhci_hcd *xhci, struct xhci_command *cmd,
2045                 u32 field1, u32 field2, u32 field3, u32 field4);
2046 int xhci_queue_stop_endpoint(struct xhci_hcd *xhci, struct xhci_command *cmd,
2047                 int slot_id, unsigned int ep_index, int suspend);
2048 int xhci_queue_ctrl_tx(struct xhci_hcd *xhci, gfp_t mem_flags, struct urb *urb,
2049                 int slot_id, unsigned int ep_index);
2050 int xhci_queue_bulk_tx(struct xhci_hcd *xhci, gfp_t mem_flags, struct urb *urb,
2051                 int slot_id, unsigned int ep_index);
2052 int xhci_queue_intr_tx(struct xhci_hcd *xhci, gfp_t mem_flags, struct urb *urb,
2053                 int slot_id, unsigned int ep_index);
2054 int xhci_queue_isoc_tx_prepare(struct xhci_hcd *xhci, gfp_t mem_flags,
2055                 struct urb *urb, int slot_id, unsigned int ep_index);
2056 int xhci_queue_configure_endpoint(struct xhci_hcd *xhci,
2057                 struct xhci_command *cmd, dma_addr_t in_ctx_ptr, u32 slot_id,
2058                 bool command_must_succeed);
2059 int xhci_queue_evaluate_context(struct xhci_hcd *xhci, struct xhci_command *cmd,
2060                 dma_addr_t in_ctx_ptr, u32 slot_id, bool command_must_succeed);
2061 int xhci_queue_reset_ep(struct xhci_hcd *xhci, struct xhci_command *cmd,
2062                 int slot_id, unsigned int ep_index,
2063                 enum xhci_ep_reset_type reset_type);
2064 int xhci_queue_reset_device(struct xhci_hcd *xhci, struct xhci_command *cmd,
2065                 u32 slot_id);
2066 void xhci_find_new_dequeue_state(struct xhci_hcd *xhci,
2067                 unsigned int slot_id, unsigned int ep_index,
2068                 unsigned int stream_id, struct xhci_td *cur_td,
2069                 struct xhci_dequeue_state *state);
2070 void xhci_queue_new_dequeue_state(struct xhci_hcd *xhci,
2071                 unsigned int slot_id, unsigned int ep_index,
2072                 struct xhci_dequeue_state *deq_state);
2073 void xhci_cleanup_stalled_ring(struct xhci_hcd *xhci, unsigned int ep_index,
2074                 unsigned int stream_id, struct xhci_td *td);
2075 void xhci_stop_endpoint_command_watchdog(struct timer_list *t);
2076 void xhci_handle_command_timeout(struct work_struct *work);
2077
2078 void xhci_ring_ep_doorbell(struct xhci_hcd *xhci, unsigned int slot_id,
2079                 unsigned int ep_index, unsigned int stream_id);
2080 void xhci_cleanup_command_queue(struct xhci_hcd *xhci);
2081 void inc_deq(struct xhci_hcd *xhci, struct xhci_ring *ring);
2082 unsigned int count_trbs(u64 addr, u64 len);
2083
2084 /* xHCI roothub code */
2085 void xhci_set_link_state(struct xhci_hcd *xhci, __le32 __iomem **port_array,
2086                                 int port_id, u32 link_state);
2087 void xhci_test_and_clear_bit(struct xhci_hcd *xhci, __le32 __iomem **port_array,
2088                                 int port_id, u32 port_bit);
2089 int xhci_hub_control(struct usb_hcd *hcd, u16 typeReq, u16 wValue, u16 wIndex,
2090                 char *buf, u16 wLength);
2091 int xhci_hub_status_data(struct usb_hcd *hcd, char *buf);
2092 int xhci_find_raw_port_number(struct usb_hcd *hcd, int port1);
2093 void xhci_hc_died(struct xhci_hcd *xhci);
2094
2095 #ifdef CONFIG_PM
2096 int xhci_bus_suspend(struct usb_hcd *hcd);
2097 int xhci_bus_resume(struct usb_hcd *hcd);
2098 #else
2099 #define xhci_bus_suspend        NULL
2100 #define xhci_bus_resume         NULL
2101 #endif  /* CONFIG_PM */
2102
2103 u32 xhci_port_state_to_neutral(u32 state);
2104 int xhci_find_slot_id_by_port(struct usb_hcd *hcd, struct xhci_hcd *xhci,
2105                 u16 port);
2106 void xhci_ring_device(struct xhci_hcd *xhci, int slot_id);
2107
2108 /* xHCI contexts */
2109 struct xhci_input_control_ctx *xhci_get_input_control_ctx(struct xhci_container_ctx *ctx);
2110 struct xhci_slot_ctx *xhci_get_slot_ctx(struct xhci_hcd *xhci, struct xhci_container_ctx *ctx);
2111 struct xhci_ep_ctx *xhci_get_ep_ctx(struct xhci_hcd *xhci, struct xhci_container_ctx *ctx, unsigned int ep_index);
2112
2113 struct xhci_ring *xhci_triad_to_transfer_ring(struct xhci_hcd *xhci,
2114                 unsigned int slot_id, unsigned int ep_index,
2115                 unsigned int stream_id);
2116
2117 static inline struct xhci_ring *xhci_urb_to_transfer_ring(struct xhci_hcd *xhci,
2118                                                                 struct urb *urb)
2119 {
2120         return xhci_triad_to_transfer_ring(xhci, urb->dev->slot_id,
2121                                         xhci_get_endpoint_index(&urb->ep->desc),
2122                                         urb->stream_id);
2123 }
2124
2125 static inline char *xhci_slot_state_string(u32 state)
2126 {
2127         switch (state) {
2128         case SLOT_STATE_ENABLED:
2129                 return "enabled/disabled";
2130         case SLOT_STATE_DEFAULT:
2131                 return "default";
2132         case SLOT_STATE_ADDRESSED:
2133                 return "addressed";
2134         case SLOT_STATE_CONFIGURED:
2135                 return "configured";
2136         default:
2137                 return "reserved";
2138         }
2139 }
2140
2141 static inline const char *xhci_decode_trb(u32 field0, u32 field1, u32 field2,
2142                 u32 field3)
2143 {
2144         static char str[256];
2145         int type = TRB_FIELD_TO_TYPE(field3);
2146
2147         switch (type) {
2148         case TRB_LINK:
2149                 sprintf(str,
2150                         "LINK %08x%08x intr %d type '%s' flags %c:%c:%c:%c",
2151                         field1, field0, GET_INTR_TARGET(field2),
2152                         xhci_trb_type_string(type),
2153                         field3 & TRB_IOC ? 'I' : 'i',
2154                         field3 & TRB_CHAIN ? 'C' : 'c',
2155                         field3 & TRB_TC ? 'T' : 't',
2156                         field3 & TRB_CYCLE ? 'C' : 'c');
2157                 break;
2158         case TRB_TRANSFER:
2159         case TRB_COMPLETION:
2160         case TRB_PORT_STATUS:
2161         case TRB_BANDWIDTH_EVENT:
2162         case TRB_DOORBELL:
2163         case TRB_HC_EVENT:
2164         case TRB_DEV_NOTE:
2165         case TRB_MFINDEX_WRAP:
2166                 sprintf(str,
2167                         "TRB %08x%08x status '%s' len %d slot %d ep %d type '%s' flags %c:%c",
2168                         field1, field0,
2169                         xhci_trb_comp_code_string(GET_COMP_CODE(field2)),
2170                         EVENT_TRB_LEN(field2), TRB_TO_SLOT_ID(field3),
2171                         /* Macro decrements 1, maybe it shouldn't?!? */
2172                         TRB_TO_EP_INDEX(field3) + 1,
2173                         xhci_trb_type_string(type),
2174                         field3 & EVENT_DATA ? 'E' : 'e',
2175                         field3 & TRB_CYCLE ? 'C' : 'c');
2176
2177                 break;
2178         case TRB_SETUP:
2179                 sprintf(str, "bRequestType %02x bRequest %02x wValue %02x%02x wIndex %02x%02x wLength %d length %d TD size %d intr %d type '%s' flags %c:%c:%c",
2180                                 field0 & 0xff,
2181                                 (field0 & 0xff00) >> 8,
2182                                 (field0 & 0xff000000) >> 24,
2183                                 (field0 & 0xff0000) >> 16,
2184                                 (field1 & 0xff00) >> 8,
2185                                 field1 & 0xff,
2186                                 (field1 & 0xff000000) >> 16 |
2187                                 (field1 & 0xff0000) >> 16,
2188                                 TRB_LEN(field2), GET_TD_SIZE(field2),
2189                                 GET_INTR_TARGET(field2),
2190                                 xhci_trb_type_string(type),
2191                                 field3 & TRB_IDT ? 'I' : 'i',
2192                                 field3 & TRB_IOC ? 'I' : 'i',
2193                                 field3 & TRB_CYCLE ? 'C' : 'c');
2194                 break;
2195         case TRB_DATA:
2196                 sprintf(str, "Buffer %08x%08x length %d TD size %d intr %d type '%s' flags %c:%c:%c:%c:%c:%c:%c",
2197                                 field1, field0, TRB_LEN(field2), GET_TD_SIZE(field2),
2198                                 GET_INTR_TARGET(field2),
2199                                 xhci_trb_type_string(type),
2200                                 field3 & TRB_IDT ? 'I' : 'i',
2201                                 field3 & TRB_IOC ? 'I' : 'i',
2202                                 field3 & TRB_CHAIN ? 'C' : 'c',
2203                                 field3 & TRB_NO_SNOOP ? 'S' : 's',
2204                                 field3 & TRB_ISP ? 'I' : 'i',
2205                                 field3 & TRB_ENT ? 'E' : 'e',
2206                                 field3 & TRB_CYCLE ? 'C' : 'c');
2207                 break;
2208         case TRB_STATUS:
2209                 sprintf(str, "Buffer %08x%08x length %d TD size %d intr %d type '%s' flags %c:%c:%c:%c",
2210                                 field1, field0, TRB_LEN(field2), GET_TD_SIZE(field2),
2211                                 GET_INTR_TARGET(field2),
2212                                 xhci_trb_type_string(type),
2213                                 field3 & TRB_IOC ? 'I' : 'i',
2214                                 field3 & TRB_CHAIN ? 'C' : 'c',
2215                                 field3 & TRB_ENT ? 'E' : 'e',
2216                                 field3 & TRB_CYCLE ? 'C' : 'c');
2217                 break;
2218         case TRB_NORMAL:
2219         case TRB_ISOC:
2220         case TRB_EVENT_DATA:
2221         case TRB_TR_NOOP:
2222                 sprintf(str,
2223                         "Buffer %08x%08x length %d TD size %d intr %d type '%s' flags %c:%c:%c:%c:%c:%c:%c:%c",
2224                         field1, field0, TRB_LEN(field2), GET_TD_SIZE(field2),
2225                         GET_INTR_TARGET(field2),
2226                         xhci_trb_type_string(type),
2227                         field3 & TRB_BEI ? 'B' : 'b',
2228                         field3 & TRB_IDT ? 'I' : 'i',
2229                         field3 & TRB_IOC ? 'I' : 'i',
2230                         field3 & TRB_CHAIN ? 'C' : 'c',
2231                         field3 & TRB_NO_SNOOP ? 'S' : 's',
2232                         field3 & TRB_ISP ? 'I' : 'i',
2233                         field3 & TRB_ENT ? 'E' : 'e',
2234                         field3 & TRB_CYCLE ? 'C' : 'c');
2235                 break;
2236
2237         case TRB_CMD_NOOP:
2238         case TRB_ENABLE_SLOT:
2239                 sprintf(str,
2240                         "%s: flags %c",
2241                         xhci_trb_type_string(type),
2242                         field3 & TRB_CYCLE ? 'C' : 'c');
2243                 break;
2244         case TRB_DISABLE_SLOT:
2245         case TRB_NEG_BANDWIDTH:
2246                 sprintf(str,
2247                         "%s: slot %d flags %c",
2248                         xhci_trb_type_string(type),
2249                         TRB_TO_SLOT_ID(field3),
2250                         field3 & TRB_CYCLE ? 'C' : 'c');
2251                 break;
2252         case TRB_ADDR_DEV:
2253                 sprintf(str,
2254                         "%s: ctx %08x%08x slot %d flags %c:%c",
2255                         xhci_trb_type_string(type),
2256                         field1, field0,
2257                         TRB_TO_SLOT_ID(field3),
2258                         field3 & TRB_BSR ? 'B' : 'b',
2259                         field3 & TRB_CYCLE ? 'C' : 'c');
2260                 break;
2261         case TRB_CONFIG_EP:
2262                 sprintf(str,
2263                         "%s: ctx %08x%08x slot %d flags %c:%c",
2264                         xhci_trb_type_string(type),
2265                         field1, field0,
2266                         TRB_TO_SLOT_ID(field3),
2267                         field3 & TRB_DC ? 'D' : 'd',
2268                         field3 & TRB_CYCLE ? 'C' : 'c');
2269                 break;
2270         case TRB_EVAL_CONTEXT:
2271                 sprintf(str,
2272                         "%s: ctx %08x%08x slot %d flags %c",
2273                         xhci_trb_type_string(type),
2274                         field1, field0,
2275                         TRB_TO_SLOT_ID(field3),
2276                         field3 & TRB_CYCLE ? 'C' : 'c');
2277                 break;
2278         case TRB_RESET_EP:
2279                 sprintf(str,
2280                         "%s: ctx %08x%08x slot %d ep %d flags %c",
2281                         xhci_trb_type_string(type),
2282                         field1, field0,
2283                         TRB_TO_SLOT_ID(field3),
2284                         /* Macro decrements 1, maybe it shouldn't?!? */
2285                         TRB_TO_EP_INDEX(field3) + 1,
2286                         field3 & TRB_CYCLE ? 'C' : 'c');
2287                 break;
2288         case TRB_STOP_RING:
2289                 sprintf(str,
2290                         "%s: slot %d sp %d ep %d flags %c",
2291                         xhci_trb_type_string(type),
2292                         TRB_TO_SLOT_ID(field3),
2293                         TRB_TO_SUSPEND_PORT(field3),
2294                         /* Macro decrements 1, maybe it shouldn't?!? */
2295                         TRB_TO_EP_INDEX(field3) + 1,
2296                         field3 & TRB_CYCLE ? 'C' : 'c');
2297                 break;
2298         case TRB_SET_DEQ:
2299                 sprintf(str,
2300                         "%s: deq %08x%08x stream %d slot %d ep %d flags %c",
2301                         xhci_trb_type_string(type),
2302                         field1, field0,
2303                         TRB_TO_STREAM_ID(field2),
2304                         TRB_TO_SLOT_ID(field3),
2305                         /* Macro decrements 1, maybe it shouldn't?!? */
2306                         TRB_TO_EP_INDEX(field3) + 1,
2307                         field3 & TRB_CYCLE ? 'C' : 'c');
2308                 break;
2309         case TRB_RESET_DEV:
2310                 sprintf(str,
2311                         "%s: slot %d flags %c",
2312                         xhci_trb_type_string(type),
2313                         TRB_TO_SLOT_ID(field3),
2314                         field3 & TRB_CYCLE ? 'C' : 'c');
2315                 break;
2316         case TRB_FORCE_EVENT:
2317                 sprintf(str,
2318                         "%s: event %08x%08x vf intr %d vf id %d flags %c",
2319                         xhci_trb_type_string(type),
2320                         field1, field0,
2321                         TRB_TO_VF_INTR_TARGET(field2),
2322                         TRB_TO_VF_ID(field3),
2323                         field3 & TRB_CYCLE ? 'C' : 'c');
2324                 break;
2325         case TRB_SET_LT:
2326                 sprintf(str,
2327                         "%s: belt %d flags %c",
2328                         xhci_trb_type_string(type),
2329                         TRB_TO_BELT(field3),
2330                         field3 & TRB_CYCLE ? 'C' : 'c');
2331                 break;
2332         case TRB_GET_BW:
2333                 sprintf(str,
2334                         "%s: ctx %08x%08x slot %d speed %d flags %c",
2335                         xhci_trb_type_string(type),
2336                         field1, field0,
2337                         TRB_TO_SLOT_ID(field3),
2338                         TRB_TO_DEV_SPEED(field3),
2339                         field3 & TRB_CYCLE ? 'C' : 'c');
2340                 break;
2341         case TRB_FORCE_HEADER:
2342                 sprintf(str,
2343                         "%s: info %08x%08x%08x pkt type %d roothub port %d flags %c",
2344                         xhci_trb_type_string(type),
2345                         field2, field1, field0 & 0xffffffe0,
2346                         TRB_TO_PACKET_TYPE(field0),
2347                         TRB_TO_ROOTHUB_PORT(field3),
2348                         field3 & TRB_CYCLE ? 'C' : 'c');
2349                 break;
2350         default:
2351                 sprintf(str,
2352                         "type '%s' -> raw %08x %08x %08x %08x",
2353                         xhci_trb_type_string(type),
2354                         field0, field1, field2, field3);
2355         }
2356
2357         return str;
2358 }
2359
2360 static inline const char *xhci_decode_slot_context(u32 info, u32 info2,
2361                 u32 tt_info, u32 state)
2362 {
2363         static char str[1024];
2364         u32 speed;
2365         u32 hub;
2366         u32 mtt;
2367         int ret = 0;
2368
2369         speed = info & DEV_SPEED;
2370         hub = info & DEV_HUB;
2371         mtt = info & DEV_MTT;
2372
2373         ret = sprintf(str, "RS %05x %s%s%s Ctx Entries %d MEL %d us Port# %d/%d",
2374                         info & ROUTE_STRING_MASK,
2375                         ({ char *s;
2376                         switch (speed) {
2377                         case SLOT_SPEED_FS:
2378                                 s = "full-speed";
2379                                 break;
2380                         case SLOT_SPEED_LS:
2381                                 s = "low-speed";
2382                                 break;
2383                         case SLOT_SPEED_HS:
2384                                 s = "high-speed";
2385                                 break;
2386                         case SLOT_SPEED_SS:
2387                                 s = "super-speed";
2388                                 break;
2389                         case SLOT_SPEED_SSP:
2390                                 s = "super-speed plus";
2391                                 break;
2392                         default:
2393                                 s = "UNKNOWN speed";
2394                         } s; }),
2395                         mtt ? " multi-TT" : "",
2396                         hub ? " Hub" : "",
2397                         (info & LAST_CTX_MASK) >> 27,
2398                         info2 & MAX_EXIT,
2399                         DEVINFO_TO_ROOT_HUB_PORT(info2),
2400                         DEVINFO_TO_MAX_PORTS(info2));
2401
2402         ret += sprintf(str + ret, " [TT Slot %d Port# %d TTT %d Intr %d] Addr %d State %s",
2403                         tt_info & TT_SLOT, (tt_info & TT_PORT) >> 8,
2404                         GET_TT_THINK_TIME(tt_info), GET_INTR_TARGET(tt_info),
2405                         state & DEV_ADDR_MASK,
2406                         xhci_slot_state_string(GET_SLOT_STATE(state)));
2407
2408         return str;
2409 }
2410
2411
2412 static inline const char *xhci_portsc_link_state_string(u32 portsc)
2413 {
2414         switch (portsc & PORT_PLS_MASK) {
2415         case XDEV_U0:
2416                 return "U0";
2417         case XDEV_U1:
2418                 return "U1";
2419         case XDEV_U2:
2420                 return "U2";
2421         case XDEV_U3:
2422                 return "U3";
2423         case XDEV_DISABLED:
2424                 return "Disabled";
2425         case XDEV_RXDETECT:
2426                 return "RxDetect";
2427         case XDEV_INACTIVE:
2428                 return "Inactive";
2429         case XDEV_POLLING:
2430                 return "Polling";
2431         case XDEV_RECOVERY:
2432                 return "Recovery";
2433         case XDEV_HOT_RESET:
2434                 return "Hot Reset";
2435         case XDEV_COMP_MODE:
2436                 return "Compliance mode";
2437         case XDEV_TEST_MODE:
2438                 return "Test mode";
2439         case XDEV_RESUME:
2440                 return "Resume";
2441         default:
2442                 break;
2443         }
2444         return "Unknown";
2445 }
2446
2447 static inline const char *xhci_decode_portsc(u32 portsc)
2448 {
2449         static char str[256];
2450         int ret;
2451
2452         ret = sprintf(str, "%s %s %s Link:%s PortSpeed:%d ",
2453                       portsc & PORT_POWER       ? "Powered" : "Powered-off",
2454                       portsc & PORT_CONNECT     ? "Connected" : "Not-connected",
2455                       portsc & PORT_PE          ? "Enabled" : "Disabled",
2456                       xhci_portsc_link_state_string(portsc),
2457                       DEV_PORT_SPEED(portsc));
2458
2459         if (portsc & PORT_OC)
2460                 ret += sprintf(str + ret, "OverCurrent ");
2461         if (portsc & PORT_RESET)
2462                 ret += sprintf(str + ret, "In-Reset ");
2463
2464         ret += sprintf(str + ret, "Change: ");
2465         if (portsc & PORT_CSC)
2466                 ret += sprintf(str + ret, "CSC ");
2467         if (portsc & PORT_PEC)
2468                 ret += sprintf(str + ret, "PEC ");
2469         if (portsc & PORT_WRC)
2470                 ret += sprintf(str + ret, "WRC ");
2471         if (portsc & PORT_OCC)
2472                 ret += sprintf(str + ret, "OCC ");
2473         if (portsc & PORT_RC)
2474                 ret += sprintf(str + ret, "PRC ");
2475         if (portsc & PORT_PLC)
2476                 ret += sprintf(str + ret, "PLC ");
2477         if (portsc & PORT_CEC)
2478                 ret += sprintf(str + ret, "CEC ");
2479         if (portsc & PORT_CAS)
2480                 ret += sprintf(str + ret, "CAS ");
2481
2482         ret += sprintf(str + ret, "Wake: ");
2483         if (portsc & PORT_WKCONN_E)
2484                 ret += sprintf(str + ret, "WCE ");
2485         if (portsc & PORT_WKDISC_E)
2486                 ret += sprintf(str + ret, "WDE ");
2487         if (portsc & PORT_WKOC_E)
2488                 ret += sprintf(str + ret, "WOE ");
2489
2490         return str;
2491 }
2492
2493 static inline const char *xhci_ep_state_string(u8 state)
2494 {
2495         switch (state) {
2496         case EP_STATE_DISABLED:
2497                 return "disabled";
2498         case EP_STATE_RUNNING:
2499                 return "running";
2500         case EP_STATE_HALTED:
2501                 return "halted";
2502         case EP_STATE_STOPPED:
2503                 return "stopped";
2504         case EP_STATE_ERROR:
2505                 return "error";
2506         default:
2507                 return "INVALID";
2508         }
2509 }
2510
2511 static inline const char *xhci_ep_type_string(u8 type)
2512 {
2513         switch (type) {
2514         case ISOC_OUT_EP:
2515                 return "Isoc OUT";
2516         case BULK_OUT_EP:
2517                 return "Bulk OUT";
2518         case INT_OUT_EP:
2519                 return "Int OUT";
2520         case CTRL_EP:
2521                 return "Ctrl";
2522         case ISOC_IN_EP:
2523                 return "Isoc IN";
2524         case BULK_IN_EP:
2525                 return "Bulk IN";
2526         case INT_IN_EP:
2527                 return "Int IN";
2528         default:
2529                 return "INVALID";
2530         }
2531 }
2532
2533 static inline const char *xhci_decode_ep_context(u32 info, u32 info2, u64 deq,
2534                 u32 tx_info)
2535 {
2536         static char str[1024];
2537         int ret;
2538
2539         u32 esit;
2540         u16 maxp;
2541         u16 avg;
2542
2543         u8 max_pstr;
2544         u8 ep_state;
2545         u8 interval;
2546         u8 ep_type;
2547         u8 burst;
2548         u8 cerr;
2549         u8 mult;
2550         u8 lsa;
2551         u8 hid;
2552
2553         esit = CTX_TO_MAX_ESIT_PAYLOAD_HI(info) << 16 |
2554                 CTX_TO_MAX_ESIT_PAYLOAD(tx_info);
2555
2556         ep_state = info & EP_STATE_MASK;
2557         max_pstr = info & EP_MAXPSTREAMS_MASK;
2558         interval = CTX_TO_EP_INTERVAL(info);
2559         mult = CTX_TO_EP_MULT(info) + 1;
2560         lsa = info & EP_HAS_LSA;
2561
2562         cerr = (info2 & (3 << 1)) >> 1;
2563         ep_type = CTX_TO_EP_TYPE(info2);
2564         hid = info2 & (1 << 7);
2565         burst = CTX_TO_MAX_BURST(info2);
2566         maxp = MAX_PACKET_DECODED(info2);
2567
2568         avg = EP_AVG_TRB_LENGTH(tx_info);
2569
2570         ret = sprintf(str, "State %s mult %d max P. Streams %d %s",
2571                         xhci_ep_state_string(ep_state), mult,
2572                         max_pstr, lsa ? "LSA " : "");
2573
2574         ret += sprintf(str + ret, "interval %d us max ESIT payload %d CErr %d ",
2575                         (1 << interval) * 125, esit, cerr);
2576
2577         ret += sprintf(str + ret, "Type %s %sburst %d maxp %d deq %016llx ",
2578                         xhci_ep_type_string(ep_type), hid ? "HID" : "",
2579                         burst, maxp, deq);
2580
2581         ret += sprintf(str + ret, "avg trb len %d", avg);
2582
2583         return str;
2584 }
2585
2586 #endif /* __LINUX_XHCI_HCD_H */