drivers/tty/serial/imx.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Driver for Motorola/Freescale IMX serial ports
   4  *
   5  * Based on drivers/char/serial.c, by Linus Torvalds, Theodore Ts'o.
   6  *
   7  * Author: Sascha Hauer <sascha@saschahauer.de>
   8  * Copyright (C) 2004 Pengutronix
   9  */
  10
  11 #if defined(CONFIG_SERIAL_IMX_CONSOLE) && defined(CONFIG_MAGIC_SYSRQ)
  12 #define SUPPORT_SYSRQ
  13 #endif
  14
  15 #include <linux/module.h>
  16 #include <linux/ioport.h>
  17 #include <linux/init.h>
  18 #include <linux/console.h>
  19 #include <linux/sysrq.h>
  20 #include <linux/platform_device.h>
  21 #include <linux/tty.h>
  22 #include <linux/tty_flip.h>
  23 #include <linux/serial_core.h>
  24 #include <linux/serial.h>
  25 #include <linux/clk.h>
  26 #include <linux/delay.h>
  27 #include <linux/pinctrl/consumer.h>
  28 #include <linux/rational.h>
  29 #include <linux/slab.h>
  30 #include <linux/of.h>
  31 #include <linux/of_device.h>
  32 #include <linux/io.h>
  33 #include <linux/dma-mapping.h>
  34
  35 #include <asm/irq.h>
  36 #include <linux/platform_data/serial-imx.h>
  37 #include <linux/platform_data/dma-imx.h>
  38
  39 #include "serial_mctrl_gpio.h"
  40
  41 /* Register definitions */
  42 #define URXD0 0x0  /* Receiver Register */
  43 #define URTX0 0x40 /* Transmitter Register */
  44 #define UCR1  0x80 /* Control Register 1 */
  45 #define UCR2  0x84 /* Control Register 2 */
  46 #define UCR3  0x88 /* Control Register 3 */
  47 #define UCR4  0x8c /* Control Register 4 */
  48 #define UFCR  0x90 /* FIFO Control Register */
  49 #define USR1  0x94 /* Status Register 1 */
  50 #define USR2  0x98 /* Status Register 2 */
  51 #define UESC  0x9c /* Escape Character Register */
  52 #define UTIM  0xa0 /* Escape Timer Register */
  53 #define UBIR  0xa4 /* BRM Incremental Register */
  54 #define UBMR  0xa8 /* BRM Modulator Register */
  55 #define UBRC  0xac /* Baud Rate Count Register */
  56 #define IMX21_ONEMS 0xb0 /* One Millisecond register */
  57 #define IMX1_UTS 0xd0 /* UART Test Register on i.mx1 */
  58 #define IMX21_UTS 0xb4 /* UART Test Register on all other i.mx*/
  59
  60 /* UART Control Register Bit Fields.*/
  61 #define URXD_DUMMY_READ (1<<16)
  62 #define URXD_CHARRDY    (1<<15)
  63 #define URXD_ERR        (1<<14)
  64 #define URXD_OVRRUN     (1<<13)
  65 #define URXD_FRMERR     (1<<12)
  66 #define URXD_BRK        (1<<11)
  67 #define URXD_PRERR      (1<<10)
  68 #define URXD_RX_DATA    (0xFF<<0)
  69 #define UCR1_ADEN       (1<<15) /* Auto detect interrupt */
  70 #define UCR1_ADBR       (1<<14) /* Auto detect baud rate */
  71 #define UCR1_TRDYEN     (1<<13) /* Transmitter ready interrupt enable */
  72 #define UCR1_IDEN       (1<<12) /* Idle condition interrupt */
  73 #define UCR1_ICD_REG(x) (((x) & 3) << 10) /* idle condition detect */
  74 #define UCR1_RRDYEN     (1<<9)  /* Recv ready interrupt enable */
  75 #define UCR1_RXDMAEN    (1<<8)  /* Recv ready DMA enable */
  76 #define UCR1_IREN       (1<<7)  /* Infrared interface enable */
  77 #define UCR1_TXMPTYEN   (1<<6)  /* Transimitter empty interrupt enable */
  78 #define UCR1_RTSDEN     (1<<5)  /* RTS delta interrupt enable */
  79 #define UCR1_SNDBRK     (1<<4)  /* Send break */
  80 #define UCR1_TXDMAEN    (1<<3)  /* Transmitter ready DMA enable */
  81 #define IMX1_UCR1_UARTCLKEN (1<<2) /* UART clock enabled, i.mx1 only */
  82 #define UCR1_ATDMAEN    (1<<2)  /* Aging DMA Timer Enable */
  83 #define UCR1_DOZE       (1<<1)  /* Doze */
  84 #define UCR1_UARTEN     (1<<0)  /* UART enabled */
  85 #define UCR2_ESCI       (1<<15) /* Escape seq interrupt enable */
  86 #define UCR2_IRTS       (1<<14) /* Ignore RTS pin */
  87 #define UCR2_CTSC       (1<<13) /* CTS pin control */
  88 #define UCR2_CTS        (1<<12) /* Clear to send */
  89 #define UCR2_ESCEN      (1<<11) /* Escape enable */
  90 #define UCR2_PREN       (1<<8)  /* Parity enable */
  91 #define UCR2_PROE       (1<<7)  /* Parity odd/even */
  92 #define UCR2_STPB       (1<<6)  /* Stop */
  93 #define UCR2_WS         (1<<5)  /* Word size */
  94 #define UCR2_RTSEN      (1<<4)  /* Request to send interrupt enable */
  95 #define UCR2_ATEN       (1<<3)  /* Aging Timer Enable */
  96 #define UCR2_TXEN       (1<<2)  /* Transmitter enabled */
  97 #define UCR2_RXEN       (1<<1)  /* Receiver enabled */
  98 #define UCR2_SRST       (1<<0)  /* SW reset */
  99 #define UCR3_DTREN      (1<<13) /* DTR interrupt enable */
 100 #define UCR3_PARERREN   (1<<12) /* Parity enable */
 101 #define UCR3_FRAERREN   (1<<11) /* Frame error interrupt enable */
 102 #define UCR3_DSR        (1<<10) /* Data set ready */
 103 #define UCR3_DCD        (1<<9)  /* Data carrier detect */
 104 #define UCR3_RI         (1<<8)  /* Ring indicator */
 105 #define UCR3_ADNIMP     (1<<7)  /* Autobaud Detection Not Improved */
 106 #define UCR3_RXDSEN     (1<<6)  /* Receive status interrupt enable */
 107 #define UCR3_AIRINTEN   (1<<5)  /* Async IR wake interrupt enable */
 108 #define UCR3_AWAKEN     (1<<4)  /* Async wake interrupt enable */
 109 #define UCR3_DTRDEN     (1<<3)  /* Data Terminal Ready Delta Enable. */
 110 #define IMX21_UCR3_RXDMUXSEL    (1<<2)  /* RXD Muxed Input Select */
 111 #define UCR3_INVT       (1<<1)  /* Inverted Infrared transmission */
 112 #define UCR3_BPEN       (1<<0)  /* Preset registers enable */
 113 #define UCR4_CTSTL_SHF  10      /* CTS trigger level shift */
 114 #define UCR4_CTSTL_MASK 0x3F    /* CTS trigger is 6 bits wide */
 115 #define UCR4_INVR       (1<<9)  /* Inverted infrared reception */
 116 #define UCR4_ENIRI      (1<<8)  /* Serial infrared interrupt enable */
 117 #define UCR4_WKEN       (1<<7)  /* Wake interrupt enable */
 118 #define UCR4_REF16      (1<<6)  /* Ref freq 16 MHz */
 119 #define UCR4_IDDMAEN    (1<<6)  /* DMA IDLE Condition Detected */
 120 #define UCR4_IRSC       (1<<5)  /* IR special case */
 121 #define UCR4_TCEN       (1<<3)  /* Transmit complete interrupt enable */
 122 #define UCR4_BKEN       (1<<2)  /* Break condition interrupt enable */
 123 #define UCR4_OREN       (1<<1)  /* Receiver overrun interrupt enable */
 124 #define UCR4_DREN       (1<<0)  /* Recv data ready interrupt enable */
 125 #define UFCR_RXTL_SHF   0       /* Receiver trigger level shift */
 126 #define UFCR_DCEDTE     (1<<6)  /* DCE/DTE mode select */
 127 #define UFCR_RFDIV      (7<<7)  /* Reference freq divider mask */
 128 #define UFCR_RFDIV_REG(x)       (((x) < 7 ? 6 - (x) : 6) << 7)
 129 #define UFCR_TXTL_SHF   10      /* Transmitter trigger level shift */
 130 #define USR1_PARITYERR  (1<<15) /* Parity error interrupt flag */
 131 #define USR1_RTSS       (1<<14) /* RTS pin status */
 132 #define USR1_TRDY       (1<<13) /* Transmitter ready interrupt/dma flag */
 133 #define USR1_RTSD       (1<<12) /* RTS delta */
 134 #define USR1_ESCF       (1<<11) /* Escape seq interrupt flag */
 135 #define USR1_FRAMERR    (1<<10) /* Frame error interrupt flag */
 136 #define USR1_RRDY       (1<<9)   /* Receiver ready interrupt/dma flag */
 137 #define USR1_AGTIM      (1<<8)   /* Ageing timer interrupt flag */
 138 #define USR1_DTRD       (1<<7)   /* DTR Delta */
 139 #define USR1_RXDS        (1<<6)  /* Receiver idle interrupt flag */
 140 #define USR1_AIRINT      (1<<5)  /* Async IR wake interrupt flag */
 141 #define USR1_AWAKE       (1<<4)  /* Aysnc wake interrupt flag */
 142 #define USR2_ADET        (1<<15) /* Auto baud rate detect complete */
 143 #define USR2_TXFE        (1<<14) /* Transmit buffer FIFO empty */
 144 #define USR2_DTRF        (1<<13) /* DTR edge interrupt flag */
 145 #define USR2_IDLE        (1<<12) /* Idle condition */
 146 #define USR2_RIDELT      (1<<10) /* Ring Interrupt Delta */
 147 #define USR2_RIIN        (1<<9)  /* Ring Indicator Input */
 148 #define USR2_IRINT       (1<<8)  /* Serial infrared interrupt flag */
 149 #define USR2_WAKE        (1<<7)  /* Wake */
 150 #define USR2_DCDIN       (1<<5)  /* Data Carrier Detect Input */
 151 #define USR2_RTSF        (1<<4)  /* RTS edge interrupt flag */
 152 #define USR2_TXDC        (1<<3)  /* Transmitter complete */
 153 #define USR2_BRCD        (1<<2)  /* Break condition */
 154 #define USR2_ORE        (1<<1)   /* Overrun error */
 155 #define USR2_RDR        (1<<0)   /* Recv data ready */
 156 #define UTS_FRCPERR     (1<<13) /* Force parity error */
 157 #define UTS_LOOP        (1<<12)  /* Loop tx and rx */
 158 #define UTS_TXEMPTY      (1<<6)  /* TxFIFO empty */
 159 #define UTS_RXEMPTY      (1<<5)  /* RxFIFO empty */
 160 #define UTS_TXFULL       (1<<4)  /* TxFIFO full */
 161 #define UTS_RXFULL       (1<<3)  /* RxFIFO full */
 162 #define UTS_SOFTRST      (1<<0)  /* Software reset */
 163
 164 /* We've been assigned a range on the "Low-density serial ports" major */
 165 #define SERIAL_IMX_MAJOR        207
 166 #define MINOR_START             16
 167 #define DEV_NAME                "ttymxc"
 168
 169 /*
 170  * This determines how often we check the modem status signals
 171  * for any change.  They generally aren't connected to an IRQ
 172  * so we have to poll them.  We also check immediately before
 173  * filling the TX fifo incase CTS has been dropped.
 174  */
 175 #define MCTRL_TIMEOUT   (250*HZ/1000)
 176
 177 #define DRIVER_NAME "IMX-uart"
 178
 179 #define UART_NR 8
 180
 181 /* i.MX21 type uart runs on all i.mx except i.MX1 and i.MX6q */
 182 enum imx_uart_type {
 183         IMX1_UART,
 184         IMX21_UART,
 185         IMX53_UART,
 186         IMX6Q_UART,
 187 };
 188
 189 /* device type dependent stuff */
 190 struct imx_uart_data {
 191         unsigned uts_reg;
 192         enum imx_uart_type devtype;
 193 };
 194
 195 struct imx_port {
 196         struct uart_port        port;
 197         struct timer_list       timer;
 198         unsigned int            old_status;
 199         unsigned int            have_rtscts:1;
 200         unsigned int            have_rtsgpio:1;
 201         unsigned int            dte_mode:1;
 202         struct clk              *clk_ipg;
 203         struct clk              *clk_per;
 204         const struct imx_uart_data *devdata;
 205
 206         struct mctrl_gpios *gpios;
 207
 208         /* shadow registers */
 209         unsigned int ucr1;
 210         unsigned int ucr2;
 211         unsigned int ucr3;
 212         unsigned int ucr4;
 213         unsigned int ufcr;
 214
 215         /* DMA fields */
 216         unsigned int            dma_is_enabled:1;
 217         unsigned int            dma_is_rxing:1;
 218         unsigned int            dma_is_txing:1;
 219         struct dma_chan         *dma_chan_rx, *dma_chan_tx;
 220         struct scatterlist      rx_sgl, tx_sgl[2];
 221         void                    *rx_buf;
 222         struct circ_buf         rx_ring;
 223         unsigned int            rx_periods;
 224         dma_cookie_t            rx_cookie;
 225         unsigned int            tx_bytes;
 226         unsigned int            dma_tx_nents;
 227         unsigned int            saved_reg[10];
 228         bool                    context_saved;
 229 };
 230
 231 struct imx_port_ucrs {
 232         unsigned int    ucr1;
 233         unsigned int    ucr2;
 234         unsigned int    ucr3;
 235 };
 236
 237 static struct imx_uart_data imx_uart_devdata[] = {
 238         [IMX1_UART] = {
 239                 .uts_reg = IMX1_UTS,
 240                 .devtype = IMX1_UART,
 241         },
 242         [IMX21_UART] = {
 243                 .uts_reg = IMX21_UTS,
 244                 .devtype = IMX21_UART,
 245         },
 246         [IMX53_UART] = {
 247                 .uts_reg = IMX21_UTS,
 248                 .devtype = IMX53_UART,
 249         },
 250         [IMX6Q_UART] = {
 251                 .uts_reg = IMX21_UTS,
 252                 .devtype = IMX6Q_UART,
 253         },
 254 };
 255
 256 static const struct platform_device_id imx_uart_devtype[] = {
 257         {
 258                 .name = "imx1-uart",
 259                 .driver_data = (kernel_ulong_t) &imx_uart_devdata[IMX1_UART],
 260         }, {
 261                 .name = "imx21-uart",
 262                 .driver_data = (kernel_ulong_t) &imx_uart_devdata[IMX21_UART],
 263         }, {
 264                 .name = "imx53-uart",
 265                 .driver_data = (kernel_ulong_t) &imx_uart_devdata[IMX53_UART],
 266         }, {
 267                 .name = "imx6q-uart",
 268                 .driver_data = (kernel_ulong_t) &imx_uart_devdata[IMX6Q_UART],
 269         }, {
 270                 /* sentinel */
 271         }
 272 };
 273 MODULE_DEVICE_TABLE(platform, imx_uart_devtype);
 274
 275 static const struct of_device_id imx_uart_dt_ids[] = {
 276         { .compatible = "fsl,imx6q-uart", .data = &imx_uart_devdata[IMX6Q_UART], },
 277         { .compatible = "fsl,imx53-uart", .data = &imx_uart_devdata[IMX53_UART], },
 278         { .compatible = "fsl,imx1-uart", .data = &imx_uart_devdata[IMX1_UART], },
 279         { .compatible = "fsl,imx21-uart", .data = &imx_uart_devdata[IMX21_UART], },
 280         { /* sentinel */ }
 281 };
 282 MODULE_DEVICE_TABLE(of, imx_uart_dt_ids);
 283
 284 static void imx_uart_writel(struct imx_port *sport, u32 val, u32 offset)
 285 {
 286         switch (offset) {
 287         case UCR1:
 288                 sport->ucr1 = val;
 289                 break;
 290         case UCR2:
 291                 sport->ucr2 = val;
 292                 break;
 293         case UCR3:
 294                 sport->ucr3 = val;
 295                 break;
 296         case UCR4:
 297                 sport->ucr4 = val;
 298                 break;
 299         case UFCR:
 300                 sport->ufcr = val;
 301                 break;
 302         default:
 303                 break;
 304         }
 305         writel(val, sport->port.membase + offset);
 306 }
 307
 308 static u32 imx_uart_readl(struct imx_port *sport, u32 offset)
 309 {
 310         switch (offset) {
 311         case UCR1:
 312                 return sport->ucr1;
 313                 break;
 314         case UCR2:
 315                 /*
 316                  * UCR2_SRST is the only bit in the cached registers that might
 317                  * differ from the value that was last written. As it only
 318                  * automatically becomes one after being cleared, reread
 319                  * conditionally.
 320                  */
 321                 if (!(sport->ucr2 & UCR2_SRST))
 322                         sport->ucr2 = readl(sport->port.membase + offset);
 323                 return sport->ucr2;
 324                 break;
 325         case UCR3:
 326                 return sport->ucr3;
 327                 break;
 328         case UCR4:
 329                 return sport->ucr4;
 330                 break;
 331         case UFCR:
 332                 return sport->ufcr;
 333                 break;
 334         default:
 335                 return readl(sport->port.membase + offset);
 336         }
 337 }
 338
 339 static inline unsigned imx_uart_uts_reg(struct imx_port *sport)
 340 {
 341         return sport->devdata->uts_reg;
 342 }
 343
 344 static inline int imx_uart_is_imx1(struct imx_port *sport)
 345 {
 346         return sport->devdata->devtype == IMX1_UART;
 347 }
 348
 349 static inline int imx_uart_is_imx21(struct imx_port *sport)
 350 {
 351         return sport->devdata->devtype == IMX21_UART;
 352 }
 353
 354 static inline int imx_uart_is_imx53(struct imx_port *sport)
 355 {
 356         return sport->devdata->devtype == IMX53_UART;
 357 }
 358
 359 static inline int imx_uart_is_imx6q(struct imx_port *sport)
 360 {
 361         return sport->devdata->devtype == IMX6Q_UART;
 362 }
 363 /*
 364  * Save and restore functions for UCR1, UCR2 and UCR3 registers
 365  */
 366 #if defined(CONFIG_SERIAL_IMX_CONSOLE)
 367 static void imx_uart_ucrs_save(struct imx_port *sport,
 368                                struct imx_port_ucrs *ucr)
 369 {
 370         /* save control registers */
 371         ucr->ucr1 = imx_uart_readl(sport, UCR1);
 372         ucr->ucr2 = imx_uart_readl(sport, UCR2);
 373         ucr->ucr3 = imx_uart_readl(sport, UCR3);
 374 }
 375
 376 static void imx_uart_ucrs_restore(struct imx_port *sport,
 377                                   struct imx_port_ucrs *ucr)
 378 {
 379         /* restore control registers */
 380         imx_uart_writel(sport, ucr->ucr1, UCR1);
 381         imx_uart_writel(sport, ucr->ucr2, UCR2);
 382         imx_uart_writel(sport, ucr->ucr3, UCR3);
 383 }
 384 #endif
 385
 386 /* called with port.lock taken and irqs caller dependent */
 387 static void imx_uart_rts_active(struct imx_port *sport, u32 *ucr2)
 388 {
 389         *ucr2 &= ~(UCR2_CTSC | UCR2_CTS);
 390
 391         sport->port.mctrl |= TIOCM_RTS;
 392         mctrl_gpio_set(sport->gpios, sport->port.mctrl);
 393 }
 394
 395 /* called with port.lock taken and irqs caller dependent */
 396 static void imx_uart_rts_inactive(struct imx_port *sport, u32 *ucr2)
 397 {
 398         *ucr2 &= ~UCR2_CTSC;
 399         *ucr2 |= UCR2_CTS;
 400
 401         sport->port.mctrl &= ~TIOCM_RTS;
 402         mctrl_gpio_set(sport->gpios, sport->port.mctrl);
 403 }
 404
 405 /* called with port.lock taken and irqs off */
 406 static void imx_uart_start_rx(struct uart_port *port)
 407 {
 408         struct imx_port *sport = (struct imx_port *)port;
 409         unsigned int ucr1, ucr2;
 410
 411         ucr1 = imx_uart_readl(sport, UCR1);
 412         ucr2 = imx_uart_readl(sport, UCR2);
 413
 414         ucr2 |= UCR2_RXEN;
 415
 416         if (sport->dma_is_enabled) {
 417                 ucr1 |= UCR1_RXDMAEN | UCR1_ATDMAEN;
 418         } else {
 419                 ucr1 |= UCR1_RRDYEN;
 420                 ucr2 |= UCR2_ATEN;
 421         }
 422
 423         /* Write UCR2 first as it includes RXEN */
 424         imx_uart_writel(sport, ucr2, UCR2);
 425         imx_uart_writel(sport, ucr1, UCR1);
 426 }
 427
 428 /* called with port.lock taken and irqs off */
 429 static void imx_uart_stop_tx(struct uart_port *port)
 430 {
 431         struct imx_port *sport = (struct imx_port *)port;
 432         u32 ucr1;
 433
 434         /*
 435          * We are maybe in the SMP context, so if the DMA TX thread is running
 436          * on other cpu, we have to wait for it to finish.
 437          */
 438         if (sport->dma_is_txing)
 439                 return;
 440
 441         ucr1 = imx_uart_readl(sport, UCR1);
 442         imx_uart_writel(sport, ucr1 & ~UCR1_TRDYEN, UCR1);
 443
 444         /* in rs485 mode disable transmitter if shifter is empty */
 445         if (port->rs485.flags & SER_RS485_ENABLED &&
 446             imx_uart_readl(sport, USR2) & USR2_TXDC) {
 447                 u32 ucr2 = imx_uart_readl(sport, UCR2), ucr4;
 448                 if (port->rs485.flags & SER_RS485_RTS_AFTER_SEND)
 449                         imx_uart_rts_active(sport, &ucr2);
 450                 else
 451                         imx_uart_rts_inactive(sport, &ucr2);
 452                 imx_uart_writel(sport, ucr2, UCR2);
 453
 454                 imx_uart_start_rx(port);
 455
 456                 ucr4 = imx_uart_readl(sport, UCR4);
 457                 ucr4 &= ~UCR4_TCEN;
 458                 imx_uart_writel(sport, ucr4, UCR4);
 459         }
 460 }
 461
 462 /* called with port.lock taken and irqs off */
 463 static void imx_uart_stop_rx(struct uart_port *port)
 464 {
 465         struct imx_port *sport = (struct imx_port *)port;
 466         u32 ucr1, ucr2;
 467
 468         ucr1 = imx_uart_readl(sport, UCR1);
 469         ucr2 = imx_uart_readl(sport, UCR2);
 470
 471         if (sport->dma_is_enabled) {
 472                 ucr1 &= ~(UCR1_RXDMAEN | UCR1_ATDMAEN);
 473         } else {
 474                 ucr1 &= ~UCR1_RRDYEN;
 475                 ucr2 &= ~UCR2_ATEN;
 476         }
 477         imx_uart_writel(sport, ucr1, UCR1);
 478
 479         ucr2 &= ~UCR2_RXEN;
 480         imx_uart_writel(sport, ucr2, UCR2);
 481 }
 482
 483 /* called with port.lock taken and irqs off */
 484 static void imx_uart_enable_ms(struct uart_port *port)
 485 {
 486         struct imx_port *sport = (struct imx_port *)port;
 487
 488         mod_timer(&sport->timer, jiffies);
 489
 490         mctrl_gpio_enable_ms(sport->gpios);
 491 }
 492
 493 static void imx_uart_dma_tx(struct imx_port *sport);
 494
 495 /* called with port.lock taken and irqs off */
 496 static inline void imx_uart_transmit_buffer(struct imx_port *sport)
 497 {
 498         struct circ_buf *xmit = &sport->port.state->xmit;
 499
 500         if (sport->port.x_char) {
 501                 /* Send next char */
 502                 imx_uart_writel(sport, sport->port.x_char, URTX0);
 503                 sport->port.icount.tx++;
 504                 sport->port.x_char = 0;
 505                 return;
 506         }
 507
 508         if (uart_circ_empty(xmit) || uart_tx_stopped(&sport->port)) {
 509                 imx_uart_stop_tx(&sport->port);
 510                 return;
 511         }
 512
 513         if (sport->dma_is_enabled) {
 514                 u32 ucr1;
 515                 /*
 516                  * We've just sent a X-char Ensure the TX DMA is enabled
 517                  * and the TX IRQ is disabled.
 518                  **/
 519                 ucr1 = imx_uart_readl(sport, UCR1);
 520                 ucr1 &= ~UCR1_TRDYEN;
 521                 if (sport->dma_is_txing) {
 522                         ucr1 |= UCR1_TXDMAEN;
 523                         imx_uart_writel(sport, ucr1, UCR1);
 524                 } else {
 525                         imx_uart_writel(sport, ucr1, UCR1);
 526                         imx_uart_dma_tx(sport);
 527                 }
 528
 529                 return;
 530         }
 531
 532         while (!uart_circ_empty(xmit) &&
 533                !(imx_uart_readl(sport, imx_uart_uts_reg(sport)) & UTS_TXFULL)) {
 534                 /* send xmit->buf[xmit->tail]
 535                  * out the port here */
 536                 imx_uart_writel(sport, xmit->buf[xmit->tail], URTX0);
 537                 xmit->tail = (xmit->tail + 1) & (UART_XMIT_SIZE - 1);
 538                 sport->port.icount.tx++;
 539         }
 540
 541         if (uart_circ_chars_pending(xmit) < WAKEUP_CHARS)
 542                 uart_write_wakeup(&sport->port);
 543
 544         if (uart_circ_empty(xmit))
 545                 imx_uart_stop_tx(&sport->port);
 546 }
 547
 548 static void imx_uart_dma_tx_callback(void *data)
 549 {
 550         struct imx_port *sport = data;
 551         struct scatterlist *sgl = &sport->tx_sgl[0];
 552         struct circ_buf *xmit = &sport->port.state->xmit;
 553         unsigned long flags;
 554         u32 ucr1;
 555
 556         spin_lock_irqsave(&sport->port.lock, flags);
 557
 558         dma_unmap_sg(sport->port.dev, sgl, sport->dma_tx_nents, DMA_TO_DEVICE);
 559
 560         ucr1 = imx_uart_readl(sport, UCR1);
 561         ucr1 &= ~UCR1_TXDMAEN;
 562         imx_uart_writel(sport, ucr1, UCR1);
 563
 564         /* update the stat */
 565         xmit->tail = (xmit->tail + sport->tx_bytes) & (UART_XMIT_SIZE - 1);
 566         sport->port.icount.tx += sport->tx_bytes;
 567
 568         dev_dbg(sport->port.dev, "we finish the TX DMA.\n");
 569
 570         sport->dma_is_txing = 0;
 571
 572         if (uart_circ_chars_pending(xmit) < WAKEUP_CHARS)
 573                 uart_write_wakeup(&sport->port);
 574
 575         if (!uart_circ_empty(xmit) && !uart_tx_stopped(&sport->port))
 576                 imx_uart_dma_tx(sport);
 577         else if (sport->port.rs485.flags & SER_RS485_ENABLED) {
 578                 u32 ucr4 = imx_uart_readl(sport, UCR4);
 579                 ucr4 |= UCR4_TCEN;
 580                 imx_uart_writel(sport, ucr4, UCR4);
 581         }
 582
 583         spin_unlock_irqrestore(&sport->port.lock, flags);
 584 }
 585
 586 /* called with port.lock taken and irqs off */
 587 static void imx_uart_dma_tx(struct imx_port *sport)
 588 {
 589         struct circ_buf *xmit = &sport->port.state->xmit;
 590         struct scatterlist *sgl = sport->tx_sgl;
 591         struct dma_async_tx_descriptor *desc;
 592         struct dma_chan *chan = sport->dma_chan_tx;
 593         struct device *dev = sport->port.dev;
 594         u32 ucr1, ucr4;
 595         int ret;
 596
 597         if (sport->dma_is_txing)
 598                 return;
 599
 600         ucr4 = imx_uart_readl(sport, UCR4);
 601         ucr4 &= ~UCR4_TCEN;
 602         imx_uart_writel(sport, ucr4, UCR4);
 603
 604         sport->tx_bytes = uart_circ_chars_pending(xmit);
 605
 606         if (xmit->tail < xmit->head) {
 607                 sport->dma_tx_nents = 1;
 608                 sg_init_one(sgl, xmit->buf + xmit->tail, sport->tx_bytes);
 609         } else {
 610                 sport->dma_tx_nents = 2;
 611                 sg_init_table(sgl, 2);
 612                 sg_set_buf(sgl, xmit->buf + xmit->tail,
 613                                 UART_XMIT_SIZE - xmit->tail);
 614                 sg_set_buf(sgl + 1, xmit->buf, xmit->head);
 615         }
 616
 617         ret = dma_map_sg(dev, sgl, sport->dma_tx_nents, DMA_TO_DEVICE);
 618         if (ret == 0) {
 619                 dev_err(dev, "DMA mapping error for TX.\n");
 620                 return;
 621         }
 622         desc = dmaengine_prep_slave_sg(chan, sgl, ret,
 623                                         DMA_MEM_TO_DEV, DMA_PREP_INTERRUPT);
 624         if (!desc) {
 625                 dma_unmap_sg(dev, sgl, sport->dma_tx_nents,
 626                              DMA_TO_DEVICE);
 627                 dev_err(dev, "We cannot prepare for the TX slave dma!\n");
 628                 return;
 629         }
 630         desc->callback = imx_uart_dma_tx_callback;
 631         desc->callback_param = sport;
 632
 633         dev_dbg(dev, "TX: prepare to send %lu bytes by DMA.\n",
 634                         uart_circ_chars_pending(xmit));
 635
 636         ucr1 = imx_uart_readl(sport, UCR1);
 637         ucr1 |= UCR1_TXDMAEN;
 638         imx_uart_writel(sport, ucr1, UCR1);
 639
 640         /* fire it */
 641         sport->dma_is_txing = 1;
 642         dmaengine_submit(desc);
 643         dma_async_issue_pending(chan);
 644         return;
 645 }
 646
 647 /* called with port.lock taken and irqs off */
 648 static void imx_uart_start_tx(struct uart_port *port)
 649 {
 650         struct imx_port *sport = (struct imx_port *)port;
 651         u32 ucr1;
 652
 653         if (!sport->port.x_char && uart_circ_empty(&port->state->xmit))
 654                 return;
 655
 656         if (port->rs485.flags & SER_RS485_ENABLED) {
 657                 u32 ucr2;
 658
 659                 ucr2 = imx_uart_readl(sport, UCR2);
 660                 if (port->rs485.flags & SER_RS485_RTS_ON_SEND)
 661                         imx_uart_rts_active(sport, &ucr2);
 662                 else
 663                         imx_uart_rts_inactive(sport, &ucr2);
 664                 imx_uart_writel(sport, ucr2, UCR2);
 665
 666                 if (!(port->rs485.flags & SER_RS485_RX_DURING_TX))
 667                         imx_uart_stop_rx(port);
 668
 669                 /*
 670                  * Enable transmitter and shifter empty irq only if DMA is off.
 671                  * In the DMA case this is done in the tx-callback.
 672                  */
 673                 if (!sport->dma_is_enabled) {
 674                         u32 ucr4 = imx_uart_readl(sport, UCR4);
 675                         ucr4 |= UCR4_TCEN;
 676                         imx_uart_writel(sport, ucr4, UCR4);
 677                 }
 678         }
 679
 680         if (!sport->dma_is_enabled) {
 681                 ucr1 = imx_uart_readl(sport, UCR1);
 682                 imx_uart_writel(sport, ucr1 | UCR1_TRDYEN, UCR1);
 683         }
 684
 685         if (sport->dma_is_enabled) {
 686                 if (sport->port.x_char) {
 687                         /* We have X-char to send, so enable TX IRQ and
 688                          * disable TX DMA to let TX interrupt to send X-char */
 689                         ucr1 = imx_uart_readl(sport, UCR1);
 690                         ucr1 &= ~UCR1_TXDMAEN;
 691                         ucr1 |= UCR1_TRDYEN;
 692                         imx_uart_writel(sport, ucr1, UCR1);
 693                         return;
 694                 }
 695
 696                 if (!uart_circ_empty(&port->state->xmit) &&
 697                     !uart_tx_stopped(port))
 698                         imx_uart_dma_tx(sport);
 699                 return;
 700         }
 701 }
 702
 703 static irqreturn_t imx_uart_rtsint(int irq, void *dev_id)
 704 {
 705         struct imx_port *sport = dev_id;
 706         u32 usr1;
 707
 708         spin_lock(&sport->port.lock);
 709
 710         imx_uart_writel(sport, USR1_RTSD, USR1);
 711         usr1 = imx_uart_readl(sport, USR1) & USR1_RTSS;
 712         uart_handle_cts_change(&sport->port, !!usr1);
 713         wake_up_interruptible(&sport->port.state->port.delta_msr_wait);
 714
 715         spin_unlock(&sport->port.lock);
 716         return IRQ_HANDLED;
 717 }
 718
 719 static irqreturn_t imx_uart_txint(int irq, void *dev_id)
 720 {
 721         struct imx_port *sport = dev_id;
 722
 723         spin_lock(&sport->port.lock);
 724         imx_uart_transmit_buffer(sport);
 725         spin_unlock(&sport->port.lock);
 726         return IRQ_HANDLED;
 727 }
 728
 729 static irqreturn_t imx_uart_rxint(int irq, void *dev_id)
 730 {
 731         struct imx_port *sport = dev_id;
 732         unsigned int rx, flg, ignored = 0;
 733         struct tty_port *port = &sport->port.state->port;
 734
 735         spin_lock(&sport->port.lock);
 736
 737         while (imx_uart_readl(sport, USR2) & USR2_RDR) {
 738                 u32 usr2;
 739
 740                 flg = TTY_NORMAL;
 741                 sport->port.icount.rx++;
 742
 743                 rx = imx_uart_readl(sport, URXD0);
 744
 745                 usr2 = imx_uart_readl(sport, USR2);
 746                 if (usr2 & USR2_BRCD) {
 747                         imx_uart_writel(sport, USR2_BRCD, USR2);
 748                         if (uart_handle_break(&sport->port))
 749                                 continue;
 750                 }
 751
 752                 if (uart_handle_sysrq_char(&sport->port, (unsigned char)rx))
 753                         continue;
 754
 755                 if (unlikely(rx & URXD_ERR)) {
 756                         if (rx & URXD_BRK)
 757                                 sport->port.icount.brk++;
 758                         else if (rx & URXD_PRERR)
 759                                 sport->port.icount.parity++;
 760                         else if (rx & URXD_FRMERR)
 761                                 sport->port.icount.frame++;
 762                         if (rx & URXD_OVRRUN)
 763                                 sport->port.icount.overrun++;
 764
 765                         if (rx & sport->port.ignore_status_mask) {
 766                                 if (++ignored > 100)
 767                                         goto out;
 768                                 continue;
 769                         }
 770
 771                         rx &= (sport->port.read_status_mask | 0xFF);
 772
 773                         if (rx & URXD_BRK)
 774                                 flg = TTY_BREAK;
 775                         else if (rx & URXD_PRERR)
 776                                 flg = TTY_PARITY;
 777                         else if (rx & URXD_FRMERR)
 778                                 flg = TTY_FRAME;
 779                         if (rx & URXD_OVRRUN)
 780                                 flg = TTY_OVERRUN;
 781
 782 #ifdef SUPPORT_SYSRQ
 783                         sport->port.sysrq = 0;
 784 #endif
 785                 }
 786
 787                 if (sport->port.ignore_status_mask & URXD_DUMMY_READ)
 788                         goto out;
 789
 790                 if (tty_insert_flip_char(port, rx, flg) == 0)
 791                         sport->port.icount.buf_overrun++;
 792         }
 793
 794 out:
 795         spin_unlock(&sport->port.lock);
 796         tty_flip_buffer_push(port);
 797         return IRQ_HANDLED;
 798 }
 799
 800 static void imx_uart_clear_rx_errors(struct imx_port *sport);
 801
 802 /*
 803  * We have a modem side uart, so the meanings of RTS and CTS are inverted.
 804  */
 805 static unsigned int imx_uart_get_hwmctrl(struct imx_port *sport)
 806 {
 807         unsigned int tmp = TIOCM_DSR;
 808         unsigned usr1 = imx_uart_readl(sport, USR1);
 809         unsigned usr2 = imx_uart_readl(sport, USR2);
 810
 811         if (usr1 & USR1_RTSS)
 812                 tmp |= TIOCM_CTS;
 813
 814         /* in DCE mode DCDIN is always 0 */
 815         if (!(usr2 & USR2_DCDIN))
 816                 tmp |= TIOCM_CAR;
 817
 818         if (sport->dte_mode)
 819                 if (!(imx_uart_readl(sport, USR2) & USR2_RIIN))
 820                         tmp |= TIOCM_RI;
 821
 822         return tmp;
 823 }
 824
 825 /*
 826  * Handle any change of modem status signal since we were last called.
 827  */
 828 static void imx_uart_mctrl_check(struct imx_port *sport)
 829 {
 830         unsigned int status, changed;
 831
 832         status = imx_uart_get_hwmctrl(sport);
 833         changed = status ^ sport->old_status;
 834
 835         if (changed == 0)
 836                 return;
 837
 838         sport->old_status = status;
 839
 840         if (changed & TIOCM_RI && status & TIOCM_RI)
 841                 sport->port.icount.rng++;
 842         if (changed & TIOCM_DSR)
 843                 sport->port.icount.dsr++;
 844         if (changed & TIOCM_CAR)
 845                 uart_handle_dcd_change(&sport->port, status & TIOCM_CAR);
 846         if (changed & TIOCM_CTS)
 847                 uart_handle_cts_change(&sport->port, status & TIOCM_CTS);
 848
 849         wake_up_interruptible(&sport->port.state->port.delta_msr_wait);
 850 }
 851
 852 static irqreturn_t imx_uart_int(int irq, void *dev_id)
 853 {
 854         struct imx_port *sport = dev_id;
 855         unsigned int usr1, usr2, ucr1, ucr2, ucr3, ucr4;
 856         irqreturn_t ret = IRQ_NONE;
 857
 858         usr1 = imx_uart_readl(sport, USR1);
 859         usr2 = imx_uart_readl(sport, USR2);
 860         ucr1 = imx_uart_readl(sport, UCR1);
 861         ucr2 = imx_uart_readl(sport, UCR2);
 862         ucr3 = imx_uart_readl(sport, UCR3);
 863         ucr4 = imx_uart_readl(sport, UCR4);
 864
 865         /*
 866          * Even if a condition is true that can trigger an irq only handle it if
 867          * the respective irq source is enabled. This prevents some undesired
 868          * actions, for example if a character that sits in the RX FIFO and that
 869          * should be fetched via DMA is tried to be fetched using PIO. Or the
 870          * receiver is currently off and so reading from URXD0 results in an
 871          * exception. So just mask the (raw) status bits for disabled irqs.
 872          */
 873         if ((ucr1 & UCR1_RRDYEN) == 0)
 874                 usr1 &= ~USR1_RRDY;
 875         if ((ucr2 & UCR2_ATEN) == 0)
 876                 usr1 &= ~USR1_AGTIM;
 877         if ((ucr1 & UCR1_TRDYEN) == 0)
 878                 usr1 &= ~USR1_TRDY;
 879         if ((ucr4 & UCR4_TCEN) == 0)
 880                 usr2 &= ~USR2_TXDC;
 881         if ((ucr3 & UCR3_DTRDEN) == 0)
 882                 usr1 &= ~USR1_DTRD;
 883         if ((ucr1 & UCR1_RTSDEN) == 0)
 884                 usr1 &= ~USR1_RTSD;
 885         if ((ucr3 & UCR3_AWAKEN) == 0)
 886                 usr1 &= ~USR1_AWAKE;
 887         if ((ucr4 & UCR4_OREN) == 0)
 888                 usr2 &= ~USR2_ORE;
 889
 890         if (usr1 & (USR1_RRDY | USR1_AGTIM)) {
 891                 imx_uart_rxint(irq, dev_id);
 892                 ret = IRQ_HANDLED;
 893         }
 894
 895         if ((usr1 & USR1_TRDY) || (usr2 & USR2_TXDC)) {
 896                 imx_uart_txint(irq, dev_id);
 897                 ret = IRQ_HANDLED;
 898         }
 899
 900         if (usr1 & USR1_DTRD) {
 901                 imx_uart_writel(sport, USR1_DTRD, USR1);
 902
 903                 spin_lock(&sport->port.lock);
 904                 imx_uart_mctrl_check(sport);
 905                 spin_unlock(&sport->port.lock);
 906
 907                 ret = IRQ_HANDLED;
 908         }
 909
 910         if (usr1 & USR1_RTSD) {
 911                 imx_uart_rtsint(irq, dev_id);
 912                 ret = IRQ_HANDLED;
 913         }
 914
 915         if (usr1 & USR1_AWAKE) {
 916                 imx_uart_writel(sport, USR1_AWAKE, USR1);
 917                 ret = IRQ_HANDLED;
 918         }
 919
 920         if (usr2 & USR2_ORE) {
 921                 sport->port.icount.overrun++;
 922                 imx_uart_writel(sport, USR2_ORE, USR2);
 923                 ret = IRQ_HANDLED;
 924         }
 925
 926         return ret;
 927 }
 928
 929 /*
 930  * Return TIOCSER_TEMT when transmitter is not busy.
 931  */
 932 static unsigned int imx_uart_tx_empty(struct uart_port *port)
 933 {
 934         struct imx_port *sport = (struct imx_port *)port;
 935         unsigned int ret;
 936
 937         ret = (imx_uart_readl(sport, USR2) & USR2_TXDC) ?  TIOCSER_TEMT : 0;
 938
 939         /* If the TX DMA is working, return 0. */
 940         if (sport->dma_is_txing)
 941                 ret = 0;
 942
 943         return ret;
 944 }
 945
 946 /* called with port.lock taken and irqs off */
 947 static unsigned int imx_uart_get_mctrl(struct uart_port *port)
 948 {
 949         struct imx_port *sport = (struct imx_port *)port;
 950         unsigned int ret = imx_uart_get_hwmctrl(sport);
 951
 952         mctrl_gpio_get(sport->gpios, &ret);
 953
 954         return ret;
 955 }
 956
 957 /* called with port.lock taken and irqs off */
 958 static void imx_uart_set_mctrl(struct uart_port *port, unsigned int mctrl)
 959 {
 960         struct imx_port *sport = (struct imx_port *)port;
 961         u32 ucr3, uts;
 962
 963         if (!(port->rs485.flags & SER_RS485_ENABLED)) {
 964                 u32 ucr2;
 965
 966                 /*
 967                  * Turn off autoRTS if RTS is lowered and restore autoRTS
 968                  * setting if RTS is raised.
 969                  */
 970                 ucr2 = imx_uart_readl(sport, UCR2);
 971                 ucr2 &= ~(UCR2_CTS | UCR2_CTSC);
 972                 if (mctrl & TIOCM_RTS) {
 973                         ucr2 |= UCR2_CTS;
 974                         /*
 975                          * UCR2_IRTS is unset if and only if the port is
 976                          * configured for CRTSCTS, so we use inverted UCR2_IRTS
 977                          * to get the state to restore to.
 978                          */
 979                         if (!(ucr2 & UCR2_IRTS))
 980                                 ucr2 |= UCR2_CTSC;
 981                 }
 982                 imx_uart_writel(sport, ucr2, UCR2);
 983         }
 984
 985         ucr3 = imx_uart_readl(sport, UCR3) & ~UCR3_DSR;
 986         if (!(mctrl & TIOCM_DTR))
 987                 ucr3 |= UCR3_DSR;
 988         imx_uart_writel(sport, ucr3, UCR3);
 989
 990         uts = imx_uart_readl(sport, imx_uart_uts_reg(sport)) & ~UTS_LOOP;
 991         if (mctrl & TIOCM_LOOP)
 992                 uts |= UTS_LOOP;
 993         imx_uart_writel(sport, uts, imx_uart_uts_reg(sport));
 994
 995         mctrl_gpio_set(sport->gpios, mctrl);
 996 }
 997
 998 /*
 999  * Interrupts always disabled.
1000  */
1001 static void imx_uart_break_ctl(struct uart_port *port, int break_state)
1002 {
1003         struct imx_port *sport = (struct imx_port *)port;
1004         unsigned long flags;
1005         u32 ucr1;
1006
1007         spin_lock_irqsave(&sport->port.lock, flags);
1008
1009         ucr1 = imx_uart_readl(sport, UCR1) & ~UCR1_SNDBRK;
1010
1011         if (break_state != 0)
1012                 ucr1 |= UCR1_SNDBRK;
1013
1014         imx_uart_writel(sport, ucr1, UCR1);
1015
1016         spin_unlock_irqrestore(&sport->port.lock, flags);
1017 }
1018
1019 /*
1020  * This is our per-port timeout handler, for checking the
1021  * modem status signals.
1022  */
1023 static void imx_uart_timeout(struct timer_list *t)
1024 {
1025         struct imx_port *sport = from_timer(sport, t, timer);
1026         unsigned long flags;
1027
1028         if (sport->port.state) {
1029                 spin_lock_irqsave(&sport->port.lock, flags);
1030                 imx_uart_mctrl_check(sport);
1031                 spin_unlock_irqrestore(&sport->port.lock, flags);
1032
1033                 mod_timer(&sport->timer, jiffies + MCTRL_TIMEOUT);
1034         }
1035 }
1036
1037 /*
1038  * There are two kinds of RX DMA interrupts(such as in the MX6Q):
1039  *   [1] the RX DMA buffer is full.
1040  *   [2] the aging timer expires
1041  *
1042  * Condition [2] is triggered when a character has been sitting in the FIFO
1043  * for at least 8 byte durations.
1044  */
1045 static void imx_uart_dma_rx_callback(void *data)
1046 {
1047         struct imx_port *sport = data;
1048         struct dma_chan *chan = sport->dma_chan_rx;
1049         struct scatterlist *sgl = &sport->rx_sgl;
1050         struct tty_port *port = &sport->port.state->port;
1051         struct dma_tx_state state;
1052         struct circ_buf *rx_ring = &sport->rx_ring;
1053         enum dma_status status;
1054         unsigned int w_bytes = 0;
1055         unsigned int r_bytes;
1056         unsigned int bd_size;
1057
1058         status = dmaengine_tx_status(chan, sport->rx_cookie, &state);
1059
1060         if (status == DMA_ERROR) {
1061                 imx_uart_clear_rx_errors(sport);
1062                 return;
1063         }
1064
1065         if (!(sport->port.ignore_status_mask & URXD_DUMMY_READ)) {
1066
1067                 /*
1068                  * The state-residue variable represents the empty space
1069                  * relative to the entire buffer. Taking this in consideration
1070                  * the head is always calculated base on the buffer total
1071                  * length - DMA transaction residue. The UART script from the
1072                  * SDMA firmware will jump to the next buffer descriptor,
1073                  * once a DMA transaction if finalized (IMX53 RM - A.4.1.2.4).
1074                  * Taking this in consideration the tail is always at the
1075                  * beginning of the buffer descriptor that contains the head.
1076                  */
1077
1078                 /* Calculate the head */
1079                 rx_ring->head = sg_dma_len(sgl) - state.residue;
1080
1081                 /* Calculate the tail. */
1082                 bd_size = sg_dma_len(sgl) / sport->rx_periods;
1083                 rx_ring->tail = ((rx_ring->head-1) / bd_size) * bd_size;
1084
1085                 if (rx_ring->head <= sg_dma_len(sgl) &&
1086                     rx_ring->head > rx_ring->tail) {
1087
1088                         /* Move data from tail to head */
1089                         r_bytes = rx_ring->head - rx_ring->tail;
1090
1091                         /* CPU claims ownership of RX DMA buffer */
1092                         dma_sync_sg_for_cpu(sport->port.dev, sgl, 1,
1093                                 DMA_FROM_DEVICE);
1094
1095                         w_bytes = tty_insert_flip_string(port,
1096                                 sport->rx_buf + rx_ring->tail, r_bytes);
1097
1098                         /* UART retrieves ownership of RX DMA buffer */
1099                         dma_sync_sg_for_device(sport->port.dev, sgl, 1,
1100                                 DMA_FROM_DEVICE);
1101
1102                         if (w_bytes != r_bytes)
1103                                 sport->port.icount.buf_overrun++;
1104
1105                         sport->port.icount.rx += w_bytes;
1106                 } else  {
1107                         WARN_ON(rx_ring->head > sg_dma_len(sgl));
1108                         WARN_ON(rx_ring->head <= rx_ring->tail);
1109                 }
1110         }
1111
1112         if (w_bytes) {
1113                 tty_flip_buffer_push(port);
1114                 dev_dbg(sport->port.dev, "We get %d bytes.\n", w_bytes);
1115         }
1116 }
1117
1118 /* RX DMA buffer periods */
1119 #define RX_DMA_PERIODS  16
1120 #define RX_BUF_SIZE     (RX_DMA_PERIODS * PAGE_SIZE / 4)
1121
1122 static int imx_uart_start_rx_dma(struct imx_port *sport)
1123 {
1124         struct scatterlist *sgl = &sport->rx_sgl;
1125         struct dma_chan *chan = sport->dma_chan_rx;
1126         struct device *dev = sport->port.dev;
1127         struct dma_async_tx_descriptor *desc;
1128         int ret;
1129
1130         sport->rx_ring.head = 0;
1131         sport->rx_ring.tail = 0;
1132         sport->rx_periods = RX_DMA_PERIODS;
1133
1134         sg_init_one(sgl, sport->rx_buf, RX_BUF_SIZE);
1135         ret = dma_map_sg(dev, sgl, 1, DMA_FROM_DEVICE);
1136         if (ret == 0) {
1137                 dev_err(dev, "DMA mapping error for RX.\n");
1138                 return -EINVAL;
1139         }
1140
1141         desc = dmaengine_prep_dma_cyclic(chan, sg_dma_address(sgl),
1142                 sg_dma_len(sgl), sg_dma_len(sgl) / sport->rx_periods,
1143                 DMA_DEV_TO_MEM, DMA_PREP_INTERRUPT);
1144
1145         if (!desc) {
1146                 dma_unmap_sg(dev, sgl, 1, DMA_FROM_DEVICE);
1147                 dev_err(dev, "We cannot prepare for the RX slave dma!\n");
1148                 return -EINVAL;
1149         }
1150         desc->callback = imx_uart_dma_rx_callback;
1151         desc->callback_param = sport;
1152
1153         dev_dbg(dev, "RX: prepare for the DMA.\n");
1154         sport->dma_is_rxing = 1;
1155         sport->rx_cookie = dmaengine_submit(desc);
1156         dma_async_issue_pending(chan);
1157         return 0;
1158 }
1159
1160 static void imx_uart_clear_rx_errors(struct imx_port *sport)
1161 {
1162         struct tty_port *port = &sport->port.state->port;
1163         u32 usr1, usr2;
1164
1165         usr1 = imx_uart_readl(sport, USR1);
1166         usr2 = imx_uart_readl(sport, USR2);
1167
1168         if (usr2 & USR2_BRCD) {
1169                 sport->port.icount.brk++;
1170                 imx_uart_writel(sport, USR2_BRCD, USR2);
1171                 uart_handle_break(&sport->port);
1172                 if (tty_insert_flip_char(port, 0, TTY_BREAK) == 0)
1173                         sport->port.icount.buf_overrun++;
1174                 tty_flip_buffer_push(port);
1175         } else {
1176                 if (usr1 & USR1_FRAMERR) {
1177                         sport->port.icount.frame++;
1178                         imx_uart_writel(sport, USR1_FRAMERR, USR1);
1179                 } else if (usr1 & USR1_PARITYERR) {
1180                         sport->port.icount.parity++;
1181                         imx_uart_writel(sport, USR1_PARITYERR, USR1);
1182                 }
1183         }
1184
1185         if (usr2 & USR2_ORE) {
1186                 sport->port.icount.overrun++;
1187                 imx_uart_writel(sport, USR2_ORE, USR2);
1188         }
1189
1190 }
1191
1192 #define TXTL_DEFAULT 2 /* reset default */
1193 #define RXTL_DEFAULT 1 /* reset default */
1194 #define TXTL_DMA 8 /* DMA burst setting */
1195 #define RXTL_DMA 9 /* DMA burst setting */
1196
1197 static void imx_uart_setup_ufcr(struct imx_port *sport,
1198                                 unsigned char txwl, unsigned char rxwl)
1199 {
1200         unsigned int val;
1201
1202         /* set receiver / transmitter trigger level */
1203         val = imx_uart_readl(sport, UFCR) & (UFCR_RFDIV | UFCR_DCEDTE);
1204         val |= txwl << UFCR_TXTL_SHF | rxwl;
1205         imx_uart_writel(sport, val, UFCR);
1206 }
1207
1208 static void imx_uart_dma_exit(struct imx_port *sport)
1209 {
1210         if (sport->dma_chan_rx) {
1211                 dmaengine_terminate_sync(sport->dma_chan_rx);
1212                 dma_release_channel(sport->dma_chan_rx);
1213                 sport->dma_chan_rx = NULL;
1214                 sport->rx_cookie = -EINVAL;
1215                 kfree(sport->rx_buf);
1216                 sport->rx_buf = NULL;
1217         }
1218
1219         if (sport->dma_chan_tx) {
1220                 dmaengine_terminate_sync(sport->dma_chan_tx);
1221                 dma_release_channel(sport->dma_chan_tx);
1222                 sport->dma_chan_tx = NULL;
1223         }
1224 }
1225
1226 static int imx_uart_dma_init(struct imx_port *sport)
1227 {
1228         struct dma_slave_config slave_config = {};
1229         struct device *dev = sport->port.dev;
1230         int ret;
1231
1232         /* Prepare for RX : */
1233         sport->dma_chan_rx = dma_request_slave_channel(dev, "rx");
1234         if (!sport->dma_chan_rx) {
1235                 dev_dbg(dev, "cannot get the DMA channel.\n");
1236                 ret = -EINVAL;
1237                 goto err;
1238         }
1239
1240         slave_config.direction = DMA_DEV_TO_MEM;
1241         slave_config.src_addr = sport->port.mapbase + URXD0;
1242         slave_config.src_addr_width = DMA_SLAVE_BUSWIDTH_1_BYTE;
1243         /* one byte less than the watermark level to enable the aging timer */
1244         slave_config.src_maxburst = RXTL_DMA - 1;
1245         ret = dmaengine_slave_config(sport->dma_chan_rx, &slave_config);
1246         if (ret) {
1247                 dev_err(dev, "error in RX dma configuration.\n");
1248                 goto err;
1249         }
1250
1251         sport->rx_buf = kzalloc(RX_BUF_SIZE, GFP_KERNEL);
1252         if (!sport->rx_buf) {
1253                 ret = -ENOMEM;
1254                 goto err;
1255         }
1256         sport->rx_ring.buf = sport->rx_buf;
1257
1258         /* Prepare for TX : */
1259         sport->dma_chan_tx = dma_request_slave_channel(dev, "tx");
1260         if (!sport->dma_chan_tx) {
1261                 dev_err(dev, "cannot get the TX DMA channel!\n");
1262                 ret = -EINVAL;
1263                 goto err;
1264         }
1265
1266         slave_config.direction = DMA_MEM_TO_DEV;
1267         slave_config.dst_addr = sport->port.mapbase + URTX0;
1268         slave_config.dst_addr_width = DMA_SLAVE_BUSWIDTH_1_BYTE;
1269         slave_config.dst_maxburst = TXTL_DMA;
1270         ret = dmaengine_slave_config(sport->dma_chan_tx, &slave_config);
1271         if (ret) {
1272                 dev_err(dev, "error in TX dma configuration.");
1273                 goto err;
1274         }
1275
1276         return 0;
1277 err:
1278         imx_uart_dma_exit(sport);
1279         return ret;
1280 }
1281
1282 static void imx_uart_enable_dma(struct imx_port *sport)
1283 {
1284         u32 ucr1;
1285
1286         imx_uart_setup_ufcr(sport, TXTL_DMA, RXTL_DMA);
1287
1288         /* set UCR1 */
1289         ucr1 = imx_uart_readl(sport, UCR1);
1290         ucr1 |= UCR1_RXDMAEN | UCR1_TXDMAEN | UCR1_ATDMAEN;
1291         imx_uart_writel(sport, ucr1, UCR1);
1292
1293         sport->dma_is_enabled = 1;
1294 }
1295
1296 static void imx_uart_disable_dma(struct imx_port *sport)
1297 {
1298         u32 ucr1;
1299
1300         /* clear UCR1 */
1301         ucr1 = imx_uart_readl(sport, UCR1);
1302         ucr1 &= ~(UCR1_RXDMAEN | UCR1_TXDMAEN | UCR1_ATDMAEN);
1303         imx_uart_writel(sport, ucr1, UCR1);
1304
1305         imx_uart_setup_ufcr(sport, TXTL_DEFAULT, RXTL_DEFAULT);
1306
1307         sport->dma_is_enabled = 0;
1308 }
1309
1310 /* half the RX buffer size */
1311 #define CTSTL 16
1312
1313 static int imx_uart_startup(struct uart_port *port)
1314 {
1315         struct imx_port *sport = (struct imx_port *)port;
1316         int retval, i;
1317         unsigned long flags;
1318         int dma_is_inited = 0;
1319         u32 ucr1, ucr2, ucr4;
1320
1321         retval = clk_prepare_enable(sport->clk_per);
1322         if (retval)
1323                 return retval;
1324         retval = clk_prepare_enable(sport->clk_ipg);
1325         if (retval) {
1326                 clk_disable_unprepare(sport->clk_per);
1327                 return retval;
1328         }
1329
1330         imx_uart_setup_ufcr(sport, TXTL_DEFAULT, RXTL_DEFAULT);
1331
1332         /* disable the DREN bit (Data Ready interrupt enable) before
1333          * requesting IRQs
1334          */
1335         ucr4 = imx_uart_readl(sport, UCR4);
1336
1337         /* set the trigger level for CTS */
1338         ucr4 &= ~(UCR4_CTSTL_MASK << UCR4_CTSTL_SHF);
1339         ucr4 |= CTSTL << UCR4_CTSTL_SHF;
1340
1341         imx_uart_writel(sport, ucr4 & ~UCR4_DREN, UCR4);
1342
1343         /* Can we enable the DMA support? */
1344         if (!uart_console(port) && imx_uart_dma_init(sport) == 0)
1345                 dma_is_inited = 1;
1346
1347         spin_lock_irqsave(&sport->port.lock, flags);
1348         /* Reset fifo's and state machines */
1349         i = 100;
1350
1351         ucr2 = imx_uart_readl(sport, UCR2);
1352         ucr2 &= ~UCR2_SRST;
1353         imx_uart_writel(sport, ucr2, UCR2);
1354
1355         while (!(imx_uart_readl(sport, UCR2) & UCR2_SRST) && (--i > 0))
1356                 udelay(1);
1357
1358         /*
1359          * Finally, clear and enable interrupts
1360          */
1361         imx_uart_writel(sport, USR1_RTSD | USR1_DTRD, USR1);
1362         imx_uart_writel(sport, USR2_ORE, USR2);
1363
1364         ucr1 = imx_uart_readl(sport, UCR1) & ~UCR1_RRDYEN;
1365         ucr1 |= UCR1_UARTEN;
1366         if (sport->have_rtscts)
1367                 ucr1 |= UCR1_RTSDEN;
1368
1369         imx_uart_writel(sport, ucr1, UCR1);
1370
1371         ucr4 = imx_uart_readl(sport, UCR4) & ~UCR4_OREN;
1372         if (!sport->dma_is_enabled)
1373                 ucr4 |= UCR4_OREN;
1374         imx_uart_writel(sport, ucr4, UCR4);
1375
1376         ucr2 = imx_uart_readl(sport, UCR2) & ~UCR2_ATEN;
1377         ucr2 |= (UCR2_RXEN | UCR2_TXEN);
1378         if (!sport->have_rtscts)
1379                 ucr2 |= UCR2_IRTS;
1380         /*
1381          * make sure the edge sensitive RTS-irq is disabled,
1382          * we're using RTSD instead.
1383          */
1384         if (!imx_uart_is_imx1(sport))
1385                 ucr2 &= ~UCR2_RTSEN;
1386         imx_uart_writel(sport, ucr2, UCR2);
1387
1388         if (!imx_uart_is_imx1(sport)) {
1389                 u32 ucr3;
1390
1391                 ucr3 = imx_uart_readl(sport, UCR3);
1392
1393                 ucr3 |= UCR3_DTRDEN | UCR3_RI | UCR3_DCD;
1394
1395                 if (sport->dte_mode)
1396                         /* disable broken interrupts */
1397                         ucr3 &= ~(UCR3_RI | UCR3_DCD);
1398
1399                 imx_uart_writel(sport, ucr3, UCR3);
1400         }
1401
1402         /*
1403          * Enable modem status interrupts
1404          */
1405         imx_uart_enable_ms(&sport->port);
1406
1407         if (dma_is_inited) {
1408                 imx_uart_enable_dma(sport);
1409                 imx_uart_start_rx_dma(sport);
1410         } else {
1411                 ucr1 = imx_uart_readl(sport, UCR1);
1412                 ucr1 |= UCR1_RRDYEN;
1413                 imx_uart_writel(sport, ucr1, UCR1);
1414
1415                 ucr2 = imx_uart_readl(sport, UCR2);
1416                 ucr2 |= UCR2_ATEN;
1417                 imx_uart_writel(sport, ucr2, UCR2);
1418         }
1419
1420         spin_unlock_irqrestore(&sport->port.lock, flags);
1421
1422         return 0;
1423 }
1424
1425 static void imx_uart_shutdown(struct uart_port *port)
1426 {
1427         struct imx_port *sport = (struct imx_port *)port;
1428         unsigned long flags;
1429         u32 ucr1, ucr2, ucr4;
1430
1431         if (sport->dma_is_enabled) {
1432                 dmaengine_terminate_sync(sport->dma_chan_tx);
1433                 if (sport->dma_is_txing) {
1434                         dma_unmap_sg(sport->port.dev, &sport->tx_sgl[0],
1435                                      sport->dma_tx_nents, DMA_TO_DEVICE);
1436                         sport->dma_is_txing = 0;
1437                 }
1438                 dmaengine_terminate_sync(sport->dma_chan_rx);
1439                 if (sport->dma_is_rxing) {
1440                         dma_unmap_sg(sport->port.dev, &sport->rx_sgl,
1441                                      1, DMA_FROM_DEVICE);
1442                         sport->dma_is_rxing = 0;
1443                 }
1444
1445                 spin_lock_irqsave(&sport->port.lock, flags);
1446                 imx_uart_stop_tx(port);
1447                 imx_uart_stop_rx(port);
1448                 imx_uart_disable_dma(sport);
1449                 spin_unlock_irqrestore(&sport->port.lock, flags);
1450                 imx_uart_dma_exit(sport);
1451         }
1452
1453         mctrl_gpio_disable_ms(sport->gpios);
1454
1455         spin_lock_irqsave(&sport->port.lock, flags);
1456         ucr2 = imx_uart_readl(sport, UCR2);
1457         ucr2 &= ~(UCR2_TXEN | UCR2_ATEN);
1458         imx_uart_writel(sport, ucr2, UCR2);
1459
1460         ucr4 = imx_uart_readl(sport, UCR4);
1461         ucr4 &= ~UCR4_OREN;
1462         imx_uart_writel(sport, ucr4, UCR4);
1463         spin_unlock_irqrestore(&sport->port.lock, flags);
1464
1465         /*
1466          * Stop our timer.
1467          */
1468         del_timer_sync(&sport->timer);
1469
1470         /*
1471          * Disable all interrupts, port and break condition.
1472          */
1473
1474         spin_lock_irqsave(&sport->port.lock, flags);
1475         ucr1 = imx_uart_readl(sport, UCR1);
1476         ucr1 &= ~(UCR1_TRDYEN | UCR1_RRDYEN | UCR1_RTSDEN | UCR1_UARTEN | UCR1_RXDMAEN | UCR1_ATDMAEN);
1477
1478         imx_uart_writel(sport, ucr1, UCR1);
1479         spin_unlock_irqrestore(&sport->port.lock, flags);
1480
1481         clk_disable_unprepare(sport->clk_per);
1482         clk_disable_unprepare(sport->clk_ipg);
1483 }
1484
1485 /* called with port.lock taken and irqs off */
1486 static void imx_uart_flush_buffer(struct uart_port *port)
1487 {
1488         struct imx_port *sport = (struct imx_port *)port;
1489         struct scatterlist *sgl = &sport->tx_sgl[0];
1490         u32 ucr2;
1491         int i = 100, ubir, ubmr, uts;
1492
1493         if (!sport->dma_chan_tx)
1494                 return;
1495
1496         sport->tx_bytes = 0;
1497         dmaengine_terminate_all(sport->dma_chan_tx);
1498         if (sport->dma_is_txing) {
1499                 u32 ucr1;
1500
1501                 dma_unmap_sg(sport->port.dev, sgl, sport->dma_tx_nents,
1502                              DMA_TO_DEVICE);
1503                 ucr1 = imx_uart_readl(sport, UCR1);
1504                 ucr1 &= ~UCR1_TXDMAEN;
1505                 imx_uart_writel(sport, ucr1, UCR1);
1506                 sport->dma_is_txing = 0;
1507         }
1508
1509         /*
1510          * According to the Reference Manual description of the UART SRST bit:
1511          *
1512          * "Reset the transmit and receive state machines,
1513          * all FIFOs and register USR1, USR2, UBIR, UBMR, UBRC, URXD, UTXD
1514          * and UTS[6-3]".
1515          *
1516          * We don't need to restore the old values from USR1, USR2, URXD and
1517          * UTXD. UBRC is read only, so only save/restore the other three
1518          * registers.
1519          */
1520         ubir = imx_uart_readl(sport, UBIR);
1521         ubmr = imx_uart_readl(sport, UBMR);
1522         uts = imx_uart_readl(sport, IMX21_UTS);
1523
1524         ucr2 = imx_uart_readl(sport, UCR2);
1525         ucr2 &= ~UCR2_SRST;
1526         imx_uart_writel(sport, ucr2, UCR2);
1527
1528         while (!(imx_uart_readl(sport, UCR2) & UCR2_SRST) && (--i > 0))
1529                 udelay(1);
1530
1531         /* Restore the registers */
1532         imx_uart_writel(sport, ubir, UBIR);
1533         imx_uart_writel(sport, ubmr, UBMR);
1534         imx_uart_writel(sport, uts, IMX21_UTS);
1535 }
1536
1537 static void
1538 imx_uart_set_termios(struct uart_port *port, struct ktermios *termios,
1539                      struct ktermios *old)
1540 {
1541         struct imx_port *sport = (struct imx_port *)port;
1542         unsigned long flags;
1543         u32 ucr2, old_ucr2, ufcr;
1544         unsigned int baud, quot;
1545         unsigned int old_csize = old ? old->c_cflag & CSIZE : CS8;
1546         unsigned long div;
1547         unsigned long num, denom, old_ubir, old_ubmr;
1548         uint64_t tdiv64;
1549
1550         /*
1551          * We only support CS7 and CS8.
1552          */
1553         while ((termios->c_cflag & CSIZE) != CS7 &&
1554                (termios->c_cflag & CSIZE) != CS8) {
1555                 termios->c_cflag &= ~CSIZE;
1556                 termios->c_cflag |= old_csize;
1557                 old_csize = CS8;
1558         }
1559
1560         del_timer_sync(&sport->timer);
1561
1562         /*
1563          * Ask the core to calculate the divisor for us.
1564          */
1565         baud = uart_get_baud_rate(port, termios, old, 50, port->uartclk / 16);
1566         quot = uart_get_divisor(port, baud);
1567
1568         spin_lock_irqsave(&sport->port.lock, flags);
1569
1570         /*
1571          * Read current UCR2 and save it for future use, then clear all the bits
1572          * except those we will or may need to preserve.
1573          */
1574         old_ucr2 = imx_uart_readl(sport, UCR2);
1575         ucr2 = old_ucr2 & (UCR2_TXEN | UCR2_RXEN | UCR2_ATEN | UCR2_CTS);
1576
1577         ucr2 |= UCR2_SRST | UCR2_IRTS;
1578         if ((termios->c_cflag & CSIZE) == CS8)
1579                 ucr2 |= UCR2_WS;
1580
1581         if (!sport->have_rtscts)
1582                 termios->c_cflag &= ~CRTSCTS;
1583
1584         if (port->rs485.flags & SER_RS485_ENABLED) {
1585                 /*
1586                  * RTS is mandatory for rs485 operation, so keep
1587                  * it under manual control and keep transmitter
1588                  * disabled.
1589                  */
1590                 if (port->rs485.flags & SER_RS485_RTS_AFTER_SEND)
1591                         imx_uart_rts_active(sport, &ucr2);
1592                 else
1593                         imx_uart_rts_inactive(sport, &ucr2);
1594
1595         } else if (termios->c_cflag & CRTSCTS) {
1596                 /*
1597                  * Only let receiver control RTS output if we were not requested
1598                  * to have RTS inactive (which then should take precedence).
1599                  */
1600                 if (ucr2 & UCR2_CTS)
1601                         ucr2 |= UCR2_CTSC;
1602         }
1603
1604         if (termios->c_cflag & CRTSCTS)
1605                 ucr2 &= ~UCR2_IRTS;
1606
1607         if (termios->c_cflag & CSTOPB)
1608                 ucr2 |= UCR2_STPB;
1609         if (termios->c_cflag & PARENB) {
1610                 ucr2 |= UCR2_PREN;
1611                 if (termios->c_cflag & PARODD)
1612                         ucr2 |= UCR2_PROE;
1613         }
1614
1615         sport->port.read_status_mask = 0;
1616         if (termios->c_iflag & INPCK)
1617                 sport->port.read_status_mask |= (URXD_FRMERR | URXD_PRERR);
1618         if (termios->c_iflag & (BRKINT | PARMRK))
1619                 sport->port.read_status_mask |= URXD_BRK;
1620
1621         /*
1622          * Characters to ignore
1623          */
1624         sport->port.ignore_status_mask = 0;
1625         if (termios->c_iflag & IGNPAR)
1626                 sport->port.ignore_status_mask |= URXD_PRERR | URXD_FRMERR;
1627         if (termios->c_iflag & IGNBRK) {
1628                 sport->port.ignore_status_mask |= URXD_BRK;
1629                 /*
1630                  * If we're ignoring parity and break indicators,
1631                  * ignore overruns too (for real raw support).
1632                  */
1633                 if (termios->c_iflag & IGNPAR)
1634                         sport->port.ignore_status_mask |= URXD_OVRRUN;
1635         }
1636
1637         if ((termios->c_cflag & CREAD) == 0)
1638                 sport->port.ignore_status_mask |= URXD_DUMMY_READ;
1639
1640         /*
1641          * Update the per-port timeout.
1642          */
1643         uart_update_timeout(port, termios->c_cflag, baud);
1644
1645         /* custom-baudrate handling */
1646         div = sport->port.uartclk / (baud * 16);
1647         if (baud == 38400 && quot != div)
1648                 baud = sport->port.uartclk / (quot * 16);
1649
1650         div = sport->port.uartclk / (baud * 16);
1651         if (div > 7)
1652                 div = 7;
1653         if (!div)
1654                 div = 1;
1655
1656         rational_best_approximation(16 * div * baud, sport->port.uartclk,
1657                 1 << 16, 1 << 16, &num, &denom);
1658
1659         tdiv64 = sport->port.uartclk;
1660         tdiv64 *= num;
1661         do_div(tdiv64, denom * 16 * div);
1662         tty_termios_encode_baud_rate(termios,
1663                                 (speed_t)tdiv64, (speed_t)tdiv64);
1664
1665         num -= 1;
1666         denom -= 1;
1667
1668         ufcr = imx_uart_readl(sport, UFCR);
1669         ufcr = (ufcr & (~UFCR_RFDIV)) | UFCR_RFDIV_REG(div);
1670         imx_uart_writel(sport, ufcr, UFCR);
1671
1672         /*
1673          *  Two registers below should always be written both and in this
1674          *  particular order. One consequence is that we need to check if any of
1675          *  them changes and then update both. We do need the check for change
1676          *  as even writing the same values seem to "restart"
1677          *  transmission/receiving logic in the hardware, that leads to data
1678          *  breakage even when rate doesn't in fact change. E.g., user switches
1679          *  RTS/CTS handshake and suddenly gets broken bytes.
1680          */
1681         old_ubir = imx_uart_readl(sport, UBIR);
1682         old_ubmr = imx_uart_readl(sport, UBMR);
1683         if (old_ubir != num || old_ubmr != denom) {
1684                 imx_uart_writel(sport, num, UBIR);
1685                 imx_uart_writel(sport, denom, UBMR);
1686         }
1687
1688         if (!imx_uart_is_imx1(sport))
1689                 imx_uart_writel(sport, sport->port.uartclk / div / 1000,
1690                                 IMX21_ONEMS);
1691
1692         imx_uart_writel(sport, ucr2, UCR2);
1693
1694         if (UART_ENABLE_MS(&sport->port, termios->c_cflag))
1695                 imx_uart_enable_ms(&sport->port);
1696
1697         spin_unlock_irqrestore(&sport->port.lock, flags);
1698 }
1699
1700 static const char *imx_uart_type(struct uart_port *port)
1701 {
1702         struct imx_port *sport = (struct imx_port *)port;
1703
1704         return sport->port.type == PORT_IMX ? "IMX" : NULL;
1705 }
1706
1707 /*
1708  * Configure/autoconfigure the port.
1709  */
1710 static void imx_uart_config_port(struct uart_port *port, int flags)
1711 {
1712         struct imx_port *sport = (struct imx_port *)port;
1713
1714         if (flags & UART_CONFIG_TYPE)
1715                 sport->port.type = PORT_IMX;
1716 }
1717
1718 /*
1719  * Verify the new serial_struct (for TIOCSSERIAL).
1720  * The only change we allow are to the flags and type, and
1721  * even then only between PORT_IMX and PORT_UNKNOWN
1722  */
1723 static int
1724 imx_uart_verify_port(struct uart_port *port, struct serial_struct *ser)
1725 {
1726         struct imx_port *sport = (struct imx_port *)port;
1727         int ret = 0;
1728
1729         if (ser->type != PORT_UNKNOWN && ser->type != PORT_IMX)
1730                 ret = -EINVAL;
1731         if (sport->port.irq != ser->irq)
1732                 ret = -EINVAL;
1733         if (ser->io_type != UPIO_MEM)
1734                 ret = -EINVAL;
1735         if (sport->port.uartclk / 16 != ser->baud_base)
1736                 ret = -EINVAL;
1737         if (sport->port.mapbase != (unsigned long)ser->iomem_base)
1738                 ret = -EINVAL;
1739         if (sport->port.iobase != ser->port)
1740                 ret = -EINVAL;
1741         if (ser->hub6 != 0)
1742                 ret = -EINVAL;
1743         return ret;
1744 }
1745
1746 #if defined(CONFIG_CONSOLE_POLL)
1747
1748 static int imx_uart_poll_init(struct uart_port *port)
1749 {
1750         struct imx_port *sport = (struct imx_port *)port;
1751         unsigned long flags;
1752         u32 ucr1, ucr2;
1753         int retval;
1754
1755         retval = clk_prepare_enable(sport->clk_ipg);
1756         if (retval)
1757                 return retval;
1758         retval = clk_prepare_enable(sport->clk_per);
1759         if (retval)
1760                 clk_disable_unprepare(sport->clk_ipg);
1761
1762         imx_uart_setup_ufcr(sport, TXTL_DEFAULT, RXTL_DEFAULT);
1763
1764         spin_lock_irqsave(&sport->port.lock, flags);
1765
1766         /*
1767          * Be careful about the order of enabling bits here. First enable the
1768          * receiver (UARTEN + RXEN) and only then the corresponding irqs.
1769          * This prevents that a character that already sits in the RX fifo is
1770          * triggering an irq but the try to fetch it from there results in an
1771          * exception because UARTEN or RXEN is still off.
1772          */
1773         ucr1 = imx_uart_readl(sport, UCR1);
1774         ucr2 = imx_uart_readl(sport, UCR2);
1775
1776         if (imx_uart_is_imx1(sport))
1777                 ucr1 |= IMX1_UCR1_UARTCLKEN;
1778
1779         ucr1 |= UCR1_UARTEN;
1780         ucr1 &= ~(UCR1_TRDYEN | UCR1_RTSDEN | UCR1_RRDYEN);
1781
1782         ucr2 |= UCR2_RXEN;
1783         ucr2 &= ~UCR2_ATEN;
1784
1785         imx_uart_writel(sport, ucr1, UCR1);
1786         imx_uart_writel(sport, ucr2, UCR2);
1787
1788         /* now enable irqs */
1789         imx_uart_writel(sport, ucr1 | UCR1_RRDYEN, UCR1);
1790         imx_uart_writel(sport, ucr2 | UCR2_ATEN, UCR2);
1791
1792         spin_unlock_irqrestore(&sport->port.lock, flags);
1793
1794         return 0;
1795 }
1796
1797 static int imx_uart_poll_get_char(struct uart_port *port)
1798 {
1799         struct imx_port *sport = (struct imx_port *)port;
1800         if (!(imx_uart_readl(sport, USR2) & USR2_RDR))
1801                 return NO_POLL_CHAR;
1802
1803         return imx_uart_readl(sport, URXD0) & URXD_RX_DATA;
1804 }
1805
1806 static void imx_uart_poll_put_char(struct uart_port *port, unsigned char c)
1807 {
1808         struct imx_port *sport = (struct imx_port *)port;
1809         unsigned int status;
1810
1811         /* drain */
1812         do {
1813                 status = imx_uart_readl(sport, USR1);
1814         } while (~status & USR1_TRDY);
1815
1816         /* write */
1817         imx_uart_writel(sport, c, URTX0);
1818
1819         /* flush */
1820         do {
1821                 status = imx_uart_readl(sport, USR2);
1822         } while (~status & USR2_TXDC);
1823 }
1824 #endif
1825
1826 /* called with port.lock taken and irqs off or from .probe without locking */
1827 static int imx_uart_rs485_config(struct uart_port *port,
1828                                  struct serial_rs485 *rs485conf)
1829 {
1830         struct imx_port *sport = (struct imx_port *)port;
1831         u32 ucr2;
1832
1833         /* unimplemented */
1834         rs485conf->delay_rts_before_send = 0;
1835         rs485conf->delay_rts_after_send = 0;
1836
1837         /* RTS is required to control the transmitter */
1838         if (!sport->have_rtscts && !sport->have_rtsgpio)
1839                 rs485conf->flags &= ~SER_RS485_ENABLED;
1840
1841         if (rs485conf->flags & SER_RS485_ENABLED) {
1842                 /* Enable receiver if low-active RTS signal is requested */
1843                 if (sport->have_rtscts &&  !sport->have_rtsgpio &&
1844                     !(rs485conf->flags & SER_RS485_RTS_ON_SEND))
1845                         rs485conf->flags |= SER_RS485_RX_DURING_TX;
1846
1847                 /* disable transmitter */
1848                 ucr2 = imx_uart_readl(sport, UCR2);
1849                 if (rs485conf->flags & SER_RS485_RTS_AFTER_SEND)
1850                         imx_uart_rts_active(sport, &ucr2);
1851                 else
1852                         imx_uart_rts_inactive(sport, &ucr2);
1853                 imx_uart_writel(sport, ucr2, UCR2);
1854         }
1855
1856         /* Make sure Rx is enabled in case Tx is active with Rx disabled */
1857         if (!(rs485conf->flags & SER_RS485_ENABLED) ||
1858             rs485conf->flags & SER_RS485_RX_DURING_TX)
1859                 imx_uart_start_rx(port);
1860
1861         port->rs485 = *rs485conf;
1862
1863         return 0;
1864 }
1865
1866 static const struct uart_ops imx_uart_pops = {
1867         .tx_empty       = imx_uart_tx_empty,
1868         .set_mctrl      = imx_uart_set_mctrl,
1869         .get_mctrl      = imx_uart_get_mctrl,
1870         .stop_tx        = imx_uart_stop_tx,
1871         .start_tx       = imx_uart_start_tx,
1872         .stop_rx        = imx_uart_stop_rx,
1873         .enable_ms      = imx_uart_enable_ms,
1874         .break_ctl      = imx_uart_break_ctl,
1875         .startup        = imx_uart_startup,
1876         .shutdown       = imx_uart_shutdown,
1877         .flush_buffer   = imx_uart_flush_buffer,
1878         .set_termios    = imx_uart_set_termios,
1879         .type           = imx_uart_type,
1880         .config_port    = imx_uart_config_port,
1881         .verify_port    = imx_uart_verify_port,
1882 #if defined(CONFIG_CONSOLE_POLL)
1883         .poll_init      = imx_uart_poll_init,
1884         .poll_get_char  = imx_uart_poll_get_char,
1885         .poll_put_char  = imx_uart_poll_put_char,
1886 #endif
1887 };
1888
1889 static struct imx_port *imx_uart_ports[UART_NR];
1890
1891 #ifdef CONFIG_SERIAL_IMX_CONSOLE
1892 static void imx_uart_console_putchar(struct uart_port *port, int ch)
1893 {
1894         struct imx_port *sport = (struct imx_port *)port;
1895
1896         while (imx_uart_readl(sport, imx_uart_uts_reg(sport)) & UTS_TXFULL)
1897                 barrier();
1898
1899         imx_uart_writel(sport, ch, URTX0);
1900 }
1901
1902 /*
1903  * Interrupts are disabled on entering
1904  */
1905 static void
1906 imx_uart_console_write(struct console *co, const char *s, unsigned int count)
1907 {
1908         struct imx_port *sport = imx_uart_ports[co->index];
1909         struct imx_port_ucrs old_ucr;
1910         unsigned int ucr1;
1911         unsigned long flags = 0;
1912         int locked = 1;
1913         int retval;
1914
1915         retval = clk_enable(sport->clk_per);
1916         if (retval)
1917                 return;
1918         retval = clk_enable(sport->clk_ipg);
1919         if (retval) {
1920                 clk_disable(sport->clk_per);
1921                 return;
1922         }
1923
1924         if (sport->port.sysrq)
1925                 locked = 0;
1926         else if (oops_in_progress)
1927                 locked = spin_trylock_irqsave(&sport->port.lock, flags);
1928         else
1929                 spin_lock_irqsave(&sport->port.lock, flags);
1930
1931         /*
1932          *      First, save UCR1/2/3 and then disable interrupts
1933          */
1934         imx_uart_ucrs_save(sport, &old_ucr);
1935         ucr1 = old_ucr.ucr1;
1936
1937         if (imx_uart_is_imx1(sport))
1938                 ucr1 |= IMX1_UCR1_UARTCLKEN;
1939         ucr1 |= UCR1_UARTEN;
1940         ucr1 &= ~(UCR1_TRDYEN | UCR1_RRDYEN | UCR1_RTSDEN);
1941
1942         imx_uart_writel(sport, ucr1, UCR1);
1943
1944         imx_uart_writel(sport, old_ucr.ucr2 | UCR2_TXEN, UCR2);
1945
1946         uart_console_write(&sport->port, s, count, imx_uart_console_putchar);
1947
1948         /*
1949          *      Finally, wait for transmitter to become empty
1950          *      and restore UCR1/2/3
1951          */
1952         while (!(imx_uart_readl(sport, USR2) & USR2_TXDC));
1953
1954         imx_uart_ucrs_restore(sport, &old_ucr);
1955
1956         if (locked)
1957                 spin_unlock_irqrestore(&sport->port.lock, flags);
1958
1959         clk_disable(sport->clk_ipg);
1960         clk_disable(sport->clk_per);
1961 }
1962
1963 /*
1964  * If the port was already initialised (eg, by a boot loader),
1965  * try to determine the current setup.
1966  */
1967 static void __init
1968 imx_uart_console_get_options(struct imx_port *sport, int *baud,
1969                              int *parity, int *bits)
1970 {
1971
1972         if (imx_uart_readl(sport, UCR1) & UCR1_UARTEN) {
1973                 /* ok, the port was enabled */
1974                 unsigned int ucr2, ubir, ubmr, uartclk;
1975                 unsigned int baud_raw;
1976                 unsigned int ucfr_rfdiv;
1977
1978                 ucr2 = imx_uart_readl(sport, UCR2);
1979
1980                 *parity = 'n';
1981                 if (ucr2 & UCR2_PREN) {
1982                         if (ucr2 & UCR2_PROE)
1983                                 *parity = 'o';
1984                         else
1985                                 *parity = 'e';
1986                 }
1987
1988                 if (ucr2 & UCR2_WS)
1989                         *bits = 8;
1990                 else
1991                         *bits = 7;
1992
1993                 ubir = imx_uart_readl(sport, UBIR) & 0xffff;
1994                 ubmr = imx_uart_readl(sport, UBMR) & 0xffff;
1995
1996                 ucfr_rfdiv = (imx_uart_readl(sport, UFCR) & UFCR_RFDIV) >> 7;
1997                 if (ucfr_rfdiv == 6)
1998                         ucfr_rfdiv = 7;
1999                 else
2000                         ucfr_rfdiv = 6 - ucfr_rfdiv;
2001
2002                 uartclk = clk_get_rate(sport->clk_per);
2003                 uartclk /= ucfr_rfdiv;
2004
2005                 {       /*
2006                          * The next code provides exact computation of
2007                          *   baud_raw = round(((uartclk/16) * (ubir + 1)) / (ubmr + 1))
2008                          * without need of float support or long long division,
2009                          * which would be required to prevent 32bit arithmetic overflow
2010                          */
2011                         unsigned int mul = ubir + 1;
2012                         unsigned int div = 16 * (ubmr + 1);
2013                         unsigned int rem = uartclk % div;
2014
2015                         baud_raw = (uartclk / div) * mul;
2016                         baud_raw += (rem * mul + div / 2) / div;
2017                         *baud = (baud_raw + 50) / 100 * 100;
2018                 }
2019
2020                 if (*baud != baud_raw)
2021                         dev_info(sport->port.dev, "Console IMX rounded baud rate from %d to %d\n",
2022                                 baud_raw, *baud);
2023         }
2024 }
2025
2026 static int __init
2027 imx_uart_console_setup(struct console *co, char *options)
2028 {
2029         struct imx_port *sport;
2030         int baud = 9600;
2031         int bits = 8;
2032         int parity = 'n';
2033         int flow = 'n';
2034         int retval;
2035
2036         /*
2037          * Check whether an invalid uart number has been specified, and
2038          * if so, search for the first available port that does have
2039          * console support.
2040          */
2041         if (co->index == -1 || co->index >= ARRAY_SIZE(imx_uart_ports))
2042                 co->index = 0;
2043         sport = imx_uart_ports[co->index];
2044         if (sport == NULL)
2045                 return -ENODEV;
2046
2047         /* For setting the registers, we only need to enable the ipg clock. */
2048         retval = clk_prepare_enable(sport->clk_ipg);
2049         if (retval)
2050                 goto error_console;
2051
2052         if (options)
2053                 uart_parse_options(options, &baud, &parity, &bits, &flow);
2054         else
2055                 imx_uart_console_get_options(sport, &baud, &parity, &bits);
2056
2057         imx_uart_setup_ufcr(sport, TXTL_DEFAULT, RXTL_DEFAULT);
2058
2059         retval = uart_set_options(&sport->port, co, baud, parity, bits, flow);
2060
2061         clk_disable(sport->clk_ipg);
2062         if (retval) {
2063                 clk_unprepare(sport->clk_ipg);
2064                 goto error_console;
2065         }
2066
2067         retval = clk_prepare(sport->clk_per);
2068         if (retval)
2069                 clk_unprepare(sport->clk_ipg);
2070
2071 error_console:
2072         return retval;
2073 }
2074
2075 static struct uart_driver imx_uart_uart_driver;
2076 static struct console imx_uart_console = {
2077         .name           = DEV_NAME,
2078         .write          = imx_uart_console_write,
2079         .device         = uart_console_device,
2080         .setup          = imx_uart_console_setup,
2081         .flags          = CON_PRINTBUFFER,
2082         .index          = -1,
2083         .data           = &imx_uart_uart_driver,
2084 };
2085
2086 #define IMX_CONSOLE     &imx_uart_console
2087
2088 #ifdef CONFIG_OF
2089 static void imx_uart_console_early_putchar(struct uart_port *port, int ch)
2090 {
2091         struct imx_port *sport = (struct imx_port *)port;
2092
2093         while (imx_uart_readl(sport, IMX21_UTS) & UTS_TXFULL)
2094                 cpu_relax();
2095
2096         imx_uart_writel(sport, ch, URTX0);
2097 }
2098
2099 static void imx_uart_console_early_write(struct console *con, const char *s,
2100                                          unsigned count)
2101 {
2102         struct earlycon_device *dev = con->data;
2103
2104         uart_console_write(&dev->port, s, count, imx_uart_console_early_putchar);
2105 }
2106
2107 static int __init
2108 imx_console_early_setup(struct earlycon_device *dev, const char *opt)
2109 {
2110         if (!dev->port.membase)
2111                 return -ENODEV;
2112
2113         dev->con->write = imx_uart_console_early_write;
2114
2115         return 0;
2116 }
2117 OF_EARLYCON_DECLARE(ec_imx6q, "fsl,imx6q-uart", imx_console_early_setup);
2118 OF_EARLYCON_DECLARE(ec_imx21, "fsl,imx21-uart", imx_console_early_setup);
2119 #endif
2120
2121 #else
2122 #define IMX_CONSOLE     NULL
2123 #endif
2124
2125 static struct uart_driver imx_uart_uart_driver = {
2126         .owner          = THIS_MODULE,
2127         .driver_name    = DRIVER_NAME,
2128         .dev_name       = DEV_NAME,
2129         .major          = SERIAL_IMX_MAJOR,
2130         .minor          = MINOR_START,
2131         .nr             = ARRAY_SIZE(imx_uart_ports),
2132         .cons           = IMX_CONSOLE,
2133 };
2134
2135 #ifdef CONFIG_OF
2136 /*
2137  * This function returns 1 iff pdev isn't a device instatiated by dt, 0 iff it
2138  * could successfully get all information from dt or a negative errno.
2139  */
2140 static int imx_uart_probe_dt(struct imx_port *sport,
2141                              struct platform_device *pdev)
2142 {
2143         struct device_node *np = pdev->dev.of_node;
2144         int ret;
2145
2146         sport->devdata = of_device_get_match_data(&pdev->dev);
2147         if (!sport->devdata)
2148                 /* no device tree device */
2149                 return 1;
2150
2151         ret = of_alias_get_id(np, "serial");
2152         if (ret < 0) {
2153                 dev_err(&pdev->dev, "failed to get alias id, errno %d\n", ret);
2154                 return ret;
2155         }
2156         sport->port.line = ret;
2157
2158         if (of_get_property(np, "uart-has-rtscts", NULL) ||
2159             of_get_property(np, "fsl,uart-has-rtscts", NULL) /* deprecated */)
2160                 sport->have_rtscts = 1;
2161
2162         if (of_get_property(np, "fsl,dte-mode", NULL))
2163                 sport->dte_mode = 1;
2164
2165         if (of_get_property(np, "rts-gpios", NULL))
2166                 sport->have_rtsgpio = 1;
2167
2168         return 0;
2169 }
2170 #else
2171 static inline int imx_uart_probe_dt(struct imx_port *sport,
2172                                     struct platform_device *pdev)
2173 {
2174         return 1;
2175 }
2176 #endif
2177
2178 static void imx_uart_probe_pdata(struct imx_port *sport,
2179                                  struct platform_device *pdev)
2180 {
2181         struct imxuart_platform_data *pdata = dev_get_platdata(&pdev->dev);
2182
2183         sport->port.line = pdev->id;
2184         sport->devdata = (struct imx_uart_data  *) pdev->id_entry->driver_data;
2185
2186         if (!pdata)
2187                 return;
2188
2189         if (pdata->flags & IMXUART_HAVE_RTSCTS)
2190                 sport->have_rtscts = 1;
2191 }
2192
2193 static int imx_uart_probe(struct platform_device *pdev)
2194 {
2195         struct imx_port *sport;
2196         void __iomem *base;
2197         int ret = 0;
2198         u32 ucr1;
2199         struct resource *res;
2200         int txirq, rxirq, rtsirq;
2201
2202         sport = devm_kzalloc(&pdev->dev, sizeof(*sport), GFP_KERNEL);
2203         if (!sport)
2204                 return -ENOMEM;
2205
2206         ret = imx_uart_probe_dt(sport, pdev);
2207         if (ret > 0)
2208                 imx_uart_probe_pdata(sport, pdev);
2209         else if (ret < 0)
2210                 return ret;
2211
2212         if (sport->port.line >= ARRAY_SIZE(imx_uart_ports)) {
2213                 dev_err(&pdev->dev, "serial%d out of range\n",
2214                         sport->port.line);
2215                 return -EINVAL;
2216         }
2217
2218         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
2219         base = devm_ioremap_resource(&pdev->dev, res);
2220         if (IS_ERR(base))
2221                 return PTR_ERR(base);
2222
2223         rxirq = platform_get_irq(pdev, 0);
2224         txirq = platform_get_irq_optional(pdev, 1);
2225         rtsirq = platform_get_irq_optional(pdev, 2);
2226
2227         sport->port.dev = &pdev->dev;
2228         sport->port.mapbase = res->start;
2229         sport->port.membase = base;
2230         sport->port.type = PORT_IMX,
2231         sport->port.iotype = UPIO_MEM;
2232         sport->port.irq = rxirq;
2233         sport->port.fifosize = 32;
2234         sport->port.ops = &imx_uart_pops;
2235         sport->port.rs485_config = imx_uart_rs485_config;
2236         sport->port.flags = UPF_BOOT_AUTOCONF;
2237         timer_setup(&sport->timer, imx_uart_timeout, 0);
2238
2239         sport->gpios = mctrl_gpio_init(&sport->port, 0);
2240         if (IS_ERR(sport->gpios))
2241                 return PTR_ERR(sport->gpios);
2242
2243         sport->clk_ipg = devm_clk_get(&pdev->dev, "ipg");
2244         if (IS_ERR(sport->clk_ipg)) {
2245                 ret = PTR_ERR(sport->clk_ipg);
2246                 dev_err(&pdev->dev, "failed to get ipg clk: %d\n", ret);
2247                 return ret;
2248         }
2249
2250         sport->clk_per = devm_clk_get(&pdev->dev, "per");
2251         if (IS_ERR(sport->clk_per)) {
2252                 ret = PTR_ERR(sport->clk_per);
2253                 dev_err(&pdev->dev, "failed to get per clk: %d\n", ret);
2254                 return ret;
2255         }
2256
2257         sport->port.uartclk = clk_get_rate(sport->clk_per);
2258
2259         /* For register access, we only need to enable the ipg clock. */
2260         ret = clk_prepare_enable(sport->clk_ipg);
2261         if (ret) {
2262                 dev_err(&pdev->dev, "failed to enable per clk: %d\n", ret);
2263                 return ret;
2264         }
2265
2266         /* initialize shadow register values */
2267         sport->ucr1 = readl(sport->port.membase + UCR1);
2268         sport->ucr2 = readl(sport->port.membase + UCR2);
2269         sport->ucr3 = readl(sport->port.membase + UCR3);
2270         sport->ucr4 = readl(sport->port.membase + UCR4);
2271         sport->ufcr = readl(sport->port.membase + UFCR);
2272
2273         uart_get_rs485_mode(&pdev->dev, &sport->port.rs485);
2274
2275         if (sport->port.rs485.flags & SER_RS485_ENABLED &&
2276             (!sport->have_rtscts && !sport->have_rtsgpio))
2277                 dev_err(&pdev->dev, "no RTS control, disabling rs485\n");
2278
2279         /*
2280          * If using the i.MX UART RTS/CTS control then the RTS (CTS_B)
2281          * signal cannot be set low during transmission in case the
2282          * receiver is off (limitation of the i.MX UART IP).
2283          */
2284         if (sport->port.rs485.flags & SER_RS485_ENABLED &&
2285             sport->have_rtscts && !sport->have_rtsgpio &&
2286             (!(sport->port.rs485.flags & SER_RS485_RTS_ON_SEND) &&
2287              !(sport->port.rs485.flags & SER_RS485_RX_DURING_TX)))
2288                 dev_err(&pdev->dev,
2289                         "low-active RTS not possible when receiver is off, enabling receiver\n");
2290
2291         imx_uart_rs485_config(&sport->port, &sport->port.rs485);
2292
2293         /* Disable interrupts before requesting them */
2294         ucr1 = imx_uart_readl(sport, UCR1);
2295         ucr1 &= ~(UCR1_ADEN | UCR1_TRDYEN | UCR1_IDEN | UCR1_RRDYEN |
2296                  UCR1_TRDYEN | UCR1_RTSDEN);
2297         imx_uart_writel(sport, ucr1, UCR1);
2298
2299         if (!imx_uart_is_imx1(sport) && sport->dte_mode) {
2300                 /*
2301                  * The DCEDTE bit changes the direction of DSR, DCD, DTR and RI
2302                  * and influences if UCR3_RI and UCR3_DCD changes the level of RI
2303                  * and DCD (when they are outputs) or enables the respective
2304                  * irqs. So set this bit early, i.e. before requesting irqs.
2305                  */
2306                 u32 ufcr = imx_uart_readl(sport, UFCR);
2307                 if (!(ufcr & UFCR_DCEDTE))
2308                         imx_uart_writel(sport, ufcr | UFCR_DCEDTE, UFCR);
2309
2310                 /*
2311                  * Disable UCR3_RI and UCR3_DCD irqs. They are also not
2312                  * enabled later because they cannot be cleared
2313                  * (confirmed on i.MX25) which makes them unusable.
2314                  */
2315                 imx_uart_writel(sport,
2316                                 IMX21_UCR3_RXDMUXSEL | UCR3_ADNIMP | UCR3_DSR,
2317                                 UCR3);
2318
2319         } else {
2320                 u32 ucr3 = UCR3_DSR;
2321                 u32 ufcr = imx_uart_readl(sport, UFCR);
2322                 if (ufcr & UFCR_DCEDTE)
2323                         imx_uart_writel(sport, ufcr & ~UFCR_DCEDTE, UFCR);
2324
2325                 if (!imx_uart_is_imx1(sport))
2326                         ucr3 |= IMX21_UCR3_RXDMUXSEL | UCR3_ADNIMP;
2327                 imx_uart_writel(sport, ucr3, UCR3);
2328         }
2329
2330         clk_disable_unprepare(sport->clk_ipg);
2331
2332         /*
2333          * Allocate the IRQ(s) i.MX1 has three interrupts whereas later
2334          * chips only have one interrupt.
2335          */
2336         if (txirq > 0) {
2337                 ret = devm_request_irq(&pdev->dev, rxirq, imx_uart_rxint, 0,
2338                                        dev_name(&pdev->dev), sport);
2339                 if (ret) {
2340                         dev_err(&pdev->dev, "failed to request rx irq: %d\n",
2341                                 ret);
2342                         return ret;
2343                 }
2344
2345                 ret = devm_request_irq(&pdev->dev, txirq, imx_uart_txint, 0,
2346                                        dev_name(&pdev->dev), sport);
2347                 if (ret) {
2348                         dev_err(&pdev->dev, "failed to request tx irq: %d\n",
2349                                 ret);
2350                         return ret;
2351                 }
2352
2353                 ret = devm_request_irq(&pdev->dev, rtsirq, imx_uart_rtsint, 0,
2354                                        dev_name(&pdev->dev), sport);
2355                 if (ret) {
2356                         dev_err(&pdev->dev, "failed to request rts irq: %d\n",
2357                                 ret);
2358                         return ret;
2359                 }
2360         } else {
2361                 ret = devm_request_irq(&pdev->dev, rxirq, imx_uart_int, 0,
2362                                        dev_name(&pdev->dev), sport);
2363                 if (ret) {
2364                         dev_err(&pdev->dev, "failed to request irq: %d\n", ret);
2365                         return ret;
2366                 }
2367         }
2368
2369         imx_uart_ports[sport->port.line] = sport;
2370
2371         platform_set_drvdata(pdev, sport);
2372
2373         return uart_add_one_port(&imx_uart_uart_driver, &sport->port);
2374 }
2375
2376 static int imx_uart_remove(struct platform_device *pdev)
2377 {
2378         struct imx_port *sport = platform_get_drvdata(pdev);
2379
2380         return uart_remove_one_port(&imx_uart_uart_driver, &sport->port);
2381 }
2382
2383 static void imx_uart_restore_context(struct imx_port *sport)
2384 {
2385         unsigned long flags;
2386
2387         spin_lock_irqsave(&sport->port.lock, flags);
2388         if (!sport->context_saved) {
2389                 spin_unlock_irqrestore(&sport->port.lock, flags);
2390                 return;
2391         }
2392
2393         imx_uart_writel(sport, sport->saved_reg[4], UFCR);
2394         imx_uart_writel(sport, sport->saved_reg[5], UESC);
2395         imx_uart_writel(sport, sport->saved_reg[6], UTIM);
2396         imx_uart_writel(sport, sport->saved_reg[7], UBIR);
2397         imx_uart_writel(sport, sport->saved_reg[8], UBMR);
2398         imx_uart_writel(sport, sport->saved_reg[9], IMX21_UTS);
2399         imx_uart_writel(sport, sport->saved_reg[0], UCR1);
2400         imx_uart_writel(sport, sport->saved_reg[1] | UCR2_SRST, UCR2);
2401         imx_uart_writel(sport, sport->saved_reg[2], UCR3);
2402         imx_uart_writel(sport, sport->saved_reg[3], UCR4);
2403         sport->context_saved = false;
2404         spin_unlock_irqrestore(&sport->port.lock, flags);
2405 }
2406
2407 static void imx_uart_save_context(struct imx_port *sport)
2408 {
2409         unsigned long flags;
2410
2411         /* Save necessary regs */
2412         spin_lock_irqsave(&sport->port.lock, flags);
2413         sport->saved_reg[0] = imx_uart_readl(sport, UCR1);
2414         sport->saved_reg[1] = imx_uart_readl(sport, UCR2);
2415         sport->saved_reg[2] = imx_uart_readl(sport, UCR3);
2416         sport->saved_reg[3] = imx_uart_readl(sport, UCR4);
2417         sport->saved_reg[4] = imx_uart_readl(sport, UFCR);
2418         sport->saved_reg[5] = imx_uart_readl(sport, UESC);
2419         sport->saved_reg[6] = imx_uart_readl(sport, UTIM);
2420         sport->saved_reg[7] = imx_uart_readl(sport, UBIR);
2421         sport->saved_reg[8] = imx_uart_readl(sport, UBMR);
2422         sport->saved_reg[9] = imx_uart_readl(sport, IMX21_UTS);
2423         sport->context_saved = true;
2424         spin_unlock_irqrestore(&sport->port.lock, flags);
2425 }
2426
2427 static void imx_uart_enable_wakeup(struct imx_port *sport, bool on)
2428 {
2429         u32 ucr3;
2430
2431         ucr3 = imx_uart_readl(sport, UCR3);
2432         if (on) {
2433                 imx_uart_writel(sport, USR1_AWAKE, USR1);
2434                 ucr3 |= UCR3_AWAKEN;
2435         } else {
2436                 ucr3 &= ~UCR3_AWAKEN;
2437         }
2438         imx_uart_writel(sport, ucr3, UCR3);
2439
2440         if (sport->have_rtscts) {
2441                 u32 ucr1 = imx_uart_readl(sport, UCR1);
2442                 if (on)
2443                         ucr1 |= UCR1_RTSDEN;
2444                 else
2445                         ucr1 &= ~UCR1_RTSDEN;
2446                 imx_uart_writel(sport, ucr1, UCR1);
2447         }
2448 }
2449
2450 static int imx_uart_suspend_noirq(struct device *dev)
2451 {
2452         struct imx_port *sport = dev_get_drvdata(dev);
2453
2454         imx_uart_save_context(sport);
2455
2456         clk_disable(sport->clk_ipg);
2457
2458         pinctrl_pm_select_sleep_state(dev);
2459
2460         return 0;
2461 }
2462
2463 static int imx_uart_resume_noirq(struct device *dev)
2464 {
2465         struct imx_port *sport = dev_get_drvdata(dev);
2466         int ret;
2467
2468         pinctrl_pm_select_default_state(dev);
2469
2470         ret = clk_enable(sport->clk_ipg);
2471         if (ret)
2472                 return ret;
2473
2474         imx_uart_restore_context(sport);
2475
2476         return 0;
2477 }
2478
2479 static int imx_uart_suspend(struct device *dev)
2480 {
2481         struct imx_port *sport = dev_get_drvdata(dev);
2482         int ret;
2483
2484         uart_suspend_port(&imx_uart_uart_driver, &sport->port);
2485         disable_irq(sport->port.irq);
2486
2487         ret = clk_prepare_enable(sport->clk_ipg);
2488         if (ret)
2489                 return ret;
2490
2491         /* enable wakeup from i.MX UART */
2492         imx_uart_enable_wakeup(sport, true);
2493
2494         return 0;
2495 }
2496
2497 static int imx_uart_resume(struct device *dev)
2498 {
2499         struct imx_port *sport = dev_get_drvdata(dev);
2500
2501         /* disable wakeup from i.MX UART */
2502         imx_uart_enable_wakeup(sport, false);
2503
2504         uart_resume_port(&imx_uart_uart_driver, &sport->port);
2505         enable_irq(sport->port.irq);
2506
2507         clk_disable_unprepare(sport->clk_ipg);
2508
2509         return 0;
2510 }
2511
2512 static int imx_uart_freeze(struct device *dev)
2513 {
2514         struct imx_port *sport = dev_get_drvdata(dev);
2515
2516         uart_suspend_port(&imx_uart_uart_driver, &sport->port);
2517
2518         return clk_prepare_enable(sport->clk_ipg);
2519 }
2520
2521 static int imx_uart_thaw(struct device *dev)
2522 {
2523         struct imx_port *sport = dev_get_drvdata(dev);
2524
2525         uart_resume_port(&imx_uart_uart_driver, &sport->port);
2526
2527         clk_disable_unprepare(sport->clk_ipg);
2528
2529         return 0;
2530 }
2531
2532 static const struct dev_pm_ops imx_uart_pm_ops = {
2533         .suspend_noirq = imx_uart_suspend_noirq,
2534         .resume_noirq = imx_uart_resume_noirq,
2535         .freeze_noirq = imx_uart_suspend_noirq,
2536         .restore_noirq = imx_uart_resume_noirq,
2537         .suspend = imx_uart_suspend,
2538         .resume = imx_uart_resume,
2539         .freeze = imx_uart_freeze,
2540         .thaw = imx_uart_thaw,
2541         .restore = imx_uart_thaw,
2542 };
2543
2544 static struct platform_driver imx_uart_platform_driver = {
2545         .probe = imx_uart_probe,
2546         .remove = imx_uart_remove,
2547
2548         .id_table = imx_uart_devtype,
2549         .driver = {
2550                 .name = "imx-uart",
2551                 .of_match_table = imx_uart_dt_ids,
2552                 .pm = &imx_uart_pm_ops,
2553         },
2554 };
2555
2556 static int __init imx_uart_init(void)
2557 {
2558         int ret = uart_register_driver(&imx_uart_uart_driver);
2559
2560         if (ret)
2561                 return ret;
2562
2563         ret = platform_driver_register(&imx_uart_platform_driver);
2564         if (ret != 0)
2565                 uart_unregister_driver(&imx_uart_uart_driver);
2566
2567         return ret;
2568 }
2569
2570 static void __exit imx_uart_exit(void)
2571 {
2572         platform_driver_unregister(&imx_uart_platform_driver);
2573         uart_unregister_driver(&imx_uart_uart_driver);
2574 }
2575
2576 module_init(imx_uart_init);
2577 module_exit(imx_uart_exit);
2578
2579 MODULE_AUTHOR("Sascha Hauer");
2580 MODULE_DESCRIPTION("IMX generic serial port driver");
2581 MODULE_LICENSE("GPL");
2582 MODULE_ALIAS("platform:imx-uart");