drivers/spi/spi-pxa2xx.c

   1 // SPDX-License-Identifier: GPL-2.0-or-later
   2 /*
   3  * Copyright (C) 2005 Stephen Street / StreetFire Sound Labs
   4  * Copyright (C) 2013, 2021 Intel Corporation
   5  */
   6
   7 #include <linux/acpi.h>
   8 #include <linux/bitops.h>
   9 #include <linux/clk.h>
  10 #include <linux/delay.h>
  11 #include <linux/device.h>
  12 #include <linux/dmaengine.h>
  13 #include <linux/err.h>
  14 #include <linux/errno.h>
  15 #include <linux/gpio/consumer.h>
  16 #include <linux/gpio.h>
  17 #include <linux/init.h>
  18 #include <linux/interrupt.h>
  19 #include <linux/ioport.h>
  20 #include <linux/kernel.h>
  21 #include <linux/module.h>
  22 #include <linux/mod_devicetable.h>
  23 #include <linux/of.h>
  24 #include <linux/pci.h>
  25 #include <linux/platform_device.h>
  26 #include <linux/pm_runtime.h>
  27 #include <linux/property.h>
  28 #include <linux/slab.h>
  29
  30 #include <linux/spi/pxa2xx_spi.h>
  31 #include <linux/spi/spi.h>
  32
  33 #include "spi-pxa2xx.h"
  34
  35 MODULE_AUTHOR("Stephen Street");
  36 MODULE_DESCRIPTION("PXA2xx SSP SPI Controller");
  37 MODULE_LICENSE("GPL");
  38 MODULE_ALIAS("platform:pxa2xx-spi");
  39
  40 #define TIMOUT_DFLT             1000
  41
  42 /*
  43  * For testing SSCR1 changes that require SSP restart, basically
  44  * everything except the service and interrupt enables, the PXA270 developer
  45  * manual says only SSCR1_SCFR, SSCR1_SPH, SSCR1_SPO need to be in this
  46  * list, but the PXA255 developer manual says all bits without really meaning
  47  * the service and interrupt enables.
  48  */
  49 #define SSCR1_CHANGE_MASK (SSCR1_TTELP | SSCR1_TTE | SSCR1_SCFR \
  50                                 | SSCR1_ECRA | SSCR1_ECRB | SSCR1_SCLKDIR \
  51                                 | SSCR1_SFRMDIR | SSCR1_RWOT | SSCR1_TRAIL \
  52                                 | SSCR1_IFS | SSCR1_STRF | SSCR1_EFWR \
  53                                 | SSCR1_RFT | SSCR1_TFT | SSCR1_MWDS \
  54                                 | SSCR1_SPH | SSCR1_SPO | SSCR1_LBM)
  55
  56 #define QUARK_X1000_SSCR1_CHANGE_MASK (QUARK_X1000_SSCR1_STRF   \
  57                                 | QUARK_X1000_SSCR1_EFWR        \
  58                                 | QUARK_X1000_SSCR1_RFT         \
  59                                 | QUARK_X1000_SSCR1_TFT         \
  60                                 | SSCR1_SPH | SSCR1_SPO | SSCR1_LBM)
  61
  62 #define CE4100_SSCR1_CHANGE_MASK (SSCR1_TTELP | SSCR1_TTE | SSCR1_SCFR \
  63                                 | SSCR1_ECRA | SSCR1_ECRB | SSCR1_SCLKDIR \
  64                                 | SSCR1_SFRMDIR | SSCR1_RWOT | SSCR1_TRAIL \
  65                                 | SSCR1_IFS | SSCR1_STRF | SSCR1_EFWR \
  66                                 | CE4100_SSCR1_RFT | CE4100_SSCR1_TFT | SSCR1_MWDS \
  67                                 | SSCR1_SPH | SSCR1_SPO | SSCR1_LBM)
  68
  69 #define LPSS_GENERAL_REG_RXTO_HOLDOFF_DISABLE   BIT(24)
  70 #define LPSS_CS_CONTROL_SW_MODE                 BIT(0)
  71 #define LPSS_CS_CONTROL_CS_HIGH                 BIT(1)
  72 #define LPSS_CAPS_CS_EN_SHIFT                   9
  73 #define LPSS_CAPS_CS_EN_MASK                    (0xf << LPSS_CAPS_CS_EN_SHIFT)
  74
  75 #define LPSS_PRIV_CLOCK_GATE 0x38
  76 #define LPSS_PRIV_CLOCK_GATE_CLK_CTL_MASK 0x3
  77 #define LPSS_PRIV_CLOCK_GATE_CLK_CTL_FORCE_ON 0x3
  78
  79 struct lpss_config {
  80         /* LPSS offset from drv_data->ioaddr */
  81         unsigned offset;
  82         /* Register offsets from drv_data->lpss_base or -1 */
  83         int reg_general;
  84         int reg_ssp;
  85         int reg_cs_ctrl;
  86         int reg_capabilities;
  87         /* FIFO thresholds */
  88         u32 rx_threshold;
  89         u32 tx_threshold_lo;
  90         u32 tx_threshold_hi;
  91         /* Chip select control */
  92         unsigned cs_sel_shift;
  93         unsigned cs_sel_mask;
  94         unsigned cs_num;
  95         /* Quirks */
  96         unsigned cs_clk_stays_gated : 1;
  97 };
  98
  99 /* Keep these sorted with enum pxa_ssp_type */
 100 static const struct lpss_config lpss_platforms[] = {
 101         {       /* LPSS_LPT_SSP */
 102                 .offset = 0x800,
 103                 .reg_general = 0x08,
 104                 .reg_ssp = 0x0c,
 105                 .reg_cs_ctrl = 0x18,
 106                 .reg_capabilities = -1,
 107                 .rx_threshold = 64,
 108                 .tx_threshold_lo = 160,
 109                 .tx_threshold_hi = 224,
 110         },
 111         {       /* LPSS_BYT_SSP */
 112                 .offset = 0x400,
 113                 .reg_general = 0x08,
 114                 .reg_ssp = 0x0c,
 115                 .reg_cs_ctrl = 0x18,
 116                 .reg_capabilities = -1,
 117                 .rx_threshold = 64,
 118                 .tx_threshold_lo = 160,
 119                 .tx_threshold_hi = 224,
 120         },
 121         {       /* LPSS_BSW_SSP */
 122                 .offset = 0x400,
 123                 .reg_general = 0x08,
 124                 .reg_ssp = 0x0c,
 125                 .reg_cs_ctrl = 0x18,
 126                 .reg_capabilities = -1,
 127                 .rx_threshold = 64,
 128                 .tx_threshold_lo = 160,
 129                 .tx_threshold_hi = 224,
 130                 .cs_sel_shift = 2,
 131                 .cs_sel_mask = 1 << 2,
 132                 .cs_num = 2,
 133         },
 134         {       /* LPSS_SPT_SSP */
 135                 .offset = 0x200,
 136                 .reg_general = -1,
 137                 .reg_ssp = 0x20,
 138                 .reg_cs_ctrl = 0x24,
 139                 .reg_capabilities = -1,
 140                 .rx_threshold = 1,
 141                 .tx_threshold_lo = 32,
 142                 .tx_threshold_hi = 56,
 143         },
 144         {       /* LPSS_BXT_SSP */
 145                 .offset = 0x200,
 146                 .reg_general = -1,
 147                 .reg_ssp = 0x20,
 148                 .reg_cs_ctrl = 0x24,
 149                 .reg_capabilities = 0xfc,
 150                 .rx_threshold = 1,
 151                 .tx_threshold_lo = 16,
 152                 .tx_threshold_hi = 48,
 153                 .cs_sel_shift = 8,
 154                 .cs_sel_mask = 3 << 8,
 155                 .cs_clk_stays_gated = true,
 156         },
 157         {       /* LPSS_CNL_SSP */
 158                 .offset = 0x200,
 159                 .reg_general = -1,
 160                 .reg_ssp = 0x20,
 161                 .reg_cs_ctrl = 0x24,
 162                 .reg_capabilities = 0xfc,
 163                 .rx_threshold = 1,
 164                 .tx_threshold_lo = 32,
 165                 .tx_threshold_hi = 56,
 166                 .cs_sel_shift = 8,
 167                 .cs_sel_mask = 3 << 8,
 168                 .cs_clk_stays_gated = true,
 169         },
 170 };
 171
 172 static inline const struct lpss_config
 173 *lpss_get_config(const struct driver_data *drv_data)
 174 {
 175         return &lpss_platforms[drv_data->ssp_type - LPSS_LPT_SSP];
 176 }
 177
 178 static bool is_lpss_ssp(const struct driver_data *drv_data)
 179 {
 180         switch (drv_data->ssp_type) {
 181         case LPSS_LPT_SSP:
 182         case LPSS_BYT_SSP:
 183         case LPSS_BSW_SSP:
 184         case LPSS_SPT_SSP:
 185         case LPSS_BXT_SSP:
 186         case LPSS_CNL_SSP:
 187                 return true;
 188         default:
 189                 return false;
 190         }
 191 }
 192
 193 static bool is_quark_x1000_ssp(const struct driver_data *drv_data)
 194 {
 195         return drv_data->ssp_type == QUARK_X1000_SSP;
 196 }
 197
 198 static bool is_mmp2_ssp(const struct driver_data *drv_data)
 199 {
 200         return drv_data->ssp_type == MMP2_SSP;
 201 }
 202
 203 static bool is_mrfld_ssp(const struct driver_data *drv_data)
 204 {
 205         return drv_data->ssp_type == MRFLD_SSP;
 206 }
 207
 208 static void pxa2xx_spi_update(const struct driver_data *drv_data, u32 reg, u32 mask, u32 value)
 209 {
 210         if ((pxa2xx_spi_read(drv_data, reg) & mask) != value)
 211                 pxa2xx_spi_write(drv_data, reg, value & mask);
 212 }
 213
 214 static u32 pxa2xx_spi_get_ssrc1_change_mask(const struct driver_data *drv_data)
 215 {
 216         switch (drv_data->ssp_type) {
 217         case QUARK_X1000_SSP:
 218                 return QUARK_X1000_SSCR1_CHANGE_MASK;
 219         case CE4100_SSP:
 220                 return CE4100_SSCR1_CHANGE_MASK;
 221         default:
 222                 return SSCR1_CHANGE_MASK;
 223         }
 224 }
 225
 226 static u32
 227 pxa2xx_spi_get_rx_default_thre(const struct driver_data *drv_data)
 228 {
 229         switch (drv_data->ssp_type) {
 230         case QUARK_X1000_SSP:
 231                 return RX_THRESH_QUARK_X1000_DFLT;
 232         case CE4100_SSP:
 233                 return RX_THRESH_CE4100_DFLT;
 234         default:
 235                 return RX_THRESH_DFLT;
 236         }
 237 }
 238
 239 static bool pxa2xx_spi_txfifo_full(const struct driver_data *drv_data)
 240 {
 241         u32 mask;
 242
 243         switch (drv_data->ssp_type) {
 244         case QUARK_X1000_SSP:
 245                 mask = QUARK_X1000_SSSR_TFL_MASK;
 246                 break;
 247         case CE4100_SSP:
 248                 mask = CE4100_SSSR_TFL_MASK;
 249                 break;
 250         default:
 251                 mask = SSSR_TFL_MASK;
 252                 break;
 253         }
 254
 255         return read_SSSR_bits(drv_data, mask) == mask;
 256 }
 257
 258 static void pxa2xx_spi_clear_rx_thre(const struct driver_data *drv_data,
 259                                      u32 *sccr1_reg)
 260 {
 261         u32 mask;
 262
 263         switch (drv_data->ssp_type) {
 264         case QUARK_X1000_SSP:
 265                 mask = QUARK_X1000_SSCR1_RFT;
 266                 break;
 267         case CE4100_SSP:
 268                 mask = CE4100_SSCR1_RFT;
 269                 break;
 270         default:
 271                 mask = SSCR1_RFT;
 272                 break;
 273         }
 274         *sccr1_reg &= ~mask;
 275 }
 276
 277 static void pxa2xx_spi_set_rx_thre(const struct driver_data *drv_data,
 278                                    u32 *sccr1_reg, u32 threshold)
 279 {
 280         switch (drv_data->ssp_type) {
 281         case QUARK_X1000_SSP:
 282                 *sccr1_reg |= QUARK_X1000_SSCR1_RxTresh(threshold);
 283                 break;
 284         case CE4100_SSP:
 285                 *sccr1_reg |= CE4100_SSCR1_RxTresh(threshold);
 286                 break;
 287         default:
 288                 *sccr1_reg |= SSCR1_RxTresh(threshold);
 289                 break;
 290         }
 291 }
 292
 293 static u32 pxa2xx_configure_sscr0(const struct driver_data *drv_data,
 294                                   u32 clk_div, u8 bits)
 295 {
 296         switch (drv_data->ssp_type) {
 297         case QUARK_X1000_SSP:
 298                 return clk_div
 299                         | QUARK_X1000_SSCR0_Motorola
 300                         | QUARK_X1000_SSCR0_DataSize(bits > 32 ? 8 : bits);
 301         default:
 302                 return clk_div
 303                         | SSCR0_Motorola
 304                         | SSCR0_DataSize(bits > 16 ? bits - 16 : bits)
 305                         | (bits > 16 ? SSCR0_EDSS : 0);
 306         }
 307 }
 308
 309 /*
 310  * Read and write LPSS SSP private registers. Caller must first check that
 311  * is_lpss_ssp() returns true before these can be called.
 312  */
 313 static u32 __lpss_ssp_read_priv(struct driver_data *drv_data, unsigned offset)
 314 {
 315         WARN_ON(!drv_data->lpss_base);
 316         return readl(drv_data->lpss_base + offset);
 317 }
 318
 319 static void __lpss_ssp_write_priv(struct driver_data *drv_data,
 320                                   unsigned offset, u32 value)
 321 {
 322         WARN_ON(!drv_data->lpss_base);
 323         writel(value, drv_data->lpss_base + offset);
 324 }
 325
 326 /*
 327  * lpss_ssp_setup - perform LPSS SSP specific setup
 328  * @drv_data: pointer to the driver private data
 329  *
 330  * Perform LPSS SSP specific setup. This function must be called first if
 331  * one is going to use LPSS SSP private registers.
 332  */
 333 static void lpss_ssp_setup(struct driver_data *drv_data)
 334 {
 335         const struct lpss_config *config;
 336         u32 value;
 337
 338         config = lpss_get_config(drv_data);
 339         drv_data->lpss_base = drv_data->ssp->mmio_base + config->offset;
 340
 341         /* Enable software chip select control */
 342         value = __lpss_ssp_read_priv(drv_data, config->reg_cs_ctrl);
 343         value &= ~(LPSS_CS_CONTROL_SW_MODE | LPSS_CS_CONTROL_CS_HIGH);
 344         value |= LPSS_CS_CONTROL_SW_MODE | LPSS_CS_CONTROL_CS_HIGH;
 345         __lpss_ssp_write_priv(drv_data, config->reg_cs_ctrl, value);
 346
 347         /* Enable multiblock DMA transfers */
 348         if (drv_data->controller_info->enable_dma) {
 349                 __lpss_ssp_write_priv(drv_data, config->reg_ssp, 1);
 350
 351                 if (config->reg_general >= 0) {
 352                         value = __lpss_ssp_read_priv(drv_data,
 353                                                      config->reg_general);
 354                         value |= LPSS_GENERAL_REG_RXTO_HOLDOFF_DISABLE;
 355                         __lpss_ssp_write_priv(drv_data,
 356                                               config->reg_general, value);
 357                 }
 358         }
 359 }
 360
 361 static void lpss_ssp_select_cs(struct spi_device *spi,
 362                                const struct lpss_config *config)
 363 {
 364         struct driver_data *drv_data =
 365                 spi_controller_get_devdata(spi->controller);
 366         u32 value, cs;
 367
 368         if (!config->cs_sel_mask)
 369                 return;
 370
 371         value = __lpss_ssp_read_priv(drv_data, config->reg_cs_ctrl);
 372
 373         cs = spi->chip_select;
 374         cs <<= config->cs_sel_shift;
 375         if (cs != (value & config->cs_sel_mask)) {
 376                 /*
 377                  * When switching another chip select output active the
 378                  * output must be selected first and wait 2 ssp_clk cycles
 379                  * before changing state to active. Otherwise a short
 380                  * glitch will occur on the previous chip select since
 381                  * output select is latched but state control is not.
 382                  */
 383                 value &= ~config->cs_sel_mask;
 384                 value |= cs;
 385                 __lpss_ssp_write_priv(drv_data,
 386                                       config->reg_cs_ctrl, value);
 387                 ndelay(1000000000 /
 388                        (drv_data->controller->max_speed_hz / 2));
 389         }
 390 }
 391
 392 static void lpss_ssp_cs_control(struct spi_device *spi, bool enable)
 393 {
 394         struct driver_data *drv_data =
 395                 spi_controller_get_devdata(spi->controller);
 396         const struct lpss_config *config;
 397         u32 value;
 398
 399         config = lpss_get_config(drv_data);
 400
 401         if (enable)
 402                 lpss_ssp_select_cs(spi, config);
 403
 404         value = __lpss_ssp_read_priv(drv_data, config->reg_cs_ctrl);
 405         if (enable)
 406                 value &= ~LPSS_CS_CONTROL_CS_HIGH;
 407         else
 408                 value |= LPSS_CS_CONTROL_CS_HIGH;
 409         __lpss_ssp_write_priv(drv_data, config->reg_cs_ctrl, value);
 410         if (config->cs_clk_stays_gated) {
 411                 u32 clkgate;
 412
 413                 /*
 414                  * Changing CS alone when dynamic clock gating is on won't
 415                  * actually flip CS at that time. This ruins SPI transfers
 416                  * that specify delays, or have no data. Toggle the clock mode
 417                  * to force on briefly to poke the CS pin to move.
 418                  */
 419                 clkgate = __lpss_ssp_read_priv(drv_data, LPSS_PRIV_CLOCK_GATE);
 420                 value = (clkgate & ~LPSS_PRIV_CLOCK_GATE_CLK_CTL_MASK) |
 421                         LPSS_PRIV_CLOCK_GATE_CLK_CTL_FORCE_ON;
 422
 423                 __lpss_ssp_write_priv(drv_data, LPSS_PRIV_CLOCK_GATE, value);
 424                 __lpss_ssp_write_priv(drv_data, LPSS_PRIV_CLOCK_GATE, clkgate);
 425         }
 426 }
 427
 428 static void cs_assert(struct spi_device *spi)
 429 {
 430         struct chip_data *chip = spi_get_ctldata(spi);
 431         struct driver_data *drv_data =
 432                 spi_controller_get_devdata(spi->controller);
 433
 434         if (drv_data->ssp_type == CE4100_SSP) {
 435                 pxa2xx_spi_write(drv_data, SSSR, spi->chip_select);
 436                 return;
 437         }
 438
 439         if (chip->cs_control) {
 440                 chip->cs_control(PXA2XX_CS_ASSERT);
 441                 return;
 442         }
 443
 444         if (is_lpss_ssp(drv_data))
 445                 lpss_ssp_cs_control(spi, true);
 446 }
 447
 448 static void cs_deassert(struct spi_device *spi)
 449 {
 450         struct chip_data *chip = spi_get_ctldata(spi);
 451         struct driver_data *drv_data =
 452                 spi_controller_get_devdata(spi->controller);
 453         unsigned long timeout;
 454
 455         if (drv_data->ssp_type == CE4100_SSP)
 456                 return;
 457
 458         /* Wait until SSP becomes idle before deasserting the CS */
 459         timeout = jiffies + msecs_to_jiffies(10);
 460         while (pxa2xx_spi_read(drv_data, SSSR) & SSSR_BSY &&
 461                !time_after(jiffies, timeout))
 462                 cpu_relax();
 463
 464         if (chip->cs_control) {
 465                 chip->cs_control(PXA2XX_CS_DEASSERT);
 466                 return;
 467         }
 468
 469         if (is_lpss_ssp(drv_data))
 470                 lpss_ssp_cs_control(spi, false);
 471 }
 472
 473 static void pxa2xx_spi_set_cs(struct spi_device *spi, bool level)
 474 {
 475         if (level)
 476                 cs_deassert(spi);
 477         else
 478                 cs_assert(spi);
 479 }
 480
 481 int pxa2xx_spi_flush(struct driver_data *drv_data)
 482 {
 483         unsigned long limit = loops_per_jiffy << 1;
 484
 485         do {
 486                 while (read_SSSR_bits(drv_data, SSSR_RNE))
 487                         pxa2xx_spi_read(drv_data, SSDR);
 488         } while ((pxa2xx_spi_read(drv_data, SSSR) & SSSR_BSY) && --limit);
 489         write_SSSR_CS(drv_data, SSSR_ROR);
 490
 491         return limit;
 492 }
 493
 494 static void pxa2xx_spi_off(struct driver_data *drv_data)
 495 {
 496         /* On MMP, disabling SSE seems to corrupt the Rx FIFO */
 497         if (is_mmp2_ssp(drv_data))
 498                 return;
 499
 500         pxa_ssp_disable(drv_data->ssp);
 501 }
 502
 503 static int null_writer(struct driver_data *drv_data)
 504 {
 505         u8 n_bytes = drv_data->n_bytes;
 506
 507         if (pxa2xx_spi_txfifo_full(drv_data)
 508                 || (drv_data->tx == drv_data->tx_end))
 509                 return 0;
 510
 511         pxa2xx_spi_write(drv_data, SSDR, 0);
 512         drv_data->tx += n_bytes;
 513
 514         return 1;
 515 }
 516
 517 static int null_reader(struct driver_data *drv_data)
 518 {
 519         u8 n_bytes = drv_data->n_bytes;
 520
 521         while (read_SSSR_bits(drv_data, SSSR_RNE) && drv_data->rx < drv_data->rx_end) {
 522                 pxa2xx_spi_read(drv_data, SSDR);
 523                 drv_data->rx += n_bytes;
 524         }
 525
 526         return drv_data->rx == drv_data->rx_end;
 527 }
 528
 529 static int u8_writer(struct driver_data *drv_data)
 530 {
 531         if (pxa2xx_spi_txfifo_full(drv_data)
 532                 || (drv_data->tx == drv_data->tx_end))
 533                 return 0;
 534
 535         pxa2xx_spi_write(drv_data, SSDR, *(u8 *)(drv_data->tx));
 536         ++drv_data->tx;
 537
 538         return 1;
 539 }
 540
 541 static int u8_reader(struct driver_data *drv_data)
 542 {
 543         while (read_SSSR_bits(drv_data, SSSR_RNE) && drv_data->rx < drv_data->rx_end) {
 544                 *(u8 *)(drv_data->rx) = pxa2xx_spi_read(drv_data, SSDR);
 545                 ++drv_data->rx;
 546         }
 547
 548         return drv_data->rx == drv_data->rx_end;
 549 }
 550
 551 static int u16_writer(struct driver_data *drv_data)
 552 {
 553         if (pxa2xx_spi_txfifo_full(drv_data)
 554                 || (drv_data->tx == drv_data->tx_end))
 555                 return 0;
 556
 557         pxa2xx_spi_write(drv_data, SSDR, *(u16 *)(drv_data->tx));
 558         drv_data->tx += 2;
 559
 560         return 1;
 561 }
 562
 563 static int u16_reader(struct driver_data *drv_data)
 564 {
 565         while (read_SSSR_bits(drv_data, SSSR_RNE) && drv_data->rx < drv_data->rx_end) {
 566                 *(u16 *)(drv_data->rx) = pxa2xx_spi_read(drv_data, SSDR);
 567                 drv_data->rx += 2;
 568         }
 569
 570         return drv_data->rx == drv_data->rx_end;
 571 }
 572
 573 static int u32_writer(struct driver_data *drv_data)
 574 {
 575         if (pxa2xx_spi_txfifo_full(drv_data)
 576                 || (drv_data->tx == drv_data->tx_end))
 577                 return 0;
 578
 579         pxa2xx_spi_write(drv_data, SSDR, *(u32 *)(drv_data->tx));
 580         drv_data->tx += 4;
 581
 582         return 1;
 583 }
 584
 585 static int u32_reader(struct driver_data *drv_data)
 586 {
 587         while (read_SSSR_bits(drv_data, SSSR_RNE) && drv_data->rx < drv_data->rx_end) {
 588                 *(u32 *)(drv_data->rx) = pxa2xx_spi_read(drv_data, SSDR);
 589                 drv_data->rx += 4;
 590         }
 591
 592         return drv_data->rx == drv_data->rx_end;
 593 }
 594
 595 static void reset_sccr1(struct driver_data *drv_data)
 596 {
 597         struct chip_data *chip =
 598                 spi_get_ctldata(drv_data->controller->cur_msg->spi);
 599         u32 sccr1_reg;
 600
 601         sccr1_reg = pxa2xx_spi_read(drv_data, SSCR1) & ~drv_data->int_cr1;
 602         switch (drv_data->ssp_type) {
 603         case QUARK_X1000_SSP:
 604                 sccr1_reg &= ~QUARK_X1000_SSCR1_RFT;
 605                 break;
 606         case CE4100_SSP:
 607                 sccr1_reg &= ~CE4100_SSCR1_RFT;
 608                 break;
 609         default:
 610                 sccr1_reg &= ~SSCR1_RFT;
 611                 break;
 612         }
 613         sccr1_reg |= chip->threshold;
 614         pxa2xx_spi_write(drv_data, SSCR1, sccr1_reg);
 615 }
 616
 617 static void int_stop_and_reset(struct driver_data *drv_data)
 618 {
 619         /* Clear and disable interrupts */
 620         write_SSSR_CS(drv_data, drv_data->clear_sr);
 621         reset_sccr1(drv_data);
 622         if (pxa25x_ssp_comp(drv_data))
 623                 return;
 624
 625         pxa2xx_spi_write(drv_data, SSTO, 0);
 626 }
 627
 628 static void int_error_stop(struct driver_data *drv_data, const char *msg, int err)
 629 {
 630         int_stop_and_reset(drv_data);
 631         pxa2xx_spi_flush(drv_data);
 632         pxa2xx_spi_off(drv_data);
 633
 634         dev_err(drv_data->ssp->dev, "%s\n", msg);
 635
 636         drv_data->controller->cur_msg->status = err;
 637         spi_finalize_current_transfer(drv_data->controller);
 638 }
 639
 640 static void int_transfer_complete(struct driver_data *drv_data)
 641 {
 642         int_stop_and_reset(drv_data);
 643
 644         spi_finalize_current_transfer(drv_data->controller);
 645 }
 646
 647 static irqreturn_t interrupt_transfer(struct driver_data *drv_data)
 648 {
 649         u32 irq_status;
 650
 651         irq_status = read_SSSR_bits(drv_data, drv_data->mask_sr);
 652         if (!(pxa2xx_spi_read(drv_data, SSCR1) & SSCR1_TIE))
 653                 irq_status &= ~SSSR_TFS;
 654
 655         if (irq_status & SSSR_ROR) {
 656                 int_error_stop(drv_data, "interrupt_transfer: FIFO overrun", -EIO);
 657                 return IRQ_HANDLED;
 658         }
 659
 660         if (irq_status & SSSR_TUR) {
 661                 int_error_stop(drv_data, "interrupt_transfer: FIFO underrun", -EIO);
 662                 return IRQ_HANDLED;
 663         }
 664
 665         if (irq_status & SSSR_TINT) {
 666                 pxa2xx_spi_write(drv_data, SSSR, SSSR_TINT);
 667                 if (drv_data->read(drv_data)) {
 668                         int_transfer_complete(drv_data);
 669                         return IRQ_HANDLED;
 670                 }
 671         }
 672
 673         /* Drain Rx FIFO, Fill Tx FIFO and prevent overruns */
 674         do {
 675                 if (drv_data->read(drv_data)) {
 676                         int_transfer_complete(drv_data);
 677                         return IRQ_HANDLED;
 678                 }
 679         } while (drv_data->write(drv_data));
 680
 681         if (drv_data->read(drv_data)) {
 682                 int_transfer_complete(drv_data);
 683                 return IRQ_HANDLED;
 684         }
 685
 686         if (drv_data->tx == drv_data->tx_end) {
 687                 u32 bytes_left;
 688                 u32 sccr1_reg;
 689
 690                 sccr1_reg = pxa2xx_spi_read(drv_data, SSCR1);
 691                 sccr1_reg &= ~SSCR1_TIE;
 692
 693                 /*
 694                  * PXA25x_SSP has no timeout, set up Rx threshold for
 695                  * the remaining Rx bytes.
 696                  */
 697                 if (pxa25x_ssp_comp(drv_data)) {
 698                         u32 rx_thre;
 699
 700                         pxa2xx_spi_clear_rx_thre(drv_data, &sccr1_reg);
 701
 702                         bytes_left = drv_data->rx_end - drv_data->rx;
 703                         switch (drv_data->n_bytes) {
 704                         case 4:
 705                                 bytes_left >>= 2;
 706                                 break;
 707                         case 2:
 708                                 bytes_left >>= 1;
 709                                 break;
 710                         }
 711
 712                         rx_thre = pxa2xx_spi_get_rx_default_thre(drv_data);
 713                         if (rx_thre > bytes_left)
 714                                 rx_thre = bytes_left;
 715
 716                         pxa2xx_spi_set_rx_thre(drv_data, &sccr1_reg, rx_thre);
 717                 }
 718                 pxa2xx_spi_write(drv_data, SSCR1, sccr1_reg);
 719         }
 720
 721         /* We did something */
 722         return IRQ_HANDLED;
 723 }
 724
 725 static void handle_bad_msg(struct driver_data *drv_data)
 726 {
 727         pxa2xx_spi_off(drv_data);
 728         clear_SSCR1_bits(drv_data, drv_data->int_cr1);
 729         if (!pxa25x_ssp_comp(drv_data))
 730                 pxa2xx_spi_write(drv_data, SSTO, 0);
 731         write_SSSR_CS(drv_data, drv_data->clear_sr);
 732
 733         dev_err(drv_data->ssp->dev, "bad message state in interrupt handler\n");
 734 }
 735
 736 static irqreturn_t ssp_int(int irq, void *dev_id)
 737 {
 738         struct driver_data *drv_data = dev_id;
 739         u32 sccr1_reg;
 740         u32 mask = drv_data->mask_sr;
 741         u32 status;
 742
 743         /*
 744          * The IRQ might be shared with other peripherals so we must first
 745          * check that are we RPM suspended or not. If we are we assume that
 746          * the IRQ was not for us (we shouldn't be RPM suspended when the
 747          * interrupt is enabled).
 748          */
 749         if (pm_runtime_suspended(drv_data->ssp->dev))
 750                 return IRQ_NONE;
 751
 752         /*
 753          * If the device is not yet in RPM suspended state and we get an
 754          * interrupt that is meant for another device, check if status bits
 755          * are all set to one. That means that the device is already
 756          * powered off.
 757          */
 758         status = pxa2xx_spi_read(drv_data, SSSR);
 759         if (status == ~0)
 760                 return IRQ_NONE;
 761
 762         sccr1_reg = pxa2xx_spi_read(drv_data, SSCR1);
 763
 764         /* Ignore possible writes if we don't need to write */
 765         if (!(sccr1_reg & SSCR1_TIE))
 766                 mask &= ~SSSR_TFS;
 767
 768         /* Ignore RX timeout interrupt if it is disabled */
 769         if (!(sccr1_reg & SSCR1_TINTE))
 770                 mask &= ~SSSR_TINT;
 771
 772         if (!(status & mask))
 773                 return IRQ_NONE;
 774
 775         pxa2xx_spi_write(drv_data, SSCR1, sccr1_reg & ~drv_data->int_cr1);
 776         pxa2xx_spi_write(drv_data, SSCR1, sccr1_reg);
 777
 778         if (!drv_data->controller->cur_msg) {
 779                 handle_bad_msg(drv_data);
 780                 /* Never fail */
 781                 return IRQ_HANDLED;
 782         }
 783
 784         return drv_data->transfer_handler(drv_data);
 785 }
 786
 787 /*
 788  * The Quark SPI has an additional 24 bit register (DDS_CLK_RATE) to multiply
 789  * input frequency by fractions of 2^24. It also has a divider by 5.
 790  *
 791  * There are formulas to get baud rate value for given input frequency and
 792  * divider parameters, such as DDS_CLK_RATE and SCR:
 793  *
 794  * Fsys = 200MHz
 795  *
 796  * Fssp = Fsys * DDS_CLK_RATE / 2^24                    (1)
 797  * Baud rate = Fsclk = Fssp / (2 * (SCR + 1))           (2)
 798  *
 799  * DDS_CLK_RATE either 2^n or 2^n / 5.
 800  * SCR is in range 0 .. 255
 801  *
 802  * Divisor = 5^i * 2^j * 2 * k
 803  *       i = [0, 1]      i = 1 iff j = 0 or j > 3
 804  *       j = [0, 23]     j = 0 iff i = 1
 805  *       k = [1, 256]
 806  * Special case: j = 0, i = 1: Divisor = 2 / 5
 807  *
 808  * Accordingly to the specification the recommended values for DDS_CLK_RATE
 809  * are:
 810  *      Case 1:         2^n, n = [0, 23]
 811  *      Case 2:         2^24 * 2 / 5 (0x666666)
 812  *      Case 3:         less than or equal to 2^24 / 5 / 16 (0x33333)
 813  *
 814  * In all cases the lowest possible value is better.
 815  *
 816  * The function calculates parameters for all cases and chooses the one closest
 817  * to the asked baud rate.
 818  */
 819 static unsigned int quark_x1000_get_clk_div(int rate, u32 *dds)
 820 {
 821         unsigned long xtal = 200000000;
 822         unsigned long fref = xtal / 2;          /* mandatory division by 2,
 823                                                    see (2) */
 824                                                 /* case 3 */
 825         unsigned long fref1 = fref / 2;         /* case 1 */
 826         unsigned long fref2 = fref * 2 / 5;     /* case 2 */
 827         unsigned long scale;
 828         unsigned long q, q1, q2;
 829         long r, r1, r2;
 830         u32 mul;
 831
 832         /* Case 1 */
 833
 834         /* Set initial value for DDS_CLK_RATE */
 835         mul = (1 << 24) >> 1;
 836
 837         /* Calculate initial quot */
 838         q1 = DIV_ROUND_UP(fref1, rate);
 839
 840         /* Scale q1 if it's too big */
 841         if (q1 > 256) {
 842                 /* Scale q1 to range [1, 512] */
 843                 scale = fls_long(q1 - 1);
 844                 if (scale > 9) {
 845                         q1 >>= scale - 9;
 846                         mul >>= scale - 9;
 847                 }
 848
 849                 /* Round the result if we have a remainder */
 850                 q1 += q1 & 1;
 851         }
 852
 853         /* Decrease DDS_CLK_RATE as much as we can without loss in precision */
 854         scale = __ffs(q1);
 855         q1 >>= scale;
 856         mul >>= scale;
 857
 858         /* Get the remainder */
 859         r1 = abs(fref1 / (1 << (24 - fls_long(mul))) / q1 - rate);
 860
 861         /* Case 2 */
 862
 863         q2 = DIV_ROUND_UP(fref2, rate);
 864         r2 = abs(fref2 / q2 - rate);
 865
 866         /*
 867          * Choose the best between two: less remainder we have the better. We
 868          * can't go case 2 if q2 is greater than 256 since SCR register can
 869          * hold only values 0 .. 255.
 870          */
 871         if (r2 >= r1 || q2 > 256) {
 872                 /* case 1 is better */
 873                 r = r1;
 874                 q = q1;
 875         } else {
 876                 /* case 2 is better */
 877                 r = r2;
 878                 q = q2;
 879                 mul = (1 << 24) * 2 / 5;
 880         }
 881
 882         /* Check case 3 only if the divisor is big enough */
 883         if (fref / rate >= 80) {
 884                 u64 fssp;
 885                 u32 m;
 886
 887                 /* Calculate initial quot */
 888                 q1 = DIV_ROUND_UP(fref, rate);
 889                 m = (1 << 24) / q1;
 890
 891                 /* Get the remainder */
 892                 fssp = (u64)fref * m;
 893                 do_div(fssp, 1 << 24);
 894                 r1 = abs(fssp - rate);
 895
 896                 /* Choose this one if it suits better */
 897                 if (r1 < r) {
 898                         /* case 3 is better */
 899                         q = 1;
 900                         mul = m;
 901                 }
 902         }
 903
 904         *dds = mul;
 905         return q - 1;
 906 }
 907
 908 static unsigned int ssp_get_clk_div(struct driver_data *drv_data, int rate)
 909 {
 910         unsigned long ssp_clk = drv_data->controller->max_speed_hz;
 911         const struct ssp_device *ssp = drv_data->ssp;
 912
 913         rate = min_t(int, ssp_clk, rate);
 914
 915         /*
 916          * Calculate the divisor for the SCR (Serial Clock Rate), avoiding
 917          * that the SSP transmission rate can be greater than the device rate.
 918          */
 919         if (ssp->type == PXA25x_SSP || ssp->type == CE4100_SSP)
 920                 return (DIV_ROUND_UP(ssp_clk, 2 * rate) - 1) & 0xff;
 921         else
 922                 return (DIV_ROUND_UP(ssp_clk, rate) - 1)  & 0xfff;
 923 }
 924
 925 static unsigned int pxa2xx_ssp_get_clk_div(struct driver_data *drv_data,
 926                                            int rate)
 927 {
 928         struct chip_data *chip =
 929                 spi_get_ctldata(drv_data->controller->cur_msg->spi);
 930         unsigned int clk_div;
 931
 932         switch (drv_data->ssp_type) {
 933         case QUARK_X1000_SSP:
 934                 clk_div = quark_x1000_get_clk_div(rate, &chip->dds_rate);
 935                 break;
 936         default:
 937                 clk_div = ssp_get_clk_div(drv_data, rate);
 938                 break;
 939         }
 940         return clk_div << 8;
 941 }
 942
 943 static bool pxa2xx_spi_can_dma(struct spi_controller *controller,
 944                                struct spi_device *spi,
 945                                struct spi_transfer *xfer)
 946 {
 947         struct chip_data *chip = spi_get_ctldata(spi);
 948
 949         return chip->enable_dma &&
 950                xfer->len <= MAX_DMA_LEN &&
 951                xfer->len >= chip->dma_burst_size;
 952 }
 953
 954 static int pxa2xx_spi_transfer_one(struct spi_controller *controller,
 955                                    struct spi_device *spi,
 956                                    struct spi_transfer *transfer)
 957 {
 958         struct driver_data *drv_data = spi_controller_get_devdata(controller);
 959         struct spi_message *message = controller->cur_msg;
 960         struct chip_data *chip = spi_get_ctldata(spi);
 961         u32 dma_thresh = chip->dma_threshold;
 962         u32 dma_burst = chip->dma_burst_size;
 963         u32 change_mask = pxa2xx_spi_get_ssrc1_change_mask(drv_data);
 964         u32 clk_div;
 965         u8 bits;
 966         u32 speed;
 967         u32 cr0;
 968         u32 cr1;
 969         int err;
 970         int dma_mapped;
 971
 972         /* Check if we can DMA this transfer */
 973         if (transfer->len > MAX_DMA_LEN && chip->enable_dma) {
 974
 975                 /* Reject already-mapped transfers; PIO won't always work */
 976                 if (message->is_dma_mapped
 977                                 || transfer->rx_dma || transfer->tx_dma) {
 978                         dev_err(&spi->dev,
 979                                 "Mapped transfer length of %u is greater than %d\n",
 980                                 transfer->len, MAX_DMA_LEN);
 981                         return -EINVAL;
 982                 }
 983
 984                 /* Warn ... we force this to PIO mode */
 985                 dev_warn_ratelimited(&spi->dev,
 986                                      "DMA disabled for transfer length %u greater than %d\n",
 987                                      transfer->len, MAX_DMA_LEN);
 988         }
 989
 990         /* Setup the transfer state based on the type of transfer */
 991         if (pxa2xx_spi_flush(drv_data) == 0) {
 992                 dev_err(&spi->dev, "Flush failed\n");
 993                 return -EIO;
 994         }
 995         drv_data->n_bytes = chip->n_bytes;
 996         drv_data->tx = (void *)transfer->tx_buf;
 997         drv_data->tx_end = drv_data->tx + transfer->len;
 998         drv_data->rx = transfer->rx_buf;
 999         drv_data->rx_end = drv_data->rx + transfer->len;
1000         drv_data->write = drv_data->tx ? chip->write : null_writer;
1001         drv_data->read = drv_data->rx ? chip->read : null_reader;
1002
1003         /* Change speed and bit per word on a per transfer */
1004         bits = transfer->bits_per_word;
1005         speed = transfer->speed_hz;
1006
1007         clk_div = pxa2xx_ssp_get_clk_div(drv_data, speed);
1008
1009         if (bits <= 8) {
1010                 drv_data->n_bytes = 1;
1011                 drv_data->read = drv_data->read != null_reader ?
1012                                         u8_reader : null_reader;
1013                 drv_data->write = drv_data->write != null_writer ?
1014                                         u8_writer : null_writer;
1015         } else if (bits <= 16) {
1016                 drv_data->n_bytes = 2;
1017                 drv_data->read = drv_data->read != null_reader ?
1018                                         u16_reader : null_reader;
1019                 drv_data->write = drv_data->write != null_writer ?
1020                                         u16_writer : null_writer;
1021         } else if (bits <= 32) {
1022                 drv_data->n_bytes = 4;
1023                 drv_data->read = drv_data->read != null_reader ?
1024                                         u32_reader : null_reader;
1025                 drv_data->write = drv_data->write != null_writer ?
1026                                         u32_writer : null_writer;
1027         }
1028         /*
1029          * If bits per word is changed in DMA mode, then must check
1030          * the thresholds and burst also.
1031          */
1032         if (chip->enable_dma) {
1033                 if (pxa2xx_spi_set_dma_burst_and_threshold(chip,
1034                                                 spi,
1035                                                 bits, &dma_burst,
1036                                                 &dma_thresh))
1037                         dev_warn_ratelimited(&spi->dev,
1038                                              "DMA burst size reduced to match bits_per_word\n");
1039         }
1040
1041         dma_mapped = controller->can_dma &&
1042                      controller->can_dma(controller, spi, transfer) &&
1043                      controller->cur_msg_mapped;
1044         if (dma_mapped) {
1045
1046                 /* Ensure we have the correct interrupt handler */
1047                 drv_data->transfer_handler = pxa2xx_spi_dma_transfer;
1048
1049                 err = pxa2xx_spi_dma_prepare(drv_data, transfer);
1050                 if (err)
1051                         return err;
1052
1053                 /* Clear status and start DMA engine */
1054                 cr1 = chip->cr1 | dma_thresh | drv_data->dma_cr1;
1055                 pxa2xx_spi_write(drv_data, SSSR, drv_data->clear_sr);
1056
1057                 pxa2xx_spi_dma_start(drv_data);
1058         } else {
1059                 /* Ensure we have the correct interrupt handler */
1060                 drv_data->transfer_handler = interrupt_transfer;
1061
1062                 /* Clear status  */
1063                 cr1 = chip->cr1 | chip->threshold | drv_data->int_cr1;
1064                 write_SSSR_CS(drv_data, drv_data->clear_sr);
1065         }
1066
1067         /* NOTE:  PXA25x_SSP _could_ use external clocking ... */
1068         cr0 = pxa2xx_configure_sscr0(drv_data, clk_div, bits);
1069         if (!pxa25x_ssp_comp(drv_data))
1070                 dev_dbg(&spi->dev, "%u Hz actual, %s\n",
1071                         controller->max_speed_hz
1072                                 / (1 + ((cr0 & SSCR0_SCR(0xfff)) >> 8)),
1073                         dma_mapped ? "DMA" : "PIO");
1074         else
1075                 dev_dbg(&spi->dev, "%u Hz actual, %s\n",
1076                         controller->max_speed_hz / 2
1077                                 / (1 + ((cr0 & SSCR0_SCR(0x0ff)) >> 8)),
1078                         dma_mapped ? "DMA" : "PIO");
1079
1080         if (is_lpss_ssp(drv_data)) {
1081                 pxa2xx_spi_update(drv_data, SSIRF, GENMASK(7, 0), chip->lpss_rx_threshold);
1082                 pxa2xx_spi_update(drv_data, SSITF, GENMASK(15, 0), chip->lpss_tx_threshold);
1083         }
1084
1085         if (is_mrfld_ssp(drv_data)) {
1086                 u32 mask = SFIFOTT_RFT | SFIFOTT_TFT;
1087                 u32 thresh = 0;
1088
1089                 thresh |= SFIFOTT_RxThresh(chip->lpss_rx_threshold);
1090                 thresh |= SFIFOTT_TxThresh(chip->lpss_tx_threshold);
1091
1092                 pxa2xx_spi_update(drv_data, SFIFOTT, mask, thresh);
1093         }
1094
1095         if (is_quark_x1000_ssp(drv_data))
1096                 pxa2xx_spi_update(drv_data, DDS_RATE, GENMASK(23, 0), chip->dds_rate);
1097
1098         /* Stop the SSP */
1099         if (!is_mmp2_ssp(drv_data))
1100                 pxa_ssp_disable(drv_data->ssp);
1101
1102         if (!pxa25x_ssp_comp(drv_data))
1103                 pxa2xx_spi_write(drv_data, SSTO, chip->timeout);
1104
1105         /* First set CR1 without interrupt and service enables */
1106         pxa2xx_spi_update(drv_data, SSCR1, change_mask, cr1);
1107
1108         /* See if we need to reload the configuration registers */
1109         pxa2xx_spi_update(drv_data, SSCR0, GENMASK(31, 0), cr0);
1110
1111         /* Restart the SSP */
1112         pxa_ssp_enable(drv_data->ssp);
1113
1114         if (is_mmp2_ssp(drv_data)) {
1115                 u8 tx_level = read_SSSR_bits(drv_data, SSSR_TFL_MASK) >> 8;
1116
1117                 if (tx_level) {
1118                         /* On MMP2, flipping SSE doesn't to empty Tx FIFO. */
1119                         dev_warn(&spi->dev, "%u bytes of garbage in Tx FIFO!\n", tx_level);
1120                         if (tx_level > transfer->len)
1121                                 tx_level = transfer->len;
1122                         drv_data->tx += tx_level;
1123                 }
1124         }
1125
1126         if (spi_controller_is_slave(controller)) {
1127                 while (drv_data->write(drv_data))
1128                         ;
1129                 if (drv_data->gpiod_ready) {
1130                         gpiod_set_value(drv_data->gpiod_ready, 1);
1131                         udelay(1);
1132                         gpiod_set_value(drv_data->gpiod_ready, 0);
1133                 }
1134         }
1135
1136         /*
1137          * Release the data by enabling service requests and interrupts,
1138          * without changing any mode bits.
1139          */
1140         pxa2xx_spi_write(drv_data, SSCR1, cr1);
1141
1142         return 1;
1143 }
1144
1145 static int pxa2xx_spi_slave_abort(struct spi_controller *controller)
1146 {
1147         struct driver_data *drv_data = spi_controller_get_devdata(controller);
1148
1149         int_error_stop(drv_data, "transfer aborted", -EINTR);
1150
1151         return 0;
1152 }
1153
1154 static void pxa2xx_spi_handle_err(struct spi_controller *controller,
1155                                  struct spi_message *msg)
1156 {
1157         struct driver_data *drv_data = spi_controller_get_devdata(controller);
1158
1159         /* Disable the SSP */
1160         pxa2xx_spi_off(drv_data);
1161         /* Clear and disable interrupts and service requests */
1162         write_SSSR_CS(drv_data, drv_data->clear_sr);
1163         clear_SSCR1_bits(drv_data, drv_data->int_cr1 | drv_data->dma_cr1);
1164         if (!pxa25x_ssp_comp(drv_data))
1165                 pxa2xx_spi_write(drv_data, SSTO, 0);
1166
1167         /*
1168          * Stop the DMA if running. Note DMA callback handler may have unset
1169          * the dma_running already, which is fine as stopping is not needed
1170          * then but we shouldn't rely this flag for anything else than
1171          * stopping. For instance to differentiate between PIO and DMA
1172          * transfers.
1173          */
1174         if (atomic_read(&drv_data->dma_running))
1175                 pxa2xx_spi_dma_stop(drv_data);
1176 }
1177
1178 static int pxa2xx_spi_unprepare_transfer(struct spi_controller *controller)
1179 {
1180         struct driver_data *drv_data = spi_controller_get_devdata(controller);
1181
1182         /* Disable the SSP now */
1183         pxa2xx_spi_off(drv_data);
1184
1185         return 0;
1186 }
1187
1188 static void cleanup_cs(struct spi_device *spi)
1189 {
1190         if (!gpio_is_valid(spi->cs_gpio))
1191                 return;
1192
1193         gpio_free(spi->cs_gpio);
1194         spi->cs_gpio = -ENOENT;
1195 }
1196
1197 static int setup_cs(struct spi_device *spi, struct chip_data *chip,
1198                     struct pxa2xx_spi_chip *chip_info)
1199 {
1200         struct driver_data *drv_data = spi_controller_get_devdata(spi->controller);
1201
1202         if (chip == NULL)
1203                 return 0;
1204
1205         if (chip_info == NULL)
1206                 return 0;
1207
1208         if (drv_data->ssp_type == CE4100_SSP)
1209                 return 0;
1210
1211         /*
1212          * NOTE: setup() can be called multiple times, possibly with
1213          * different chip_info, release previously requested GPIO.
1214          */
1215         cleanup_cs(spi);
1216
1217         /* If ->cs_control() is provided, ignore GPIO chip select */
1218         if (chip_info->cs_control) {
1219                 chip->cs_control = chip_info->cs_control;
1220                 return 0;
1221         }
1222
1223         if (gpio_is_valid(chip_info->gpio_cs)) {
1224                 int gpio = chip_info->gpio_cs;
1225                 int err;
1226
1227                 err = gpio_request(gpio, "SPI_CS");
1228                 if (err) {
1229                         dev_err(&spi->dev, "failed to request chip select GPIO%d\n", gpio);
1230                         return err;
1231                 }
1232
1233                 err = gpio_direction_output(gpio, !(spi->mode & SPI_CS_HIGH));
1234                 if (err) {
1235                         gpio_free(gpio);
1236                         return err;
1237                 }
1238
1239                 spi->cs_gpio = gpio;
1240         }
1241
1242         return 0;
1243 }
1244
1245 static int setup(struct spi_device *spi)
1246 {
1247         struct pxa2xx_spi_chip *chip_info;
1248         struct chip_data *chip;
1249         const struct lpss_config *config;
1250         struct driver_data *drv_data =
1251                 spi_controller_get_devdata(spi->controller);
1252         uint tx_thres, tx_hi_thres, rx_thres;
1253         int err;
1254
1255         switch (drv_data->ssp_type) {
1256         case QUARK_X1000_SSP:
1257                 tx_thres = TX_THRESH_QUARK_X1000_DFLT;
1258                 tx_hi_thres = 0;
1259                 rx_thres = RX_THRESH_QUARK_X1000_DFLT;
1260                 break;
1261         case MRFLD_SSP:
1262                 tx_thres = TX_THRESH_MRFLD_DFLT;
1263                 tx_hi_thres = 0;
1264                 rx_thres = RX_THRESH_MRFLD_DFLT;
1265                 break;
1266         case CE4100_SSP:
1267                 tx_thres = TX_THRESH_CE4100_DFLT;
1268                 tx_hi_thres = 0;
1269                 rx_thres = RX_THRESH_CE4100_DFLT;
1270                 break;
1271         case LPSS_LPT_SSP:
1272         case LPSS_BYT_SSP:
1273         case LPSS_BSW_SSP:
1274         case LPSS_SPT_SSP:
1275         case LPSS_BXT_SSP:
1276         case LPSS_CNL_SSP:
1277                 config = lpss_get_config(drv_data);
1278                 tx_thres = config->tx_threshold_lo;
1279                 tx_hi_thres = config->tx_threshold_hi;
1280                 rx_thres = config->rx_threshold;
1281                 break;
1282         default:
1283                 tx_hi_thres = 0;
1284                 if (spi_controller_is_slave(drv_data->controller)) {
1285                         tx_thres = 1;
1286                         rx_thres = 2;
1287                 } else {
1288                         tx_thres = TX_THRESH_DFLT;
1289                         rx_thres = RX_THRESH_DFLT;
1290                 }
1291                 break;
1292         }
1293
1294         /* Only allocate on the first setup */
1295         chip = spi_get_ctldata(spi);
1296         if (!chip) {
1297                 chip = kzalloc(sizeof(struct chip_data), GFP_KERNEL);
1298                 if (!chip)
1299                         return -ENOMEM;
1300
1301                 if (drv_data->ssp_type == CE4100_SSP) {
1302                         if (spi->chip_select > 4) {
1303                                 dev_err(&spi->dev,
1304                                         "failed setup: cs number must not be > 4.\n");
1305                                 kfree(chip);
1306                                 return -EINVAL;
1307                         }
1308                 }
1309                 chip->enable_dma = drv_data->controller_info->enable_dma;
1310                 chip->timeout = TIMOUT_DFLT;
1311         }
1312
1313         /*
1314          * Protocol drivers may change the chip settings, so...
1315          * if chip_info exists, use it.
1316          */
1317         chip_info = spi->controller_data;
1318
1319         /* chip_info isn't always needed */
1320         chip->cr1 = 0;
1321         if (chip_info) {
1322                 if (chip_info->timeout)
1323                         chip->timeout = chip_info->timeout;
1324                 if (chip_info->tx_threshold)
1325                         tx_thres = chip_info->tx_threshold;
1326                 if (chip_info->tx_hi_threshold)
1327                         tx_hi_thres = chip_info->tx_hi_threshold;
1328                 if (chip_info->rx_threshold)
1329                         rx_thres = chip_info->rx_threshold;
1330                 chip->dma_threshold = 0;
1331                 if (chip_info->enable_loopback)
1332                         chip->cr1 = SSCR1_LBM;
1333         }
1334         if (spi_controller_is_slave(drv_data->controller)) {
1335                 chip->cr1 |= SSCR1_SCFR;
1336                 chip->cr1 |= SSCR1_SCLKDIR;
1337                 chip->cr1 |= SSCR1_SFRMDIR;
1338                 chip->cr1 |= SSCR1_SPH;
1339         }
1340
1341         if (is_lpss_ssp(drv_data)) {
1342                 chip->lpss_rx_threshold = SSIRF_RxThresh(rx_thres);
1343                 chip->lpss_tx_threshold = SSITF_TxLoThresh(tx_thres) |
1344                                           SSITF_TxHiThresh(tx_hi_thres);
1345         }
1346
1347         if (is_mrfld_ssp(drv_data)) {
1348                 chip->lpss_rx_threshold = rx_thres;
1349                 chip->lpss_tx_threshold = tx_thres;
1350         }
1351
1352         /*
1353          * Set DMA burst and threshold outside of chip_info path so that if
1354          * chip_info goes away after setting chip->enable_dma, the burst and
1355          * threshold can still respond to changes in bits_per_word.
1356          */
1357         if (chip->enable_dma) {
1358                 /* Set up legal burst and threshold for DMA */
1359                 if (pxa2xx_spi_set_dma_burst_and_threshold(chip, spi,
1360                                                 spi->bits_per_word,
1361                                                 &chip->dma_burst_size,
1362                                                 &chip->dma_threshold)) {
1363                         dev_warn(&spi->dev,
1364                                  "in setup: DMA burst size reduced to match bits_per_word\n");
1365                 }
1366                 dev_dbg(&spi->dev,
1367                         "in setup: DMA burst size set to %u\n",
1368                         chip->dma_burst_size);
1369         }
1370
1371         switch (drv_data->ssp_type) {
1372         case QUARK_X1000_SSP:
1373                 chip->threshold = (QUARK_X1000_SSCR1_RxTresh(rx_thres)
1374                                    & QUARK_X1000_SSCR1_RFT)
1375                                    | (QUARK_X1000_SSCR1_TxTresh(tx_thres)
1376                                    & QUARK_X1000_SSCR1_TFT);
1377                 break;
1378         case CE4100_SSP:
1379                 chip->threshold = (CE4100_SSCR1_RxTresh(rx_thres) & CE4100_SSCR1_RFT) |
1380                         (CE4100_SSCR1_TxTresh(tx_thres) & CE4100_SSCR1_TFT);
1381                 break;
1382         default:
1383                 chip->threshold = (SSCR1_RxTresh(rx_thres) & SSCR1_RFT) |
1384                         (SSCR1_TxTresh(tx_thres) & SSCR1_TFT);
1385                 break;
1386         }
1387
1388         chip->cr1 &= ~(SSCR1_SPO | SSCR1_SPH);
1389         chip->cr1 |= ((spi->mode & SPI_CPHA) ? SSCR1_SPH : 0) |
1390                      ((spi->mode & SPI_CPOL) ? SSCR1_SPO : 0);
1391
1392         if (spi->mode & SPI_LOOP)
1393                 chip->cr1 |= SSCR1_LBM;
1394
1395         if (spi->bits_per_word <= 8) {
1396                 chip->n_bytes = 1;
1397                 chip->read = u8_reader;
1398                 chip->write = u8_writer;
1399         } else if (spi->bits_per_word <= 16) {
1400                 chip->n_bytes = 2;
1401                 chip->read = u16_reader;
1402                 chip->write = u16_writer;
1403         } else if (spi->bits_per_word <= 32) {
1404                 chip->n_bytes = 4;
1405                 chip->read = u32_reader;
1406                 chip->write = u32_writer;
1407         }
1408
1409         spi_set_ctldata(spi, chip);
1410
1411         if (drv_data->ssp_type == CE4100_SSP)
1412                 return 0;
1413
1414         err = setup_cs(spi, chip, chip_info);
1415         if (err)
1416                 kfree(chip);
1417
1418         return err;
1419 }
1420
1421 static void cleanup(struct spi_device *spi)
1422 {
1423         struct chip_data *chip = spi_get_ctldata(spi);
1424
1425         cleanup_cs(spi);
1426         kfree(chip);
1427 }
1428
1429 #ifdef CONFIG_ACPI
1430 static const struct acpi_device_id pxa2xx_spi_acpi_match[] = {
1431         { "INT33C0", LPSS_LPT_SSP },
1432         { "INT33C1", LPSS_LPT_SSP },
1433         { "INT3430", LPSS_LPT_SSP },
1434         { "INT3431", LPSS_LPT_SSP },
1435         { "80860F0E", LPSS_BYT_SSP },
1436         { "8086228E", LPSS_BSW_SSP },
1437         { },
1438 };
1439 MODULE_DEVICE_TABLE(acpi, pxa2xx_spi_acpi_match);
1440 #endif
1441
1442 /*
1443  * PCI IDs of compound devices that integrate both host controller and private
1444  * integrated DMA engine. Please note these are not used in module
1445  * autoloading and probing in this module but matching the LPSS SSP type.
1446  */
1447 static const struct pci_device_id pxa2xx_spi_pci_compound_match[] = {
1448         /* SPT-LP */
1449         { PCI_VDEVICE(INTEL, 0x9d29), LPSS_SPT_SSP },
1450         { PCI_VDEVICE(INTEL, 0x9d2a), LPSS_SPT_SSP },
1451         /* SPT-H */
1452         { PCI_VDEVICE(INTEL, 0xa129), LPSS_SPT_SSP },
1453         { PCI_VDEVICE(INTEL, 0xa12a), LPSS_SPT_SSP },
1454         /* KBL-H */
1455         { PCI_VDEVICE(INTEL, 0xa2a9), LPSS_SPT_SSP },
1456         { PCI_VDEVICE(INTEL, 0xa2aa), LPSS_SPT_SSP },
1457         /* CML-V */
1458         { PCI_VDEVICE(INTEL, 0xa3a9), LPSS_SPT_SSP },
1459         { PCI_VDEVICE(INTEL, 0xa3aa), LPSS_SPT_SSP },
1460         /* BXT A-Step */
1461         { PCI_VDEVICE(INTEL, 0x0ac2), LPSS_BXT_SSP },
1462         { PCI_VDEVICE(INTEL, 0x0ac4), LPSS_BXT_SSP },
1463         { PCI_VDEVICE(INTEL, 0x0ac6), LPSS_BXT_SSP },
1464         /* BXT B-Step */
1465         { PCI_VDEVICE(INTEL, 0x1ac2), LPSS_BXT_SSP },
1466         { PCI_VDEVICE(INTEL, 0x1ac4), LPSS_BXT_SSP },
1467         { PCI_VDEVICE(INTEL, 0x1ac6), LPSS_BXT_SSP },
1468         /* GLK */
1469         { PCI_VDEVICE(INTEL, 0x31c2), LPSS_BXT_SSP },
1470         { PCI_VDEVICE(INTEL, 0x31c4), LPSS_BXT_SSP },
1471         { PCI_VDEVICE(INTEL, 0x31c6), LPSS_BXT_SSP },
1472         /* ICL-LP */
1473         { PCI_VDEVICE(INTEL, 0x34aa), LPSS_CNL_SSP },
1474         { PCI_VDEVICE(INTEL, 0x34ab), LPSS_CNL_SSP },
1475         { PCI_VDEVICE(INTEL, 0x34fb), LPSS_CNL_SSP },
1476         /* EHL */
1477         { PCI_VDEVICE(INTEL, 0x4b2a), LPSS_BXT_SSP },
1478         { PCI_VDEVICE(INTEL, 0x4b2b), LPSS_BXT_SSP },
1479         { PCI_VDEVICE(INTEL, 0x4b37), LPSS_BXT_SSP },
1480         /* JSL */
1481         { PCI_VDEVICE(INTEL, 0x4daa), LPSS_CNL_SSP },
1482         { PCI_VDEVICE(INTEL, 0x4dab), LPSS_CNL_SSP },
1483         { PCI_VDEVICE(INTEL, 0x4dfb), LPSS_CNL_SSP },
1484         /* TGL-H */
1485         { PCI_VDEVICE(INTEL, 0x43aa), LPSS_CNL_SSP },
1486         { PCI_VDEVICE(INTEL, 0x43ab), LPSS_CNL_SSP },
1487         { PCI_VDEVICE(INTEL, 0x43fb), LPSS_CNL_SSP },
1488         { PCI_VDEVICE(INTEL, 0x43fd), LPSS_CNL_SSP },
1489         /* ADL-P */
1490         { PCI_VDEVICE(INTEL, 0x51aa), LPSS_CNL_SSP },
1491         { PCI_VDEVICE(INTEL, 0x51ab), LPSS_CNL_SSP },
1492         { PCI_VDEVICE(INTEL, 0x51fb), LPSS_CNL_SSP },
1493         /* ADL-M */
1494         { PCI_VDEVICE(INTEL, 0x54aa), LPSS_CNL_SSP },
1495         { PCI_VDEVICE(INTEL, 0x54ab), LPSS_CNL_SSP },
1496         { PCI_VDEVICE(INTEL, 0x54fb), LPSS_CNL_SSP },
1497         /* APL */
1498         { PCI_VDEVICE(INTEL, 0x5ac2), LPSS_BXT_SSP },
1499         { PCI_VDEVICE(INTEL, 0x5ac4), LPSS_BXT_SSP },
1500         { PCI_VDEVICE(INTEL, 0x5ac6), LPSS_BXT_SSP },
1501         /* ADL-S */
1502         { PCI_VDEVICE(INTEL, 0x7aaa), LPSS_CNL_SSP },
1503         { PCI_VDEVICE(INTEL, 0x7aab), LPSS_CNL_SSP },
1504         { PCI_VDEVICE(INTEL, 0x7af9), LPSS_CNL_SSP },
1505         { PCI_VDEVICE(INTEL, 0x7afb), LPSS_CNL_SSP },
1506         /* CNL-LP */
1507         { PCI_VDEVICE(INTEL, 0x9daa), LPSS_CNL_SSP },
1508         { PCI_VDEVICE(INTEL, 0x9dab), LPSS_CNL_SSP },
1509         { PCI_VDEVICE(INTEL, 0x9dfb), LPSS_CNL_SSP },
1510         /* CNL-H */
1511         { PCI_VDEVICE(INTEL, 0xa32a), LPSS_CNL_SSP },
1512         { PCI_VDEVICE(INTEL, 0xa32b), LPSS_CNL_SSP },
1513         { PCI_VDEVICE(INTEL, 0xa37b), LPSS_CNL_SSP },
1514         /* CML-LP */
1515         { PCI_VDEVICE(INTEL, 0x02aa), LPSS_CNL_SSP },
1516         { PCI_VDEVICE(INTEL, 0x02ab), LPSS_CNL_SSP },
1517         { PCI_VDEVICE(INTEL, 0x02fb), LPSS_CNL_SSP },
1518         /* CML-H */
1519         { PCI_VDEVICE(INTEL, 0x06aa), LPSS_CNL_SSP },
1520         { PCI_VDEVICE(INTEL, 0x06ab), LPSS_CNL_SSP },
1521         { PCI_VDEVICE(INTEL, 0x06fb), LPSS_CNL_SSP },
1522         /* TGL-LP */
1523         { PCI_VDEVICE(INTEL, 0xa0aa), LPSS_CNL_SSP },
1524         { PCI_VDEVICE(INTEL, 0xa0ab), LPSS_CNL_SSP },
1525         { PCI_VDEVICE(INTEL, 0xa0de), LPSS_CNL_SSP },
1526         { PCI_VDEVICE(INTEL, 0xa0df), LPSS_CNL_SSP },
1527         { PCI_VDEVICE(INTEL, 0xa0fb), LPSS_CNL_SSP },
1528         { PCI_VDEVICE(INTEL, 0xa0fd), LPSS_CNL_SSP },
1529         { PCI_VDEVICE(INTEL, 0xa0fe), LPSS_CNL_SSP },
1530         { },
1531 };
1532
1533 static const struct of_device_id pxa2xx_spi_of_match[] = {
1534         { .compatible = "marvell,mmp2-ssp", .data = (void *)MMP2_SSP },
1535         {},
1536 };
1537 MODULE_DEVICE_TABLE(of, pxa2xx_spi_of_match);
1538
1539 #ifdef CONFIG_ACPI
1540
1541 static int pxa2xx_spi_get_port_id(struct device *dev)
1542 {
1543         struct acpi_device *adev;
1544         unsigned int devid;
1545         int port_id = -1;
1546
1547         adev = ACPI_COMPANION(dev);
1548         if (adev && adev->pnp.unique_id &&
1549             !kstrtouint(adev->pnp.unique_id, 0, &devid))
1550                 port_id = devid;
1551         return port_id;
1552 }
1553
1554 #else /* !CONFIG_ACPI */
1555
1556 static int pxa2xx_spi_get_port_id(struct device *dev)
1557 {
1558         return -1;
1559 }
1560
1561 #endif /* CONFIG_ACPI */
1562
1563
1564 #ifdef CONFIG_PCI
1565
1566 static bool pxa2xx_spi_idma_filter(struct dma_chan *chan, void *param)
1567 {
1568         return param == chan->device->dev;
1569 }
1570
1571 #endif /* CONFIG_PCI */
1572
1573 static struct pxa2xx_spi_controller *
1574 pxa2xx_spi_init_pdata(struct platform_device *pdev)
1575 {
1576         struct pxa2xx_spi_controller *pdata;
1577         struct ssp_device *ssp;
1578         struct resource *res;
1579         struct device *parent = pdev->dev.parent;
1580         struct pci_dev *pcidev = dev_is_pci(parent) ? to_pci_dev(parent) : NULL;
1581         const struct pci_device_id *pcidev_id = NULL;
1582         enum pxa_ssp_type type;
1583         const void *match;
1584
1585         if (pcidev)
1586                 pcidev_id = pci_match_id(pxa2xx_spi_pci_compound_match, pcidev);
1587
1588         match = device_get_match_data(&pdev->dev);
1589         if (match)
1590                 type = (enum pxa_ssp_type)match;
1591         else if (pcidev_id)
1592                 type = (enum pxa_ssp_type)pcidev_id->driver_data;
1593         else
1594                 return ERR_PTR(-EINVAL);
1595
1596         pdata = devm_kzalloc(&pdev->dev, sizeof(*pdata), GFP_KERNEL);
1597         if (!pdata)
1598                 return ERR_PTR(-ENOMEM);
1599
1600         ssp = &pdata->ssp;
1601
1602         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1603         ssp->mmio_base = devm_ioremap_resource(&pdev->dev, res);
1604         if (IS_ERR(ssp->mmio_base))
1605                 return ERR_CAST(ssp->mmio_base);
1606
1607         ssp->phys_base = res->start;
1608
1609 #ifdef CONFIG_PCI
1610         if (pcidev_id) {
1611                 pdata->tx_param = parent;
1612                 pdata->rx_param = parent;
1613                 pdata->dma_filter = pxa2xx_spi_idma_filter;
1614         }
1615 #endif
1616
1617         ssp->clk = devm_clk_get(&pdev->dev, NULL);
1618         if (IS_ERR(ssp->clk))
1619                 return ERR_CAST(ssp->clk);
1620
1621         ssp->irq = platform_get_irq(pdev, 0);
1622         if (ssp->irq < 0)
1623                 return ERR_PTR(ssp->irq);
1624
1625         ssp->type = type;
1626         ssp->dev = &pdev->dev;
1627         ssp->port_id = pxa2xx_spi_get_port_id(&pdev->dev);
1628
1629         pdata->is_slave = device_property_read_bool(&pdev->dev, "spi-slave");
1630         pdata->num_chipselect = 1;
1631         pdata->enable_dma = true;
1632         pdata->dma_burst_size = 1;
1633
1634         return pdata;
1635 }
1636
1637 static int pxa2xx_spi_fw_translate_cs(struct spi_controller *controller,
1638                                       unsigned int cs)
1639 {
1640         struct driver_data *drv_data = spi_controller_get_devdata(controller);
1641
1642         if (has_acpi_companion(drv_data->ssp->dev)) {
1643                 switch (drv_data->ssp_type) {
1644                 /*
1645                  * For Atoms the ACPI DeviceSelection used by the Windows
1646                  * driver starts from 1 instead of 0 so translate it here
1647                  * to match what Linux expects.
1648                  */
1649                 case LPSS_BYT_SSP:
1650                 case LPSS_BSW_SSP:
1651                         return cs - 1;
1652
1653                 default:
1654                         break;
1655                 }
1656         }
1657
1658         return cs;
1659 }
1660
1661 static size_t pxa2xx_spi_max_dma_transfer_size(struct spi_device *spi)
1662 {
1663         return MAX_DMA_LEN;
1664 }
1665
1666 static int pxa2xx_spi_probe(struct platform_device *pdev)
1667 {
1668         struct device *dev = &pdev->dev;
1669         struct pxa2xx_spi_controller *platform_info;
1670         struct spi_controller *controller;
1671         struct driver_data *drv_data;
1672         struct ssp_device *ssp;
1673         const struct lpss_config *config;
1674         int status;
1675         u32 tmp;
1676
1677         platform_info = dev_get_platdata(dev);
1678         if (!platform_info) {
1679                 platform_info = pxa2xx_spi_init_pdata(pdev);
1680                 if (IS_ERR(platform_info)) {
1681                         dev_err(&pdev->dev, "missing platform data\n");
1682                         return PTR_ERR(platform_info);
1683                 }
1684         }
1685
1686         ssp = pxa_ssp_request(pdev->id, pdev->name);
1687         if (!ssp)
1688                 ssp = &platform_info->ssp;
1689
1690         if (!ssp->mmio_base) {
1691                 dev_err(&pdev->dev, "failed to get SSP\n");
1692                 return -ENODEV;
1693         }
1694
1695         if (platform_info->is_slave)
1696                 controller = devm_spi_alloc_slave(dev, sizeof(*drv_data));
1697         else
1698                 controller = devm_spi_alloc_master(dev, sizeof(*drv_data));
1699
1700         if (!controller) {
1701                 dev_err(&pdev->dev, "cannot alloc spi_controller\n");
1702                 status = -ENOMEM;
1703                 goto out_error_controller_alloc;
1704         }
1705         drv_data = spi_controller_get_devdata(controller);
1706         drv_data->controller = controller;
1707         drv_data->controller_info = platform_info;
1708         drv_data->ssp = ssp;
1709
1710         controller->dev.of_node = dev->of_node;
1711         controller->dev.fwnode = dev->fwnode;
1712
1713         /* The spi->mode bits understood by this driver: */
1714         controller->mode_bits = SPI_CPOL | SPI_CPHA | SPI_CS_HIGH | SPI_LOOP;
1715
1716         controller->bus_num = ssp->port_id;
1717         controller->dma_alignment = DMA_ALIGNMENT;
1718         controller->cleanup = cleanup;
1719         controller->setup = setup;
1720         controller->set_cs = pxa2xx_spi_set_cs;
1721         controller->transfer_one = pxa2xx_spi_transfer_one;
1722         controller->slave_abort = pxa2xx_spi_slave_abort;
1723         controller->handle_err = pxa2xx_spi_handle_err;
1724         controller->unprepare_transfer_hardware = pxa2xx_spi_unprepare_transfer;
1725         controller->fw_translate_cs = pxa2xx_spi_fw_translate_cs;
1726         controller->auto_runtime_pm = true;
1727         controller->flags = SPI_CONTROLLER_MUST_RX | SPI_CONTROLLER_MUST_TX;
1728
1729         drv_data->ssp_type = ssp->type;
1730
1731         if (pxa25x_ssp_comp(drv_data)) {
1732                 switch (drv_data->ssp_type) {
1733                 case QUARK_X1000_SSP:
1734                         controller->bits_per_word_mask = SPI_BPW_RANGE_MASK(4, 32);
1735                         break;
1736                 default:
1737                         controller->bits_per_word_mask = SPI_BPW_RANGE_MASK(4, 16);
1738                         break;
1739                 }
1740
1741                 drv_data->int_cr1 = SSCR1_TIE | SSCR1_RIE;
1742                 drv_data->dma_cr1 = 0;
1743                 drv_data->clear_sr = SSSR_ROR;
1744                 drv_data->mask_sr = SSSR_RFS | SSSR_TFS | SSSR_ROR;
1745         } else {
1746                 controller->bits_per_word_mask = SPI_BPW_RANGE_MASK(4, 32);
1747                 drv_data->int_cr1 = SSCR1_TIE | SSCR1_RIE | SSCR1_TINTE;
1748                 drv_data->dma_cr1 = DEFAULT_DMA_CR1;
1749                 drv_data->clear_sr = SSSR_ROR | SSSR_TINT;
1750                 drv_data->mask_sr = SSSR_TINT | SSSR_RFS | SSSR_TFS
1751                                                 | SSSR_ROR | SSSR_TUR;
1752         }
1753
1754         status = request_irq(ssp->irq, ssp_int, IRQF_SHARED, dev_name(dev),
1755                         drv_data);
1756         if (status < 0) {
1757                 dev_err(&pdev->dev, "cannot get IRQ %d\n", ssp->irq);
1758                 goto out_error_controller_alloc;
1759         }
1760
1761         /* Setup DMA if requested */
1762         if (platform_info->enable_dma) {
1763                 status = pxa2xx_spi_dma_setup(drv_data);
1764                 if (status) {
1765                         dev_warn(dev, "no DMA channels available, using PIO\n");
1766                         platform_info->enable_dma = false;
1767                 } else {
1768                         controller->can_dma = pxa2xx_spi_can_dma;
1769                         controller->max_dma_len = MAX_DMA_LEN;
1770                         controller->max_transfer_size =
1771                                 pxa2xx_spi_max_dma_transfer_size;
1772                 }
1773         }
1774
1775         /* Enable SOC clock */
1776         status = clk_prepare_enable(ssp->clk);
1777         if (status)
1778                 goto out_error_dma_irq_alloc;
1779
1780         controller->max_speed_hz = clk_get_rate(ssp->clk);
1781         /*
1782          * Set minimum speed for all other platforms than Intel Quark which is
1783          * able do under 1 Hz transfers.
1784          */
1785         if (!pxa25x_ssp_comp(drv_data))
1786                 controller->min_speed_hz =
1787                         DIV_ROUND_UP(controller->max_speed_hz, 4096);
1788         else if (!is_quark_x1000_ssp(drv_data))
1789                 controller->min_speed_hz =
1790                         DIV_ROUND_UP(controller->max_speed_hz, 512);
1791
1792         pxa_ssp_disable(ssp);
1793
1794         /* Load default SSP configuration */
1795         switch (drv_data->ssp_type) {
1796         case QUARK_X1000_SSP:
1797                 tmp = QUARK_X1000_SSCR1_RxTresh(RX_THRESH_QUARK_X1000_DFLT) |
1798                       QUARK_X1000_SSCR1_TxTresh(TX_THRESH_QUARK_X1000_DFLT);
1799                 pxa2xx_spi_write(drv_data, SSCR1, tmp);
1800
1801                 /* Using the Motorola SPI protocol and use 8 bit frame */
1802                 tmp = QUARK_X1000_SSCR0_Motorola | QUARK_X1000_SSCR0_DataSize(8);
1803                 pxa2xx_spi_write(drv_data, SSCR0, tmp);
1804                 break;
1805         case CE4100_SSP:
1806                 tmp = CE4100_SSCR1_RxTresh(RX_THRESH_CE4100_DFLT) |
1807                       CE4100_SSCR1_TxTresh(TX_THRESH_CE4100_DFLT);
1808                 pxa2xx_spi_write(drv_data, SSCR1, tmp);
1809                 tmp = SSCR0_SCR(2) | SSCR0_Motorola | SSCR0_DataSize(8);
1810                 pxa2xx_spi_write(drv_data, SSCR0, tmp);
1811                 break;
1812         default:
1813
1814                 if (spi_controller_is_slave(controller)) {
1815                         tmp = SSCR1_SCFR |
1816                               SSCR1_SCLKDIR |
1817                               SSCR1_SFRMDIR |
1818                               SSCR1_RxTresh(2) |
1819                               SSCR1_TxTresh(1) |
1820                               SSCR1_SPH;
1821                 } else {
1822                         tmp = SSCR1_RxTresh(RX_THRESH_DFLT) |
1823                               SSCR1_TxTresh(TX_THRESH_DFLT);
1824                 }
1825                 pxa2xx_spi_write(drv_data, SSCR1, tmp);
1826                 tmp = SSCR0_Motorola | SSCR0_DataSize(8);
1827                 if (!spi_controller_is_slave(controller))
1828                         tmp |= SSCR0_SCR(2);
1829                 pxa2xx_spi_write(drv_data, SSCR0, tmp);
1830                 break;
1831         }
1832
1833         if (!pxa25x_ssp_comp(drv_data))
1834                 pxa2xx_spi_write(drv_data, SSTO, 0);
1835
1836         if (!is_quark_x1000_ssp(drv_data))
1837                 pxa2xx_spi_write(drv_data, SSPSP, 0);
1838
1839         if (is_lpss_ssp(drv_data)) {
1840                 lpss_ssp_setup(drv_data);
1841                 config = lpss_get_config(drv_data);
1842                 if (config->reg_capabilities >= 0) {
1843                         tmp = __lpss_ssp_read_priv(drv_data,
1844                                                    config->reg_capabilities);
1845                         tmp &= LPSS_CAPS_CS_EN_MASK;
1846                         tmp >>= LPSS_CAPS_CS_EN_SHIFT;
1847                         platform_info->num_chipselect = ffz(tmp);
1848                 } else if (config->cs_num) {
1849                         platform_info->num_chipselect = config->cs_num;
1850                 }
1851         }
1852         controller->num_chipselect = platform_info->num_chipselect;
1853         controller->use_gpio_descriptors = true;
1854
1855         if (platform_info->is_slave) {
1856                 drv_data->gpiod_ready = devm_gpiod_get_optional(dev,
1857                                                 "ready", GPIOD_OUT_LOW);
1858                 if (IS_ERR(drv_data->gpiod_ready)) {
1859                         status = PTR_ERR(drv_data->gpiod_ready);
1860                         goto out_error_clock_enabled;
1861                 }
1862         }
1863
1864         pm_runtime_set_autosuspend_delay(&pdev->dev, 50);
1865         pm_runtime_use_autosuspend(&pdev->dev);
1866         pm_runtime_set_active(&pdev->dev);
1867         pm_runtime_enable(&pdev->dev);
1868
1869         /* Register with the SPI framework */
1870         platform_set_drvdata(pdev, drv_data);
1871         status = spi_register_controller(controller);
1872         if (status) {
1873                 dev_err(&pdev->dev, "problem registering SPI controller\n");
1874                 goto out_error_pm_runtime_enabled;
1875         }
1876
1877         return status;
1878
1879 out_error_pm_runtime_enabled:
1880         pm_runtime_disable(&pdev->dev);
1881
1882 out_error_clock_enabled:
1883         clk_disable_unprepare(ssp->clk);
1884
1885 out_error_dma_irq_alloc:
1886         pxa2xx_spi_dma_release(drv_data);
1887         free_irq(ssp->irq, drv_data);
1888
1889 out_error_controller_alloc:
1890         pxa_ssp_free(ssp);
1891         return status;
1892 }
1893
1894 static int pxa2xx_spi_remove(struct platform_device *pdev)
1895 {
1896         struct driver_data *drv_data = platform_get_drvdata(pdev);
1897         struct ssp_device *ssp = drv_data->ssp;
1898
1899         pm_runtime_get_sync(&pdev->dev);
1900
1901         spi_unregister_controller(drv_data->controller);
1902
1903         /* Disable the SSP at the peripheral and SOC level */
1904         pxa_ssp_disable(ssp);
1905         clk_disable_unprepare(ssp->clk);
1906
1907         /* Release DMA */
1908         if (drv_data->controller_info->enable_dma)
1909                 pxa2xx_spi_dma_release(drv_data);
1910
1911         pm_runtime_put_noidle(&pdev->dev);
1912         pm_runtime_disable(&pdev->dev);
1913
1914         /* Release IRQ */
1915         free_irq(ssp->irq, drv_data);
1916
1917         /* Release SSP */
1918         pxa_ssp_free(ssp);
1919
1920         return 0;
1921 }
1922
1923 #ifdef CONFIG_PM_SLEEP
1924 static int pxa2xx_spi_suspend(struct device *dev)
1925 {
1926         struct driver_data *drv_data = dev_get_drvdata(dev);
1927         struct ssp_device *ssp = drv_data->ssp;
1928         int status;
1929
1930         status = spi_controller_suspend(drv_data->controller);
1931         if (status)
1932                 return status;
1933
1934         pxa_ssp_disable(ssp);
1935
1936         if (!pm_runtime_suspended(dev))
1937                 clk_disable_unprepare(ssp->clk);
1938
1939         return 0;
1940 }
1941
1942 static int pxa2xx_spi_resume(struct device *dev)
1943 {
1944         struct driver_data *drv_data = dev_get_drvdata(dev);
1945         struct ssp_device *ssp = drv_data->ssp;
1946         int status;
1947
1948         /* Enable the SSP clock */
1949         if (!pm_runtime_suspended(dev)) {
1950                 status = clk_prepare_enable(ssp->clk);
1951                 if (status)
1952                         return status;
1953         }
1954
1955         /* Start the queue running */
1956         return spi_controller_resume(drv_data->controller);
1957 }
1958 #endif
1959
1960 #ifdef CONFIG_PM
1961 static int pxa2xx_spi_runtime_suspend(struct device *dev)
1962 {
1963         struct driver_data *drv_data = dev_get_drvdata(dev);
1964
1965         clk_disable_unprepare(drv_data->ssp->clk);
1966         return 0;
1967 }
1968
1969 static int pxa2xx_spi_runtime_resume(struct device *dev)
1970 {
1971         struct driver_data *drv_data = dev_get_drvdata(dev);
1972         int status;
1973
1974         status = clk_prepare_enable(drv_data->ssp->clk);
1975         return status;
1976 }
1977 #endif
1978
1979 static const struct dev_pm_ops pxa2xx_spi_pm_ops = {
1980         SET_SYSTEM_SLEEP_PM_OPS(pxa2xx_spi_suspend, pxa2xx_spi_resume)
1981         SET_RUNTIME_PM_OPS(pxa2xx_spi_runtime_suspend,
1982                            pxa2xx_spi_runtime_resume, NULL)
1983 };
1984
1985 static struct platform_driver driver = {
1986         .driver = {
1987                 .name   = "pxa2xx-spi",
1988                 .pm     = &pxa2xx_spi_pm_ops,
1989                 .acpi_match_table = ACPI_PTR(pxa2xx_spi_acpi_match),
1990                 .of_match_table = of_match_ptr(pxa2xx_spi_of_match),
1991         },
1992         .probe = pxa2xx_spi_probe,
1993         .remove = pxa2xx_spi_remove,
1994 };
1995
1996 static int __init pxa2xx_spi_init(void)
1997 {
1998         return platform_driver_register(&driver);
1999 }
2000 subsys_initcall(pxa2xx_spi_init);
2001
2002 static void __exit pxa2xx_spi_exit(void)
2003 {
2004         platform_driver_unregister(&driver);
2005 }
2006 module_exit(pxa2xx_spi_exit);
2007
2008 MODULE_SOFTDEP("pre: dw_dmac");