drivers/pinctrl/sirf/pinctrl-sirf.c

   1 /*
   2  * pinmux driver for CSR SiRFprimaII
   3  *
   4  * Copyright (c) 2011 - 2014 Cambridge Silicon Radio Limited, a CSR plc group
   5  * company.
   6  *
   7  * Licensed under GPLv2 or later.
   8  */
   9
  10 #include <linux/init.h>
  11 #include <linux/module.h>
  12 #include <linux/irq.h>
  13 #include <linux/platform_device.h>
  14 #include <linux/io.h>
  15 #include <linux/slab.h>
  16 #include <linux/err.h>
  17 #include <linux/pinctrl/pinctrl.h>
  18 #include <linux/pinctrl/pinmux.h>
  19 #include <linux/pinctrl/consumer.h>
  20 #include <linux/pinctrl/machine.h>
  21 #include <linux/of.h>
  22 #include <linux/of_address.h>
  23 #include <linux/of_device.h>
  24 #include <linux/of_platform.h>
  25 #include <linux/bitops.h>
  26 #include <linux/gpio.h>
  27 #include <linux/of_gpio.h>
  28
  29 #include "pinctrl-sirf.h"
  30
  31 #define DRIVER_NAME "pinmux-sirf"
  32
  33 struct sirfsoc_gpio_bank {
  34         int id;
  35         int parent_irq;
  36         spinlock_t lock;
  37 };
  38
  39 struct sirfsoc_gpio_chip {
  40         struct of_mm_gpio_chip chip;
  41         bool is_marco; /* for marco, some registers are different with prima2 */
  42         struct sirfsoc_gpio_bank sgpio_bank[SIRFSOC_GPIO_NO_OF_BANKS];
  43 };
  44
  45 static struct sirfsoc_gpio_chip sgpio_chip;
  46 static DEFINE_SPINLOCK(sgpio_lock);
  47
  48 static struct sirfsoc_pin_group *sirfsoc_pin_groups;
  49 static int sirfsoc_pingrp_cnt;
  50
  51 static int sirfsoc_get_groups_count(struct pinctrl_dev *pctldev)
  52 {
  53         return sirfsoc_pingrp_cnt;
  54 }
  55
  56 static const char *sirfsoc_get_group_name(struct pinctrl_dev *pctldev,
  57                                        unsigned selector)
  58 {
  59         return sirfsoc_pin_groups[selector].name;
  60 }
  61
  62 static int sirfsoc_get_group_pins(struct pinctrl_dev *pctldev, unsigned selector,
  63                                const unsigned **pins,
  64                                unsigned *num_pins)
  65 {
  66         *pins = sirfsoc_pin_groups[selector].pins;
  67         *num_pins = sirfsoc_pin_groups[selector].num_pins;
  68         return 0;
  69 }
  70
  71 static void sirfsoc_pin_dbg_show(struct pinctrl_dev *pctldev, struct seq_file *s,
  72                    unsigned offset)
  73 {
  74         seq_printf(s, " " DRIVER_NAME);
  75 }
  76
  77 static int sirfsoc_dt_node_to_map(struct pinctrl_dev *pctldev,
  78                                  struct device_node *np_config,
  79                                  struct pinctrl_map **map, unsigned *num_maps)
  80 {
  81         struct sirfsoc_pmx *spmx = pinctrl_dev_get_drvdata(pctldev);
  82         struct device_node *np;
  83         struct property *prop;
  84         const char *function, *group;
  85         int ret, index = 0, count = 0;
  86
  87         /* calculate number of maps required */
  88         for_each_child_of_node(np_config, np) {
  89                 ret = of_property_read_string(np, "sirf,function", &function);
  90                 if (ret < 0)
  91                         return ret;
  92
  93                 ret = of_property_count_strings(np, "sirf,pins");
  94                 if (ret < 0)
  95                         return ret;
  96
  97                 count += ret;
  98         }
  99
 100         if (!count) {
 101                 dev_err(spmx->dev, "No child nodes passed via DT\n");
 102                 return -ENODEV;
 103         }
 104
 105         *map = kzalloc(sizeof(**map) * count, GFP_KERNEL);
 106         if (!*map)
 107                 return -ENOMEM;
 108
 109         for_each_child_of_node(np_config, np) {
 110                 of_property_read_string(np, "sirf,function", &function);
 111                 of_property_for_each_string(np, "sirf,pins", prop, group) {
 112                         (*map)[index].type = PIN_MAP_TYPE_MUX_GROUP;
 113                         (*map)[index].data.mux.group = group;
 114                         (*map)[index].data.mux.function = function;
 115                         index++;
 116                 }
 117         }
 118
 119         *num_maps = count;
 120
 121         return 0;
 122 }
 123
 124 static void sirfsoc_dt_free_map(struct pinctrl_dev *pctldev,
 125                 struct pinctrl_map *map, unsigned num_maps)
 126 {
 127         kfree(map);
 128 }
 129
 130 static struct pinctrl_ops sirfsoc_pctrl_ops = {
 131         .get_groups_count = sirfsoc_get_groups_count,
 132         .get_group_name = sirfsoc_get_group_name,
 133         .get_group_pins = sirfsoc_get_group_pins,
 134         .pin_dbg_show = sirfsoc_pin_dbg_show,
 135         .dt_node_to_map = sirfsoc_dt_node_to_map,
 136         .dt_free_map = sirfsoc_dt_free_map,
 137 };
 138
 139 static struct sirfsoc_pmx_func *sirfsoc_pmx_functions;
 140 static int sirfsoc_pmxfunc_cnt;
 141
 142 static void sirfsoc_pinmux_endisable(struct sirfsoc_pmx *spmx, unsigned selector,
 143         bool enable)
 144 {
 145         int i;
 146         const struct sirfsoc_padmux *mux = sirfsoc_pmx_functions[selector].padmux;
 147         const struct sirfsoc_muxmask *mask = mux->muxmask;
 148
 149         for (i = 0; i < mux->muxmask_counts; i++) {
 150                 u32 muxval;
 151                 if (!spmx->is_marco) {
 152                         muxval = readl(spmx->gpio_virtbase + SIRFSOC_GPIO_PAD_EN(mask[i].group));
 153                         if (enable)
 154                                 muxval = muxval & ~mask[i].mask;
 155                         else
 156                                 muxval = muxval | mask[i].mask;
 157                         writel(muxval, spmx->gpio_virtbase + SIRFSOC_GPIO_PAD_EN(mask[i].group));
 158                 } else {
 159                         if (enable)
 160                                 writel(mask[i].mask, spmx->gpio_virtbase +
 161                                         SIRFSOC_GPIO_PAD_EN_CLR(mask[i].group));
 162                         else
 163                                 writel(mask[i].mask, spmx->gpio_virtbase +
 164                                         SIRFSOC_GPIO_PAD_EN(mask[i].group));
 165                 }
 166         }
 167
 168         if (mux->funcmask && enable) {
 169                 u32 func_en_val;
 170
 171                 func_en_val =
 172                         readl(spmx->rsc_virtbase + mux->ctrlreg);
 173                 func_en_val =
 174                         (func_en_val & ~mux->funcmask) | (mux->funcval);
 175                 writel(func_en_val, spmx->rsc_virtbase + mux->ctrlreg);
 176         }
 177 }
 178
 179 static int sirfsoc_pinmux_enable(struct pinctrl_dev *pmxdev, unsigned selector,
 180         unsigned group)
 181 {
 182         struct sirfsoc_pmx *spmx;
 183
 184         spmx = pinctrl_dev_get_drvdata(pmxdev);
 185         sirfsoc_pinmux_endisable(spmx, selector, true);
 186
 187         return 0;
 188 }
 189
 190 static void sirfsoc_pinmux_disable(struct pinctrl_dev *pmxdev, unsigned selector,
 191         unsigned group)
 192 {
 193         struct sirfsoc_pmx *spmx;
 194
 195         spmx = pinctrl_dev_get_drvdata(pmxdev);
 196         sirfsoc_pinmux_endisable(spmx, selector, false);
 197 }
 198
 199 static int sirfsoc_pinmux_get_funcs_count(struct pinctrl_dev *pmxdev)
 200 {
 201         return sirfsoc_pmxfunc_cnt;
 202 }
 203
 204 static const char *sirfsoc_pinmux_get_func_name(struct pinctrl_dev *pctldev,
 205                                           unsigned selector)
 206 {
 207         return sirfsoc_pmx_functions[selector].name;
 208 }
 209
 210 static int sirfsoc_pinmux_get_groups(struct pinctrl_dev *pctldev, unsigned selector,
 211                                const char * const **groups,
 212                                unsigned * const num_groups)
 213 {
 214         *groups = sirfsoc_pmx_functions[selector].groups;
 215         *num_groups = sirfsoc_pmx_functions[selector].num_groups;
 216         return 0;
 217 }
 218
 219 static int sirfsoc_pinmux_request_gpio(struct pinctrl_dev *pmxdev,
 220         struct pinctrl_gpio_range *range, unsigned offset)
 221 {
 222         struct sirfsoc_pmx *spmx;
 223
 224         int group = range->id;
 225
 226         u32 muxval;
 227
 228         spmx = pinctrl_dev_get_drvdata(pmxdev);
 229
 230         if (!spmx->is_marco) {
 231                 muxval = readl(spmx->gpio_virtbase + SIRFSOC_GPIO_PAD_EN(group));
 232                 muxval = muxval | (1 << (offset - range->pin_base));
 233                 writel(muxval, spmx->gpio_virtbase + SIRFSOC_GPIO_PAD_EN(group));
 234         } else {
 235                 writel(1 << (offset - range->pin_base), spmx->gpio_virtbase +
 236                         SIRFSOC_GPIO_PAD_EN(group));
 237         }
 238
 239         return 0;
 240 }
 241
 242 static struct pinmux_ops sirfsoc_pinmux_ops = {
 243         .enable = sirfsoc_pinmux_enable,
 244         .disable = sirfsoc_pinmux_disable,
 245         .get_functions_count = sirfsoc_pinmux_get_funcs_count,
 246         .get_function_name = sirfsoc_pinmux_get_func_name,
 247         .get_function_groups = sirfsoc_pinmux_get_groups,
 248         .gpio_request_enable = sirfsoc_pinmux_request_gpio,
 249 };
 250
 251 static struct pinctrl_desc sirfsoc_pinmux_desc = {
 252         .name = DRIVER_NAME,
 253         .pctlops = &sirfsoc_pctrl_ops,
 254         .pmxops = &sirfsoc_pinmux_ops,
 255         .owner = THIS_MODULE,
 256 };
 257
 258 /*
 259  * Todo: bind irq_chip to every pinctrl_gpio_range
 260  */
 261 static struct pinctrl_gpio_range sirfsoc_gpio_ranges = {
 262         .name = "sirfsoc-gpio*",
 263         .id = 0,
 264         .base = 0,
 265         .pin_base = 0,
 266         .npins = SIRFSOC_GPIO_BANK_SIZE * SIRFSOC_GPIO_NO_OF_BANKS,
 267 };
 268
 269 static void __iomem *sirfsoc_rsc_of_iomap(void)
 270 {
 271         const struct of_device_id rsc_ids[]  = {
 272                 { .compatible = "sirf,prima2-rsc" },
 273                 { .compatible = "sirf,marco-rsc" },
 274                 {}
 275         };
 276         struct device_node *np;
 277
 278         np = of_find_matching_node(NULL, rsc_ids);
 279         if (!np)
 280                 panic("unable to find compatible rsc node in dtb\n");
 281
 282         return of_iomap(np, 0);
 283 }
 284
 285 static int sirfsoc_gpio_of_xlate(struct gpio_chip *gc,
 286         const struct of_phandle_args *gpiospec,
 287         u32 *flags)
 288 {
 289         if (gpiospec->args[0] > SIRFSOC_GPIO_NO_OF_BANKS * SIRFSOC_GPIO_BANK_SIZE)
 290                 return -EINVAL;
 291
 292         if (gc != &sgpio_chip.chip.gc)
 293                 return -EINVAL;
 294
 295         if (flags)
 296                 *flags = gpiospec->args[1];
 297
 298         return gpiospec->args[0];
 299 }
 300
 301 static const struct of_device_id pinmux_ids[] = {
 302         { .compatible = "sirf,prima2-pinctrl", .data = &prima2_pinctrl_data, },
 303         { .compatible = "sirf,atlas6-pinctrl", .data = &atlas6_pinctrl_data, },
 304         { .compatible = "sirf,marco-pinctrl", .data = &prima2_pinctrl_data, },
 305         {}
 306 };
 307
 308 static int sirfsoc_pinmux_probe(struct platform_device *pdev)
 309 {
 310         int ret;
 311         struct sirfsoc_pmx *spmx;
 312         struct device_node *np = pdev->dev.of_node;
 313         const struct sirfsoc_pinctrl_data *pdata;
 314
 315         /* Create state holders etc for this driver */
 316         spmx = devm_kzalloc(&pdev->dev, sizeof(*spmx), GFP_KERNEL);
 317         if (!spmx)
 318                 return -ENOMEM;
 319
 320         spmx->dev = &pdev->dev;
 321
 322         platform_set_drvdata(pdev, spmx);
 323
 324         spmx->gpio_virtbase = of_iomap(np, 0);
 325         if (!spmx->gpio_virtbase) {
 326                 dev_err(&pdev->dev, "can't map gpio registers\n");
 327                 return -ENOMEM;
 328         }
 329
 330         spmx->rsc_virtbase = sirfsoc_rsc_of_iomap();
 331         if (!spmx->rsc_virtbase) {
 332                 ret = -ENOMEM;
 333                 dev_err(&pdev->dev, "can't map rsc registers\n");
 334                 goto out_no_rsc_remap;
 335         }
 336
 337         if (of_device_is_compatible(np, "sirf,marco-pinctrl"))
 338                 spmx->is_marco = 1;
 339
 340         pdata = of_match_node(pinmux_ids, np)->data;
 341         sirfsoc_pin_groups = pdata->grps;
 342         sirfsoc_pingrp_cnt = pdata->grps_cnt;
 343         sirfsoc_pmx_functions = pdata->funcs;
 344         sirfsoc_pmxfunc_cnt = pdata->funcs_cnt;
 345         sirfsoc_pinmux_desc.pins = pdata->pads;
 346         sirfsoc_pinmux_desc.npins = pdata->pads_cnt;
 347
 348
 349         /* Now register the pin controller and all pins it handles */
 350         spmx->pmx = pinctrl_register(&sirfsoc_pinmux_desc, &pdev->dev, spmx);
 351         if (!spmx->pmx) {
 352                 dev_err(&pdev->dev, "could not register SIRFSOC pinmux driver\n");
 353                 ret = -EINVAL;
 354                 goto out_no_pmx;
 355         }
 356
 357         sirfsoc_gpio_ranges.gc = &sgpio_chip.chip.gc;
 358         pinctrl_add_gpio_range(spmx->pmx, &sirfsoc_gpio_ranges);
 359
 360         dev_info(&pdev->dev, "initialized SIRFSOC pinmux driver\n");
 361
 362         return 0;
 363
 364 out_no_pmx:
 365         iounmap(spmx->rsc_virtbase);
 366 out_no_rsc_remap:
 367         iounmap(spmx->gpio_virtbase);
 368         return ret;
 369 }
 370
 371 #ifdef CONFIG_PM_SLEEP
 372 static int sirfsoc_pinmux_suspend_noirq(struct device *dev)
 373 {
 374         int i, j;
 375         struct sirfsoc_pmx *spmx = dev_get_drvdata(dev);
 376
 377         for (i = 0; i < SIRFSOC_GPIO_NO_OF_BANKS; i++) {
 378                 for (j = 0; j < SIRFSOC_GPIO_BANK_SIZE; j++) {
 379                         spmx->gpio_regs[i][j] = readl(spmx->gpio_virtbase +
 380                                 SIRFSOC_GPIO_CTRL(i, j));
 381                 }
 382                 spmx->ints_regs[i] = readl(spmx->gpio_virtbase +
 383                         SIRFSOC_GPIO_INT_STATUS(i));
 384                 spmx->paden_regs[i] = readl(spmx->gpio_virtbase +
 385                         SIRFSOC_GPIO_PAD_EN(i));
 386         }
 387         spmx->dspen_regs = readl(spmx->gpio_virtbase + SIRFSOC_GPIO_DSP_EN0);
 388
 389         for (i = 0; i < 3; i++)
 390                 spmx->rsc_regs[i] = readl(spmx->rsc_virtbase + 4 * i);
 391
 392         return 0;
 393 }
 394
 395 static int sirfsoc_pinmux_resume_noirq(struct device *dev)
 396 {
 397         int i, j;
 398         struct sirfsoc_pmx *spmx = dev_get_drvdata(dev);
 399
 400         for (i = 0; i < SIRFSOC_GPIO_NO_OF_BANKS; i++) {
 401                 for (j = 0; j < SIRFSOC_GPIO_BANK_SIZE; j++) {
 402                         writel(spmx->gpio_regs[i][j], spmx->gpio_virtbase +
 403                                 SIRFSOC_GPIO_CTRL(i, j));
 404                 }
 405                 writel(spmx->ints_regs[i], spmx->gpio_virtbase +
 406                         SIRFSOC_GPIO_INT_STATUS(i));
 407                 writel(spmx->paden_regs[i], spmx->gpio_virtbase +
 408                         SIRFSOC_GPIO_PAD_EN(i));
 409         }
 410         writel(spmx->dspen_regs, spmx->gpio_virtbase + SIRFSOC_GPIO_DSP_EN0);
 411
 412         for (i = 0; i < 3; i++)
 413                 writel(spmx->rsc_regs[i], spmx->rsc_virtbase + 4 * i);
 414
 415         return 0;
 416 }
 417
 418 static const struct dev_pm_ops sirfsoc_pinmux_pm_ops = {
 419         .suspend_noirq = sirfsoc_pinmux_suspend_noirq,
 420         .resume_noirq = sirfsoc_pinmux_resume_noirq,
 421         .freeze_noirq = sirfsoc_pinmux_suspend_noirq,
 422         .restore_noirq = sirfsoc_pinmux_resume_noirq,
 423 };
 424 #endif
 425
 426 static struct platform_driver sirfsoc_pinmux_driver = {
 427         .driver = {
 428                 .name = DRIVER_NAME,
 429                 .owner = THIS_MODULE,
 430                 .of_match_table = pinmux_ids,
 431 #ifdef CONFIG_PM_SLEEP
 432                 .pm = &sirfsoc_pinmux_pm_ops,
 433 #endif
 434         },
 435         .probe = sirfsoc_pinmux_probe,
 436 };
 437
 438 static int __init sirfsoc_pinmux_init(void)
 439 {
 440         return platform_driver_register(&sirfsoc_pinmux_driver);
 441 }
 442 arch_initcall(sirfsoc_pinmux_init);
 443
 444 static inline struct sirfsoc_gpio_bank *sirfsoc_gpio_to_bank(unsigned int gpio)
 445 {
 446         return &sgpio_chip.sgpio_bank[gpio / SIRFSOC_GPIO_BANK_SIZE];
 447 }
 448
 449 static inline int sirfsoc_gpio_to_bankoff(unsigned int gpio)
 450 {
 451         return gpio % SIRFSOC_GPIO_BANK_SIZE;
 452 }
 453
 454 static void sirfsoc_gpio_irq_ack(struct irq_data *d)
 455 {
 456         struct sirfsoc_gpio_bank *bank = sirfsoc_gpio_to_bank(d->hwirq);
 457         int idx = d->hwirq % SIRFSOC_GPIO_BANK_SIZE;
 458         u32 val, offset;
 459         unsigned long flags;
 460
 461         offset = SIRFSOC_GPIO_CTRL(bank->id, idx);
 462
 463         spin_lock_irqsave(&sgpio_lock, flags);
 464
 465         val = readl(sgpio_chip.chip.regs + offset);
 466
 467         writel(val, sgpio_chip.chip.regs + offset);
 468
 469         spin_unlock_irqrestore(&sgpio_lock, flags);
 470 }
 471
 472 static void __sirfsoc_gpio_irq_mask(struct sirfsoc_gpio_bank *bank, int idx)
 473 {
 474         u32 val, offset;
 475         unsigned long flags;
 476
 477         offset = SIRFSOC_GPIO_CTRL(bank->id, idx);
 478
 479         spin_lock_irqsave(&sgpio_lock, flags);
 480
 481         val = readl(sgpio_chip.chip.regs + offset);
 482         val &= ~SIRFSOC_GPIO_CTL_INTR_EN_MASK;
 483         val &= ~SIRFSOC_GPIO_CTL_INTR_STS_MASK;
 484         writel(val, sgpio_chip.chip.regs + offset);
 485
 486         spin_unlock_irqrestore(&sgpio_lock, flags);
 487 }
 488
 489 static void sirfsoc_gpio_irq_mask(struct irq_data *d)
 490 {
 491         struct sirfsoc_gpio_bank *bank = sirfsoc_gpio_to_bank(d->hwirq);
 492
 493         __sirfsoc_gpio_irq_mask(bank, d->hwirq % SIRFSOC_GPIO_BANK_SIZE);
 494 }
 495
 496 static void sirfsoc_gpio_irq_unmask(struct irq_data *d)
 497 {
 498         struct sirfsoc_gpio_bank *bank = sirfsoc_gpio_to_bank(d->hwirq);
 499         int idx = d->hwirq % SIRFSOC_GPIO_BANK_SIZE;
 500         u32 val, offset;
 501         unsigned long flags;
 502
 503         offset = SIRFSOC_GPIO_CTRL(bank->id, idx);
 504
 505         spin_lock_irqsave(&sgpio_lock, flags);
 506
 507         val = readl(sgpio_chip.chip.regs + offset);
 508         val &= ~SIRFSOC_GPIO_CTL_INTR_STS_MASK;
 509         val |= SIRFSOC_GPIO_CTL_INTR_EN_MASK;
 510         writel(val, sgpio_chip.chip.regs + offset);
 511
 512         spin_unlock_irqrestore(&sgpio_lock, flags);
 513 }
 514
 515 static int sirfsoc_gpio_irq_type(struct irq_data *d, unsigned type)
 516 {
 517         struct sirfsoc_gpio_bank *bank = sirfsoc_gpio_to_bank(d->hwirq);
 518         int idx = d->hwirq % SIRFSOC_GPIO_BANK_SIZE;
 519         u32 val, offset;
 520         unsigned long flags;
 521
 522         offset = SIRFSOC_GPIO_CTRL(bank->id, idx);
 523
 524         spin_lock_irqsave(&sgpio_lock, flags);
 525
 526         val = readl(sgpio_chip.chip.regs + offset);
 527         val &= ~(SIRFSOC_GPIO_CTL_INTR_STS_MASK | SIRFSOC_GPIO_CTL_OUT_EN_MASK);
 528
 529         switch (type) {
 530         case IRQ_TYPE_NONE:
 531                 break;
 532         case IRQ_TYPE_EDGE_RISING:
 533                 val |= SIRFSOC_GPIO_CTL_INTR_HIGH_MASK | SIRFSOC_GPIO_CTL_INTR_TYPE_MASK;
 534                 val &= ~SIRFSOC_GPIO_CTL_INTR_LOW_MASK;
 535                 break;
 536         case IRQ_TYPE_EDGE_FALLING:
 537                 val &= ~SIRFSOC_GPIO_CTL_INTR_HIGH_MASK;
 538                 val |= SIRFSOC_GPIO_CTL_INTR_LOW_MASK | SIRFSOC_GPIO_CTL_INTR_TYPE_MASK;
 539                 break;
 540         case IRQ_TYPE_EDGE_BOTH:
 541                 val |= SIRFSOC_GPIO_CTL_INTR_HIGH_MASK | SIRFSOC_GPIO_CTL_INTR_LOW_MASK |
 542                          SIRFSOC_GPIO_CTL_INTR_TYPE_MASK;
 543                 break;
 544         case IRQ_TYPE_LEVEL_LOW:
 545                 val &= ~(SIRFSOC_GPIO_CTL_INTR_HIGH_MASK | SIRFSOC_GPIO_CTL_INTR_TYPE_MASK);
 546                 val |= SIRFSOC_GPIO_CTL_INTR_LOW_MASK;
 547                 break;
 548         case IRQ_TYPE_LEVEL_HIGH:
 549                 val |= SIRFSOC_GPIO_CTL_INTR_HIGH_MASK;
 550                 val &= ~(SIRFSOC_GPIO_CTL_INTR_LOW_MASK | SIRFSOC_GPIO_CTL_INTR_TYPE_MASK);
 551                 break;
 552         }
 553
 554         writel(val, sgpio_chip.chip.regs + offset);
 555
 556         spin_unlock_irqrestore(&sgpio_lock, flags);
 557
 558         return 0;
 559 }
 560
 561 static struct irq_chip sirfsoc_irq_chip = {
 562         .name = "sirf-gpio-irq",
 563         .irq_ack = sirfsoc_gpio_irq_ack,
 564         .irq_mask = sirfsoc_gpio_irq_mask,
 565         .irq_unmask = sirfsoc_gpio_irq_unmask,
 566         .irq_set_type = sirfsoc_gpio_irq_type,
 567 };
 568
 569 static void sirfsoc_gpio_handle_irq(unsigned int irq, struct irq_desc *desc)
 570 {
 571         struct sirfsoc_gpio_bank *bank;
 572         u32 status, ctrl;
 573         int idx = 0;
 574         struct irq_chip *chip = irq_get_chip(irq);
 575         int i;
 576
 577         for (i = 0; i < SIRFSOC_GPIO_NO_OF_BANKS; i++) {
 578                 bank = &sgpio_chip.sgpio_bank[i];
 579                 if (bank->parent_irq == irq)
 580                         break;
 581         }
 582         BUG_ON(i == SIRFSOC_GPIO_NO_OF_BANKS);
 583
 584         chained_irq_enter(chip, desc);
 585
 586         status = readl(sgpio_chip.chip.regs + SIRFSOC_GPIO_INT_STATUS(bank->id));
 587         if (!status) {
 588                 printk(KERN_WARNING
 589                         "%s: gpio id %d status %#x no interrupt is flaged\n",
 590                         __func__, bank->id, status);
 591                 handle_bad_irq(irq, desc);
 592                 return;
 593         }
 594
 595         while (status) {
 596                 ctrl = readl(sgpio_chip.chip.regs + SIRFSOC_GPIO_CTRL(bank->id, idx));
 597
 598                 /*
 599                  * Here we must check whether the corresponding GPIO's interrupt
 600                  * has been enabled, otherwise just skip it
 601                  */
 602                 if ((status & 0x1) && (ctrl & SIRFSOC_GPIO_CTL_INTR_EN_MASK)) {
 603                         pr_debug("%s: gpio id %d idx %d happens\n",
 604                                 __func__, bank->id, idx);
 605                         generic_handle_irq(irq_find_mapping(sgpio_chip.chip.gc.irqdomain, idx +
 606                                         bank->id * SIRFSOC_GPIO_BANK_SIZE));
 607                 }
 608
 609                 idx++;
 610                 status = status >> 1;
 611         }
 612
 613         chained_irq_exit(chip, desc);
 614 }
 615
 616 static inline void sirfsoc_gpio_set_input(struct sirfsoc_gpio_bank *bank, unsigned ctrl_offset)
 617 {
 618         u32 val;
 619
 620         val = readl(sgpio_chip.chip.regs + ctrl_offset);
 621         val &= ~SIRFSOC_GPIO_CTL_OUT_EN_MASK;
 622         writel(val, sgpio_chip.chip.regs + ctrl_offset);
 623 }
 624
 625 static int sirfsoc_gpio_request(struct gpio_chip *chip, unsigned offset)
 626 {
 627         struct sirfsoc_gpio_bank *bank = sirfsoc_gpio_to_bank(offset);
 628         unsigned long flags;
 629
 630         if (pinctrl_request_gpio(chip->base + offset))
 631                 return -ENODEV;
 632
 633         spin_lock_irqsave(&bank->lock, flags);
 634
 635         /*
 636          * default status:
 637          * set direction as input and mask irq
 638          */
 639         sirfsoc_gpio_set_input(bank, SIRFSOC_GPIO_CTRL(bank->id, offset));
 640         __sirfsoc_gpio_irq_mask(bank, offset);
 641
 642         spin_unlock_irqrestore(&bank->lock, flags);
 643
 644         return 0;
 645 }
 646
 647 static void sirfsoc_gpio_free(struct gpio_chip *chip, unsigned offset)
 648 {
 649         struct sirfsoc_gpio_bank *bank = sirfsoc_gpio_to_bank(offset);
 650         unsigned long flags;
 651
 652         spin_lock_irqsave(&bank->lock, flags);
 653
 654         __sirfsoc_gpio_irq_mask(bank, offset);
 655         sirfsoc_gpio_set_input(bank, SIRFSOC_GPIO_CTRL(bank->id, offset));
 656
 657         spin_unlock_irqrestore(&bank->lock, flags);
 658
 659         pinctrl_free_gpio(chip->base + offset);
 660 }
 661
 662 static int sirfsoc_gpio_direction_input(struct gpio_chip *chip, unsigned gpio)
 663 {
 664         struct sirfsoc_gpio_bank *bank = sirfsoc_gpio_to_bank(gpio);
 665         int idx = sirfsoc_gpio_to_bankoff(gpio);
 666         unsigned long flags;
 667         unsigned offset;
 668
 669         offset = SIRFSOC_GPIO_CTRL(bank->id, idx);
 670
 671         spin_lock_irqsave(&bank->lock, flags);
 672
 673         sirfsoc_gpio_set_input(bank, offset);
 674
 675         spin_unlock_irqrestore(&bank->lock, flags);
 676
 677         return 0;
 678 }
 679
 680 static inline void sirfsoc_gpio_set_output(struct sirfsoc_gpio_bank *bank, unsigned offset,
 681         int value)
 682 {
 683         u32 out_ctrl;
 684         unsigned long flags;
 685
 686         spin_lock_irqsave(&bank->lock, flags);
 687
 688         out_ctrl = readl(sgpio_chip.chip.regs + offset);
 689         if (value)
 690                 out_ctrl |= SIRFSOC_GPIO_CTL_DATAOUT_MASK;
 691         else
 692                 out_ctrl &= ~SIRFSOC_GPIO_CTL_DATAOUT_MASK;
 693
 694         out_ctrl &= ~SIRFSOC_GPIO_CTL_INTR_EN_MASK;
 695         out_ctrl |= SIRFSOC_GPIO_CTL_OUT_EN_MASK;
 696         writel(out_ctrl, sgpio_chip.chip.regs + offset);
 697
 698         spin_unlock_irqrestore(&bank->lock, flags);
 699 }
 700
 701 static int sirfsoc_gpio_direction_output(struct gpio_chip *chip, unsigned gpio, int value)
 702 {
 703         struct sirfsoc_gpio_bank *bank = sirfsoc_gpio_to_bank(gpio);
 704         int idx = sirfsoc_gpio_to_bankoff(gpio);
 705         u32 offset;
 706         unsigned long flags;
 707
 708         offset = SIRFSOC_GPIO_CTRL(bank->id, idx);
 709
 710         spin_lock_irqsave(&sgpio_lock, flags);
 711
 712         sirfsoc_gpio_set_output(bank, offset, value);
 713
 714         spin_unlock_irqrestore(&sgpio_lock, flags);
 715
 716         return 0;
 717 }
 718
 719 static int sirfsoc_gpio_get_value(struct gpio_chip *chip, unsigned offset)
 720 {
 721         struct sirfsoc_gpio_bank *bank = sirfsoc_gpio_to_bank(offset);
 722         u32 val;
 723         unsigned long flags;
 724
 725         spin_lock_irqsave(&bank->lock, flags);
 726
 727         val = readl(sgpio_chip.chip.regs + SIRFSOC_GPIO_CTRL(bank->id, offset));
 728
 729         spin_unlock_irqrestore(&bank->lock, flags);
 730
 731         return !!(val & SIRFSOC_GPIO_CTL_DATAIN_MASK);
 732 }
 733
 734 static void sirfsoc_gpio_set_value(struct gpio_chip *chip, unsigned offset,
 735         int value)
 736 {
 737         struct sirfsoc_gpio_bank *bank = sirfsoc_gpio_to_bank(offset);
 738         u32 ctrl;
 739         unsigned long flags;
 740
 741         spin_lock_irqsave(&bank->lock, flags);
 742
 743         ctrl = readl(sgpio_chip.chip.regs + SIRFSOC_GPIO_CTRL(bank->id, offset));
 744         if (value)
 745                 ctrl |= SIRFSOC_GPIO_CTL_DATAOUT_MASK;
 746         else
 747                 ctrl &= ~SIRFSOC_GPIO_CTL_DATAOUT_MASK;
 748         writel(ctrl, sgpio_chip.chip.regs + SIRFSOC_GPIO_CTRL(bank->id, offset));
 749
 750         spin_unlock_irqrestore(&bank->lock, flags);
 751 }
 752
 753 static void sirfsoc_gpio_set_pullup(const u32 *pullups)
 754 {
 755         int i, n;
 756         const unsigned long *p = (const unsigned long *)pullups;
 757
 758         for (i = 0; i < SIRFSOC_GPIO_NO_OF_BANKS; i++) {
 759                 for_each_set_bit(n, p + i, BITS_PER_LONG) {
 760                         u32 offset = SIRFSOC_GPIO_CTRL(i, n);
 761                         u32 val = readl(sgpio_chip.chip.regs + offset);
 762                         val |= SIRFSOC_GPIO_CTL_PULL_MASK;
 763                         val |= SIRFSOC_GPIO_CTL_PULL_HIGH;
 764                         writel(val, sgpio_chip.chip.regs + offset);
 765                 }
 766         }
 767 }
 768
 769 static void sirfsoc_gpio_set_pulldown(const u32 *pulldowns)
 770 {
 771         int i, n;
 772         const unsigned long *p = (const unsigned long *)pulldowns;
 773
 774         for (i = 0; i < SIRFSOC_GPIO_NO_OF_BANKS; i++) {
 775                 for_each_set_bit(n, p + i, BITS_PER_LONG) {
 776                         u32 offset = SIRFSOC_GPIO_CTRL(i, n);
 777                         u32 val = readl(sgpio_chip.chip.regs + offset);
 778                         val |= SIRFSOC_GPIO_CTL_PULL_MASK;
 779                         val &= ~SIRFSOC_GPIO_CTL_PULL_HIGH;
 780                         writel(val, sgpio_chip.chip.regs + offset);
 781                 }
 782         }
 783 }
 784
 785 static int sirfsoc_gpio_probe(struct device_node *np)
 786 {
 787         int i, err = 0;
 788         struct sirfsoc_gpio_bank *bank;
 789         void __iomem *regs;
 790         struct platform_device *pdev;
 791         bool is_marco = false;
 792
 793         u32 pullups[SIRFSOC_GPIO_NO_OF_BANKS], pulldowns[SIRFSOC_GPIO_NO_OF_BANKS];
 794
 795         pdev = of_find_device_by_node(np);
 796         if (!pdev)
 797                 return -ENODEV;
 798
 799         regs = of_iomap(np, 0);
 800         if (!regs)
 801                 return -ENOMEM;
 802
 803         if (of_device_is_compatible(np, "sirf,marco-pinctrl"))
 804                 is_marco = 1;
 805
 806         sgpio_chip.chip.gc.request = sirfsoc_gpio_request;
 807         sgpio_chip.chip.gc.free = sirfsoc_gpio_free;
 808         sgpio_chip.chip.gc.direction_input = sirfsoc_gpio_direction_input;
 809         sgpio_chip.chip.gc.get = sirfsoc_gpio_get_value;
 810         sgpio_chip.chip.gc.direction_output = sirfsoc_gpio_direction_output;
 811         sgpio_chip.chip.gc.set = sirfsoc_gpio_set_value;
 812         sgpio_chip.chip.gc.base = 0;
 813         sgpio_chip.chip.gc.ngpio = SIRFSOC_GPIO_BANK_SIZE * SIRFSOC_GPIO_NO_OF_BANKS;
 814         sgpio_chip.chip.gc.label = kstrdup(np->full_name, GFP_KERNEL);
 815         sgpio_chip.chip.gc.of_node = np;
 816         sgpio_chip.chip.gc.of_xlate = sirfsoc_gpio_of_xlate;
 817         sgpio_chip.chip.gc.of_gpio_n_cells = 2;
 818         sgpio_chip.chip.gc.dev = &pdev->dev;
 819         sgpio_chip.chip.regs = regs;
 820         sgpio_chip.is_marco = is_marco;
 821
 822         err = gpiochip_add(&sgpio_chip.chip.gc);
 823         if (err) {
 824                 dev_err(&pdev->dev, "%s: error in probe function with status %d\n",
 825                         np->full_name, err);
 826                 goto out;
 827         }
 828
 829         err =  gpiochip_irqchip_add(&sgpio_chip.chip.gc,
 830                 &sirfsoc_irq_chip,
 831                 0, handle_level_irq,
 832                 IRQ_TYPE_NONE);
 833         if (err) {
 834                 dev_err(&pdev->dev,
 835                         "could not connect irqchip to gpiochip\n");
 836                 goto out;
 837         }
 838
 839         for (i = 0; i < SIRFSOC_GPIO_NO_OF_BANKS; i++) {
 840                 bank = &sgpio_chip.sgpio_bank[i];
 841                 spin_lock_init(&bank->lock);
 842                 bank->parent_irq = platform_get_irq(pdev, i);
 843                 if (bank->parent_irq < 0) {
 844                         err = bank->parent_irq;
 845                         goto out;
 846                 }
 847
 848                 gpiochip_set_chained_irqchip(&sgpio_chip.chip.gc,
 849                         &sirfsoc_irq_chip,
 850                         bank->parent_irq,
 851                         sirfsoc_gpio_handle_irq);
 852         }
 853
 854         if (!of_property_read_u32_array(np, "sirf,pullups", pullups,
 855                 SIRFSOC_GPIO_NO_OF_BANKS))
 856                 sirfsoc_gpio_set_pullup(pullups);
 857
 858         if (!of_property_read_u32_array(np, "sirf,pulldowns", pulldowns,
 859                 SIRFSOC_GPIO_NO_OF_BANKS))
 860                 sirfsoc_gpio_set_pulldown(pulldowns);
 861
 862         return 0;
 863
 864 out:
 865         iounmap(regs);
 866         return err;
 867 }
 868
 869 static int __init sirfsoc_gpio_init(void)
 870 {
 871
 872         struct device_node *np;
 873
 874         np = of_find_matching_node(NULL, pinmux_ids);
 875
 876         if (!np)
 877                 return -ENODEV;
 878
 879         return sirfsoc_gpio_probe(np);
 880 }
 881 subsys_initcall(sirfsoc_gpio_init);
 882
 883 MODULE_AUTHOR("Rongjun Ying <rongjun.ying@csr.com>, "
 884         "Yuping Luo <yuping.luo@csr.com>, "
 885         "Barry Song <baohua.song@csr.com>");
 886 MODULE_DESCRIPTION("SIRFSOC pin control driver");
 887 MODULE_LICENSE("GPL");