drivers/pci/probe.c

   1 // SPDX-License-Identifier: GPL-2.0
   2 /*
   3  * PCI detection and setup code
   4  */
   5
   6 #include <linux/kernel.h>
   7 #include <linux/delay.h>
   8 #include <linux/init.h>
   9 #include <linux/pci.h>
  10 #include <linux/msi.h>
  11 #include <linux/of_device.h>
  12 #include <linux/of_pci.h>
  13 #include <linux/pci_hotplug.h>
  14 #include <linux/slab.h>
  15 #include <linux/module.h>
  16 #include <linux/cpumask.h>
  17 #include <linux/aer.h>
  18 #include <linux/acpi.h>
  19 #include <linux/hypervisor.h>
  20 #include <linux/irqdomain.h>
  21 #include <linux/pm_runtime.h>
  22 #include <linux/bitfield.h>
  23 #include "pci.h"
  24
  25 #define CARDBUS_LATENCY_TIMER   176     /* secondary latency timer */
  26 #define CARDBUS_RESERVE_BUSNR   3
  27
  28 static struct resource busn_resource = {
  29         .name   = "PCI busn",
  30         .start  = 0,
  31         .end    = 255,
  32         .flags  = IORESOURCE_BUS,
  33 };
  34
  35 /* Ugh.  Need to stop exporting this to modules. */
  36 LIST_HEAD(pci_root_buses);
  37 EXPORT_SYMBOL(pci_root_buses);
  38
  39 static LIST_HEAD(pci_domain_busn_res_list);
  40
  41 struct pci_domain_busn_res {
  42         struct list_head list;
  43         struct resource res;
  44         int domain_nr;
  45 };
  46
  47 static struct resource *get_pci_domain_busn_res(int domain_nr)
  48 {
  49         struct pci_domain_busn_res *r;
  50
  51         list_for_each_entry(r, &pci_domain_busn_res_list, list)
  52                 if (r->domain_nr == domain_nr)
  53                         return &r->res;
  54
  55         r = kzalloc(sizeof(*r), GFP_KERNEL);
  56         if (!r)
  57                 return NULL;
  58
  59         r->domain_nr = domain_nr;
  60         r->res.start = 0;
  61         r->res.end = 0xff;
  62         r->res.flags = IORESOURCE_BUS | IORESOURCE_PCI_FIXED;
  63
  64         list_add_tail(&r->list, &pci_domain_busn_res_list);
  65
  66         return &r->res;
  67 }
  68
  69 /*
  70  * Some device drivers need know if PCI is initiated.
  71  * Basically, we think PCI is not initiated when there
  72  * is no device to be found on the pci_bus_type.
  73  */
  74 int no_pci_devices(void)
  75 {
  76         struct device *dev;
  77         int no_devices;
  78
  79         dev = bus_find_next_device(&pci_bus_type, NULL);
  80         no_devices = (dev == NULL);
  81         put_device(dev);
  82         return no_devices;
  83 }
  84 EXPORT_SYMBOL(no_pci_devices);
  85
  86 /*
  87  * PCI Bus Class
  88  */
  89 static void release_pcibus_dev(struct device *dev)
  90 {
  91         struct pci_bus *pci_bus = to_pci_bus(dev);
  92
  93         put_device(pci_bus->bridge);
  94         pci_bus_remove_resources(pci_bus);
  95         pci_release_bus_of_node(pci_bus);
  96         kfree(pci_bus);
  97 }
  98
  99 static struct class pcibus_class = {
 100         .name           = "pci_bus",
 101         .dev_release    = &release_pcibus_dev,
 102         .dev_groups     = pcibus_groups,
 103 };
 104
 105 static int __init pcibus_class_init(void)
 106 {
 107         return class_register(&pcibus_class);
 108 }
 109 postcore_initcall(pcibus_class_init);
 110
 111 static u64 pci_size(u64 base, u64 maxbase, u64 mask)
 112 {
 113         u64 size = mask & maxbase;      /* Find the significant bits */
 114         if (!size)
 115                 return 0;
 116
 117         /*
 118          * Get the lowest of them to find the decode size, and from that
 119          * the extent.
 120          */
 121         size = size & ~(size-1);
 122
 123         /*
 124          * base == maxbase can be valid only if the BAR has already been
 125          * programmed with all 1s.
 126          */
 127         if (base == maxbase && ((base | (size - 1)) & mask) != mask)
 128                 return 0;
 129
 130         return size;
 131 }
 132
 133 static inline unsigned long decode_bar(struct pci_dev *dev, u32 bar)
 134 {
 135         u32 mem_type;
 136         unsigned long flags;
 137
 138         if ((bar & PCI_BASE_ADDRESS_SPACE) == PCI_BASE_ADDRESS_SPACE_IO) {
 139                 flags = bar & ~PCI_BASE_ADDRESS_IO_MASK;
 140                 flags |= IORESOURCE_IO;
 141                 return flags;
 142         }
 143
 144         flags = bar & ~PCI_BASE_ADDRESS_MEM_MASK;
 145         flags |= IORESOURCE_MEM;
 146         if (flags & PCI_BASE_ADDRESS_MEM_PREFETCH)
 147                 flags |= IORESOURCE_PREFETCH;
 148
 149         mem_type = bar & PCI_BASE_ADDRESS_MEM_TYPE_MASK;
 150         switch (mem_type) {
 151         case PCI_BASE_ADDRESS_MEM_TYPE_32:
 152                 break;
 153         case PCI_BASE_ADDRESS_MEM_TYPE_1M:
 154                 /* 1M mem BAR treated as 32-bit BAR */
 155                 break;
 156         case PCI_BASE_ADDRESS_MEM_TYPE_64:
 157                 flags |= IORESOURCE_MEM_64;
 158                 break;
 159         default:
 160                 /* mem unknown type treated as 32-bit BAR */
 161                 break;
 162         }
 163         return flags;
 164 }
 165
 166 #define PCI_COMMAND_DECODE_ENABLE       (PCI_COMMAND_MEMORY | PCI_COMMAND_IO)
 167
 168 /**
 169  * __pci_read_base - Read a PCI BAR
 170  * @dev: the PCI device
 171  * @type: type of the BAR
 172  * @res: resource buffer to be filled in
 173  * @pos: BAR position in the config space
 174  *
 175  * Returns 1 if the BAR is 64-bit, or 0 if 32-bit.
 176  */
 177 int __pci_read_base(struct pci_dev *dev, enum pci_bar_type type,
 178                     struct resource *res, unsigned int pos)
 179 {
 180         u32 l = 0, sz = 0, mask;
 181         u64 l64, sz64, mask64;
 182         u16 orig_cmd;
 183         struct pci_bus_region region, inverted_region;
 184
 185         mask = type ? PCI_ROM_ADDRESS_MASK : ~0;
 186
 187         /* No printks while decoding is disabled! */
 188         if (!dev->mmio_always_on) {
 189                 pci_read_config_word(dev, PCI_COMMAND, &orig_cmd);
 190                 if (orig_cmd & PCI_COMMAND_DECODE_ENABLE) {
 191                         pci_write_config_word(dev, PCI_COMMAND,
 192                                 orig_cmd & ~PCI_COMMAND_DECODE_ENABLE);
 193                 }
 194         }
 195
 196         res->name = pci_name(dev);
 197
 198         pci_read_config_dword(dev, pos, &l);
 199         pci_write_config_dword(dev, pos, l | mask);
 200         pci_read_config_dword(dev, pos, &sz);
 201         pci_write_config_dword(dev, pos, l);
 202
 203         /*
 204          * All bits set in sz means the device isn't working properly.
 205          * If the BAR isn't implemented, all bits must be 0.  If it's a
 206          * memory BAR or a ROM, bit 0 must be clear; if it's an io BAR, bit
 207          * 1 must be clear.
 208          */
 209         if (sz == 0xffffffff)
 210                 sz = 0;
 211
 212         /*
 213          * I don't know how l can have all bits set.  Copied from old code.
 214          * Maybe it fixes a bug on some ancient platform.
 215          */
 216         if (l == 0xffffffff)
 217                 l = 0;
 218
 219         if (type == pci_bar_unknown) {
 220                 res->flags = decode_bar(dev, l);
 221                 res->flags |= IORESOURCE_SIZEALIGN;
 222                 if (res->flags & IORESOURCE_IO) {
 223                         l64 = l & PCI_BASE_ADDRESS_IO_MASK;
 224                         sz64 = sz & PCI_BASE_ADDRESS_IO_MASK;
 225                         mask64 = PCI_BASE_ADDRESS_IO_MASK & (u32)IO_SPACE_LIMIT;
 226                 } else {
 227                         l64 = l & PCI_BASE_ADDRESS_MEM_MASK;
 228                         sz64 = sz & PCI_BASE_ADDRESS_MEM_MASK;
 229                         mask64 = (u32)PCI_BASE_ADDRESS_MEM_MASK;
 230                 }
 231         } else {
 232                 if (l & PCI_ROM_ADDRESS_ENABLE)
 233                         res->flags |= IORESOURCE_ROM_ENABLE;
 234                 l64 = l & PCI_ROM_ADDRESS_MASK;
 235                 sz64 = sz & PCI_ROM_ADDRESS_MASK;
 236                 mask64 = PCI_ROM_ADDRESS_MASK;
 237         }
 238
 239         if (res->flags & IORESOURCE_MEM_64) {
 240                 pci_read_config_dword(dev, pos + 4, &l);
 241                 pci_write_config_dword(dev, pos + 4, ~0);
 242                 pci_read_config_dword(dev, pos + 4, &sz);
 243                 pci_write_config_dword(dev, pos + 4, l);
 244
 245                 l64 |= ((u64)l << 32);
 246                 sz64 |= ((u64)sz << 32);
 247                 mask64 |= ((u64)~0 << 32);
 248         }
 249
 250         if (!dev->mmio_always_on && (orig_cmd & PCI_COMMAND_DECODE_ENABLE))
 251                 pci_write_config_word(dev, PCI_COMMAND, orig_cmd);
 252
 253         if (!sz64)
 254                 goto fail;
 255
 256         sz64 = pci_size(l64, sz64, mask64);
 257         if (!sz64) {
 258                 pci_info(dev, FW_BUG "reg 0x%x: invalid BAR (can't size)\n",
 259                          pos);
 260                 goto fail;
 261         }
 262
 263         if (res->flags & IORESOURCE_MEM_64) {
 264                 if ((sizeof(pci_bus_addr_t) < 8 || sizeof(resource_size_t) < 8)
 265                     && sz64 > 0x100000000ULL) {
 266                         res->flags |= IORESOURCE_UNSET | IORESOURCE_DISABLED;
 267                         res->start = 0;
 268                         res->end = 0;
 269                         pci_err(dev, "reg 0x%x: can't handle BAR larger than 4GB (size %#010llx)\n",
 270                                 pos, (unsigned long long)sz64);
 271                         goto out;
 272                 }
 273
 274                 if ((sizeof(pci_bus_addr_t) < 8) && l) {
 275                         /* Above 32-bit boundary; try to reallocate */
 276                         res->flags |= IORESOURCE_UNSET;
 277                         res->start = 0;
 278                         res->end = sz64 - 1;
 279                         pci_info(dev, "reg 0x%x: can't handle BAR above 4GB (bus address %#010llx)\n",
 280                                  pos, (unsigned long long)l64);
 281                         goto out;
 282                 }
 283         }
 284
 285         region.start = l64;
 286         region.end = l64 + sz64 - 1;
 287
 288         pcibios_bus_to_resource(dev->bus, res, &region);
 289         pcibios_resource_to_bus(dev->bus, &inverted_region, res);
 290
 291         /*
 292          * If "A" is a BAR value (a bus address), "bus_to_resource(A)" is
 293          * the corresponding resource address (the physical address used by
 294          * the CPU.  Converting that resource address back to a bus address
 295          * should yield the original BAR value:
 296          *
 297          *     resource_to_bus(bus_to_resource(A)) == A
 298          *
 299          * If it doesn't, CPU accesses to "bus_to_resource(A)" will not
 300          * be claimed by the device.
 301          */
 302         if (inverted_region.start != region.start) {
 303                 res->flags |= IORESOURCE_UNSET;
 304                 res->start = 0;
 305                 res->end = region.end - region.start;
 306                 pci_info(dev, "reg 0x%x: initial BAR value %#010llx invalid\n",
 307                          pos, (unsigned long long)region.start);
 308         }
 309
 310         goto out;
 311
 312
 313 fail:
 314         res->flags = 0;
 315 out:
 316         if (res->flags)
 317                 pci_info(dev, "reg 0x%x: %pR\n", pos, res);
 318
 319         return (res->flags & IORESOURCE_MEM_64) ? 1 : 0;
 320 }
 321
 322 static void pci_read_bases(struct pci_dev *dev, unsigned int howmany, int rom)
 323 {
 324         unsigned int pos, reg;
 325
 326         if (dev->non_compliant_bars)
 327                 return;
 328
 329         /* Per PCIe r4.0, sec 9.3.4.1.11, the VF BARs are all RO Zero */
 330         if (dev->is_virtfn)
 331                 return;
 332
 333         for (pos = 0; pos < howmany; pos++) {
 334                 struct resource *res = &dev->resource[pos];
 335                 reg = PCI_BASE_ADDRESS_0 + (pos << 2);
 336                 pos += __pci_read_base(dev, pci_bar_unknown, res, reg);
 337         }
 338
 339         if (rom) {
 340                 struct resource *res = &dev->resource[PCI_ROM_RESOURCE];
 341                 dev->rom_base_reg = rom;
 342                 res->flags = IORESOURCE_MEM | IORESOURCE_PREFETCH |
 343                                 IORESOURCE_READONLY | IORESOURCE_SIZEALIGN;
 344                 __pci_read_base(dev, pci_bar_mem32, res, rom);
 345         }
 346 }
 347
 348 static void pci_read_bridge_windows(struct pci_dev *bridge)
 349 {
 350         u16 io;
 351         u32 pmem, tmp;
 352
 353         pci_read_config_word(bridge, PCI_IO_BASE, &io);
 354         if (!io) {
 355                 pci_write_config_word(bridge, PCI_IO_BASE, 0xe0f0);
 356                 pci_read_config_word(bridge, PCI_IO_BASE, &io);
 357                 pci_write_config_word(bridge, PCI_IO_BASE, 0x0);
 358         }
 359         if (io)
 360                 bridge->io_window = 1;
 361
 362         /*
 363          * DECchip 21050 pass 2 errata: the bridge may miss an address
 364          * disconnect boundary by one PCI data phase.  Workaround: do not
 365          * use prefetching on this device.
 366          */
 367         if (bridge->vendor == PCI_VENDOR_ID_DEC && bridge->device == 0x0001)
 368                 return;
 369
 370         pci_read_config_dword(bridge, PCI_PREF_MEMORY_BASE, &pmem);
 371         if (!pmem) {
 372                 pci_write_config_dword(bridge, PCI_PREF_MEMORY_BASE,
 373                                                0xffe0fff0);
 374                 pci_read_config_dword(bridge, PCI_PREF_MEMORY_BASE, &pmem);
 375                 pci_write_config_dword(bridge, PCI_PREF_MEMORY_BASE, 0x0);
 376         }
 377         if (!pmem)
 378                 return;
 379
 380         bridge->pref_window = 1;
 381
 382         if ((pmem & PCI_PREF_RANGE_TYPE_MASK) == PCI_PREF_RANGE_TYPE_64) {
 383
 384                 /*
 385                  * Bridge claims to have a 64-bit prefetchable memory
 386                  * window; verify that the upper bits are actually
 387                  * writable.
 388                  */
 389                 pci_read_config_dword(bridge, PCI_PREF_BASE_UPPER32, &pmem);
 390                 pci_write_config_dword(bridge, PCI_PREF_BASE_UPPER32,
 391                                        0xffffffff);
 392                 pci_read_config_dword(bridge, PCI_PREF_BASE_UPPER32, &tmp);
 393                 pci_write_config_dword(bridge, PCI_PREF_BASE_UPPER32, pmem);
 394                 if (tmp)
 395                         bridge->pref_64_window = 1;
 396         }
 397 }
 398
 399 static void pci_read_bridge_io(struct pci_bus *child)
 400 {
 401         struct pci_dev *dev = child->self;
 402         u8 io_base_lo, io_limit_lo;
 403         unsigned long io_mask, io_granularity, base, limit;
 404         struct pci_bus_region region;
 405         struct resource *res;
 406
 407         io_mask = PCI_IO_RANGE_MASK;
 408         io_granularity = 0x1000;
 409         if (dev->io_window_1k) {
 410                 /* Support 1K I/O space granularity */
 411                 io_mask = PCI_IO_1K_RANGE_MASK;
 412                 io_granularity = 0x400;
 413         }
 414
 415         res = child->resource[0];
 416         pci_read_config_byte(dev, PCI_IO_BASE, &io_base_lo);
 417         pci_read_config_byte(dev, PCI_IO_LIMIT, &io_limit_lo);
 418         base = (io_base_lo & io_mask) << 8;
 419         limit = (io_limit_lo & io_mask) << 8;
 420
 421         if ((io_base_lo & PCI_IO_RANGE_TYPE_MASK) == PCI_IO_RANGE_TYPE_32) {
 422                 u16 io_base_hi, io_limit_hi;
 423
 424                 pci_read_config_word(dev, PCI_IO_BASE_UPPER16, &io_base_hi);
 425                 pci_read_config_word(dev, PCI_IO_LIMIT_UPPER16, &io_limit_hi);
 426                 base |= ((unsigned long) io_base_hi << 16);
 427                 limit |= ((unsigned long) io_limit_hi << 16);
 428         }
 429
 430         if (base <= limit) {
 431                 res->flags = (io_base_lo & PCI_IO_RANGE_TYPE_MASK) | IORESOURCE_IO;
 432                 region.start = base;
 433                 region.end = limit + io_granularity - 1;
 434                 pcibios_bus_to_resource(dev->bus, res, &region);
 435                 pci_info(dev, "  bridge window %pR\n", res);
 436         }
 437 }
 438
 439 static void pci_read_bridge_mmio(struct pci_bus *child)
 440 {
 441         struct pci_dev *dev = child->self;
 442         u16 mem_base_lo, mem_limit_lo;
 443         unsigned long base, limit;
 444         struct pci_bus_region region;
 445         struct resource *res;
 446
 447         res = child->resource[1];
 448         pci_read_config_word(dev, PCI_MEMORY_BASE, &mem_base_lo);
 449         pci_read_config_word(dev, PCI_MEMORY_LIMIT, &mem_limit_lo);
 450         base = ((unsigned long) mem_base_lo & PCI_MEMORY_RANGE_MASK) << 16;
 451         limit = ((unsigned long) mem_limit_lo & PCI_MEMORY_RANGE_MASK) << 16;
 452         if (base <= limit) {
 453                 res->flags = (mem_base_lo & PCI_MEMORY_RANGE_TYPE_MASK) | IORESOURCE_MEM;
 454                 region.start = base;
 455                 region.end = limit + 0xfffff;
 456                 pcibios_bus_to_resource(dev->bus, res, &region);
 457                 pci_info(dev, "  bridge window %pR\n", res);
 458         }
 459 }
 460
 461 static void pci_read_bridge_mmio_pref(struct pci_bus *child)
 462 {
 463         struct pci_dev *dev = child->self;
 464         u16 mem_base_lo, mem_limit_lo;
 465         u64 base64, limit64;
 466         pci_bus_addr_t base, limit;
 467         struct pci_bus_region region;
 468         struct resource *res;
 469
 470         res = child->resource[2];
 471         pci_read_config_word(dev, PCI_PREF_MEMORY_BASE, &mem_base_lo);
 472         pci_read_config_word(dev, PCI_PREF_MEMORY_LIMIT, &mem_limit_lo);
 473         base64 = (mem_base_lo & PCI_PREF_RANGE_MASK) << 16;
 474         limit64 = (mem_limit_lo & PCI_PREF_RANGE_MASK) << 16;
 475
 476         if ((mem_base_lo & PCI_PREF_RANGE_TYPE_MASK) == PCI_PREF_RANGE_TYPE_64) {
 477                 u32 mem_base_hi, mem_limit_hi;
 478
 479                 pci_read_config_dword(dev, PCI_PREF_BASE_UPPER32, &mem_base_hi);
 480                 pci_read_config_dword(dev, PCI_PREF_LIMIT_UPPER32, &mem_limit_hi);
 481
 482                 /*
 483                  * Some bridges set the base > limit by default, and some
 484                  * (broken) BIOSes do not initialize them.  If we find
 485                  * this, just assume they are not being used.
 486                  */
 487                 if (mem_base_hi <= mem_limit_hi) {
 488                         base64 |= (u64) mem_base_hi << 32;
 489                         limit64 |= (u64) mem_limit_hi << 32;
 490                 }
 491         }
 492
 493         base = (pci_bus_addr_t) base64;
 494         limit = (pci_bus_addr_t) limit64;
 495
 496         if (base != base64) {
 497                 pci_err(dev, "can't handle bridge window above 4GB (bus address %#010llx)\n",
 498                         (unsigned long long) base64);
 499                 return;
 500         }
 501
 502         if (base <= limit) {
 503                 res->flags = (mem_base_lo & PCI_PREF_RANGE_TYPE_MASK) |
 504                                          IORESOURCE_MEM | IORESOURCE_PREFETCH;
 505                 if (res->flags & PCI_PREF_RANGE_TYPE_64)
 506                         res->flags |= IORESOURCE_MEM_64;
 507                 region.start = base;
 508                 region.end = limit + 0xfffff;
 509                 pcibios_bus_to_resource(dev->bus, res, &region);
 510                 pci_info(dev, "  bridge window %pR\n", res);
 511         }
 512 }
 513
 514 void pci_read_bridge_bases(struct pci_bus *child)
 515 {
 516         struct pci_dev *dev = child->self;
 517         struct resource *res;
 518         int i;
 519
 520         if (pci_is_root_bus(child))     /* It's a host bus, nothing to read */
 521                 return;
 522
 523         pci_info(dev, "PCI bridge to %pR%s\n",
 524                  &child->busn_res,
 525                  dev->transparent ? " (subtractive decode)" : "");
 526
 527         pci_bus_remove_resources(child);
 528         for (i = 0; i < PCI_BRIDGE_RESOURCE_NUM; i++)
 529                 child->resource[i] = &dev->resource[PCI_BRIDGE_RESOURCES+i];
 530
 531         pci_read_bridge_io(child);
 532         pci_read_bridge_mmio(child);
 533         pci_read_bridge_mmio_pref(child);
 534
 535         if (dev->transparent) {
 536                 pci_bus_for_each_resource(child->parent, res, i) {
 537                         if (res && res->flags) {
 538                                 pci_bus_add_resource(child, res,
 539                                                      PCI_SUBTRACTIVE_DECODE);
 540                                 pci_info(dev, "  bridge window %pR (subtractive decode)\n",
 541                                            res);
 542                         }
 543                 }
 544         }
 545 }
 546
 547 static struct pci_bus *pci_alloc_bus(struct pci_bus *parent)
 548 {
 549         struct pci_bus *b;
 550
 551         b = kzalloc(sizeof(*b), GFP_KERNEL);
 552         if (!b)
 553                 return NULL;
 554
 555         INIT_LIST_HEAD(&b->node);
 556         INIT_LIST_HEAD(&b->children);
 557         INIT_LIST_HEAD(&b->devices);
 558         INIT_LIST_HEAD(&b->slots);
 559         INIT_LIST_HEAD(&b->resources);
 560         b->max_bus_speed = PCI_SPEED_UNKNOWN;
 561         b->cur_bus_speed = PCI_SPEED_UNKNOWN;
 562 #ifdef CONFIG_PCI_DOMAINS_GENERIC
 563         if (parent)
 564                 b->domain_nr = parent->domain_nr;
 565 #endif
 566         return b;
 567 }
 568
 569 static void pci_release_host_bridge_dev(struct device *dev)
 570 {
 571         struct pci_host_bridge *bridge = to_pci_host_bridge(dev);
 572
 573         if (bridge->release_fn)
 574                 bridge->release_fn(bridge);
 575
 576         pci_free_resource_list(&bridge->windows);
 577         pci_free_resource_list(&bridge->dma_ranges);
 578         kfree(bridge);
 579 }
 580
 581 static void pci_init_host_bridge(struct pci_host_bridge *bridge)
 582 {
 583         INIT_LIST_HEAD(&bridge->windows);
 584         INIT_LIST_HEAD(&bridge->dma_ranges);
 585
 586         /*
 587          * We assume we can manage these PCIe features.  Some systems may
 588          * reserve these for use by the platform itself, e.g., an ACPI BIOS
 589          * may implement its own AER handling and use _OSC to prevent the
 590          * OS from interfering.
 591          */
 592         bridge->native_aer = 1;
 593         bridge->native_pcie_hotplug = 1;
 594         bridge->native_shpc_hotplug = 1;
 595         bridge->native_pme = 1;
 596         bridge->native_ltr = 1;
 597         bridge->native_dpc = 1;
 598         bridge->domain_nr = PCI_DOMAIN_NR_NOT_SET;
 599
 600         device_initialize(&bridge->dev);
 601 }
 602
 603 struct pci_host_bridge *pci_alloc_host_bridge(size_t priv)
 604 {
 605         struct pci_host_bridge *bridge;
 606
 607         bridge = kzalloc(sizeof(*bridge) + priv, GFP_KERNEL);
 608         if (!bridge)
 609                 return NULL;
 610
 611         pci_init_host_bridge(bridge);
 612         bridge->dev.release = pci_release_host_bridge_dev;
 613
 614         return bridge;
 615 }
 616 EXPORT_SYMBOL(pci_alloc_host_bridge);
 617
 618 static void devm_pci_alloc_host_bridge_release(void *data)
 619 {
 620         pci_free_host_bridge(data);
 621 }
 622
 623 struct pci_host_bridge *devm_pci_alloc_host_bridge(struct device *dev,
 624                                                    size_t priv)
 625 {
 626         int ret;
 627         struct pci_host_bridge *bridge;
 628
 629         bridge = pci_alloc_host_bridge(priv);
 630         if (!bridge)
 631                 return NULL;
 632
 633         bridge->dev.parent = dev;
 634
 635         ret = devm_add_action_or_reset(dev, devm_pci_alloc_host_bridge_release,
 636                                        bridge);
 637         if (ret)
 638                 return NULL;
 639
 640         ret = devm_of_pci_bridge_init(dev, bridge);
 641         if (ret)
 642                 return NULL;
 643
 644         return bridge;
 645 }
 646 EXPORT_SYMBOL(devm_pci_alloc_host_bridge);
 647
 648 void pci_free_host_bridge(struct pci_host_bridge *bridge)
 649 {
 650         put_device(&bridge->dev);
 651 }
 652 EXPORT_SYMBOL(pci_free_host_bridge);
 653
 654 /* Indexed by PCI_X_SSTATUS_FREQ (secondary bus mode and frequency) */
 655 static const unsigned char pcix_bus_speed[] = {
 656         PCI_SPEED_UNKNOWN,              /* 0 */
 657         PCI_SPEED_66MHz_PCIX,           /* 1 */
 658         PCI_SPEED_100MHz_PCIX,          /* 2 */
 659         PCI_SPEED_133MHz_PCIX,          /* 3 */
 660         PCI_SPEED_UNKNOWN,              /* 4 */
 661         PCI_SPEED_66MHz_PCIX_ECC,       /* 5 */
 662         PCI_SPEED_100MHz_PCIX_ECC,      /* 6 */
 663         PCI_SPEED_133MHz_PCIX_ECC,      /* 7 */
 664         PCI_SPEED_UNKNOWN,              /* 8 */
 665         PCI_SPEED_66MHz_PCIX_266,       /* 9 */
 666         PCI_SPEED_100MHz_PCIX_266,      /* A */
 667         PCI_SPEED_133MHz_PCIX_266,      /* B */
 668         PCI_SPEED_UNKNOWN,              /* C */
 669         PCI_SPEED_66MHz_PCIX_533,       /* D */
 670         PCI_SPEED_100MHz_PCIX_533,      /* E */
 671         PCI_SPEED_133MHz_PCIX_533       /* F */
 672 };
 673
 674 /* Indexed by PCI_EXP_LNKCAP_SLS, PCI_EXP_LNKSTA_CLS */
 675 const unsigned char pcie_link_speed[] = {
 676         PCI_SPEED_UNKNOWN,              /* 0 */
 677         PCIE_SPEED_2_5GT,               /* 1 */
 678         PCIE_SPEED_5_0GT,               /* 2 */
 679         PCIE_SPEED_8_0GT,               /* 3 */
 680         PCIE_SPEED_16_0GT,              /* 4 */
 681         PCIE_SPEED_32_0GT,              /* 5 */
 682         PCIE_SPEED_64_0GT,              /* 6 */
 683         PCI_SPEED_UNKNOWN,              /* 7 */
 684         PCI_SPEED_UNKNOWN,              /* 8 */
 685         PCI_SPEED_UNKNOWN,              /* 9 */
 686         PCI_SPEED_UNKNOWN,              /* A */
 687         PCI_SPEED_UNKNOWN,              /* B */
 688         PCI_SPEED_UNKNOWN,              /* C */
 689         PCI_SPEED_UNKNOWN,              /* D */
 690         PCI_SPEED_UNKNOWN,              /* E */
 691         PCI_SPEED_UNKNOWN               /* F */
 692 };
 693 EXPORT_SYMBOL_GPL(pcie_link_speed);
 694
 695 const char *pci_speed_string(enum pci_bus_speed speed)
 696 {
 697         /* Indexed by the pci_bus_speed enum */
 698         static const char *speed_strings[] = {
 699             "33 MHz PCI",               /* 0x00 */
 700             "66 MHz PCI",               /* 0x01 */
 701             "66 MHz PCI-X",             /* 0x02 */
 702             "100 MHz PCI-X",            /* 0x03 */
 703             "133 MHz PCI-X",            /* 0x04 */
 704             NULL,                       /* 0x05 */
 705             NULL,                       /* 0x06 */
 706             NULL,                       /* 0x07 */
 707             NULL,                       /* 0x08 */
 708             "66 MHz PCI-X 266",         /* 0x09 */
 709             "100 MHz PCI-X 266",        /* 0x0a */
 710             "133 MHz PCI-X 266",        /* 0x0b */
 711             "Unknown AGP",              /* 0x0c */
 712             "1x AGP",                   /* 0x0d */
 713             "2x AGP",                   /* 0x0e */
 714             "4x AGP",                   /* 0x0f */
 715             "8x AGP",                   /* 0x10 */
 716             "66 MHz PCI-X 533",         /* 0x11 */
 717             "100 MHz PCI-X 533",        /* 0x12 */
 718             "133 MHz PCI-X 533",        /* 0x13 */
 719             "2.5 GT/s PCIe",            /* 0x14 */
 720             "5.0 GT/s PCIe",            /* 0x15 */
 721             "8.0 GT/s PCIe",            /* 0x16 */
 722             "16.0 GT/s PCIe",           /* 0x17 */
 723             "32.0 GT/s PCIe",           /* 0x18 */
 724             "64.0 GT/s PCIe",           /* 0x19 */
 725         };
 726
 727         if (speed < ARRAY_SIZE(speed_strings))
 728                 return speed_strings[speed];
 729         return "Unknown";
 730 }
 731 EXPORT_SYMBOL_GPL(pci_speed_string);
 732
 733 void pcie_update_link_speed(struct pci_bus *bus, u16 linksta)
 734 {
 735         bus->cur_bus_speed = pcie_link_speed[linksta & PCI_EXP_LNKSTA_CLS];
 736 }
 737 EXPORT_SYMBOL_GPL(pcie_update_link_speed);
 738
 739 static unsigned char agp_speeds[] = {
 740         AGP_UNKNOWN,
 741         AGP_1X,
 742         AGP_2X,
 743         AGP_4X,
 744         AGP_8X
 745 };
 746
 747 static enum pci_bus_speed agp_speed(int agp3, int agpstat)
 748 {
 749         int index = 0;
 750
 751         if (agpstat & 4)
 752                 index = 3;
 753         else if (agpstat & 2)
 754                 index = 2;
 755         else if (agpstat & 1)
 756                 index = 1;
 757         else
 758                 goto out;
 759
 760         if (agp3) {
 761                 index += 2;
 762                 if (index == 5)
 763                         index = 0;
 764         }
 765
 766  out:
 767         return agp_speeds[index];
 768 }
 769
 770 static void pci_set_bus_speed(struct pci_bus *bus)
 771 {
 772         struct pci_dev *bridge = bus->self;
 773         int pos;
 774
 775         pos = pci_find_capability(bridge, PCI_CAP_ID_AGP);
 776         if (!pos)
 777                 pos = pci_find_capability(bridge, PCI_CAP_ID_AGP3);
 778         if (pos) {
 779                 u32 agpstat, agpcmd;
 780
 781                 pci_read_config_dword(bridge, pos + PCI_AGP_STATUS, &agpstat);
 782                 bus->max_bus_speed = agp_speed(agpstat & 8, agpstat & 7);
 783
 784                 pci_read_config_dword(bridge, pos + PCI_AGP_COMMAND, &agpcmd);
 785                 bus->cur_bus_speed = agp_speed(agpstat & 8, agpcmd & 7);
 786         }
 787
 788         pos = pci_find_capability(bridge, PCI_CAP_ID_PCIX);
 789         if (pos) {
 790                 u16 status;
 791                 enum pci_bus_speed max;
 792
 793                 pci_read_config_word(bridge, pos + PCI_X_BRIDGE_SSTATUS,
 794                                      &status);
 795
 796                 if (status & PCI_X_SSTATUS_533MHZ) {
 797                         max = PCI_SPEED_133MHz_PCIX_533;
 798                 } else if (status & PCI_X_SSTATUS_266MHZ) {
 799                         max = PCI_SPEED_133MHz_PCIX_266;
 800                 } else if (status & PCI_X_SSTATUS_133MHZ) {
 801                         if ((status & PCI_X_SSTATUS_VERS) == PCI_X_SSTATUS_V2)
 802                                 max = PCI_SPEED_133MHz_PCIX_ECC;
 803                         else
 804                                 max = PCI_SPEED_133MHz_PCIX;
 805                 } else {
 806                         max = PCI_SPEED_66MHz_PCIX;
 807                 }
 808
 809                 bus->max_bus_speed = max;
 810                 bus->cur_bus_speed = pcix_bus_speed[
 811                         (status & PCI_X_SSTATUS_FREQ) >> 6];
 812
 813                 return;
 814         }
 815
 816         if (pci_is_pcie(bridge)) {
 817                 u32 linkcap;
 818                 u16 linksta;
 819
 820                 pcie_capability_read_dword(bridge, PCI_EXP_LNKCAP, &linkcap);
 821                 bus->max_bus_speed = pcie_link_speed[linkcap & PCI_EXP_LNKCAP_SLS];
 822                 bridge->link_active_reporting = !!(linkcap & PCI_EXP_LNKCAP_DLLLARC);
 823
 824                 pcie_capability_read_word(bridge, PCI_EXP_LNKSTA, &linksta);
 825                 pcie_update_link_speed(bus, linksta);
 826         }
 827 }
 828
 829 static struct irq_domain *pci_host_bridge_msi_domain(struct pci_bus *bus)
 830 {
 831         struct irq_domain *d;
 832
 833         /* If the host bridge driver sets a MSI domain of the bridge, use it */
 834         d = dev_get_msi_domain(bus->bridge);
 835
 836         /*
 837          * Any firmware interface that can resolve the msi_domain
 838          * should be called from here.
 839          */
 840         if (!d)
 841                 d = pci_host_bridge_of_msi_domain(bus);
 842         if (!d)
 843                 d = pci_host_bridge_acpi_msi_domain(bus);
 844
 845 #ifdef CONFIG_PCI_MSI_IRQ_DOMAIN
 846         /*
 847          * If no IRQ domain was found via the OF tree, try looking it up
 848          * directly through the fwnode_handle.
 849          */
 850         if (!d) {
 851                 struct fwnode_handle *fwnode = pci_root_bus_fwnode(bus);
 852
 853                 if (fwnode)
 854                         d = irq_find_matching_fwnode(fwnode,
 855                                                      DOMAIN_BUS_PCI_MSI);
 856         }
 857 #endif
 858
 859         return d;
 860 }
 861
 862 static void pci_set_bus_msi_domain(struct pci_bus *bus)
 863 {
 864         struct irq_domain *d;
 865         struct pci_bus *b;
 866
 867         /*
 868          * The bus can be a root bus, a subordinate bus, or a virtual bus
 869          * created by an SR-IOV device.  Walk up to the first bridge device
 870          * found or derive the domain from the host bridge.
 871          */
 872         for (b = bus, d = NULL; !d && !pci_is_root_bus(b); b = b->parent) {
 873                 if (b->self)
 874                         d = dev_get_msi_domain(&b->self->dev);
 875         }
 876
 877         if (!d)
 878                 d = pci_host_bridge_msi_domain(b);
 879
 880         dev_set_msi_domain(&bus->dev, d);
 881 }
 882
 883 static int pci_register_host_bridge(struct pci_host_bridge *bridge)
 884 {
 885         struct device *parent = bridge->dev.parent;
 886         struct resource_entry *window, *next, *n;
 887         struct pci_bus *bus, *b;
 888         resource_size_t offset, next_offset;
 889         LIST_HEAD(resources);
 890         struct resource *res, *next_res;
 891         char addr[64], *fmt;
 892         const char *name;
 893         int err;
 894
 895         bus = pci_alloc_bus(NULL);
 896         if (!bus)
 897                 return -ENOMEM;
 898
 899         bridge->bus = bus;
 900
 901         /* Temporarily move resources off the list */
 902         list_splice_init(&bridge->windows, &resources);
 903         bus->sysdata = bridge->sysdata;
 904         bus->ops = bridge->ops;
 905         bus->number = bus->busn_res.start = bridge->busnr;
 906 #ifdef CONFIG_PCI_DOMAINS_GENERIC
 907         if (bridge->domain_nr == PCI_DOMAIN_NR_NOT_SET)
 908                 bus->domain_nr = pci_bus_find_domain_nr(bus, parent);
 909         else
 910                 bus->domain_nr = bridge->domain_nr;
 911 #endif
 912
 913         b = pci_find_bus(pci_domain_nr(bus), bridge->busnr);
 914         if (b) {
 915                 /* Ignore it if we already got here via a different bridge */
 916                 dev_dbg(&b->dev, "bus already known\n");
 917                 err = -EEXIST;
 918                 goto free;
 919         }
 920
 921         dev_set_name(&bridge->dev, "pci%04x:%02x", pci_domain_nr(bus),
 922                      bridge->busnr);
 923
 924         err = pcibios_root_bridge_prepare(bridge);
 925         if (err)
 926                 goto free;
 927
 928         err = device_add(&bridge->dev);
 929         if (err) {
 930                 put_device(&bridge->dev);
 931                 goto free;
 932         }
 933         bus->bridge = get_device(&bridge->dev);
 934         device_enable_async_suspend(bus->bridge);
 935         pci_set_bus_of_node(bus);
 936         pci_set_bus_msi_domain(bus);
 937         if (bridge->msi_domain && !dev_get_msi_domain(&bus->dev) &&
 938             !pci_host_of_has_msi_map(parent))
 939                 bus->bus_flags |= PCI_BUS_FLAGS_NO_MSI;
 940
 941         if (!parent)
 942                 set_dev_node(bus->bridge, pcibus_to_node(bus));
 943
 944         bus->dev.class = &pcibus_class;
 945         bus->dev.parent = bus->bridge;
 946
 947         dev_set_name(&bus->dev, "%04x:%02x", pci_domain_nr(bus), bus->number);
 948         name = dev_name(&bus->dev);
 949
 950         err = device_register(&bus->dev);
 951         if (err)
 952                 goto unregister;
 953
 954         pcibios_add_bus(bus);
 955
 956         if (bus->ops->add_bus) {
 957                 err = bus->ops->add_bus(bus);
 958                 if (WARN_ON(err < 0))
 959                         dev_err(&bus->dev, "failed to add bus: %d\n", err);
 960         }
 961
 962         /* Create legacy_io and legacy_mem files for this bus */
 963         pci_create_legacy_files(bus);
 964
 965         if (parent)
 966                 dev_info(parent, "PCI host bridge to bus %s\n", name);
 967         else
 968                 pr_info("PCI host bridge to bus %s\n", name);
 969
 970         if (nr_node_ids > 1 && pcibus_to_node(bus) == NUMA_NO_NODE)
 971                 dev_warn(&bus->dev, "Unknown NUMA node; performance will be reduced\n");
 972
 973         /* Coalesce contiguous windows */
 974         resource_list_for_each_entry_safe(window, n, &resources) {
 975                 if (list_is_last(&window->node, &resources))
 976                         break;
 977
 978                 next = list_next_entry(window, node);
 979                 offset = window->offset;
 980                 res = window->res;
 981                 next_offset = next->offset;
 982                 next_res = next->res;
 983
 984                 if (res->flags != next_res->flags || offset != next_offset)
 985                         continue;
 986
 987                 if (res->end + 1 == next_res->start) {
 988                         next_res->start = res->start;
 989                         res->flags = res->start = res->end = 0;
 990                 }
 991         }
 992
 993         /* Add initial resources to the bus */
 994         resource_list_for_each_entry_safe(window, n, &resources) {
 995                 offset = window->offset;
 996                 res = window->res;
 997                 if (!res->end)
 998                         continue;
 999
1000                 list_move_tail(&window->node, &bridge->windows);
1001
1002                 if (res->flags & IORESOURCE_BUS)
1003                         pci_bus_insert_busn_res(bus, bus->number, res->end);
1004                 else
1005                         pci_bus_add_resource(bus, res, 0);
1006
1007                 if (offset) {
1008                         if (resource_type(res) == IORESOURCE_IO)
1009                                 fmt = " (bus address [%#06llx-%#06llx])";
1010                         else
1011                                 fmt = " (bus address [%#010llx-%#010llx])";
1012
1013                         snprintf(addr, sizeof(addr), fmt,
1014                                  (unsigned long long)(res->start - offset),
1015                                  (unsigned long long)(res->end - offset));
1016                 } else
1017                         addr[0] = '\0';
1018
1019                 dev_info(&bus->dev, "root bus resource %pR%s\n", res, addr);
1020         }
1021
1022         down_write(&pci_bus_sem);
1023         list_add_tail(&bus->node, &pci_root_buses);
1024         up_write(&pci_bus_sem);
1025
1026         return 0;
1027
1028 unregister:
1029         put_device(&bridge->dev);
1030         device_del(&bridge->dev);
1031
1032 free:
1033         kfree(bus);
1034         return err;
1035 }
1036
1037 static bool pci_bridge_child_ext_cfg_accessible(struct pci_dev *bridge)
1038 {
1039         int pos;
1040         u32 status;
1041
1042         /*
1043          * If extended config space isn't accessible on a bridge's primary
1044          * bus, we certainly can't access it on the secondary bus.
1045          */
1046         if (bridge->bus->bus_flags & PCI_BUS_FLAGS_NO_EXTCFG)
1047                 return false;
1048
1049         /*
1050          * PCIe Root Ports and switch ports are PCIe on both sides, so if
1051          * extended config space is accessible on the primary, it's also
1052          * accessible on the secondary.
1053          */
1054         if (pci_is_pcie(bridge) &&
1055             (pci_pcie_type(bridge) == PCI_EXP_TYPE_ROOT_PORT ||
1056              pci_pcie_type(bridge) == PCI_EXP_TYPE_UPSTREAM ||
1057              pci_pcie_type(bridge) == PCI_EXP_TYPE_DOWNSTREAM))
1058                 return true;
1059
1060         /*
1061          * For the other bridge types:
1062          *   - PCI-to-PCI bridges
1063          *   - PCIe-to-PCI/PCI-X forward bridges
1064          *   - PCI/PCI-X-to-PCIe reverse bridges
1065          * extended config space on the secondary side is only accessible
1066          * if the bridge supports PCI-X Mode 2.
1067          */
1068         pos = pci_find_capability(bridge, PCI_CAP_ID_PCIX);
1069         if (!pos)
1070                 return false;
1071
1072         pci_read_config_dword(bridge, pos + PCI_X_STATUS, &status);
1073         return status & (PCI_X_STATUS_266MHZ | PCI_X_STATUS_533MHZ);
1074 }
1075
1076 static struct pci_bus *pci_alloc_child_bus(struct pci_bus *parent,
1077                                            struct pci_dev *bridge, int busnr)
1078 {
1079         struct pci_bus *child;
1080         struct pci_host_bridge *host;
1081         int i;
1082         int ret;
1083
1084         /* Allocate a new bus and inherit stuff from the parent */
1085         child = pci_alloc_bus(parent);
1086         if (!child)
1087                 return NULL;
1088
1089         child->parent = parent;
1090         child->sysdata = parent->sysdata;
1091         child->bus_flags = parent->bus_flags;
1092
1093         host = pci_find_host_bridge(parent);
1094         if (host->child_ops)
1095                 child->ops = host->child_ops;
1096         else
1097                 child->ops = parent->ops;
1098
1099         /*
1100          * Initialize some portions of the bus device, but don't register
1101          * it now as the parent is not properly set up yet.
1102          */
1103         child->dev.class = &pcibus_class;
1104         dev_set_name(&child->dev, "%04x:%02x", pci_domain_nr(child), busnr);
1105
1106         /* Set up the primary, secondary and subordinate bus numbers */
1107         child->number = child->busn_res.start = busnr;
1108         child->primary = parent->busn_res.start;
1109         child->busn_res.end = 0xff;
1110
1111         if (!bridge) {
1112                 child->dev.parent = parent->bridge;
1113                 goto add_dev;
1114         }
1115
1116         child->self = bridge;
1117         child->bridge = get_device(&bridge->dev);
1118         child->dev.parent = child->bridge;
1119         pci_set_bus_of_node(child);
1120         pci_set_bus_speed(child);
1121
1122         /*
1123          * Check whether extended config space is accessible on the child
1124          * bus.  Note that we currently assume it is always accessible on
1125          * the root bus.
1126          */
1127         if (!pci_bridge_child_ext_cfg_accessible(bridge)) {
1128                 child->bus_flags |= PCI_BUS_FLAGS_NO_EXTCFG;
1129                 pci_info(child, "extended config space not accessible\n");
1130         }
1131
1132         /* Set up default resource pointers and names */
1133         for (i = 0; i < PCI_BRIDGE_RESOURCE_NUM; i++) {
1134                 child->resource[i] = &bridge->resource[PCI_BRIDGE_RESOURCES+i];
1135                 child->resource[i]->name = child->name;
1136         }
1137         bridge->subordinate = child;
1138
1139 add_dev:
1140         pci_set_bus_msi_domain(child);
1141         ret = device_register(&child->dev);
1142         WARN_ON(ret < 0);
1143
1144         pcibios_add_bus(child);
1145
1146         if (child->ops->add_bus) {
1147                 ret = child->ops->add_bus(child);
1148                 if (WARN_ON(ret < 0))
1149                         dev_err(&child->dev, "failed to add bus: %d\n", ret);
1150         }
1151
1152         /* Create legacy_io and legacy_mem files for this bus */
1153         pci_create_legacy_files(child);
1154
1155         return child;
1156 }
1157
1158 struct pci_bus *pci_add_new_bus(struct pci_bus *parent, struct pci_dev *dev,
1159                                 int busnr)
1160 {
1161         struct pci_bus *child;
1162
1163         child = pci_alloc_child_bus(parent, dev, busnr);
1164         if (child) {
1165                 down_write(&pci_bus_sem);
1166                 list_add_tail(&child->node, &parent->children);
1167                 up_write(&pci_bus_sem);
1168         }
1169         return child;
1170 }
1171 EXPORT_SYMBOL(pci_add_new_bus);
1172
1173 static void pci_enable_crs(struct pci_dev *pdev)
1174 {
1175         u16 root_cap = 0;
1176
1177         /* Enable CRS Software Visibility if supported */
1178         pcie_capability_read_word(pdev, PCI_EXP_RTCAP, &root_cap);
1179         if (root_cap & PCI_EXP_RTCAP_CRSVIS)
1180                 pcie_capability_set_word(pdev, PCI_EXP_RTCTL,
1181                                          PCI_EXP_RTCTL_CRSSVE);
1182 }
1183
1184 static unsigned int pci_scan_child_bus_extend(struct pci_bus *bus,
1185                                               unsigned int available_buses);
1186 /**
1187  * pci_ea_fixed_busnrs() - Read fixed Secondary and Subordinate bus
1188  * numbers from EA capability.
1189  * @dev: Bridge
1190  * @sec: updated with secondary bus number from EA
1191  * @sub: updated with subordinate bus number from EA
1192  *
1193  * If @dev is a bridge with EA capability that specifies valid secondary
1194  * and subordinate bus numbers, return true with the bus numbers in @sec
1195  * and @sub.  Otherwise return false.
1196  */
1197 static bool pci_ea_fixed_busnrs(struct pci_dev *dev, u8 *sec, u8 *sub)
1198 {
1199         int ea, offset;
1200         u32 dw;
1201         u8 ea_sec, ea_sub;
1202
1203         if (dev->hdr_type != PCI_HEADER_TYPE_BRIDGE)
1204                 return false;
1205
1206         /* find PCI EA capability in list */
1207         ea = pci_find_capability(dev, PCI_CAP_ID_EA);
1208         if (!ea)
1209                 return false;
1210
1211         offset = ea + PCI_EA_FIRST_ENT;
1212         pci_read_config_dword(dev, offset, &dw);
1213         ea_sec =  dw & PCI_EA_SEC_BUS_MASK;
1214         ea_sub = (dw & PCI_EA_SUB_BUS_MASK) >> PCI_EA_SUB_BUS_SHIFT;
1215         if (ea_sec  == 0 || ea_sub < ea_sec)
1216                 return false;
1217
1218         *sec = ea_sec;
1219         *sub = ea_sub;
1220         return true;
1221 }
1222
1223 /*
1224  * pci_scan_bridge_extend() - Scan buses behind a bridge
1225  * @bus: Parent bus the bridge is on
1226  * @dev: Bridge itself
1227  * @max: Starting subordinate number of buses behind this bridge
1228  * @available_buses: Total number of buses available for this bridge and
1229  *                   the devices below. After the minimal bus space has
1230  *                   been allocated the remaining buses will be
1231  *                   distributed equally between hotplug-capable bridges.
1232  * @pass: Either %0 (scan already configured bridges) or %1 (scan bridges
1233  *        that need to be reconfigured.
1234  *
1235  * If it's a bridge, configure it and scan the bus behind it.
1236  * For CardBus bridges, we don't scan behind as the devices will
1237  * be handled by the bridge driver itself.
1238  *
1239  * We need to process bridges in two passes -- first we scan those
1240  * already configured by the BIOS and after we are done with all of
1241  * them, we proceed to assigning numbers to the remaining buses in
1242  * order to avoid overlaps between old and new bus numbers.
1243  *
1244  * Return: New subordinate number covering all buses behind this bridge.
1245  */
1246 static int pci_scan_bridge_extend(struct pci_bus *bus, struct pci_dev *dev,
1247                                   int max, unsigned int available_buses,
1248                                   int pass)
1249 {
1250         struct pci_bus *child;
1251         int is_cardbus = (dev->hdr_type == PCI_HEADER_TYPE_CARDBUS);
1252         u32 buses, i, j = 0;
1253         u16 bctl;
1254         u8 primary, secondary, subordinate;
1255         int broken = 0;
1256         bool fixed_buses;
1257         u8 fixed_sec, fixed_sub;
1258         int next_busnr;
1259
1260         /*
1261          * Make sure the bridge is powered on to be able to access config
1262          * space of devices below it.
1263          */
1264         pm_runtime_get_sync(&dev->dev);
1265
1266         pci_read_config_dword(dev, PCI_PRIMARY_BUS, &buses);
1267         primary = buses & 0xFF;
1268         secondary = (buses >> 8) & 0xFF;
1269         subordinate = (buses >> 16) & 0xFF;
1270
1271         pci_dbg(dev, "scanning [bus %02x-%02x] behind bridge, pass %d\n",
1272                 secondary, subordinate, pass);
1273
1274         if (!primary && (primary != bus->number) && secondary && subordinate) {
1275                 pci_warn(dev, "Primary bus is hard wired to 0\n");
1276                 primary = bus->number;
1277         }
1278
1279         /* Check if setup is sensible at all */
1280         if (!pass &&
1281             (primary != bus->number || secondary <= bus->number ||
1282              secondary > subordinate)) {
1283                 pci_info(dev, "bridge configuration invalid ([bus %02x-%02x]), reconfiguring\n",
1284                          secondary, subordinate);
1285                 broken = 1;
1286         }
1287
1288         /*
1289          * Disable Master-Abort Mode during probing to avoid reporting of
1290          * bus errors in some architectures.
1291          */
1292         pci_read_config_word(dev, PCI_BRIDGE_CONTROL, &bctl);
1293         pci_write_config_word(dev, PCI_BRIDGE_CONTROL,
1294                               bctl & ~PCI_BRIDGE_CTL_MASTER_ABORT);
1295
1296         pci_enable_crs(dev);
1297
1298         if ((secondary || subordinate) && !pcibios_assign_all_busses() &&
1299             !is_cardbus && !broken) {
1300                 unsigned int cmax;
1301
1302                 /*
1303                  * Bus already configured by firmware, process it in the
1304                  * first pass and just note the configuration.
1305                  */
1306                 if (pass)
1307                         goto out;
1308
1309                 /*
1310                  * The bus might already exist for two reasons: Either we
1311                  * are rescanning the bus or the bus is reachable through
1312                  * more than one bridge. The second case can happen with
1313                  * the i450NX chipset.
1314                  */
1315                 child = pci_find_bus(pci_domain_nr(bus), secondary);
1316                 if (!child) {
1317                         child = pci_add_new_bus(bus, dev, secondary);
1318                         if (!child)
1319                                 goto out;
1320                         child->primary = primary;
1321                         pci_bus_insert_busn_res(child, secondary, subordinate);
1322                         child->bridge_ctl = bctl;
1323                 }
1324
1325                 cmax = pci_scan_child_bus(child);
1326                 if (cmax > subordinate)
1327                         pci_warn(dev, "bridge has subordinate %02x but max busn %02x\n",
1328                                  subordinate, cmax);
1329
1330                 /* Subordinate should equal child->busn_res.end */
1331                 if (subordinate > max)
1332                         max = subordinate;
1333         } else {
1334
1335                 /*
1336                  * We need to assign a number to this bus which we always
1337                  * do in the second pass.
1338                  */
1339                 if (!pass) {
1340                         if (pcibios_assign_all_busses() || broken || is_cardbus)
1341
1342                                 /*
1343                                  * Temporarily disable forwarding of the
1344                                  * configuration cycles on all bridges in
1345                                  * this bus segment to avoid possible
1346                                  * conflicts in the second pass between two
1347                                  * bridges programmed with overlapping bus
1348                                  * ranges.
1349                                  */
1350                                 pci_write_config_dword(dev, PCI_PRIMARY_BUS,
1351                                                        buses & ~0xffffff);
1352                         goto out;
1353                 }
1354
1355                 /* Clear errors */
1356                 pci_write_config_word(dev, PCI_STATUS, 0xffff);
1357
1358                 /* Read bus numbers from EA Capability (if present) */
1359                 fixed_buses = pci_ea_fixed_busnrs(dev, &fixed_sec, &fixed_sub);
1360                 if (fixed_buses)
1361                         next_busnr = fixed_sec;
1362                 else
1363                         next_busnr = max + 1;
1364
1365                 /*
1366                  * Prevent assigning a bus number that already exists.
1367                  * This can happen when a bridge is hot-plugged, so in this
1368                  * case we only re-scan this bus.
1369                  */
1370                 child = pci_find_bus(pci_domain_nr(bus), next_busnr);
1371                 if (!child) {
1372                         child = pci_add_new_bus(bus, dev, next_busnr);
1373                         if (!child)
1374                                 goto out;
1375                         pci_bus_insert_busn_res(child, next_busnr,
1376                                                 bus->busn_res.end);
1377                 }
1378                 max++;
1379                 if (available_buses)
1380                         available_buses--;
1381
1382                 buses = (buses & 0xff000000)
1383                       | ((unsigned int)(child->primary)     <<  0)
1384                       | ((unsigned int)(child->busn_res.start)   <<  8)
1385                       | ((unsigned int)(child->busn_res.end) << 16);
1386
1387                 /*
1388                  * yenta.c forces a secondary latency timer of 176.
1389                  * Copy that behaviour here.
1390                  */
1391                 if (is_cardbus) {
1392                         buses &= ~0xff000000;
1393                         buses |= CARDBUS_LATENCY_TIMER << 24;
1394                 }
1395
1396                 /* We need to blast all three values with a single write */
1397                 pci_write_config_dword(dev, PCI_PRIMARY_BUS, buses);
1398
1399                 if (!is_cardbus) {
1400                         child->bridge_ctl = bctl;
1401                         max = pci_scan_child_bus_extend(child, available_buses);
1402                 } else {
1403
1404                         /*
1405                          * For CardBus bridges, we leave 4 bus numbers as
1406                          * cards with a PCI-to-PCI bridge can be inserted
1407                          * later.
1408                          */
1409                         for (i = 0; i < CARDBUS_RESERVE_BUSNR; i++) {
1410                                 struct pci_bus *parent = bus;
1411                                 if (pci_find_bus(pci_domain_nr(bus),
1412                                                         max+i+1))
1413                                         break;
1414                                 while (parent->parent) {
1415                                         if ((!pcibios_assign_all_busses()) &&
1416                                             (parent->busn_res.end > max) &&
1417                                             (parent->busn_res.end <= max+i)) {
1418                                                 j = 1;
1419                                         }
1420                                         parent = parent->parent;
1421                                 }
1422                                 if (j) {
1423
1424                                         /*
1425                                          * Often, there are two CardBus
1426                                          * bridges -- try to leave one
1427                                          * valid bus number for each one.
1428                                          */
1429                                         i /= 2;
1430                                         break;
1431                                 }
1432                         }
1433                         max += i;
1434                 }
1435
1436                 /*
1437                  * Set subordinate bus number to its real value.
1438                  * If fixed subordinate bus number exists from EA
1439                  * capability then use it.
1440                  */
1441                 if (fixed_buses)
1442                         max = fixed_sub;
1443                 pci_bus_update_busn_res_end(child, max);
1444                 pci_write_config_byte(dev, PCI_SUBORDINATE_BUS, max);
1445         }
1446
1447         sprintf(child->name,
1448                 (is_cardbus ? "PCI CardBus %04x:%02x" : "PCI Bus %04x:%02x"),
1449                 pci_domain_nr(bus), child->number);
1450
1451         /* Check that all devices are accessible */
1452         while (bus->parent) {
1453                 if ((child->busn_res.end > bus->busn_res.end) ||
1454                     (child->number > bus->busn_res.end) ||
1455                     (child->number < bus->number) ||
1456                     (child->busn_res.end < bus->number)) {
1457                         dev_info(&dev->dev, "devices behind bridge are unusable because %pR cannot be assigned for them\n",
1458                                  &child->busn_res);
1459                         break;
1460                 }
1461                 bus = bus->parent;
1462         }
1463
1464 out:
1465         pci_write_config_word(dev, PCI_BRIDGE_CONTROL, bctl);
1466
1467         pm_runtime_put(&dev->dev);
1468
1469         return max;
1470 }
1471
1472 /*
1473  * pci_scan_bridge() - Scan buses behind a bridge
1474  * @bus: Parent bus the bridge is on
1475  * @dev: Bridge itself
1476  * @max: Starting subordinate number of buses behind this bridge
1477  * @pass: Either %0 (scan already configured bridges) or %1 (scan bridges
1478  *        that need to be reconfigured.
1479  *
1480  * If it's a bridge, configure it and scan the bus behind it.
1481  * For CardBus bridges, we don't scan behind as the devices will
1482  * be handled by the bridge driver itself.
1483  *
1484  * We need to process bridges in two passes -- first we scan those
1485  * already configured by the BIOS and after we are done with all of
1486  * them, we proceed to assigning numbers to the remaining buses in
1487  * order to avoid overlaps between old and new bus numbers.
1488  *
1489  * Return: New subordinate number covering all buses behind this bridge.
1490  */
1491 int pci_scan_bridge(struct pci_bus *bus, struct pci_dev *dev, int max, int pass)
1492 {
1493         return pci_scan_bridge_extend(bus, dev, max, 0, pass);
1494 }
1495 EXPORT_SYMBOL(pci_scan_bridge);
1496
1497 /*
1498  * Read interrupt line and base address registers.
1499  * The architecture-dependent code can tweak these, of course.
1500  */
1501 static void pci_read_irq(struct pci_dev *dev)
1502 {
1503         unsigned char irq;
1504
1505         /* VFs are not allowed to use INTx, so skip the config reads */
1506         if (dev->is_virtfn) {
1507                 dev->pin = 0;
1508                 dev->irq = 0;
1509                 return;
1510         }
1511
1512         pci_read_config_byte(dev, PCI_INTERRUPT_PIN, &irq);
1513         dev->pin = irq;
1514         if (irq)
1515                 pci_read_config_byte(dev, PCI_INTERRUPT_LINE, &irq);
1516         dev->irq = irq;
1517 }
1518
1519 void set_pcie_port_type(struct pci_dev *pdev)
1520 {
1521         int pos;
1522         u16 reg16;
1523         int type;
1524         struct pci_dev *parent;
1525
1526         pos = pci_find_capability(pdev, PCI_CAP_ID_EXP);
1527         if (!pos)
1528                 return;
1529
1530         pdev->pcie_cap = pos;
1531         pci_read_config_word(pdev, pos + PCI_EXP_FLAGS, &reg16);
1532         pdev->pcie_flags_reg = reg16;
1533         pci_read_config_dword(pdev, pos + PCI_EXP_DEVCAP, &pdev->devcap);
1534         pdev->pcie_mpss = FIELD_GET(PCI_EXP_DEVCAP_PAYLOAD, pdev->devcap);
1535
1536         parent = pci_upstream_bridge(pdev);
1537         if (!parent)
1538                 return;
1539
1540         /*
1541          * Some systems do not identify their upstream/downstream ports
1542          * correctly so detect impossible configurations here and correct
1543          * the port type accordingly.
1544          */
1545         type = pci_pcie_type(pdev);
1546         if (type == PCI_EXP_TYPE_DOWNSTREAM) {
1547                 /*
1548                  * If pdev claims to be downstream port but the parent
1549                  * device is also downstream port assume pdev is actually
1550                  * upstream port.
1551                  */
1552                 if (pcie_downstream_port(parent)) {
1553                         pci_info(pdev, "claims to be downstream port but is acting as upstream port, correcting type\n");
1554                         pdev->pcie_flags_reg &= ~PCI_EXP_FLAGS_TYPE;
1555                         pdev->pcie_flags_reg |= PCI_EXP_TYPE_UPSTREAM;
1556                 }
1557         } else if (type == PCI_EXP_TYPE_UPSTREAM) {
1558                 /*
1559                  * If pdev claims to be upstream port but the parent
1560                  * device is also upstream port assume pdev is actually
1561                  * downstream port.
1562                  */
1563                 if (pci_pcie_type(parent) == PCI_EXP_TYPE_UPSTREAM) {
1564                         pci_info(pdev, "claims to be upstream port but is acting as downstream port, correcting type\n");
1565                         pdev->pcie_flags_reg &= ~PCI_EXP_FLAGS_TYPE;
1566                         pdev->pcie_flags_reg |= PCI_EXP_TYPE_DOWNSTREAM;
1567                 }
1568         }
1569 }
1570
1571 void set_pcie_hotplug_bridge(struct pci_dev *pdev)
1572 {
1573         u32 reg32;
1574
1575         pcie_capability_read_dword(pdev, PCI_EXP_SLTCAP, &reg32);
1576         if (reg32 & PCI_EXP_SLTCAP_HPC)
1577                 pdev->is_hotplug_bridge = 1;
1578 }
1579
1580 static void set_pcie_thunderbolt(struct pci_dev *dev)
1581 {
1582         int vsec = 0;
1583         u32 header;
1584
1585         while ((vsec = pci_find_next_ext_capability(dev, vsec,
1586                                                     PCI_EXT_CAP_ID_VNDR))) {
1587                 pci_read_config_dword(dev, vsec + PCI_VNDR_HEADER, &header);
1588
1589                 /* Is the device part of a Thunderbolt controller? */
1590                 if (dev->vendor == PCI_VENDOR_ID_INTEL &&
1591                     PCI_VNDR_HEADER_ID(header) == PCI_VSEC_ID_INTEL_TBT) {
1592                         dev->is_thunderbolt = 1;
1593                         return;
1594                 }
1595         }
1596 }
1597
1598 static void set_pcie_untrusted(struct pci_dev *dev)
1599 {
1600         struct pci_dev *parent;
1601
1602         /*
1603          * If the upstream bridge is untrusted we treat this device
1604          * untrusted as well.
1605          */
1606         parent = pci_upstream_bridge(dev);
1607         if (parent && (parent->untrusted || parent->external_facing))
1608                 dev->untrusted = true;
1609 }
1610
1611 static void pci_set_removable(struct pci_dev *dev)
1612 {
1613         struct pci_dev *parent = pci_upstream_bridge(dev);
1614
1615         /*
1616          * We (only) consider everything downstream from an external_facing
1617          * device to be removable by the user. We're mainly concerned with
1618          * consumer platforms with user accessible thunderbolt ports that are
1619          * vulnerable to DMA attacks, and we expect those ports to be marked by
1620          * the firmware as external_facing. Devices in traditional hotplug
1621          * slots can technically be removed, but the expectation is that unless
1622          * the port is marked with external_facing, such devices are less
1623          * accessible to user / may not be removed by end user, and thus not
1624          * exposed as "removable" to userspace.
1625          */
1626         if (parent &&
1627             (parent->external_facing || dev_is_removable(&parent->dev)))
1628                 dev_set_removable(&dev->dev, DEVICE_REMOVABLE);
1629 }
1630
1631 /**
1632  * pci_ext_cfg_is_aliased - Is ext config space just an alias of std config?
1633  * @dev: PCI device
1634  *
1635  * PCI Express to PCI/PCI-X Bridge Specification, rev 1.0, 4.1.4 says that
1636  * when forwarding a type1 configuration request the bridge must check that
1637  * the extended register address field is zero.  The bridge is not permitted
1638  * to forward the transactions and must handle it as an Unsupported Request.
1639  * Some bridges do not follow this rule and simply drop the extended register
1640  * bits, resulting in the standard config space being aliased, every 256
1641  * bytes across the entire configuration space.  Test for this condition by
1642  * comparing the first dword of each potential alias to the vendor/device ID.
1643  * Known offenders:
1644  *   ASM1083/1085 PCIe-to-PCI Reversible Bridge (1b21:1080, rev 01 & 03)
1645  *   AMD/ATI SBx00 PCI to PCI Bridge (1002:4384, rev 40)
1646  */
1647 static bool pci_ext_cfg_is_aliased(struct pci_dev *dev)
1648 {
1649 #ifdef CONFIG_PCI_QUIRKS
1650         int pos;
1651         u32 header, tmp;
1652
1653         pci_read_config_dword(dev, PCI_VENDOR_ID, &header);
1654
1655         for (pos = PCI_CFG_SPACE_SIZE;
1656              pos < PCI_CFG_SPACE_EXP_SIZE; pos += PCI_CFG_SPACE_SIZE) {
1657                 if (pci_read_config_dword(dev, pos, &tmp) != PCIBIOS_SUCCESSFUL
1658                     || header != tmp)
1659                         return false;
1660         }
1661
1662         return true;
1663 #else
1664         return false;
1665 #endif
1666 }
1667
1668 /**
1669  * pci_cfg_space_size_ext - Get the configuration space size of the PCI device
1670  * @dev: PCI device
1671  *
1672  * Regular PCI devices have 256 bytes, but PCI-X 2 and PCI Express devices
1673  * have 4096 bytes.  Even if the device is capable, that doesn't mean we can
1674  * access it.  Maybe we don't have a way to generate extended config space
1675  * accesses, or the device is behind a reverse Express bridge.  So we try
1676  * reading the dword at 0x100 which must either be 0 or a valid extended
1677  * capability header.
1678  */
1679 static int pci_cfg_space_size_ext(struct pci_dev *dev)
1680 {
1681         u32 status;
1682         int pos = PCI_CFG_SPACE_SIZE;
1683
1684         if (pci_read_config_dword(dev, pos, &status) != PCIBIOS_SUCCESSFUL)
1685                 return PCI_CFG_SPACE_SIZE;
1686         if (status == 0xffffffff || pci_ext_cfg_is_aliased(dev))
1687                 return PCI_CFG_SPACE_SIZE;
1688
1689         return PCI_CFG_SPACE_EXP_SIZE;
1690 }
1691
1692 int pci_cfg_space_size(struct pci_dev *dev)
1693 {
1694         int pos;
1695         u32 status;
1696         u16 class;
1697
1698 #ifdef CONFIG_PCI_IOV
1699         /*
1700          * Per the SR-IOV specification (rev 1.1, sec 3.5), VFs are required to
1701          * implement a PCIe capability and therefore must implement extended
1702          * config space.  We can skip the NO_EXTCFG test below and the
1703          * reachability/aliasing test in pci_cfg_space_size_ext() by virtue of
1704          * the fact that the SR-IOV capability on the PF resides in extended
1705          * config space and must be accessible and non-aliased to have enabled
1706          * support for this VF.  This is a micro performance optimization for
1707          * systems supporting many VFs.
1708          */
1709         if (dev->is_virtfn)
1710                 return PCI_CFG_SPACE_EXP_SIZE;
1711 #endif
1712
1713         if (dev->bus->bus_flags & PCI_BUS_FLAGS_NO_EXTCFG)
1714                 return PCI_CFG_SPACE_SIZE;
1715
1716         class = dev->class >> 8;
1717         if (class == PCI_CLASS_BRIDGE_HOST)
1718                 return pci_cfg_space_size_ext(dev);
1719
1720         if (pci_is_pcie(dev))
1721                 return pci_cfg_space_size_ext(dev);
1722
1723         pos = pci_find_capability(dev, PCI_CAP_ID_PCIX);
1724         if (!pos)
1725                 return PCI_CFG_SPACE_SIZE;
1726
1727         pci_read_config_dword(dev, pos + PCI_X_STATUS, &status);
1728         if (status & (PCI_X_STATUS_266MHZ | PCI_X_STATUS_533MHZ))
1729                 return pci_cfg_space_size_ext(dev);
1730
1731         return PCI_CFG_SPACE_SIZE;
1732 }
1733
1734 static u32 pci_class(struct pci_dev *dev)
1735 {
1736         u32 class;
1737
1738 #ifdef CONFIG_PCI_IOV
1739         if (dev->is_virtfn)
1740                 return dev->physfn->sriov->class;
1741 #endif
1742         pci_read_config_dword(dev, PCI_CLASS_REVISION, &class);
1743         return class;
1744 }
1745
1746 static void pci_subsystem_ids(struct pci_dev *dev, u16 *vendor, u16 *device)
1747 {
1748 #ifdef CONFIG_PCI_IOV
1749         if (dev->is_virtfn) {
1750                 *vendor = dev->physfn->sriov->subsystem_vendor;
1751                 *device = dev->physfn->sriov->subsystem_device;
1752                 return;
1753         }
1754 #endif
1755         pci_read_config_word(dev, PCI_SUBSYSTEM_VENDOR_ID, vendor);
1756         pci_read_config_word(dev, PCI_SUBSYSTEM_ID, device);
1757 }
1758
1759 static u8 pci_hdr_type(struct pci_dev *dev)
1760 {
1761         u8 hdr_type;
1762
1763 #ifdef CONFIG_PCI_IOV
1764         if (dev->is_virtfn)
1765                 return dev->physfn->sriov->hdr_type;
1766 #endif
1767         pci_read_config_byte(dev, PCI_HEADER_TYPE, &hdr_type);
1768         return hdr_type;
1769 }
1770
1771 #define LEGACY_IO_RESOURCE      (IORESOURCE_IO | IORESOURCE_PCI_FIXED)
1772
1773 /**
1774  * pci_intx_mask_broken - Test PCI_COMMAND_INTX_DISABLE writability
1775  * @dev: PCI device
1776  *
1777  * Test whether PCI_COMMAND_INTX_DISABLE is writable for @dev.  Check this
1778  * at enumeration-time to avoid modifying PCI_COMMAND at run-time.
1779  */
1780 static int pci_intx_mask_broken(struct pci_dev *dev)
1781 {
1782         u16 orig, toggle, new;
1783
1784         pci_read_config_word(dev, PCI_COMMAND, &orig);
1785         toggle = orig ^ PCI_COMMAND_INTX_DISABLE;
1786         pci_write_config_word(dev, PCI_COMMAND, toggle);
1787         pci_read_config_word(dev, PCI_COMMAND, &new);
1788
1789         pci_write_config_word(dev, PCI_COMMAND, orig);
1790
1791         /*
1792          * PCI_COMMAND_INTX_DISABLE was reserved and read-only prior to PCI
1793          * r2.3, so strictly speaking, a device is not *broken* if it's not
1794          * writable.  But we'll live with the misnomer for now.
1795          */
1796         if (new != toggle)
1797                 return 1;
1798         return 0;
1799 }
1800
1801 static void early_dump_pci_device(struct pci_dev *pdev)
1802 {
1803         u32 value[256 / 4];
1804         int i;
1805
1806         pci_info(pdev, "config space:\n");
1807
1808         for (i = 0; i < 256; i += 4)
1809                 pci_read_config_dword(pdev, i, &value[i / 4]);
1810
1811         print_hex_dump(KERN_INFO, "", DUMP_PREFIX_OFFSET, 16, 1,
1812                        value, 256, false);
1813 }
1814
1815 /**
1816  * pci_setup_device - Fill in class and map information of a device
1817  * @dev: the device structure to fill
1818  *
1819  * Initialize the device structure with information about the device's
1820  * vendor,class,memory and IO-space addresses, IRQ lines etc.
1821  * Called at initialisation of the PCI subsystem and by CardBus services.
1822  * Returns 0 on success and negative if unknown type of device (not normal,
1823  * bridge or CardBus).
1824  */
1825 int pci_setup_device(struct pci_dev *dev)
1826 {
1827         u32 class;
1828         u16 cmd;
1829         u8 hdr_type;
1830         int pos = 0;
1831         struct pci_bus_region region;
1832         struct resource *res;
1833
1834         hdr_type = pci_hdr_type(dev);
1835
1836         dev->sysdata = dev->bus->sysdata;
1837         dev->dev.parent = dev->bus->bridge;
1838         dev->dev.bus = &pci_bus_type;
1839         dev->hdr_type = hdr_type & 0x7f;
1840         dev->multifunction = !!(hdr_type & 0x80);
1841         dev->error_state = pci_channel_io_normal;
1842         set_pcie_port_type(dev);
1843
1844         pci_set_of_node(dev);
1845         pci_set_acpi_fwnode(dev);
1846
1847         pci_dev_assign_slot(dev);
1848
1849         /*
1850          * Assume 32-bit PCI; let 64-bit PCI cards (which are far rarer)
1851          * set this higher, assuming the system even supports it.
1852          */
1853         dev->dma_mask = 0xffffffff;
1854
1855         dev_set_name(&dev->dev, "%04x:%02x:%02x.%d", pci_domain_nr(dev->bus),
1856                      dev->bus->number, PCI_SLOT(dev->devfn),
1857                      PCI_FUNC(dev->devfn));
1858
1859         class = pci_class(dev);
1860
1861         dev->revision = class & 0xff;
1862         dev->class = class >> 8;                    /* upper 3 bytes */
1863
1864         if (pci_early_dump)
1865                 early_dump_pci_device(dev);
1866
1867         /* Need to have dev->class ready */
1868         dev->cfg_size = pci_cfg_space_size(dev);
1869
1870         /* Need to have dev->cfg_size ready */
1871         set_pcie_thunderbolt(dev);
1872
1873         set_pcie_untrusted(dev);
1874
1875         /* "Unknown power state" */
1876         dev->current_state = PCI_UNKNOWN;
1877
1878         /* Early fixups, before probing the BARs */
1879         pci_fixup_device(pci_fixup_early, dev);
1880
1881         pci_set_removable(dev);
1882
1883         pci_info(dev, "[%04x:%04x] type %02x class %#08x\n",
1884                  dev->vendor, dev->device, dev->hdr_type, dev->class);
1885
1886         /* Device class may be changed after fixup */
1887         class = dev->class >> 8;
1888
1889         if (dev->non_compliant_bars && !dev->mmio_always_on) {
1890                 pci_read_config_word(dev, PCI_COMMAND, &cmd);
1891                 if (cmd & (PCI_COMMAND_IO | PCI_COMMAND_MEMORY)) {
1892                         pci_info(dev, "device has non-compliant BARs; disabling IO/MEM decoding\n");
1893                         cmd &= ~PCI_COMMAND_IO;
1894                         cmd &= ~PCI_COMMAND_MEMORY;
1895                         pci_write_config_word(dev, PCI_COMMAND, cmd);
1896                 }
1897         }
1898
1899         dev->broken_intx_masking = pci_intx_mask_broken(dev);
1900
1901         switch (dev->hdr_type) {                    /* header type */
1902         case PCI_HEADER_TYPE_NORMAL:                /* standard header */
1903                 if (class == PCI_CLASS_BRIDGE_PCI)
1904                         goto bad;
1905                 pci_read_irq(dev);
1906                 pci_read_bases(dev, 6, PCI_ROM_ADDRESS);
1907
1908                 pci_subsystem_ids(dev, &dev->subsystem_vendor, &dev->subsystem_device);
1909
1910                 /*
1911                  * Do the ugly legacy mode stuff here rather than broken chip
1912                  * quirk code. Legacy mode ATA controllers have fixed
1913                  * addresses. These are not always echoed in BAR0-3, and
1914                  * BAR0-3 in a few cases contain junk!
1915                  */
1916                 if (class == PCI_CLASS_STORAGE_IDE) {
1917                         u8 progif;
1918                         pci_read_config_byte(dev, PCI_CLASS_PROG, &progif);
1919                         if ((progif & 1) == 0) {
1920                                 region.start = 0x1F0;
1921                                 region.end = 0x1F7;
1922                                 res = &dev->resource[0];
1923                                 res->flags = LEGACY_IO_RESOURCE;
1924                                 pcibios_bus_to_resource(dev->bus, res, &region);
1925                                 pci_info(dev, "legacy IDE quirk: reg 0x10: %pR\n",
1926                                          res);
1927                                 region.start = 0x3F6;
1928                                 region.end = 0x3F6;
1929                                 res = &dev->resource[1];
1930                                 res->flags = LEGACY_IO_RESOURCE;
1931                                 pcibios_bus_to_resource(dev->bus, res, &region);
1932                                 pci_info(dev, "legacy IDE quirk: reg 0x14: %pR\n",
1933                                          res);
1934                         }
1935                         if ((progif & 4) == 0) {
1936                                 region.start = 0x170;
1937                                 region.end = 0x177;
1938                                 res = &dev->resource[2];
1939                                 res->flags = LEGACY_IO_RESOURCE;
1940                                 pcibios_bus_to_resource(dev->bus, res, &region);
1941                                 pci_info(dev, "legacy IDE quirk: reg 0x18: %pR\n",
1942                                          res);
1943                                 region.start = 0x376;
1944                                 region.end = 0x376;
1945                                 res = &dev->resource[3];
1946                                 res->flags = LEGACY_IO_RESOURCE;
1947                                 pcibios_bus_to_resource(dev->bus, res, &region);
1948                                 pci_info(dev, "legacy IDE quirk: reg 0x1c: %pR\n",
1949                                          res);
1950                         }
1951                 }
1952                 break;
1953
1954         case PCI_HEADER_TYPE_BRIDGE:                /* bridge header */
1955                 /*
1956                  * The PCI-to-PCI bridge spec requires that subtractive
1957                  * decoding (i.e. transparent) bridge must have programming
1958                  * interface code of 0x01.
1959                  */
1960                 pci_read_irq(dev);
1961                 dev->transparent = ((dev->class & 0xff) == 1);
1962                 pci_read_bases(dev, 2, PCI_ROM_ADDRESS1);
1963                 pci_read_bridge_windows(dev);
1964                 set_pcie_hotplug_bridge(dev);
1965                 pos = pci_find_capability(dev, PCI_CAP_ID_SSVID);
1966                 if (pos) {
1967                         pci_read_config_word(dev, pos + PCI_SSVID_VENDOR_ID, &dev->subsystem_vendor);
1968                         pci_read_config_word(dev, pos + PCI_SSVID_DEVICE_ID, &dev->subsystem_device);
1969                 }
1970                 break;
1971
1972         case PCI_HEADER_TYPE_CARDBUS:               /* CardBus bridge header */
1973                 if (class != PCI_CLASS_BRIDGE_CARDBUS)
1974                         goto bad;
1975                 pci_read_irq(dev);
1976                 pci_read_bases(dev, 1, 0);
1977                 pci_read_config_word(dev, PCI_CB_SUBSYSTEM_VENDOR_ID, &dev->subsystem_vendor);
1978                 pci_read_config_word(dev, PCI_CB_SUBSYSTEM_ID, &dev->subsystem_device);
1979                 break;
1980
1981         default:                                    /* unknown header */
1982                 pci_err(dev, "unknown header type %02x, ignoring device\n",
1983                         dev->hdr_type);
1984                 pci_release_of_node(dev);
1985                 return -EIO;
1986
1987         bad:
1988                 pci_err(dev, "ignoring class %#08x (doesn't match header type %02x)\n",
1989                         dev->class, dev->hdr_type);
1990                 dev->class = PCI_CLASS_NOT_DEFINED << 8;
1991         }
1992
1993         /* We found a fine healthy device, go go go... */
1994         return 0;
1995 }
1996
1997 static void pci_configure_mps(struct pci_dev *dev)
1998 {
1999         struct pci_dev *bridge = pci_upstream_bridge(dev);
2000         int mps, mpss, p_mps, rc;
2001
2002         if (!pci_is_pcie(dev))
2003                 return;
2004
2005         /* MPS and MRRS fields are of type 'RsvdP' for VFs, short-circuit out */
2006         if (dev->is_virtfn)
2007                 return;
2008
2009         /*
2010          * For Root Complex Integrated Endpoints, program the maximum
2011          * supported value unless limited by the PCIE_BUS_PEER2PEER case.
2012          */
2013         if (pci_pcie_type(dev) == PCI_EXP_TYPE_RC_END) {
2014                 if (pcie_bus_config == PCIE_BUS_PEER2PEER)
2015                         mps = 128;
2016                 else
2017                         mps = 128 << dev->pcie_mpss;
2018                 rc = pcie_set_mps(dev, mps);
2019                 if (rc) {
2020                         pci_warn(dev, "can't set Max Payload Size to %d; if necessary, use \"pci=pcie_bus_safe\" and report a bug\n",
2021                                  mps);
2022                 }
2023                 return;
2024         }
2025
2026         if (!bridge || !pci_is_pcie(bridge))
2027                 return;
2028
2029         mps = pcie_get_mps(dev);
2030         p_mps = pcie_get_mps(bridge);
2031
2032         if (mps == p_mps)
2033                 return;
2034
2035         if (pcie_bus_config == PCIE_BUS_TUNE_OFF) {
2036                 pci_warn(dev, "Max Payload Size %d, but upstream %s set to %d; if necessary, use \"pci=pcie_bus_safe\" and report a bug\n",
2037                          mps, pci_name(bridge), p_mps);
2038                 return;
2039         }
2040
2041         /*
2042          * Fancier MPS configuration is done later by
2043          * pcie_bus_configure_settings()
2044          */
2045         if (pcie_bus_config != PCIE_BUS_DEFAULT)
2046                 return;
2047
2048         mpss = 128 << dev->pcie_mpss;
2049         if (mpss < p_mps && pci_pcie_type(bridge) == PCI_EXP_TYPE_ROOT_PORT) {
2050                 pcie_set_mps(bridge, mpss);
2051                 pci_info(dev, "Upstream bridge's Max Payload Size set to %d (was %d, max %d)\n",
2052                          mpss, p_mps, 128 << bridge->pcie_mpss);
2053                 p_mps = pcie_get_mps(bridge);
2054         }
2055
2056         rc = pcie_set_mps(dev, p_mps);
2057         if (rc) {
2058                 pci_warn(dev, "can't set Max Payload Size to %d; if necessary, use \"pci=pcie_bus_safe\" and report a bug\n",
2059                          p_mps);
2060                 return;
2061         }
2062
2063         pci_info(dev, "Max Payload Size set to %d (was %d, max %d)\n",
2064                  p_mps, mps, mpss);
2065 }
2066
2067 int pci_configure_extended_tags(struct pci_dev *dev, void *ign)
2068 {
2069         struct pci_host_bridge *host;
2070         u32 cap;
2071         u16 ctl;
2072         int ret;
2073
2074         if (!pci_is_pcie(dev))
2075                 return 0;
2076
2077         ret = pcie_capability_read_dword(dev, PCI_EXP_DEVCAP, &cap);
2078         if (ret)
2079                 return 0;
2080
2081         if (!(cap & PCI_EXP_DEVCAP_EXT_TAG))
2082                 return 0;
2083
2084         ret = pcie_capability_read_word(dev, PCI_EXP_DEVCTL, &ctl);
2085         if (ret)
2086                 return 0;
2087
2088         host = pci_find_host_bridge(dev->bus);
2089         if (!host)
2090                 return 0;
2091
2092         /*
2093          * If some device in the hierarchy doesn't handle Extended Tags
2094          * correctly, make sure they're disabled.
2095          */
2096         if (host->no_ext_tags) {
2097                 if (ctl & PCI_EXP_DEVCTL_EXT_TAG) {
2098                         pci_info(dev, "disabling Extended Tags\n");
2099                         pcie_capability_clear_word(dev, PCI_EXP_DEVCTL,
2100                                                    PCI_EXP_DEVCTL_EXT_TAG);
2101                 }
2102                 return 0;
2103         }
2104
2105         if (!(ctl & PCI_EXP_DEVCTL_EXT_TAG)) {
2106                 pci_info(dev, "enabling Extended Tags\n");
2107                 pcie_capability_set_word(dev, PCI_EXP_DEVCTL,
2108                                          PCI_EXP_DEVCTL_EXT_TAG);
2109         }
2110         return 0;
2111 }
2112
2113 /**
2114  * pcie_relaxed_ordering_enabled - Probe for PCIe relaxed ordering enable
2115  * @dev: PCI device to query
2116  *
2117  * Returns true if the device has enabled relaxed ordering attribute.
2118  */
2119 bool pcie_relaxed_ordering_enabled(struct pci_dev *dev)
2120 {
2121         u16 v;
2122
2123         pcie_capability_read_word(dev, PCI_EXP_DEVCTL, &v);
2124
2125         return !!(v & PCI_EXP_DEVCTL_RELAX_EN);
2126 }
2127 EXPORT_SYMBOL(pcie_relaxed_ordering_enabled);
2128
2129 static void pci_configure_relaxed_ordering(struct pci_dev *dev)
2130 {
2131         struct pci_dev *root;
2132
2133         /* PCI_EXP_DEVICE_RELAX_EN is RsvdP in VFs */
2134         if (dev->is_virtfn)
2135                 return;
2136
2137         if (!pcie_relaxed_ordering_enabled(dev))
2138                 return;
2139
2140         /*
2141          * For now, we only deal with Relaxed Ordering issues with Root
2142          * Ports. Peer-to-Peer DMA is another can of worms.
2143          */
2144         root = pcie_find_root_port(dev);
2145         if (!root)
2146                 return;
2147
2148         if (root->dev_flags & PCI_DEV_FLAGS_NO_RELAXED_ORDERING) {
2149                 pcie_capability_clear_word(dev, PCI_EXP_DEVCTL,
2150                                            PCI_EXP_DEVCTL_RELAX_EN);
2151                 pci_info(dev, "Relaxed Ordering disabled because the Root Port didn't support it\n");
2152         }
2153 }
2154
2155 static void pci_configure_ltr(struct pci_dev *dev)
2156 {
2157 #ifdef CONFIG_PCIEASPM
2158         struct pci_host_bridge *host = pci_find_host_bridge(dev->bus);
2159         struct pci_dev *bridge;
2160         u32 cap, ctl;
2161
2162         if (!pci_is_pcie(dev))
2163                 return;
2164
2165         /* Read L1 PM substate capabilities */
2166         dev->l1ss = pci_find_ext_capability(dev, PCI_EXT_CAP_ID_L1SS);
2167
2168         pcie_capability_read_dword(dev, PCI_EXP_DEVCAP2, &cap);
2169         if (!(cap & PCI_EXP_DEVCAP2_LTR))
2170                 return;
2171
2172         pcie_capability_read_dword(dev, PCI_EXP_DEVCTL2, &ctl);
2173         if (ctl & PCI_EXP_DEVCTL2_LTR_EN) {
2174                 if (pci_pcie_type(dev) == PCI_EXP_TYPE_ROOT_PORT) {
2175                         dev->ltr_path = 1;
2176                         return;
2177                 }
2178
2179                 bridge = pci_upstream_bridge(dev);
2180                 if (bridge && bridge->ltr_path)
2181                         dev->ltr_path = 1;
2182
2183                 return;
2184         }
2185
2186         if (!host->native_ltr)
2187                 return;
2188
2189         /*
2190          * Software must not enable LTR in an Endpoint unless the Root
2191          * Complex and all intermediate Switches indicate support for LTR.
2192          * PCIe r4.0, sec 6.18.
2193          */
2194         if (pci_pcie_type(dev) == PCI_EXP_TYPE_ROOT_PORT) {
2195                 pcie_capability_set_word(dev, PCI_EXP_DEVCTL2,
2196                                          PCI_EXP_DEVCTL2_LTR_EN);
2197                 dev->ltr_path = 1;
2198                 return;
2199         }
2200
2201         /*
2202          * If we're configuring a hot-added device, LTR was likely
2203          * disabled in the upstream bridge, so re-enable it before enabling
2204          * it in the new device.
2205          */
2206         bridge = pci_upstream_bridge(dev);
2207         if (bridge && bridge->ltr_path) {
2208                 pci_bridge_reconfigure_ltr(dev);
2209                 pcie_capability_set_word(dev, PCI_EXP_DEVCTL2,
2210                                          PCI_EXP_DEVCTL2_LTR_EN);
2211                 dev->ltr_path = 1;
2212         }
2213 #endif
2214 }
2215
2216 static void pci_configure_eetlp_prefix(struct pci_dev *dev)
2217 {
2218 #ifdef CONFIG_PCI_PASID
2219         struct pci_dev *bridge;
2220         int pcie_type;
2221         u32 cap;
2222
2223         if (!pci_is_pcie(dev))
2224                 return;
2225
2226         pcie_capability_read_dword(dev, PCI_EXP_DEVCAP2, &cap);
2227         if (!(cap & PCI_EXP_DEVCAP2_EE_PREFIX))
2228                 return;
2229
2230         pcie_type = pci_pcie_type(dev);
2231         if (pcie_type == PCI_EXP_TYPE_ROOT_PORT ||
2232             pcie_type == PCI_EXP_TYPE_RC_END)
2233                 dev->eetlp_prefix_path = 1;
2234         else {
2235                 bridge = pci_upstream_bridge(dev);
2236                 if (bridge && bridge->eetlp_prefix_path)
2237                         dev->eetlp_prefix_path = 1;
2238         }
2239 #endif
2240 }
2241
2242 static void pci_configure_serr(struct pci_dev *dev)
2243 {
2244         u16 control;
2245
2246         if (dev->hdr_type == PCI_HEADER_TYPE_BRIDGE) {
2247
2248                 /*
2249                  * A bridge will not forward ERR_ messages coming from an
2250                  * endpoint unless SERR# forwarding is enabled.
2251                  */
2252                 pci_read_config_word(dev, PCI_BRIDGE_CONTROL, &control);
2253                 if (!(control & PCI_BRIDGE_CTL_SERR)) {
2254                         control |= PCI_BRIDGE_CTL_SERR;
2255                         pci_write_config_word(dev, PCI_BRIDGE_CONTROL, control);
2256                 }
2257         }
2258 }
2259
2260 static void pci_configure_device(struct pci_dev *dev)
2261 {
2262         pci_configure_mps(dev);
2263         pci_configure_extended_tags(dev, NULL);
2264         pci_configure_relaxed_ordering(dev);
2265         pci_configure_ltr(dev);
2266         pci_configure_eetlp_prefix(dev);
2267         pci_configure_serr(dev);
2268
2269         pci_acpi_program_hp_params(dev);
2270 }
2271
2272 static void pci_release_capabilities(struct pci_dev *dev)
2273 {
2274         pci_aer_exit(dev);
2275         pci_rcec_exit(dev);
2276         pci_iov_release(dev);
2277         pci_free_cap_save_buffers(dev);
2278 }
2279
2280 /**
2281  * pci_release_dev - Free a PCI device structure when all users of it are
2282  *                   finished
2283  * @dev: device that's been disconnected
2284  *
2285  * Will be called only by the device core when all users of this PCI device are
2286  * done.
2287  */
2288 static void pci_release_dev(struct device *dev)
2289 {
2290         struct pci_dev *pci_dev;
2291
2292         pci_dev = to_pci_dev(dev);
2293         pci_release_capabilities(pci_dev);
2294         pci_release_of_node(pci_dev);
2295         pcibios_release_device(pci_dev);
2296         pci_bus_put(pci_dev->bus);
2297         kfree(pci_dev->driver_override);
2298         bitmap_free(pci_dev->dma_alias_mask);
2299         dev_dbg(dev, "device released\n");
2300         kfree(pci_dev);
2301 }
2302
2303 struct pci_dev *pci_alloc_dev(struct pci_bus *bus)
2304 {
2305         struct pci_dev *dev;
2306
2307         dev = kzalloc(sizeof(struct pci_dev), GFP_KERNEL);
2308         if (!dev)
2309                 return NULL;
2310
2311         INIT_LIST_HEAD(&dev->bus_list);
2312         dev->dev.type = &pci_dev_type;
2313         dev->bus = pci_bus_get(bus);
2314 #ifdef CONFIG_PCI_MSI
2315         raw_spin_lock_init(&dev->msi_lock);
2316 #endif
2317         return dev;
2318 }
2319 EXPORT_SYMBOL(pci_alloc_dev);
2320
2321 static bool pci_bus_crs_vendor_id(u32 l)
2322 {
2323         return (l & 0xffff) == 0x0001;
2324 }
2325
2326 static bool pci_bus_wait_crs(struct pci_bus *bus, int devfn, u32 *l,
2327                              int timeout)
2328 {
2329         int delay = 1;
2330
2331         if (!pci_bus_crs_vendor_id(*l))
2332                 return true;    /* not a CRS completion */
2333
2334         if (!timeout)
2335                 return false;   /* CRS, but caller doesn't want to wait */
2336
2337         /*
2338          * We got the reserved Vendor ID that indicates a completion with
2339          * Configuration Request Retry Status (CRS).  Retry until we get a
2340          * valid Vendor ID or we time out.
2341          */
2342         while (pci_bus_crs_vendor_id(*l)) {
2343                 if (delay > timeout) {
2344                         pr_warn("pci %04x:%02x:%02x.%d: not ready after %dms; giving up\n",
2345                                 pci_domain_nr(bus), bus->number,
2346                                 PCI_SLOT(devfn), PCI_FUNC(devfn), delay - 1);
2347
2348                         return false;
2349                 }
2350                 if (delay >= 1000)
2351                         pr_info("pci %04x:%02x:%02x.%d: not ready after %dms; waiting\n",
2352                                 pci_domain_nr(bus), bus->number,
2353                                 PCI_SLOT(devfn), PCI_FUNC(devfn), delay - 1);
2354
2355                 msleep(delay);
2356                 delay *= 2;
2357
2358                 if (pci_bus_read_config_dword(bus, devfn, PCI_VENDOR_ID, l))
2359                         return false;
2360         }
2361
2362         if (delay >= 1000)
2363                 pr_info("pci %04x:%02x:%02x.%d: ready after %dms\n",
2364                         pci_domain_nr(bus), bus->number,
2365                         PCI_SLOT(devfn), PCI_FUNC(devfn), delay - 1);
2366
2367         return true;
2368 }
2369
2370 bool pci_bus_generic_read_dev_vendor_id(struct pci_bus *bus, int devfn, u32 *l,
2371                                         int timeout)
2372 {
2373         if (pci_bus_read_config_dword(bus, devfn, PCI_VENDOR_ID, l))
2374                 return false;
2375
2376         /* Some broken boards return 0 or ~0 if a slot is empty: */
2377         if (*l == 0xffffffff || *l == 0x00000000 ||
2378             *l == 0x0000ffff || *l == 0xffff0000)
2379                 return false;
2380
2381         if (pci_bus_crs_vendor_id(*l))
2382                 return pci_bus_wait_crs(bus, devfn, l, timeout);
2383
2384         return true;
2385 }
2386
2387 bool pci_bus_read_dev_vendor_id(struct pci_bus *bus, int devfn, u32 *l,
2388                                 int timeout)
2389 {
2390 #ifdef CONFIG_PCI_QUIRKS
2391         struct pci_dev *bridge = bus->self;
2392
2393         /*
2394          * Certain IDT switches have an issue where they improperly trigger
2395          * ACS Source Validation errors on completions for config reads.
2396          */
2397         if (bridge && bridge->vendor == PCI_VENDOR_ID_IDT &&
2398             bridge->device == 0x80b5)
2399                 return pci_idt_bus_quirk(bus, devfn, l, timeout);
2400 #endif
2401
2402         return pci_bus_generic_read_dev_vendor_id(bus, devfn, l, timeout);
2403 }
2404 EXPORT_SYMBOL(pci_bus_read_dev_vendor_id);
2405
2406 /*
2407  * Read the config data for a PCI device, sanity-check it,
2408  * and fill in the dev structure.
2409  */
2410 static struct pci_dev *pci_scan_device(struct pci_bus *bus, int devfn)
2411 {
2412         struct pci_dev *dev;
2413         u32 l;
2414
2415         if (!pci_bus_read_dev_vendor_id(bus, devfn, &l, 60*1000))
2416                 return NULL;
2417
2418         dev = pci_alloc_dev(bus);
2419         if (!dev)
2420                 return NULL;
2421
2422         dev->devfn = devfn;
2423         dev->vendor = l & 0xffff;
2424         dev->device = (l >> 16) & 0xffff;
2425
2426         if (pci_setup_device(dev)) {
2427                 pci_bus_put(dev->bus);
2428                 kfree(dev);
2429                 return NULL;
2430         }
2431
2432         return dev;
2433 }
2434
2435 void pcie_report_downtraining(struct pci_dev *dev)
2436 {
2437         if (!pci_is_pcie(dev))
2438                 return;
2439
2440         /* Look from the device up to avoid downstream ports with no devices */
2441         if ((pci_pcie_type(dev) != PCI_EXP_TYPE_ENDPOINT) &&
2442             (pci_pcie_type(dev) != PCI_EXP_TYPE_LEG_END) &&
2443             (pci_pcie_type(dev) != PCI_EXP_TYPE_UPSTREAM))
2444                 return;
2445
2446         /* Multi-function PCIe devices share the same link/status */
2447         if (PCI_FUNC(dev->devfn) != 0 || dev->is_virtfn)
2448                 return;
2449
2450         /* Print link status only if the device is constrained by the fabric */
2451         __pcie_print_link_status(dev, false);
2452 }
2453
2454 static void pci_init_capabilities(struct pci_dev *dev)
2455 {
2456         pci_ea_init(dev);               /* Enhanced Allocation */
2457         pci_msi_init(dev);              /* Disable MSI */
2458         pci_msix_init(dev);             /* Disable MSI-X */
2459
2460         /* Buffers for saving PCIe and PCI-X capabilities */
2461         pci_allocate_cap_save_buffers(dev);
2462
2463         pci_pm_init(dev);               /* Power Management */
2464         pci_vpd_init(dev);              /* Vital Product Data */
2465         pci_configure_ari(dev);         /* Alternative Routing-ID Forwarding */
2466         pci_iov_init(dev);              /* Single Root I/O Virtualization */
2467         pci_ats_init(dev);              /* Address Translation Services */
2468         pci_pri_init(dev);              /* Page Request Interface */
2469         pci_pasid_init(dev);            /* Process Address Space ID */
2470         pci_acs_init(dev);              /* Access Control Services */
2471         pci_ptm_init(dev);              /* Precision Time Measurement */
2472         pci_aer_init(dev);              /* Advanced Error Reporting */
2473         pci_dpc_init(dev);              /* Downstream Port Containment */
2474         pci_rcec_init(dev);             /* Root Complex Event Collector */
2475
2476         pcie_report_downtraining(dev);
2477         pci_init_reset_methods(dev);
2478 }
2479
2480 /*
2481  * This is the equivalent of pci_host_bridge_msi_domain() that acts on
2482  * devices. Firmware interfaces that can select the MSI domain on a
2483  * per-device basis should be called from here.
2484  */
2485 static struct irq_domain *pci_dev_msi_domain(struct pci_dev *dev)
2486 {
2487         struct irq_domain *d;
2488
2489         /*
2490          * If a domain has been set through the pcibios_device_add()
2491          * callback, then this is the one (platform code knows best).
2492          */
2493         d = dev_get_msi_domain(&dev->dev);
2494         if (d)
2495                 return d;
2496
2497         /*
2498          * Let's see if we have a firmware interface able to provide
2499          * the domain.
2500          */
2501         d = pci_msi_get_device_domain(dev);
2502         if (d)
2503                 return d;
2504
2505         return NULL;
2506 }
2507
2508 static void pci_set_msi_domain(struct pci_dev *dev)
2509 {
2510         struct irq_domain *d;
2511
2512         /*
2513          * If the platform or firmware interfaces cannot supply a
2514          * device-specific MSI domain, then inherit the default domain
2515          * from the host bridge itself.
2516          */
2517         d = pci_dev_msi_domain(dev);
2518         if (!d)
2519                 d = dev_get_msi_domain(&dev->bus->dev);
2520
2521         dev_set_msi_domain(&dev->dev, d);
2522 }
2523
2524 void pci_device_add(struct pci_dev *dev, struct pci_bus *bus)
2525 {
2526         int ret;
2527
2528         pci_configure_device(dev);
2529
2530         device_initialize(&dev->dev);
2531         dev->dev.release = pci_release_dev;
2532
2533         set_dev_node(&dev->dev, pcibus_to_node(bus));
2534         dev->dev.dma_mask = &dev->dma_mask;
2535         dev->dev.dma_parms = &dev->dma_parms;
2536         dev->dev.coherent_dma_mask = 0xffffffffull;
2537
2538         dma_set_max_seg_size(&dev->dev, 65536);
2539         dma_set_seg_boundary(&dev->dev, 0xffffffff);
2540
2541         /* Fix up broken headers */
2542         pci_fixup_device(pci_fixup_header, dev);
2543
2544         pci_reassigndev_resource_alignment(dev);
2545
2546         dev->state_saved = false;
2547
2548         pci_init_capabilities(dev);
2549
2550         /*
2551          * Add the device to our list of discovered devices
2552          * and the bus list for fixup functions, etc.
2553          */
2554         down_write(&pci_bus_sem);
2555         list_add_tail(&dev->bus_list, &bus->devices);
2556         up_write(&pci_bus_sem);
2557
2558         ret = pcibios_device_add(dev);
2559         WARN_ON(ret < 0);
2560
2561         /* Set up MSI IRQ domain */
2562         pci_set_msi_domain(dev);
2563
2564         /* Notifier could use PCI capabilities */
2565         dev->match_driver = false;
2566         ret = device_add(&dev->dev);
2567         WARN_ON(ret < 0);
2568 }
2569
2570 struct pci_dev *pci_scan_single_device(struct pci_bus *bus, int devfn)
2571 {
2572         struct pci_dev *dev;
2573
2574         dev = pci_get_slot(bus, devfn);
2575         if (dev) {
2576                 pci_dev_put(dev);
2577                 return dev;
2578         }
2579
2580         dev = pci_scan_device(bus, devfn);
2581         if (!dev)
2582                 return NULL;
2583
2584         pci_device_add(dev, bus);
2585
2586         return dev;
2587 }
2588 EXPORT_SYMBOL(pci_scan_single_device);
2589
2590 static unsigned int next_fn(struct pci_bus *bus, struct pci_dev *dev,
2591                             unsigned int fn)
2592 {
2593         int pos;
2594         u16 cap = 0;
2595         unsigned int next_fn;
2596
2597         if (pci_ari_enabled(bus)) {
2598                 if (!dev)
2599                         return 0;
2600                 pos = pci_find_ext_capability(dev, PCI_EXT_CAP_ID_ARI);
2601                 if (!pos)
2602                         return 0;
2603
2604                 pci_read_config_word(dev, pos + PCI_ARI_CAP, &cap);
2605                 next_fn = PCI_ARI_CAP_NFN(cap);
2606                 if (next_fn <= fn)
2607                         return 0;       /* protect against malformed list */
2608
2609                 return next_fn;
2610         }
2611
2612         /* dev may be NULL for non-contiguous multifunction devices */
2613         if (!dev || dev->multifunction)
2614                 return (fn + 1) % 8;
2615
2616         return 0;
2617 }
2618
2619 static int only_one_child(struct pci_bus *bus)
2620 {
2621         struct pci_dev *bridge = bus->self;
2622
2623         /*
2624          * Systems with unusual topologies set PCI_SCAN_ALL_PCIE_DEVS so
2625          * we scan for all possible devices, not just Device 0.
2626          */
2627         if (pci_has_flag(PCI_SCAN_ALL_PCIE_DEVS))
2628                 return 0;
2629
2630         /*
2631          * A PCIe Downstream Port normally leads to a Link with only Device
2632          * 0 on it (PCIe spec r3.1, sec 7.3.1).  As an optimization, scan
2633          * only for Device 0 in that situation.
2634          */
2635         if (bridge && pci_is_pcie(bridge) && pcie_downstream_port(bridge))
2636                 return 1;
2637
2638         return 0;
2639 }
2640
2641 /**
2642  * pci_scan_slot - Scan a PCI slot on a bus for devices
2643  * @bus: PCI bus to scan
2644  * @devfn: slot number to scan (must have zero function)
2645  *
2646  * Scan a PCI slot on the specified PCI bus for devices, adding
2647  * discovered devices to the @bus->devices list.  New devices
2648  * will not have is_added set.
2649  *
2650  * Returns the number of new devices found.
2651  */
2652 int pci_scan_slot(struct pci_bus *bus, int devfn)
2653 {
2654         unsigned int fn, nr = 0;
2655         struct pci_dev *dev;
2656
2657         if (only_one_child(bus) && (devfn > 0))
2658                 return 0; /* Already scanned the entire slot */
2659
2660         dev = pci_scan_single_device(bus, devfn);
2661         if (!dev)
2662                 return 0;
2663         if (!pci_dev_is_added(dev))
2664                 nr++;
2665
2666         for (fn = next_fn(bus, dev, 0); fn > 0; fn = next_fn(bus, dev, fn)) {
2667                 dev = pci_scan_single_device(bus, devfn + fn);
2668                 if (dev) {
2669                         if (!pci_dev_is_added(dev))
2670                                 nr++;
2671                         dev->multifunction = 1;
2672                 }
2673         }
2674
2675         /* Only one slot has PCIe device */
2676         if (bus->self && nr)
2677                 pcie_aspm_init_link_state(bus->self);
2678
2679         return nr;
2680 }
2681 EXPORT_SYMBOL(pci_scan_slot);
2682
2683 static int pcie_find_smpss(struct pci_dev *dev, void *data)
2684 {
2685         u8 *smpss = data;
2686
2687         if (!pci_is_pcie(dev))
2688                 return 0;
2689
2690         /*
2691          * We don't have a way to change MPS settings on devices that have
2692          * drivers attached.  A hot-added device might support only the minimum
2693          * MPS setting (MPS=128).  Therefore, if the fabric contains a bridge
2694          * where devices may be hot-added, we limit the fabric MPS to 128 so
2695          * hot-added devices will work correctly.
2696          *
2697          * However, if we hot-add a device to a slot directly below a Root
2698          * Port, it's impossible for there to be other existing devices below
2699          * the port.  We don't limit the MPS in this case because we can
2700          * reconfigure MPS on both the Root Port and the hot-added device,
2701          * and there are no other devices involved.
2702          *
2703          * Note that this PCIE_BUS_SAFE path assumes no peer-to-peer DMA.
2704          */
2705         if (dev->is_hotplug_bridge &&
2706             pci_pcie_type(dev) != PCI_EXP_TYPE_ROOT_PORT)
2707                 *smpss = 0;
2708
2709         if (*smpss > dev->pcie_mpss)
2710                 *smpss = dev->pcie_mpss;
2711
2712         return 0;
2713 }
2714
2715 static void pcie_write_mps(struct pci_dev *dev, int mps)
2716 {
2717         int rc;
2718
2719         if (pcie_bus_config == PCIE_BUS_PERFORMANCE) {
2720                 mps = 128 << dev->pcie_mpss;
2721
2722                 if (pci_pcie_type(dev) != PCI_EXP_TYPE_ROOT_PORT &&
2723                     dev->bus->self)
2724
2725                         /*
2726                          * For "Performance", the assumption is made that
2727                          * downstream communication will never be larger than
2728                          * the MRRS.  So, the MPS only needs to be configured
2729                          * for the upstream communication.  This being the case,
2730                          * walk from the top down and set the MPS of the child
2731                          * to that of the parent bus.
2732                          *
2733                          * Configure the device MPS with the smaller of the
2734                          * device MPSS or the bridge MPS (which is assumed to be
2735                          * properly configured at this point to the largest
2736                          * allowable MPS based on its parent bus).
2737                          */
2738                         mps = min(mps, pcie_get_mps(dev->bus->self));
2739         }
2740
2741         rc = pcie_set_mps(dev, mps);
2742         if (rc)
2743                 pci_err(dev, "Failed attempting to set the MPS\n");
2744 }
2745
2746 static void pcie_write_mrrs(struct pci_dev *dev)
2747 {
2748         int rc, mrrs;
2749
2750         /*
2751          * In the "safe" case, do not configure the MRRS.  There appear to be
2752          * issues with setting MRRS to 0 on a number of devices.
2753          */
2754         if (pcie_bus_config != PCIE_BUS_PERFORMANCE)
2755                 return;
2756
2757         /*
2758          * For max performance, the MRRS must be set to the largest supported
2759          * value.  However, it cannot be configured larger than the MPS the
2760          * device or the bus can support.  This should already be properly
2761          * configured by a prior call to pcie_write_mps().
2762          */
2763         mrrs = pcie_get_mps(dev);
2764
2765         /*
2766          * MRRS is a R/W register.  Invalid values can be written, but a
2767          * subsequent read will verify if the value is acceptable or not.
2768          * If the MRRS value provided is not acceptable (e.g., too large),
2769          * shrink the value until it is acceptable to the HW.
2770          */
2771         while (mrrs != pcie_get_readrq(dev) && mrrs >= 128) {
2772                 rc = pcie_set_readrq(dev, mrrs);
2773                 if (!rc)
2774                         break;
2775
2776                 pci_warn(dev, "Failed attempting to set the MRRS\n");
2777                 mrrs /= 2;
2778         }
2779
2780         if (mrrs < 128)
2781                 pci_err(dev, "MRRS was unable to be configured with a safe value.  If problems are experienced, try running with pci=pcie_bus_safe\n");
2782 }
2783
2784 static int pcie_bus_configure_set(struct pci_dev *dev, void *data)
2785 {
2786         int mps, orig_mps;
2787
2788         if (!pci_is_pcie(dev))
2789                 return 0;
2790
2791         if (pcie_bus_config == PCIE_BUS_TUNE_OFF ||
2792             pcie_bus_config == PCIE_BUS_DEFAULT)
2793                 return 0;
2794
2795         mps = 128 << *(u8 *)data;
2796         orig_mps = pcie_get_mps(dev);
2797
2798         pcie_write_mps(dev, mps);
2799         pcie_write_mrrs(dev);
2800
2801         pci_info(dev, "Max Payload Size set to %4d/%4d (was %4d), Max Read Rq %4d\n",
2802                  pcie_get_mps(dev), 128 << dev->pcie_mpss,
2803                  orig_mps, pcie_get_readrq(dev));
2804
2805         return 0;
2806 }
2807
2808 /*
2809  * pcie_bus_configure_settings() requires that pci_walk_bus work in a top-down,
2810  * parents then children fashion.  If this changes, then this code will not
2811  * work as designed.
2812  */
2813 void pcie_bus_configure_settings(struct pci_bus *bus)
2814 {
2815         u8 smpss = 0;
2816
2817         if (!bus->self)
2818                 return;
2819
2820         if (!pci_is_pcie(bus->self))
2821                 return;
2822
2823         /*
2824          * FIXME - Peer to peer DMA is possible, though the endpoint would need
2825          * to be aware of the MPS of the destination.  To work around this,
2826          * simply force the MPS of the entire system to the smallest possible.
2827          */
2828         if (pcie_bus_config == PCIE_BUS_PEER2PEER)
2829                 smpss = 0;
2830
2831         if (pcie_bus_config == PCIE_BUS_SAFE) {
2832                 smpss = bus->self->pcie_mpss;
2833
2834                 pcie_find_smpss(bus->self, &smpss);
2835                 pci_walk_bus(bus, pcie_find_smpss, &smpss);
2836         }
2837
2838         pcie_bus_configure_set(bus->self, &smpss);
2839         pci_walk_bus(bus, pcie_bus_configure_set, &smpss);
2840 }
2841 EXPORT_SYMBOL_GPL(pcie_bus_configure_settings);
2842
2843 /*
2844  * Called after each bus is probed, but before its children are examined.  This
2845  * is marked as __weak because multiple architectures define it.
2846  */
2847 void __weak pcibios_fixup_bus(struct pci_bus *bus)
2848 {
2849        /* nothing to do, expected to be removed in the future */
2850 }
2851
2852 /**
2853  * pci_scan_child_bus_extend() - Scan devices below a bus
2854  * @bus: Bus to scan for devices
2855  * @available_buses: Total number of buses available (%0 does not try to
2856  *                   extend beyond the minimal)
2857  *
2858  * Scans devices below @bus including subordinate buses. Returns new
2859  * subordinate number including all the found devices. Passing
2860  * @available_buses causes the remaining bus space to be distributed
2861  * equally between hotplug-capable bridges to allow future extension of the
2862  * hierarchy.
2863  */
2864 static unsigned int pci_scan_child_bus_extend(struct pci_bus *bus,
2865                                               unsigned int available_buses)
2866 {
2867         unsigned int used_buses, normal_bridges = 0, hotplug_bridges = 0;
2868         unsigned int start = bus->busn_res.start;
2869         unsigned int devfn, fn, cmax, max = start;
2870         struct pci_dev *dev;
2871         int nr_devs;
2872
2873         dev_dbg(&bus->dev, "scanning bus\n");
2874
2875         /* Go find them, Rover! */
2876         for (devfn = 0; devfn < 256; devfn += 8) {
2877                 nr_devs = pci_scan_slot(bus, devfn);
2878
2879                 /*
2880                  * The Jailhouse hypervisor may pass individual functions of a
2881                  * multi-function device to a guest without passing function 0.
2882                  * Look for them as well.
2883                  */
2884                 if (jailhouse_paravirt() && nr_devs == 0) {
2885                         for (fn = 1; fn < 8; fn++) {
2886                                 dev = pci_scan_single_device(bus, devfn + fn);
2887                                 if (dev)
2888                                         dev->multifunction = 1;
2889                         }
2890                 }
2891         }
2892
2893         /* Reserve buses for SR-IOV capability */
2894         used_buses = pci_iov_bus_range(bus);
2895         max += used_buses;
2896
2897         /*
2898          * After performing arch-dependent fixup of the bus, look behind
2899          * all PCI-to-PCI bridges on this bus.
2900          */
2901         if (!bus->is_added) {
2902                 dev_dbg(&bus->dev, "fixups for bus\n");
2903                 pcibios_fixup_bus(bus);
2904                 bus->is_added = 1;
2905         }
2906
2907         /*
2908          * Calculate how many hotplug bridges and normal bridges there
2909          * are on this bus. We will distribute the additional available
2910          * buses between hotplug bridges.
2911          */
2912         for_each_pci_bridge(dev, bus) {
2913                 if (dev->is_hotplug_bridge)
2914                         hotplug_bridges++;
2915                 else
2916                         normal_bridges++;
2917         }
2918
2919         /*
2920          * Scan bridges that are already configured. We don't touch them
2921          * unless they are misconfigured (which will be done in the second
2922          * scan below).
2923          */
2924         for_each_pci_bridge(dev, bus) {
2925                 cmax = max;
2926                 max = pci_scan_bridge_extend(bus, dev, max, 0, 0);
2927
2928                 /*
2929                  * Reserve one bus for each bridge now to avoid extending
2930                  * hotplug bridges too much during the second scan below.
2931                  */
2932                 used_buses++;
2933                 if (cmax - max > 1)
2934                         used_buses += cmax - max - 1;
2935         }
2936
2937         /* Scan bridges that need to be reconfigured */
2938         for_each_pci_bridge(dev, bus) {
2939                 unsigned int buses = 0;
2940
2941                 if (!hotplug_bridges && normal_bridges == 1) {
2942
2943                         /*
2944                          * There is only one bridge on the bus (upstream
2945                          * port) so it gets all available buses which it
2946                          * can then distribute to the possible hotplug
2947                          * bridges below.
2948                          */
2949                         buses = available_buses;
2950                 } else if (dev->is_hotplug_bridge) {
2951
2952                         /*
2953                          * Distribute the extra buses between hotplug
2954                          * bridges if any.
2955                          */
2956                         buses = available_buses / hotplug_bridges;
2957                         buses = min(buses, available_buses - used_buses + 1);
2958                 }
2959
2960                 cmax = max;
2961                 max = pci_scan_bridge_extend(bus, dev, cmax, buses, 1);
2962                 /* One bus is already accounted so don't add it again */
2963                 if (max - cmax > 1)
2964                         used_buses += max - cmax - 1;
2965         }
2966
2967         /*
2968          * Make sure a hotplug bridge has at least the minimum requested
2969          * number of buses but allow it to grow up to the maximum available
2970          * bus number of there is room.
2971          */
2972         if (bus->self && bus->self->is_hotplug_bridge) {
2973                 used_buses = max_t(unsigned int, available_buses,
2974                                    pci_hotplug_bus_size - 1);
2975                 if (max - start < used_buses) {
2976                         max = start + used_buses;
2977
2978                         /* Do not allocate more buses than we have room left */
2979                         if (max > bus->busn_res.end)
2980                                 max = bus->busn_res.end;
2981
2982                         dev_dbg(&bus->dev, "%pR extended by %#02x\n",
2983                                 &bus->busn_res, max - start);
2984                 }
2985         }
2986
2987         /*
2988          * We've scanned the bus and so we know all about what's on
2989          * the other side of any bridges that may be on this bus plus
2990          * any devices.
2991          *
2992          * Return how far we've got finding sub-buses.
2993          */
2994         dev_dbg(&bus->dev, "bus scan returning with max=%02x\n", max);
2995         return max;
2996 }
2997
2998 /**
2999  * pci_scan_child_bus() - Scan devices below a bus
3000  * @bus: Bus to scan for devices
3001  *
3002  * Scans devices below @bus including subordinate buses. Returns new
3003  * subordinate number including all the found devices.
3004  */
3005 unsigned int pci_scan_child_bus(struct pci_bus *bus)
3006 {
3007         return pci_scan_child_bus_extend(bus, 0);
3008 }
3009 EXPORT_SYMBOL_GPL(pci_scan_child_bus);
3010
3011 /**
3012  * pcibios_root_bridge_prepare - Platform-specific host bridge setup
3013  * @bridge: Host bridge to set up
3014  *
3015  * Default empty implementation.  Replace with an architecture-specific setup
3016  * routine, if necessary.
3017  */
3018 int __weak pcibios_root_bridge_prepare(struct pci_host_bridge *bridge)
3019 {
3020         return 0;
3021 }
3022
3023 void __weak pcibios_add_bus(struct pci_bus *bus)
3024 {
3025 }
3026
3027 void __weak pcibios_remove_bus(struct pci_bus *bus)
3028 {
3029 }
3030
3031 struct pci_bus *pci_create_root_bus(struct device *parent, int bus,
3032                 struct pci_ops *ops, void *sysdata, struct list_head *resources)
3033 {
3034         int error;
3035         struct pci_host_bridge *bridge;
3036
3037         bridge = pci_alloc_host_bridge(0);
3038         if (!bridge)
3039                 return NULL;
3040
3041         bridge->dev.parent = parent;
3042
3043         list_splice_init(resources, &bridge->windows);
3044         bridge->sysdata = sysdata;
3045         bridge->busnr = bus;
3046         bridge->ops = ops;
3047
3048         error = pci_register_host_bridge(bridge);
3049         if (error < 0)
3050                 goto err_out;
3051
3052         return bridge->bus;
3053
3054 err_out:
3055         put_device(&bridge->dev);
3056         return NULL;
3057 }
3058 EXPORT_SYMBOL_GPL(pci_create_root_bus);
3059
3060 int pci_host_probe(struct pci_host_bridge *bridge)
3061 {
3062         struct pci_bus *bus, *child;
3063         int ret;
3064
3065         ret = pci_scan_root_bus_bridge(bridge);
3066         if (ret < 0) {
3067                 dev_err(bridge->dev.parent, "Scanning root bridge failed");
3068                 return ret;
3069         }
3070
3071         bus = bridge->bus;
3072
3073         /*
3074          * We insert PCI resources into the iomem_resource and
3075          * ioport_resource trees in either pci_bus_claim_resources()
3076          * or pci_bus_assign_resources().
3077          */
3078         if (pci_has_flag(PCI_PROBE_ONLY)) {
3079                 pci_bus_claim_resources(bus);
3080         } else {
3081                 pci_bus_size_bridges(bus);
3082                 pci_bus_assign_resources(bus);
3083
3084                 list_for_each_entry(child, &bus->children, node)
3085                         pcie_bus_configure_settings(child);
3086         }
3087
3088         pci_bus_add_devices(bus);
3089         return 0;
3090 }
3091 EXPORT_SYMBOL_GPL(pci_host_probe);
3092
3093 int pci_bus_insert_busn_res(struct pci_bus *b, int bus, int bus_max)
3094 {
3095         struct resource *res = &b->busn_res;
3096         struct resource *parent_res, *conflict;
3097
3098         res->start = bus;
3099         res->end = bus_max;
3100         res->flags = IORESOURCE_BUS;
3101
3102         if (!pci_is_root_bus(b))
3103                 parent_res = &b->parent->busn_res;
3104         else {
3105                 parent_res = get_pci_domain_busn_res(pci_domain_nr(b));
3106                 res->flags |= IORESOURCE_PCI_FIXED;
3107         }
3108
3109         conflict = request_resource_conflict(parent_res, res);
3110
3111         if (conflict)
3112                 dev_info(&b->dev,
3113                            "busn_res: can not insert %pR under %s%pR (conflicts with %s %pR)\n",
3114                             res, pci_is_root_bus(b) ? "domain " : "",
3115                             parent_res, conflict->name, conflict);
3116
3117         return conflict == NULL;
3118 }
3119
3120 int pci_bus_update_busn_res_end(struct pci_bus *b, int bus_max)
3121 {
3122         struct resource *res = &b->busn_res;
3123         struct resource old_res = *res;
3124         resource_size_t size;
3125         int ret;
3126
3127         if (res->start > bus_max)
3128                 return -EINVAL;
3129
3130         size = bus_max - res->start + 1;
3131         ret = adjust_resource(res, res->start, size);
3132         dev_info(&b->dev, "busn_res: %pR end %s updated to %02x\n",
3133                         &old_res, ret ? "can not be" : "is", bus_max);
3134
3135         if (!ret && !res->parent)
3136                 pci_bus_insert_busn_res(b, res->start, res->end);
3137
3138         return ret;
3139 }
3140
3141 void pci_bus_release_busn_res(struct pci_bus *b)
3142 {
3143         struct resource *res = &b->busn_res;
3144         int ret;
3145
3146         if (!res->flags || !res->parent)
3147                 return;
3148
3149         ret = release_resource(res);
3150         dev_info(&b->dev, "busn_res: %pR %s released\n",
3151                         res, ret ? "can not be" : "is");
3152 }
3153
3154 int pci_scan_root_bus_bridge(struct pci_host_bridge *bridge)
3155 {
3156         struct resource_entry *window;
3157         bool found = false;
3158         struct pci_bus *b;
3159         int max, bus, ret;
3160
3161         if (!bridge)
3162                 return -EINVAL;
3163
3164         resource_list_for_each_entry(window, &bridge->windows)
3165                 if (window->res->flags & IORESOURCE_BUS) {
3166                         bridge->busnr = window->res->start;
3167                         found = true;
3168                         break;
3169                 }
3170
3171         ret = pci_register_host_bridge(bridge);
3172         if (ret < 0)
3173                 return ret;
3174
3175         b = bridge->bus;
3176         bus = bridge->busnr;
3177
3178         if (!found) {
3179                 dev_info(&b->dev,
3180                  "No busn resource found for root bus, will use [bus %02x-ff]\n",
3181                         bus);
3182                 pci_bus_insert_busn_res(b, bus, 255);
3183         }
3184
3185         max = pci_scan_child_bus(b);
3186
3187         if (!found)
3188                 pci_bus_update_busn_res_end(b, max);
3189
3190         return 0;
3191 }
3192 EXPORT_SYMBOL(pci_scan_root_bus_bridge);
3193
3194 struct pci_bus *pci_scan_root_bus(struct device *parent, int bus,
3195                 struct pci_ops *ops, void *sysdata, struct list_head *resources)
3196 {
3197         struct resource_entry *window;
3198         bool found = false;
3199         struct pci_bus *b;
3200         int max;
3201
3202         resource_list_for_each_entry(window, resources)
3203                 if (window->res->flags & IORESOURCE_BUS) {
3204                         found = true;
3205                         break;
3206                 }
3207
3208         b = pci_create_root_bus(parent, bus, ops, sysdata, resources);
3209         if (!b)
3210                 return NULL;
3211
3212         if (!found) {
3213                 dev_info(&b->dev,
3214                  "No busn resource found for root bus, will use [bus %02x-ff]\n",
3215                         bus);
3216                 pci_bus_insert_busn_res(b, bus, 255);
3217         }
3218
3219         max = pci_scan_child_bus(b);
3220
3221         if (!found)
3222                 pci_bus_update_busn_res_end(b, max);
3223
3224         return b;
3225 }
3226 EXPORT_SYMBOL(pci_scan_root_bus);
3227
3228 struct pci_bus *pci_scan_bus(int bus, struct pci_ops *ops,
3229                                         void *sysdata)
3230 {
3231         LIST_HEAD(resources);
3232         struct pci_bus *b;
3233
3234         pci_add_resource(&resources, &ioport_resource);
3235         pci_add_resource(&resources, &iomem_resource);
3236         pci_add_resource(&resources, &busn_resource);
3237         b = pci_create_root_bus(NULL, bus, ops, sysdata, &resources);
3238         if (b) {
3239                 pci_scan_child_bus(b);
3240         } else {
3241                 pci_free_resource_list(&resources);
3242         }
3243         return b;
3244 }
3245 EXPORT_SYMBOL(pci_scan_bus);
3246
3247 /**
3248  * pci_rescan_bus_bridge_resize - Scan a PCI bus for devices
3249  * @bridge: PCI bridge for the bus to scan
3250  *
3251  * Scan a PCI bus and child buses for new devices, add them,
3252  * and enable them, resizing bridge mmio/io resource if necessary
3253  * and possible.  The caller must ensure the child devices are already
3254  * removed for resizing to occur.
3255  *
3256  * Returns the max number of subordinate bus discovered.
3257  */
3258 unsigned int pci_rescan_bus_bridge_resize(struct pci_dev *bridge)
3259 {
3260         unsigned int max;
3261         struct pci_bus *bus = bridge->subordinate;
3262
3263         max = pci_scan_child_bus(bus);
3264
3265         pci_assign_unassigned_bridge_resources(bridge);
3266
3267         pci_bus_add_devices(bus);
3268
3269         return max;
3270 }
3271
3272 /**
3273  * pci_rescan_bus - Scan a PCI bus for devices
3274  * @bus: PCI bus to scan
3275  *
3276  * Scan a PCI bus and child buses for new devices, add them,
3277  * and enable them.
3278  *
3279  * Returns the max number of subordinate bus discovered.
3280  */
3281 unsigned int pci_rescan_bus(struct pci_bus *bus)
3282 {
3283         unsigned int max;
3284
3285         max = pci_scan_child_bus(bus);
3286         pci_assign_unassigned_bus_resources(bus);
3287         pci_bus_add_devices(bus);
3288
3289         return max;
3290 }
3291 EXPORT_SYMBOL_GPL(pci_rescan_bus);
3292
3293 /*
3294  * pci_rescan_bus(), pci_rescan_bus_bridge_resize() and PCI device removal
3295  * routines should always be executed under this mutex.
3296  */
3297 static DEFINE_MUTEX(pci_rescan_remove_lock);
3298
3299 void pci_lock_rescan_remove(void)
3300 {
3301         mutex_lock(&pci_rescan_remove_lock);
3302 }
3303 EXPORT_SYMBOL_GPL(pci_lock_rescan_remove);
3304
3305 void pci_unlock_rescan_remove(void)
3306 {
3307         mutex_unlock(&pci_rescan_remove_lock);
3308 }
3309 EXPORT_SYMBOL_GPL(pci_unlock_rescan_remove);
3310
3311 static int __init pci_sort_bf_cmp(const struct device *d_a,
3312                                   const struct device *d_b)
3313 {
3314         const struct pci_dev *a = to_pci_dev(d_a);
3315         const struct pci_dev *b = to_pci_dev(d_b);
3316
3317         if      (pci_domain_nr(a->bus) < pci_domain_nr(b->bus)) return -1;
3318         else if (pci_domain_nr(a->bus) > pci_domain_nr(b->bus)) return  1;
3319
3320         if      (a->bus->number < b->bus->number) return -1;
3321         else if (a->bus->number > b->bus->number) return  1;
3322
3323         if      (a->devfn < b->devfn) return -1;
3324         else if (a->devfn > b->devfn) return  1;
3325
3326         return 0;
3327 }
3328
3329 void __init pci_sort_breadthfirst(void)
3330 {
3331         bus_sort_breadthfirst(&pci_bus_type, &pci_sort_bf_cmp);
3332 }
3333
3334 int pci_hp_add_bridge(struct pci_dev *dev)
3335 {
3336         struct pci_bus *parent = dev->bus;
3337         int busnr, start = parent->busn_res.start;
3338         unsigned int available_buses = 0;
3339         int end = parent->busn_res.end;
3340
3341         for (busnr = start; busnr <= end; busnr++) {
3342                 if (!pci_find_bus(pci_domain_nr(parent), busnr))
3343                         break;
3344         }
3345         if (busnr-- > end) {
3346                 pci_err(dev, "No bus number available for hot-added bridge\n");
3347                 return -1;
3348         }
3349
3350         /* Scan bridges that are already configured */
3351         busnr = pci_scan_bridge(parent, dev, busnr, 0);
3352
3353         /*
3354          * Distribute the available bus numbers between hotplug-capable
3355          * bridges to make extending the chain later possible.
3356          */
3357         available_buses = end - busnr;
3358
3359         /* Scan bridges that need to be reconfigured */
3360         pci_scan_bridge_extend(parent, dev, busnr, available_buses, 1);
3361
3362         if (!dev->subordinate)
3363                 return -1;
3364
3365         return 0;
3366 }
3367 EXPORT_SYMBOL_GPL(pci_hp_add_bridge);