drivers/pci/probe.c

   1 // SPDX-License-Identifier: GPL-2.0
   2 /*
   3  * PCI detection and setup code
   4  */
   5
   6 #include <linux/kernel.h>
   7 #include <linux/delay.h>
   8 #include <linux/init.h>
   9 #include <linux/pci.h>
  10 #include <linux/msi.h>
  11 #include <linux/of_device.h>
  12 #include <linux/of_pci.h>
  13 #include <linux/pci_hotplug.h>
  14 #include <linux/slab.h>
  15 #include <linux/module.h>
  16 #include <linux/cpumask.h>
  17 #include <linux/aer.h>
  18 #include <linux/acpi.h>
  19 #include <linux/hypervisor.h>
  20 #include <linux/irqdomain.h>
  21 #include <linux/pm_runtime.h>
  22 #include "pci.h"
  23
  24 #define CARDBUS_LATENCY_TIMER   176     /* secondary latency timer */
  25 #define CARDBUS_RESERVE_BUSNR   3
  26
  27 static struct resource busn_resource = {
  28         .name   = "PCI busn",
  29         .start  = 0,
  30         .end    = 255,
  31         .flags  = IORESOURCE_BUS,
  32 };
  33
  34 /* Ugh.  Need to stop exporting this to modules. */
  35 LIST_HEAD(pci_root_buses);
  36 EXPORT_SYMBOL(pci_root_buses);
  37
  38 static LIST_HEAD(pci_domain_busn_res_list);
  39
  40 struct pci_domain_busn_res {
  41         struct list_head list;
  42         struct resource res;
  43         int domain_nr;
  44 };
  45
  46 static struct resource *get_pci_domain_busn_res(int domain_nr)
  47 {
  48         struct pci_domain_busn_res *r;
  49
  50         list_for_each_entry(r, &pci_domain_busn_res_list, list)
  51                 if (r->domain_nr == domain_nr)
  52                         return &r->res;
  53
  54         r = kzalloc(sizeof(*r), GFP_KERNEL);
  55         if (!r)
  56                 return NULL;
  57
  58         r->domain_nr = domain_nr;
  59         r->res.start = 0;
  60         r->res.end = 0xff;
  61         r->res.flags = IORESOURCE_BUS | IORESOURCE_PCI_FIXED;
  62
  63         list_add_tail(&r->list, &pci_domain_busn_res_list);
  64
  65         return &r->res;
  66 }
  67
  68 /*
  69  * Some device drivers need know if PCI is initiated.
  70  * Basically, we think PCI is not initiated when there
  71  * is no device to be found on the pci_bus_type.
  72  */
  73 int no_pci_devices(void)
  74 {
  75         struct device *dev;
  76         int no_devices;
  77
  78         dev = bus_find_next_device(&pci_bus_type, NULL);
  79         no_devices = (dev == NULL);
  80         put_device(dev);
  81         return no_devices;
  82 }
  83 EXPORT_SYMBOL(no_pci_devices);
  84
  85 /*
  86  * PCI Bus Class
  87  */
  88 static void release_pcibus_dev(struct device *dev)
  89 {
  90         struct pci_bus *pci_bus = to_pci_bus(dev);
  91
  92         put_device(pci_bus->bridge);
  93         pci_bus_remove_resources(pci_bus);
  94         pci_release_bus_of_node(pci_bus);
  95         kfree(pci_bus);
  96 }
  97
  98 static struct class pcibus_class = {
  99         .name           = "pci_bus",
 100         .dev_release    = &release_pcibus_dev,
 101         .dev_groups     = pcibus_groups,
 102 };
 103
 104 static int __init pcibus_class_init(void)
 105 {
 106         return class_register(&pcibus_class);
 107 }
 108 postcore_initcall(pcibus_class_init);
 109
 110 static u64 pci_size(u64 base, u64 maxbase, u64 mask)
 111 {
 112         u64 size = mask & maxbase;      /* Find the significant bits */
 113         if (!size)
 114                 return 0;
 115
 116         /*
 117          * Get the lowest of them to find the decode size, and from that
 118          * the extent.
 119          */
 120         size = size & ~(size-1);
 121
 122         /*
 123          * base == maxbase can be valid only if the BAR has already been
 124          * programmed with all 1s.
 125          */
 126         if (base == maxbase && ((base | (size - 1)) & mask) != mask)
 127                 return 0;
 128
 129         return size;
 130 }
 131
 132 static inline unsigned long decode_bar(struct pci_dev *dev, u32 bar)
 133 {
 134         u32 mem_type;
 135         unsigned long flags;
 136
 137         if ((bar & PCI_BASE_ADDRESS_SPACE) == PCI_BASE_ADDRESS_SPACE_IO) {
 138                 flags = bar & ~PCI_BASE_ADDRESS_IO_MASK;
 139                 flags |= IORESOURCE_IO;
 140                 return flags;
 141         }
 142
 143         flags = bar & ~PCI_BASE_ADDRESS_MEM_MASK;
 144         flags |= IORESOURCE_MEM;
 145         if (flags & PCI_BASE_ADDRESS_MEM_PREFETCH)
 146                 flags |= IORESOURCE_PREFETCH;
 147
 148         mem_type = bar & PCI_BASE_ADDRESS_MEM_TYPE_MASK;
 149         switch (mem_type) {
 150         case PCI_BASE_ADDRESS_MEM_TYPE_32:
 151                 break;
 152         case PCI_BASE_ADDRESS_MEM_TYPE_1M:
 153                 /* 1M mem BAR treated as 32-bit BAR */
 154                 break;
 155         case PCI_BASE_ADDRESS_MEM_TYPE_64:
 156                 flags |= IORESOURCE_MEM_64;
 157                 break;
 158         default:
 159                 /* mem unknown type treated as 32-bit BAR */
 160                 break;
 161         }
 162         return flags;
 163 }
 164
 165 #define PCI_COMMAND_DECODE_ENABLE       (PCI_COMMAND_MEMORY | PCI_COMMAND_IO)
 166
 167 /**
 168  * pci_read_base - Read a PCI BAR
 169  * @dev: the PCI device
 170  * @type: type of the BAR
 171  * @res: resource buffer to be filled in
 172  * @pos: BAR position in the config space
 173  *
 174  * Returns 1 if the BAR is 64-bit, or 0 if 32-bit.
 175  */
 176 int __pci_read_base(struct pci_dev *dev, enum pci_bar_type type,
 177                     struct resource *res, unsigned int pos)
 178 {
 179         u32 l = 0, sz = 0, mask;
 180         u64 l64, sz64, mask64;
 181         u16 orig_cmd;
 182         struct pci_bus_region region, inverted_region;
 183
 184         mask = type ? PCI_ROM_ADDRESS_MASK : ~0;
 185
 186         /* No printks while decoding is disabled! */
 187         if (!dev->mmio_always_on) {
 188                 pci_read_config_word(dev, PCI_COMMAND, &orig_cmd);
 189                 if (orig_cmd & PCI_COMMAND_DECODE_ENABLE) {
 190                         pci_write_config_word(dev, PCI_COMMAND,
 191                                 orig_cmd & ~PCI_COMMAND_DECODE_ENABLE);
 192                 }
 193         }
 194
 195         res->name = pci_name(dev);
 196
 197         pci_read_config_dword(dev, pos, &l);
 198         pci_write_config_dword(dev, pos, l | mask);
 199         pci_read_config_dword(dev, pos, &sz);
 200         pci_write_config_dword(dev, pos, l);
 201
 202         /*
 203          * All bits set in sz means the device isn't working properly.
 204          * If the BAR isn't implemented, all bits must be 0.  If it's a
 205          * memory BAR or a ROM, bit 0 must be clear; if it's an io BAR, bit
 206          * 1 must be clear.
 207          */
 208         if (sz == 0xffffffff)
 209                 sz = 0;
 210
 211         /*
 212          * I don't know how l can have all bits set.  Copied from old code.
 213          * Maybe it fixes a bug on some ancient platform.
 214          */
 215         if (l == 0xffffffff)
 216                 l = 0;
 217
 218         if (type == pci_bar_unknown) {
 219                 res->flags = decode_bar(dev, l);
 220                 res->flags |= IORESOURCE_SIZEALIGN;
 221                 if (res->flags & IORESOURCE_IO) {
 222                         l64 = l & PCI_BASE_ADDRESS_IO_MASK;
 223                         sz64 = sz & PCI_BASE_ADDRESS_IO_MASK;
 224                         mask64 = PCI_BASE_ADDRESS_IO_MASK & (u32)IO_SPACE_LIMIT;
 225                 } else {
 226                         l64 = l & PCI_BASE_ADDRESS_MEM_MASK;
 227                         sz64 = sz & PCI_BASE_ADDRESS_MEM_MASK;
 228                         mask64 = (u32)PCI_BASE_ADDRESS_MEM_MASK;
 229                 }
 230         } else {
 231                 if (l & PCI_ROM_ADDRESS_ENABLE)
 232                         res->flags |= IORESOURCE_ROM_ENABLE;
 233                 l64 = l & PCI_ROM_ADDRESS_MASK;
 234                 sz64 = sz & PCI_ROM_ADDRESS_MASK;
 235                 mask64 = PCI_ROM_ADDRESS_MASK;
 236         }
 237
 238         if (res->flags & IORESOURCE_MEM_64) {
 239                 pci_read_config_dword(dev, pos + 4, &l);
 240                 pci_write_config_dword(dev, pos + 4, ~0);
 241                 pci_read_config_dword(dev, pos + 4, &sz);
 242                 pci_write_config_dword(dev, pos + 4, l);
 243
 244                 l64 |= ((u64)l << 32);
 245                 sz64 |= ((u64)sz << 32);
 246                 mask64 |= ((u64)~0 << 32);
 247         }
 248
 249         if (!dev->mmio_always_on && (orig_cmd & PCI_COMMAND_DECODE_ENABLE))
 250                 pci_write_config_word(dev, PCI_COMMAND, orig_cmd);
 251
 252         if (!sz64)
 253                 goto fail;
 254
 255         sz64 = pci_size(l64, sz64, mask64);
 256         if (!sz64) {
 257                 pci_info(dev, FW_BUG "reg 0x%x: invalid BAR (can't size)\n",
 258                          pos);
 259                 goto fail;
 260         }
 261
 262         if (res->flags & IORESOURCE_MEM_64) {
 263                 if ((sizeof(pci_bus_addr_t) < 8 || sizeof(resource_size_t) < 8)
 264                     && sz64 > 0x100000000ULL) {
 265                         res->flags |= IORESOURCE_UNSET | IORESOURCE_DISABLED;
 266                         res->start = 0;
 267                         res->end = 0;
 268                         pci_err(dev, "reg 0x%x: can't handle BAR larger than 4GB (size %#010llx)\n",
 269                                 pos, (unsigned long long)sz64);
 270                         goto out;
 271                 }
 272
 273                 if ((sizeof(pci_bus_addr_t) < 8) && l) {
 274                         /* Above 32-bit boundary; try to reallocate */
 275                         res->flags |= IORESOURCE_UNSET;
 276                         res->start = 0;
 277                         res->end = sz64 - 1;
 278                         pci_info(dev, "reg 0x%x: can't handle BAR above 4GB (bus address %#010llx)\n",
 279                                  pos, (unsigned long long)l64);
 280                         goto out;
 281                 }
 282         }
 283
 284         region.start = l64;
 285         region.end = l64 + sz64 - 1;
 286
 287         pcibios_bus_to_resource(dev->bus, res, &region);
 288         pcibios_resource_to_bus(dev->bus, &inverted_region, res);
 289
 290         /*
 291          * If "A" is a BAR value (a bus address), "bus_to_resource(A)" is
 292          * the corresponding resource address (the physical address used by
 293          * the CPU.  Converting that resource address back to a bus address
 294          * should yield the original BAR value:
 295          *
 296          *     resource_to_bus(bus_to_resource(A)) == A
 297          *
 298          * If it doesn't, CPU accesses to "bus_to_resource(A)" will not
 299          * be claimed by the device.
 300          */
 301         if (inverted_region.start != region.start) {
 302                 res->flags |= IORESOURCE_UNSET;
 303                 res->start = 0;
 304                 res->end = region.end - region.start;
 305                 pci_info(dev, "reg 0x%x: initial BAR value %#010llx invalid\n",
 306                          pos, (unsigned long long)region.start);
 307         }
 308
 309         goto out;
 310
 311
 312 fail:
 313         res->flags = 0;
 314 out:
 315         if (res->flags)
 316                 pci_info(dev, "reg 0x%x: %pR\n", pos, res);
 317
 318         return (res->flags & IORESOURCE_MEM_64) ? 1 : 0;
 319 }
 320
 321 static void pci_read_bases(struct pci_dev *dev, unsigned int howmany, int rom)
 322 {
 323         unsigned int pos, reg;
 324
 325         if (dev->non_compliant_bars)
 326                 return;
 327
 328         /* Per PCIe r4.0, sec 9.3.4.1.11, the VF BARs are all RO Zero */
 329         if (dev->is_virtfn)
 330                 return;
 331
 332         for (pos = 0; pos < howmany; pos++) {
 333                 struct resource *res = &dev->resource[pos];
 334                 reg = PCI_BASE_ADDRESS_0 + (pos << 2);
 335                 pos += __pci_read_base(dev, pci_bar_unknown, res, reg);
 336         }
 337
 338         if (rom) {
 339                 struct resource *res = &dev->resource[PCI_ROM_RESOURCE];
 340                 dev->rom_base_reg = rom;
 341                 res->flags = IORESOURCE_MEM | IORESOURCE_PREFETCH |
 342                                 IORESOURCE_READONLY | IORESOURCE_SIZEALIGN;
 343                 __pci_read_base(dev, pci_bar_mem32, res, rom);
 344         }
 345 }
 346
 347 static void pci_read_bridge_windows(struct pci_dev *bridge)
 348 {
 349         u16 io;
 350         u32 pmem, tmp;
 351
 352         pci_read_config_word(bridge, PCI_IO_BASE, &io);
 353         if (!io) {
 354                 pci_write_config_word(bridge, PCI_IO_BASE, 0xe0f0);
 355                 pci_read_config_word(bridge, PCI_IO_BASE, &io);
 356                 pci_write_config_word(bridge, PCI_IO_BASE, 0x0);
 357         }
 358         if (io)
 359                 bridge->io_window = 1;
 360
 361         /*
 362          * DECchip 21050 pass 2 errata: the bridge may miss an address
 363          * disconnect boundary by one PCI data phase.  Workaround: do not
 364          * use prefetching on this device.
 365          */
 366         if (bridge->vendor == PCI_VENDOR_ID_DEC && bridge->device == 0x0001)
 367                 return;
 368
 369         pci_read_config_dword(bridge, PCI_PREF_MEMORY_BASE, &pmem);
 370         if (!pmem) {
 371                 pci_write_config_dword(bridge, PCI_PREF_MEMORY_BASE,
 372                                                0xffe0fff0);
 373                 pci_read_config_dword(bridge, PCI_PREF_MEMORY_BASE, &pmem);
 374                 pci_write_config_dword(bridge, PCI_PREF_MEMORY_BASE, 0x0);
 375         }
 376         if (!pmem)
 377                 return;
 378
 379         bridge->pref_window = 1;
 380
 381         if ((pmem & PCI_PREF_RANGE_TYPE_MASK) == PCI_PREF_RANGE_TYPE_64) {
 382
 383                 /*
 384                  * Bridge claims to have a 64-bit prefetchable memory
 385                  * window; verify that the upper bits are actually
 386                  * writable.
 387                  */
 388                 pci_read_config_dword(bridge, PCI_PREF_BASE_UPPER32, &pmem);
 389                 pci_write_config_dword(bridge, PCI_PREF_BASE_UPPER32,
 390                                        0xffffffff);
 391                 pci_read_config_dword(bridge, PCI_PREF_BASE_UPPER32, &tmp);
 392                 pci_write_config_dword(bridge, PCI_PREF_BASE_UPPER32, pmem);
 393                 if (tmp)
 394                         bridge->pref_64_window = 1;
 395         }
 396 }
 397
 398 static void pci_read_bridge_io(struct pci_bus *child)
 399 {
 400         struct pci_dev *dev = child->self;
 401         u8 io_base_lo, io_limit_lo;
 402         unsigned long io_mask, io_granularity, base, limit;
 403         struct pci_bus_region region;
 404         struct resource *res;
 405
 406         io_mask = PCI_IO_RANGE_MASK;
 407         io_granularity = 0x1000;
 408         if (dev->io_window_1k) {
 409                 /* Support 1K I/O space granularity */
 410                 io_mask = PCI_IO_1K_RANGE_MASK;
 411                 io_granularity = 0x400;
 412         }
 413
 414         res = child->resource[0];
 415         pci_read_config_byte(dev, PCI_IO_BASE, &io_base_lo);
 416         pci_read_config_byte(dev, PCI_IO_LIMIT, &io_limit_lo);
 417         base = (io_base_lo & io_mask) << 8;
 418         limit = (io_limit_lo & io_mask) << 8;
 419
 420         if ((io_base_lo & PCI_IO_RANGE_TYPE_MASK) == PCI_IO_RANGE_TYPE_32) {
 421                 u16 io_base_hi, io_limit_hi;
 422
 423                 pci_read_config_word(dev, PCI_IO_BASE_UPPER16, &io_base_hi);
 424                 pci_read_config_word(dev, PCI_IO_LIMIT_UPPER16, &io_limit_hi);
 425                 base |= ((unsigned long) io_base_hi << 16);
 426                 limit |= ((unsigned long) io_limit_hi << 16);
 427         }
 428
 429         if (base <= limit) {
 430                 res->flags = (io_base_lo & PCI_IO_RANGE_TYPE_MASK) | IORESOURCE_IO;
 431                 region.start = base;
 432                 region.end = limit + io_granularity - 1;
 433                 pcibios_bus_to_resource(dev->bus, res, &region);
 434                 pci_info(dev, "  bridge window %pR\n", res);
 435         }
 436 }
 437
 438 static void pci_read_bridge_mmio(struct pci_bus *child)
 439 {
 440         struct pci_dev *dev = child->self;
 441         u16 mem_base_lo, mem_limit_lo;
 442         unsigned long base, limit;
 443         struct pci_bus_region region;
 444         struct resource *res;
 445
 446         res = child->resource[1];
 447         pci_read_config_word(dev, PCI_MEMORY_BASE, &mem_base_lo);
 448         pci_read_config_word(dev, PCI_MEMORY_LIMIT, &mem_limit_lo);
 449         base = ((unsigned long) mem_base_lo & PCI_MEMORY_RANGE_MASK) << 16;
 450         limit = ((unsigned long) mem_limit_lo & PCI_MEMORY_RANGE_MASK) << 16;
 451         if (base <= limit) {
 452                 res->flags = (mem_base_lo & PCI_MEMORY_RANGE_TYPE_MASK) | IORESOURCE_MEM;
 453                 region.start = base;
 454                 region.end = limit + 0xfffff;
 455                 pcibios_bus_to_resource(dev->bus, res, &region);
 456                 pci_info(dev, "  bridge window %pR\n", res);
 457         }
 458 }
 459
 460 static void pci_read_bridge_mmio_pref(struct pci_bus *child)
 461 {
 462         struct pci_dev *dev = child->self;
 463         u16 mem_base_lo, mem_limit_lo;
 464         u64 base64, limit64;
 465         pci_bus_addr_t base, limit;
 466         struct pci_bus_region region;
 467         struct resource *res;
 468
 469         res = child->resource[2];
 470         pci_read_config_word(dev, PCI_PREF_MEMORY_BASE, &mem_base_lo);
 471         pci_read_config_word(dev, PCI_PREF_MEMORY_LIMIT, &mem_limit_lo);
 472         base64 = (mem_base_lo & PCI_PREF_RANGE_MASK) << 16;
 473         limit64 = (mem_limit_lo & PCI_PREF_RANGE_MASK) << 16;
 474
 475         if ((mem_base_lo & PCI_PREF_RANGE_TYPE_MASK) == PCI_PREF_RANGE_TYPE_64) {
 476                 u32 mem_base_hi, mem_limit_hi;
 477
 478                 pci_read_config_dword(dev, PCI_PREF_BASE_UPPER32, &mem_base_hi);
 479                 pci_read_config_dword(dev, PCI_PREF_LIMIT_UPPER32, &mem_limit_hi);
 480
 481                 /*
 482                  * Some bridges set the base > limit by default, and some
 483                  * (broken) BIOSes do not initialize them.  If we find
 484                  * this, just assume they are not being used.
 485                  */
 486                 if (mem_base_hi <= mem_limit_hi) {
 487                         base64 |= (u64) mem_base_hi << 32;
 488                         limit64 |= (u64) mem_limit_hi << 32;
 489                 }
 490         }
 491
 492         base = (pci_bus_addr_t) base64;
 493         limit = (pci_bus_addr_t) limit64;
 494
 495         if (base != base64) {
 496                 pci_err(dev, "can't handle bridge window above 4GB (bus address %#010llx)\n",
 497                         (unsigned long long) base64);
 498                 return;
 499         }
 500
 501         if (base <= limit) {
 502                 res->flags = (mem_base_lo & PCI_PREF_RANGE_TYPE_MASK) |
 503                                          IORESOURCE_MEM | IORESOURCE_PREFETCH;
 504                 if (res->flags & PCI_PREF_RANGE_TYPE_64)
 505                         res->flags |= IORESOURCE_MEM_64;
 506                 region.start = base;
 507                 region.end = limit + 0xfffff;
 508                 pcibios_bus_to_resource(dev->bus, res, &region);
 509                 pci_info(dev, "  bridge window %pR\n", res);
 510         }
 511 }
 512
 513 void pci_read_bridge_bases(struct pci_bus *child)
 514 {
 515         struct pci_dev *dev = child->self;
 516         struct resource *res;
 517         int i;
 518
 519         if (pci_is_root_bus(child))     /* It's a host bus, nothing to read */
 520                 return;
 521
 522         pci_info(dev, "PCI bridge to %pR%s\n",
 523                  &child->busn_res,
 524                  dev->transparent ? " (subtractive decode)" : "");
 525
 526         pci_bus_remove_resources(child);
 527         for (i = 0; i < PCI_BRIDGE_RESOURCE_NUM; i++)
 528                 child->resource[i] = &dev->resource[PCI_BRIDGE_RESOURCES+i];
 529
 530         pci_read_bridge_io(child);
 531         pci_read_bridge_mmio(child);
 532         pci_read_bridge_mmio_pref(child);
 533
 534         if (dev->transparent) {
 535                 pci_bus_for_each_resource(child->parent, res, i) {
 536                         if (res && res->flags) {
 537                                 pci_bus_add_resource(child, res,
 538                                                      PCI_SUBTRACTIVE_DECODE);
 539                                 pci_info(dev, "  bridge window %pR (subtractive decode)\n",
 540                                            res);
 541                         }
 542                 }
 543         }
 544 }
 545
 546 static struct pci_bus *pci_alloc_bus(struct pci_bus *parent)
 547 {
 548         struct pci_bus *b;
 549
 550         b = kzalloc(sizeof(*b), GFP_KERNEL);
 551         if (!b)
 552                 return NULL;
 553
 554         INIT_LIST_HEAD(&b->node);
 555         INIT_LIST_HEAD(&b->children);
 556         INIT_LIST_HEAD(&b->devices);
 557         INIT_LIST_HEAD(&b->slots);
 558         INIT_LIST_HEAD(&b->resources);
 559         b->max_bus_speed = PCI_SPEED_UNKNOWN;
 560         b->cur_bus_speed = PCI_SPEED_UNKNOWN;
 561 #ifdef CONFIG_PCI_DOMAINS_GENERIC
 562         if (parent)
 563                 b->domain_nr = parent->domain_nr;
 564 #endif
 565         return b;
 566 }
 567
 568 static void pci_release_host_bridge_dev(struct device *dev)
 569 {
 570         struct pci_host_bridge *bridge = to_pci_host_bridge(dev);
 571
 572         if (bridge->release_fn)
 573                 bridge->release_fn(bridge);
 574
 575         pci_free_resource_list(&bridge->windows);
 576         pci_free_resource_list(&bridge->dma_ranges);
 577         kfree(bridge);
 578 }
 579
 580 static void pci_init_host_bridge(struct pci_host_bridge *bridge)
 581 {
 582         INIT_LIST_HEAD(&bridge->windows);
 583         INIT_LIST_HEAD(&bridge->dma_ranges);
 584
 585         /*
 586          * We assume we can manage these PCIe features.  Some systems may
 587          * reserve these for use by the platform itself, e.g., an ACPI BIOS
 588          * may implement its own AER handling and use _OSC to prevent the
 589          * OS from interfering.
 590          */
 591         bridge->native_aer = 1;
 592         bridge->native_pcie_hotplug = 1;
 593         bridge->native_shpc_hotplug = 1;
 594         bridge->native_pme = 1;
 595         bridge->native_ltr = 1;
 596         bridge->native_dpc = 1;
 597
 598         device_initialize(&bridge->dev);
 599 }
 600
 601 struct pci_host_bridge *pci_alloc_host_bridge(size_t priv)
 602 {
 603         struct pci_host_bridge *bridge;
 604
 605         bridge = kzalloc(sizeof(*bridge) + priv, GFP_KERNEL);
 606         if (!bridge)
 607                 return NULL;
 608
 609         pci_init_host_bridge(bridge);
 610         bridge->dev.release = pci_release_host_bridge_dev;
 611
 612         return bridge;
 613 }
 614 EXPORT_SYMBOL(pci_alloc_host_bridge);
 615
 616 static void devm_pci_alloc_host_bridge_release(void *data)
 617 {
 618         pci_free_host_bridge(data);
 619 }
 620
 621 struct pci_host_bridge *devm_pci_alloc_host_bridge(struct device *dev,
 622                                                    size_t priv)
 623 {
 624         int ret;
 625         struct pci_host_bridge *bridge;
 626
 627         bridge = pci_alloc_host_bridge(priv);
 628         if (!bridge)
 629                 return NULL;
 630
 631         bridge->dev.parent = dev;
 632
 633         ret = devm_add_action_or_reset(dev, devm_pci_alloc_host_bridge_release,
 634                                        bridge);
 635         if (ret)
 636                 return NULL;
 637
 638         ret = devm_of_pci_bridge_init(dev, bridge);
 639         if (ret)
 640                 return NULL;
 641
 642         return bridge;
 643 }
 644 EXPORT_SYMBOL(devm_pci_alloc_host_bridge);
 645
 646 void pci_free_host_bridge(struct pci_host_bridge *bridge)
 647 {
 648         put_device(&bridge->dev);
 649 }
 650 EXPORT_SYMBOL(pci_free_host_bridge);
 651
 652 /* Indexed by PCI_X_SSTATUS_FREQ (secondary bus mode and frequency) */
 653 static const unsigned char pcix_bus_speed[] = {
 654         PCI_SPEED_UNKNOWN,              /* 0 */
 655         PCI_SPEED_66MHz_PCIX,           /* 1 */
 656         PCI_SPEED_100MHz_PCIX,          /* 2 */
 657         PCI_SPEED_133MHz_PCIX,          /* 3 */
 658         PCI_SPEED_UNKNOWN,              /* 4 */
 659         PCI_SPEED_66MHz_PCIX_ECC,       /* 5 */
 660         PCI_SPEED_100MHz_PCIX_ECC,      /* 6 */
 661         PCI_SPEED_133MHz_PCIX_ECC,      /* 7 */
 662         PCI_SPEED_UNKNOWN,              /* 8 */
 663         PCI_SPEED_66MHz_PCIX_266,       /* 9 */
 664         PCI_SPEED_100MHz_PCIX_266,      /* A */
 665         PCI_SPEED_133MHz_PCIX_266,      /* B */
 666         PCI_SPEED_UNKNOWN,              /* C */
 667         PCI_SPEED_66MHz_PCIX_533,       /* D */
 668         PCI_SPEED_100MHz_PCIX_533,      /* E */
 669         PCI_SPEED_133MHz_PCIX_533       /* F */
 670 };
 671
 672 /* Indexed by PCI_EXP_LNKCAP_SLS, PCI_EXP_LNKSTA_CLS */
 673 const unsigned char pcie_link_speed[] = {
 674         PCI_SPEED_UNKNOWN,              /* 0 */
 675         PCIE_SPEED_2_5GT,               /* 1 */
 676         PCIE_SPEED_5_0GT,               /* 2 */
 677         PCIE_SPEED_8_0GT,               /* 3 */
 678         PCIE_SPEED_16_0GT,              /* 4 */
 679         PCIE_SPEED_32_0GT,              /* 5 */
 680         PCI_SPEED_UNKNOWN,              /* 6 */
 681         PCI_SPEED_UNKNOWN,              /* 7 */
 682         PCI_SPEED_UNKNOWN,              /* 8 */
 683         PCI_SPEED_UNKNOWN,              /* 9 */
 684         PCI_SPEED_UNKNOWN,              /* A */
 685         PCI_SPEED_UNKNOWN,              /* B */
 686         PCI_SPEED_UNKNOWN,              /* C */
 687         PCI_SPEED_UNKNOWN,              /* D */
 688         PCI_SPEED_UNKNOWN,              /* E */
 689         PCI_SPEED_UNKNOWN               /* F */
 690 };
 691 EXPORT_SYMBOL_GPL(pcie_link_speed);
 692
 693 const char *pci_speed_string(enum pci_bus_speed speed)
 694 {
 695         /* Indexed by the pci_bus_speed enum */
 696         static const char *speed_strings[] = {
 697             "33 MHz PCI",               /* 0x00 */
 698             "66 MHz PCI",               /* 0x01 */
 699             "66 MHz PCI-X",             /* 0x02 */
 700             "100 MHz PCI-X",            /* 0x03 */
 701             "133 MHz PCI-X",            /* 0x04 */
 702             NULL,                       /* 0x05 */
 703             NULL,                       /* 0x06 */
 704             NULL,                       /* 0x07 */
 705             NULL,                       /* 0x08 */
 706             "66 MHz PCI-X 266",         /* 0x09 */
 707             "100 MHz PCI-X 266",        /* 0x0a */
 708             "133 MHz PCI-X 266",        /* 0x0b */
 709             "Unknown AGP",              /* 0x0c */
 710             "1x AGP",                   /* 0x0d */
 711             "2x AGP",                   /* 0x0e */
 712             "4x AGP",                   /* 0x0f */
 713             "8x AGP",                   /* 0x10 */
 714             "66 MHz PCI-X 533",         /* 0x11 */
 715             "100 MHz PCI-X 533",        /* 0x12 */
 716             "133 MHz PCI-X 533",        /* 0x13 */
 717             "2.5 GT/s PCIe",            /* 0x14 */
 718             "5.0 GT/s PCIe",            /* 0x15 */
 719             "8.0 GT/s PCIe",            /* 0x16 */
 720             "16.0 GT/s PCIe",           /* 0x17 */
 721             "32.0 GT/s PCIe",           /* 0x18 */
 722         };
 723
 724         if (speed < ARRAY_SIZE(speed_strings))
 725                 return speed_strings[speed];
 726         return "Unknown";
 727 }
 728 EXPORT_SYMBOL_GPL(pci_speed_string);
 729
 730 void pcie_update_link_speed(struct pci_bus *bus, u16 linksta)
 731 {
 732         bus->cur_bus_speed = pcie_link_speed[linksta & PCI_EXP_LNKSTA_CLS];
 733 }
 734 EXPORT_SYMBOL_GPL(pcie_update_link_speed);
 735
 736 static unsigned char agp_speeds[] = {
 737         AGP_UNKNOWN,
 738         AGP_1X,
 739         AGP_2X,
 740         AGP_4X,
 741         AGP_8X
 742 };
 743
 744 static enum pci_bus_speed agp_speed(int agp3, int agpstat)
 745 {
 746         int index = 0;
 747
 748         if (agpstat & 4)
 749                 index = 3;
 750         else if (agpstat & 2)
 751                 index = 2;
 752         else if (agpstat & 1)
 753                 index = 1;
 754         else
 755                 goto out;
 756
 757         if (agp3) {
 758                 index += 2;
 759                 if (index == 5)
 760                         index = 0;
 761         }
 762
 763  out:
 764         return agp_speeds[index];
 765 }
 766
 767 static void pci_set_bus_speed(struct pci_bus *bus)
 768 {
 769         struct pci_dev *bridge = bus->self;
 770         int pos;
 771
 772         pos = pci_find_capability(bridge, PCI_CAP_ID_AGP);
 773         if (!pos)
 774                 pos = pci_find_capability(bridge, PCI_CAP_ID_AGP3);
 775         if (pos) {
 776                 u32 agpstat, agpcmd;
 777
 778                 pci_read_config_dword(bridge, pos + PCI_AGP_STATUS, &agpstat);
 779                 bus->max_bus_speed = agp_speed(agpstat & 8, agpstat & 7);
 780
 781                 pci_read_config_dword(bridge, pos + PCI_AGP_COMMAND, &agpcmd);
 782                 bus->cur_bus_speed = agp_speed(agpstat & 8, agpcmd & 7);
 783         }
 784
 785         pos = pci_find_capability(bridge, PCI_CAP_ID_PCIX);
 786         if (pos) {
 787                 u16 status;
 788                 enum pci_bus_speed max;
 789
 790                 pci_read_config_word(bridge, pos + PCI_X_BRIDGE_SSTATUS,
 791                                      &status);
 792
 793                 if (status & PCI_X_SSTATUS_533MHZ) {
 794                         max = PCI_SPEED_133MHz_PCIX_533;
 795                 } else if (status & PCI_X_SSTATUS_266MHZ) {
 796                         max = PCI_SPEED_133MHz_PCIX_266;
 797                 } else if (status & PCI_X_SSTATUS_133MHZ) {
 798                         if ((status & PCI_X_SSTATUS_VERS) == PCI_X_SSTATUS_V2)
 799                                 max = PCI_SPEED_133MHz_PCIX_ECC;
 800                         else
 801                                 max = PCI_SPEED_133MHz_PCIX;
 802                 } else {
 803                         max = PCI_SPEED_66MHz_PCIX;
 804                 }
 805
 806                 bus->max_bus_speed = max;
 807                 bus->cur_bus_speed = pcix_bus_speed[
 808                         (status & PCI_X_SSTATUS_FREQ) >> 6];
 809
 810                 return;
 811         }
 812
 813         if (pci_is_pcie(bridge)) {
 814                 u32 linkcap;
 815                 u16 linksta;
 816
 817                 pcie_capability_read_dword(bridge, PCI_EXP_LNKCAP, &linkcap);
 818                 bus->max_bus_speed = pcie_link_speed[linkcap & PCI_EXP_LNKCAP_SLS];
 819                 bridge->link_active_reporting = !!(linkcap & PCI_EXP_LNKCAP_DLLLARC);
 820
 821                 pcie_capability_read_word(bridge, PCI_EXP_LNKSTA, &linksta);
 822                 pcie_update_link_speed(bus, linksta);
 823         }
 824 }
 825
 826 static struct irq_domain *pci_host_bridge_msi_domain(struct pci_bus *bus)
 827 {
 828         struct irq_domain *d;
 829
 830         /*
 831          * Any firmware interface that can resolve the msi_domain
 832          * should be called from here.
 833          */
 834         d = pci_host_bridge_of_msi_domain(bus);
 835         if (!d)
 836                 d = pci_host_bridge_acpi_msi_domain(bus);
 837
 838 #ifdef CONFIG_PCI_MSI_IRQ_DOMAIN
 839         /*
 840          * If no IRQ domain was found via the OF tree, try looking it up
 841          * directly through the fwnode_handle.
 842          */
 843         if (!d) {
 844                 struct fwnode_handle *fwnode = pci_root_bus_fwnode(bus);
 845
 846                 if (fwnode)
 847                         d = irq_find_matching_fwnode(fwnode,
 848                                                      DOMAIN_BUS_PCI_MSI);
 849         }
 850 #endif
 851
 852         return d;
 853 }
 854
 855 static void pci_set_bus_msi_domain(struct pci_bus *bus)
 856 {
 857         struct irq_domain *d;
 858         struct pci_bus *b;
 859
 860         /*
 861          * The bus can be a root bus, a subordinate bus, or a virtual bus
 862          * created by an SR-IOV device.  Walk up to the first bridge device
 863          * found or derive the domain from the host bridge.
 864          */
 865         for (b = bus, d = NULL; !d && !pci_is_root_bus(b); b = b->parent) {
 866                 if (b->self)
 867                         d = dev_get_msi_domain(&b->self->dev);
 868         }
 869
 870         if (!d)
 871                 d = pci_host_bridge_msi_domain(b);
 872
 873         dev_set_msi_domain(&bus->dev, d);
 874 }
 875
 876 static int pci_register_host_bridge(struct pci_host_bridge *bridge)
 877 {
 878         struct device *parent = bridge->dev.parent;
 879         struct resource_entry *window, *n;
 880         struct pci_bus *bus, *b;
 881         resource_size_t offset;
 882         LIST_HEAD(resources);
 883         struct resource *res;
 884         char addr[64], *fmt;
 885         const char *name;
 886         int err;
 887
 888         bus = pci_alloc_bus(NULL);
 889         if (!bus)
 890                 return -ENOMEM;
 891
 892         bridge->bus = bus;
 893
 894         /* Temporarily move resources off the list */
 895         list_splice_init(&bridge->windows, &resources);
 896         bus->sysdata = bridge->sysdata;
 897         bus->msi = bridge->msi;
 898         bus->ops = bridge->ops;
 899         bus->number = bus->busn_res.start = bridge->busnr;
 900 #ifdef CONFIG_PCI_DOMAINS_GENERIC
 901         bus->domain_nr = pci_bus_find_domain_nr(bus, parent);
 902 #endif
 903
 904         b = pci_find_bus(pci_domain_nr(bus), bridge->busnr);
 905         if (b) {
 906                 /* Ignore it if we already got here via a different bridge */
 907                 dev_dbg(&b->dev, "bus already known\n");
 908                 err = -EEXIST;
 909                 goto free;
 910         }
 911
 912         dev_set_name(&bridge->dev, "pci%04x:%02x", pci_domain_nr(bus),
 913                      bridge->busnr);
 914
 915         err = pcibios_root_bridge_prepare(bridge);
 916         if (err)
 917                 goto free;
 918
 919         err = device_add(&bridge->dev);
 920         if (err) {
 921                 put_device(&bridge->dev);
 922                 goto free;
 923         }
 924         bus->bridge = get_device(&bridge->dev);
 925         device_enable_async_suspend(bus->bridge);
 926         pci_set_bus_of_node(bus);
 927         pci_set_bus_msi_domain(bus);
 928
 929         if (!parent)
 930                 set_dev_node(bus->bridge, pcibus_to_node(bus));
 931
 932         bus->dev.class = &pcibus_class;
 933         bus->dev.parent = bus->bridge;
 934
 935         dev_set_name(&bus->dev, "%04x:%02x", pci_domain_nr(bus), bus->number);
 936         name = dev_name(&bus->dev);
 937
 938         err = device_register(&bus->dev);
 939         if (err)
 940                 goto unregister;
 941
 942         pcibios_add_bus(bus);
 943
 944         if (bus->ops->add_bus) {
 945                 err = bus->ops->add_bus(bus);
 946                 if (WARN_ON(err < 0))
 947                         dev_err(&bus->dev, "failed to add bus: %d\n", err);
 948         }
 949
 950         /* Create legacy_io and legacy_mem files for this bus */
 951         pci_create_legacy_files(bus);
 952
 953         if (parent)
 954                 dev_info(parent, "PCI host bridge to bus %s\n", name);
 955         else
 956                 pr_info("PCI host bridge to bus %s\n", name);
 957
 958         if (nr_node_ids > 1 && pcibus_to_node(bus) == NUMA_NO_NODE)
 959                 dev_warn(&bus->dev, "Unknown NUMA node; performance will be reduced\n");
 960
 961         /* Add initial resources to the bus */
 962         resource_list_for_each_entry_safe(window, n, &resources) {
 963                 list_move_tail(&window->node, &bridge->windows);
 964                 offset = window->offset;
 965                 res = window->res;
 966
 967                 if (res->flags & IORESOURCE_BUS)
 968                         pci_bus_insert_busn_res(bus, bus->number, res->end);
 969                 else
 970                         pci_bus_add_resource(bus, res, 0);
 971
 972                 if (offset) {
 973                         if (resource_type(res) == IORESOURCE_IO)
 974                                 fmt = " (bus address [%#06llx-%#06llx])";
 975                         else
 976                                 fmt = " (bus address [%#010llx-%#010llx])";
 977
 978                         snprintf(addr, sizeof(addr), fmt,
 979                                  (unsigned long long)(res->start - offset),
 980                                  (unsigned long long)(res->end - offset));
 981                 } else
 982                         addr[0] = '\0';
 983
 984                 dev_info(&bus->dev, "root bus resource %pR%s\n", res, addr);
 985         }
 986
 987         down_write(&pci_bus_sem);
 988         list_add_tail(&bus->node, &pci_root_buses);
 989         up_write(&pci_bus_sem);
 990
 991         return 0;
 992
 993 unregister:
 994         put_device(&bridge->dev);
 995         device_del(&bridge->dev);
 996
 997 free:
 998         kfree(bus);
 999         return err;
1000 }
1001
1002 static bool pci_bridge_child_ext_cfg_accessible(struct pci_dev *bridge)
1003 {
1004         int pos;
1005         u32 status;
1006
1007         /*
1008          * If extended config space isn't accessible on a bridge's primary
1009          * bus, we certainly can't access it on the secondary bus.
1010          */
1011         if (bridge->bus->bus_flags & PCI_BUS_FLAGS_NO_EXTCFG)
1012                 return false;
1013
1014         /*
1015          * PCIe Root Ports and switch ports are PCIe on both sides, so if
1016          * extended config space is accessible on the primary, it's also
1017          * accessible on the secondary.
1018          */
1019         if (pci_is_pcie(bridge) &&
1020             (pci_pcie_type(bridge) == PCI_EXP_TYPE_ROOT_PORT ||
1021              pci_pcie_type(bridge) == PCI_EXP_TYPE_UPSTREAM ||
1022              pci_pcie_type(bridge) == PCI_EXP_TYPE_DOWNSTREAM))
1023                 return true;
1024
1025         /*
1026          * For the other bridge types:
1027          *   - PCI-to-PCI bridges
1028          *   - PCIe-to-PCI/PCI-X forward bridges
1029          *   - PCI/PCI-X-to-PCIe reverse bridges
1030          * extended config space on the secondary side is only accessible
1031          * if the bridge supports PCI-X Mode 2.
1032          */
1033         pos = pci_find_capability(bridge, PCI_CAP_ID_PCIX);
1034         if (!pos)
1035                 return false;
1036
1037         pci_read_config_dword(bridge, pos + PCI_X_STATUS, &status);
1038         return status & (PCI_X_STATUS_266MHZ | PCI_X_STATUS_533MHZ);
1039 }
1040
1041 static struct pci_bus *pci_alloc_child_bus(struct pci_bus *parent,
1042                                            struct pci_dev *bridge, int busnr)
1043 {
1044         struct pci_bus *child;
1045         struct pci_host_bridge *host;
1046         int i;
1047         int ret;
1048
1049         /* Allocate a new bus and inherit stuff from the parent */
1050         child = pci_alloc_bus(parent);
1051         if (!child)
1052                 return NULL;
1053
1054         child->parent = parent;
1055         child->msi = parent->msi;
1056         child->sysdata = parent->sysdata;
1057         child->bus_flags = parent->bus_flags;
1058
1059         host = pci_find_host_bridge(parent);
1060         if (host->child_ops)
1061                 child->ops = host->child_ops;
1062         else
1063                 child->ops = parent->ops;
1064
1065         /*
1066          * Initialize some portions of the bus device, but don't register
1067          * it now as the parent is not properly set up yet.
1068          */
1069         child->dev.class = &pcibus_class;
1070         dev_set_name(&child->dev, "%04x:%02x", pci_domain_nr(child), busnr);
1071
1072         /* Set up the primary, secondary and subordinate bus numbers */
1073         child->number = child->busn_res.start = busnr;
1074         child->primary = parent->busn_res.start;
1075         child->busn_res.end = 0xff;
1076
1077         if (!bridge) {
1078                 child->dev.parent = parent->bridge;
1079                 goto add_dev;
1080         }
1081
1082         child->self = bridge;
1083         child->bridge = get_device(&bridge->dev);
1084         child->dev.parent = child->bridge;
1085         pci_set_bus_of_node(child);
1086         pci_set_bus_speed(child);
1087
1088         /*
1089          * Check whether extended config space is accessible on the child
1090          * bus.  Note that we currently assume it is always accessible on
1091          * the root bus.
1092          */
1093         if (!pci_bridge_child_ext_cfg_accessible(bridge)) {
1094                 child->bus_flags |= PCI_BUS_FLAGS_NO_EXTCFG;
1095                 pci_info(child, "extended config space not accessible\n");
1096         }
1097
1098         /* Set up default resource pointers and names */
1099         for (i = 0; i < PCI_BRIDGE_RESOURCE_NUM; i++) {
1100                 child->resource[i] = &bridge->resource[PCI_BRIDGE_RESOURCES+i];
1101                 child->resource[i]->name = child->name;
1102         }
1103         bridge->subordinate = child;
1104
1105 add_dev:
1106         pci_set_bus_msi_domain(child);
1107         ret = device_register(&child->dev);
1108         WARN_ON(ret < 0);
1109
1110         pcibios_add_bus(child);
1111
1112         if (child->ops->add_bus) {
1113                 ret = child->ops->add_bus(child);
1114                 if (WARN_ON(ret < 0))
1115                         dev_err(&child->dev, "failed to add bus: %d\n", ret);
1116         }
1117
1118         /* Create legacy_io and legacy_mem files for this bus */
1119         pci_create_legacy_files(child);
1120
1121         return child;
1122 }
1123
1124 struct pci_bus *pci_add_new_bus(struct pci_bus *parent, struct pci_dev *dev,
1125                                 int busnr)
1126 {
1127         struct pci_bus *child;
1128
1129         child = pci_alloc_child_bus(parent, dev, busnr);
1130         if (child) {
1131                 down_write(&pci_bus_sem);
1132                 list_add_tail(&child->node, &parent->children);
1133                 up_write(&pci_bus_sem);
1134         }
1135         return child;
1136 }
1137 EXPORT_SYMBOL(pci_add_new_bus);
1138
1139 static void pci_enable_crs(struct pci_dev *pdev)
1140 {
1141         u16 root_cap = 0;
1142
1143         /* Enable CRS Software Visibility if supported */
1144         pcie_capability_read_word(pdev, PCI_EXP_RTCAP, &root_cap);
1145         if (root_cap & PCI_EXP_RTCAP_CRSVIS)
1146                 pcie_capability_set_word(pdev, PCI_EXP_RTCTL,
1147                                          PCI_EXP_RTCTL_CRSSVE);
1148 }
1149
1150 static unsigned int pci_scan_child_bus_extend(struct pci_bus *bus,
1151                                               unsigned int available_buses);
1152 /**
1153  * pci_ea_fixed_busnrs() - Read fixed Secondary and Subordinate bus
1154  * numbers from EA capability.
1155  * @dev: Bridge
1156  * @sec: updated with secondary bus number from EA
1157  * @sub: updated with subordinate bus number from EA
1158  *
1159  * If @dev is a bridge with EA capability that specifies valid secondary
1160  * and subordinate bus numbers, return true with the bus numbers in @sec
1161  * and @sub.  Otherwise return false.
1162  */
1163 static bool pci_ea_fixed_busnrs(struct pci_dev *dev, u8 *sec, u8 *sub)
1164 {
1165         int ea, offset;
1166         u32 dw;
1167         u8 ea_sec, ea_sub;
1168
1169         if (dev->hdr_type != PCI_HEADER_TYPE_BRIDGE)
1170                 return false;
1171
1172         /* find PCI EA capability in list */
1173         ea = pci_find_capability(dev, PCI_CAP_ID_EA);
1174         if (!ea)
1175                 return false;
1176
1177         offset = ea + PCI_EA_FIRST_ENT;
1178         pci_read_config_dword(dev, offset, &dw);
1179         ea_sec =  dw & PCI_EA_SEC_BUS_MASK;
1180         ea_sub = (dw & PCI_EA_SUB_BUS_MASK) >> PCI_EA_SUB_BUS_SHIFT;
1181         if (ea_sec  == 0 || ea_sub < ea_sec)
1182                 return false;
1183
1184         *sec = ea_sec;
1185         *sub = ea_sub;
1186         return true;
1187 }
1188
1189 /*
1190  * pci_scan_bridge_extend() - Scan buses behind a bridge
1191  * @bus: Parent bus the bridge is on
1192  * @dev: Bridge itself
1193  * @max: Starting subordinate number of buses behind this bridge
1194  * @available_buses: Total number of buses available for this bridge and
1195  *                   the devices below. After the minimal bus space has
1196  *                   been allocated the remaining buses will be
1197  *                   distributed equally between hotplug-capable bridges.
1198  * @pass: Either %0 (scan already configured bridges) or %1 (scan bridges
1199  *        that need to be reconfigured.
1200  *
1201  * If it's a bridge, configure it and scan the bus behind it.
1202  * For CardBus bridges, we don't scan behind as the devices will
1203  * be handled by the bridge driver itself.
1204  *
1205  * We need to process bridges in two passes -- first we scan those
1206  * already configured by the BIOS and after we are done with all of
1207  * them, we proceed to assigning numbers to the remaining buses in
1208  * order to avoid overlaps between old and new bus numbers.
1209  *
1210  * Return: New subordinate number covering all buses behind this bridge.
1211  */
1212 static int pci_scan_bridge_extend(struct pci_bus *bus, struct pci_dev *dev,
1213                                   int max, unsigned int available_buses,
1214                                   int pass)
1215 {
1216         struct pci_bus *child;
1217         int is_cardbus = (dev->hdr_type == PCI_HEADER_TYPE_CARDBUS);
1218         u32 buses, i, j = 0;
1219         u16 bctl;
1220         u8 primary, secondary, subordinate;
1221         int broken = 0;
1222         bool fixed_buses;
1223         u8 fixed_sec, fixed_sub;
1224         int next_busnr;
1225
1226         /*
1227          * Make sure the bridge is powered on to be able to access config
1228          * space of devices below it.
1229          */
1230         pm_runtime_get_sync(&dev->dev);
1231
1232         pci_read_config_dword(dev, PCI_PRIMARY_BUS, &buses);
1233         primary = buses & 0xFF;
1234         secondary = (buses >> 8) & 0xFF;
1235         subordinate = (buses >> 16) & 0xFF;
1236
1237         pci_dbg(dev, "scanning [bus %02x-%02x] behind bridge, pass %d\n",
1238                 secondary, subordinate, pass);
1239
1240         if (!primary && (primary != bus->number) && secondary && subordinate) {
1241                 pci_warn(dev, "Primary bus is hard wired to 0\n");
1242                 primary = bus->number;
1243         }
1244
1245         /* Check if setup is sensible at all */
1246         if (!pass &&
1247             (primary != bus->number || secondary <= bus->number ||
1248              secondary > subordinate)) {
1249                 pci_info(dev, "bridge configuration invalid ([bus %02x-%02x]), reconfiguring\n",
1250                          secondary, subordinate);
1251                 broken = 1;
1252         }
1253
1254         /*
1255          * Disable Master-Abort Mode during probing to avoid reporting of
1256          * bus errors in some architectures.
1257          */
1258         pci_read_config_word(dev, PCI_BRIDGE_CONTROL, &bctl);
1259         pci_write_config_word(dev, PCI_BRIDGE_CONTROL,
1260                               bctl & ~PCI_BRIDGE_CTL_MASTER_ABORT);
1261
1262         pci_enable_crs(dev);
1263
1264         if ((secondary || subordinate) && !pcibios_assign_all_busses() &&
1265             !is_cardbus && !broken) {
1266                 unsigned int cmax;
1267
1268                 /*
1269                  * Bus already configured by firmware, process it in the
1270                  * first pass and just note the configuration.
1271                  */
1272                 if (pass)
1273                         goto out;
1274
1275                 /*
1276                  * The bus might already exist for two reasons: Either we
1277                  * are rescanning the bus or the bus is reachable through
1278                  * more than one bridge. The second case can happen with
1279                  * the i450NX chipset.
1280                  */
1281                 child = pci_find_bus(pci_domain_nr(bus), secondary);
1282                 if (!child) {
1283                         child = pci_add_new_bus(bus, dev, secondary);
1284                         if (!child)
1285                                 goto out;
1286                         child->primary = primary;
1287                         pci_bus_insert_busn_res(child, secondary, subordinate);
1288                         child->bridge_ctl = bctl;
1289                 }
1290
1291                 cmax = pci_scan_child_bus(child);
1292                 if (cmax > subordinate)
1293                         pci_warn(dev, "bridge has subordinate %02x but max busn %02x\n",
1294                                  subordinate, cmax);
1295
1296                 /* Subordinate should equal child->busn_res.end */
1297                 if (subordinate > max)
1298                         max = subordinate;
1299         } else {
1300
1301                 /*
1302                  * We need to assign a number to this bus which we always
1303                  * do in the second pass.
1304                  */
1305                 if (!pass) {
1306                         if (pcibios_assign_all_busses() || broken || is_cardbus)
1307
1308                                 /*
1309                                  * Temporarily disable forwarding of the
1310                                  * configuration cycles on all bridges in
1311                                  * this bus segment to avoid possible
1312                                  * conflicts in the second pass between two
1313                                  * bridges programmed with overlapping bus
1314                                  * ranges.
1315                                  */
1316                                 pci_write_config_dword(dev, PCI_PRIMARY_BUS,
1317                                                        buses & ~0xffffff);
1318                         goto out;
1319                 }
1320
1321                 /* Clear errors */
1322                 pci_write_config_word(dev, PCI_STATUS, 0xffff);
1323
1324                 /* Read bus numbers from EA Capability (if present) */
1325                 fixed_buses = pci_ea_fixed_busnrs(dev, &fixed_sec, &fixed_sub);
1326                 if (fixed_buses)
1327                         next_busnr = fixed_sec;
1328                 else
1329                         next_busnr = max + 1;
1330
1331                 /*
1332                  * Prevent assigning a bus number that already exists.
1333                  * This can happen when a bridge is hot-plugged, so in this
1334                  * case we only re-scan this bus.
1335                  */
1336                 child = pci_find_bus(pci_domain_nr(bus), next_busnr);
1337                 if (!child) {
1338                         child = pci_add_new_bus(bus, dev, next_busnr);
1339                         if (!child)
1340                                 goto out;
1341                         pci_bus_insert_busn_res(child, next_busnr,
1342                                                 bus->busn_res.end);
1343                 }
1344                 max++;
1345                 if (available_buses)
1346                         available_buses--;
1347
1348                 buses = (buses & 0xff000000)
1349                       | ((unsigned int)(child->primary)     <<  0)
1350                       | ((unsigned int)(child->busn_res.start)   <<  8)
1351                       | ((unsigned int)(child->busn_res.end) << 16);
1352
1353                 /*
1354                  * yenta.c forces a secondary latency timer of 176.
1355                  * Copy that behaviour here.
1356                  */
1357                 if (is_cardbus) {
1358                         buses &= ~0xff000000;
1359                         buses |= CARDBUS_LATENCY_TIMER << 24;
1360                 }
1361
1362                 /* We need to blast all three values with a single write */
1363                 pci_write_config_dword(dev, PCI_PRIMARY_BUS, buses);
1364
1365                 if (!is_cardbus) {
1366                         child->bridge_ctl = bctl;
1367                         max = pci_scan_child_bus_extend(child, available_buses);
1368                 } else {
1369
1370                         /*
1371                          * For CardBus bridges, we leave 4 bus numbers as
1372                          * cards with a PCI-to-PCI bridge can be inserted
1373                          * later.
1374                          */
1375                         for (i = 0; i < CARDBUS_RESERVE_BUSNR; i++) {
1376                                 struct pci_bus *parent = bus;
1377                                 if (pci_find_bus(pci_domain_nr(bus),
1378                                                         max+i+1))
1379                                         break;
1380                                 while (parent->parent) {
1381                                         if ((!pcibios_assign_all_busses()) &&
1382                                             (parent->busn_res.end > max) &&
1383                                             (parent->busn_res.end <= max+i)) {
1384                                                 j = 1;
1385                                         }
1386                                         parent = parent->parent;
1387                                 }
1388                                 if (j) {
1389
1390                                         /*
1391                                          * Often, there are two CardBus
1392                                          * bridges -- try to leave one
1393                                          * valid bus number for each one.
1394                                          */
1395                                         i /= 2;
1396                                         break;
1397                                 }
1398                         }
1399                         max += i;
1400                 }
1401
1402                 /*
1403                  * Set subordinate bus number to its real value.
1404                  * If fixed subordinate bus number exists from EA
1405                  * capability then use it.
1406                  */
1407                 if (fixed_buses)
1408                         max = fixed_sub;
1409                 pci_bus_update_busn_res_end(child, max);
1410                 pci_write_config_byte(dev, PCI_SUBORDINATE_BUS, max);
1411         }
1412
1413         sprintf(child->name,
1414                 (is_cardbus ? "PCI CardBus %04x:%02x" : "PCI Bus %04x:%02x"),
1415                 pci_domain_nr(bus), child->number);
1416
1417         /* Check that all devices are accessible */
1418         while (bus->parent) {
1419                 if ((child->busn_res.end > bus->busn_res.end) ||
1420                     (child->number > bus->busn_res.end) ||
1421                     (child->number < bus->number) ||
1422                     (child->busn_res.end < bus->number)) {
1423                         dev_info(&dev->dev, "devices behind bridge are unusable because %pR cannot be assigned for them\n",
1424                                  &child->busn_res);
1425                         break;
1426                 }
1427                 bus = bus->parent;
1428         }
1429
1430 out:
1431         pci_write_config_word(dev, PCI_BRIDGE_CONTROL, bctl);
1432
1433         pm_runtime_put(&dev->dev);
1434
1435         return max;
1436 }
1437
1438 /*
1439  * pci_scan_bridge() - Scan buses behind a bridge
1440  * @bus: Parent bus the bridge is on
1441  * @dev: Bridge itself
1442  * @max: Starting subordinate number of buses behind this bridge
1443  * @pass: Either %0 (scan already configured bridges) or %1 (scan bridges
1444  *        that need to be reconfigured.
1445  *
1446  * If it's a bridge, configure it and scan the bus behind it.
1447  * For CardBus bridges, we don't scan behind as the devices will
1448  * be handled by the bridge driver itself.
1449  *
1450  * We need to process bridges in two passes -- first we scan those
1451  * already configured by the BIOS and after we are done with all of
1452  * them, we proceed to assigning numbers to the remaining buses in
1453  * order to avoid overlaps between old and new bus numbers.
1454  *
1455  * Return: New subordinate number covering all buses behind this bridge.
1456  */
1457 int pci_scan_bridge(struct pci_bus *bus, struct pci_dev *dev, int max, int pass)
1458 {
1459         return pci_scan_bridge_extend(bus, dev, max, 0, pass);
1460 }
1461 EXPORT_SYMBOL(pci_scan_bridge);
1462
1463 /*
1464  * Read interrupt line and base address registers.
1465  * The architecture-dependent code can tweak these, of course.
1466  */
1467 static void pci_read_irq(struct pci_dev *dev)
1468 {
1469         unsigned char irq;
1470
1471         /* VFs are not allowed to use INTx, so skip the config reads */
1472         if (dev->is_virtfn) {
1473                 dev->pin = 0;
1474                 dev->irq = 0;
1475                 return;
1476         }
1477
1478         pci_read_config_byte(dev, PCI_INTERRUPT_PIN, &irq);
1479         dev->pin = irq;
1480         if (irq)
1481                 pci_read_config_byte(dev, PCI_INTERRUPT_LINE, &irq);
1482         dev->irq = irq;
1483 }
1484
1485 void set_pcie_port_type(struct pci_dev *pdev)
1486 {
1487         int pos;
1488         u16 reg16;
1489         int type;
1490         struct pci_dev *parent;
1491
1492         pos = pci_find_capability(pdev, PCI_CAP_ID_EXP);
1493         if (!pos)
1494                 return;
1495
1496         pdev->pcie_cap = pos;
1497         pci_read_config_word(pdev, pos + PCI_EXP_FLAGS, &reg16);
1498         pdev->pcie_flags_reg = reg16;
1499         pci_read_config_word(pdev, pos + PCI_EXP_DEVCAP, &reg16);
1500         pdev->pcie_mpss = reg16 & PCI_EXP_DEVCAP_PAYLOAD;
1501
1502         parent = pci_upstream_bridge(pdev);
1503         if (!parent)
1504                 return;
1505
1506         /*
1507          * Some systems do not identify their upstream/downstream ports
1508          * correctly so detect impossible configurations here and correct
1509          * the port type accordingly.
1510          */
1511         type = pci_pcie_type(pdev);
1512         if (type == PCI_EXP_TYPE_DOWNSTREAM) {
1513                 /*
1514                  * If pdev claims to be downstream port but the parent
1515                  * device is also downstream port assume pdev is actually
1516                  * upstream port.
1517                  */
1518                 if (pcie_downstream_port(parent)) {
1519                         pci_info(pdev, "claims to be downstream port but is acting as upstream port, correcting type\n");
1520                         pdev->pcie_flags_reg &= ~PCI_EXP_FLAGS_TYPE;
1521                         pdev->pcie_flags_reg |= PCI_EXP_TYPE_UPSTREAM;
1522                 }
1523         } else if (type == PCI_EXP_TYPE_UPSTREAM) {
1524                 /*
1525                  * If pdev claims to be upstream port but the parent
1526                  * device is also upstream port assume pdev is actually
1527                  * downstream port.
1528                  */
1529                 if (pci_pcie_type(parent) == PCI_EXP_TYPE_UPSTREAM) {
1530                         pci_info(pdev, "claims to be upstream port but is acting as downstream port, correcting type\n");
1531                         pdev->pcie_flags_reg &= ~PCI_EXP_FLAGS_TYPE;
1532                         pdev->pcie_flags_reg |= PCI_EXP_TYPE_DOWNSTREAM;
1533                 }
1534         }
1535 }
1536
1537 void set_pcie_hotplug_bridge(struct pci_dev *pdev)
1538 {
1539         u32 reg32;
1540
1541         pcie_capability_read_dword(pdev, PCI_EXP_SLTCAP, &reg32);
1542         if (reg32 & PCI_EXP_SLTCAP_HPC)
1543                 pdev->is_hotplug_bridge = 1;
1544 }
1545
1546 static void set_pcie_thunderbolt(struct pci_dev *dev)
1547 {
1548         int vsec = 0;
1549         u32 header;
1550
1551         while ((vsec = pci_find_next_ext_capability(dev, vsec,
1552                                                     PCI_EXT_CAP_ID_VNDR))) {
1553                 pci_read_config_dword(dev, vsec + PCI_VNDR_HEADER, &header);
1554
1555                 /* Is the device part of a Thunderbolt controller? */
1556                 if (dev->vendor == PCI_VENDOR_ID_INTEL &&
1557                     PCI_VNDR_HEADER_ID(header) == PCI_VSEC_ID_INTEL_TBT) {
1558                         dev->is_thunderbolt = 1;
1559                         return;
1560                 }
1561         }
1562 }
1563
1564 static void set_pcie_untrusted(struct pci_dev *dev)
1565 {
1566         struct pci_dev *parent;
1567
1568         /*
1569          * If the upstream bridge is untrusted we treat this device
1570          * untrusted as well.
1571          */
1572         parent = pci_upstream_bridge(dev);
1573         if (parent && (parent->untrusted || parent->external_facing))
1574                 dev->untrusted = true;
1575 }
1576
1577 /**
1578  * pci_ext_cfg_is_aliased - Is ext config space just an alias of std config?
1579  * @dev: PCI device
1580  *
1581  * PCI Express to PCI/PCI-X Bridge Specification, rev 1.0, 4.1.4 says that
1582  * when forwarding a type1 configuration request the bridge must check that
1583  * the extended register address field is zero.  The bridge is not permitted
1584  * to forward the transactions and must handle it as an Unsupported Request.
1585  * Some bridges do not follow this rule and simply drop the extended register
1586  * bits, resulting in the standard config space being aliased, every 256
1587  * bytes across the entire configuration space.  Test for this condition by
1588  * comparing the first dword of each potential alias to the vendor/device ID.
1589  * Known offenders:
1590  *   ASM1083/1085 PCIe-to-PCI Reversible Bridge (1b21:1080, rev 01 & 03)
1591  *   AMD/ATI SBx00 PCI to PCI Bridge (1002:4384, rev 40)
1592  */
1593 static bool pci_ext_cfg_is_aliased(struct pci_dev *dev)
1594 {
1595 #ifdef CONFIG_PCI_QUIRKS
1596         int pos;
1597         u32 header, tmp;
1598
1599         pci_read_config_dword(dev, PCI_VENDOR_ID, &header);
1600
1601         for (pos = PCI_CFG_SPACE_SIZE;
1602              pos < PCI_CFG_SPACE_EXP_SIZE; pos += PCI_CFG_SPACE_SIZE) {
1603                 if (pci_read_config_dword(dev, pos, &tmp) != PCIBIOS_SUCCESSFUL
1604                     || header != tmp)
1605                         return false;
1606         }
1607
1608         return true;
1609 #else
1610         return false;
1611 #endif
1612 }
1613
1614 /**
1615  * pci_cfg_space_size - Get the configuration space size of the PCI device
1616  * @dev: PCI device
1617  *
1618  * Regular PCI devices have 256 bytes, but PCI-X 2 and PCI Express devices
1619  * have 4096 bytes.  Even if the device is capable, that doesn't mean we can
1620  * access it.  Maybe we don't have a way to generate extended config space
1621  * accesses, or the device is behind a reverse Express bridge.  So we try
1622  * reading the dword at 0x100 which must either be 0 or a valid extended
1623  * capability header.
1624  */
1625 static int pci_cfg_space_size_ext(struct pci_dev *dev)
1626 {
1627         u32 status;
1628         int pos = PCI_CFG_SPACE_SIZE;
1629
1630         if (pci_read_config_dword(dev, pos, &status) != PCIBIOS_SUCCESSFUL)
1631                 return PCI_CFG_SPACE_SIZE;
1632         if (status == 0xffffffff || pci_ext_cfg_is_aliased(dev))
1633                 return PCI_CFG_SPACE_SIZE;
1634
1635         return PCI_CFG_SPACE_EXP_SIZE;
1636 }
1637
1638 int pci_cfg_space_size(struct pci_dev *dev)
1639 {
1640         int pos;
1641         u32 status;
1642         u16 class;
1643
1644 #ifdef CONFIG_PCI_IOV
1645         /*
1646          * Per the SR-IOV specification (rev 1.1, sec 3.5), VFs are required to
1647          * implement a PCIe capability and therefore must implement extended
1648          * config space.  We can skip the NO_EXTCFG test below and the
1649          * reachability/aliasing test in pci_cfg_space_size_ext() by virtue of
1650          * the fact that the SR-IOV capability on the PF resides in extended
1651          * config space and must be accessible and non-aliased to have enabled
1652          * support for this VF.  This is a micro performance optimization for
1653          * systems supporting many VFs.
1654          */
1655         if (dev->is_virtfn)
1656                 return PCI_CFG_SPACE_EXP_SIZE;
1657 #endif
1658
1659         if (dev->bus->bus_flags & PCI_BUS_FLAGS_NO_EXTCFG)
1660                 return PCI_CFG_SPACE_SIZE;
1661
1662         class = dev->class >> 8;
1663         if (class == PCI_CLASS_BRIDGE_HOST)
1664                 return pci_cfg_space_size_ext(dev);
1665
1666         if (pci_is_pcie(dev))
1667                 return pci_cfg_space_size_ext(dev);
1668
1669         pos = pci_find_capability(dev, PCI_CAP_ID_PCIX);
1670         if (!pos)
1671                 return PCI_CFG_SPACE_SIZE;
1672
1673         pci_read_config_dword(dev, pos + PCI_X_STATUS, &status);
1674         if (status & (PCI_X_STATUS_266MHZ | PCI_X_STATUS_533MHZ))
1675                 return pci_cfg_space_size_ext(dev);
1676
1677         return PCI_CFG_SPACE_SIZE;
1678 }
1679
1680 static u32 pci_class(struct pci_dev *dev)
1681 {
1682         u32 class;
1683
1684 #ifdef CONFIG_PCI_IOV
1685         if (dev->is_virtfn)
1686                 return dev->physfn->sriov->class;
1687 #endif
1688         pci_read_config_dword(dev, PCI_CLASS_REVISION, &class);
1689         return class;
1690 }
1691
1692 static void pci_subsystem_ids(struct pci_dev *dev, u16 *vendor, u16 *device)
1693 {
1694 #ifdef CONFIG_PCI_IOV
1695         if (dev->is_virtfn) {
1696                 *vendor = dev->physfn->sriov->subsystem_vendor;
1697                 *device = dev->physfn->sriov->subsystem_device;
1698                 return;
1699         }
1700 #endif
1701         pci_read_config_word(dev, PCI_SUBSYSTEM_VENDOR_ID, vendor);
1702         pci_read_config_word(dev, PCI_SUBSYSTEM_ID, device);
1703 }
1704
1705 static u8 pci_hdr_type(struct pci_dev *dev)
1706 {
1707         u8 hdr_type;
1708
1709 #ifdef CONFIG_PCI_IOV
1710         if (dev->is_virtfn)
1711                 return dev->physfn->sriov->hdr_type;
1712 #endif
1713         pci_read_config_byte(dev, PCI_HEADER_TYPE, &hdr_type);
1714         return hdr_type;
1715 }
1716
1717 #define LEGACY_IO_RESOURCE      (IORESOURCE_IO | IORESOURCE_PCI_FIXED)
1718
1719 /**
1720  * pci_intx_mask_broken - Test PCI_COMMAND_INTX_DISABLE writability
1721  * @dev: PCI device
1722  *
1723  * Test whether PCI_COMMAND_INTX_DISABLE is writable for @dev.  Check this
1724  * at enumeration-time to avoid modifying PCI_COMMAND at run-time.
1725  */
1726 static int pci_intx_mask_broken(struct pci_dev *dev)
1727 {
1728         u16 orig, toggle, new;
1729
1730         pci_read_config_word(dev, PCI_COMMAND, &orig);
1731         toggle = orig ^ PCI_COMMAND_INTX_DISABLE;
1732         pci_write_config_word(dev, PCI_COMMAND, toggle);
1733         pci_read_config_word(dev, PCI_COMMAND, &new);
1734
1735         pci_write_config_word(dev, PCI_COMMAND, orig);
1736
1737         /*
1738          * PCI_COMMAND_INTX_DISABLE was reserved and read-only prior to PCI
1739          * r2.3, so strictly speaking, a device is not *broken* if it's not
1740          * writable.  But we'll live with the misnomer for now.
1741          */
1742         if (new != toggle)
1743                 return 1;
1744         return 0;
1745 }
1746
1747 static void early_dump_pci_device(struct pci_dev *pdev)
1748 {
1749         u32 value[256 / 4];
1750         int i;
1751
1752         pci_info(pdev, "config space:\n");
1753
1754         for (i = 0; i < 256; i += 4)
1755                 pci_read_config_dword(pdev, i, &value[i / 4]);
1756
1757         print_hex_dump(KERN_INFO, "", DUMP_PREFIX_OFFSET, 16, 1,
1758                        value, 256, false);
1759 }
1760
1761 /**
1762  * pci_setup_device - Fill in class and map information of a device
1763  * @dev: the device structure to fill
1764  *
1765  * Initialize the device structure with information about the device's
1766  * vendor,class,memory and IO-space addresses, IRQ lines etc.
1767  * Called at initialisation of the PCI subsystem and by CardBus services.
1768  * Returns 0 on success and negative if unknown type of device (not normal,
1769  * bridge or CardBus).
1770  */
1771 int pci_setup_device(struct pci_dev *dev)
1772 {
1773         u32 class;
1774         u16 cmd;
1775         u8 hdr_type;
1776         int pos = 0;
1777         struct pci_bus_region region;
1778         struct resource *res;
1779
1780         hdr_type = pci_hdr_type(dev);
1781
1782         dev->sysdata = dev->bus->sysdata;
1783         dev->dev.parent = dev->bus->bridge;
1784         dev->dev.bus = &pci_bus_type;
1785         dev->hdr_type = hdr_type & 0x7f;
1786         dev->multifunction = !!(hdr_type & 0x80);
1787         dev->error_state = pci_channel_io_normal;
1788         set_pcie_port_type(dev);
1789
1790         pci_dev_assign_slot(dev);
1791
1792         /*
1793          * Assume 32-bit PCI; let 64-bit PCI cards (which are far rarer)
1794          * set this higher, assuming the system even supports it.
1795          */
1796         dev->dma_mask = 0xffffffff;
1797
1798         dev_set_name(&dev->dev, "%04x:%02x:%02x.%d", pci_domain_nr(dev->bus),
1799                      dev->bus->number, PCI_SLOT(dev->devfn),
1800                      PCI_FUNC(dev->devfn));
1801
1802         class = pci_class(dev);
1803
1804         dev->revision = class & 0xff;
1805         dev->class = class >> 8;                    /* upper 3 bytes */
1806
1807         if (pci_early_dump)
1808                 early_dump_pci_device(dev);
1809
1810         /* Need to have dev->class ready */
1811         dev->cfg_size = pci_cfg_space_size(dev);
1812
1813         /* Need to have dev->cfg_size ready */
1814         set_pcie_thunderbolt(dev);
1815
1816         set_pcie_untrusted(dev);
1817
1818         /* "Unknown power state" */
1819         dev->current_state = PCI_UNKNOWN;
1820
1821         /* Early fixups, before probing the BARs */
1822         pci_fixup_device(pci_fixup_early, dev);
1823
1824         pci_info(dev, "[%04x:%04x] type %02x class %#08x\n",
1825                  dev->vendor, dev->device, dev->hdr_type, dev->class);
1826
1827         /* Device class may be changed after fixup */
1828         class = dev->class >> 8;
1829
1830         if (dev->non_compliant_bars && !dev->mmio_always_on) {
1831                 pci_read_config_word(dev, PCI_COMMAND, &cmd);
1832                 if (cmd & (PCI_COMMAND_IO | PCI_COMMAND_MEMORY)) {
1833                         pci_info(dev, "device has non-compliant BARs; disabling IO/MEM decoding\n");
1834                         cmd &= ~PCI_COMMAND_IO;
1835                         cmd &= ~PCI_COMMAND_MEMORY;
1836                         pci_write_config_word(dev, PCI_COMMAND, cmd);
1837                 }
1838         }
1839
1840         dev->broken_intx_masking = pci_intx_mask_broken(dev);
1841
1842         switch (dev->hdr_type) {                    /* header type */
1843         case PCI_HEADER_TYPE_NORMAL:                /* standard header */
1844                 if (class == PCI_CLASS_BRIDGE_PCI)
1845                         goto bad;
1846                 pci_read_irq(dev);
1847                 pci_read_bases(dev, 6, PCI_ROM_ADDRESS);
1848
1849                 pci_subsystem_ids(dev, &dev->subsystem_vendor, &dev->subsystem_device);
1850
1851                 /*
1852                  * Do the ugly legacy mode stuff here rather than broken chip
1853                  * quirk code. Legacy mode ATA controllers have fixed
1854                  * addresses. These are not always echoed in BAR0-3, and
1855                  * BAR0-3 in a few cases contain junk!
1856                  */
1857                 if (class == PCI_CLASS_STORAGE_IDE) {
1858                         u8 progif;
1859                         pci_read_config_byte(dev, PCI_CLASS_PROG, &progif);
1860                         if ((progif & 1) == 0) {
1861                                 region.start = 0x1F0;
1862                                 region.end = 0x1F7;
1863                                 res = &dev->resource[0];
1864                                 res->flags = LEGACY_IO_RESOURCE;
1865                                 pcibios_bus_to_resource(dev->bus, res, &region);
1866                                 pci_info(dev, "legacy IDE quirk: reg 0x10: %pR\n",
1867                                          res);
1868                                 region.start = 0x3F6;
1869                                 region.end = 0x3F6;
1870                                 res = &dev->resource[1];
1871                                 res->flags = LEGACY_IO_RESOURCE;
1872                                 pcibios_bus_to_resource(dev->bus, res, &region);
1873                                 pci_info(dev, "legacy IDE quirk: reg 0x14: %pR\n",
1874                                          res);
1875                         }
1876                         if ((progif & 4) == 0) {
1877                                 region.start = 0x170;
1878                                 region.end = 0x177;
1879                                 res = &dev->resource[2];
1880                                 res->flags = LEGACY_IO_RESOURCE;
1881                                 pcibios_bus_to_resource(dev->bus, res, &region);
1882                                 pci_info(dev, "legacy IDE quirk: reg 0x18: %pR\n",
1883                                          res);
1884                                 region.start = 0x376;
1885                                 region.end = 0x376;
1886                                 res = &dev->resource[3];
1887                                 res->flags = LEGACY_IO_RESOURCE;
1888                                 pcibios_bus_to_resource(dev->bus, res, &region);
1889                                 pci_info(dev, "legacy IDE quirk: reg 0x1c: %pR\n",
1890                                          res);
1891                         }
1892                 }
1893                 break;
1894
1895         case PCI_HEADER_TYPE_BRIDGE:                /* bridge header */
1896                 /*
1897                  * The PCI-to-PCI bridge spec requires that subtractive
1898                  * decoding (i.e. transparent) bridge must have programming
1899                  * interface code of 0x01.
1900                  */
1901                 pci_read_irq(dev);
1902                 dev->transparent = ((dev->class & 0xff) == 1);
1903                 pci_read_bases(dev, 2, PCI_ROM_ADDRESS1);
1904                 pci_read_bridge_windows(dev);
1905                 set_pcie_hotplug_bridge(dev);
1906                 pos = pci_find_capability(dev, PCI_CAP_ID_SSVID);
1907                 if (pos) {
1908                         pci_read_config_word(dev, pos + PCI_SSVID_VENDOR_ID, &dev->subsystem_vendor);
1909                         pci_read_config_word(dev, pos + PCI_SSVID_DEVICE_ID, &dev->subsystem_device);
1910                 }
1911                 break;
1912
1913         case PCI_HEADER_TYPE_CARDBUS:               /* CardBus bridge header */
1914                 if (class != PCI_CLASS_BRIDGE_CARDBUS)
1915                         goto bad;
1916                 pci_read_irq(dev);
1917                 pci_read_bases(dev, 1, 0);
1918                 pci_read_config_word(dev, PCI_CB_SUBSYSTEM_VENDOR_ID, &dev->subsystem_vendor);
1919                 pci_read_config_word(dev, PCI_CB_SUBSYSTEM_ID, &dev->subsystem_device);
1920                 break;
1921
1922         default:                                    /* unknown header */
1923                 pci_err(dev, "unknown header type %02x, ignoring device\n",
1924                         dev->hdr_type);
1925                 return -EIO;
1926
1927         bad:
1928                 pci_err(dev, "ignoring class %#08x (doesn't match header type %02x)\n",
1929                         dev->class, dev->hdr_type);
1930                 dev->class = PCI_CLASS_NOT_DEFINED << 8;
1931         }
1932
1933         /* We found a fine healthy device, go go go... */
1934         return 0;
1935 }
1936
1937 static void pci_configure_mps(struct pci_dev *dev)
1938 {
1939         struct pci_dev *bridge = pci_upstream_bridge(dev);
1940         int mps, mpss, p_mps, rc;
1941
1942         if (!pci_is_pcie(dev))
1943                 return;
1944
1945         /* MPS and MRRS fields are of type 'RsvdP' for VFs, short-circuit out */
1946         if (dev->is_virtfn)
1947                 return;
1948
1949         /*
1950          * For Root Complex Integrated Endpoints, program the maximum
1951          * supported value unless limited by the PCIE_BUS_PEER2PEER case.
1952          */
1953         if (pci_pcie_type(dev) == PCI_EXP_TYPE_RC_END) {
1954                 if (pcie_bus_config == PCIE_BUS_PEER2PEER)
1955                         mps = 128;
1956                 else
1957                         mps = 128 << dev->pcie_mpss;
1958                 rc = pcie_set_mps(dev, mps);
1959                 if (rc) {
1960                         pci_warn(dev, "can't set Max Payload Size to %d; if necessary, use \"pci=pcie_bus_safe\" and report a bug\n",
1961                                  mps);
1962                 }
1963                 return;
1964         }
1965
1966         if (!bridge || !pci_is_pcie(bridge))
1967                 return;
1968
1969         mps = pcie_get_mps(dev);
1970         p_mps = pcie_get_mps(bridge);
1971
1972         if (mps == p_mps)
1973                 return;
1974
1975         if (pcie_bus_config == PCIE_BUS_TUNE_OFF) {
1976                 pci_warn(dev, "Max Payload Size %d, but upstream %s set to %d; if necessary, use \"pci=pcie_bus_safe\" and report a bug\n",
1977                          mps, pci_name(bridge), p_mps);
1978                 return;
1979         }
1980
1981         /*
1982          * Fancier MPS configuration is done later by
1983          * pcie_bus_configure_settings()
1984          */
1985         if (pcie_bus_config != PCIE_BUS_DEFAULT)
1986                 return;
1987
1988         mpss = 128 << dev->pcie_mpss;
1989         if (mpss < p_mps && pci_pcie_type(bridge) == PCI_EXP_TYPE_ROOT_PORT) {
1990                 pcie_set_mps(bridge, mpss);
1991                 pci_info(dev, "Upstream bridge's Max Payload Size set to %d (was %d, max %d)\n",
1992                          mpss, p_mps, 128 << bridge->pcie_mpss);
1993                 p_mps = pcie_get_mps(bridge);
1994         }
1995
1996         rc = pcie_set_mps(dev, p_mps);
1997         if (rc) {
1998                 pci_warn(dev, "can't set Max Payload Size to %d; if necessary, use \"pci=pcie_bus_safe\" and report a bug\n",
1999                          p_mps);
2000                 return;
2001         }
2002
2003         pci_info(dev, "Max Payload Size set to %d (was %d, max %d)\n",
2004                  p_mps, mps, mpss);
2005 }
2006
2007 int pci_configure_extended_tags(struct pci_dev *dev, void *ign)
2008 {
2009         struct pci_host_bridge *host;
2010         u32 cap;
2011         u16 ctl;
2012         int ret;
2013
2014         if (!pci_is_pcie(dev))
2015                 return 0;
2016
2017         ret = pcie_capability_read_dword(dev, PCI_EXP_DEVCAP, &cap);
2018         if (ret)
2019                 return 0;
2020
2021         if (!(cap & PCI_EXP_DEVCAP_EXT_TAG))
2022                 return 0;
2023
2024         ret = pcie_capability_read_word(dev, PCI_EXP_DEVCTL, &ctl);
2025         if (ret)
2026                 return 0;
2027
2028         host = pci_find_host_bridge(dev->bus);
2029         if (!host)
2030                 return 0;
2031
2032         /*
2033          * If some device in the hierarchy doesn't handle Extended Tags
2034          * correctly, make sure they're disabled.
2035          */
2036         if (host->no_ext_tags) {
2037                 if (ctl & PCI_EXP_DEVCTL_EXT_TAG) {
2038                         pci_info(dev, "disabling Extended Tags\n");
2039                         pcie_capability_clear_word(dev, PCI_EXP_DEVCTL,
2040                                                    PCI_EXP_DEVCTL_EXT_TAG);
2041                 }
2042                 return 0;
2043         }
2044
2045         if (!(ctl & PCI_EXP_DEVCTL_EXT_TAG)) {
2046                 pci_info(dev, "enabling Extended Tags\n");
2047                 pcie_capability_set_word(dev, PCI_EXP_DEVCTL,
2048                                          PCI_EXP_DEVCTL_EXT_TAG);
2049         }
2050         return 0;
2051 }
2052
2053 /**
2054  * pcie_relaxed_ordering_enabled - Probe for PCIe relaxed ordering enable
2055  * @dev: PCI device to query
2056  *
2057  * Returns true if the device has enabled relaxed ordering attribute.
2058  */
2059 bool pcie_relaxed_ordering_enabled(struct pci_dev *dev)
2060 {
2061         u16 v;
2062
2063         pcie_capability_read_word(dev, PCI_EXP_DEVCTL, &v);
2064
2065         return !!(v & PCI_EXP_DEVCTL_RELAX_EN);
2066 }
2067 EXPORT_SYMBOL(pcie_relaxed_ordering_enabled);
2068
2069 static void pci_configure_relaxed_ordering(struct pci_dev *dev)
2070 {
2071         struct pci_dev *root;
2072
2073         /* PCI_EXP_DEVICE_RELAX_EN is RsvdP in VFs */
2074         if (dev->is_virtfn)
2075                 return;
2076
2077         if (!pcie_relaxed_ordering_enabled(dev))
2078                 return;
2079
2080         /*
2081          * For now, we only deal with Relaxed Ordering issues with Root
2082          * Ports. Peer-to-Peer DMA is another can of worms.
2083          */
2084         root = pcie_find_root_port(dev);
2085         if (!root)
2086                 return;
2087
2088         if (root->dev_flags & PCI_DEV_FLAGS_NO_RELAXED_ORDERING) {
2089                 pcie_capability_clear_word(dev, PCI_EXP_DEVCTL,
2090                                            PCI_EXP_DEVCTL_RELAX_EN);
2091                 pci_info(dev, "Relaxed Ordering disabled because the Root Port didn't support it\n");
2092         }
2093 }
2094
2095 static void pci_configure_ltr(struct pci_dev *dev)
2096 {
2097 #ifdef CONFIG_PCIEASPM
2098         struct pci_host_bridge *host = pci_find_host_bridge(dev->bus);
2099         struct pci_dev *bridge;
2100         u32 cap, ctl;
2101
2102         if (!pci_is_pcie(dev))
2103                 return;
2104
2105         /* Read L1 PM substate capabilities */
2106         dev->l1ss = pci_find_ext_capability(dev, PCI_EXT_CAP_ID_L1SS);
2107
2108         pcie_capability_read_dword(dev, PCI_EXP_DEVCAP2, &cap);
2109         if (!(cap & PCI_EXP_DEVCAP2_LTR))
2110                 return;
2111
2112         pcie_capability_read_dword(dev, PCI_EXP_DEVCTL2, &ctl);
2113         if (ctl & PCI_EXP_DEVCTL2_LTR_EN) {
2114                 if (pci_pcie_type(dev) == PCI_EXP_TYPE_ROOT_PORT) {
2115                         dev->ltr_path = 1;
2116                         return;
2117                 }
2118
2119                 bridge = pci_upstream_bridge(dev);
2120                 if (bridge && bridge->ltr_path)
2121                         dev->ltr_path = 1;
2122
2123                 return;
2124         }
2125
2126         if (!host->native_ltr)
2127                 return;
2128
2129         /*
2130          * Software must not enable LTR in an Endpoint unless the Root
2131          * Complex and all intermediate Switches indicate support for LTR.
2132          * PCIe r4.0, sec 6.18.
2133          */
2134         if (pci_pcie_type(dev) == PCI_EXP_TYPE_ROOT_PORT ||
2135             ((bridge = pci_upstream_bridge(dev)) &&
2136               bridge->ltr_path)) {
2137                 pcie_capability_set_word(dev, PCI_EXP_DEVCTL2,
2138                                          PCI_EXP_DEVCTL2_LTR_EN);
2139                 dev->ltr_path = 1;
2140         }
2141 #endif
2142 }
2143
2144 static void pci_configure_eetlp_prefix(struct pci_dev *dev)
2145 {
2146 #ifdef CONFIG_PCI_PASID
2147         struct pci_dev *bridge;
2148         int pcie_type;
2149         u32 cap;
2150
2151         if (!pci_is_pcie(dev))
2152                 return;
2153
2154         pcie_capability_read_dword(dev, PCI_EXP_DEVCAP2, &cap);
2155         if (!(cap & PCI_EXP_DEVCAP2_EE_PREFIX))
2156                 return;
2157
2158         pcie_type = pci_pcie_type(dev);
2159         if (pcie_type == PCI_EXP_TYPE_ROOT_PORT ||
2160             pcie_type == PCI_EXP_TYPE_RC_END)
2161                 dev->eetlp_prefix_path = 1;
2162         else {
2163                 bridge = pci_upstream_bridge(dev);
2164                 if (bridge && bridge->eetlp_prefix_path)
2165                         dev->eetlp_prefix_path = 1;
2166         }
2167 #endif
2168 }
2169
2170 static void pci_configure_serr(struct pci_dev *dev)
2171 {
2172         u16 control;
2173
2174         if (dev->hdr_type == PCI_HEADER_TYPE_BRIDGE) {
2175
2176                 /*
2177                  * A bridge will not forward ERR_ messages coming from an
2178                  * endpoint unless SERR# forwarding is enabled.
2179                  */
2180                 pci_read_config_word(dev, PCI_BRIDGE_CONTROL, &control);
2181                 if (!(control & PCI_BRIDGE_CTL_SERR)) {
2182                         control |= PCI_BRIDGE_CTL_SERR;
2183                         pci_write_config_word(dev, PCI_BRIDGE_CONTROL, control);
2184                 }
2185         }
2186 }
2187
2188 static void pci_configure_device(struct pci_dev *dev)
2189 {
2190         pci_configure_mps(dev);
2191         pci_configure_extended_tags(dev, NULL);
2192         pci_configure_relaxed_ordering(dev);
2193         pci_configure_ltr(dev);
2194         pci_configure_eetlp_prefix(dev);
2195         pci_configure_serr(dev);
2196
2197         pci_acpi_program_hp_params(dev);
2198 }
2199
2200 static void pci_release_capabilities(struct pci_dev *dev)
2201 {
2202         pci_aer_exit(dev);
2203         pci_vpd_release(dev);
2204         pci_iov_release(dev);
2205         pci_free_cap_save_buffers(dev);
2206 }
2207
2208 /**
2209  * pci_release_dev - Free a PCI device structure when all users of it are
2210  *                   finished
2211  * @dev: device that's been disconnected
2212  *
2213  * Will be called only by the device core when all users of this PCI device are
2214  * done.
2215  */
2216 static void pci_release_dev(struct device *dev)
2217 {
2218         struct pci_dev *pci_dev;
2219
2220         pci_dev = to_pci_dev(dev);
2221         pci_release_capabilities(pci_dev);
2222         pci_release_of_node(pci_dev);
2223         pcibios_release_device(pci_dev);
2224         pci_bus_put(pci_dev->bus);
2225         kfree(pci_dev->driver_override);
2226         bitmap_free(pci_dev->dma_alias_mask);
2227         kfree(pci_dev);
2228 }
2229
2230 struct pci_dev *pci_alloc_dev(struct pci_bus *bus)
2231 {
2232         struct pci_dev *dev;
2233
2234         dev = kzalloc(sizeof(struct pci_dev), GFP_KERNEL);
2235         if (!dev)
2236                 return NULL;
2237
2238         INIT_LIST_HEAD(&dev->bus_list);
2239         dev->dev.type = &pci_dev_type;
2240         dev->bus = pci_bus_get(bus);
2241
2242         return dev;
2243 }
2244 EXPORT_SYMBOL(pci_alloc_dev);
2245
2246 static bool pci_bus_crs_vendor_id(u32 l)
2247 {
2248         return (l & 0xffff) == 0x0001;
2249 }
2250
2251 static bool pci_bus_wait_crs(struct pci_bus *bus, int devfn, u32 *l,
2252                              int timeout)
2253 {
2254         int delay = 1;
2255
2256         if (!pci_bus_crs_vendor_id(*l))
2257                 return true;    /* not a CRS completion */
2258
2259         if (!timeout)
2260                 return false;   /* CRS, but caller doesn't want to wait */
2261
2262         /*
2263          * We got the reserved Vendor ID that indicates a completion with
2264          * Configuration Request Retry Status (CRS).  Retry until we get a
2265          * valid Vendor ID or we time out.
2266          */
2267         while (pci_bus_crs_vendor_id(*l)) {
2268                 if (delay > timeout) {
2269                         pr_warn("pci %04x:%02x:%02x.%d: not ready after %dms; giving up\n",
2270                                 pci_domain_nr(bus), bus->number,
2271                                 PCI_SLOT(devfn), PCI_FUNC(devfn), delay - 1);
2272
2273                         return false;
2274                 }
2275                 if (delay >= 1000)
2276                         pr_info("pci %04x:%02x:%02x.%d: not ready after %dms; waiting\n",
2277                                 pci_domain_nr(bus), bus->number,
2278                                 PCI_SLOT(devfn), PCI_FUNC(devfn), delay - 1);
2279
2280                 msleep(delay);
2281                 delay *= 2;
2282
2283                 if (pci_bus_read_config_dword(bus, devfn, PCI_VENDOR_ID, l))
2284                         return false;
2285         }
2286
2287         if (delay >= 1000)
2288                 pr_info("pci %04x:%02x:%02x.%d: ready after %dms\n",
2289                         pci_domain_nr(bus), bus->number,
2290                         PCI_SLOT(devfn), PCI_FUNC(devfn), delay - 1);
2291
2292         return true;
2293 }
2294
2295 bool pci_bus_generic_read_dev_vendor_id(struct pci_bus *bus, int devfn, u32 *l,
2296                                         int timeout)
2297 {
2298         if (pci_bus_read_config_dword(bus, devfn, PCI_VENDOR_ID, l))
2299                 return false;
2300
2301         /* Some broken boards return 0 or ~0 if a slot is empty: */
2302         if (*l == 0xffffffff || *l == 0x00000000 ||
2303             *l == 0x0000ffff || *l == 0xffff0000)
2304                 return false;
2305
2306         if (pci_bus_crs_vendor_id(*l))
2307                 return pci_bus_wait_crs(bus, devfn, l, timeout);
2308
2309         return true;
2310 }
2311
2312 bool pci_bus_read_dev_vendor_id(struct pci_bus *bus, int devfn, u32 *l,
2313                                 int timeout)
2314 {
2315 #ifdef CONFIG_PCI_QUIRKS
2316         struct pci_dev *bridge = bus->self;
2317
2318         /*
2319          * Certain IDT switches have an issue where they improperly trigger
2320          * ACS Source Validation errors on completions for config reads.
2321          */
2322         if (bridge && bridge->vendor == PCI_VENDOR_ID_IDT &&
2323             bridge->device == 0x80b5)
2324                 return pci_idt_bus_quirk(bus, devfn, l, timeout);
2325 #endif
2326
2327         return pci_bus_generic_read_dev_vendor_id(bus, devfn, l, timeout);
2328 }
2329 EXPORT_SYMBOL(pci_bus_read_dev_vendor_id);
2330
2331 /*
2332  * Read the config data for a PCI device, sanity-check it,
2333  * and fill in the dev structure.
2334  */
2335 static struct pci_dev *pci_scan_device(struct pci_bus *bus, int devfn)
2336 {
2337         struct pci_dev *dev;
2338         u32 l;
2339
2340         if (!pci_bus_read_dev_vendor_id(bus, devfn, &l, 60*1000))
2341                 return NULL;
2342
2343         dev = pci_alloc_dev(bus);
2344         if (!dev)
2345                 return NULL;
2346
2347         dev->devfn = devfn;
2348         dev->vendor = l & 0xffff;
2349         dev->device = (l >> 16) & 0xffff;
2350
2351         pci_set_of_node(dev);
2352
2353         if (pci_setup_device(dev)) {
2354                 pci_bus_put(dev->bus);
2355                 kfree(dev);
2356                 return NULL;
2357         }
2358
2359         return dev;
2360 }
2361
2362 void pcie_report_downtraining(struct pci_dev *dev)
2363 {
2364         if (!pci_is_pcie(dev))
2365                 return;
2366
2367         /* Look from the device up to avoid downstream ports with no devices */
2368         if ((pci_pcie_type(dev) != PCI_EXP_TYPE_ENDPOINT) &&
2369             (pci_pcie_type(dev) != PCI_EXP_TYPE_LEG_END) &&
2370             (pci_pcie_type(dev) != PCI_EXP_TYPE_UPSTREAM))
2371                 return;
2372
2373         /* Multi-function PCIe devices share the same link/status */
2374         if (PCI_FUNC(dev->devfn) != 0 || dev->is_virtfn)
2375                 return;
2376
2377         /* Print link status only if the device is constrained by the fabric */
2378         __pcie_print_link_status(dev, false);
2379 }
2380
2381 static void pci_init_capabilities(struct pci_dev *dev)
2382 {
2383         pci_ea_init(dev);               /* Enhanced Allocation */
2384         pci_msi_init(dev);              /* Disable MSI */
2385         pci_msix_init(dev);             /* Disable MSI-X */
2386
2387         /* Buffers for saving PCIe and PCI-X capabilities */
2388         pci_allocate_cap_save_buffers(dev);
2389
2390         pci_pm_init(dev);               /* Power Management */
2391         pci_vpd_init(dev);              /* Vital Product Data */
2392         pci_configure_ari(dev);         /* Alternative Routing-ID Forwarding */
2393         pci_iov_init(dev);              /* Single Root I/O Virtualization */
2394         pci_ats_init(dev);              /* Address Translation Services */
2395         pci_pri_init(dev);              /* Page Request Interface */
2396         pci_pasid_init(dev);            /* Process Address Space ID */
2397         pci_acs_init(dev);              /* Access Control Services */
2398         pci_ptm_init(dev);              /* Precision Time Measurement */
2399         pci_aer_init(dev);              /* Advanced Error Reporting */
2400         pci_dpc_init(dev);              /* Downstream Port Containment */
2401
2402         pcie_report_downtraining(dev);
2403
2404         if (pci_probe_reset_function(dev) == 0)
2405                 dev->reset_fn = 1;
2406 }
2407
2408 /*
2409  * This is the equivalent of pci_host_bridge_msi_domain() that acts on
2410  * devices. Firmware interfaces that can select the MSI domain on a
2411  * per-device basis should be called from here.
2412  */
2413 static struct irq_domain *pci_dev_msi_domain(struct pci_dev *dev)
2414 {
2415         struct irq_domain *d;
2416
2417         /*
2418          * If a domain has been set through the pcibios_add_device()
2419          * callback, then this is the one (platform code knows best).
2420          */
2421         d = dev_get_msi_domain(&dev->dev);
2422         if (d)
2423                 return d;
2424
2425         /*
2426          * Let's see if we have a firmware interface able to provide
2427          * the domain.
2428          */
2429         d = pci_msi_get_device_domain(dev);
2430         if (d)
2431                 return d;
2432
2433         return NULL;
2434 }
2435
2436 static void pci_set_msi_domain(struct pci_dev *dev)
2437 {
2438         struct irq_domain *d;
2439
2440         /*
2441          * If the platform or firmware interfaces cannot supply a
2442          * device-specific MSI domain, then inherit the default domain
2443          * from the host bridge itself.
2444          */
2445         d = pci_dev_msi_domain(dev);
2446         if (!d)
2447                 d = dev_get_msi_domain(&dev->bus->dev);
2448
2449         dev_set_msi_domain(&dev->dev, d);
2450 }
2451
2452 void pci_device_add(struct pci_dev *dev, struct pci_bus *bus)
2453 {
2454         int ret;
2455
2456         pci_configure_device(dev);
2457
2458         device_initialize(&dev->dev);
2459         dev->dev.release = pci_release_dev;
2460
2461         set_dev_node(&dev->dev, pcibus_to_node(bus));
2462         dev->dev.dma_mask = &dev->dma_mask;
2463         dev->dev.dma_parms = &dev->dma_parms;
2464         dev->dev.coherent_dma_mask = 0xffffffffull;
2465
2466         dma_set_max_seg_size(&dev->dev, 65536);
2467         dma_set_seg_boundary(&dev->dev, 0xffffffff);
2468
2469         /* Fix up broken headers */
2470         pci_fixup_device(pci_fixup_header, dev);
2471
2472         pci_reassigndev_resource_alignment(dev);
2473
2474         dev->state_saved = false;
2475
2476         pci_init_capabilities(dev);
2477
2478         /*
2479          * Add the device to our list of discovered devices
2480          * and the bus list for fixup functions, etc.
2481          */
2482         down_write(&pci_bus_sem);
2483         list_add_tail(&dev->bus_list, &bus->devices);
2484         up_write(&pci_bus_sem);
2485
2486         ret = pcibios_add_device(dev);
2487         WARN_ON(ret < 0);
2488
2489         /* Set up MSI IRQ domain */
2490         pci_set_msi_domain(dev);
2491
2492         /* Notifier could use PCI capabilities */
2493         dev->match_driver = false;
2494         ret = device_add(&dev->dev);
2495         WARN_ON(ret < 0);
2496 }
2497
2498 struct pci_dev *pci_scan_single_device(struct pci_bus *bus, int devfn)
2499 {
2500         struct pci_dev *dev;
2501
2502         dev = pci_get_slot(bus, devfn);
2503         if (dev) {
2504                 pci_dev_put(dev);
2505                 return dev;
2506         }
2507
2508         dev = pci_scan_device(bus, devfn);
2509         if (!dev)
2510                 return NULL;
2511
2512         pci_device_add(dev, bus);
2513
2514         return dev;
2515 }
2516 EXPORT_SYMBOL(pci_scan_single_device);
2517
2518 static unsigned next_fn(struct pci_bus *bus, struct pci_dev *dev, unsigned fn)
2519 {
2520         int pos;
2521         u16 cap = 0;
2522         unsigned next_fn;
2523
2524         if (pci_ari_enabled(bus)) {
2525                 if (!dev)
2526                         return 0;
2527                 pos = pci_find_ext_capability(dev, PCI_EXT_CAP_ID_ARI);
2528                 if (!pos)
2529                         return 0;
2530
2531                 pci_read_config_word(dev, pos + PCI_ARI_CAP, &cap);
2532                 next_fn = PCI_ARI_CAP_NFN(cap);
2533                 if (next_fn <= fn)
2534                         return 0;       /* protect against malformed list */
2535
2536                 return next_fn;
2537         }
2538
2539         /* dev may be NULL for non-contiguous multifunction devices */
2540         if (!dev || dev->multifunction)
2541                 return (fn + 1) % 8;
2542
2543         return 0;
2544 }
2545
2546 static int only_one_child(struct pci_bus *bus)
2547 {
2548         struct pci_dev *bridge = bus->self;
2549
2550         /*
2551          * Systems with unusual topologies set PCI_SCAN_ALL_PCIE_DEVS so
2552          * we scan for all possible devices, not just Device 0.
2553          */
2554         if (pci_has_flag(PCI_SCAN_ALL_PCIE_DEVS))
2555                 return 0;
2556
2557         /*
2558          * A PCIe Downstream Port normally leads to a Link with only Device
2559          * 0 on it (PCIe spec r3.1, sec 7.3.1).  As an optimization, scan
2560          * only for Device 0 in that situation.
2561          */
2562         if (bridge && pci_is_pcie(bridge) && pcie_downstream_port(bridge))
2563                 return 1;
2564
2565         return 0;
2566 }
2567
2568 /**
2569  * pci_scan_slot - Scan a PCI slot on a bus for devices
2570  * @bus: PCI bus to scan
2571  * @devfn: slot number to scan (must have zero function)
2572  *
2573  * Scan a PCI slot on the specified PCI bus for devices, adding
2574  * discovered devices to the @bus->devices list.  New devices
2575  * will not have is_added set.
2576  *
2577  * Returns the number of new devices found.
2578  */
2579 int pci_scan_slot(struct pci_bus *bus, int devfn)
2580 {
2581         unsigned fn, nr = 0;
2582         struct pci_dev *dev;
2583
2584         if (only_one_child(bus) && (devfn > 0))
2585                 return 0; /* Already scanned the entire slot */
2586
2587         dev = pci_scan_single_device(bus, devfn);
2588         if (!dev)
2589                 return 0;
2590         if (!pci_dev_is_added(dev))
2591                 nr++;
2592
2593         for (fn = next_fn(bus, dev, 0); fn > 0; fn = next_fn(bus, dev, fn)) {
2594                 dev = pci_scan_single_device(bus, devfn + fn);
2595                 if (dev) {
2596                         if (!pci_dev_is_added(dev))
2597                                 nr++;
2598                         dev->multifunction = 1;
2599                 }
2600         }
2601
2602         /* Only one slot has PCIe device */
2603         if (bus->self && nr)
2604                 pcie_aspm_init_link_state(bus->self);
2605
2606         return nr;
2607 }
2608 EXPORT_SYMBOL(pci_scan_slot);
2609
2610 static int pcie_find_smpss(struct pci_dev *dev, void *data)
2611 {
2612         u8 *smpss = data;
2613
2614         if (!pci_is_pcie(dev))
2615                 return 0;
2616
2617         /*
2618          * We don't have a way to change MPS settings on devices that have
2619          * drivers attached.  A hot-added device might support only the minimum
2620          * MPS setting (MPS=128).  Therefore, if the fabric contains a bridge
2621          * where devices may be hot-added, we limit the fabric MPS to 128 so
2622          * hot-added devices will work correctly.
2623          *
2624          * However, if we hot-add a device to a slot directly below a Root
2625          * Port, it's impossible for there to be other existing devices below
2626          * the port.  We don't limit the MPS in this case because we can
2627          * reconfigure MPS on both the Root Port and the hot-added device,
2628          * and there are no other devices involved.
2629          *
2630          * Note that this PCIE_BUS_SAFE path assumes no peer-to-peer DMA.
2631          */
2632         if (dev->is_hotplug_bridge &&
2633             pci_pcie_type(dev) != PCI_EXP_TYPE_ROOT_PORT)
2634                 *smpss = 0;
2635
2636         if (*smpss > dev->pcie_mpss)
2637                 *smpss = dev->pcie_mpss;
2638
2639         return 0;
2640 }
2641
2642 static void pcie_write_mps(struct pci_dev *dev, int mps)
2643 {
2644         int rc;
2645
2646         if (pcie_bus_config == PCIE_BUS_PERFORMANCE) {
2647                 mps = 128 << dev->pcie_mpss;
2648
2649                 if (pci_pcie_type(dev) != PCI_EXP_TYPE_ROOT_PORT &&
2650                     dev->bus->self)
2651
2652                         /*
2653                          * For "Performance", the assumption is made that
2654                          * downstream communication will never be larger than
2655                          * the MRRS.  So, the MPS only needs to be configured
2656                          * for the upstream communication.  This being the case,
2657                          * walk from the top down and set the MPS of the child
2658                          * to that of the parent bus.
2659                          *
2660                          * Configure the device MPS with the smaller of the
2661                          * device MPSS or the bridge MPS (which is assumed to be
2662                          * properly configured at this point to the largest
2663                          * allowable MPS based on its parent bus).
2664                          */
2665                         mps = min(mps, pcie_get_mps(dev->bus->self));
2666         }
2667
2668         rc = pcie_set_mps(dev, mps);
2669         if (rc)
2670                 pci_err(dev, "Failed attempting to set the MPS\n");
2671 }
2672
2673 static void pcie_write_mrrs(struct pci_dev *dev)
2674 {
2675         int rc, mrrs;
2676
2677         /*
2678          * In the "safe" case, do not configure the MRRS.  There appear to be
2679          * issues with setting MRRS to 0 on a number of devices.
2680          */
2681         if (pcie_bus_config != PCIE_BUS_PERFORMANCE)
2682                 return;
2683
2684         /*
2685          * For max performance, the MRRS must be set to the largest supported
2686          * value.  However, it cannot be configured larger than the MPS the
2687          * device or the bus can support.  This should already be properly
2688          * configured by a prior call to pcie_write_mps().
2689          */
2690         mrrs = pcie_get_mps(dev);
2691
2692         /*
2693          * MRRS is a R/W register.  Invalid values can be written, but a
2694          * subsequent read will verify if the value is acceptable or not.
2695          * If the MRRS value provided is not acceptable (e.g., too large),
2696          * shrink the value until it is acceptable to the HW.
2697          */
2698         while (mrrs != pcie_get_readrq(dev) && mrrs >= 128) {
2699                 rc = pcie_set_readrq(dev, mrrs);
2700                 if (!rc)
2701                         break;
2702
2703                 pci_warn(dev, "Failed attempting to set the MRRS\n");
2704                 mrrs /= 2;
2705         }
2706
2707         if (mrrs < 128)
2708                 pci_err(dev, "MRRS was unable to be configured with a safe value.  If problems are experienced, try running with pci=pcie_bus_safe\n");
2709 }
2710
2711 static int pcie_bus_configure_set(struct pci_dev *dev, void *data)
2712 {
2713         int mps, orig_mps;
2714
2715         if (!pci_is_pcie(dev))
2716                 return 0;
2717
2718         if (pcie_bus_config == PCIE_BUS_TUNE_OFF ||
2719             pcie_bus_config == PCIE_BUS_DEFAULT)
2720                 return 0;
2721
2722         mps = 128 << *(u8 *)data;
2723         orig_mps = pcie_get_mps(dev);
2724
2725         pcie_write_mps(dev, mps);
2726         pcie_write_mrrs(dev);
2727
2728         pci_info(dev, "Max Payload Size set to %4d/%4d (was %4d), Max Read Rq %4d\n",
2729                  pcie_get_mps(dev), 128 << dev->pcie_mpss,
2730                  orig_mps, pcie_get_readrq(dev));
2731
2732         return 0;
2733 }
2734
2735 /*
2736  * pcie_bus_configure_settings() requires that pci_walk_bus work in a top-down,
2737  * parents then children fashion.  If this changes, then this code will not
2738  * work as designed.
2739  */
2740 void pcie_bus_configure_settings(struct pci_bus *bus)
2741 {
2742         u8 smpss = 0;
2743
2744         if (!bus->self)
2745                 return;
2746
2747         if (!pci_is_pcie(bus->self))
2748                 return;
2749
2750         /*
2751          * FIXME - Peer to peer DMA is possible, though the endpoint would need
2752          * to be aware of the MPS of the destination.  To work around this,
2753          * simply force the MPS of the entire system to the smallest possible.
2754          */
2755         if (pcie_bus_config == PCIE_BUS_PEER2PEER)
2756                 smpss = 0;
2757
2758         if (pcie_bus_config == PCIE_BUS_SAFE) {
2759                 smpss = bus->self->pcie_mpss;
2760
2761                 pcie_find_smpss(bus->self, &smpss);
2762                 pci_walk_bus(bus, pcie_find_smpss, &smpss);
2763         }
2764
2765         pcie_bus_configure_set(bus->self, &smpss);
2766         pci_walk_bus(bus, pcie_bus_configure_set, &smpss);
2767 }
2768 EXPORT_SYMBOL_GPL(pcie_bus_configure_settings);
2769
2770 /*
2771  * Called after each bus is probed, but before its children are examined.  This
2772  * is marked as __weak because multiple architectures define it.
2773  */
2774 void __weak pcibios_fixup_bus(struct pci_bus *bus)
2775 {
2776        /* nothing to do, expected to be removed in the future */
2777 }
2778
2779 /**
2780  * pci_scan_child_bus_extend() - Scan devices below a bus
2781  * @bus: Bus to scan for devices
2782  * @available_buses: Total number of buses available (%0 does not try to
2783  *                   extend beyond the minimal)
2784  *
2785  * Scans devices below @bus including subordinate buses. Returns new
2786  * subordinate number including all the found devices. Passing
2787  * @available_buses causes the remaining bus space to be distributed
2788  * equally between hotplug-capable bridges to allow future extension of the
2789  * hierarchy.
2790  */
2791 static unsigned int pci_scan_child_bus_extend(struct pci_bus *bus,
2792                                               unsigned int available_buses)
2793 {
2794         unsigned int used_buses, normal_bridges = 0, hotplug_bridges = 0;
2795         unsigned int start = bus->busn_res.start;
2796         unsigned int devfn, fn, cmax, max = start;
2797         struct pci_dev *dev;
2798         int nr_devs;
2799
2800         dev_dbg(&bus->dev, "scanning bus\n");
2801
2802         /* Go find them, Rover! */
2803         for (devfn = 0; devfn < 256; devfn += 8) {
2804                 nr_devs = pci_scan_slot(bus, devfn);
2805
2806                 /*
2807                  * The Jailhouse hypervisor may pass individual functions of a
2808                  * multi-function device to a guest without passing function 0.
2809                  * Look for them as well.
2810                  */
2811                 if (jailhouse_paravirt() && nr_devs == 0) {
2812                         for (fn = 1; fn < 8; fn++) {
2813                                 dev = pci_scan_single_device(bus, devfn + fn);
2814                                 if (dev)
2815                                         dev->multifunction = 1;
2816                         }
2817                 }
2818         }
2819
2820         /* Reserve buses for SR-IOV capability */
2821         used_buses = pci_iov_bus_range(bus);
2822         max += used_buses;
2823
2824         /*
2825          * After performing arch-dependent fixup of the bus, look behind
2826          * all PCI-to-PCI bridges on this bus.
2827          */
2828         if (!bus->is_added) {
2829                 dev_dbg(&bus->dev, "fixups for bus\n");
2830                 pcibios_fixup_bus(bus);
2831                 bus->is_added = 1;
2832         }
2833
2834         /*
2835          * Calculate how many hotplug bridges and normal bridges there
2836          * are on this bus. We will distribute the additional available
2837          * buses between hotplug bridges.
2838          */
2839         for_each_pci_bridge(dev, bus) {
2840                 if (dev->is_hotplug_bridge)
2841                         hotplug_bridges++;
2842                 else
2843                         normal_bridges++;
2844         }
2845
2846         /*
2847          * Scan bridges that are already configured. We don't touch them
2848          * unless they are misconfigured (which will be done in the second
2849          * scan below).
2850          */
2851         for_each_pci_bridge(dev, bus) {
2852                 cmax = max;
2853                 max = pci_scan_bridge_extend(bus, dev, max, 0, 0);
2854
2855                 /*
2856                  * Reserve one bus for each bridge now to avoid extending
2857                  * hotplug bridges too much during the second scan below.
2858                  */
2859                 used_buses++;
2860                 if (cmax - max > 1)
2861                         used_buses += cmax - max - 1;
2862         }
2863
2864         /* Scan bridges that need to be reconfigured */
2865         for_each_pci_bridge(dev, bus) {
2866                 unsigned int buses = 0;
2867
2868                 if (!hotplug_bridges && normal_bridges == 1) {
2869
2870                         /*
2871                          * There is only one bridge on the bus (upstream
2872                          * port) so it gets all available buses which it
2873                          * can then distribute to the possible hotplug
2874                          * bridges below.
2875                          */
2876                         buses = available_buses;
2877                 } else if (dev->is_hotplug_bridge) {
2878
2879                         /*
2880                          * Distribute the extra buses between hotplug
2881                          * bridges if any.
2882                          */
2883                         buses = available_buses / hotplug_bridges;
2884                         buses = min(buses, available_buses - used_buses + 1);
2885                 }
2886
2887                 cmax = max;
2888                 max = pci_scan_bridge_extend(bus, dev, cmax, buses, 1);
2889                 /* One bus is already accounted so don't add it again */
2890                 if (max - cmax > 1)
2891                         used_buses += max - cmax - 1;
2892         }
2893
2894         /*
2895          * Make sure a hotplug bridge has at least the minimum requested
2896          * number of buses but allow it to grow up to the maximum available
2897          * bus number of there is room.
2898          */
2899         if (bus->self && bus->self->is_hotplug_bridge) {
2900                 used_buses = max_t(unsigned int, available_buses,
2901                                    pci_hotplug_bus_size - 1);
2902                 if (max - start < used_buses) {
2903                         max = start + used_buses;
2904
2905                         /* Do not allocate more buses than we have room left */
2906                         if (max > bus->busn_res.end)
2907                                 max = bus->busn_res.end;
2908
2909                         dev_dbg(&bus->dev, "%pR extended by %#02x\n",
2910                                 &bus->busn_res, max - start);
2911                 }
2912         }
2913
2914         /*
2915          * We've scanned the bus and so we know all about what's on
2916          * the other side of any bridges that may be on this bus plus
2917          * any devices.
2918          *
2919          * Return how far we've got finding sub-buses.
2920          */
2921         dev_dbg(&bus->dev, "bus scan returning with max=%02x\n", max);
2922         return max;
2923 }
2924
2925 /**
2926  * pci_scan_child_bus() - Scan devices below a bus
2927  * @bus: Bus to scan for devices
2928  *
2929  * Scans devices below @bus including subordinate buses. Returns new
2930  * subordinate number including all the found devices.
2931  */
2932 unsigned int pci_scan_child_bus(struct pci_bus *bus)
2933 {
2934         return pci_scan_child_bus_extend(bus, 0);
2935 }
2936 EXPORT_SYMBOL_GPL(pci_scan_child_bus);
2937
2938 /**
2939  * pcibios_root_bridge_prepare - Platform-specific host bridge setup
2940  * @bridge: Host bridge to set up
2941  *
2942  * Default empty implementation.  Replace with an architecture-specific setup
2943  * routine, if necessary.
2944  */
2945 int __weak pcibios_root_bridge_prepare(struct pci_host_bridge *bridge)
2946 {
2947         return 0;
2948 }
2949
2950 void __weak pcibios_add_bus(struct pci_bus *bus)
2951 {
2952 }
2953
2954 void __weak pcibios_remove_bus(struct pci_bus *bus)
2955 {
2956 }
2957
2958 struct pci_bus *pci_create_root_bus(struct device *parent, int bus,
2959                 struct pci_ops *ops, void *sysdata, struct list_head *resources)
2960 {
2961         int error;
2962         struct pci_host_bridge *bridge;
2963
2964         bridge = pci_alloc_host_bridge(0);
2965         if (!bridge)
2966                 return NULL;
2967
2968         bridge->dev.parent = parent;
2969
2970         list_splice_init(resources, &bridge->windows);
2971         bridge->sysdata = sysdata;
2972         bridge->busnr = bus;
2973         bridge->ops = ops;
2974
2975         error = pci_register_host_bridge(bridge);
2976         if (error < 0)
2977                 goto err_out;
2978
2979         return bridge->bus;
2980
2981 err_out:
2982         put_device(&bridge->dev);
2983         return NULL;
2984 }
2985 EXPORT_SYMBOL_GPL(pci_create_root_bus);
2986
2987 int pci_host_probe(struct pci_host_bridge *bridge)
2988 {
2989         struct pci_bus *bus, *child;
2990         int ret;
2991
2992         ret = pci_scan_root_bus_bridge(bridge);
2993         if (ret < 0) {
2994                 dev_err(bridge->dev.parent, "Scanning root bridge failed");
2995                 return ret;
2996         }
2997
2998         bus = bridge->bus;
2999
3000         /*
3001          * We insert PCI resources into the iomem_resource and
3002          * ioport_resource trees in either pci_bus_claim_resources()
3003          * or pci_bus_assign_resources().
3004          */
3005         if (pci_has_flag(PCI_PROBE_ONLY)) {
3006                 pci_bus_claim_resources(bus);
3007         } else {
3008                 pci_bus_size_bridges(bus);
3009                 pci_bus_assign_resources(bus);
3010
3011                 list_for_each_entry(child, &bus->children, node)
3012                         pcie_bus_configure_settings(child);
3013         }
3014
3015         pci_bus_add_devices(bus);
3016         return 0;
3017 }
3018 EXPORT_SYMBOL_GPL(pci_host_probe);
3019
3020 int pci_bus_insert_busn_res(struct pci_bus *b, int bus, int bus_max)
3021 {
3022         struct resource *res = &b->busn_res;
3023         struct resource *parent_res, *conflict;
3024
3025         res->start = bus;
3026         res->end = bus_max;
3027         res->flags = IORESOURCE_BUS;
3028
3029         if (!pci_is_root_bus(b))
3030                 parent_res = &b->parent->busn_res;
3031         else {
3032                 parent_res = get_pci_domain_busn_res(pci_domain_nr(b));
3033                 res->flags |= IORESOURCE_PCI_FIXED;
3034         }
3035
3036         conflict = request_resource_conflict(parent_res, res);
3037
3038         if (conflict)
3039                 dev_info(&b->dev,
3040                            "busn_res: can not insert %pR under %s%pR (conflicts with %s %pR)\n",
3041                             res, pci_is_root_bus(b) ? "domain " : "",
3042                             parent_res, conflict->name, conflict);
3043
3044         return conflict == NULL;
3045 }
3046
3047 int pci_bus_update_busn_res_end(struct pci_bus *b, int bus_max)
3048 {
3049         struct resource *res = &b->busn_res;
3050         struct resource old_res = *res;
3051         resource_size_t size;
3052         int ret;
3053
3054         if (res->start > bus_max)
3055                 return -EINVAL;
3056
3057         size = bus_max - res->start + 1;
3058         ret = adjust_resource(res, res->start, size);
3059         dev_info(&b->dev, "busn_res: %pR end %s updated to %02x\n",
3060                         &old_res, ret ? "can not be" : "is", bus_max);
3061
3062         if (!ret && !res->parent)
3063                 pci_bus_insert_busn_res(b, res->start, res->end);
3064
3065         return ret;
3066 }
3067
3068 void pci_bus_release_busn_res(struct pci_bus *b)
3069 {
3070         struct resource *res = &b->busn_res;
3071         int ret;
3072
3073         if (!res->flags || !res->parent)
3074                 return;
3075
3076         ret = release_resource(res);
3077         dev_info(&b->dev, "busn_res: %pR %s released\n",
3078                         res, ret ? "can not be" : "is");
3079 }
3080
3081 int pci_scan_root_bus_bridge(struct pci_host_bridge *bridge)
3082 {
3083         struct resource_entry *window;
3084         bool found = false;
3085         struct pci_bus *b;
3086         int max, bus, ret;
3087
3088         if (!bridge)
3089                 return -EINVAL;
3090
3091         resource_list_for_each_entry(window, &bridge->windows)
3092                 if (window->res->flags & IORESOURCE_BUS) {
3093                         bridge->busnr = window->res->start;
3094                         found = true;
3095                         break;
3096                 }
3097
3098         ret = pci_register_host_bridge(bridge);
3099         if (ret < 0)
3100                 return ret;
3101
3102         b = bridge->bus;
3103         bus = bridge->busnr;
3104
3105         if (!found) {
3106                 dev_info(&b->dev,
3107                  "No busn resource found for root bus, will use [bus %02x-ff]\n",
3108                         bus);
3109                 pci_bus_insert_busn_res(b, bus, 255);
3110         }
3111
3112         max = pci_scan_child_bus(b);
3113
3114         if (!found)
3115                 pci_bus_update_busn_res_end(b, max);
3116
3117         return 0;
3118 }
3119 EXPORT_SYMBOL(pci_scan_root_bus_bridge);
3120
3121 struct pci_bus *pci_scan_root_bus(struct device *parent, int bus,
3122                 struct pci_ops *ops, void *sysdata, struct list_head *resources)
3123 {
3124         struct resource_entry *window;
3125         bool found = false;
3126         struct pci_bus *b;
3127         int max;
3128
3129         resource_list_for_each_entry(window, resources)
3130                 if (window->res->flags & IORESOURCE_BUS) {
3131                         found = true;
3132                         break;
3133                 }
3134
3135         b = pci_create_root_bus(parent, bus, ops, sysdata, resources);
3136         if (!b)
3137                 return NULL;
3138
3139         if (!found) {
3140                 dev_info(&b->dev,
3141                  "No busn resource found for root bus, will use [bus %02x-ff]\n",
3142                         bus);
3143                 pci_bus_insert_busn_res(b, bus, 255);
3144         }
3145
3146         max = pci_scan_child_bus(b);
3147
3148         if (!found)
3149                 pci_bus_update_busn_res_end(b, max);
3150
3151         return b;
3152 }
3153 EXPORT_SYMBOL(pci_scan_root_bus);
3154
3155 struct pci_bus *pci_scan_bus(int bus, struct pci_ops *ops,
3156                                         void *sysdata)
3157 {
3158         LIST_HEAD(resources);
3159         struct pci_bus *b;
3160
3161         pci_add_resource(&resources, &ioport_resource);
3162         pci_add_resource(&resources, &iomem_resource);
3163         pci_add_resource(&resources, &busn_resource);
3164         b = pci_create_root_bus(NULL, bus, ops, sysdata, &resources);
3165         if (b) {
3166                 pci_scan_child_bus(b);
3167         } else {
3168                 pci_free_resource_list(&resources);
3169         }
3170         return b;
3171 }
3172 EXPORT_SYMBOL(pci_scan_bus);
3173
3174 /**
3175  * pci_rescan_bus_bridge_resize - Scan a PCI bus for devices
3176  * @bridge: PCI bridge for the bus to scan
3177  *
3178  * Scan a PCI bus and child buses for new devices, add them,
3179  * and enable them, resizing bridge mmio/io resource if necessary
3180  * and possible.  The caller must ensure the child devices are already
3181  * removed for resizing to occur.
3182  *
3183  * Returns the max number of subordinate bus discovered.
3184  */
3185 unsigned int pci_rescan_bus_bridge_resize(struct pci_dev *bridge)
3186 {
3187         unsigned int max;
3188         struct pci_bus *bus = bridge->subordinate;
3189
3190         max = pci_scan_child_bus(bus);
3191
3192         pci_assign_unassigned_bridge_resources(bridge);
3193
3194         pci_bus_add_devices(bus);
3195
3196         return max;
3197 }
3198
3199 /**
3200  * pci_rescan_bus - Scan a PCI bus for devices
3201  * @bus: PCI bus to scan
3202  *
3203  * Scan a PCI bus and child buses for new devices, add them,
3204  * and enable them.
3205  *
3206  * Returns the max number of subordinate bus discovered.
3207  */
3208 unsigned int pci_rescan_bus(struct pci_bus *bus)
3209 {
3210         unsigned int max;
3211
3212         max = pci_scan_child_bus(bus);
3213         pci_assign_unassigned_bus_resources(bus);
3214         pci_bus_add_devices(bus);
3215
3216         return max;
3217 }
3218 EXPORT_SYMBOL_GPL(pci_rescan_bus);
3219
3220 /*
3221  * pci_rescan_bus(), pci_rescan_bus_bridge_resize() and PCI device removal
3222  * routines should always be executed under this mutex.
3223  */
3224 static DEFINE_MUTEX(pci_rescan_remove_lock);
3225
3226 void pci_lock_rescan_remove(void)
3227 {
3228         mutex_lock(&pci_rescan_remove_lock);
3229 }
3230 EXPORT_SYMBOL_GPL(pci_lock_rescan_remove);
3231
3232 void pci_unlock_rescan_remove(void)
3233 {
3234         mutex_unlock(&pci_rescan_remove_lock);
3235 }
3236 EXPORT_SYMBOL_GPL(pci_unlock_rescan_remove);
3237
3238 static int __init pci_sort_bf_cmp(const struct device *d_a,
3239                                   const struct device *d_b)
3240 {
3241         const struct pci_dev *a = to_pci_dev(d_a);
3242         const struct pci_dev *b = to_pci_dev(d_b);
3243
3244         if      (pci_domain_nr(a->bus) < pci_domain_nr(b->bus)) return -1;
3245         else if (pci_domain_nr(a->bus) > pci_domain_nr(b->bus)) return  1;
3246
3247         if      (a->bus->number < b->bus->number) return -1;
3248         else if (a->bus->number > b->bus->number) return  1;
3249
3250         if      (a->devfn < b->devfn) return -1;
3251         else if (a->devfn > b->devfn) return  1;
3252
3253         return 0;
3254 }
3255
3256 void __init pci_sort_breadthfirst(void)
3257 {
3258         bus_sort_breadthfirst(&pci_bus_type, &pci_sort_bf_cmp);
3259 }
3260
3261 int pci_hp_add_bridge(struct pci_dev *dev)
3262 {
3263         struct pci_bus *parent = dev->bus;
3264         int busnr, start = parent->busn_res.start;
3265         unsigned int available_buses = 0;
3266         int end = parent->busn_res.end;
3267
3268         for (busnr = start; busnr <= end; busnr++) {
3269                 if (!pci_find_bus(pci_domain_nr(parent), busnr))
3270                         break;
3271         }
3272         if (busnr-- > end) {
3273                 pci_err(dev, "No bus number available for hot-added bridge\n");
3274                 return -1;
3275         }
3276
3277         /* Scan bridges that are already configured */
3278         busnr = pci_scan_bridge(parent, dev, busnr, 0);
3279
3280         /*
3281          * Distribute the available bus numbers between hotplug-capable
3282          * bridges to make extending the chain later possible.
3283          */
3284         available_buses = end - busnr;
3285
3286         /* Scan bridges that need to be reconfigured */
3287         pci_scan_bridge_extend(parent, dev, busnr, available_buses, 1);
3288
3289         if (!dev->subordinate)
3290                 return -1;
3291
3292         return 0;
3293 }
3294 EXPORT_SYMBOL_GPL(pci_hp_add_bridge);