drivers/pci/probe.c

   1 // SPDX-License-Identifier: GPL-2.0
   2 /*
   3  * PCI detection and setup code
   4  */
   5
   6 #include <linux/kernel.h>
   7 #include <linux/delay.h>
   8 #include <linux/init.h>
   9 #include <linux/pci.h>
  10 #include <linux/msi.h>
  11 #include <linux/of_device.h>
  12 #include <linux/of_pci.h>
  13 #include <linux/pci_hotplug.h>
  14 #include <linux/slab.h>
  15 #include <linux/module.h>
  16 #include <linux/cpumask.h>
  17 #include <linux/aer.h>
  18 #include <linux/acpi.h>
  19 #include <linux/hypervisor.h>
  20 #include <linux/irqdomain.h>
  21 #include <linux/pm_runtime.h>
  22 #include <linux/list_sort.h>
  23 #include "pci.h"
  24
  25 #define CARDBUS_LATENCY_TIMER   176     /* secondary latency timer */
  26 #define CARDBUS_RESERVE_BUSNR   3
  27
  28 static struct resource busn_resource = {
  29         .name   = "PCI busn",
  30         .start  = 0,
  31         .end    = 255,
  32         .flags  = IORESOURCE_BUS,
  33 };
  34
  35 /* Ugh.  Need to stop exporting this to modules. */
  36 LIST_HEAD(pci_root_buses);
  37 EXPORT_SYMBOL(pci_root_buses);
  38
  39 static LIST_HEAD(pci_domain_busn_res_list);
  40
  41 struct pci_domain_busn_res {
  42         struct list_head list;
  43         struct resource res;
  44         int domain_nr;
  45 };
  46
  47 static struct resource *get_pci_domain_busn_res(int domain_nr)
  48 {
  49         struct pci_domain_busn_res *r;
  50
  51         list_for_each_entry(r, &pci_domain_busn_res_list, list)
  52                 if (r->domain_nr == domain_nr)
  53                         return &r->res;
  54
  55         r = kzalloc(sizeof(*r), GFP_KERNEL);
  56         if (!r)
  57                 return NULL;
  58
  59         r->domain_nr = domain_nr;
  60         r->res.start = 0;
  61         r->res.end = 0xff;
  62         r->res.flags = IORESOURCE_BUS | IORESOURCE_PCI_FIXED;
  63
  64         list_add_tail(&r->list, &pci_domain_busn_res_list);
  65
  66         return &r->res;
  67 }
  68
  69 /*
  70  * Some device drivers need know if PCI is initiated.
  71  * Basically, we think PCI is not initiated when there
  72  * is no device to be found on the pci_bus_type.
  73  */
  74 int no_pci_devices(void)
  75 {
  76         struct device *dev;
  77         int no_devices;
  78
  79         dev = bus_find_next_device(&pci_bus_type, NULL);
  80         no_devices = (dev == NULL);
  81         put_device(dev);
  82         return no_devices;
  83 }
  84 EXPORT_SYMBOL(no_pci_devices);
  85
  86 /*
  87  * PCI Bus Class
  88  */
  89 static void release_pcibus_dev(struct device *dev)
  90 {
  91         struct pci_bus *pci_bus = to_pci_bus(dev);
  92
  93         put_device(pci_bus->bridge);
  94         pci_bus_remove_resources(pci_bus);
  95         pci_release_bus_of_node(pci_bus);
  96         kfree(pci_bus);
  97 }
  98
  99 static struct class pcibus_class = {
 100         .name           = "pci_bus",
 101         .dev_release    = &release_pcibus_dev,
 102         .dev_groups     = pcibus_groups,
 103 };
 104
 105 static int __init pcibus_class_init(void)
 106 {
 107         return class_register(&pcibus_class);
 108 }
 109 postcore_initcall(pcibus_class_init);
 110
 111 static u64 pci_size(u64 base, u64 maxbase, u64 mask)
 112 {
 113         u64 size = mask & maxbase;      /* Find the significant bits */
 114         if (!size)
 115                 return 0;
 116
 117         /*
 118          * Get the lowest of them to find the decode size, and from that
 119          * the extent.
 120          */
 121         size = size & ~(size-1);
 122
 123         /*
 124          * base == maxbase can be valid only if the BAR has already been
 125          * programmed with all 1s.
 126          */
 127         if (base == maxbase && ((base | (size - 1)) & mask) != mask)
 128                 return 0;
 129
 130         return size;
 131 }
 132
 133 static inline unsigned long decode_bar(struct pci_dev *dev, u32 bar)
 134 {
 135         u32 mem_type;
 136         unsigned long flags;
 137
 138         if ((bar & PCI_BASE_ADDRESS_SPACE) == PCI_BASE_ADDRESS_SPACE_IO) {
 139                 flags = bar & ~PCI_BASE_ADDRESS_IO_MASK;
 140                 flags |= IORESOURCE_IO;
 141                 return flags;
 142         }
 143
 144         flags = bar & ~PCI_BASE_ADDRESS_MEM_MASK;
 145         flags |= IORESOURCE_MEM;
 146         if (flags & PCI_BASE_ADDRESS_MEM_PREFETCH)
 147                 flags |= IORESOURCE_PREFETCH;
 148
 149         mem_type = bar & PCI_BASE_ADDRESS_MEM_TYPE_MASK;
 150         switch (mem_type) {
 151         case PCI_BASE_ADDRESS_MEM_TYPE_32:
 152                 break;
 153         case PCI_BASE_ADDRESS_MEM_TYPE_1M:
 154                 /* 1M mem BAR treated as 32-bit BAR */
 155                 break;
 156         case PCI_BASE_ADDRESS_MEM_TYPE_64:
 157                 flags |= IORESOURCE_MEM_64;
 158                 break;
 159         default:
 160                 /* mem unknown type treated as 32-bit BAR */
 161                 break;
 162         }
 163         return flags;
 164 }
 165
 166 #define PCI_COMMAND_DECODE_ENABLE       (PCI_COMMAND_MEMORY | PCI_COMMAND_IO)
 167
 168 /**
 169  * __pci_read_base - Read a PCI BAR
 170  * @dev: the PCI device
 171  * @type: type of the BAR
 172  * @res: resource buffer to be filled in
 173  * @pos: BAR position in the config space
 174  *
 175  * Returns 1 if the BAR is 64-bit, or 0 if 32-bit.
 176  */
 177 int __pci_read_base(struct pci_dev *dev, enum pci_bar_type type,
 178                     struct resource *res, unsigned int pos)
 179 {
 180         u32 l = 0, sz = 0, mask;
 181         u64 l64, sz64, mask64;
 182         u16 orig_cmd;
 183         struct pci_bus_region region, inverted_region;
 184
 185         mask = type ? PCI_ROM_ADDRESS_MASK : ~0;
 186
 187         /* No printks while decoding is disabled! */
 188         if (!dev->mmio_always_on) {
 189                 pci_read_config_word(dev, PCI_COMMAND, &orig_cmd);
 190                 if (orig_cmd & PCI_COMMAND_DECODE_ENABLE) {
 191                         pci_write_config_word(dev, PCI_COMMAND,
 192                                 orig_cmd & ~PCI_COMMAND_DECODE_ENABLE);
 193                 }
 194         }
 195
 196         res->name = pci_name(dev);
 197
 198         pci_read_config_dword(dev, pos, &l);
 199         pci_write_config_dword(dev, pos, l | mask);
 200         pci_read_config_dword(dev, pos, &sz);
 201         pci_write_config_dword(dev, pos, l);
 202
 203         /*
 204          * All bits set in sz means the device isn't working properly.
 205          * If the BAR isn't implemented, all bits must be 0.  If it's a
 206          * memory BAR or a ROM, bit 0 must be clear; if it's an io BAR, bit
 207          * 1 must be clear.
 208          */
 209         if (sz == 0xffffffff)
 210                 sz = 0;
 211
 212         /*
 213          * I don't know how l can have all bits set.  Copied from old code.
 214          * Maybe it fixes a bug on some ancient platform.
 215          */
 216         if (l == 0xffffffff)
 217                 l = 0;
 218
 219         if (type == pci_bar_unknown) {
 220                 res->flags = decode_bar(dev, l);
 221                 res->flags |= IORESOURCE_SIZEALIGN;
 222                 if (res->flags & IORESOURCE_IO) {
 223                         l64 = l & PCI_BASE_ADDRESS_IO_MASK;
 224                         sz64 = sz & PCI_BASE_ADDRESS_IO_MASK;
 225                         mask64 = PCI_BASE_ADDRESS_IO_MASK & (u32)IO_SPACE_LIMIT;
 226                 } else {
 227                         l64 = l & PCI_BASE_ADDRESS_MEM_MASK;
 228                         sz64 = sz & PCI_BASE_ADDRESS_MEM_MASK;
 229                         mask64 = (u32)PCI_BASE_ADDRESS_MEM_MASK;
 230                 }
 231         } else {
 232                 if (l & PCI_ROM_ADDRESS_ENABLE)
 233                         res->flags |= IORESOURCE_ROM_ENABLE;
 234                 l64 = l & PCI_ROM_ADDRESS_MASK;
 235                 sz64 = sz & PCI_ROM_ADDRESS_MASK;
 236                 mask64 = PCI_ROM_ADDRESS_MASK;
 237         }
 238
 239         if (res->flags & IORESOURCE_MEM_64) {
 240                 pci_read_config_dword(dev, pos + 4, &l);
 241                 pci_write_config_dword(dev, pos + 4, ~0);
 242                 pci_read_config_dword(dev, pos + 4, &sz);
 243                 pci_write_config_dword(dev, pos + 4, l);
 244
 245                 l64 |= ((u64)l << 32);
 246                 sz64 |= ((u64)sz << 32);
 247                 mask64 |= ((u64)~0 << 32);
 248         }
 249
 250         if (!dev->mmio_always_on && (orig_cmd & PCI_COMMAND_DECODE_ENABLE))
 251                 pci_write_config_word(dev, PCI_COMMAND, orig_cmd);
 252
 253         if (!sz64)
 254                 goto fail;
 255
 256         sz64 = pci_size(l64, sz64, mask64);
 257         if (!sz64) {
 258                 pci_info(dev, FW_BUG "reg 0x%x: invalid BAR (can't size)\n",
 259                          pos);
 260                 goto fail;
 261         }
 262
 263         if (res->flags & IORESOURCE_MEM_64) {
 264                 if ((sizeof(pci_bus_addr_t) < 8 || sizeof(resource_size_t) < 8)
 265                     && sz64 > 0x100000000ULL) {
 266                         res->flags |= IORESOURCE_UNSET | IORESOURCE_DISABLED;
 267                         res->start = 0;
 268                         res->end = 0;
 269                         pci_err(dev, "reg 0x%x: can't handle BAR larger than 4GB (size %#010llx)\n",
 270                                 pos, (unsigned long long)sz64);
 271                         goto out;
 272                 }
 273
 274                 if ((sizeof(pci_bus_addr_t) < 8) && l) {
 275                         /* Above 32-bit boundary; try to reallocate */
 276                         res->flags |= IORESOURCE_UNSET;
 277                         res->start = 0;
 278                         res->end = sz64 - 1;
 279                         pci_info(dev, "reg 0x%x: can't handle BAR above 4GB (bus address %#010llx)\n",
 280                                  pos, (unsigned long long)l64);
 281                         goto out;
 282                 }
 283         }
 284
 285         region.start = l64;
 286         region.end = l64 + sz64 - 1;
 287
 288         pcibios_bus_to_resource(dev->bus, res, &region);
 289         pcibios_resource_to_bus(dev->bus, &inverted_region, res);
 290
 291         /*
 292          * If "A" is a BAR value (a bus address), "bus_to_resource(A)" is
 293          * the corresponding resource address (the physical address used by
 294          * the CPU.  Converting that resource address back to a bus address
 295          * should yield the original BAR value:
 296          *
 297          *     resource_to_bus(bus_to_resource(A)) == A
 298          *
 299          * If it doesn't, CPU accesses to "bus_to_resource(A)" will not
 300          * be claimed by the device.
 301          */
 302         if (inverted_region.start != region.start) {
 303                 res->flags |= IORESOURCE_UNSET;
 304                 res->start = 0;
 305                 res->end = region.end - region.start;
 306                 pci_info(dev, "reg 0x%x: initial BAR value %#010llx invalid\n",
 307                          pos, (unsigned long long)region.start);
 308         }
 309
 310         goto out;
 311
 312
 313 fail:
 314         res->flags = 0;
 315 out:
 316         if (res->flags)
 317                 pci_info(dev, "reg 0x%x: %pR\n", pos, res);
 318
 319         return (res->flags & IORESOURCE_MEM_64) ? 1 : 0;
 320 }
 321
 322 static void pci_read_bases(struct pci_dev *dev, unsigned int howmany, int rom)
 323 {
 324         unsigned int pos, reg;
 325
 326         if (dev->non_compliant_bars)
 327                 return;
 328
 329         /* Per PCIe r4.0, sec 9.3.4.1.11, the VF BARs are all RO Zero */
 330         if (dev->is_virtfn)
 331                 return;
 332
 333         for (pos = 0; pos < howmany; pos++) {
 334                 struct resource *res = &dev->resource[pos];
 335                 reg = PCI_BASE_ADDRESS_0 + (pos << 2);
 336                 pos += __pci_read_base(dev, pci_bar_unknown, res, reg);
 337         }
 338
 339         if (rom) {
 340                 struct resource *res = &dev->resource[PCI_ROM_RESOURCE];
 341                 dev->rom_base_reg = rom;
 342                 res->flags = IORESOURCE_MEM | IORESOURCE_PREFETCH |
 343                                 IORESOURCE_READONLY | IORESOURCE_SIZEALIGN;
 344                 __pci_read_base(dev, pci_bar_mem32, res, rom);
 345         }
 346 }
 347
 348 static void pci_read_bridge_windows(struct pci_dev *bridge)
 349 {
 350         u16 io;
 351         u32 pmem, tmp;
 352
 353         pci_read_config_word(bridge, PCI_IO_BASE, &io);
 354         if (!io) {
 355                 pci_write_config_word(bridge, PCI_IO_BASE, 0xe0f0);
 356                 pci_read_config_word(bridge, PCI_IO_BASE, &io);
 357                 pci_write_config_word(bridge, PCI_IO_BASE, 0x0);
 358         }
 359         if (io)
 360                 bridge->io_window = 1;
 361
 362         /*
 363          * DECchip 21050 pass 2 errata: the bridge may miss an address
 364          * disconnect boundary by one PCI data phase.  Workaround: do not
 365          * use prefetching on this device.
 366          */
 367         if (bridge->vendor == PCI_VENDOR_ID_DEC && bridge->device == 0x0001)
 368                 return;
 369
 370         pci_read_config_dword(bridge, PCI_PREF_MEMORY_BASE, &pmem);
 371         if (!pmem) {
 372                 pci_write_config_dword(bridge, PCI_PREF_MEMORY_BASE,
 373                                                0xffe0fff0);
 374                 pci_read_config_dword(bridge, PCI_PREF_MEMORY_BASE, &pmem);
 375                 pci_write_config_dword(bridge, PCI_PREF_MEMORY_BASE, 0x0);
 376         }
 377         if (!pmem)
 378                 return;
 379
 380         bridge->pref_window = 1;
 381
 382         if ((pmem & PCI_PREF_RANGE_TYPE_MASK) == PCI_PREF_RANGE_TYPE_64) {
 383
 384                 /*
 385                  * Bridge claims to have a 64-bit prefetchable memory
 386                  * window; verify that the upper bits are actually
 387                  * writable.
 388                  */
 389                 pci_read_config_dword(bridge, PCI_PREF_BASE_UPPER32, &pmem);
 390                 pci_write_config_dword(bridge, PCI_PREF_BASE_UPPER32,
 391                                        0xffffffff);
 392                 pci_read_config_dword(bridge, PCI_PREF_BASE_UPPER32, &tmp);
 393                 pci_write_config_dword(bridge, PCI_PREF_BASE_UPPER32, pmem);
 394                 if (tmp)
 395                         bridge->pref_64_window = 1;
 396         }
 397 }
 398
 399 static void pci_read_bridge_io(struct pci_bus *child)
 400 {
 401         struct pci_dev *dev = child->self;
 402         u8 io_base_lo, io_limit_lo;
 403         unsigned long io_mask, io_granularity, base, limit;
 404         struct pci_bus_region region;
 405         struct resource *res;
 406
 407         io_mask = PCI_IO_RANGE_MASK;
 408         io_granularity = 0x1000;
 409         if (dev->io_window_1k) {
 410                 /* Support 1K I/O space granularity */
 411                 io_mask = PCI_IO_1K_RANGE_MASK;
 412                 io_granularity = 0x400;
 413         }
 414
 415         res = child->resource[0];
 416         pci_read_config_byte(dev, PCI_IO_BASE, &io_base_lo);
 417         pci_read_config_byte(dev, PCI_IO_LIMIT, &io_limit_lo);
 418         base = (io_base_lo & io_mask) << 8;
 419         limit = (io_limit_lo & io_mask) << 8;
 420
 421         if ((io_base_lo & PCI_IO_RANGE_TYPE_MASK) == PCI_IO_RANGE_TYPE_32) {
 422                 u16 io_base_hi, io_limit_hi;
 423
 424                 pci_read_config_word(dev, PCI_IO_BASE_UPPER16, &io_base_hi);
 425                 pci_read_config_word(dev, PCI_IO_LIMIT_UPPER16, &io_limit_hi);
 426                 base |= ((unsigned long) io_base_hi << 16);
 427                 limit |= ((unsigned long) io_limit_hi << 16);
 428         }
 429
 430         if (base <= limit) {
 431                 res->flags = (io_base_lo & PCI_IO_RANGE_TYPE_MASK) | IORESOURCE_IO;
 432                 region.start = base;
 433                 region.end = limit + io_granularity - 1;
 434                 pcibios_bus_to_resource(dev->bus, res, &region);
 435                 pci_info(dev, "  bridge window %pR\n", res);
 436         }
 437 }
 438
 439 static void pci_read_bridge_mmio(struct pci_bus *child)
 440 {
 441         struct pci_dev *dev = child->self;
 442         u16 mem_base_lo, mem_limit_lo;
 443         unsigned long base, limit;
 444         struct pci_bus_region region;
 445         struct resource *res;
 446
 447         res = child->resource[1];
 448         pci_read_config_word(dev, PCI_MEMORY_BASE, &mem_base_lo);
 449         pci_read_config_word(dev, PCI_MEMORY_LIMIT, &mem_limit_lo);
 450         base = ((unsigned long) mem_base_lo & PCI_MEMORY_RANGE_MASK) << 16;
 451         limit = ((unsigned long) mem_limit_lo & PCI_MEMORY_RANGE_MASK) << 16;
 452         if (base <= limit) {
 453                 res->flags = (mem_base_lo & PCI_MEMORY_RANGE_TYPE_MASK) | IORESOURCE_MEM;
 454                 region.start = base;
 455                 region.end = limit + 0xfffff;
 456                 pcibios_bus_to_resource(dev->bus, res, &region);
 457                 pci_info(dev, "  bridge window %pR\n", res);
 458         }
 459 }
 460
 461 static void pci_read_bridge_mmio_pref(struct pci_bus *child)
 462 {
 463         struct pci_dev *dev = child->self;
 464         u16 mem_base_lo, mem_limit_lo;
 465         u64 base64, limit64;
 466         pci_bus_addr_t base, limit;
 467         struct pci_bus_region region;
 468         struct resource *res;
 469
 470         res = child->resource[2];
 471         pci_read_config_word(dev, PCI_PREF_MEMORY_BASE, &mem_base_lo);
 472         pci_read_config_word(dev, PCI_PREF_MEMORY_LIMIT, &mem_limit_lo);
 473         base64 = (mem_base_lo & PCI_PREF_RANGE_MASK) << 16;
 474         limit64 = (mem_limit_lo & PCI_PREF_RANGE_MASK) << 16;
 475
 476         if ((mem_base_lo & PCI_PREF_RANGE_TYPE_MASK) == PCI_PREF_RANGE_TYPE_64) {
 477                 u32 mem_base_hi, mem_limit_hi;
 478
 479                 pci_read_config_dword(dev, PCI_PREF_BASE_UPPER32, &mem_base_hi);
 480                 pci_read_config_dword(dev, PCI_PREF_LIMIT_UPPER32, &mem_limit_hi);
 481
 482                 /*
 483                  * Some bridges set the base > limit by default, and some
 484                  * (broken) BIOSes do not initialize them.  If we find
 485                  * this, just assume they are not being used.
 486                  */
 487                 if (mem_base_hi <= mem_limit_hi) {
 488                         base64 |= (u64) mem_base_hi << 32;
 489                         limit64 |= (u64) mem_limit_hi << 32;
 490                 }
 491         }
 492
 493         base = (pci_bus_addr_t) base64;
 494         limit = (pci_bus_addr_t) limit64;
 495
 496         if (base != base64) {
 497                 pci_err(dev, "can't handle bridge window above 4GB (bus address %#010llx)\n",
 498                         (unsigned long long) base64);
 499                 return;
 500         }
 501
 502         if (base <= limit) {
 503                 res->flags = (mem_base_lo & PCI_PREF_RANGE_TYPE_MASK) |
 504                                          IORESOURCE_MEM | IORESOURCE_PREFETCH;
 505                 if (res->flags & PCI_PREF_RANGE_TYPE_64)
 506                         res->flags |= IORESOURCE_MEM_64;
 507                 region.start = base;
 508                 region.end = limit + 0xfffff;
 509                 pcibios_bus_to_resource(dev->bus, res, &region);
 510                 pci_info(dev, "  bridge window %pR\n", res);
 511         }
 512 }
 513
 514 void pci_read_bridge_bases(struct pci_bus *child)
 515 {
 516         struct pci_dev *dev = child->self;
 517         struct resource *res;
 518         int i;
 519
 520         if (pci_is_root_bus(child))     /* It's a host bus, nothing to read */
 521                 return;
 522
 523         pci_info(dev, "PCI bridge to %pR%s\n",
 524                  &child->busn_res,
 525                  dev->transparent ? " (subtractive decode)" : "");
 526
 527         pci_bus_remove_resources(child);
 528         for (i = 0; i < PCI_BRIDGE_RESOURCE_NUM; i++)
 529                 child->resource[i] = &dev->resource[PCI_BRIDGE_RESOURCES+i];
 530
 531         pci_read_bridge_io(child);
 532         pci_read_bridge_mmio(child);
 533         pci_read_bridge_mmio_pref(child);
 534
 535         if (dev->transparent) {
 536                 pci_bus_for_each_resource(child->parent, res, i) {
 537                         if (res && res->flags) {
 538                                 pci_bus_add_resource(child, res,
 539                                                      PCI_SUBTRACTIVE_DECODE);
 540                                 pci_info(dev, "  bridge window %pR (subtractive decode)\n",
 541                                            res);
 542                         }
 543                 }
 544         }
 545 }
 546
 547 static struct pci_bus *pci_alloc_bus(struct pci_bus *parent)
 548 {
 549         struct pci_bus *b;
 550
 551         b = kzalloc(sizeof(*b), GFP_KERNEL);
 552         if (!b)
 553                 return NULL;
 554
 555         INIT_LIST_HEAD(&b->node);
 556         INIT_LIST_HEAD(&b->children);
 557         INIT_LIST_HEAD(&b->devices);
 558         INIT_LIST_HEAD(&b->slots);
 559         INIT_LIST_HEAD(&b->resources);
 560         b->max_bus_speed = PCI_SPEED_UNKNOWN;
 561         b->cur_bus_speed = PCI_SPEED_UNKNOWN;
 562 #ifdef CONFIG_PCI_DOMAINS_GENERIC
 563         if (parent)
 564                 b->domain_nr = parent->domain_nr;
 565 #endif
 566         return b;
 567 }
 568
 569 static void pci_release_host_bridge_dev(struct device *dev)
 570 {
 571         struct pci_host_bridge *bridge = to_pci_host_bridge(dev);
 572
 573         if (bridge->release_fn)
 574                 bridge->release_fn(bridge);
 575
 576         pci_free_resource_list(&bridge->windows);
 577         pci_free_resource_list(&bridge->dma_ranges);
 578         kfree(bridge);
 579 }
 580
 581 static void pci_init_host_bridge(struct pci_host_bridge *bridge)
 582 {
 583         INIT_LIST_HEAD(&bridge->windows);
 584         INIT_LIST_HEAD(&bridge->dma_ranges);
 585
 586         /*
 587          * We assume we can manage these PCIe features.  Some systems may
 588          * reserve these for use by the platform itself, e.g., an ACPI BIOS
 589          * may implement its own AER handling and use _OSC to prevent the
 590          * OS from interfering.
 591          */
 592         bridge->native_aer = 1;
 593         bridge->native_pcie_hotplug = 1;
 594         bridge->native_shpc_hotplug = 1;
 595         bridge->native_pme = 1;
 596         bridge->native_ltr = 1;
 597         bridge->native_dpc = 1;
 598
 599         device_initialize(&bridge->dev);
 600 }
 601
 602 struct pci_host_bridge *pci_alloc_host_bridge(size_t priv)
 603 {
 604         struct pci_host_bridge *bridge;
 605
 606         bridge = kzalloc(sizeof(*bridge) + priv, GFP_KERNEL);
 607         if (!bridge)
 608                 return NULL;
 609
 610         pci_init_host_bridge(bridge);
 611         bridge->dev.release = pci_release_host_bridge_dev;
 612
 613         return bridge;
 614 }
 615 EXPORT_SYMBOL(pci_alloc_host_bridge);
 616
 617 static void devm_pci_alloc_host_bridge_release(void *data)
 618 {
 619         pci_free_host_bridge(data);
 620 }
 621
 622 struct pci_host_bridge *devm_pci_alloc_host_bridge(struct device *dev,
 623                                                    size_t priv)
 624 {
 625         int ret;
 626         struct pci_host_bridge *bridge;
 627
 628         bridge = pci_alloc_host_bridge(priv);
 629         if (!bridge)
 630                 return NULL;
 631
 632         bridge->dev.parent = dev;
 633
 634         ret = devm_add_action_or_reset(dev, devm_pci_alloc_host_bridge_release,
 635                                        bridge);
 636         if (ret)
 637                 return NULL;
 638
 639         ret = devm_of_pci_bridge_init(dev, bridge);
 640         if (ret)
 641                 return NULL;
 642
 643         return bridge;
 644 }
 645 EXPORT_SYMBOL(devm_pci_alloc_host_bridge);
 646
 647 void pci_free_host_bridge(struct pci_host_bridge *bridge)
 648 {
 649         put_device(&bridge->dev);
 650 }
 651 EXPORT_SYMBOL(pci_free_host_bridge);
 652
 653 /* Indexed by PCI_X_SSTATUS_FREQ (secondary bus mode and frequency) */
 654 static const unsigned char pcix_bus_speed[] = {
 655         PCI_SPEED_UNKNOWN,              /* 0 */
 656         PCI_SPEED_66MHz_PCIX,           /* 1 */
 657         PCI_SPEED_100MHz_PCIX,          /* 2 */
 658         PCI_SPEED_133MHz_PCIX,          /* 3 */
 659         PCI_SPEED_UNKNOWN,              /* 4 */
 660         PCI_SPEED_66MHz_PCIX_ECC,       /* 5 */
 661         PCI_SPEED_100MHz_PCIX_ECC,      /* 6 */
 662         PCI_SPEED_133MHz_PCIX_ECC,      /* 7 */
 663         PCI_SPEED_UNKNOWN,              /* 8 */
 664         PCI_SPEED_66MHz_PCIX_266,       /* 9 */
 665         PCI_SPEED_100MHz_PCIX_266,      /* A */
 666         PCI_SPEED_133MHz_PCIX_266,      /* B */
 667         PCI_SPEED_UNKNOWN,              /* C */
 668         PCI_SPEED_66MHz_PCIX_533,       /* D */
 669         PCI_SPEED_100MHz_PCIX_533,      /* E */
 670         PCI_SPEED_133MHz_PCIX_533       /* F */
 671 };
 672
 673 /* Indexed by PCI_EXP_LNKCAP_SLS, PCI_EXP_LNKSTA_CLS */
 674 const unsigned char pcie_link_speed[] = {
 675         PCI_SPEED_UNKNOWN,              /* 0 */
 676         PCIE_SPEED_2_5GT,               /* 1 */
 677         PCIE_SPEED_5_0GT,               /* 2 */
 678         PCIE_SPEED_8_0GT,               /* 3 */
 679         PCIE_SPEED_16_0GT,              /* 4 */
 680         PCIE_SPEED_32_0GT,              /* 5 */
 681         PCIE_SPEED_64_0GT,              /* 6 */
 682         PCI_SPEED_UNKNOWN,              /* 7 */
 683         PCI_SPEED_UNKNOWN,              /* 8 */
 684         PCI_SPEED_UNKNOWN,              /* 9 */
 685         PCI_SPEED_UNKNOWN,              /* A */
 686         PCI_SPEED_UNKNOWN,              /* B */
 687         PCI_SPEED_UNKNOWN,              /* C */
 688         PCI_SPEED_UNKNOWN,              /* D */
 689         PCI_SPEED_UNKNOWN,              /* E */
 690         PCI_SPEED_UNKNOWN               /* F */
 691 };
 692 EXPORT_SYMBOL_GPL(pcie_link_speed);
 693
 694 const char *pci_speed_string(enum pci_bus_speed speed)
 695 {
 696         /* Indexed by the pci_bus_speed enum */
 697         static const char *speed_strings[] = {
 698             "33 MHz PCI",               /* 0x00 */
 699             "66 MHz PCI",               /* 0x01 */
 700             "66 MHz PCI-X",             /* 0x02 */
 701             "100 MHz PCI-X",            /* 0x03 */
 702             "133 MHz PCI-X",            /* 0x04 */
 703             NULL,                       /* 0x05 */
 704             NULL,                       /* 0x06 */
 705             NULL,                       /* 0x07 */
 706             NULL,                       /* 0x08 */
 707             "66 MHz PCI-X 266",         /* 0x09 */
 708             "100 MHz PCI-X 266",        /* 0x0a */
 709             "133 MHz PCI-X 266",        /* 0x0b */
 710             "Unknown AGP",              /* 0x0c */
 711             "1x AGP",                   /* 0x0d */
 712             "2x AGP",                   /* 0x0e */
 713             "4x AGP",                   /* 0x0f */
 714             "8x AGP",                   /* 0x10 */
 715             "66 MHz PCI-X 533",         /* 0x11 */
 716             "100 MHz PCI-X 533",        /* 0x12 */
 717             "133 MHz PCI-X 533",        /* 0x13 */
 718             "2.5 GT/s PCIe",            /* 0x14 */
 719             "5.0 GT/s PCIe",            /* 0x15 */
 720             "8.0 GT/s PCIe",            /* 0x16 */
 721             "16.0 GT/s PCIe",           /* 0x17 */
 722             "32.0 GT/s PCIe",           /* 0x18 */
 723             "64.0 GT/s PCIe",           /* 0x19 */
 724         };
 725
 726         if (speed < ARRAY_SIZE(speed_strings))
 727                 return speed_strings[speed];
 728         return "Unknown";
 729 }
 730 EXPORT_SYMBOL_GPL(pci_speed_string);
 731
 732 void pcie_update_link_speed(struct pci_bus *bus, u16 linksta)
 733 {
 734         bus->cur_bus_speed = pcie_link_speed[linksta & PCI_EXP_LNKSTA_CLS];
 735 }
 736 EXPORT_SYMBOL_GPL(pcie_update_link_speed);
 737
 738 static unsigned char agp_speeds[] = {
 739         AGP_UNKNOWN,
 740         AGP_1X,
 741         AGP_2X,
 742         AGP_4X,
 743         AGP_8X
 744 };
 745
 746 static enum pci_bus_speed agp_speed(int agp3, int agpstat)
 747 {
 748         int index = 0;
 749
 750         if (agpstat & 4)
 751                 index = 3;
 752         else if (agpstat & 2)
 753                 index = 2;
 754         else if (agpstat & 1)
 755                 index = 1;
 756         else
 757                 goto out;
 758
 759         if (agp3) {
 760                 index += 2;
 761                 if (index == 5)
 762                         index = 0;
 763         }
 764
 765  out:
 766         return agp_speeds[index];
 767 }
 768
 769 static void pci_set_bus_speed(struct pci_bus *bus)
 770 {
 771         struct pci_dev *bridge = bus->self;
 772         int pos;
 773
 774         pos = pci_find_capability(bridge, PCI_CAP_ID_AGP);
 775         if (!pos)
 776                 pos = pci_find_capability(bridge, PCI_CAP_ID_AGP3);
 777         if (pos) {
 778                 u32 agpstat, agpcmd;
 779
 780                 pci_read_config_dword(bridge, pos + PCI_AGP_STATUS, &agpstat);
 781                 bus->max_bus_speed = agp_speed(agpstat & 8, agpstat & 7);
 782
 783                 pci_read_config_dword(bridge, pos + PCI_AGP_COMMAND, &agpcmd);
 784                 bus->cur_bus_speed = agp_speed(agpstat & 8, agpcmd & 7);
 785         }
 786
 787         pos = pci_find_capability(bridge, PCI_CAP_ID_PCIX);
 788         if (pos) {
 789                 u16 status;
 790                 enum pci_bus_speed max;
 791
 792                 pci_read_config_word(bridge, pos + PCI_X_BRIDGE_SSTATUS,
 793                                      &status);
 794
 795                 if (status & PCI_X_SSTATUS_533MHZ) {
 796                         max = PCI_SPEED_133MHz_PCIX_533;
 797                 } else if (status & PCI_X_SSTATUS_266MHZ) {
 798                         max = PCI_SPEED_133MHz_PCIX_266;
 799                 } else if (status & PCI_X_SSTATUS_133MHZ) {
 800                         if ((status & PCI_X_SSTATUS_VERS) == PCI_X_SSTATUS_V2)
 801                                 max = PCI_SPEED_133MHz_PCIX_ECC;
 802                         else
 803                                 max = PCI_SPEED_133MHz_PCIX;
 804                 } else {
 805                         max = PCI_SPEED_66MHz_PCIX;
 806                 }
 807
 808                 bus->max_bus_speed = max;
 809                 bus->cur_bus_speed = pcix_bus_speed[
 810                         (status & PCI_X_SSTATUS_FREQ) >> 6];
 811
 812                 return;
 813         }
 814
 815         if (pci_is_pcie(bridge)) {
 816                 u32 linkcap;
 817                 u16 linksta;
 818
 819                 pcie_capability_read_dword(bridge, PCI_EXP_LNKCAP, &linkcap);
 820                 bus->max_bus_speed = pcie_link_speed[linkcap & PCI_EXP_LNKCAP_SLS];
 821                 bridge->link_active_reporting = !!(linkcap & PCI_EXP_LNKCAP_DLLLARC);
 822
 823                 pcie_capability_read_word(bridge, PCI_EXP_LNKSTA, &linksta);
 824                 pcie_update_link_speed(bus, linksta);
 825         }
 826 }
 827
 828 static struct irq_domain *pci_host_bridge_msi_domain(struct pci_bus *bus)
 829 {
 830         struct irq_domain *d;
 831
 832         /*
 833          * Any firmware interface that can resolve the msi_domain
 834          * should be called from here.
 835          */
 836         d = pci_host_bridge_of_msi_domain(bus);
 837         if (!d)
 838                 d = pci_host_bridge_acpi_msi_domain(bus);
 839
 840 #ifdef CONFIG_PCI_MSI_IRQ_DOMAIN
 841         /*
 842          * If no IRQ domain was found via the OF tree, try looking it up
 843          * directly through the fwnode_handle.
 844          */
 845         if (!d) {
 846                 struct fwnode_handle *fwnode = pci_root_bus_fwnode(bus);
 847
 848                 if (fwnode)
 849                         d = irq_find_matching_fwnode(fwnode,
 850                                                      DOMAIN_BUS_PCI_MSI);
 851         }
 852 #endif
 853
 854         return d;
 855 }
 856
 857 static void pci_set_bus_msi_domain(struct pci_bus *bus)
 858 {
 859         struct irq_domain *d;
 860         struct pci_bus *b;
 861
 862         /*
 863          * The bus can be a root bus, a subordinate bus, or a virtual bus
 864          * created by an SR-IOV device.  Walk up to the first bridge device
 865          * found or derive the domain from the host bridge.
 866          */
 867         for (b = bus, d = NULL; !d && !pci_is_root_bus(b); b = b->parent) {
 868                 if (b->self)
 869                         d = dev_get_msi_domain(&b->self->dev);
 870         }
 871
 872         if (!d)
 873                 d = pci_host_bridge_msi_domain(b);
 874
 875         dev_set_msi_domain(&bus->dev, d);
 876 }
 877
 878 static int res_cmp(void *priv, const struct list_head *a,
 879                    const struct list_head *b)
 880 {
 881         struct resource_entry *entry1, *entry2;
 882
 883         entry1 = container_of(a, struct resource_entry, node);
 884         entry2 = container_of(b, struct resource_entry, node);
 885
 886         if (entry1->res->flags != entry2->res->flags)
 887                 return entry1->res->flags > entry2->res->flags;
 888
 889         if (entry1->offset != entry2->offset)
 890                 return entry1->offset > entry2->offset;
 891
 892         return entry1->res->start > entry2->res->start;
 893 }
 894
 895 static int pci_register_host_bridge(struct pci_host_bridge *bridge)
 896 {
 897         struct device *parent = bridge->dev.parent;
 898         struct resource_entry *window, *next, *n;
 899         struct pci_bus *bus, *b;
 900         resource_size_t offset, next_offset;
 901         LIST_HEAD(resources);
 902         struct resource *res, *next_res;
 903         char addr[64], *fmt;
 904         const char *name;
 905         int err;
 906
 907         bus = pci_alloc_bus(NULL);
 908         if (!bus)
 909                 return -ENOMEM;
 910
 911         bridge->bus = bus;
 912
 913         /* Temporarily move resources off the list */
 914         list_splice_init(&bridge->windows, &resources);
 915         bus->sysdata = bridge->sysdata;
 916         bus->ops = bridge->ops;
 917         bus->number = bus->busn_res.start = bridge->busnr;
 918 #ifdef CONFIG_PCI_DOMAINS_GENERIC
 919         bus->domain_nr = pci_bus_find_domain_nr(bus, parent);
 920 #endif
 921
 922         b = pci_find_bus(pci_domain_nr(bus), bridge->busnr);
 923         if (b) {
 924                 /* Ignore it if we already got here via a different bridge */
 925                 dev_dbg(&b->dev, "bus already known\n");
 926                 err = -EEXIST;
 927                 goto free;
 928         }
 929
 930         dev_set_name(&bridge->dev, "pci%04x:%02x", pci_domain_nr(bus),
 931                      bridge->busnr);
 932
 933         err = pcibios_root_bridge_prepare(bridge);
 934         if (err)
 935                 goto free;
 936
 937         err = device_add(&bridge->dev);
 938         if (err) {
 939                 put_device(&bridge->dev);
 940                 goto free;
 941         }
 942         bus->bridge = get_device(&bridge->dev);
 943         device_enable_async_suspend(bus->bridge);
 944         pci_set_bus_of_node(bus);
 945         pci_set_bus_msi_domain(bus);
 946         if (bridge->msi_domain && !dev_get_msi_domain(&bus->dev) &&
 947             !pci_host_of_has_msi_map(parent))
 948                 bus->bus_flags |= PCI_BUS_FLAGS_NO_MSI;
 949
 950         if (!parent)
 951                 set_dev_node(bus->bridge, pcibus_to_node(bus));
 952
 953         bus->dev.class = &pcibus_class;
 954         bus->dev.parent = bus->bridge;
 955
 956         dev_set_name(&bus->dev, "%04x:%02x", pci_domain_nr(bus), bus->number);
 957         name = dev_name(&bus->dev);
 958
 959         err = device_register(&bus->dev);
 960         if (err)
 961                 goto unregister;
 962
 963         pcibios_add_bus(bus);
 964
 965         if (bus->ops->add_bus) {
 966                 err = bus->ops->add_bus(bus);
 967                 if (WARN_ON(err < 0))
 968                         dev_err(&bus->dev, "failed to add bus: %d\n", err);
 969         }
 970
 971         /* Create legacy_io and legacy_mem files for this bus */
 972         pci_create_legacy_files(bus);
 973
 974         if (parent)
 975                 dev_info(parent, "PCI host bridge to bus %s\n", name);
 976         else
 977                 pr_info("PCI host bridge to bus %s\n", name);
 978
 979         if (nr_node_ids > 1 && pcibus_to_node(bus) == NUMA_NO_NODE)
 980                 dev_warn(&bus->dev, "Unknown NUMA node; performance will be reduced\n");
 981
 982         /* Sort and coalesce contiguous windows */
 983         list_sort(NULL, &resources, res_cmp);
 984         resource_list_for_each_entry_safe(window, n, &resources) {
 985                 if (list_is_last(&window->node, &resources))
 986                         break;
 987
 988                 next = list_next_entry(window, node);
 989                 offset = window->offset;
 990                 res = window->res;
 991                 next_offset = next->offset;
 992                 next_res = next->res;
 993
 994                 if (res->flags != next_res->flags || offset != next_offset)
 995                         continue;
 996
 997                 if (res->end + 1 == next_res->start) {
 998                         next_res->start = res->start;
 999                         res->flags = res->start = res->end = 0;
1000                 }
1001         }
1002
1003         /* Add initial resources to the bus */
1004         resource_list_for_each_entry_safe(window, n, &resources) {
1005                 offset = window->offset;
1006                 res = window->res;
1007                 if (!res->end)
1008                         continue;
1009
1010                 list_move_tail(&window->node, &bridge->windows);
1011
1012                 if (res->flags & IORESOURCE_BUS)
1013                         pci_bus_insert_busn_res(bus, bus->number, res->end);
1014                 else
1015                         pci_bus_add_resource(bus, res, 0);
1016
1017                 if (offset) {
1018                         if (resource_type(res) == IORESOURCE_IO)
1019                                 fmt = " (bus address [%#06llx-%#06llx])";
1020                         else
1021                                 fmt = " (bus address [%#010llx-%#010llx])";
1022
1023                         snprintf(addr, sizeof(addr), fmt,
1024                                  (unsigned long long)(res->start - offset),
1025                                  (unsigned long long)(res->end - offset));
1026                 } else
1027                         addr[0] = '\0';
1028
1029                 dev_info(&bus->dev, "root bus resource %pR%s\n", res, addr);
1030         }
1031
1032         down_write(&pci_bus_sem);
1033         list_add_tail(&bus->node, &pci_root_buses);
1034         up_write(&pci_bus_sem);
1035
1036         return 0;
1037
1038 unregister:
1039         put_device(&bridge->dev);
1040         device_del(&bridge->dev);
1041
1042 free:
1043         kfree(bus);
1044         return err;
1045 }
1046
1047 static bool pci_bridge_child_ext_cfg_accessible(struct pci_dev *bridge)
1048 {
1049         int pos;
1050         u32 status;
1051
1052         /*
1053          * If extended config space isn't accessible on a bridge's primary
1054          * bus, we certainly can't access it on the secondary bus.
1055          */
1056         if (bridge->bus->bus_flags & PCI_BUS_FLAGS_NO_EXTCFG)
1057                 return false;
1058
1059         /*
1060          * PCIe Root Ports and switch ports are PCIe on both sides, so if
1061          * extended config space is accessible on the primary, it's also
1062          * accessible on the secondary.
1063          */
1064         if (pci_is_pcie(bridge) &&
1065             (pci_pcie_type(bridge) == PCI_EXP_TYPE_ROOT_PORT ||
1066              pci_pcie_type(bridge) == PCI_EXP_TYPE_UPSTREAM ||
1067              pci_pcie_type(bridge) == PCI_EXP_TYPE_DOWNSTREAM))
1068                 return true;
1069
1070         /*
1071          * For the other bridge types:
1072          *   - PCI-to-PCI bridges
1073          *   - PCIe-to-PCI/PCI-X forward bridges
1074          *   - PCI/PCI-X-to-PCIe reverse bridges
1075          * extended config space on the secondary side is only accessible
1076          * if the bridge supports PCI-X Mode 2.
1077          */
1078         pos = pci_find_capability(bridge, PCI_CAP_ID_PCIX);
1079         if (!pos)
1080                 return false;
1081
1082         pci_read_config_dword(bridge, pos + PCI_X_STATUS, &status);
1083         return status & (PCI_X_STATUS_266MHZ | PCI_X_STATUS_533MHZ);
1084 }
1085
1086 static struct pci_bus *pci_alloc_child_bus(struct pci_bus *parent,
1087                                            struct pci_dev *bridge, int busnr)
1088 {
1089         struct pci_bus *child;
1090         struct pci_host_bridge *host;
1091         int i;
1092         int ret;
1093
1094         /* Allocate a new bus and inherit stuff from the parent */
1095         child = pci_alloc_bus(parent);
1096         if (!child)
1097                 return NULL;
1098
1099         child->parent = parent;
1100         child->sysdata = parent->sysdata;
1101         child->bus_flags = parent->bus_flags;
1102
1103         host = pci_find_host_bridge(parent);
1104         if (host->child_ops)
1105                 child->ops = host->child_ops;
1106         else
1107                 child->ops = parent->ops;
1108
1109         /*
1110          * Initialize some portions of the bus device, but don't register
1111          * it now as the parent is not properly set up yet.
1112          */
1113         child->dev.class = &pcibus_class;
1114         dev_set_name(&child->dev, "%04x:%02x", pci_domain_nr(child), busnr);
1115
1116         /* Set up the primary, secondary and subordinate bus numbers */
1117         child->number = child->busn_res.start = busnr;
1118         child->primary = parent->busn_res.start;
1119         child->busn_res.end = 0xff;
1120
1121         if (!bridge) {
1122                 child->dev.parent = parent->bridge;
1123                 goto add_dev;
1124         }
1125
1126         child->self = bridge;
1127         child->bridge = get_device(&bridge->dev);
1128         child->dev.parent = child->bridge;
1129         pci_set_bus_of_node(child);
1130         pci_set_bus_speed(child);
1131
1132         /*
1133          * Check whether extended config space is accessible on the child
1134          * bus.  Note that we currently assume it is always accessible on
1135          * the root bus.
1136          */
1137         if (!pci_bridge_child_ext_cfg_accessible(bridge)) {
1138                 child->bus_flags |= PCI_BUS_FLAGS_NO_EXTCFG;
1139                 pci_info(child, "extended config space not accessible\n");
1140         }
1141
1142         /* Set up default resource pointers and names */
1143         for (i = 0; i < PCI_BRIDGE_RESOURCE_NUM; i++) {
1144                 child->resource[i] = &bridge->resource[PCI_BRIDGE_RESOURCES+i];
1145                 child->resource[i]->name = child->name;
1146         }
1147         bridge->subordinate = child;
1148
1149 add_dev:
1150         pci_set_bus_msi_domain(child);
1151         ret = device_register(&child->dev);
1152         WARN_ON(ret < 0);
1153
1154         pcibios_add_bus(child);
1155
1156         if (child->ops->add_bus) {
1157                 ret = child->ops->add_bus(child);
1158                 if (WARN_ON(ret < 0))
1159                         dev_err(&child->dev, "failed to add bus: %d\n", ret);
1160         }
1161
1162         /* Create legacy_io and legacy_mem files for this bus */
1163         pci_create_legacy_files(child);
1164
1165         return child;
1166 }
1167
1168 struct pci_bus *pci_add_new_bus(struct pci_bus *parent, struct pci_dev *dev,
1169                                 int busnr)
1170 {
1171         struct pci_bus *child;
1172
1173         child = pci_alloc_child_bus(parent, dev, busnr);
1174         if (child) {
1175                 down_write(&pci_bus_sem);
1176                 list_add_tail(&child->node, &parent->children);
1177                 up_write(&pci_bus_sem);
1178         }
1179         return child;
1180 }
1181 EXPORT_SYMBOL(pci_add_new_bus);
1182
1183 static void pci_enable_crs(struct pci_dev *pdev)
1184 {
1185         u16 root_cap = 0;
1186
1187         /* Enable CRS Software Visibility if supported */
1188         pcie_capability_read_word(pdev, PCI_EXP_RTCAP, &root_cap);
1189         if (root_cap & PCI_EXP_RTCAP_CRSVIS)
1190                 pcie_capability_set_word(pdev, PCI_EXP_RTCTL,
1191                                          PCI_EXP_RTCTL_CRSSVE);
1192 }
1193
1194 static unsigned int pci_scan_child_bus_extend(struct pci_bus *bus,
1195                                               unsigned int available_buses);
1196 /**
1197  * pci_ea_fixed_busnrs() - Read fixed Secondary and Subordinate bus
1198  * numbers from EA capability.
1199  * @dev: Bridge
1200  * @sec: updated with secondary bus number from EA
1201  * @sub: updated with subordinate bus number from EA
1202  *
1203  * If @dev is a bridge with EA capability that specifies valid secondary
1204  * and subordinate bus numbers, return true with the bus numbers in @sec
1205  * and @sub.  Otherwise return false.
1206  */
1207 static bool pci_ea_fixed_busnrs(struct pci_dev *dev, u8 *sec, u8 *sub)
1208 {
1209         int ea, offset;
1210         u32 dw;
1211         u8 ea_sec, ea_sub;
1212
1213         if (dev->hdr_type != PCI_HEADER_TYPE_BRIDGE)
1214                 return false;
1215
1216         /* find PCI EA capability in list */
1217         ea = pci_find_capability(dev, PCI_CAP_ID_EA);
1218         if (!ea)
1219                 return false;
1220
1221         offset = ea + PCI_EA_FIRST_ENT;
1222         pci_read_config_dword(dev, offset, &dw);
1223         ea_sec =  dw & PCI_EA_SEC_BUS_MASK;
1224         ea_sub = (dw & PCI_EA_SUB_BUS_MASK) >> PCI_EA_SUB_BUS_SHIFT;
1225         if (ea_sec  == 0 || ea_sub < ea_sec)
1226                 return false;
1227
1228         *sec = ea_sec;
1229         *sub = ea_sub;
1230         return true;
1231 }
1232
1233 /*
1234  * pci_scan_bridge_extend() - Scan buses behind a bridge
1235  * @bus: Parent bus the bridge is on
1236  * @dev: Bridge itself
1237  * @max: Starting subordinate number of buses behind this bridge
1238  * @available_buses: Total number of buses available for this bridge and
1239  *                   the devices below. After the minimal bus space has
1240  *                   been allocated the remaining buses will be
1241  *                   distributed equally between hotplug-capable bridges.
1242  * @pass: Either %0 (scan already configured bridges) or %1 (scan bridges
1243  *        that need to be reconfigured.
1244  *
1245  * If it's a bridge, configure it and scan the bus behind it.
1246  * For CardBus bridges, we don't scan behind as the devices will
1247  * be handled by the bridge driver itself.
1248  *
1249  * We need to process bridges in two passes -- first we scan those
1250  * already configured by the BIOS and after we are done with all of
1251  * them, we proceed to assigning numbers to the remaining buses in
1252  * order to avoid overlaps between old and new bus numbers.
1253  *
1254  * Return: New subordinate number covering all buses behind this bridge.
1255  */
1256 static int pci_scan_bridge_extend(struct pci_bus *bus, struct pci_dev *dev,
1257                                   int max, unsigned int available_buses,
1258                                   int pass)
1259 {
1260         struct pci_bus *child;
1261         int is_cardbus = (dev->hdr_type == PCI_HEADER_TYPE_CARDBUS);
1262         u32 buses, i, j = 0;
1263         u16 bctl;
1264         u8 primary, secondary, subordinate;
1265         int broken = 0;
1266         bool fixed_buses;
1267         u8 fixed_sec, fixed_sub;
1268         int next_busnr;
1269
1270         /*
1271          * Make sure the bridge is powered on to be able to access config
1272          * space of devices below it.
1273          */
1274         pm_runtime_get_sync(&dev->dev);
1275
1276         pci_read_config_dword(dev, PCI_PRIMARY_BUS, &buses);
1277         primary = buses & 0xFF;
1278         secondary = (buses >> 8) & 0xFF;
1279         subordinate = (buses >> 16) & 0xFF;
1280
1281         pci_dbg(dev, "scanning [bus %02x-%02x] behind bridge, pass %d\n",
1282                 secondary, subordinate, pass);
1283
1284         if (!primary && (primary != bus->number) && secondary && subordinate) {
1285                 pci_warn(dev, "Primary bus is hard wired to 0\n");
1286                 primary = bus->number;
1287         }
1288
1289         /* Check if setup is sensible at all */
1290         if (!pass &&
1291             (primary != bus->number || secondary <= bus->number ||
1292              secondary > subordinate)) {
1293                 pci_info(dev, "bridge configuration invalid ([bus %02x-%02x]), reconfiguring\n",
1294                          secondary, subordinate);
1295                 broken = 1;
1296         }
1297
1298         /*
1299          * Disable Master-Abort Mode during probing to avoid reporting of
1300          * bus errors in some architectures.
1301          */
1302         pci_read_config_word(dev, PCI_BRIDGE_CONTROL, &bctl);
1303         pci_write_config_word(dev, PCI_BRIDGE_CONTROL,
1304                               bctl & ~PCI_BRIDGE_CTL_MASTER_ABORT);
1305
1306         pci_enable_crs(dev);
1307
1308         if ((secondary || subordinate) && !pcibios_assign_all_busses() &&
1309             !is_cardbus && !broken) {
1310                 unsigned int cmax;
1311
1312                 /*
1313                  * Bus already configured by firmware, process it in the
1314                  * first pass and just note the configuration.
1315                  */
1316                 if (pass)
1317                         goto out;
1318
1319                 /*
1320                  * The bus might already exist for two reasons: Either we
1321                  * are rescanning the bus or the bus is reachable through
1322                  * more than one bridge. The second case can happen with
1323                  * the i450NX chipset.
1324                  */
1325                 child = pci_find_bus(pci_domain_nr(bus), secondary);
1326                 if (!child) {
1327                         child = pci_add_new_bus(bus, dev, secondary);
1328                         if (!child)
1329                                 goto out;
1330                         child->primary = primary;
1331                         pci_bus_insert_busn_res(child, secondary, subordinate);
1332                         child->bridge_ctl = bctl;
1333                 }
1334
1335                 cmax = pci_scan_child_bus(child);
1336                 if (cmax > subordinate)
1337                         pci_warn(dev, "bridge has subordinate %02x but max busn %02x\n",
1338                                  subordinate, cmax);
1339
1340                 /* Subordinate should equal child->busn_res.end */
1341                 if (subordinate > max)
1342                         max = subordinate;
1343         } else {
1344
1345                 /*
1346                  * We need to assign a number to this bus which we always
1347                  * do in the second pass.
1348                  */
1349                 if (!pass) {
1350                         if (pcibios_assign_all_busses() || broken || is_cardbus)
1351
1352                                 /*
1353                                  * Temporarily disable forwarding of the
1354                                  * configuration cycles on all bridges in
1355                                  * this bus segment to avoid possible
1356                                  * conflicts in the second pass between two
1357                                  * bridges programmed with overlapping bus
1358                                  * ranges.
1359                                  */
1360                                 pci_write_config_dword(dev, PCI_PRIMARY_BUS,
1361                                                        buses & ~0xffffff);
1362                         goto out;
1363                 }
1364
1365                 /* Clear errors */
1366                 pci_write_config_word(dev, PCI_STATUS, 0xffff);
1367
1368                 /* Read bus numbers from EA Capability (if present) */
1369                 fixed_buses = pci_ea_fixed_busnrs(dev, &fixed_sec, &fixed_sub);
1370                 if (fixed_buses)
1371                         next_busnr = fixed_sec;
1372                 else
1373                         next_busnr = max + 1;
1374
1375                 /*
1376                  * Prevent assigning a bus number that already exists.
1377                  * This can happen when a bridge is hot-plugged, so in this
1378                  * case we only re-scan this bus.
1379                  */
1380                 child = pci_find_bus(pci_domain_nr(bus), next_busnr);
1381                 if (!child) {
1382                         child = pci_add_new_bus(bus, dev, next_busnr);
1383                         if (!child)
1384                                 goto out;
1385                         pci_bus_insert_busn_res(child, next_busnr,
1386                                                 bus->busn_res.end);
1387                 }
1388                 max++;
1389                 if (available_buses)
1390                         available_buses--;
1391
1392                 buses = (buses & 0xff000000)
1393                       | ((unsigned int)(child->primary)     <<  0)
1394                       | ((unsigned int)(child->busn_res.start)   <<  8)
1395                       | ((unsigned int)(child->busn_res.end) << 16);
1396
1397                 /*
1398                  * yenta.c forces a secondary latency timer of 176.
1399                  * Copy that behaviour here.
1400                  */
1401                 if (is_cardbus) {
1402                         buses &= ~0xff000000;
1403                         buses |= CARDBUS_LATENCY_TIMER << 24;
1404                 }
1405
1406                 /* We need to blast all three values with a single write */
1407                 pci_write_config_dword(dev, PCI_PRIMARY_BUS, buses);
1408
1409                 if (!is_cardbus) {
1410                         child->bridge_ctl = bctl;
1411                         max = pci_scan_child_bus_extend(child, available_buses);
1412                 } else {
1413
1414                         /*
1415                          * For CardBus bridges, we leave 4 bus numbers as
1416                          * cards with a PCI-to-PCI bridge can be inserted
1417                          * later.
1418                          */
1419                         for (i = 0; i < CARDBUS_RESERVE_BUSNR; i++) {
1420                                 struct pci_bus *parent = bus;
1421                                 if (pci_find_bus(pci_domain_nr(bus),
1422                                                         max+i+1))
1423                                         break;
1424                                 while (parent->parent) {
1425                                         if ((!pcibios_assign_all_busses()) &&
1426                                             (parent->busn_res.end > max) &&
1427                                             (parent->busn_res.end <= max+i)) {
1428                                                 j = 1;
1429                                         }
1430                                         parent = parent->parent;
1431                                 }
1432                                 if (j) {
1433
1434                                         /*
1435                                          * Often, there are two CardBus
1436                                          * bridges -- try to leave one
1437                                          * valid bus number for each one.
1438                                          */
1439                                         i /= 2;
1440                                         break;
1441                                 }
1442                         }
1443                         max += i;
1444                 }
1445
1446                 /*
1447                  * Set subordinate bus number to its real value.
1448                  * If fixed subordinate bus number exists from EA
1449                  * capability then use it.
1450                  */
1451                 if (fixed_buses)
1452                         max = fixed_sub;
1453                 pci_bus_update_busn_res_end(child, max);
1454                 pci_write_config_byte(dev, PCI_SUBORDINATE_BUS, max);
1455         }
1456
1457         sprintf(child->name,
1458                 (is_cardbus ? "PCI CardBus %04x:%02x" : "PCI Bus %04x:%02x"),
1459                 pci_domain_nr(bus), child->number);
1460
1461         /* Check that all devices are accessible */
1462         while (bus->parent) {
1463                 if ((child->busn_res.end > bus->busn_res.end) ||
1464                     (child->number > bus->busn_res.end) ||
1465                     (child->number < bus->number) ||
1466                     (child->busn_res.end < bus->number)) {
1467                         dev_info(&dev->dev, "devices behind bridge are unusable because %pR cannot be assigned for them\n",
1468                                  &child->busn_res);
1469                         break;
1470                 }
1471                 bus = bus->parent;
1472         }
1473
1474 out:
1475         pci_write_config_word(dev, PCI_BRIDGE_CONTROL, bctl);
1476
1477         pm_runtime_put(&dev->dev);
1478
1479         return max;
1480 }
1481
1482 /*
1483  * pci_scan_bridge() - Scan buses behind a bridge
1484  * @bus: Parent bus the bridge is on
1485  * @dev: Bridge itself
1486  * @max: Starting subordinate number of buses behind this bridge
1487  * @pass: Either %0 (scan already configured bridges) or %1 (scan bridges
1488  *        that need to be reconfigured.
1489  *
1490  * If it's a bridge, configure it and scan the bus behind it.
1491  * For CardBus bridges, we don't scan behind as the devices will
1492  * be handled by the bridge driver itself.
1493  *
1494  * We need to process bridges in two passes -- first we scan those
1495  * already configured by the BIOS and after we are done with all of
1496  * them, we proceed to assigning numbers to the remaining buses in
1497  * order to avoid overlaps between old and new bus numbers.
1498  *
1499  * Return: New subordinate number covering all buses behind this bridge.
1500  */
1501 int pci_scan_bridge(struct pci_bus *bus, struct pci_dev *dev, int max, int pass)
1502 {
1503         return pci_scan_bridge_extend(bus, dev, max, 0, pass);
1504 }
1505 EXPORT_SYMBOL(pci_scan_bridge);
1506
1507 /*
1508  * Read interrupt line and base address registers.
1509  * The architecture-dependent code can tweak these, of course.
1510  */
1511 static void pci_read_irq(struct pci_dev *dev)
1512 {
1513         unsigned char irq;
1514
1515         /* VFs are not allowed to use INTx, so skip the config reads */
1516         if (dev->is_virtfn) {
1517                 dev->pin = 0;
1518                 dev->irq = 0;
1519                 return;
1520         }
1521
1522         pci_read_config_byte(dev, PCI_INTERRUPT_PIN, &irq);
1523         dev->pin = irq;
1524         if (irq)
1525                 pci_read_config_byte(dev, PCI_INTERRUPT_LINE, &irq);
1526         dev->irq = irq;
1527 }
1528
1529 void set_pcie_port_type(struct pci_dev *pdev)
1530 {
1531         int pos;
1532         u16 reg16;
1533         int type;
1534         struct pci_dev *parent;
1535
1536         pos = pci_find_capability(pdev, PCI_CAP_ID_EXP);
1537         if (!pos)
1538                 return;
1539
1540         pdev->pcie_cap = pos;
1541         pci_read_config_word(pdev, pos + PCI_EXP_FLAGS, &reg16);
1542         pdev->pcie_flags_reg = reg16;
1543         pci_read_config_word(pdev, pos + PCI_EXP_DEVCAP, &reg16);
1544         pdev->pcie_mpss = reg16 & PCI_EXP_DEVCAP_PAYLOAD;
1545
1546         parent = pci_upstream_bridge(pdev);
1547         if (!parent)
1548                 return;
1549
1550         /*
1551          * Some systems do not identify their upstream/downstream ports
1552          * correctly so detect impossible configurations here and correct
1553          * the port type accordingly.
1554          */
1555         type = pci_pcie_type(pdev);
1556         if (type == PCI_EXP_TYPE_DOWNSTREAM) {
1557                 /*
1558                  * If pdev claims to be downstream port but the parent
1559                  * device is also downstream port assume pdev is actually
1560                  * upstream port.
1561                  */
1562                 if (pcie_downstream_port(parent)) {
1563                         pci_info(pdev, "claims to be downstream port but is acting as upstream port, correcting type\n");
1564                         pdev->pcie_flags_reg &= ~PCI_EXP_FLAGS_TYPE;
1565                         pdev->pcie_flags_reg |= PCI_EXP_TYPE_UPSTREAM;
1566                 }
1567         } else if (type == PCI_EXP_TYPE_UPSTREAM) {
1568                 /*
1569                  * If pdev claims to be upstream port but the parent
1570                  * device is also upstream port assume pdev is actually
1571                  * downstream port.
1572                  */
1573                 if (pci_pcie_type(parent) == PCI_EXP_TYPE_UPSTREAM) {
1574                         pci_info(pdev, "claims to be upstream port but is acting as downstream port, correcting type\n");
1575                         pdev->pcie_flags_reg &= ~PCI_EXP_FLAGS_TYPE;
1576                         pdev->pcie_flags_reg |= PCI_EXP_TYPE_DOWNSTREAM;
1577                 }
1578         }
1579 }
1580
1581 void set_pcie_hotplug_bridge(struct pci_dev *pdev)
1582 {
1583         u32 reg32;
1584
1585         pcie_capability_read_dword(pdev, PCI_EXP_SLTCAP, &reg32);
1586         if (reg32 & PCI_EXP_SLTCAP_HPC)
1587                 pdev->is_hotplug_bridge = 1;
1588 }
1589
1590 static void set_pcie_thunderbolt(struct pci_dev *dev)
1591 {
1592         int vsec = 0;
1593         u32 header;
1594
1595         while ((vsec = pci_find_next_ext_capability(dev, vsec,
1596                                                     PCI_EXT_CAP_ID_VNDR))) {
1597                 pci_read_config_dword(dev, vsec + PCI_VNDR_HEADER, &header);
1598
1599                 /* Is the device part of a Thunderbolt controller? */
1600                 if (dev->vendor == PCI_VENDOR_ID_INTEL &&
1601                     PCI_VNDR_HEADER_ID(header) == PCI_VSEC_ID_INTEL_TBT) {
1602                         dev->is_thunderbolt = 1;
1603                         return;
1604                 }
1605         }
1606 }
1607
1608 static void set_pcie_untrusted(struct pci_dev *dev)
1609 {
1610         struct pci_dev *parent;
1611
1612         /*
1613          * If the upstream bridge is untrusted we treat this device
1614          * untrusted as well.
1615          */
1616         parent = pci_upstream_bridge(dev);
1617         if (parent && (parent->untrusted || parent->external_facing))
1618                 dev->untrusted = true;
1619 }
1620
1621 static void pci_set_removable(struct pci_dev *dev)
1622 {
1623         struct pci_dev *parent = pci_upstream_bridge(dev);
1624
1625         /*
1626          * We (only) consider everything downstream from an external_facing
1627          * device to be removable by the user. We're mainly concerned with
1628          * consumer platforms with user accessible thunderbolt ports that are
1629          * vulnerable to DMA attacks, and we expect those ports to be marked by
1630          * the firmware as external_facing. Devices in traditional hotplug
1631          * slots can technically be removed, but the expectation is that unless
1632          * the port is marked with external_facing, such devices are less
1633          * accessible to user / may not be removed by end user, and thus not
1634          * exposed as "removable" to userspace.
1635          */
1636         if (parent &&
1637             (parent->external_facing || dev_is_removable(&parent->dev)))
1638                 dev_set_removable(&dev->dev, DEVICE_REMOVABLE);
1639 }
1640
1641 /**
1642  * pci_ext_cfg_is_aliased - Is ext config space just an alias of std config?
1643  * @dev: PCI device
1644  *
1645  * PCI Express to PCI/PCI-X Bridge Specification, rev 1.0, 4.1.4 says that
1646  * when forwarding a type1 configuration request the bridge must check that
1647  * the extended register address field is zero.  The bridge is not permitted
1648  * to forward the transactions and must handle it as an Unsupported Request.
1649  * Some bridges do not follow this rule and simply drop the extended register
1650  * bits, resulting in the standard config space being aliased, every 256
1651  * bytes across the entire configuration space.  Test for this condition by
1652  * comparing the first dword of each potential alias to the vendor/device ID.
1653  * Known offenders:
1654  *   ASM1083/1085 PCIe-to-PCI Reversible Bridge (1b21:1080, rev 01 & 03)
1655  *   AMD/ATI SBx00 PCI to PCI Bridge (1002:4384, rev 40)
1656  */
1657 static bool pci_ext_cfg_is_aliased(struct pci_dev *dev)
1658 {
1659 #ifdef CONFIG_PCI_QUIRKS
1660         int pos;
1661         u32 header, tmp;
1662
1663         pci_read_config_dword(dev, PCI_VENDOR_ID, &header);
1664
1665         for (pos = PCI_CFG_SPACE_SIZE;
1666              pos < PCI_CFG_SPACE_EXP_SIZE; pos += PCI_CFG_SPACE_SIZE) {
1667                 if (pci_read_config_dword(dev, pos, &tmp) != PCIBIOS_SUCCESSFUL
1668                     || header != tmp)
1669                         return false;
1670         }
1671
1672         return true;
1673 #else
1674         return false;
1675 #endif
1676 }
1677
1678 /**
1679  * pci_cfg_space_size_ext - Get the configuration space size of the PCI device
1680  * @dev: PCI device
1681  *
1682  * Regular PCI devices have 256 bytes, but PCI-X 2 and PCI Express devices
1683  * have 4096 bytes.  Even if the device is capable, that doesn't mean we can
1684  * access it.  Maybe we don't have a way to generate extended config space
1685  * accesses, or the device is behind a reverse Express bridge.  So we try
1686  * reading the dword at 0x100 which must either be 0 or a valid extended
1687  * capability header.
1688  */
1689 static int pci_cfg_space_size_ext(struct pci_dev *dev)
1690 {
1691         u32 status;
1692         int pos = PCI_CFG_SPACE_SIZE;
1693
1694         if (pci_read_config_dword(dev, pos, &status) != PCIBIOS_SUCCESSFUL)
1695                 return PCI_CFG_SPACE_SIZE;
1696         if (status == 0xffffffff || pci_ext_cfg_is_aliased(dev))
1697                 return PCI_CFG_SPACE_SIZE;
1698
1699         return PCI_CFG_SPACE_EXP_SIZE;
1700 }
1701
1702 int pci_cfg_space_size(struct pci_dev *dev)
1703 {
1704         int pos;
1705         u32 status;
1706         u16 class;
1707
1708 #ifdef CONFIG_PCI_IOV
1709         /*
1710          * Per the SR-IOV specification (rev 1.1, sec 3.5), VFs are required to
1711          * implement a PCIe capability and therefore must implement extended
1712          * config space.  We can skip the NO_EXTCFG test below and the
1713          * reachability/aliasing test in pci_cfg_space_size_ext() by virtue of
1714          * the fact that the SR-IOV capability on the PF resides in extended
1715          * config space and must be accessible and non-aliased to have enabled
1716          * support for this VF.  This is a micro performance optimization for
1717          * systems supporting many VFs.
1718          */
1719         if (dev->is_virtfn)
1720                 return PCI_CFG_SPACE_EXP_SIZE;
1721 #endif
1722
1723         if (dev->bus->bus_flags & PCI_BUS_FLAGS_NO_EXTCFG)
1724                 return PCI_CFG_SPACE_SIZE;
1725
1726         class = dev->class >> 8;
1727         if (class == PCI_CLASS_BRIDGE_HOST)
1728                 return pci_cfg_space_size_ext(dev);
1729
1730         if (pci_is_pcie(dev))
1731                 return pci_cfg_space_size_ext(dev);
1732
1733         pos = pci_find_capability(dev, PCI_CAP_ID_PCIX);
1734         if (!pos)
1735                 return PCI_CFG_SPACE_SIZE;
1736
1737         pci_read_config_dword(dev, pos + PCI_X_STATUS, &status);
1738         if (status & (PCI_X_STATUS_266MHZ | PCI_X_STATUS_533MHZ))
1739                 return pci_cfg_space_size_ext(dev);
1740
1741         return PCI_CFG_SPACE_SIZE;
1742 }
1743
1744 static u32 pci_class(struct pci_dev *dev)
1745 {
1746         u32 class;
1747
1748 #ifdef CONFIG_PCI_IOV
1749         if (dev->is_virtfn)
1750                 return dev->physfn->sriov->class;
1751 #endif
1752         pci_read_config_dword(dev, PCI_CLASS_REVISION, &class);
1753         return class;
1754 }
1755
1756 static void pci_subsystem_ids(struct pci_dev *dev, u16 *vendor, u16 *device)
1757 {
1758 #ifdef CONFIG_PCI_IOV
1759         if (dev->is_virtfn) {
1760                 *vendor = dev->physfn->sriov->subsystem_vendor;
1761                 *device = dev->physfn->sriov->subsystem_device;
1762                 return;
1763         }
1764 #endif
1765         pci_read_config_word(dev, PCI_SUBSYSTEM_VENDOR_ID, vendor);
1766         pci_read_config_word(dev, PCI_SUBSYSTEM_ID, device);
1767 }
1768
1769 static u8 pci_hdr_type(struct pci_dev *dev)
1770 {
1771         u8 hdr_type;
1772
1773 #ifdef CONFIG_PCI_IOV
1774         if (dev->is_virtfn)
1775                 return dev->physfn->sriov->hdr_type;
1776 #endif
1777         pci_read_config_byte(dev, PCI_HEADER_TYPE, &hdr_type);
1778         return hdr_type;
1779 }
1780
1781 #define LEGACY_IO_RESOURCE      (IORESOURCE_IO | IORESOURCE_PCI_FIXED)
1782
1783 /**
1784  * pci_intx_mask_broken - Test PCI_COMMAND_INTX_DISABLE writability
1785  * @dev: PCI device
1786  *
1787  * Test whether PCI_COMMAND_INTX_DISABLE is writable for @dev.  Check this
1788  * at enumeration-time to avoid modifying PCI_COMMAND at run-time.
1789  */
1790 static int pci_intx_mask_broken(struct pci_dev *dev)
1791 {
1792         u16 orig, toggle, new;
1793
1794         pci_read_config_word(dev, PCI_COMMAND, &orig);
1795         toggle = orig ^ PCI_COMMAND_INTX_DISABLE;
1796         pci_write_config_word(dev, PCI_COMMAND, toggle);
1797         pci_read_config_word(dev, PCI_COMMAND, &new);
1798
1799         pci_write_config_word(dev, PCI_COMMAND, orig);
1800
1801         /*
1802          * PCI_COMMAND_INTX_DISABLE was reserved and read-only prior to PCI
1803          * r2.3, so strictly speaking, a device is not *broken* if it's not
1804          * writable.  But we'll live with the misnomer for now.
1805          */
1806         if (new != toggle)
1807                 return 1;
1808         return 0;
1809 }
1810
1811 static void early_dump_pci_device(struct pci_dev *pdev)
1812 {
1813         u32 value[256 / 4];
1814         int i;
1815
1816         pci_info(pdev, "config space:\n");
1817
1818         for (i = 0; i < 256; i += 4)
1819                 pci_read_config_dword(pdev, i, &value[i / 4]);
1820
1821         print_hex_dump(KERN_INFO, "", DUMP_PREFIX_OFFSET, 16, 1,
1822                        value, 256, false);
1823 }
1824
1825 /**
1826  * pci_setup_device - Fill in class and map information of a device
1827  * @dev: the device structure to fill
1828  *
1829  * Initialize the device structure with information about the device's
1830  * vendor,class,memory and IO-space addresses, IRQ lines etc.
1831  * Called at initialisation of the PCI subsystem and by CardBus services.
1832  * Returns 0 on success and negative if unknown type of device (not normal,
1833  * bridge or CardBus).
1834  */
1835 int pci_setup_device(struct pci_dev *dev)
1836 {
1837         u32 class;
1838         u16 cmd;
1839         u8 hdr_type;
1840         int pos = 0;
1841         struct pci_bus_region region;
1842         struct resource *res;
1843
1844         hdr_type = pci_hdr_type(dev);
1845
1846         dev->sysdata = dev->bus->sysdata;
1847         dev->dev.parent = dev->bus->bridge;
1848         dev->dev.bus = &pci_bus_type;
1849         dev->hdr_type = hdr_type & 0x7f;
1850         dev->multifunction = !!(hdr_type & 0x80);
1851         dev->error_state = pci_channel_io_normal;
1852         set_pcie_port_type(dev);
1853
1854         pci_dev_assign_slot(dev);
1855
1856         /*
1857          * Assume 32-bit PCI; let 64-bit PCI cards (which are far rarer)
1858          * set this higher, assuming the system even supports it.
1859          */
1860         dev->dma_mask = 0xffffffff;
1861
1862         dev_set_name(&dev->dev, "%04x:%02x:%02x.%d", pci_domain_nr(dev->bus),
1863                      dev->bus->number, PCI_SLOT(dev->devfn),
1864                      PCI_FUNC(dev->devfn));
1865
1866         class = pci_class(dev);
1867
1868         dev->revision = class & 0xff;
1869         dev->class = class >> 8;                    /* upper 3 bytes */
1870
1871         if (pci_early_dump)
1872                 early_dump_pci_device(dev);
1873
1874         /* Need to have dev->class ready */
1875         dev->cfg_size = pci_cfg_space_size(dev);
1876
1877         /* Need to have dev->cfg_size ready */
1878         set_pcie_thunderbolt(dev);
1879
1880         set_pcie_untrusted(dev);
1881
1882         /* "Unknown power state" */
1883         dev->current_state = PCI_UNKNOWN;
1884
1885         /* Early fixups, before probing the BARs */
1886         pci_fixup_device(pci_fixup_early, dev);
1887
1888         pci_set_removable(dev);
1889
1890         pci_info(dev, "[%04x:%04x] type %02x class %#08x\n",
1891                  dev->vendor, dev->device, dev->hdr_type, dev->class);
1892
1893         /* Device class may be changed after fixup */
1894         class = dev->class >> 8;
1895
1896         if (dev->non_compliant_bars && !dev->mmio_always_on) {
1897                 pci_read_config_word(dev, PCI_COMMAND, &cmd);
1898                 if (cmd & (PCI_COMMAND_IO | PCI_COMMAND_MEMORY)) {
1899                         pci_info(dev, "device has non-compliant BARs; disabling IO/MEM decoding\n");
1900                         cmd &= ~PCI_COMMAND_IO;
1901                         cmd &= ~PCI_COMMAND_MEMORY;
1902                         pci_write_config_word(dev, PCI_COMMAND, cmd);
1903                 }
1904         }
1905
1906         dev->broken_intx_masking = pci_intx_mask_broken(dev);
1907
1908         switch (dev->hdr_type) {                    /* header type */
1909         case PCI_HEADER_TYPE_NORMAL:                /* standard header */
1910                 if (class == PCI_CLASS_BRIDGE_PCI)
1911                         goto bad;
1912                 pci_read_irq(dev);
1913                 pci_read_bases(dev, 6, PCI_ROM_ADDRESS);
1914
1915                 pci_subsystem_ids(dev, &dev->subsystem_vendor, &dev->subsystem_device);
1916
1917                 /*
1918                  * Do the ugly legacy mode stuff here rather than broken chip
1919                  * quirk code. Legacy mode ATA controllers have fixed
1920                  * addresses. These are not always echoed in BAR0-3, and
1921                  * BAR0-3 in a few cases contain junk!
1922                  */
1923                 if (class == PCI_CLASS_STORAGE_IDE) {
1924                         u8 progif;
1925                         pci_read_config_byte(dev, PCI_CLASS_PROG, &progif);
1926                         if ((progif & 1) == 0) {
1927                                 region.start = 0x1F0;
1928                                 region.end = 0x1F7;
1929                                 res = &dev->resource[0];
1930                                 res->flags = LEGACY_IO_RESOURCE;
1931                                 pcibios_bus_to_resource(dev->bus, res, &region);
1932                                 pci_info(dev, "legacy IDE quirk: reg 0x10: %pR\n",
1933                                          res);
1934                                 region.start = 0x3F6;
1935                                 region.end = 0x3F6;
1936                                 res = &dev->resource[1];
1937                                 res->flags = LEGACY_IO_RESOURCE;
1938                                 pcibios_bus_to_resource(dev->bus, res, &region);
1939                                 pci_info(dev, "legacy IDE quirk: reg 0x14: %pR\n",
1940                                          res);
1941                         }
1942                         if ((progif & 4) == 0) {
1943                                 region.start = 0x170;
1944                                 region.end = 0x177;
1945                                 res = &dev->resource[2];
1946                                 res->flags = LEGACY_IO_RESOURCE;
1947                                 pcibios_bus_to_resource(dev->bus, res, &region);
1948                                 pci_info(dev, "legacy IDE quirk: reg 0x18: %pR\n",
1949                                          res);
1950                                 region.start = 0x376;
1951                                 region.end = 0x376;
1952                                 res = &dev->resource[3];
1953                                 res->flags = LEGACY_IO_RESOURCE;
1954                                 pcibios_bus_to_resource(dev->bus, res, &region);
1955                                 pci_info(dev, "legacy IDE quirk: reg 0x1c: %pR\n",
1956                                          res);
1957                         }
1958                 }
1959                 break;
1960
1961         case PCI_HEADER_TYPE_BRIDGE:                /* bridge header */
1962                 /*
1963                  * The PCI-to-PCI bridge spec requires that subtractive
1964                  * decoding (i.e. transparent) bridge must have programming
1965                  * interface code of 0x01.
1966                  */
1967                 pci_read_irq(dev);
1968                 dev->transparent = ((dev->class & 0xff) == 1);
1969                 pci_read_bases(dev, 2, PCI_ROM_ADDRESS1);
1970                 pci_read_bridge_windows(dev);
1971                 set_pcie_hotplug_bridge(dev);
1972                 pos = pci_find_capability(dev, PCI_CAP_ID_SSVID);
1973                 if (pos) {
1974                         pci_read_config_word(dev, pos + PCI_SSVID_VENDOR_ID, &dev->subsystem_vendor);
1975                         pci_read_config_word(dev, pos + PCI_SSVID_DEVICE_ID, &dev->subsystem_device);
1976                 }
1977                 break;
1978
1979         case PCI_HEADER_TYPE_CARDBUS:               /* CardBus bridge header */
1980                 if (class != PCI_CLASS_BRIDGE_CARDBUS)
1981                         goto bad;
1982                 pci_read_irq(dev);
1983                 pci_read_bases(dev, 1, 0);
1984                 pci_read_config_word(dev, PCI_CB_SUBSYSTEM_VENDOR_ID, &dev->subsystem_vendor);
1985                 pci_read_config_word(dev, PCI_CB_SUBSYSTEM_ID, &dev->subsystem_device);
1986                 break;
1987
1988         default:                                    /* unknown header */
1989                 pci_err(dev, "unknown header type %02x, ignoring device\n",
1990                         dev->hdr_type);
1991                 return -EIO;
1992
1993         bad:
1994                 pci_err(dev, "ignoring class %#08x (doesn't match header type %02x)\n",
1995                         dev->class, dev->hdr_type);
1996                 dev->class = PCI_CLASS_NOT_DEFINED << 8;
1997         }
1998
1999         /* We found a fine healthy device, go go go... */
2000         return 0;
2001 }
2002
2003 static void pci_configure_mps(struct pci_dev *dev)
2004 {
2005         struct pci_dev *bridge = pci_upstream_bridge(dev);
2006         int mps, mpss, p_mps, rc;
2007
2008         if (!pci_is_pcie(dev))
2009                 return;
2010
2011         /* MPS and MRRS fields are of type 'RsvdP' for VFs, short-circuit out */
2012         if (dev->is_virtfn)
2013                 return;
2014
2015         /*
2016          * For Root Complex Integrated Endpoints, program the maximum
2017          * supported value unless limited by the PCIE_BUS_PEER2PEER case.
2018          */
2019         if (pci_pcie_type(dev) == PCI_EXP_TYPE_RC_END) {
2020                 if (pcie_bus_config == PCIE_BUS_PEER2PEER)
2021                         mps = 128;
2022                 else
2023                         mps = 128 << dev->pcie_mpss;
2024                 rc = pcie_set_mps(dev, mps);
2025                 if (rc) {
2026                         pci_warn(dev, "can't set Max Payload Size to %d; if necessary, use \"pci=pcie_bus_safe\" and report a bug\n",
2027                                  mps);
2028                 }
2029                 return;
2030         }
2031
2032         if (!bridge || !pci_is_pcie(bridge))
2033                 return;
2034
2035         mps = pcie_get_mps(dev);
2036         p_mps = pcie_get_mps(bridge);
2037
2038         if (mps == p_mps)
2039                 return;
2040
2041         if (pcie_bus_config == PCIE_BUS_TUNE_OFF) {
2042                 pci_warn(dev, "Max Payload Size %d, but upstream %s set to %d; if necessary, use \"pci=pcie_bus_safe\" and report a bug\n",
2043                          mps, pci_name(bridge), p_mps);
2044                 return;
2045         }
2046
2047         /*
2048          * Fancier MPS configuration is done later by
2049          * pcie_bus_configure_settings()
2050          */
2051         if (pcie_bus_config != PCIE_BUS_DEFAULT)
2052                 return;
2053
2054         mpss = 128 << dev->pcie_mpss;
2055         if (mpss < p_mps && pci_pcie_type(bridge) == PCI_EXP_TYPE_ROOT_PORT) {
2056                 pcie_set_mps(bridge, mpss);
2057                 pci_info(dev, "Upstream bridge's Max Payload Size set to %d (was %d, max %d)\n",
2058                          mpss, p_mps, 128 << bridge->pcie_mpss);
2059                 p_mps = pcie_get_mps(bridge);
2060         }
2061
2062         rc = pcie_set_mps(dev, p_mps);
2063         if (rc) {
2064                 pci_warn(dev, "can't set Max Payload Size to %d; if necessary, use \"pci=pcie_bus_safe\" and report a bug\n",
2065                          p_mps);
2066                 return;
2067         }
2068
2069         pci_info(dev, "Max Payload Size set to %d (was %d, max %d)\n",
2070                  p_mps, mps, mpss);
2071 }
2072
2073 int pci_configure_extended_tags(struct pci_dev *dev, void *ign)
2074 {
2075         struct pci_host_bridge *host;
2076         u32 cap;
2077         u16 ctl;
2078         int ret;
2079
2080         if (!pci_is_pcie(dev))
2081                 return 0;
2082
2083         ret = pcie_capability_read_dword(dev, PCI_EXP_DEVCAP, &cap);
2084         if (ret)
2085                 return 0;
2086
2087         if (!(cap & PCI_EXP_DEVCAP_EXT_TAG))
2088                 return 0;
2089
2090         ret = pcie_capability_read_word(dev, PCI_EXP_DEVCTL, &ctl);
2091         if (ret)
2092                 return 0;
2093
2094         host = pci_find_host_bridge(dev->bus);
2095         if (!host)
2096                 return 0;
2097
2098         /*
2099          * If some device in the hierarchy doesn't handle Extended Tags
2100          * correctly, make sure they're disabled.
2101          */
2102         if (host->no_ext_tags) {
2103                 if (ctl & PCI_EXP_DEVCTL_EXT_TAG) {
2104                         pci_info(dev, "disabling Extended Tags\n");
2105                         pcie_capability_clear_word(dev, PCI_EXP_DEVCTL,
2106                                                    PCI_EXP_DEVCTL_EXT_TAG);
2107                 }
2108                 return 0;
2109         }
2110
2111         if (!(ctl & PCI_EXP_DEVCTL_EXT_TAG)) {
2112                 pci_info(dev, "enabling Extended Tags\n");
2113                 pcie_capability_set_word(dev, PCI_EXP_DEVCTL,
2114                                          PCI_EXP_DEVCTL_EXT_TAG);
2115         }
2116         return 0;
2117 }
2118
2119 /**
2120  * pcie_relaxed_ordering_enabled - Probe for PCIe relaxed ordering enable
2121  * @dev: PCI device to query
2122  *
2123  * Returns true if the device has enabled relaxed ordering attribute.
2124  */
2125 bool pcie_relaxed_ordering_enabled(struct pci_dev *dev)
2126 {
2127         u16 v;
2128
2129         pcie_capability_read_word(dev, PCI_EXP_DEVCTL, &v);
2130
2131         return !!(v & PCI_EXP_DEVCTL_RELAX_EN);
2132 }
2133 EXPORT_SYMBOL(pcie_relaxed_ordering_enabled);
2134
2135 static void pci_configure_relaxed_ordering(struct pci_dev *dev)
2136 {
2137         struct pci_dev *root;
2138
2139         /* PCI_EXP_DEVICE_RELAX_EN is RsvdP in VFs */
2140         if (dev->is_virtfn)
2141                 return;
2142
2143         if (!pcie_relaxed_ordering_enabled(dev))
2144                 return;
2145
2146         /*
2147          * For now, we only deal with Relaxed Ordering issues with Root
2148          * Ports. Peer-to-Peer DMA is another can of worms.
2149          */
2150         root = pcie_find_root_port(dev);
2151         if (!root)
2152                 return;
2153
2154         if (root->dev_flags & PCI_DEV_FLAGS_NO_RELAXED_ORDERING) {
2155                 pcie_capability_clear_word(dev, PCI_EXP_DEVCTL,
2156                                            PCI_EXP_DEVCTL_RELAX_EN);
2157                 pci_info(dev, "Relaxed Ordering disabled because the Root Port didn't support it\n");
2158         }
2159 }
2160
2161 static void pci_configure_ltr(struct pci_dev *dev)
2162 {
2163 #ifdef CONFIG_PCIEASPM
2164         struct pci_host_bridge *host = pci_find_host_bridge(dev->bus);
2165         struct pci_dev *bridge;
2166         u32 cap, ctl;
2167
2168         if (!pci_is_pcie(dev))
2169                 return;
2170
2171         /* Read L1 PM substate capabilities */
2172         dev->l1ss = pci_find_ext_capability(dev, PCI_EXT_CAP_ID_L1SS);
2173
2174         pcie_capability_read_dword(dev, PCI_EXP_DEVCAP2, &cap);
2175         if (!(cap & PCI_EXP_DEVCAP2_LTR))
2176                 return;
2177
2178         pcie_capability_read_dword(dev, PCI_EXP_DEVCTL2, &ctl);
2179         if (ctl & PCI_EXP_DEVCTL2_LTR_EN) {
2180                 if (pci_pcie_type(dev) == PCI_EXP_TYPE_ROOT_PORT) {
2181                         dev->ltr_path = 1;
2182                         return;
2183                 }
2184
2185                 bridge = pci_upstream_bridge(dev);
2186                 if (bridge && bridge->ltr_path)
2187                         dev->ltr_path = 1;
2188
2189                 return;
2190         }
2191
2192         if (!host->native_ltr)
2193                 return;
2194
2195         /*
2196          * Software must not enable LTR in an Endpoint unless the Root
2197          * Complex and all intermediate Switches indicate support for LTR.
2198          * PCIe r4.0, sec 6.18.
2199          */
2200         if (pci_pcie_type(dev) == PCI_EXP_TYPE_ROOT_PORT ||
2201             ((bridge = pci_upstream_bridge(dev)) &&
2202               bridge->ltr_path)) {
2203                 pcie_capability_set_word(dev, PCI_EXP_DEVCTL2,
2204                                          PCI_EXP_DEVCTL2_LTR_EN);
2205                 dev->ltr_path = 1;
2206         }
2207 #endif
2208 }
2209
2210 static void pci_configure_eetlp_prefix(struct pci_dev *dev)
2211 {
2212 #ifdef CONFIG_PCI_PASID
2213         struct pci_dev *bridge;
2214         int pcie_type;
2215         u32 cap;
2216
2217         if (!pci_is_pcie(dev))
2218                 return;
2219
2220         pcie_capability_read_dword(dev, PCI_EXP_DEVCAP2, &cap);
2221         if (!(cap & PCI_EXP_DEVCAP2_EE_PREFIX))
2222                 return;
2223
2224         pcie_type = pci_pcie_type(dev);
2225         if (pcie_type == PCI_EXP_TYPE_ROOT_PORT ||
2226             pcie_type == PCI_EXP_TYPE_RC_END)
2227                 dev->eetlp_prefix_path = 1;
2228         else {
2229                 bridge = pci_upstream_bridge(dev);
2230                 if (bridge && bridge->eetlp_prefix_path)
2231                         dev->eetlp_prefix_path = 1;
2232         }
2233 #endif
2234 }
2235
2236 static void pci_configure_serr(struct pci_dev *dev)
2237 {
2238         u16 control;
2239
2240         if (dev->hdr_type == PCI_HEADER_TYPE_BRIDGE) {
2241
2242                 /*
2243                  * A bridge will not forward ERR_ messages coming from an
2244                  * endpoint unless SERR# forwarding is enabled.
2245                  */
2246                 pci_read_config_word(dev, PCI_BRIDGE_CONTROL, &control);
2247                 if (!(control & PCI_BRIDGE_CTL_SERR)) {
2248                         control |= PCI_BRIDGE_CTL_SERR;
2249                         pci_write_config_word(dev, PCI_BRIDGE_CONTROL, control);
2250                 }
2251         }
2252 }
2253
2254 static void pci_configure_device(struct pci_dev *dev)
2255 {
2256         pci_configure_mps(dev);
2257         pci_configure_extended_tags(dev, NULL);
2258         pci_configure_relaxed_ordering(dev);
2259         pci_configure_ltr(dev);
2260         pci_configure_eetlp_prefix(dev);
2261         pci_configure_serr(dev);
2262
2263         pci_acpi_program_hp_params(dev);
2264 }
2265
2266 static void pci_release_capabilities(struct pci_dev *dev)
2267 {
2268         pci_aer_exit(dev);
2269         pci_rcec_exit(dev);
2270         pci_vpd_release(dev);
2271         pci_iov_release(dev);
2272         pci_free_cap_save_buffers(dev);
2273 }
2274
2275 /**
2276  * pci_release_dev - Free a PCI device structure when all users of it are
2277  *                   finished
2278  * @dev: device that's been disconnected
2279  *
2280  * Will be called only by the device core when all users of this PCI device are
2281  * done.
2282  */
2283 static void pci_release_dev(struct device *dev)
2284 {
2285         struct pci_dev *pci_dev;
2286
2287         pci_dev = to_pci_dev(dev);
2288         pci_release_capabilities(pci_dev);
2289         pci_release_of_node(pci_dev);
2290         pcibios_release_device(pci_dev);
2291         pci_bus_put(pci_dev->bus);
2292         kfree(pci_dev->driver_override);
2293         bitmap_free(pci_dev->dma_alias_mask);
2294         dev_dbg(dev, "device released\n");
2295         kfree(pci_dev);
2296 }
2297
2298 struct pci_dev *pci_alloc_dev(struct pci_bus *bus)
2299 {
2300         struct pci_dev *dev;
2301
2302         dev = kzalloc(sizeof(struct pci_dev), GFP_KERNEL);
2303         if (!dev)
2304                 return NULL;
2305
2306         INIT_LIST_HEAD(&dev->bus_list);
2307         dev->dev.type = &pci_dev_type;
2308         dev->bus = pci_bus_get(bus);
2309
2310         return dev;
2311 }
2312 EXPORT_SYMBOL(pci_alloc_dev);
2313
2314 static bool pci_bus_crs_vendor_id(u32 l)
2315 {
2316         return (l & 0xffff) == 0x0001;
2317 }
2318
2319 static bool pci_bus_wait_crs(struct pci_bus *bus, int devfn, u32 *l,
2320                              int timeout)
2321 {
2322         int delay = 1;
2323
2324         if (!pci_bus_crs_vendor_id(*l))
2325                 return true;    /* not a CRS completion */
2326
2327         if (!timeout)
2328                 return false;   /* CRS, but caller doesn't want to wait */
2329
2330         /*
2331          * We got the reserved Vendor ID that indicates a completion with
2332          * Configuration Request Retry Status (CRS).  Retry until we get a
2333          * valid Vendor ID or we time out.
2334          */
2335         while (pci_bus_crs_vendor_id(*l)) {
2336                 if (delay > timeout) {
2337                         pr_warn("pci %04x:%02x:%02x.%d: not ready after %dms; giving up\n",
2338                                 pci_domain_nr(bus), bus->number,
2339                                 PCI_SLOT(devfn), PCI_FUNC(devfn), delay - 1);
2340
2341                         return false;
2342                 }
2343                 if (delay >= 1000)
2344                         pr_info("pci %04x:%02x:%02x.%d: not ready after %dms; waiting\n",
2345                                 pci_domain_nr(bus), bus->number,
2346                                 PCI_SLOT(devfn), PCI_FUNC(devfn), delay - 1);
2347
2348                 msleep(delay);
2349                 delay *= 2;
2350
2351                 if (pci_bus_read_config_dword(bus, devfn, PCI_VENDOR_ID, l))
2352                         return false;
2353         }
2354
2355         if (delay >= 1000)
2356                 pr_info("pci %04x:%02x:%02x.%d: ready after %dms\n",
2357                         pci_domain_nr(bus), bus->number,
2358                         PCI_SLOT(devfn), PCI_FUNC(devfn), delay - 1);
2359
2360         return true;
2361 }
2362
2363 bool pci_bus_generic_read_dev_vendor_id(struct pci_bus *bus, int devfn, u32 *l,
2364                                         int timeout)
2365 {
2366         if (pci_bus_read_config_dword(bus, devfn, PCI_VENDOR_ID, l))
2367                 return false;
2368
2369         /* Some broken boards return 0 or ~0 if a slot is empty: */
2370         if (*l == 0xffffffff || *l == 0x00000000 ||
2371             *l == 0x0000ffff || *l == 0xffff0000)
2372                 return false;
2373
2374         if (pci_bus_crs_vendor_id(*l))
2375                 return pci_bus_wait_crs(bus, devfn, l, timeout);
2376
2377         return true;
2378 }
2379
2380 bool pci_bus_read_dev_vendor_id(struct pci_bus *bus, int devfn, u32 *l,
2381                                 int timeout)
2382 {
2383 #ifdef CONFIG_PCI_QUIRKS
2384         struct pci_dev *bridge = bus->self;
2385
2386         /*
2387          * Certain IDT switches have an issue where they improperly trigger
2388          * ACS Source Validation errors on completions for config reads.
2389          */
2390         if (bridge && bridge->vendor == PCI_VENDOR_ID_IDT &&
2391             bridge->device == 0x80b5)
2392                 return pci_idt_bus_quirk(bus, devfn, l, timeout);
2393 #endif
2394
2395         return pci_bus_generic_read_dev_vendor_id(bus, devfn, l, timeout);
2396 }
2397 EXPORT_SYMBOL(pci_bus_read_dev_vendor_id);
2398
2399 /*
2400  * Read the config data for a PCI device, sanity-check it,
2401  * and fill in the dev structure.
2402  */
2403 static struct pci_dev *pci_scan_device(struct pci_bus *bus, int devfn)
2404 {
2405         struct pci_dev *dev;
2406         u32 l;
2407
2408         if (!pci_bus_read_dev_vendor_id(bus, devfn, &l, 60*1000))
2409                 return NULL;
2410
2411         dev = pci_alloc_dev(bus);
2412         if (!dev)
2413                 return NULL;
2414
2415         dev->devfn = devfn;
2416         dev->vendor = l & 0xffff;
2417         dev->device = (l >> 16) & 0xffff;
2418
2419         pci_set_of_node(dev);
2420
2421         if (pci_setup_device(dev)) {
2422                 pci_release_of_node(dev);
2423                 pci_bus_put(dev->bus);
2424                 kfree(dev);
2425                 return NULL;
2426         }
2427
2428         return dev;
2429 }
2430
2431 void pcie_report_downtraining(struct pci_dev *dev)
2432 {
2433         if (!pci_is_pcie(dev))
2434                 return;
2435
2436         /* Look from the device up to avoid downstream ports with no devices */
2437         if ((pci_pcie_type(dev) != PCI_EXP_TYPE_ENDPOINT) &&
2438             (pci_pcie_type(dev) != PCI_EXP_TYPE_LEG_END) &&
2439             (pci_pcie_type(dev) != PCI_EXP_TYPE_UPSTREAM))
2440                 return;
2441
2442         /* Multi-function PCIe devices share the same link/status */
2443         if (PCI_FUNC(dev->devfn) != 0 || dev->is_virtfn)
2444                 return;
2445
2446         /* Print link status only if the device is constrained by the fabric */
2447         __pcie_print_link_status(dev, false);
2448 }
2449
2450 static void pci_init_capabilities(struct pci_dev *dev)
2451 {
2452         pci_ea_init(dev);               /* Enhanced Allocation */
2453         pci_msi_init(dev);              /* Disable MSI */
2454         pci_msix_init(dev);             /* Disable MSI-X */
2455
2456         /* Buffers for saving PCIe and PCI-X capabilities */
2457         pci_allocate_cap_save_buffers(dev);
2458
2459         pci_pm_init(dev);               /* Power Management */
2460         pci_vpd_init(dev);              /* Vital Product Data */
2461         pci_configure_ari(dev);         /* Alternative Routing-ID Forwarding */
2462         pci_iov_init(dev);              /* Single Root I/O Virtualization */
2463         pci_ats_init(dev);              /* Address Translation Services */
2464         pci_pri_init(dev);              /* Page Request Interface */
2465         pci_pasid_init(dev);            /* Process Address Space ID */
2466         pci_acs_init(dev);              /* Access Control Services */
2467         pci_ptm_init(dev);              /* Precision Time Measurement */
2468         pci_aer_init(dev);              /* Advanced Error Reporting */
2469         pci_dpc_init(dev);              /* Downstream Port Containment */
2470         pci_rcec_init(dev);             /* Root Complex Event Collector */
2471
2472         pcie_report_downtraining(dev);
2473
2474         if (pci_probe_reset_function(dev) == 0)
2475                 dev->reset_fn = 1;
2476 }
2477
2478 /*
2479  * This is the equivalent of pci_host_bridge_msi_domain() that acts on
2480  * devices. Firmware interfaces that can select the MSI domain on a
2481  * per-device basis should be called from here.
2482  */
2483 static struct irq_domain *pci_dev_msi_domain(struct pci_dev *dev)
2484 {
2485         struct irq_domain *d;
2486
2487         /*
2488          * If a domain has been set through the pcibios_add_device()
2489          * callback, then this is the one (platform code knows best).
2490          */
2491         d = dev_get_msi_domain(&dev->dev);
2492         if (d)
2493                 return d;
2494
2495         /*
2496          * Let's see if we have a firmware interface able to provide
2497          * the domain.
2498          */
2499         d = pci_msi_get_device_domain(dev);
2500         if (d)
2501                 return d;
2502
2503         return NULL;
2504 }
2505
2506 static void pci_set_msi_domain(struct pci_dev *dev)
2507 {
2508         struct irq_domain *d;
2509
2510         /*
2511          * If the platform or firmware interfaces cannot supply a
2512          * device-specific MSI domain, then inherit the default domain
2513          * from the host bridge itself.
2514          */
2515         d = pci_dev_msi_domain(dev);
2516         if (!d)
2517                 d = dev_get_msi_domain(&dev->bus->dev);
2518
2519         dev_set_msi_domain(&dev->dev, d);
2520 }
2521
2522 void pci_device_add(struct pci_dev *dev, struct pci_bus *bus)
2523 {
2524         int ret;
2525
2526         pci_configure_device(dev);
2527
2528         device_initialize(&dev->dev);
2529         dev->dev.release = pci_release_dev;
2530
2531         set_dev_node(&dev->dev, pcibus_to_node(bus));
2532         dev->dev.dma_mask = &dev->dma_mask;
2533         dev->dev.dma_parms = &dev->dma_parms;
2534         dev->dev.coherent_dma_mask = 0xffffffffull;
2535
2536         dma_set_max_seg_size(&dev->dev, 65536);
2537         dma_set_seg_boundary(&dev->dev, 0xffffffff);
2538
2539         /* Fix up broken headers */
2540         pci_fixup_device(pci_fixup_header, dev);
2541
2542         pci_reassigndev_resource_alignment(dev);
2543
2544         dev->state_saved = false;
2545
2546         pci_init_capabilities(dev);
2547
2548         /*
2549          * Add the device to our list of discovered devices
2550          * and the bus list for fixup functions, etc.
2551          */
2552         down_write(&pci_bus_sem);
2553         list_add_tail(&dev->bus_list, &bus->devices);
2554         up_write(&pci_bus_sem);
2555
2556         ret = pcibios_add_device(dev);
2557         WARN_ON(ret < 0);
2558
2559         /* Set up MSI IRQ domain */
2560         pci_set_msi_domain(dev);
2561
2562         /* Notifier could use PCI capabilities */
2563         dev->match_driver = false;
2564         ret = device_add(&dev->dev);
2565         WARN_ON(ret < 0);
2566 }
2567
2568 struct pci_dev *pci_scan_single_device(struct pci_bus *bus, int devfn)
2569 {
2570         struct pci_dev *dev;
2571
2572         dev = pci_get_slot(bus, devfn);
2573         if (dev) {
2574                 pci_dev_put(dev);
2575                 return dev;
2576         }
2577
2578         dev = pci_scan_device(bus, devfn);
2579         if (!dev)
2580                 return NULL;
2581
2582         pci_device_add(dev, bus);
2583
2584         return dev;
2585 }
2586 EXPORT_SYMBOL(pci_scan_single_device);
2587
2588 static unsigned next_fn(struct pci_bus *bus, struct pci_dev *dev, unsigned fn)
2589 {
2590         int pos;
2591         u16 cap = 0;
2592         unsigned next_fn;
2593
2594         if (pci_ari_enabled(bus)) {
2595                 if (!dev)
2596                         return 0;
2597                 pos = pci_find_ext_capability(dev, PCI_EXT_CAP_ID_ARI);
2598                 if (!pos)
2599                         return 0;
2600
2601                 pci_read_config_word(dev, pos + PCI_ARI_CAP, &cap);
2602                 next_fn = PCI_ARI_CAP_NFN(cap);
2603                 if (next_fn <= fn)
2604                         return 0;       /* protect against malformed list */
2605
2606                 return next_fn;
2607         }
2608
2609         /* dev may be NULL for non-contiguous multifunction devices */
2610         if (!dev || dev->multifunction)
2611                 return (fn + 1) % 8;
2612
2613         return 0;
2614 }
2615
2616 static int only_one_child(struct pci_bus *bus)
2617 {
2618         struct pci_dev *bridge = bus->self;
2619
2620         /*
2621          * Systems with unusual topologies set PCI_SCAN_ALL_PCIE_DEVS so
2622          * we scan for all possible devices, not just Device 0.
2623          */
2624         if (pci_has_flag(PCI_SCAN_ALL_PCIE_DEVS))
2625                 return 0;
2626
2627         /*
2628          * A PCIe Downstream Port normally leads to a Link with only Device
2629          * 0 on it (PCIe spec r3.1, sec 7.3.1).  As an optimization, scan
2630          * only for Device 0 in that situation.
2631          */
2632         if (bridge && pci_is_pcie(bridge) && pcie_downstream_port(bridge))
2633                 return 1;
2634
2635         return 0;
2636 }
2637
2638 /**
2639  * pci_scan_slot - Scan a PCI slot on a bus for devices
2640  * @bus: PCI bus to scan
2641  * @devfn: slot number to scan (must have zero function)
2642  *
2643  * Scan a PCI slot on the specified PCI bus for devices, adding
2644  * discovered devices to the @bus->devices list.  New devices
2645  * will not have is_added set.
2646  *
2647  * Returns the number of new devices found.
2648  */
2649 int pci_scan_slot(struct pci_bus *bus, int devfn)
2650 {
2651         unsigned fn, nr = 0;
2652         struct pci_dev *dev;
2653
2654         if (only_one_child(bus) && (devfn > 0))
2655                 return 0; /* Already scanned the entire slot */
2656
2657         dev = pci_scan_single_device(bus, devfn);
2658         if (!dev)
2659                 return 0;
2660         if (!pci_dev_is_added(dev))
2661                 nr++;
2662
2663         for (fn = next_fn(bus, dev, 0); fn > 0; fn = next_fn(bus, dev, fn)) {
2664                 dev = pci_scan_single_device(bus, devfn + fn);
2665                 if (dev) {
2666                         if (!pci_dev_is_added(dev))
2667                                 nr++;
2668                         dev->multifunction = 1;
2669                 }
2670         }
2671
2672         /* Only one slot has PCIe device */
2673         if (bus->self && nr)
2674                 pcie_aspm_init_link_state(bus->self);
2675
2676         return nr;
2677 }
2678 EXPORT_SYMBOL(pci_scan_slot);
2679
2680 static int pcie_find_smpss(struct pci_dev *dev, void *data)
2681 {
2682         u8 *smpss = data;
2683
2684         if (!pci_is_pcie(dev))
2685                 return 0;
2686
2687         /*
2688          * We don't have a way to change MPS settings on devices that have
2689          * drivers attached.  A hot-added device might support only the minimum
2690          * MPS setting (MPS=128).  Therefore, if the fabric contains a bridge
2691          * where devices may be hot-added, we limit the fabric MPS to 128 so
2692          * hot-added devices will work correctly.
2693          *
2694          * However, if we hot-add a device to a slot directly below a Root
2695          * Port, it's impossible for there to be other existing devices below
2696          * the port.  We don't limit the MPS in this case because we can
2697          * reconfigure MPS on both the Root Port and the hot-added device,
2698          * and there are no other devices involved.
2699          *
2700          * Note that this PCIE_BUS_SAFE path assumes no peer-to-peer DMA.
2701          */
2702         if (dev->is_hotplug_bridge &&
2703             pci_pcie_type(dev) != PCI_EXP_TYPE_ROOT_PORT)
2704                 *smpss = 0;
2705
2706         if (*smpss > dev->pcie_mpss)
2707                 *smpss = dev->pcie_mpss;
2708
2709         return 0;
2710 }
2711
2712 static void pcie_write_mps(struct pci_dev *dev, int mps)
2713 {
2714         int rc;
2715
2716         if (pcie_bus_config == PCIE_BUS_PERFORMANCE) {
2717                 mps = 128 << dev->pcie_mpss;
2718
2719                 if (pci_pcie_type(dev) != PCI_EXP_TYPE_ROOT_PORT &&
2720                     dev->bus->self)
2721
2722                         /*
2723                          * For "Performance", the assumption is made that
2724                          * downstream communication will never be larger than
2725                          * the MRRS.  So, the MPS only needs to be configured
2726                          * for the upstream communication.  This being the case,
2727                          * walk from the top down and set the MPS of the child
2728                          * to that of the parent bus.
2729                          *
2730                          * Configure the device MPS with the smaller of the
2731                          * device MPSS or the bridge MPS (which is assumed to be
2732                          * properly configured at this point to the largest
2733                          * allowable MPS based on its parent bus).
2734                          */
2735                         mps = min(mps, pcie_get_mps(dev->bus->self));
2736         }
2737
2738         rc = pcie_set_mps(dev, mps);
2739         if (rc)
2740                 pci_err(dev, "Failed attempting to set the MPS\n");
2741 }
2742
2743 static void pcie_write_mrrs(struct pci_dev *dev)
2744 {
2745         int rc, mrrs;
2746
2747         /*
2748          * In the "safe" case, do not configure the MRRS.  There appear to be
2749          * issues with setting MRRS to 0 on a number of devices.
2750          */
2751         if (pcie_bus_config != PCIE_BUS_PERFORMANCE)
2752                 return;
2753
2754         /*
2755          * For max performance, the MRRS must be set to the largest supported
2756          * value.  However, it cannot be configured larger than the MPS the
2757          * device or the bus can support.  This should already be properly
2758          * configured by a prior call to pcie_write_mps().
2759          */
2760         mrrs = pcie_get_mps(dev);
2761
2762         /*
2763          * MRRS is a R/W register.  Invalid values can be written, but a
2764          * subsequent read will verify if the value is acceptable or not.
2765          * If the MRRS value provided is not acceptable (e.g., too large),
2766          * shrink the value until it is acceptable to the HW.
2767          */
2768         while (mrrs != pcie_get_readrq(dev) && mrrs >= 128) {
2769                 rc = pcie_set_readrq(dev, mrrs);
2770                 if (!rc)
2771                         break;
2772
2773                 pci_warn(dev, "Failed attempting to set the MRRS\n");
2774                 mrrs /= 2;
2775         }
2776
2777         if (mrrs < 128)
2778                 pci_err(dev, "MRRS was unable to be configured with a safe value.  If problems are experienced, try running with pci=pcie_bus_safe\n");
2779 }
2780
2781 static int pcie_bus_configure_set(struct pci_dev *dev, void *data)
2782 {
2783         int mps, orig_mps;
2784
2785         if (!pci_is_pcie(dev))
2786                 return 0;
2787
2788         if (pcie_bus_config == PCIE_BUS_TUNE_OFF ||
2789             pcie_bus_config == PCIE_BUS_DEFAULT)
2790                 return 0;
2791
2792         mps = 128 << *(u8 *)data;
2793         orig_mps = pcie_get_mps(dev);
2794
2795         pcie_write_mps(dev, mps);
2796         pcie_write_mrrs(dev);
2797
2798         pci_info(dev, "Max Payload Size set to %4d/%4d (was %4d), Max Read Rq %4d\n",
2799                  pcie_get_mps(dev), 128 << dev->pcie_mpss,
2800                  orig_mps, pcie_get_readrq(dev));
2801
2802         return 0;
2803 }
2804
2805 /*
2806  * pcie_bus_configure_settings() requires that pci_walk_bus work in a top-down,
2807  * parents then children fashion.  If this changes, then this code will not
2808  * work as designed.
2809  */
2810 void pcie_bus_configure_settings(struct pci_bus *bus)
2811 {
2812         u8 smpss = 0;
2813
2814         if (!bus->self)
2815                 return;
2816
2817         if (!pci_is_pcie(bus->self))
2818                 return;
2819
2820         /*
2821          * FIXME - Peer to peer DMA is possible, though the endpoint would need
2822          * to be aware of the MPS of the destination.  To work around this,
2823          * simply force the MPS of the entire system to the smallest possible.
2824          */
2825         if (pcie_bus_config == PCIE_BUS_PEER2PEER)
2826                 smpss = 0;
2827
2828         if (pcie_bus_config == PCIE_BUS_SAFE) {
2829                 smpss = bus->self->pcie_mpss;
2830
2831                 pcie_find_smpss(bus->self, &smpss);
2832                 pci_walk_bus(bus, pcie_find_smpss, &smpss);
2833         }
2834
2835         pcie_bus_configure_set(bus->self, &smpss);
2836         pci_walk_bus(bus, pcie_bus_configure_set, &smpss);
2837 }
2838 EXPORT_SYMBOL_GPL(pcie_bus_configure_settings);
2839
2840 /*
2841  * Called after each bus is probed, but before its children are examined.  This
2842  * is marked as __weak because multiple architectures define it.
2843  */
2844 void __weak pcibios_fixup_bus(struct pci_bus *bus)
2845 {
2846        /* nothing to do, expected to be removed in the future */
2847 }
2848
2849 /**
2850  * pci_scan_child_bus_extend() - Scan devices below a bus
2851  * @bus: Bus to scan for devices
2852  * @available_buses: Total number of buses available (%0 does not try to
2853  *                   extend beyond the minimal)
2854  *
2855  * Scans devices below @bus including subordinate buses. Returns new
2856  * subordinate number including all the found devices. Passing
2857  * @available_buses causes the remaining bus space to be distributed
2858  * equally between hotplug-capable bridges to allow future extension of the
2859  * hierarchy.
2860  */
2861 static unsigned int pci_scan_child_bus_extend(struct pci_bus *bus,
2862                                               unsigned int available_buses)
2863 {
2864         unsigned int used_buses, normal_bridges = 0, hotplug_bridges = 0;
2865         unsigned int start = bus->busn_res.start;
2866         unsigned int devfn, fn, cmax, max = start;
2867         struct pci_dev *dev;
2868         int nr_devs;
2869
2870         dev_dbg(&bus->dev, "scanning bus\n");
2871
2872         /* Go find them, Rover! */
2873         for (devfn = 0; devfn < 256; devfn += 8) {
2874                 nr_devs = pci_scan_slot(bus, devfn);
2875
2876                 /*
2877                  * The Jailhouse hypervisor may pass individual functions of a
2878                  * multi-function device to a guest without passing function 0.
2879                  * Look for them as well.
2880                  */
2881                 if (jailhouse_paravirt() && nr_devs == 0) {
2882                         for (fn = 1; fn < 8; fn++) {
2883                                 dev = pci_scan_single_device(bus, devfn + fn);
2884                                 if (dev)
2885                                         dev->multifunction = 1;
2886                         }
2887                 }
2888         }
2889
2890         /* Reserve buses for SR-IOV capability */
2891         used_buses = pci_iov_bus_range(bus);
2892         max += used_buses;
2893
2894         /*
2895          * After performing arch-dependent fixup of the bus, look behind
2896          * all PCI-to-PCI bridges on this bus.
2897          */
2898         if (!bus->is_added) {
2899                 dev_dbg(&bus->dev, "fixups for bus\n");
2900                 pcibios_fixup_bus(bus);
2901                 bus->is_added = 1;
2902         }
2903
2904         /*
2905          * Calculate how many hotplug bridges and normal bridges there
2906          * are on this bus. We will distribute the additional available
2907          * buses between hotplug bridges.
2908          */
2909         for_each_pci_bridge(dev, bus) {
2910                 if (dev->is_hotplug_bridge)
2911                         hotplug_bridges++;
2912                 else
2913                         normal_bridges++;
2914         }
2915
2916         /*
2917          * Scan bridges that are already configured. We don't touch them
2918          * unless they are misconfigured (which will be done in the second
2919          * scan below).
2920          */
2921         for_each_pci_bridge(dev, bus) {
2922                 cmax = max;
2923                 max = pci_scan_bridge_extend(bus, dev, max, 0, 0);
2924
2925                 /*
2926                  * Reserve one bus for each bridge now to avoid extending
2927                  * hotplug bridges too much during the second scan below.
2928                  */
2929                 used_buses++;
2930                 if (cmax - max > 1)
2931                         used_buses += cmax - max - 1;
2932         }
2933
2934         /* Scan bridges that need to be reconfigured */
2935         for_each_pci_bridge(dev, bus) {
2936                 unsigned int buses = 0;
2937
2938                 if (!hotplug_bridges && normal_bridges == 1) {
2939
2940                         /*
2941                          * There is only one bridge on the bus (upstream
2942                          * port) so it gets all available buses which it
2943                          * can then distribute to the possible hotplug
2944                          * bridges below.
2945                          */
2946                         buses = available_buses;
2947                 } else if (dev->is_hotplug_bridge) {
2948
2949                         /*
2950                          * Distribute the extra buses between hotplug
2951                          * bridges if any.
2952                          */
2953                         buses = available_buses / hotplug_bridges;
2954                         buses = min(buses, available_buses - used_buses + 1);
2955                 }
2956
2957                 cmax = max;
2958                 max = pci_scan_bridge_extend(bus, dev, cmax, buses, 1);
2959                 /* One bus is already accounted so don't add it again */
2960                 if (max - cmax > 1)
2961                         used_buses += max - cmax - 1;
2962         }
2963
2964         /*
2965          * Make sure a hotplug bridge has at least the minimum requested
2966          * number of buses but allow it to grow up to the maximum available
2967          * bus number of there is room.
2968          */
2969         if (bus->self && bus->self->is_hotplug_bridge) {
2970                 used_buses = max_t(unsigned int, available_buses,
2971                                    pci_hotplug_bus_size - 1);
2972                 if (max - start < used_buses) {
2973                         max = start + used_buses;
2974
2975                         /* Do not allocate more buses than we have room left */
2976                         if (max > bus->busn_res.end)
2977                                 max = bus->busn_res.end;
2978
2979                         dev_dbg(&bus->dev, "%pR extended by %#02x\n",
2980                                 &bus->busn_res, max - start);
2981                 }
2982         }
2983
2984         /*
2985          * We've scanned the bus and so we know all about what's on
2986          * the other side of any bridges that may be on this bus plus
2987          * any devices.
2988          *
2989          * Return how far we've got finding sub-buses.
2990          */
2991         dev_dbg(&bus->dev, "bus scan returning with max=%02x\n", max);
2992         return max;
2993 }
2994
2995 /**
2996  * pci_scan_child_bus() - Scan devices below a bus
2997  * @bus: Bus to scan for devices
2998  *
2999  * Scans devices below @bus including subordinate buses. Returns new
3000  * subordinate number including all the found devices.
3001  */
3002 unsigned int pci_scan_child_bus(struct pci_bus *bus)
3003 {
3004         return pci_scan_child_bus_extend(bus, 0);
3005 }
3006 EXPORT_SYMBOL_GPL(pci_scan_child_bus);
3007
3008 /**
3009  * pcibios_root_bridge_prepare - Platform-specific host bridge setup
3010  * @bridge: Host bridge to set up
3011  *
3012  * Default empty implementation.  Replace with an architecture-specific setup
3013  * routine, if necessary.
3014  */
3015 int __weak pcibios_root_bridge_prepare(struct pci_host_bridge *bridge)
3016 {
3017         return 0;
3018 }
3019
3020 void __weak pcibios_add_bus(struct pci_bus *bus)
3021 {
3022 }
3023
3024 void __weak pcibios_remove_bus(struct pci_bus *bus)
3025 {
3026 }
3027
3028 struct pci_bus *pci_create_root_bus(struct device *parent, int bus,
3029                 struct pci_ops *ops, void *sysdata, struct list_head *resources)
3030 {
3031         int error;
3032         struct pci_host_bridge *bridge;
3033
3034         bridge = pci_alloc_host_bridge(0);
3035         if (!bridge)
3036                 return NULL;
3037
3038         bridge->dev.parent = parent;
3039
3040         list_splice_init(resources, &bridge->windows);
3041         bridge->sysdata = sysdata;
3042         bridge->busnr = bus;
3043         bridge->ops = ops;
3044
3045         error = pci_register_host_bridge(bridge);
3046         if (error < 0)
3047                 goto err_out;
3048
3049         return bridge->bus;
3050
3051 err_out:
3052         put_device(&bridge->dev);
3053         return NULL;
3054 }
3055 EXPORT_SYMBOL_GPL(pci_create_root_bus);
3056
3057 int pci_host_probe(struct pci_host_bridge *bridge)
3058 {
3059         struct pci_bus *bus, *child;
3060         int ret;
3061
3062         ret = pci_scan_root_bus_bridge(bridge);
3063         if (ret < 0) {
3064                 dev_err(bridge->dev.parent, "Scanning root bridge failed");
3065                 return ret;
3066         }
3067
3068         bus = bridge->bus;
3069
3070         /*
3071          * We insert PCI resources into the iomem_resource and
3072          * ioport_resource trees in either pci_bus_claim_resources()
3073          * or pci_bus_assign_resources().
3074          */
3075         if (pci_has_flag(PCI_PROBE_ONLY)) {
3076                 pci_bus_claim_resources(bus);
3077         } else {
3078                 pci_bus_size_bridges(bus);
3079                 pci_bus_assign_resources(bus);
3080
3081                 list_for_each_entry(child, &bus->children, node)
3082                         pcie_bus_configure_settings(child);
3083         }
3084
3085         pci_bus_add_devices(bus);
3086         return 0;
3087 }
3088 EXPORT_SYMBOL_GPL(pci_host_probe);
3089
3090 int pci_bus_insert_busn_res(struct pci_bus *b, int bus, int bus_max)
3091 {
3092         struct resource *res = &b->busn_res;
3093         struct resource *parent_res, *conflict;
3094
3095         res->start = bus;
3096         res->end = bus_max;
3097         res->flags = IORESOURCE_BUS;
3098
3099         if (!pci_is_root_bus(b))
3100                 parent_res = &b->parent->busn_res;
3101         else {
3102                 parent_res = get_pci_domain_busn_res(pci_domain_nr(b));
3103                 res->flags |= IORESOURCE_PCI_FIXED;
3104         }
3105
3106         conflict = request_resource_conflict(parent_res, res);
3107
3108         if (conflict)
3109                 dev_info(&b->dev,
3110                            "busn_res: can not insert %pR under %s%pR (conflicts with %s %pR)\n",
3111                             res, pci_is_root_bus(b) ? "domain " : "",
3112                             parent_res, conflict->name, conflict);
3113
3114         return conflict == NULL;
3115 }
3116
3117 int pci_bus_update_busn_res_end(struct pci_bus *b, int bus_max)
3118 {
3119         struct resource *res = &b->busn_res;
3120         struct resource old_res = *res;
3121         resource_size_t size;
3122         int ret;
3123
3124         if (res->start > bus_max)
3125                 return -EINVAL;
3126
3127         size = bus_max - res->start + 1;
3128         ret = adjust_resource(res, res->start, size);
3129         dev_info(&b->dev, "busn_res: %pR end %s updated to %02x\n",
3130                         &old_res, ret ? "can not be" : "is", bus_max);
3131
3132         if (!ret && !res->parent)
3133                 pci_bus_insert_busn_res(b, res->start, res->end);
3134
3135         return ret;
3136 }
3137
3138 void pci_bus_release_busn_res(struct pci_bus *b)
3139 {
3140         struct resource *res = &b->busn_res;
3141         int ret;
3142
3143         if (!res->flags || !res->parent)
3144                 return;
3145
3146         ret = release_resource(res);
3147         dev_info(&b->dev, "busn_res: %pR %s released\n",
3148                         res, ret ? "can not be" : "is");
3149 }
3150
3151 int pci_scan_root_bus_bridge(struct pci_host_bridge *bridge)
3152 {
3153         struct resource_entry *window;
3154         bool found = false;
3155         struct pci_bus *b;
3156         int max, bus, ret;
3157
3158         if (!bridge)
3159                 return -EINVAL;
3160
3161         resource_list_for_each_entry(window, &bridge->windows)
3162                 if (window->res->flags & IORESOURCE_BUS) {
3163                         bridge->busnr = window->res->start;
3164                         found = true;
3165                         break;
3166                 }
3167
3168         ret = pci_register_host_bridge(bridge);
3169         if (ret < 0)
3170                 return ret;
3171
3172         b = bridge->bus;
3173         bus = bridge->busnr;
3174
3175         if (!found) {
3176                 dev_info(&b->dev,
3177                  "No busn resource found for root bus, will use [bus %02x-ff]\n",
3178                         bus);
3179                 pci_bus_insert_busn_res(b, bus, 255);
3180         }
3181
3182         max = pci_scan_child_bus(b);
3183
3184         if (!found)
3185                 pci_bus_update_busn_res_end(b, max);
3186
3187         return 0;
3188 }
3189 EXPORT_SYMBOL(pci_scan_root_bus_bridge);
3190
3191 struct pci_bus *pci_scan_root_bus(struct device *parent, int bus,
3192                 struct pci_ops *ops, void *sysdata, struct list_head *resources)
3193 {
3194         struct resource_entry *window;
3195         bool found = false;
3196         struct pci_bus *b;
3197         int max;
3198
3199         resource_list_for_each_entry(window, resources)
3200                 if (window->res->flags & IORESOURCE_BUS) {
3201                         found = true;
3202                         break;
3203                 }
3204
3205         b = pci_create_root_bus(parent, bus, ops, sysdata, resources);
3206         if (!b)
3207                 return NULL;
3208
3209         if (!found) {
3210                 dev_info(&b->dev,
3211                  "No busn resource found for root bus, will use [bus %02x-ff]\n",
3212                         bus);
3213                 pci_bus_insert_busn_res(b, bus, 255);
3214         }
3215
3216         max = pci_scan_child_bus(b);
3217
3218         if (!found)
3219                 pci_bus_update_busn_res_end(b, max);
3220
3221         return b;
3222 }
3223 EXPORT_SYMBOL(pci_scan_root_bus);
3224
3225 struct pci_bus *pci_scan_bus(int bus, struct pci_ops *ops,
3226                                         void *sysdata)
3227 {
3228         LIST_HEAD(resources);
3229         struct pci_bus *b;
3230
3231         pci_add_resource(&resources, &ioport_resource);
3232         pci_add_resource(&resources, &iomem_resource);
3233         pci_add_resource(&resources, &busn_resource);
3234         b = pci_create_root_bus(NULL, bus, ops, sysdata, &resources);
3235         if (b) {
3236                 pci_scan_child_bus(b);
3237         } else {
3238                 pci_free_resource_list(&resources);
3239         }
3240         return b;
3241 }
3242 EXPORT_SYMBOL(pci_scan_bus);
3243
3244 /**
3245  * pci_rescan_bus_bridge_resize - Scan a PCI bus for devices
3246  * @bridge: PCI bridge for the bus to scan
3247  *
3248  * Scan a PCI bus and child buses for new devices, add them,
3249  * and enable them, resizing bridge mmio/io resource if necessary
3250  * and possible.  The caller must ensure the child devices are already
3251  * removed for resizing to occur.
3252  *
3253  * Returns the max number of subordinate bus discovered.
3254  */
3255 unsigned int pci_rescan_bus_bridge_resize(struct pci_dev *bridge)
3256 {
3257         unsigned int max;
3258         struct pci_bus *bus = bridge->subordinate;
3259
3260         max = pci_scan_child_bus(bus);
3261
3262         pci_assign_unassigned_bridge_resources(bridge);
3263
3264         pci_bus_add_devices(bus);
3265
3266         return max;
3267 }
3268
3269 /**
3270  * pci_rescan_bus - Scan a PCI bus for devices
3271  * @bus: PCI bus to scan
3272  *
3273  * Scan a PCI bus and child buses for new devices, add them,
3274  * and enable them.
3275  *
3276  * Returns the max number of subordinate bus discovered.
3277  */
3278 unsigned int pci_rescan_bus(struct pci_bus *bus)
3279 {
3280         unsigned int max;
3281
3282         max = pci_scan_child_bus(bus);
3283         pci_assign_unassigned_bus_resources(bus);
3284         pci_bus_add_devices(bus);
3285
3286         return max;
3287 }
3288 EXPORT_SYMBOL_GPL(pci_rescan_bus);
3289
3290 /*
3291  * pci_rescan_bus(), pci_rescan_bus_bridge_resize() and PCI device removal
3292  * routines should always be executed under this mutex.
3293  */
3294 static DEFINE_MUTEX(pci_rescan_remove_lock);
3295
3296 void pci_lock_rescan_remove(void)
3297 {
3298         mutex_lock(&pci_rescan_remove_lock);
3299 }
3300 EXPORT_SYMBOL_GPL(pci_lock_rescan_remove);
3301
3302 void pci_unlock_rescan_remove(void)
3303 {
3304         mutex_unlock(&pci_rescan_remove_lock);
3305 }
3306 EXPORT_SYMBOL_GPL(pci_unlock_rescan_remove);
3307
3308 static int __init pci_sort_bf_cmp(const struct device *d_a,
3309                                   const struct device *d_b)
3310 {
3311         const struct pci_dev *a = to_pci_dev(d_a);
3312         const struct pci_dev *b = to_pci_dev(d_b);
3313
3314         if      (pci_domain_nr(a->bus) < pci_domain_nr(b->bus)) return -1;
3315         else if (pci_domain_nr(a->bus) > pci_domain_nr(b->bus)) return  1;
3316
3317         if      (a->bus->number < b->bus->number) return -1;
3318         else if (a->bus->number > b->bus->number) return  1;
3319
3320         if      (a->devfn < b->devfn) return -1;
3321         else if (a->devfn > b->devfn) return  1;
3322
3323         return 0;
3324 }
3325
3326 void __init pci_sort_breadthfirst(void)
3327 {
3328         bus_sort_breadthfirst(&pci_bus_type, &pci_sort_bf_cmp);
3329 }
3330
3331 int pci_hp_add_bridge(struct pci_dev *dev)
3332 {
3333         struct pci_bus *parent = dev->bus;
3334         int busnr, start = parent->busn_res.start;
3335         unsigned int available_buses = 0;
3336         int end = parent->busn_res.end;
3337
3338         for (busnr = start; busnr <= end; busnr++) {
3339                 if (!pci_find_bus(pci_domain_nr(parent), busnr))
3340                         break;
3341         }
3342         if (busnr-- > end) {
3343                 pci_err(dev, "No bus number available for hot-added bridge\n");
3344                 return -1;
3345         }
3346
3347         /* Scan bridges that are already configured */
3348         busnr = pci_scan_bridge(parent, dev, busnr, 0);
3349
3350         /*
3351          * Distribute the available bus numbers between hotplug-capable
3352          * bridges to make extending the chain later possible.
3353          */
3354         available_buses = end - busnr;
3355
3356         /* Scan bridges that need to be reconfigured */
3357         pci_scan_bridge_extend(parent, dev, busnr, available_buses, 1);
3358
3359         if (!dev->subordinate)
3360                 return -1;
3361
3362         return 0;
3363 }
3364 EXPORT_SYMBOL_GPL(pci_hp_add_bridge);