drivers/pci/probe.c

   1 // SPDX-License-Identifier: GPL-2.0
   2 /*
   3  * PCI detection and setup code
   4  */
   5
   6 #include <linux/kernel.h>
   7 #include <linux/delay.h>
   8 #include <linux/init.h>
   9 #include <linux/pci.h>
  10 #include <linux/of_device.h>
  11 #include <linux/of_pci.h>
  12 #include <linux/pci_hotplug.h>
  13 #include <linux/slab.h>
  14 #include <linux/module.h>
  15 #include <linux/cpumask.h>
  16 #include <linux/aer.h>
  17 #include <linux/acpi.h>
  18 #include <linux/hypervisor.h>
  19 #include <linux/irqdomain.h>
  20 #include <linux/pm_runtime.h>
  21 #include "pci.h"
  22
  23 #define CARDBUS_LATENCY_TIMER   176     /* secondary latency timer */
  24 #define CARDBUS_RESERVE_BUSNR   3
  25
  26 static struct resource busn_resource = {
  27         .name   = "PCI busn",
  28         .start  = 0,
  29         .end    = 255,
  30         .flags  = IORESOURCE_BUS,
  31 };
  32
  33 /* Ugh.  Need to stop exporting this to modules. */
  34 LIST_HEAD(pci_root_buses);
  35 EXPORT_SYMBOL(pci_root_buses);
  36
  37 static LIST_HEAD(pci_domain_busn_res_list);
  38
  39 struct pci_domain_busn_res {
  40         struct list_head list;
  41         struct resource res;
  42         int domain_nr;
  43 };
  44
  45 static struct resource *get_pci_domain_busn_res(int domain_nr)
  46 {
  47         struct pci_domain_busn_res *r;
  48
  49         list_for_each_entry(r, &pci_domain_busn_res_list, list)
  50                 if (r->domain_nr == domain_nr)
  51                         return &r->res;
  52
  53         r = kzalloc(sizeof(*r), GFP_KERNEL);
  54         if (!r)
  55                 return NULL;
  56
  57         r->domain_nr = domain_nr;
  58         r->res.start = 0;
  59         r->res.end = 0xff;
  60         r->res.flags = IORESOURCE_BUS | IORESOURCE_PCI_FIXED;
  61
  62         list_add_tail(&r->list, &pci_domain_busn_res_list);
  63
  64         return &r->res;
  65 }
  66
  67 static int find_anything(struct device *dev, void *data)
  68 {
  69         return 1;
  70 }
  71
  72 /*
  73  * Some device drivers need know if PCI is initiated.
  74  * Basically, we think PCI is not initiated when there
  75  * is no device to be found on the pci_bus_type.
  76  */
  77 int no_pci_devices(void)
  78 {
  79         struct device *dev;
  80         int no_devices;
  81
  82         dev = bus_find_device(&pci_bus_type, NULL, NULL, find_anything);
  83         no_devices = (dev == NULL);
  84         put_device(dev);
  85         return no_devices;
  86 }
  87 EXPORT_SYMBOL(no_pci_devices);
  88
  89 /*
  90  * PCI Bus Class
  91  */
  92 static void release_pcibus_dev(struct device *dev)
  93 {
  94         struct pci_bus *pci_bus = to_pci_bus(dev);
  95
  96         put_device(pci_bus->bridge);
  97         pci_bus_remove_resources(pci_bus);
  98         pci_release_bus_of_node(pci_bus);
  99         kfree(pci_bus);
 100 }
 101
 102 static struct class pcibus_class = {
 103         .name           = "pci_bus",
 104         .dev_release    = &release_pcibus_dev,
 105         .dev_groups     = pcibus_groups,
 106 };
 107
 108 static int __init pcibus_class_init(void)
 109 {
 110         return class_register(&pcibus_class);
 111 }
 112 postcore_initcall(pcibus_class_init);
 113
 114 static u64 pci_size(u64 base, u64 maxbase, u64 mask)
 115 {
 116         u64 size = mask & maxbase;      /* Find the significant bits */
 117         if (!size)
 118                 return 0;
 119
 120         /*
 121          * Get the lowest of them to find the decode size, and from that
 122          * the extent.
 123          */
 124         size = (size & ~(size-1)) - 1;
 125
 126         /*
 127          * base == maxbase can be valid only if the BAR has already been
 128          * programmed with all 1s.
 129          */
 130         if (base == maxbase && ((base | size) & mask) != mask)
 131                 return 0;
 132
 133         return size;
 134 }
 135
 136 static inline unsigned long decode_bar(struct pci_dev *dev, u32 bar)
 137 {
 138         u32 mem_type;
 139         unsigned long flags;
 140
 141         if ((bar & PCI_BASE_ADDRESS_SPACE) == PCI_BASE_ADDRESS_SPACE_IO) {
 142                 flags = bar & ~PCI_BASE_ADDRESS_IO_MASK;
 143                 flags |= IORESOURCE_IO;
 144                 return flags;
 145         }
 146
 147         flags = bar & ~PCI_BASE_ADDRESS_MEM_MASK;
 148         flags |= IORESOURCE_MEM;
 149         if (flags & PCI_BASE_ADDRESS_MEM_PREFETCH)
 150                 flags |= IORESOURCE_PREFETCH;
 151
 152         mem_type = bar & PCI_BASE_ADDRESS_MEM_TYPE_MASK;
 153         switch (mem_type) {
 154         case PCI_BASE_ADDRESS_MEM_TYPE_32:
 155                 break;
 156         case PCI_BASE_ADDRESS_MEM_TYPE_1M:
 157                 /* 1M mem BAR treated as 32-bit BAR */
 158                 break;
 159         case PCI_BASE_ADDRESS_MEM_TYPE_64:
 160                 flags |= IORESOURCE_MEM_64;
 161                 break;
 162         default:
 163                 /* mem unknown type treated as 32-bit BAR */
 164                 break;
 165         }
 166         return flags;
 167 }
 168
 169 #define PCI_COMMAND_DECODE_ENABLE       (PCI_COMMAND_MEMORY | PCI_COMMAND_IO)
 170
 171 /**
 172  * pci_read_base - Read a PCI BAR
 173  * @dev: the PCI device
 174  * @type: type of the BAR
 175  * @res: resource buffer to be filled in
 176  * @pos: BAR position in the config space
 177  *
 178  * Returns 1 if the BAR is 64-bit, or 0 if 32-bit.
 179  */
 180 int __pci_read_base(struct pci_dev *dev, enum pci_bar_type type,
 181                     struct resource *res, unsigned int pos)
 182 {
 183         u32 l = 0, sz = 0, mask;
 184         u64 l64, sz64, mask64;
 185         u16 orig_cmd;
 186         struct pci_bus_region region, inverted_region;
 187
 188         mask = type ? PCI_ROM_ADDRESS_MASK : ~0;
 189
 190         /* No printks while decoding is disabled! */
 191         if (!dev->mmio_always_on) {
 192                 pci_read_config_word(dev, PCI_COMMAND, &orig_cmd);
 193                 if (orig_cmd & PCI_COMMAND_DECODE_ENABLE) {
 194                         pci_write_config_word(dev, PCI_COMMAND,
 195                                 orig_cmd & ~PCI_COMMAND_DECODE_ENABLE);
 196                 }
 197         }
 198
 199         res->name = pci_name(dev);
 200
 201         pci_read_config_dword(dev, pos, &l);
 202         pci_write_config_dword(dev, pos, l | mask);
 203         pci_read_config_dword(dev, pos, &sz);
 204         pci_write_config_dword(dev, pos, l);
 205
 206         /*
 207          * All bits set in sz means the device isn't working properly.
 208          * If the BAR isn't implemented, all bits must be 0.  If it's a
 209          * memory BAR or a ROM, bit 0 must be clear; if it's an io BAR, bit
 210          * 1 must be clear.
 211          */
 212         if (sz == 0xffffffff)
 213                 sz = 0;
 214
 215         /*
 216          * I don't know how l can have all bits set.  Copied from old code.
 217          * Maybe it fixes a bug on some ancient platform.
 218          */
 219         if (l == 0xffffffff)
 220                 l = 0;
 221
 222         if (type == pci_bar_unknown) {
 223                 res->flags = decode_bar(dev, l);
 224                 res->flags |= IORESOURCE_SIZEALIGN;
 225                 if (res->flags & IORESOURCE_IO) {
 226                         l64 = l & PCI_BASE_ADDRESS_IO_MASK;
 227                         sz64 = sz & PCI_BASE_ADDRESS_IO_MASK;
 228                         mask64 = PCI_BASE_ADDRESS_IO_MASK & (u32)IO_SPACE_LIMIT;
 229                 } else {
 230                         l64 = l & PCI_BASE_ADDRESS_MEM_MASK;
 231                         sz64 = sz & PCI_BASE_ADDRESS_MEM_MASK;
 232                         mask64 = (u32)PCI_BASE_ADDRESS_MEM_MASK;
 233                 }
 234         } else {
 235                 if (l & PCI_ROM_ADDRESS_ENABLE)
 236                         res->flags |= IORESOURCE_ROM_ENABLE;
 237                 l64 = l & PCI_ROM_ADDRESS_MASK;
 238                 sz64 = sz & PCI_ROM_ADDRESS_MASK;
 239                 mask64 = PCI_ROM_ADDRESS_MASK;
 240         }
 241
 242         if (res->flags & IORESOURCE_MEM_64) {
 243                 pci_read_config_dword(dev, pos + 4, &l);
 244                 pci_write_config_dword(dev, pos + 4, ~0);
 245                 pci_read_config_dword(dev, pos + 4, &sz);
 246                 pci_write_config_dword(dev, pos + 4, l);
 247
 248                 l64 |= ((u64)l << 32);
 249                 sz64 |= ((u64)sz << 32);
 250                 mask64 |= ((u64)~0 << 32);
 251         }
 252
 253         if (!dev->mmio_always_on && (orig_cmd & PCI_COMMAND_DECODE_ENABLE))
 254                 pci_write_config_word(dev, PCI_COMMAND, orig_cmd);
 255
 256         if (!sz64)
 257                 goto fail;
 258
 259         sz64 = pci_size(l64, sz64, mask64);
 260         if (!sz64) {
 261                 pci_info(dev, FW_BUG "reg 0x%x: invalid BAR (can't size)\n",
 262                          pos);
 263                 goto fail;
 264         }
 265
 266         if (res->flags & IORESOURCE_MEM_64) {
 267                 if ((sizeof(pci_bus_addr_t) < 8 || sizeof(resource_size_t) < 8)
 268                     && sz64 > 0x100000000ULL) {
 269                         res->flags |= IORESOURCE_UNSET | IORESOURCE_DISABLED;
 270                         res->start = 0;
 271                         res->end = 0;
 272                         pci_err(dev, "reg 0x%x: can't handle BAR larger than 4GB (size %#010llx)\n",
 273                                 pos, (unsigned long long)sz64);
 274                         goto out;
 275                 }
 276
 277                 if ((sizeof(pci_bus_addr_t) < 8) && l) {
 278                         /* Above 32-bit boundary; try to reallocate */
 279                         res->flags |= IORESOURCE_UNSET;
 280                         res->start = 0;
 281                         res->end = sz64;
 282                         pci_info(dev, "reg 0x%x: can't handle BAR above 4GB (bus address %#010llx)\n",
 283                                  pos, (unsigned long long)l64);
 284                         goto out;
 285                 }
 286         }
 287
 288         region.start = l64;
 289         region.end = l64 + sz64;
 290
 291         pcibios_bus_to_resource(dev->bus, res, &region);
 292         pcibios_resource_to_bus(dev->bus, &inverted_region, res);
 293
 294         /*
 295          * If "A" is a BAR value (a bus address), "bus_to_resource(A)" is
 296          * the corresponding resource address (the physical address used by
 297          * the CPU.  Converting that resource address back to a bus address
 298          * should yield the original BAR value:
 299          *
 300          *     resource_to_bus(bus_to_resource(A)) == A
 301          *
 302          * If it doesn't, CPU accesses to "bus_to_resource(A)" will not
 303          * be claimed by the device.
 304          */
 305         if (inverted_region.start != region.start) {
 306                 res->flags |= IORESOURCE_UNSET;
 307                 res->start = 0;
 308                 res->end = region.end - region.start;
 309                 pci_info(dev, "reg 0x%x: initial BAR value %#010llx invalid\n",
 310                          pos, (unsigned long long)region.start);
 311         }
 312
 313         goto out;
 314
 315
 316 fail:
 317         res->flags = 0;
 318 out:
 319         if (res->flags)
 320                 pci_printk(KERN_DEBUG, dev, "reg 0x%x: %pR\n", pos, res);
 321
 322         return (res->flags & IORESOURCE_MEM_64) ? 1 : 0;
 323 }
 324
 325 static void pci_read_bases(struct pci_dev *dev, unsigned int howmany, int rom)
 326 {
 327         unsigned int pos, reg;
 328
 329         if (dev->non_compliant_bars)
 330                 return;
 331
 332         /* Per PCIe r4.0, sec 9.3.4.1.11, the VF BARs are all RO Zero */
 333         if (dev->is_virtfn)
 334                 return;
 335
 336         for (pos = 0; pos < howmany; pos++) {
 337                 struct resource *res = &dev->resource[pos];
 338                 reg = PCI_BASE_ADDRESS_0 + (pos << 2);
 339                 pos += __pci_read_base(dev, pci_bar_unknown, res, reg);
 340         }
 341
 342         if (rom) {
 343                 struct resource *res = &dev->resource[PCI_ROM_RESOURCE];
 344                 dev->rom_base_reg = rom;
 345                 res->flags = IORESOURCE_MEM | IORESOURCE_PREFETCH |
 346                                 IORESOURCE_READONLY | IORESOURCE_SIZEALIGN;
 347                 __pci_read_base(dev, pci_bar_mem32, res, rom);
 348         }
 349 }
 350
 351 static void pci_read_bridge_io(struct pci_bus *child)
 352 {
 353         struct pci_dev *dev = child->self;
 354         u8 io_base_lo, io_limit_lo;
 355         unsigned long io_mask, io_granularity, base, limit;
 356         struct pci_bus_region region;
 357         struct resource *res;
 358
 359         io_mask = PCI_IO_RANGE_MASK;
 360         io_granularity = 0x1000;
 361         if (dev->io_window_1k) {
 362                 /* Support 1K I/O space granularity */
 363                 io_mask = PCI_IO_1K_RANGE_MASK;
 364                 io_granularity = 0x400;
 365         }
 366
 367         res = child->resource[0];
 368         pci_read_config_byte(dev, PCI_IO_BASE, &io_base_lo);
 369         pci_read_config_byte(dev, PCI_IO_LIMIT, &io_limit_lo);
 370         base = (io_base_lo & io_mask) << 8;
 371         limit = (io_limit_lo & io_mask) << 8;
 372
 373         if ((io_base_lo & PCI_IO_RANGE_TYPE_MASK) == PCI_IO_RANGE_TYPE_32) {
 374                 u16 io_base_hi, io_limit_hi;
 375
 376                 pci_read_config_word(dev, PCI_IO_BASE_UPPER16, &io_base_hi);
 377                 pci_read_config_word(dev, PCI_IO_LIMIT_UPPER16, &io_limit_hi);
 378                 base |= ((unsigned long) io_base_hi << 16);
 379                 limit |= ((unsigned long) io_limit_hi << 16);
 380         }
 381
 382         if (base <= limit) {
 383                 res->flags = (io_base_lo & PCI_IO_RANGE_TYPE_MASK) | IORESOURCE_IO;
 384                 region.start = base;
 385                 region.end = limit + io_granularity - 1;
 386                 pcibios_bus_to_resource(dev->bus, res, &region);
 387                 pci_printk(KERN_DEBUG, dev, "  bridge window %pR\n", res);
 388         }
 389 }
 390
 391 static void pci_read_bridge_mmio(struct pci_bus *child)
 392 {
 393         struct pci_dev *dev = child->self;
 394         u16 mem_base_lo, mem_limit_lo;
 395         unsigned long base, limit;
 396         struct pci_bus_region region;
 397         struct resource *res;
 398
 399         res = child->resource[1];
 400         pci_read_config_word(dev, PCI_MEMORY_BASE, &mem_base_lo);
 401         pci_read_config_word(dev, PCI_MEMORY_LIMIT, &mem_limit_lo);
 402         base = ((unsigned long) mem_base_lo & PCI_MEMORY_RANGE_MASK) << 16;
 403         limit = ((unsigned long) mem_limit_lo & PCI_MEMORY_RANGE_MASK) << 16;
 404         if (base <= limit) {
 405                 res->flags = (mem_base_lo & PCI_MEMORY_RANGE_TYPE_MASK) | IORESOURCE_MEM;
 406                 region.start = base;
 407                 region.end = limit + 0xfffff;
 408                 pcibios_bus_to_resource(dev->bus, res, &region);
 409                 pci_printk(KERN_DEBUG, dev, "  bridge window %pR\n", res);
 410         }
 411 }
 412
 413 static void pci_read_bridge_mmio_pref(struct pci_bus *child)
 414 {
 415         struct pci_dev *dev = child->self;
 416         u16 mem_base_lo, mem_limit_lo;
 417         u64 base64, limit64;
 418         pci_bus_addr_t base, limit;
 419         struct pci_bus_region region;
 420         struct resource *res;
 421
 422         res = child->resource[2];
 423         pci_read_config_word(dev, PCI_PREF_MEMORY_BASE, &mem_base_lo);
 424         pci_read_config_word(dev, PCI_PREF_MEMORY_LIMIT, &mem_limit_lo);
 425         base64 = (mem_base_lo & PCI_PREF_RANGE_MASK) << 16;
 426         limit64 = (mem_limit_lo & PCI_PREF_RANGE_MASK) << 16;
 427
 428         if ((mem_base_lo & PCI_PREF_RANGE_TYPE_MASK) == PCI_PREF_RANGE_TYPE_64) {
 429                 u32 mem_base_hi, mem_limit_hi;
 430
 431                 pci_read_config_dword(dev, PCI_PREF_BASE_UPPER32, &mem_base_hi);
 432                 pci_read_config_dword(dev, PCI_PREF_LIMIT_UPPER32, &mem_limit_hi);
 433
 434                 /*
 435                  * Some bridges set the base > limit by default, and some
 436                  * (broken) BIOSes do not initialize them.  If we find
 437                  * this, just assume they are not being used.
 438                  */
 439                 if (mem_base_hi <= mem_limit_hi) {
 440                         base64 |= (u64) mem_base_hi << 32;
 441                         limit64 |= (u64) mem_limit_hi << 32;
 442                 }
 443         }
 444
 445         base = (pci_bus_addr_t) base64;
 446         limit = (pci_bus_addr_t) limit64;
 447
 448         if (base != base64) {
 449                 pci_err(dev, "can't handle bridge window above 4GB (bus address %#010llx)\n",
 450                         (unsigned long long) base64);
 451                 return;
 452         }
 453
 454         if (base <= limit) {
 455                 res->flags = (mem_base_lo & PCI_PREF_RANGE_TYPE_MASK) |
 456                                          IORESOURCE_MEM | IORESOURCE_PREFETCH;
 457                 if (res->flags & PCI_PREF_RANGE_TYPE_64)
 458                         res->flags |= IORESOURCE_MEM_64;
 459                 region.start = base;
 460                 region.end = limit + 0xfffff;
 461                 pcibios_bus_to_resource(dev->bus, res, &region);
 462                 pci_printk(KERN_DEBUG, dev, "  bridge window %pR\n", res);
 463         }
 464 }
 465
 466 void pci_read_bridge_bases(struct pci_bus *child)
 467 {
 468         struct pci_dev *dev = child->self;
 469         struct resource *res;
 470         int i;
 471
 472         if (pci_is_root_bus(child))     /* It's a host bus, nothing to read */
 473                 return;
 474
 475         pci_info(dev, "PCI bridge to %pR%s\n",
 476                  &child->busn_res,
 477                  dev->transparent ? " (subtractive decode)" : "");
 478
 479         pci_bus_remove_resources(child);
 480         for (i = 0; i < PCI_BRIDGE_RESOURCE_NUM; i++)
 481                 child->resource[i] = &dev->resource[PCI_BRIDGE_RESOURCES+i];
 482
 483         pci_read_bridge_io(child);
 484         pci_read_bridge_mmio(child);
 485         pci_read_bridge_mmio_pref(child);
 486
 487         if (dev->transparent) {
 488                 pci_bus_for_each_resource(child->parent, res, i) {
 489                         if (res && res->flags) {
 490                                 pci_bus_add_resource(child, res,
 491                                                      PCI_SUBTRACTIVE_DECODE);
 492                                 pci_printk(KERN_DEBUG, dev,
 493                                            "  bridge window %pR (subtractive decode)\n",
 494                                            res);
 495                         }
 496                 }
 497         }
 498 }
 499
 500 static struct pci_bus *pci_alloc_bus(struct pci_bus *parent)
 501 {
 502         struct pci_bus *b;
 503
 504         b = kzalloc(sizeof(*b), GFP_KERNEL);
 505         if (!b)
 506                 return NULL;
 507
 508         INIT_LIST_HEAD(&b->node);
 509         INIT_LIST_HEAD(&b->children);
 510         INIT_LIST_HEAD(&b->devices);
 511         INIT_LIST_HEAD(&b->slots);
 512         INIT_LIST_HEAD(&b->resources);
 513         b->max_bus_speed = PCI_SPEED_UNKNOWN;
 514         b->cur_bus_speed = PCI_SPEED_UNKNOWN;
 515 #ifdef CONFIG_PCI_DOMAINS_GENERIC
 516         if (parent)
 517                 b->domain_nr = parent->domain_nr;
 518 #endif
 519         return b;
 520 }
 521
 522 static void devm_pci_release_host_bridge_dev(struct device *dev)
 523 {
 524         struct pci_host_bridge *bridge = to_pci_host_bridge(dev);
 525
 526         if (bridge->release_fn)
 527                 bridge->release_fn(bridge);
 528
 529         pci_free_resource_list(&bridge->windows);
 530 }
 531
 532 static void pci_release_host_bridge_dev(struct device *dev)
 533 {
 534         devm_pci_release_host_bridge_dev(dev);
 535         kfree(to_pci_host_bridge(dev));
 536 }
 537
 538 struct pci_host_bridge *pci_alloc_host_bridge(size_t priv)
 539 {
 540         struct pci_host_bridge *bridge;
 541
 542         bridge = kzalloc(sizeof(*bridge) + priv, GFP_KERNEL);
 543         if (!bridge)
 544                 return NULL;
 545
 546         INIT_LIST_HEAD(&bridge->windows);
 547         bridge->dev.release = pci_release_host_bridge_dev;
 548
 549         /*
 550          * We assume we can manage these PCIe features.  Some systems may
 551          * reserve these for use by the platform itself, e.g., an ACPI BIOS
 552          * may implement its own AER handling and use _OSC to prevent the
 553          * OS from interfering.
 554          */
 555         bridge->native_aer = 1;
 556         bridge->native_pcie_hotplug = 1;
 557         bridge->native_shpc_hotplug = 1;
 558         bridge->native_pme = 1;
 559         bridge->native_ltr = 1;
 560
 561         return bridge;
 562 }
 563 EXPORT_SYMBOL(pci_alloc_host_bridge);
 564
 565 struct pci_host_bridge *devm_pci_alloc_host_bridge(struct device *dev,
 566                                                    size_t priv)
 567 {
 568         struct pci_host_bridge *bridge;
 569
 570         bridge = devm_kzalloc(dev, sizeof(*bridge) + priv, GFP_KERNEL);
 571         if (!bridge)
 572                 return NULL;
 573
 574         INIT_LIST_HEAD(&bridge->windows);
 575         bridge->dev.release = devm_pci_release_host_bridge_dev;
 576
 577         return bridge;
 578 }
 579 EXPORT_SYMBOL(devm_pci_alloc_host_bridge);
 580
 581 void pci_free_host_bridge(struct pci_host_bridge *bridge)
 582 {
 583         pci_free_resource_list(&bridge->windows);
 584
 585         kfree(bridge);
 586 }
 587 EXPORT_SYMBOL(pci_free_host_bridge);
 588
 589 static const unsigned char pcix_bus_speed[] = {
 590         PCI_SPEED_UNKNOWN,              /* 0 */
 591         PCI_SPEED_66MHz_PCIX,           /* 1 */
 592         PCI_SPEED_100MHz_PCIX,          /* 2 */
 593         PCI_SPEED_133MHz_PCIX,          /* 3 */
 594         PCI_SPEED_UNKNOWN,              /* 4 */
 595         PCI_SPEED_66MHz_PCIX_ECC,       /* 5 */
 596         PCI_SPEED_100MHz_PCIX_ECC,      /* 6 */
 597         PCI_SPEED_133MHz_PCIX_ECC,      /* 7 */
 598         PCI_SPEED_UNKNOWN,              /* 8 */
 599         PCI_SPEED_66MHz_PCIX_266,       /* 9 */
 600         PCI_SPEED_100MHz_PCIX_266,      /* A */
 601         PCI_SPEED_133MHz_PCIX_266,      /* B */
 602         PCI_SPEED_UNKNOWN,              /* C */
 603         PCI_SPEED_66MHz_PCIX_533,       /* D */
 604         PCI_SPEED_100MHz_PCIX_533,      /* E */
 605         PCI_SPEED_133MHz_PCIX_533       /* F */
 606 };
 607
 608 const unsigned char pcie_link_speed[] = {
 609         PCI_SPEED_UNKNOWN,              /* 0 */
 610         PCIE_SPEED_2_5GT,               /* 1 */
 611         PCIE_SPEED_5_0GT,               /* 2 */
 612         PCIE_SPEED_8_0GT,               /* 3 */
 613         PCIE_SPEED_16_0GT,              /* 4 */
 614         PCI_SPEED_UNKNOWN,              /* 5 */
 615         PCI_SPEED_UNKNOWN,              /* 6 */
 616         PCI_SPEED_UNKNOWN,              /* 7 */
 617         PCI_SPEED_UNKNOWN,              /* 8 */
 618         PCI_SPEED_UNKNOWN,              /* 9 */
 619         PCI_SPEED_UNKNOWN,              /* A */
 620         PCI_SPEED_UNKNOWN,              /* B */
 621         PCI_SPEED_UNKNOWN,              /* C */
 622         PCI_SPEED_UNKNOWN,              /* D */
 623         PCI_SPEED_UNKNOWN,              /* E */
 624         PCI_SPEED_UNKNOWN               /* F */
 625 };
 626
 627 void pcie_update_link_speed(struct pci_bus *bus, u16 linksta)
 628 {
 629         bus->cur_bus_speed = pcie_link_speed[linksta & PCI_EXP_LNKSTA_CLS];
 630 }
 631 EXPORT_SYMBOL_GPL(pcie_update_link_speed);
 632
 633 static unsigned char agp_speeds[] = {
 634         AGP_UNKNOWN,
 635         AGP_1X,
 636         AGP_2X,
 637         AGP_4X,
 638         AGP_8X
 639 };
 640
 641 static enum pci_bus_speed agp_speed(int agp3, int agpstat)
 642 {
 643         int index = 0;
 644
 645         if (agpstat & 4)
 646                 index = 3;
 647         else if (agpstat & 2)
 648                 index = 2;
 649         else if (agpstat & 1)
 650                 index = 1;
 651         else
 652                 goto out;
 653
 654         if (agp3) {
 655                 index += 2;
 656                 if (index == 5)
 657                         index = 0;
 658         }
 659
 660  out:
 661         return agp_speeds[index];
 662 }
 663
 664 static void pci_set_bus_speed(struct pci_bus *bus)
 665 {
 666         struct pci_dev *bridge = bus->self;
 667         int pos;
 668
 669         pos = pci_find_capability(bridge, PCI_CAP_ID_AGP);
 670         if (!pos)
 671                 pos = pci_find_capability(bridge, PCI_CAP_ID_AGP3);
 672         if (pos) {
 673                 u32 agpstat, agpcmd;
 674
 675                 pci_read_config_dword(bridge, pos + PCI_AGP_STATUS, &agpstat);
 676                 bus->max_bus_speed = agp_speed(agpstat & 8, agpstat & 7);
 677
 678                 pci_read_config_dword(bridge, pos + PCI_AGP_COMMAND, &agpcmd);
 679                 bus->cur_bus_speed = agp_speed(agpstat & 8, agpcmd & 7);
 680         }
 681
 682         pos = pci_find_capability(bridge, PCI_CAP_ID_PCIX);
 683         if (pos) {
 684                 u16 status;
 685                 enum pci_bus_speed max;
 686
 687                 pci_read_config_word(bridge, pos + PCI_X_BRIDGE_SSTATUS,
 688                                      &status);
 689
 690                 if (status & PCI_X_SSTATUS_533MHZ) {
 691                         max = PCI_SPEED_133MHz_PCIX_533;
 692                 } else if (status & PCI_X_SSTATUS_266MHZ) {
 693                         max = PCI_SPEED_133MHz_PCIX_266;
 694                 } else if (status & PCI_X_SSTATUS_133MHZ) {
 695                         if ((status & PCI_X_SSTATUS_VERS) == PCI_X_SSTATUS_V2)
 696                                 max = PCI_SPEED_133MHz_PCIX_ECC;
 697                         else
 698                                 max = PCI_SPEED_133MHz_PCIX;
 699                 } else {
 700                         max = PCI_SPEED_66MHz_PCIX;
 701                 }
 702
 703                 bus->max_bus_speed = max;
 704                 bus->cur_bus_speed = pcix_bus_speed[
 705                         (status & PCI_X_SSTATUS_FREQ) >> 6];
 706
 707                 return;
 708         }
 709
 710         if (pci_is_pcie(bridge)) {
 711                 u32 linkcap;
 712                 u16 linksta;
 713
 714                 pcie_capability_read_dword(bridge, PCI_EXP_LNKCAP, &linkcap);
 715                 bus->max_bus_speed = pcie_link_speed[linkcap & PCI_EXP_LNKCAP_SLS];
 716                 bridge->link_active_reporting = !!(linkcap & PCI_EXP_LNKCAP_DLLLARC);
 717
 718                 pcie_capability_read_word(bridge, PCI_EXP_LNKSTA, &linksta);
 719                 pcie_update_link_speed(bus, linksta);
 720         }
 721 }
 722
 723 static struct irq_domain *pci_host_bridge_msi_domain(struct pci_bus *bus)
 724 {
 725         struct irq_domain *d;
 726
 727         /*
 728          * Any firmware interface that can resolve the msi_domain
 729          * should be called from here.
 730          */
 731         d = pci_host_bridge_of_msi_domain(bus);
 732         if (!d)
 733                 d = pci_host_bridge_acpi_msi_domain(bus);
 734
 735 #ifdef CONFIG_PCI_MSI_IRQ_DOMAIN
 736         /*
 737          * If no IRQ domain was found via the OF tree, try looking it up
 738          * directly through the fwnode_handle.
 739          */
 740         if (!d) {
 741                 struct fwnode_handle *fwnode = pci_root_bus_fwnode(bus);
 742
 743                 if (fwnode)
 744                         d = irq_find_matching_fwnode(fwnode,
 745                                                      DOMAIN_BUS_PCI_MSI);
 746         }
 747 #endif
 748
 749         return d;
 750 }
 751
 752 static void pci_set_bus_msi_domain(struct pci_bus *bus)
 753 {
 754         struct irq_domain *d;
 755         struct pci_bus *b;
 756
 757         /*
 758          * The bus can be a root bus, a subordinate bus, or a virtual bus
 759          * created by an SR-IOV device.  Walk up to the first bridge device
 760          * found or derive the domain from the host bridge.
 761          */
 762         for (b = bus, d = NULL; !d && !pci_is_root_bus(b); b = b->parent) {
 763                 if (b->self)
 764                         d = dev_get_msi_domain(&b->self->dev);
 765         }
 766
 767         if (!d)
 768                 d = pci_host_bridge_msi_domain(b);
 769
 770         dev_set_msi_domain(&bus->dev, d);
 771 }
 772
 773 static int pci_register_host_bridge(struct pci_host_bridge *bridge)
 774 {
 775         struct device *parent = bridge->dev.parent;
 776         struct resource_entry *window, *n;
 777         struct pci_bus *bus, *b;
 778         resource_size_t offset;
 779         LIST_HEAD(resources);
 780         struct resource *res;
 781         char addr[64], *fmt;
 782         const char *name;
 783         int err;
 784
 785         bus = pci_alloc_bus(NULL);
 786         if (!bus)
 787                 return -ENOMEM;
 788
 789         bridge->bus = bus;
 790
 791         /* Temporarily move resources off the list */
 792         list_splice_init(&bridge->windows, &resources);
 793         bus->sysdata = bridge->sysdata;
 794         bus->msi = bridge->msi;
 795         bus->ops = bridge->ops;
 796         bus->number = bus->busn_res.start = bridge->busnr;
 797 #ifdef CONFIG_PCI_DOMAINS_GENERIC
 798         bus->domain_nr = pci_bus_find_domain_nr(bus, parent);
 799 #endif
 800
 801         b = pci_find_bus(pci_domain_nr(bus), bridge->busnr);
 802         if (b) {
 803                 /* Ignore it if we already got here via a different bridge */
 804                 dev_dbg(&b->dev, "bus already known\n");
 805                 err = -EEXIST;
 806                 goto free;
 807         }
 808
 809         dev_set_name(&bridge->dev, "pci%04x:%02x", pci_domain_nr(bus),
 810                      bridge->busnr);
 811
 812         err = pcibios_root_bridge_prepare(bridge);
 813         if (err)
 814                 goto free;
 815
 816         err = device_register(&bridge->dev);
 817         if (err)
 818                 put_device(&bridge->dev);
 819
 820         bus->bridge = get_device(&bridge->dev);
 821         device_enable_async_suspend(bus->bridge);
 822         pci_set_bus_of_node(bus);
 823         pci_set_bus_msi_domain(bus);
 824
 825         if (!parent)
 826                 set_dev_node(bus->bridge, pcibus_to_node(bus));
 827
 828         bus->dev.class = &pcibus_class;
 829         bus->dev.parent = bus->bridge;
 830
 831         dev_set_name(&bus->dev, "%04x:%02x", pci_domain_nr(bus), bus->number);
 832         name = dev_name(&bus->dev);
 833
 834         err = device_register(&bus->dev);
 835         if (err)
 836                 goto unregister;
 837
 838         pcibios_add_bus(bus);
 839
 840         /* Create legacy_io and legacy_mem files for this bus */
 841         pci_create_legacy_files(bus);
 842
 843         if (parent)
 844                 dev_info(parent, "PCI host bridge to bus %s\n", name);
 845         else
 846                 pr_info("PCI host bridge to bus %s\n", name);
 847
 848         /* Add initial resources to the bus */
 849         resource_list_for_each_entry_safe(window, n, &resources) {
 850                 list_move_tail(&window->node, &bridge->windows);
 851                 offset = window->offset;
 852                 res = window->res;
 853
 854                 if (res->flags & IORESOURCE_BUS)
 855                         pci_bus_insert_busn_res(bus, bus->number, res->end);
 856                 else
 857                         pci_bus_add_resource(bus, res, 0);
 858
 859                 if (offset) {
 860                         if (resource_type(res) == IORESOURCE_IO)
 861                                 fmt = " (bus address [%#06llx-%#06llx])";
 862                         else
 863                                 fmt = " (bus address [%#010llx-%#010llx])";
 864
 865                         snprintf(addr, sizeof(addr), fmt,
 866                                  (unsigned long long)(res->start - offset),
 867                                  (unsigned long long)(res->end - offset));
 868                 } else
 869                         addr[0] = '\0';
 870
 871                 dev_info(&bus->dev, "root bus resource %pR%s\n", res, addr);
 872         }
 873
 874         down_write(&pci_bus_sem);
 875         list_add_tail(&bus->node, &pci_root_buses);
 876         up_write(&pci_bus_sem);
 877
 878         return 0;
 879
 880 unregister:
 881         put_device(&bridge->dev);
 882         device_unregister(&bridge->dev);
 883
 884 free:
 885         kfree(bus);
 886         return err;
 887 }
 888
 889 static bool pci_bridge_child_ext_cfg_accessible(struct pci_dev *bridge)
 890 {
 891         int pos;
 892         u32 status;
 893
 894         /*
 895          * If extended config space isn't accessible on a bridge's primary
 896          * bus, we certainly can't access it on the secondary bus.
 897          */
 898         if (bridge->bus->bus_flags & PCI_BUS_FLAGS_NO_EXTCFG)
 899                 return false;
 900
 901         /*
 902          * PCIe Root Ports and switch ports are PCIe on both sides, so if
 903          * extended config space is accessible on the primary, it's also
 904          * accessible on the secondary.
 905          */
 906         if (pci_is_pcie(bridge) &&
 907             (pci_pcie_type(bridge) == PCI_EXP_TYPE_ROOT_PORT ||
 908              pci_pcie_type(bridge) == PCI_EXP_TYPE_UPSTREAM ||
 909              pci_pcie_type(bridge) == PCI_EXP_TYPE_DOWNSTREAM))
 910                 return true;
 911
 912         /*
 913          * For the other bridge types:
 914          *   - PCI-to-PCI bridges
 915          *   - PCIe-to-PCI/PCI-X forward bridges
 916          *   - PCI/PCI-X-to-PCIe reverse bridges
 917          * extended config space on the secondary side is only accessible
 918          * if the bridge supports PCI-X Mode 2.
 919          */
 920         pos = pci_find_capability(bridge, PCI_CAP_ID_PCIX);
 921         if (!pos)
 922                 return false;
 923
 924         pci_read_config_dword(bridge, pos + PCI_X_STATUS, &status);
 925         return status & (PCI_X_STATUS_266MHZ | PCI_X_STATUS_533MHZ);
 926 }
 927
 928 static struct pci_bus *pci_alloc_child_bus(struct pci_bus *parent,
 929                                            struct pci_dev *bridge, int busnr)
 930 {
 931         struct pci_bus *child;
 932         int i;
 933         int ret;
 934
 935         /* Allocate a new bus and inherit stuff from the parent */
 936         child = pci_alloc_bus(parent);
 937         if (!child)
 938                 return NULL;
 939
 940         child->parent = parent;
 941         child->ops = parent->ops;
 942         child->msi = parent->msi;
 943         child->sysdata = parent->sysdata;
 944         child->bus_flags = parent->bus_flags;
 945
 946         /*
 947          * Initialize some portions of the bus device, but don't register
 948          * it now as the parent is not properly set up yet.
 949          */
 950         child->dev.class = &pcibus_class;
 951         dev_set_name(&child->dev, "%04x:%02x", pci_domain_nr(child), busnr);
 952
 953         /* Set up the primary, secondary and subordinate bus numbers */
 954         child->number = child->busn_res.start = busnr;
 955         child->primary = parent->busn_res.start;
 956         child->busn_res.end = 0xff;
 957
 958         if (!bridge) {
 959                 child->dev.parent = parent->bridge;
 960                 goto add_dev;
 961         }
 962
 963         child->self = bridge;
 964         child->bridge = get_device(&bridge->dev);
 965         child->dev.parent = child->bridge;
 966         pci_set_bus_of_node(child);
 967         pci_set_bus_speed(child);
 968
 969         /*
 970          * Check whether extended config space is accessible on the child
 971          * bus.  Note that we currently assume it is always accessible on
 972          * the root bus.
 973          */
 974         if (!pci_bridge_child_ext_cfg_accessible(bridge)) {
 975                 child->bus_flags |= PCI_BUS_FLAGS_NO_EXTCFG;
 976                 pci_info(child, "extended config space not accessible\n");
 977         }
 978
 979         /* Set up default resource pointers and names */
 980         for (i = 0; i < PCI_BRIDGE_RESOURCE_NUM; i++) {
 981                 child->resource[i] = &bridge->resource[PCI_BRIDGE_RESOURCES+i];
 982                 child->resource[i]->name = child->name;
 983         }
 984         bridge->subordinate = child;
 985
 986 add_dev:
 987         pci_set_bus_msi_domain(child);
 988         ret = device_register(&child->dev);
 989         WARN_ON(ret < 0);
 990
 991         pcibios_add_bus(child);
 992
 993         if (child->ops->add_bus) {
 994                 ret = child->ops->add_bus(child);
 995                 if (WARN_ON(ret < 0))
 996                         dev_err(&child->dev, "failed to add bus: %d\n", ret);
 997         }
 998
 999         /* Create legacy_io and legacy_mem files for this bus */
1000         pci_create_legacy_files(child);
1001
1002         return child;
1003 }
1004
1005 struct pci_bus *pci_add_new_bus(struct pci_bus *parent, struct pci_dev *dev,
1006                                 int busnr)
1007 {
1008         struct pci_bus *child;
1009
1010         child = pci_alloc_child_bus(parent, dev, busnr);
1011         if (child) {
1012                 down_write(&pci_bus_sem);
1013                 list_add_tail(&child->node, &parent->children);
1014                 up_write(&pci_bus_sem);
1015         }
1016         return child;
1017 }
1018 EXPORT_SYMBOL(pci_add_new_bus);
1019
1020 static void pci_enable_crs(struct pci_dev *pdev)
1021 {
1022         u16 root_cap = 0;
1023
1024         /* Enable CRS Software Visibility if supported */
1025         pcie_capability_read_word(pdev, PCI_EXP_RTCAP, &root_cap);
1026         if (root_cap & PCI_EXP_RTCAP_CRSVIS)
1027                 pcie_capability_set_word(pdev, PCI_EXP_RTCTL,
1028                                          PCI_EXP_RTCTL_CRSSVE);
1029 }
1030
1031 static unsigned int pci_scan_child_bus_extend(struct pci_bus *bus,
1032                                               unsigned int available_buses);
1033
1034 /*
1035  * pci_scan_bridge_extend() - Scan buses behind a bridge
1036  * @bus: Parent bus the bridge is on
1037  * @dev: Bridge itself
1038  * @max: Starting subordinate number of buses behind this bridge
1039  * @available_buses: Total number of buses available for this bridge and
1040  *                   the devices below. After the minimal bus space has
1041  *                   been allocated the remaining buses will be
1042  *                   distributed equally between hotplug-capable bridges.
1043  * @pass: Either %0 (scan already configured bridges) or %1 (scan bridges
1044  *        that need to be reconfigured.
1045  *
1046  * If it's a bridge, configure it and scan the bus behind it.
1047  * For CardBus bridges, we don't scan behind as the devices will
1048  * be handled by the bridge driver itself.
1049  *
1050  * We need to process bridges in two passes -- first we scan those
1051  * already configured by the BIOS and after we are done with all of
1052  * them, we proceed to assigning numbers to the remaining buses in
1053  * order to avoid overlaps between old and new bus numbers.
1054  *
1055  * Return: New subordinate number covering all buses behind this bridge.
1056  */
1057 static int pci_scan_bridge_extend(struct pci_bus *bus, struct pci_dev *dev,
1058                                   int max, unsigned int available_buses,
1059                                   int pass)
1060 {
1061         struct pci_bus *child;
1062         int is_cardbus = (dev->hdr_type == PCI_HEADER_TYPE_CARDBUS);
1063         u32 buses, i, j = 0;
1064         u16 bctl;
1065         u8 primary, secondary, subordinate;
1066         int broken = 0;
1067
1068         /*
1069          * Make sure the bridge is powered on to be able to access config
1070          * space of devices below it.
1071          */
1072         pm_runtime_get_sync(&dev->dev);
1073
1074         pci_read_config_dword(dev, PCI_PRIMARY_BUS, &buses);
1075         primary = buses & 0xFF;
1076         secondary = (buses >> 8) & 0xFF;
1077         subordinate = (buses >> 16) & 0xFF;
1078
1079         pci_dbg(dev, "scanning [bus %02x-%02x] behind bridge, pass %d\n",
1080                 secondary, subordinate, pass);
1081
1082         if (!primary && (primary != bus->number) && secondary && subordinate) {
1083                 pci_warn(dev, "Primary bus is hard wired to 0\n");
1084                 primary = bus->number;
1085         }
1086
1087         /* Check if setup is sensible at all */
1088         if (!pass &&
1089             (primary != bus->number || secondary <= bus->number ||
1090              secondary > subordinate)) {
1091                 pci_info(dev, "bridge configuration invalid ([bus %02x-%02x]), reconfiguring\n",
1092                          secondary, subordinate);
1093                 broken = 1;
1094         }
1095
1096         /*
1097          * Disable Master-Abort Mode during probing to avoid reporting of
1098          * bus errors in some architectures.
1099          */
1100         pci_read_config_word(dev, PCI_BRIDGE_CONTROL, &bctl);
1101         pci_write_config_word(dev, PCI_BRIDGE_CONTROL,
1102                               bctl & ~PCI_BRIDGE_CTL_MASTER_ABORT);
1103
1104         pci_enable_crs(dev);
1105
1106         if ((secondary || subordinate) && !pcibios_assign_all_busses() &&
1107             !is_cardbus && !broken) {
1108                 unsigned int cmax;
1109
1110                 /*
1111                  * Bus already configured by firmware, process it in the
1112                  * first pass and just note the configuration.
1113                  */
1114                 if (pass)
1115                         goto out;
1116
1117                 /*
1118                  * The bus might already exist for two reasons: Either we
1119                  * are rescanning the bus or the bus is reachable through
1120                  * more than one bridge. The second case can happen with
1121                  * the i450NX chipset.
1122                  */
1123                 child = pci_find_bus(pci_domain_nr(bus), secondary);
1124                 if (!child) {
1125                         child = pci_add_new_bus(bus, dev, secondary);
1126                         if (!child)
1127                                 goto out;
1128                         child->primary = primary;
1129                         pci_bus_insert_busn_res(child, secondary, subordinate);
1130                         child->bridge_ctl = bctl;
1131                 }
1132
1133                 cmax = pci_scan_child_bus(child);
1134                 if (cmax > subordinate)
1135                         pci_warn(dev, "bridge has subordinate %02x but max busn %02x\n",
1136                                  subordinate, cmax);
1137
1138                 /* Subordinate should equal child->busn_res.end */
1139                 if (subordinate > max)
1140                         max = subordinate;
1141         } else {
1142
1143                 /*
1144                  * We need to assign a number to this bus which we always
1145                  * do in the second pass.
1146                  */
1147                 if (!pass) {
1148                         if (pcibios_assign_all_busses() || broken || is_cardbus)
1149
1150                                 /*
1151                                  * Temporarily disable forwarding of the
1152                                  * configuration cycles on all bridges in
1153                                  * this bus segment to avoid possible
1154                                  * conflicts in the second pass between two
1155                                  * bridges programmed with overlapping bus
1156                                  * ranges.
1157                                  */
1158                                 pci_write_config_dword(dev, PCI_PRIMARY_BUS,
1159                                                        buses & ~0xffffff);
1160                         goto out;
1161                 }
1162
1163                 /* Clear errors */
1164                 pci_write_config_word(dev, PCI_STATUS, 0xffff);
1165
1166                 /*
1167                  * Prevent assigning a bus number that already exists.
1168                  * This can happen when a bridge is hot-plugged, so in this
1169                  * case we only re-scan this bus.
1170                  */
1171                 child = pci_find_bus(pci_domain_nr(bus), max+1);
1172                 if (!child) {
1173                         child = pci_add_new_bus(bus, dev, max+1);
1174                         if (!child)
1175                                 goto out;
1176                         pci_bus_insert_busn_res(child, max+1,
1177                                                 bus->busn_res.end);
1178                 }
1179                 max++;
1180                 if (available_buses)
1181                         available_buses--;
1182
1183                 buses = (buses & 0xff000000)
1184                       | ((unsigned int)(child->primary)     <<  0)
1185                       | ((unsigned int)(child->busn_res.start)   <<  8)
1186                       | ((unsigned int)(child->busn_res.end) << 16);
1187
1188                 /*
1189                  * yenta.c forces a secondary latency timer of 176.
1190                  * Copy that behaviour here.
1191                  */
1192                 if (is_cardbus) {
1193                         buses &= ~0xff000000;
1194                         buses |= CARDBUS_LATENCY_TIMER << 24;
1195                 }
1196
1197                 /* We need to blast all three values with a single write */
1198                 pci_write_config_dword(dev, PCI_PRIMARY_BUS, buses);
1199
1200                 if (!is_cardbus) {
1201                         child->bridge_ctl = bctl;
1202                         max = pci_scan_child_bus_extend(child, available_buses);
1203                 } else {
1204
1205                         /*
1206                          * For CardBus bridges, we leave 4 bus numbers as
1207                          * cards with a PCI-to-PCI bridge can be inserted
1208                          * later.
1209                          */
1210                         for (i = 0; i < CARDBUS_RESERVE_BUSNR; i++) {
1211                                 struct pci_bus *parent = bus;
1212                                 if (pci_find_bus(pci_domain_nr(bus),
1213                                                         max+i+1))
1214                                         break;
1215                                 while (parent->parent) {
1216                                         if ((!pcibios_assign_all_busses()) &&
1217                                             (parent->busn_res.end > max) &&
1218                                             (parent->busn_res.end <= max+i)) {
1219                                                 j = 1;
1220                                         }
1221                                         parent = parent->parent;
1222                                 }
1223                                 if (j) {
1224
1225                                         /*
1226                                          * Often, there are two CardBus
1227                                          * bridges -- try to leave one
1228                                          * valid bus number for each one.
1229                                          */
1230                                         i /= 2;
1231                                         break;
1232                                 }
1233                         }
1234                         max += i;
1235                 }
1236
1237                 /* Set subordinate bus number to its real value */
1238                 pci_bus_update_busn_res_end(child, max);
1239                 pci_write_config_byte(dev, PCI_SUBORDINATE_BUS, max);
1240         }
1241
1242         sprintf(child->name,
1243                 (is_cardbus ? "PCI CardBus %04x:%02x" : "PCI Bus %04x:%02x"),
1244                 pci_domain_nr(bus), child->number);
1245
1246         /* Check that all devices are accessible */
1247         while (bus->parent) {
1248                 if ((child->busn_res.end > bus->busn_res.end) ||
1249                     (child->number > bus->busn_res.end) ||
1250                     (child->number < bus->number) ||
1251                     (child->busn_res.end < bus->number)) {
1252                         dev_info(&dev->dev, "devices behind bridge are unusable because %pR cannot be assigned for them\n",
1253                                  &child->busn_res);
1254                         break;
1255                 }
1256                 bus = bus->parent;
1257         }
1258
1259 out:
1260         pci_write_config_word(dev, PCI_BRIDGE_CONTROL, bctl);
1261
1262         pm_runtime_put(&dev->dev);
1263
1264         return max;
1265 }
1266
1267 /*
1268  * pci_scan_bridge() - Scan buses behind a bridge
1269  * @bus: Parent bus the bridge is on
1270  * @dev: Bridge itself
1271  * @max: Starting subordinate number of buses behind this bridge
1272  * @pass: Either %0 (scan already configured bridges) or %1 (scan bridges
1273  *        that need to be reconfigured.
1274  *
1275  * If it's a bridge, configure it and scan the bus behind it.
1276  * For CardBus bridges, we don't scan behind as the devices will
1277  * be handled by the bridge driver itself.
1278  *
1279  * We need to process bridges in two passes -- first we scan those
1280  * already configured by the BIOS and after we are done with all of
1281  * them, we proceed to assigning numbers to the remaining buses in
1282  * order to avoid overlaps between old and new bus numbers.
1283  *
1284  * Return: New subordinate number covering all buses behind this bridge.
1285  */
1286 int pci_scan_bridge(struct pci_bus *bus, struct pci_dev *dev, int max, int pass)
1287 {
1288         return pci_scan_bridge_extend(bus, dev, max, 0, pass);
1289 }
1290 EXPORT_SYMBOL(pci_scan_bridge);
1291
1292 /*
1293  * Read interrupt line and base address registers.
1294  * The architecture-dependent code can tweak these, of course.
1295  */
1296 static void pci_read_irq(struct pci_dev *dev)
1297 {
1298         unsigned char irq;
1299
1300         /* VFs are not allowed to use INTx, so skip the config reads */
1301         if (dev->is_virtfn) {
1302                 dev->pin = 0;
1303                 dev->irq = 0;
1304                 return;
1305         }
1306
1307         pci_read_config_byte(dev, PCI_INTERRUPT_PIN, &irq);
1308         dev->pin = irq;
1309         if (irq)
1310                 pci_read_config_byte(dev, PCI_INTERRUPT_LINE, &irq);
1311         dev->irq = irq;
1312 }
1313
1314 void set_pcie_port_type(struct pci_dev *pdev)
1315 {
1316         int pos;
1317         u16 reg16;
1318         int type;
1319         struct pci_dev *parent;
1320
1321         pos = pci_find_capability(pdev, PCI_CAP_ID_EXP);
1322         if (!pos)
1323                 return;
1324
1325         pdev->pcie_cap = pos;
1326         pci_read_config_word(pdev, pos + PCI_EXP_FLAGS, &reg16);
1327         pdev->pcie_flags_reg = reg16;
1328         pci_read_config_word(pdev, pos + PCI_EXP_DEVCAP, &reg16);
1329         pdev->pcie_mpss = reg16 & PCI_EXP_DEVCAP_PAYLOAD;
1330
1331         /*
1332          * A Root Port or a PCI-to-PCIe bridge is always the upstream end
1333          * of a Link.  No PCIe component has two Links.  Two Links are
1334          * connected by a Switch that has a Port on each Link and internal
1335          * logic to connect the two Ports.
1336          */
1337         type = pci_pcie_type(pdev);
1338         if (type == PCI_EXP_TYPE_ROOT_PORT ||
1339             type == PCI_EXP_TYPE_PCIE_BRIDGE)
1340                 pdev->has_secondary_link = 1;
1341         else if (type == PCI_EXP_TYPE_UPSTREAM ||
1342                  type == PCI_EXP_TYPE_DOWNSTREAM) {
1343                 parent = pci_upstream_bridge(pdev);
1344
1345                 /*
1346                  * Usually there's an upstream device (Root Port or Switch
1347                  * Downstream Port), but we can't assume one exists.
1348                  */
1349                 if (parent && !parent->has_secondary_link)
1350                         pdev->has_secondary_link = 1;
1351         }
1352 }
1353
1354 void set_pcie_hotplug_bridge(struct pci_dev *pdev)
1355 {
1356         u32 reg32;
1357
1358         pcie_capability_read_dword(pdev, PCI_EXP_SLTCAP, &reg32);
1359         if (reg32 & PCI_EXP_SLTCAP_HPC)
1360                 pdev->is_hotplug_bridge = 1;
1361 }
1362
1363 static void set_pcie_thunderbolt(struct pci_dev *dev)
1364 {
1365         int vsec = 0;
1366         u32 header;
1367
1368         while ((vsec = pci_find_next_ext_capability(dev, vsec,
1369                                                     PCI_EXT_CAP_ID_VNDR))) {
1370                 pci_read_config_dword(dev, vsec + PCI_VNDR_HEADER, &header);
1371
1372                 /* Is the device part of a Thunderbolt controller? */
1373                 if (dev->vendor == PCI_VENDOR_ID_INTEL &&
1374                     PCI_VNDR_HEADER_ID(header) == PCI_VSEC_ID_INTEL_TBT) {
1375                         dev->is_thunderbolt = 1;
1376                         return;
1377                 }
1378         }
1379 }
1380
1381 /**
1382  * pci_ext_cfg_is_aliased - Is ext config space just an alias of std config?
1383  * @dev: PCI device
1384  *
1385  * PCI Express to PCI/PCI-X Bridge Specification, rev 1.0, 4.1.4 says that
1386  * when forwarding a type1 configuration request the bridge must check that
1387  * the extended register address field is zero.  The bridge is not permitted
1388  * to forward the transactions and must handle it as an Unsupported Request.
1389  * Some bridges do not follow this rule and simply drop the extended register
1390  * bits, resulting in the standard config space being aliased, every 256
1391  * bytes across the entire configuration space.  Test for this condition by
1392  * comparing the first dword of each potential alias to the vendor/device ID.
1393  * Known offenders:
1394  *   ASM1083/1085 PCIe-to-PCI Reversible Bridge (1b21:1080, rev 01 & 03)
1395  *   AMD/ATI SBx00 PCI to PCI Bridge (1002:4384, rev 40)
1396  */
1397 static bool pci_ext_cfg_is_aliased(struct pci_dev *dev)
1398 {
1399 #ifdef CONFIG_PCI_QUIRKS
1400         int pos;
1401         u32 header, tmp;
1402
1403         pci_read_config_dword(dev, PCI_VENDOR_ID, &header);
1404
1405         for (pos = PCI_CFG_SPACE_SIZE;
1406              pos < PCI_CFG_SPACE_EXP_SIZE; pos += PCI_CFG_SPACE_SIZE) {
1407                 if (pci_read_config_dword(dev, pos, &tmp) != PCIBIOS_SUCCESSFUL
1408                     || header != tmp)
1409                         return false;
1410         }
1411
1412         return true;
1413 #else
1414         return false;
1415 #endif
1416 }
1417
1418 /**
1419  * pci_cfg_space_size - Get the configuration space size of the PCI device
1420  * @dev: PCI device
1421  *
1422  * Regular PCI devices have 256 bytes, but PCI-X 2 and PCI Express devices
1423  * have 4096 bytes.  Even if the device is capable, that doesn't mean we can
1424  * access it.  Maybe we don't have a way to generate extended config space
1425  * accesses, or the device is behind a reverse Express bridge.  So we try
1426  * reading the dword at 0x100 which must either be 0 or a valid extended
1427  * capability header.
1428  */
1429 static int pci_cfg_space_size_ext(struct pci_dev *dev)
1430 {
1431         u32 status;
1432         int pos = PCI_CFG_SPACE_SIZE;
1433
1434         if (pci_read_config_dword(dev, pos, &status) != PCIBIOS_SUCCESSFUL)
1435                 return PCI_CFG_SPACE_SIZE;
1436         if (status == 0xffffffff || pci_ext_cfg_is_aliased(dev))
1437                 return PCI_CFG_SPACE_SIZE;
1438
1439         return PCI_CFG_SPACE_EXP_SIZE;
1440 }
1441
1442 #ifdef CONFIG_PCI_IOV
1443 static bool is_vf0(struct pci_dev *dev)
1444 {
1445         if (pci_iov_virtfn_devfn(dev->physfn, 0) == dev->devfn &&
1446             pci_iov_virtfn_bus(dev->physfn, 0) == dev->bus->number)
1447                 return true;
1448
1449         return false;
1450 }
1451 #endif
1452
1453 int pci_cfg_space_size(struct pci_dev *dev)
1454 {
1455         int pos;
1456         u32 status;
1457         u16 class;
1458
1459 #ifdef CONFIG_PCI_IOV
1460         /* Read cached value for all VFs except for VF0 */
1461         if (dev->is_virtfn && !is_vf0(dev))
1462                 return dev->physfn->sriov->cfg_size;
1463 #endif
1464
1465         if (dev->bus->bus_flags & PCI_BUS_FLAGS_NO_EXTCFG)
1466                 return PCI_CFG_SPACE_SIZE;
1467
1468         class = dev->class >> 8;
1469         if (class == PCI_CLASS_BRIDGE_HOST)
1470                 return pci_cfg_space_size_ext(dev);
1471
1472         if (pci_is_pcie(dev))
1473                 return pci_cfg_space_size_ext(dev);
1474
1475         pos = pci_find_capability(dev, PCI_CAP_ID_PCIX);
1476         if (!pos)
1477                 return PCI_CFG_SPACE_SIZE;
1478
1479         pci_read_config_dword(dev, pos + PCI_X_STATUS, &status);
1480         if (status & (PCI_X_STATUS_266MHZ | PCI_X_STATUS_533MHZ))
1481                 return pci_cfg_space_size_ext(dev);
1482
1483         return PCI_CFG_SPACE_SIZE;
1484 }
1485
1486 static u32 pci_class(struct pci_dev *dev)
1487 {
1488         u32 class;
1489
1490 #ifdef CONFIG_PCI_IOV
1491         if (dev->is_virtfn)
1492                 return dev->physfn->sriov->class;
1493 #endif
1494         pci_read_config_dword(dev, PCI_CLASS_REVISION, &class);
1495         return class;
1496 }
1497
1498 static void pci_subsystem_ids(struct pci_dev *dev, u16 *vendor, u16 *device)
1499 {
1500 #ifdef CONFIG_PCI_IOV
1501         if (dev->is_virtfn) {
1502                 *vendor = dev->physfn->sriov->subsystem_vendor;
1503                 *device = dev->physfn->sriov->subsystem_device;
1504                 return;
1505         }
1506 #endif
1507         pci_read_config_word(dev, PCI_SUBSYSTEM_VENDOR_ID, vendor);
1508         pci_read_config_word(dev, PCI_SUBSYSTEM_ID, device);
1509 }
1510
1511 static u8 pci_hdr_type(struct pci_dev *dev)
1512 {
1513         u8 hdr_type;
1514
1515 #ifdef CONFIG_PCI_IOV
1516         if (dev->is_virtfn)
1517                 return dev->physfn->sriov->hdr_type;
1518 #endif
1519         pci_read_config_byte(dev, PCI_HEADER_TYPE, &hdr_type);
1520         return hdr_type;
1521 }
1522
1523 #define LEGACY_IO_RESOURCE      (IORESOURCE_IO | IORESOURCE_PCI_FIXED)
1524
1525 static void pci_msi_setup_pci_dev(struct pci_dev *dev)
1526 {
1527         /*
1528          * Disable the MSI hardware to avoid screaming interrupts
1529          * during boot.  This is the power on reset default so
1530          * usually this should be a noop.
1531          */
1532         dev->msi_cap = pci_find_capability(dev, PCI_CAP_ID_MSI);
1533         if (dev->msi_cap)
1534                 pci_msi_set_enable(dev, 0);
1535
1536         dev->msix_cap = pci_find_capability(dev, PCI_CAP_ID_MSIX);
1537         if (dev->msix_cap)
1538                 pci_msix_clear_and_set_ctrl(dev, PCI_MSIX_FLAGS_ENABLE, 0);
1539 }
1540
1541 /**
1542  * pci_intx_mask_broken - Test PCI_COMMAND_INTX_DISABLE writability
1543  * @dev: PCI device
1544  *
1545  * Test whether PCI_COMMAND_INTX_DISABLE is writable for @dev.  Check this
1546  * at enumeration-time to avoid modifying PCI_COMMAND at run-time.
1547  */
1548 static int pci_intx_mask_broken(struct pci_dev *dev)
1549 {
1550         u16 orig, toggle, new;
1551
1552         pci_read_config_word(dev, PCI_COMMAND, &orig);
1553         toggle = orig ^ PCI_COMMAND_INTX_DISABLE;
1554         pci_write_config_word(dev, PCI_COMMAND, toggle);
1555         pci_read_config_word(dev, PCI_COMMAND, &new);
1556
1557         pci_write_config_word(dev, PCI_COMMAND, orig);
1558
1559         /*
1560          * PCI_COMMAND_INTX_DISABLE was reserved and read-only prior to PCI
1561          * r2.3, so strictly speaking, a device is not *broken* if it's not
1562          * writable.  But we'll live with the misnomer for now.
1563          */
1564         if (new != toggle)
1565                 return 1;
1566         return 0;
1567 }
1568
1569 static void early_dump_pci_device(struct pci_dev *pdev)
1570 {
1571         u32 value[256 / 4];
1572         int i;
1573
1574         pci_info(pdev, "config space:\n");
1575
1576         for (i = 0; i < 256; i += 4)
1577                 pci_read_config_dword(pdev, i, &value[i / 4]);
1578
1579         print_hex_dump(KERN_INFO, "", DUMP_PREFIX_OFFSET, 16, 1,
1580                        value, 256, false);
1581 }
1582
1583 /**
1584  * pci_setup_device - Fill in class and map information of a device
1585  * @dev: the device structure to fill
1586  *
1587  * Initialize the device structure with information about the device's
1588  * vendor,class,memory and IO-space addresses, IRQ lines etc.
1589  * Called at initialisation of the PCI subsystem and by CardBus services.
1590  * Returns 0 on success and negative if unknown type of device (not normal,
1591  * bridge or CardBus).
1592  */
1593 int pci_setup_device(struct pci_dev *dev)
1594 {
1595         u32 class;
1596         u16 cmd;
1597         u8 hdr_type;
1598         int pos = 0;
1599         struct pci_bus_region region;
1600         struct resource *res;
1601
1602         hdr_type = pci_hdr_type(dev);
1603
1604         dev->sysdata = dev->bus->sysdata;
1605         dev->dev.parent = dev->bus->bridge;
1606         dev->dev.bus = &pci_bus_type;
1607         dev->hdr_type = hdr_type & 0x7f;
1608         dev->multifunction = !!(hdr_type & 0x80);
1609         dev->error_state = pci_channel_io_normal;
1610         set_pcie_port_type(dev);
1611
1612         pci_dev_assign_slot(dev);
1613
1614         /*
1615          * Assume 32-bit PCI; let 64-bit PCI cards (which are far rarer)
1616          * set this higher, assuming the system even supports it.
1617          */
1618         dev->dma_mask = 0xffffffff;
1619
1620         dev_set_name(&dev->dev, "%04x:%02x:%02x.%d", pci_domain_nr(dev->bus),
1621                      dev->bus->number, PCI_SLOT(dev->devfn),
1622                      PCI_FUNC(dev->devfn));
1623
1624         class = pci_class(dev);
1625
1626         dev->revision = class & 0xff;
1627         dev->class = class >> 8;                    /* upper 3 bytes */
1628
1629         pci_printk(KERN_DEBUG, dev, "[%04x:%04x] type %02x class %#08x\n",
1630                    dev->vendor, dev->device, dev->hdr_type, dev->class);
1631
1632         if (pci_early_dump)
1633                 early_dump_pci_device(dev);
1634
1635         /* Need to have dev->class ready */
1636         dev->cfg_size = pci_cfg_space_size(dev);
1637
1638         /* Need to have dev->cfg_size ready */
1639         set_pcie_thunderbolt(dev);
1640
1641         /* "Unknown power state" */
1642         dev->current_state = PCI_UNKNOWN;
1643
1644         /* Early fixups, before probing the BARs */
1645         pci_fixup_device(pci_fixup_early, dev);
1646
1647         /* Device class may be changed after fixup */
1648         class = dev->class >> 8;
1649
1650         if (dev->non_compliant_bars) {
1651                 pci_read_config_word(dev, PCI_COMMAND, &cmd);
1652                 if (cmd & (PCI_COMMAND_IO | PCI_COMMAND_MEMORY)) {
1653                         pci_info(dev, "device has non-compliant BARs; disabling IO/MEM decoding\n");
1654                         cmd &= ~PCI_COMMAND_IO;
1655                         cmd &= ~PCI_COMMAND_MEMORY;
1656                         pci_write_config_word(dev, PCI_COMMAND, cmd);
1657                 }
1658         }
1659
1660         dev->broken_intx_masking = pci_intx_mask_broken(dev);
1661
1662         switch (dev->hdr_type) {                    /* header type */
1663         case PCI_HEADER_TYPE_NORMAL:                /* standard header */
1664                 if (class == PCI_CLASS_BRIDGE_PCI)
1665                         goto bad;
1666                 pci_read_irq(dev);
1667                 pci_read_bases(dev, 6, PCI_ROM_ADDRESS);
1668
1669                 pci_subsystem_ids(dev, &dev->subsystem_vendor, &dev->subsystem_device);
1670
1671                 /*
1672                  * Do the ugly legacy mode stuff here rather than broken chip
1673                  * quirk code. Legacy mode ATA controllers have fixed
1674                  * addresses. These are not always echoed in BAR0-3, and
1675                  * BAR0-3 in a few cases contain junk!
1676                  */
1677                 if (class == PCI_CLASS_STORAGE_IDE) {
1678                         u8 progif;
1679                         pci_read_config_byte(dev, PCI_CLASS_PROG, &progif);
1680                         if ((progif & 1) == 0) {
1681                                 region.start = 0x1F0;
1682                                 region.end = 0x1F7;
1683                                 res = &dev->resource[0];
1684                                 res->flags = LEGACY_IO_RESOURCE;
1685                                 pcibios_bus_to_resource(dev->bus, res, &region);
1686                                 pci_info(dev, "legacy IDE quirk: reg 0x10: %pR\n",
1687                                          res);
1688                                 region.start = 0x3F6;
1689                                 region.end = 0x3F6;
1690                                 res = &dev->resource[1];
1691                                 res->flags = LEGACY_IO_RESOURCE;
1692                                 pcibios_bus_to_resource(dev->bus, res, &region);
1693                                 pci_info(dev, "legacy IDE quirk: reg 0x14: %pR\n",
1694                                          res);
1695                         }
1696                         if ((progif & 4) == 0) {
1697                                 region.start = 0x170;
1698                                 region.end = 0x177;
1699                                 res = &dev->resource[2];
1700                                 res->flags = LEGACY_IO_RESOURCE;
1701                                 pcibios_bus_to_resource(dev->bus, res, &region);
1702                                 pci_info(dev, "legacy IDE quirk: reg 0x18: %pR\n",
1703                                          res);
1704                                 region.start = 0x376;
1705                                 region.end = 0x376;
1706                                 res = &dev->resource[3];
1707                                 res->flags = LEGACY_IO_RESOURCE;
1708                                 pcibios_bus_to_resource(dev->bus, res, &region);
1709                                 pci_info(dev, "legacy IDE quirk: reg 0x1c: %pR\n",
1710                                          res);
1711                         }
1712                 }
1713                 break;
1714
1715         case PCI_HEADER_TYPE_BRIDGE:                /* bridge header */
1716                 if (class != PCI_CLASS_BRIDGE_PCI)
1717                         goto bad;
1718
1719                 /*
1720                  * The PCI-to-PCI bridge spec requires that subtractive
1721                  * decoding (i.e. transparent) bridge must have programming
1722                  * interface code of 0x01.
1723                  */
1724                 pci_read_irq(dev);
1725                 dev->transparent = ((dev->class & 0xff) == 1);
1726                 pci_read_bases(dev, 2, PCI_ROM_ADDRESS1);
1727                 set_pcie_hotplug_bridge(dev);
1728                 pos = pci_find_capability(dev, PCI_CAP_ID_SSVID);
1729                 if (pos) {
1730                         pci_read_config_word(dev, pos + PCI_SSVID_VENDOR_ID, &dev->subsystem_vendor);
1731                         pci_read_config_word(dev, pos + PCI_SSVID_DEVICE_ID, &dev->subsystem_device);
1732                 }
1733                 break;
1734
1735         case PCI_HEADER_TYPE_CARDBUS:               /* CardBus bridge header */
1736                 if (class != PCI_CLASS_BRIDGE_CARDBUS)
1737                         goto bad;
1738                 pci_read_irq(dev);
1739                 pci_read_bases(dev, 1, 0);
1740                 pci_read_config_word(dev, PCI_CB_SUBSYSTEM_VENDOR_ID, &dev->subsystem_vendor);
1741                 pci_read_config_word(dev, PCI_CB_SUBSYSTEM_ID, &dev->subsystem_device);
1742                 break;
1743
1744         default:                                    /* unknown header */
1745                 pci_err(dev, "unknown header type %02x, ignoring device\n",
1746                         dev->hdr_type);
1747                 return -EIO;
1748
1749         bad:
1750                 pci_err(dev, "ignoring class %#08x (doesn't match header type %02x)\n",
1751                         dev->class, dev->hdr_type);
1752                 dev->class = PCI_CLASS_NOT_DEFINED << 8;
1753         }
1754
1755         /* We found a fine healthy device, go go go... */
1756         return 0;
1757 }
1758
1759 static void pci_configure_mps(struct pci_dev *dev)
1760 {
1761         struct pci_dev *bridge = pci_upstream_bridge(dev);
1762         int mps, mpss, p_mps, rc;
1763
1764         if (!pci_is_pcie(dev) || !bridge || !pci_is_pcie(bridge))
1765                 return;
1766
1767         /* MPS and MRRS fields are of type 'RsvdP' for VFs, short-circuit out */
1768         if (dev->is_virtfn)
1769                 return;
1770
1771         mps = pcie_get_mps(dev);
1772         p_mps = pcie_get_mps(bridge);
1773
1774         if (mps == p_mps)
1775                 return;
1776
1777         if (pcie_bus_config == PCIE_BUS_TUNE_OFF) {
1778                 pci_warn(dev, "Max Payload Size %d, but upstream %s set to %d; if necessary, use \"pci=pcie_bus_safe\" and report a bug\n",
1779                          mps, pci_name(bridge), p_mps);
1780                 return;
1781         }
1782
1783         /*
1784          * Fancier MPS configuration is done later by
1785          * pcie_bus_configure_settings()
1786          */
1787         if (pcie_bus_config != PCIE_BUS_DEFAULT)
1788                 return;
1789
1790         mpss = 128 << dev->pcie_mpss;
1791         if (mpss < p_mps && pci_pcie_type(bridge) == PCI_EXP_TYPE_ROOT_PORT) {
1792                 pcie_set_mps(bridge, mpss);
1793                 pci_info(dev, "Upstream bridge's Max Payload Size set to %d (was %d, max %d)\n",
1794                          mpss, p_mps, 128 << bridge->pcie_mpss);
1795                 p_mps = pcie_get_mps(bridge);
1796         }
1797
1798         rc = pcie_set_mps(dev, p_mps);
1799         if (rc) {
1800                 pci_warn(dev, "can't set Max Payload Size to %d; if necessary, use \"pci=pcie_bus_safe\" and report a bug\n",
1801                          p_mps);
1802                 return;
1803         }
1804
1805         pci_info(dev, "Max Payload Size set to %d (was %d, max %d)\n",
1806                  p_mps, mps, mpss);
1807 }
1808
1809 static struct hpp_type0 pci_default_type0 = {
1810         .revision = 1,
1811         .cache_line_size = 8,
1812         .latency_timer = 0x40,
1813         .enable_serr = 0,
1814         .enable_perr = 0,
1815 };
1816
1817 static void program_hpp_type0(struct pci_dev *dev, struct hpp_type0 *hpp)
1818 {
1819         u16 pci_cmd, pci_bctl;
1820
1821         if (!hpp)
1822                 hpp = &pci_default_type0;
1823
1824         if (hpp->revision > 1) {
1825                 pci_warn(dev, "PCI settings rev %d not supported; using defaults\n",
1826                          hpp->revision);
1827                 hpp = &pci_default_type0;
1828         }
1829
1830         pci_write_config_byte(dev, PCI_CACHE_LINE_SIZE, hpp->cache_line_size);
1831         pci_write_config_byte(dev, PCI_LATENCY_TIMER, hpp->latency_timer);
1832         pci_read_config_word(dev, PCI_COMMAND, &pci_cmd);
1833         if (hpp->enable_serr)
1834                 pci_cmd |= PCI_COMMAND_SERR;
1835         if (hpp->enable_perr)
1836                 pci_cmd |= PCI_COMMAND_PARITY;
1837         pci_write_config_word(dev, PCI_COMMAND, pci_cmd);
1838
1839         /* Program bridge control value */
1840         if ((dev->class >> 8) == PCI_CLASS_BRIDGE_PCI) {
1841                 pci_write_config_byte(dev, PCI_SEC_LATENCY_TIMER,
1842                                       hpp->latency_timer);
1843                 pci_read_config_word(dev, PCI_BRIDGE_CONTROL, &pci_bctl);
1844                 if (hpp->enable_serr)
1845                         pci_bctl |= PCI_BRIDGE_CTL_SERR;
1846                 if (hpp->enable_perr)
1847                         pci_bctl |= PCI_BRIDGE_CTL_PARITY;
1848                 pci_write_config_word(dev, PCI_BRIDGE_CONTROL, pci_bctl);
1849         }
1850 }
1851
1852 static void program_hpp_type1(struct pci_dev *dev, struct hpp_type1 *hpp)
1853 {
1854         int pos;
1855
1856         if (!hpp)
1857                 return;
1858
1859         pos = pci_find_capability(dev, PCI_CAP_ID_PCIX);
1860         if (!pos)
1861                 return;
1862
1863         pci_warn(dev, "PCI-X settings not supported\n");
1864 }
1865
1866 static bool pcie_root_rcb_set(struct pci_dev *dev)
1867 {
1868         struct pci_dev *rp = pcie_find_root_port(dev);
1869         u16 lnkctl;
1870
1871         if (!rp)
1872                 return false;
1873
1874         pcie_capability_read_word(rp, PCI_EXP_LNKCTL, &lnkctl);
1875         if (lnkctl & PCI_EXP_LNKCTL_RCB)
1876                 return true;
1877
1878         return false;
1879 }
1880
1881 static void program_hpp_type2(struct pci_dev *dev, struct hpp_type2 *hpp)
1882 {
1883         int pos;
1884         u32 reg32;
1885
1886         if (!hpp)
1887                 return;
1888
1889         if (!pci_is_pcie(dev))
1890                 return;
1891
1892         if (hpp->revision > 1) {
1893                 pci_warn(dev, "PCIe settings rev %d not supported\n",
1894                          hpp->revision);
1895                 return;
1896         }
1897
1898         /*
1899          * Don't allow _HPX to change MPS or MRRS settings.  We manage
1900          * those to make sure they're consistent with the rest of the
1901          * platform.
1902          */
1903         hpp->pci_exp_devctl_and |= PCI_EXP_DEVCTL_PAYLOAD |
1904                                     PCI_EXP_DEVCTL_READRQ;
1905         hpp->pci_exp_devctl_or &= ~(PCI_EXP_DEVCTL_PAYLOAD |
1906                                     PCI_EXP_DEVCTL_READRQ);
1907
1908         /* Initialize Device Control Register */
1909         pcie_capability_clear_and_set_word(dev, PCI_EXP_DEVCTL,
1910                         ~hpp->pci_exp_devctl_and, hpp->pci_exp_devctl_or);
1911
1912         /* Initialize Link Control Register */
1913         if (pcie_cap_has_lnkctl(dev)) {
1914
1915                 /*
1916                  * If the Root Port supports Read Completion Boundary of
1917                  * 128, set RCB to 128.  Otherwise, clear it.
1918                  */
1919                 hpp->pci_exp_lnkctl_and |= PCI_EXP_LNKCTL_RCB;
1920                 hpp->pci_exp_lnkctl_or &= ~PCI_EXP_LNKCTL_RCB;
1921                 if (pcie_root_rcb_set(dev))
1922                         hpp->pci_exp_lnkctl_or |= PCI_EXP_LNKCTL_RCB;
1923
1924                 pcie_capability_clear_and_set_word(dev, PCI_EXP_LNKCTL,
1925                         ~hpp->pci_exp_lnkctl_and, hpp->pci_exp_lnkctl_or);
1926         }
1927
1928         /* Find Advanced Error Reporting Enhanced Capability */
1929         pos = pci_find_ext_capability(dev, PCI_EXT_CAP_ID_ERR);
1930         if (!pos)
1931                 return;
1932
1933         /* Initialize Uncorrectable Error Mask Register */
1934         pci_read_config_dword(dev, pos + PCI_ERR_UNCOR_MASK, &reg32);
1935         reg32 = (reg32 & hpp->unc_err_mask_and) | hpp->unc_err_mask_or;
1936         pci_write_config_dword(dev, pos + PCI_ERR_UNCOR_MASK, reg32);
1937
1938         /* Initialize Uncorrectable Error Severity Register */
1939         pci_read_config_dword(dev, pos + PCI_ERR_UNCOR_SEVER, &reg32);
1940         reg32 = (reg32 & hpp->unc_err_sever_and) | hpp->unc_err_sever_or;
1941         pci_write_config_dword(dev, pos + PCI_ERR_UNCOR_SEVER, reg32);
1942
1943         /* Initialize Correctable Error Mask Register */
1944         pci_read_config_dword(dev, pos + PCI_ERR_COR_MASK, &reg32);
1945         reg32 = (reg32 & hpp->cor_err_mask_and) | hpp->cor_err_mask_or;
1946         pci_write_config_dword(dev, pos + PCI_ERR_COR_MASK, reg32);
1947
1948         /* Initialize Advanced Error Capabilities and Control Register */
1949         pci_read_config_dword(dev, pos + PCI_ERR_CAP, &reg32);
1950         reg32 = (reg32 & hpp->adv_err_cap_and) | hpp->adv_err_cap_or;
1951
1952         /* Don't enable ECRC generation or checking if unsupported */
1953         if (!(reg32 & PCI_ERR_CAP_ECRC_GENC))
1954                 reg32 &= ~PCI_ERR_CAP_ECRC_GENE;
1955         if (!(reg32 & PCI_ERR_CAP_ECRC_CHKC))
1956                 reg32 &= ~PCI_ERR_CAP_ECRC_CHKE;
1957         pci_write_config_dword(dev, pos + PCI_ERR_CAP, reg32);
1958
1959         /*
1960          * FIXME: The following two registers are not supported yet.
1961          *
1962          *   o Secondary Uncorrectable Error Severity Register
1963          *   o Secondary Uncorrectable Error Mask Register
1964          */
1965 }
1966
1967 int pci_configure_extended_tags(struct pci_dev *dev, void *ign)
1968 {
1969         struct pci_host_bridge *host;
1970         u32 cap;
1971         u16 ctl;
1972         int ret;
1973
1974         if (!pci_is_pcie(dev))
1975                 return 0;
1976
1977         ret = pcie_capability_read_dword(dev, PCI_EXP_DEVCAP, &cap);
1978         if (ret)
1979                 return 0;
1980
1981         if (!(cap & PCI_EXP_DEVCAP_EXT_TAG))
1982                 return 0;
1983
1984         ret = pcie_capability_read_word(dev, PCI_EXP_DEVCTL, &ctl);
1985         if (ret)
1986                 return 0;
1987
1988         host = pci_find_host_bridge(dev->bus);
1989         if (!host)
1990                 return 0;
1991
1992         /*
1993          * If some device in the hierarchy doesn't handle Extended Tags
1994          * correctly, make sure they're disabled.
1995          */
1996         if (host->no_ext_tags) {
1997                 if (ctl & PCI_EXP_DEVCTL_EXT_TAG) {
1998                         pci_info(dev, "disabling Extended Tags\n");
1999                         pcie_capability_clear_word(dev, PCI_EXP_DEVCTL,
2000                                                    PCI_EXP_DEVCTL_EXT_TAG);
2001                 }
2002                 return 0;
2003         }
2004
2005         if (!(ctl & PCI_EXP_DEVCTL_EXT_TAG)) {
2006                 pci_info(dev, "enabling Extended Tags\n");
2007                 pcie_capability_set_word(dev, PCI_EXP_DEVCTL,
2008                                          PCI_EXP_DEVCTL_EXT_TAG);
2009         }
2010         return 0;
2011 }
2012
2013 /**
2014  * pcie_relaxed_ordering_enabled - Probe for PCIe relaxed ordering enable
2015  * @dev: PCI device to query
2016  *
2017  * Returns true if the device has enabled relaxed ordering attribute.
2018  */
2019 bool pcie_relaxed_ordering_enabled(struct pci_dev *dev)
2020 {
2021         u16 v;
2022
2023         pcie_capability_read_word(dev, PCI_EXP_DEVCTL, &v);
2024
2025         return !!(v & PCI_EXP_DEVCTL_RELAX_EN);
2026 }
2027 EXPORT_SYMBOL(pcie_relaxed_ordering_enabled);
2028
2029 static void pci_configure_relaxed_ordering(struct pci_dev *dev)
2030 {
2031         struct pci_dev *root;
2032
2033         /* PCI_EXP_DEVICE_RELAX_EN is RsvdP in VFs */
2034         if (dev->is_virtfn)
2035                 return;
2036
2037         if (!pcie_relaxed_ordering_enabled(dev))
2038                 return;
2039
2040         /*
2041          * For now, we only deal with Relaxed Ordering issues with Root
2042          * Ports. Peer-to-Peer DMA is another can of worms.
2043          */
2044         root = pci_find_pcie_root_port(dev);
2045         if (!root)
2046                 return;
2047
2048         if (root->dev_flags & PCI_DEV_FLAGS_NO_RELAXED_ORDERING) {
2049                 pcie_capability_clear_word(dev, PCI_EXP_DEVCTL,
2050                                            PCI_EXP_DEVCTL_RELAX_EN);
2051                 pci_info(dev, "Relaxed Ordering disabled because the Root Port didn't support it\n");
2052         }
2053 }
2054
2055 static void pci_configure_ltr(struct pci_dev *dev)
2056 {
2057 #ifdef CONFIG_PCIEASPM
2058         struct pci_host_bridge *host = pci_find_host_bridge(dev->bus);
2059         u32 cap;
2060         struct pci_dev *bridge;
2061
2062         if (!host->native_ltr)
2063                 return;
2064
2065         if (!pci_is_pcie(dev))
2066                 return;
2067
2068         pcie_capability_read_dword(dev, PCI_EXP_DEVCAP2, &cap);
2069         if (!(cap & PCI_EXP_DEVCAP2_LTR))
2070                 return;
2071
2072         /*
2073          * Software must not enable LTR in an Endpoint unless the Root
2074          * Complex and all intermediate Switches indicate support for LTR.
2075          * PCIe r3.1, sec 6.18.
2076          */
2077         if (pci_pcie_type(dev) == PCI_EXP_TYPE_ROOT_PORT)
2078                 dev->ltr_path = 1;
2079         else {
2080                 bridge = pci_upstream_bridge(dev);
2081                 if (bridge && bridge->ltr_path)
2082                         dev->ltr_path = 1;
2083         }
2084
2085         if (dev->ltr_path)
2086                 pcie_capability_set_word(dev, PCI_EXP_DEVCTL2,
2087                                          PCI_EXP_DEVCTL2_LTR_EN);
2088 #endif
2089 }
2090
2091 static void pci_configure_eetlp_prefix(struct pci_dev *dev)
2092 {
2093 #ifdef CONFIG_PCI_PASID
2094         struct pci_dev *bridge;
2095         int pcie_type;
2096         u32 cap;
2097
2098         if (!pci_is_pcie(dev))
2099                 return;
2100
2101         pcie_capability_read_dword(dev, PCI_EXP_DEVCAP2, &cap);
2102         if (!(cap & PCI_EXP_DEVCAP2_EE_PREFIX))
2103                 return;
2104
2105         pcie_type = pci_pcie_type(dev);
2106         if (pcie_type == PCI_EXP_TYPE_ROOT_PORT ||
2107             pcie_type == PCI_EXP_TYPE_RC_END)
2108                 dev->eetlp_prefix_path = 1;
2109         else {
2110                 bridge = pci_upstream_bridge(dev);
2111                 if (bridge && bridge->eetlp_prefix_path)
2112                         dev->eetlp_prefix_path = 1;
2113         }
2114 #endif
2115 }
2116
2117 static void pci_configure_device(struct pci_dev *dev)
2118 {
2119         struct hotplug_params hpp;
2120         int ret;
2121
2122         pci_configure_mps(dev);
2123         pci_configure_extended_tags(dev, NULL);
2124         pci_configure_relaxed_ordering(dev);
2125         pci_configure_ltr(dev);
2126         pci_configure_eetlp_prefix(dev);
2127
2128         memset(&hpp, 0, sizeof(hpp));
2129         ret = pci_get_hp_params(dev, &hpp);
2130         if (ret)
2131                 return;
2132
2133         program_hpp_type2(dev, hpp.t2);
2134         program_hpp_type1(dev, hpp.t1);
2135         program_hpp_type0(dev, hpp.t0);
2136 }
2137
2138 static void pci_release_capabilities(struct pci_dev *dev)
2139 {
2140         pci_aer_exit(dev);
2141         pci_vpd_release(dev);
2142         pci_iov_release(dev);
2143         pci_free_cap_save_buffers(dev);
2144 }
2145
2146 /**
2147  * pci_release_dev - Free a PCI device structure when all users of it are
2148  *                   finished
2149  * @dev: device that's been disconnected
2150  *
2151  * Will be called only by the device core when all users of this PCI device are
2152  * done.
2153  */
2154 static void pci_release_dev(struct device *dev)
2155 {
2156         struct pci_dev *pci_dev;
2157
2158         pci_dev = to_pci_dev(dev);
2159         pci_release_capabilities(pci_dev);
2160         pci_release_of_node(pci_dev);
2161         pcibios_release_device(pci_dev);
2162         pci_bus_put(pci_dev->bus);
2163         kfree(pci_dev->driver_override);
2164         bitmap_free(pci_dev->dma_alias_mask);
2165         kfree(pci_dev);
2166 }
2167
2168 struct pci_dev *pci_alloc_dev(struct pci_bus *bus)
2169 {
2170         struct pci_dev *dev;
2171
2172         dev = kzalloc(sizeof(struct pci_dev), GFP_KERNEL);
2173         if (!dev)
2174                 return NULL;
2175
2176         INIT_LIST_HEAD(&dev->bus_list);
2177         dev->dev.type = &pci_dev_type;
2178         dev->bus = pci_bus_get(bus);
2179
2180         return dev;
2181 }
2182 EXPORT_SYMBOL(pci_alloc_dev);
2183
2184 static bool pci_bus_crs_vendor_id(u32 l)
2185 {
2186         return (l & 0xffff) == 0x0001;
2187 }
2188
2189 static bool pci_bus_wait_crs(struct pci_bus *bus, int devfn, u32 *l,
2190                              int timeout)
2191 {
2192         int delay = 1;
2193
2194         if (!pci_bus_crs_vendor_id(*l))
2195                 return true;    /* not a CRS completion */
2196
2197         if (!timeout)
2198                 return false;   /* CRS, but caller doesn't want to wait */
2199
2200         /*
2201          * We got the reserved Vendor ID that indicates a completion with
2202          * Configuration Request Retry Status (CRS).  Retry until we get a
2203          * valid Vendor ID or we time out.
2204          */
2205         while (pci_bus_crs_vendor_id(*l)) {
2206                 if (delay > timeout) {
2207                         pr_warn("pci %04x:%02x:%02x.%d: not ready after %dms; giving up\n",
2208                                 pci_domain_nr(bus), bus->number,
2209                                 PCI_SLOT(devfn), PCI_FUNC(devfn), delay - 1);
2210
2211                         return false;
2212                 }
2213                 if (delay >= 1000)
2214                         pr_info("pci %04x:%02x:%02x.%d: not ready after %dms; waiting\n",
2215                                 pci_domain_nr(bus), bus->number,
2216                                 PCI_SLOT(devfn), PCI_FUNC(devfn), delay - 1);
2217
2218                 msleep(delay);
2219                 delay *= 2;
2220
2221                 if (pci_bus_read_config_dword(bus, devfn, PCI_VENDOR_ID, l))
2222                         return false;
2223         }
2224
2225         if (delay >= 1000)
2226                 pr_info("pci %04x:%02x:%02x.%d: ready after %dms\n",
2227                         pci_domain_nr(bus), bus->number,
2228                         PCI_SLOT(devfn), PCI_FUNC(devfn), delay - 1);
2229
2230         return true;
2231 }
2232
2233 bool pci_bus_generic_read_dev_vendor_id(struct pci_bus *bus, int devfn, u32 *l,
2234                                         int timeout)
2235 {
2236         if (pci_bus_read_config_dword(bus, devfn, PCI_VENDOR_ID, l))
2237                 return false;
2238
2239         /* Some broken boards return 0 or ~0 if a slot is empty: */
2240         if (*l == 0xffffffff || *l == 0x00000000 ||
2241             *l == 0x0000ffff || *l == 0xffff0000)
2242                 return false;
2243
2244         if (pci_bus_crs_vendor_id(*l))
2245                 return pci_bus_wait_crs(bus, devfn, l, timeout);
2246
2247         return true;
2248 }
2249
2250 bool pci_bus_read_dev_vendor_id(struct pci_bus *bus, int devfn, u32 *l,
2251                                 int timeout)
2252 {
2253 #ifdef CONFIG_PCI_QUIRKS
2254         struct pci_dev *bridge = bus->self;
2255
2256         /*
2257          * Certain IDT switches have an issue where they improperly trigger
2258          * ACS Source Validation errors on completions for config reads.
2259          */
2260         if (bridge && bridge->vendor == PCI_VENDOR_ID_IDT &&
2261             bridge->device == 0x80b5)
2262                 return pci_idt_bus_quirk(bus, devfn, l, timeout);
2263 #endif
2264
2265         return pci_bus_generic_read_dev_vendor_id(bus, devfn, l, timeout);
2266 }
2267 EXPORT_SYMBOL(pci_bus_read_dev_vendor_id);
2268
2269 /*
2270  * Read the config data for a PCI device, sanity-check it,
2271  * and fill in the dev structure.
2272  */
2273 static struct pci_dev *pci_scan_device(struct pci_bus *bus, int devfn)
2274 {
2275         struct pci_dev *dev;
2276         u32 l;
2277
2278         if (!pci_bus_read_dev_vendor_id(bus, devfn, &l, 60*1000))
2279                 return NULL;
2280
2281         dev = pci_alloc_dev(bus);
2282         if (!dev)
2283                 return NULL;
2284
2285         dev->devfn = devfn;
2286         dev->vendor = l & 0xffff;
2287         dev->device = (l >> 16) & 0xffff;
2288
2289         pci_set_of_node(dev);
2290
2291         if (pci_setup_device(dev)) {
2292                 pci_bus_put(dev->bus);
2293                 kfree(dev);
2294                 return NULL;
2295         }
2296
2297         return dev;
2298 }
2299
2300 static void pcie_report_downtraining(struct pci_dev *dev)
2301 {
2302         if (!pci_is_pcie(dev))
2303                 return;
2304
2305         /* Look from the device up to avoid downstream ports with no devices */
2306         if ((pci_pcie_type(dev) != PCI_EXP_TYPE_ENDPOINT) &&
2307             (pci_pcie_type(dev) != PCI_EXP_TYPE_LEG_END) &&
2308             (pci_pcie_type(dev) != PCI_EXP_TYPE_UPSTREAM))
2309                 return;
2310
2311         /* Multi-function PCIe devices share the same link/status */
2312         if (PCI_FUNC(dev->devfn) != 0 || dev->is_virtfn)
2313                 return;
2314
2315         /* Print link status only if the device is constrained by the fabric */
2316         __pcie_print_link_status(dev, false);
2317 }
2318
2319 static void pci_init_capabilities(struct pci_dev *dev)
2320 {
2321         /* Enhanced Allocation */
2322         pci_ea_init(dev);
2323
2324         /* Setup MSI caps & disable MSI/MSI-X interrupts */
2325         pci_msi_setup_pci_dev(dev);
2326
2327         /* Buffers for saving PCIe and PCI-X capabilities */
2328         pci_allocate_cap_save_buffers(dev);
2329
2330         /* Power Management */
2331         pci_pm_init(dev);
2332
2333         /* Vital Product Data */
2334         pci_vpd_init(dev);
2335
2336         /* Alternative Routing-ID Forwarding */
2337         pci_configure_ari(dev);
2338
2339         /* Single Root I/O Virtualization */
2340         pci_iov_init(dev);
2341
2342         /* Address Translation Services */
2343         pci_ats_init(dev);
2344
2345         /* Enable ACS P2P upstream forwarding */
2346         pci_enable_acs(dev);
2347
2348         /* Precision Time Measurement */
2349         pci_ptm_init(dev);
2350
2351         /* Advanced Error Reporting */
2352         pci_aer_init(dev);
2353
2354         pcie_report_downtraining(dev);
2355
2356         if (pci_probe_reset_function(dev) == 0)
2357                 dev->reset_fn = 1;
2358 }
2359
2360 /*
2361  * This is the equivalent of pci_host_bridge_msi_domain() that acts on
2362  * devices. Firmware interfaces that can select the MSI domain on a
2363  * per-device basis should be called from here.
2364  */
2365 static struct irq_domain *pci_dev_msi_domain(struct pci_dev *dev)
2366 {
2367         struct irq_domain *d;
2368
2369         /*
2370          * If a domain has been set through the pcibios_add_device()
2371          * callback, then this is the one (platform code knows best).
2372          */
2373         d = dev_get_msi_domain(&dev->dev);
2374         if (d)
2375                 return d;
2376
2377         /*
2378          * Let's see if we have a firmware interface able to provide
2379          * the domain.
2380          */
2381         d = pci_msi_get_device_domain(dev);
2382         if (d)
2383                 return d;
2384
2385         return NULL;
2386 }
2387
2388 static void pci_set_msi_domain(struct pci_dev *dev)
2389 {
2390         struct irq_domain *d;
2391
2392         /*
2393          * If the platform or firmware interfaces cannot supply a
2394          * device-specific MSI domain, then inherit the default domain
2395          * from the host bridge itself.
2396          */
2397         d = pci_dev_msi_domain(dev);
2398         if (!d)
2399                 d = dev_get_msi_domain(&dev->bus->dev);
2400
2401         dev_set_msi_domain(&dev->dev, d);
2402 }
2403
2404 void pci_device_add(struct pci_dev *dev, struct pci_bus *bus)
2405 {
2406         int ret;
2407
2408         pci_configure_device(dev);
2409
2410         device_initialize(&dev->dev);
2411         dev->dev.release = pci_release_dev;
2412
2413         set_dev_node(&dev->dev, pcibus_to_node(bus));
2414         dev->dev.dma_mask = &dev->dma_mask;
2415         dev->dev.dma_parms = &dev->dma_parms;
2416         dev->dev.coherent_dma_mask = 0xffffffffull;
2417
2418         dma_set_max_seg_size(&dev->dev, 65536);
2419         dma_set_seg_boundary(&dev->dev, 0xffffffff);
2420
2421         /* Fix up broken headers */
2422         pci_fixup_device(pci_fixup_header, dev);
2423
2424         /* Moved out from quirk header fixup code */
2425         pci_reassigndev_resource_alignment(dev);
2426
2427         /* Clear the state_saved flag */
2428         dev->state_saved = false;
2429
2430         /* Initialize various capabilities */
2431         pci_init_capabilities(dev);
2432
2433         /*
2434          * Add the device to our list of discovered devices
2435          * and the bus list for fixup functions, etc.
2436          */
2437         down_write(&pci_bus_sem);
2438         list_add_tail(&dev->bus_list, &bus->devices);
2439         up_write(&pci_bus_sem);
2440
2441         ret = pcibios_add_device(dev);
2442         WARN_ON(ret < 0);
2443
2444         /* Set up MSI IRQ domain */
2445         pci_set_msi_domain(dev);
2446
2447         /* Notifier could use PCI capabilities */
2448         dev->match_driver = false;
2449         ret = device_add(&dev->dev);
2450         WARN_ON(ret < 0);
2451 }
2452
2453 struct pci_dev *pci_scan_single_device(struct pci_bus *bus, int devfn)
2454 {
2455         struct pci_dev *dev;
2456
2457         dev = pci_get_slot(bus, devfn);
2458         if (dev) {
2459                 pci_dev_put(dev);
2460                 return dev;
2461         }
2462
2463         dev = pci_scan_device(bus, devfn);
2464         if (!dev)
2465                 return NULL;
2466
2467         pci_device_add(dev, bus);
2468
2469         return dev;
2470 }
2471 EXPORT_SYMBOL(pci_scan_single_device);
2472
2473 static unsigned next_fn(struct pci_bus *bus, struct pci_dev *dev, unsigned fn)
2474 {
2475         int pos;
2476         u16 cap = 0;
2477         unsigned next_fn;
2478
2479         if (pci_ari_enabled(bus)) {
2480                 if (!dev)
2481                         return 0;
2482                 pos = pci_find_ext_capability(dev, PCI_EXT_CAP_ID_ARI);
2483                 if (!pos)
2484                         return 0;
2485
2486                 pci_read_config_word(dev, pos + PCI_ARI_CAP, &cap);
2487                 next_fn = PCI_ARI_CAP_NFN(cap);
2488                 if (next_fn <= fn)
2489                         return 0;       /* protect against malformed list */
2490
2491                 return next_fn;
2492         }
2493
2494         /* dev may be NULL for non-contiguous multifunction devices */
2495         if (!dev || dev->multifunction)
2496                 return (fn + 1) % 8;
2497
2498         return 0;
2499 }
2500
2501 static int only_one_child(struct pci_bus *bus)
2502 {
2503         struct pci_dev *bridge = bus->self;
2504
2505         /*
2506          * Systems with unusual topologies set PCI_SCAN_ALL_PCIE_DEVS so
2507          * we scan for all possible devices, not just Device 0.
2508          */
2509         if (pci_has_flag(PCI_SCAN_ALL_PCIE_DEVS))
2510                 return 0;
2511
2512         /*
2513          * A PCIe Downstream Port normally leads to a Link with only Device
2514          * 0 on it (PCIe spec r3.1, sec 7.3.1).  As an optimization, scan
2515          * only for Device 0 in that situation.
2516          *
2517          * Checking has_secondary_link is a hack to identify Downstream
2518          * Ports because sometimes Switches are configured such that the
2519          * PCIe Port Type labels are backwards.
2520          */
2521         if (bridge && pci_is_pcie(bridge) && bridge->has_secondary_link)
2522                 return 1;
2523
2524         return 0;
2525 }
2526
2527 /**
2528  * pci_scan_slot - Scan a PCI slot on a bus for devices
2529  * @bus: PCI bus to scan
2530  * @devfn: slot number to scan (must have zero function)
2531  *
2532  * Scan a PCI slot on the specified PCI bus for devices, adding
2533  * discovered devices to the @bus->devices list.  New devices
2534  * will not have is_added set.
2535  *
2536  * Returns the number of new devices found.
2537  */
2538 int pci_scan_slot(struct pci_bus *bus, int devfn)
2539 {
2540         unsigned fn, nr = 0;
2541         struct pci_dev *dev;
2542
2543         if (only_one_child(bus) && (devfn > 0))
2544                 return 0; /* Already scanned the entire slot */
2545
2546         dev = pci_scan_single_device(bus, devfn);
2547         if (!dev)
2548                 return 0;
2549         if (!pci_dev_is_added(dev))
2550                 nr++;
2551
2552         for (fn = next_fn(bus, dev, 0); fn > 0; fn = next_fn(bus, dev, fn)) {
2553                 dev = pci_scan_single_device(bus, devfn + fn);
2554                 if (dev) {
2555                         if (!pci_dev_is_added(dev))
2556                                 nr++;
2557                         dev->multifunction = 1;
2558                 }
2559         }
2560
2561         /* Only one slot has PCIe device */
2562         if (bus->self && nr)
2563                 pcie_aspm_init_link_state(bus->self);
2564
2565         return nr;
2566 }
2567 EXPORT_SYMBOL(pci_scan_slot);
2568
2569 static int pcie_find_smpss(struct pci_dev *dev, void *data)
2570 {
2571         u8 *smpss = data;
2572
2573         if (!pci_is_pcie(dev))
2574                 return 0;
2575
2576         /*
2577          * We don't have a way to change MPS settings on devices that have
2578          * drivers attached.  A hot-added device might support only the minimum
2579          * MPS setting (MPS=128).  Therefore, if the fabric contains a bridge
2580          * where devices may be hot-added, we limit the fabric MPS to 128 so
2581          * hot-added devices will work correctly.
2582          *
2583          * However, if we hot-add a device to a slot directly below a Root
2584          * Port, it's impossible for there to be other existing devices below
2585          * the port.  We don't limit the MPS in this case because we can
2586          * reconfigure MPS on both the Root Port and the hot-added device,
2587          * and there are no other devices involved.
2588          *
2589          * Note that this PCIE_BUS_SAFE path assumes no peer-to-peer DMA.
2590          */
2591         if (dev->is_hotplug_bridge &&
2592             pci_pcie_type(dev) != PCI_EXP_TYPE_ROOT_PORT)
2593                 *smpss = 0;
2594
2595         if (*smpss > dev->pcie_mpss)
2596                 *smpss = dev->pcie_mpss;
2597
2598         return 0;
2599 }
2600
2601 static void pcie_write_mps(struct pci_dev *dev, int mps)
2602 {
2603         int rc;
2604
2605         if (pcie_bus_config == PCIE_BUS_PERFORMANCE) {
2606                 mps = 128 << dev->pcie_mpss;
2607
2608                 if (pci_pcie_type(dev) != PCI_EXP_TYPE_ROOT_PORT &&
2609                     dev->bus->self)
2610
2611                         /*
2612                          * For "Performance", the assumption is made that
2613                          * downstream communication will never be larger than
2614                          * the MRRS.  So, the MPS only needs to be configured
2615                          * for the upstream communication.  This being the case,
2616                          * walk from the top down and set the MPS of the child
2617                          * to that of the parent bus.
2618                          *
2619                          * Configure the device MPS with the smaller of the
2620                          * device MPSS or the bridge MPS (which is assumed to be
2621                          * properly configured at this point to the largest
2622                          * allowable MPS based on its parent bus).
2623                          */
2624                         mps = min(mps, pcie_get_mps(dev->bus->self));
2625         }
2626
2627         rc = pcie_set_mps(dev, mps);
2628         if (rc)
2629                 pci_err(dev, "Failed attempting to set the MPS\n");
2630 }
2631
2632 static void pcie_write_mrrs(struct pci_dev *dev)
2633 {
2634         int rc, mrrs;
2635
2636         /*
2637          * In the "safe" case, do not configure the MRRS.  There appear to be
2638          * issues with setting MRRS to 0 on a number of devices.
2639          */
2640         if (pcie_bus_config != PCIE_BUS_PERFORMANCE)
2641                 return;
2642
2643         /*
2644          * For max performance, the MRRS must be set to the largest supported
2645          * value.  However, it cannot be configured larger than the MPS the
2646          * device or the bus can support.  This should already be properly
2647          * configured by a prior call to pcie_write_mps().
2648          */
2649         mrrs = pcie_get_mps(dev);
2650
2651         /*
2652          * MRRS is a R/W register.  Invalid values can be written, but a
2653          * subsequent read will verify if the value is acceptable or not.
2654          * If the MRRS value provided is not acceptable (e.g., too large),
2655          * shrink the value until it is acceptable to the HW.
2656          */
2657         while (mrrs != pcie_get_readrq(dev) && mrrs >= 128) {
2658                 rc = pcie_set_readrq(dev, mrrs);
2659                 if (!rc)
2660                         break;
2661
2662                 pci_warn(dev, "Failed attempting to set the MRRS\n");
2663                 mrrs /= 2;
2664         }
2665
2666         if (mrrs < 128)
2667                 pci_err(dev, "MRRS was unable to be configured with a safe value.  If problems are experienced, try running with pci=pcie_bus_safe\n");
2668 }
2669
2670 static int pcie_bus_configure_set(struct pci_dev *dev, void *data)
2671 {
2672         int mps, orig_mps;
2673
2674         if (!pci_is_pcie(dev))
2675                 return 0;
2676
2677         if (pcie_bus_config == PCIE_BUS_TUNE_OFF ||
2678             pcie_bus_config == PCIE_BUS_DEFAULT)
2679                 return 0;
2680
2681         mps = 128 << *(u8 *)data;
2682         orig_mps = pcie_get_mps(dev);
2683
2684         pcie_write_mps(dev, mps);
2685         pcie_write_mrrs(dev);
2686
2687         pci_info(dev, "Max Payload Size set to %4d/%4d (was %4d), Max Read Rq %4d\n",
2688                  pcie_get_mps(dev), 128 << dev->pcie_mpss,
2689                  orig_mps, pcie_get_readrq(dev));
2690
2691         return 0;
2692 }
2693
2694 /*
2695  * pcie_bus_configure_settings() requires that pci_walk_bus work in a top-down,
2696  * parents then children fashion.  If this changes, then this code will not
2697  * work as designed.
2698  */
2699 void pcie_bus_configure_settings(struct pci_bus *bus)
2700 {
2701         u8 smpss = 0;
2702
2703         if (!bus->self)
2704                 return;
2705
2706         if (!pci_is_pcie(bus->self))
2707                 return;
2708
2709         /*
2710          * FIXME - Peer to peer DMA is possible, though the endpoint would need
2711          * to be aware of the MPS of the destination.  To work around this,
2712          * simply force the MPS of the entire system to the smallest possible.
2713          */
2714         if (pcie_bus_config == PCIE_BUS_PEER2PEER)
2715                 smpss = 0;
2716
2717         if (pcie_bus_config == PCIE_BUS_SAFE) {
2718                 smpss = bus->self->pcie_mpss;
2719
2720                 pcie_find_smpss(bus->self, &smpss);
2721                 pci_walk_bus(bus, pcie_find_smpss, &smpss);
2722         }
2723
2724         pcie_bus_configure_set(bus->self, &smpss);
2725         pci_walk_bus(bus, pcie_bus_configure_set, &smpss);
2726 }
2727 EXPORT_SYMBOL_GPL(pcie_bus_configure_settings);
2728
2729 /*
2730  * Called after each bus is probed, but before its children are examined.  This
2731  * is marked as __weak because multiple architectures define it.
2732  */
2733 void __weak pcibios_fixup_bus(struct pci_bus *bus)
2734 {
2735        /* nothing to do, expected to be removed in the future */
2736 }
2737
2738 /**
2739  * pci_scan_child_bus_extend() - Scan devices below a bus
2740  * @bus: Bus to scan for devices
2741  * @available_buses: Total number of buses available (%0 does not try to
2742  *                   extend beyond the minimal)
2743  *
2744  * Scans devices below @bus including subordinate buses. Returns new
2745  * subordinate number including all the found devices. Passing
2746  * @available_buses causes the remaining bus space to be distributed
2747  * equally between hotplug-capable bridges to allow future extension of the
2748  * hierarchy.
2749  */
2750 static unsigned int pci_scan_child_bus_extend(struct pci_bus *bus,
2751                                               unsigned int available_buses)
2752 {
2753         unsigned int used_buses, normal_bridges = 0, hotplug_bridges = 0;
2754         unsigned int start = bus->busn_res.start;
2755         unsigned int devfn, fn, cmax, max = start;
2756         struct pci_dev *dev;
2757         int nr_devs;
2758
2759         dev_dbg(&bus->dev, "scanning bus\n");
2760
2761         /* Go find them, Rover! */
2762         for (devfn = 0; devfn < 256; devfn += 8) {
2763                 nr_devs = pci_scan_slot(bus, devfn);
2764
2765                 /*
2766                  * The Jailhouse hypervisor may pass individual functions of a
2767                  * multi-function device to a guest without passing function 0.
2768                  * Look for them as well.
2769                  */
2770                 if (jailhouse_paravirt() && nr_devs == 0) {
2771                         for (fn = 1; fn < 8; fn++) {
2772                                 dev = pci_scan_single_device(bus, devfn + fn);
2773                                 if (dev)
2774                                         dev->multifunction = 1;
2775                         }
2776                 }
2777         }
2778
2779         /* Reserve buses for SR-IOV capability */
2780         used_buses = pci_iov_bus_range(bus);
2781         max += used_buses;
2782
2783         /*
2784          * After performing arch-dependent fixup of the bus, look behind
2785          * all PCI-to-PCI bridges on this bus.
2786          */
2787         if (!bus->is_added) {
2788                 dev_dbg(&bus->dev, "fixups for bus\n");
2789                 pcibios_fixup_bus(bus);
2790                 bus->is_added = 1;
2791         }
2792
2793         /*
2794          * Calculate how many hotplug bridges and normal bridges there
2795          * are on this bus. We will distribute the additional available
2796          * buses between hotplug bridges.
2797          */
2798         for_each_pci_bridge(dev, bus) {
2799                 if (dev->is_hotplug_bridge)
2800                         hotplug_bridges++;
2801                 else
2802                         normal_bridges++;
2803         }
2804
2805         /*
2806          * Scan bridges that are already configured. We don't touch them
2807          * unless they are misconfigured (which will be done in the second
2808          * scan below).
2809          */
2810         for_each_pci_bridge(dev, bus) {
2811                 cmax = max;
2812                 max = pci_scan_bridge_extend(bus, dev, max, 0, 0);
2813
2814                 /*
2815                  * Reserve one bus for each bridge now to avoid extending
2816                  * hotplug bridges too much during the second scan below.
2817                  */
2818                 used_buses++;
2819                 if (cmax - max > 1)
2820                         used_buses += cmax - max - 1;
2821         }
2822
2823         /* Scan bridges that need to be reconfigured */
2824         for_each_pci_bridge(dev, bus) {
2825                 unsigned int buses = 0;
2826
2827                 if (!hotplug_bridges && normal_bridges == 1) {
2828
2829                         /*
2830                          * There is only one bridge on the bus (upstream
2831                          * port) so it gets all available buses which it
2832                          * can then distribute to the possible hotplug
2833                          * bridges below.
2834                          */
2835                         buses = available_buses;
2836                 } else if (dev->is_hotplug_bridge) {
2837
2838                         /*
2839                          * Distribute the extra buses between hotplug
2840                          * bridges if any.
2841                          */
2842                         buses = available_buses / hotplug_bridges;
2843                         buses = min(buses, available_buses - used_buses + 1);
2844                 }
2845
2846                 cmax = max;
2847                 max = pci_scan_bridge_extend(bus, dev, cmax, buses, 1);
2848                 /* One bus is already accounted so don't add it again */
2849                 if (max - cmax > 1)
2850                         used_buses += max - cmax - 1;
2851         }
2852
2853         /*
2854          * Make sure a hotplug bridge has at least the minimum requested
2855          * number of buses but allow it to grow up to the maximum available
2856          * bus number of there is room.
2857          */
2858         if (bus->self && bus->self->is_hotplug_bridge) {
2859                 used_buses = max_t(unsigned int, available_buses,
2860                                    pci_hotplug_bus_size - 1);
2861                 if (max - start < used_buses) {
2862                         max = start + used_buses;
2863
2864                         /* Do not allocate more buses than we have room left */
2865                         if (max > bus->busn_res.end)
2866                                 max = bus->busn_res.end;
2867
2868                         dev_dbg(&bus->dev, "%pR extended by %#02x\n",
2869                                 &bus->busn_res, max - start);
2870                 }
2871         }
2872
2873         /*
2874          * We've scanned the bus and so we know all about what's on
2875          * the other side of any bridges that may be on this bus plus
2876          * any devices.
2877          *
2878          * Return how far we've got finding sub-buses.
2879          */
2880         dev_dbg(&bus->dev, "bus scan returning with max=%02x\n", max);
2881         return max;
2882 }
2883
2884 /**
2885  * pci_scan_child_bus() - Scan devices below a bus
2886  * @bus: Bus to scan for devices
2887  *
2888  * Scans devices below @bus including subordinate buses. Returns new
2889  * subordinate number including all the found devices.
2890  */
2891 unsigned int pci_scan_child_bus(struct pci_bus *bus)
2892 {
2893         return pci_scan_child_bus_extend(bus, 0);
2894 }
2895 EXPORT_SYMBOL_GPL(pci_scan_child_bus);
2896
2897 /**
2898  * pcibios_root_bridge_prepare - Platform-specific host bridge setup
2899  * @bridge: Host bridge to set up
2900  *
2901  * Default empty implementation.  Replace with an architecture-specific setup
2902  * routine, if necessary.
2903  */
2904 int __weak pcibios_root_bridge_prepare(struct pci_host_bridge *bridge)
2905 {
2906         return 0;
2907 }
2908
2909 void __weak pcibios_add_bus(struct pci_bus *bus)
2910 {
2911 }
2912
2913 void __weak pcibios_remove_bus(struct pci_bus *bus)
2914 {
2915 }
2916
2917 struct pci_bus *pci_create_root_bus(struct device *parent, int bus,
2918                 struct pci_ops *ops, void *sysdata, struct list_head *resources)
2919 {
2920         int error;
2921         struct pci_host_bridge *bridge;
2922
2923         bridge = pci_alloc_host_bridge(0);
2924         if (!bridge)
2925                 return NULL;
2926
2927         bridge->dev.parent = parent;
2928
2929         list_splice_init(resources, &bridge->windows);
2930         bridge->sysdata = sysdata;
2931         bridge->busnr = bus;
2932         bridge->ops = ops;
2933
2934         error = pci_register_host_bridge(bridge);
2935         if (error < 0)
2936                 goto err_out;
2937
2938         return bridge->bus;
2939
2940 err_out:
2941         kfree(bridge);
2942         return NULL;
2943 }
2944 EXPORT_SYMBOL_GPL(pci_create_root_bus);
2945
2946 int pci_host_probe(struct pci_host_bridge *bridge)
2947 {
2948         struct pci_bus *bus, *child;
2949         int ret;
2950
2951         ret = pci_scan_root_bus_bridge(bridge);
2952         if (ret < 0) {
2953                 dev_err(bridge->dev.parent, "Scanning root bridge failed");
2954                 return ret;
2955         }
2956
2957         bus = bridge->bus;
2958
2959         /*
2960          * We insert PCI resources into the iomem_resource and
2961          * ioport_resource trees in either pci_bus_claim_resources()
2962          * or pci_bus_assign_resources().
2963          */
2964         if (pci_has_flag(PCI_PROBE_ONLY)) {
2965                 pci_bus_claim_resources(bus);
2966         } else {
2967                 pci_bus_size_bridges(bus);
2968                 pci_bus_assign_resources(bus);
2969
2970                 list_for_each_entry(child, &bus->children, node)
2971                         pcie_bus_configure_settings(child);
2972         }
2973
2974         pci_bus_add_devices(bus);
2975         return 0;
2976 }
2977 EXPORT_SYMBOL_GPL(pci_host_probe);
2978
2979 int pci_bus_insert_busn_res(struct pci_bus *b, int bus, int bus_max)
2980 {
2981         struct resource *res = &b->busn_res;
2982         struct resource *parent_res, *conflict;
2983
2984         res->start = bus;
2985         res->end = bus_max;
2986         res->flags = IORESOURCE_BUS;
2987
2988         if (!pci_is_root_bus(b))
2989                 parent_res = &b->parent->busn_res;
2990         else {
2991                 parent_res = get_pci_domain_busn_res(pci_domain_nr(b));
2992                 res->flags |= IORESOURCE_PCI_FIXED;
2993         }
2994
2995         conflict = request_resource_conflict(parent_res, res);
2996
2997         if (conflict)
2998                 dev_printk(KERN_DEBUG, &b->dev,
2999                            "busn_res: can not insert %pR under %s%pR (conflicts with %s %pR)\n",
3000                             res, pci_is_root_bus(b) ? "domain " : "",
3001                             parent_res, conflict->name, conflict);
3002
3003         return conflict == NULL;
3004 }
3005
3006 int pci_bus_update_busn_res_end(struct pci_bus *b, int bus_max)
3007 {
3008         struct resource *res = &b->busn_res;
3009         struct resource old_res = *res;
3010         resource_size_t size;
3011         int ret;
3012
3013         if (res->start > bus_max)
3014                 return -EINVAL;
3015
3016         size = bus_max - res->start + 1;
3017         ret = adjust_resource(res, res->start, size);
3018         dev_printk(KERN_DEBUG, &b->dev,
3019                         "busn_res: %pR end %s updated to %02x\n",
3020                         &old_res, ret ? "can not be" : "is", bus_max);
3021
3022         if (!ret && !res->parent)
3023                 pci_bus_insert_busn_res(b, res->start, res->end);
3024
3025         return ret;
3026 }
3027
3028 void pci_bus_release_busn_res(struct pci_bus *b)
3029 {
3030         struct resource *res = &b->busn_res;
3031         int ret;
3032
3033         if (!res->flags || !res->parent)
3034                 return;
3035
3036         ret = release_resource(res);
3037         dev_printk(KERN_DEBUG, &b->dev,
3038                         "busn_res: %pR %s released\n",
3039                         res, ret ? "can not be" : "is");
3040 }
3041
3042 int pci_scan_root_bus_bridge(struct pci_host_bridge *bridge)
3043 {
3044         struct resource_entry *window;
3045         bool found = false;
3046         struct pci_bus *b;
3047         int max, bus, ret;
3048
3049         if (!bridge)
3050                 return -EINVAL;
3051
3052         resource_list_for_each_entry(window, &bridge->windows)
3053                 if (window->res->flags & IORESOURCE_BUS) {
3054                         found = true;
3055                         break;
3056                 }
3057
3058         ret = pci_register_host_bridge(bridge);
3059         if (ret < 0)
3060                 return ret;
3061
3062         b = bridge->bus;
3063         bus = bridge->busnr;
3064
3065         if (!found) {
3066                 dev_info(&b->dev,
3067                  "No busn resource found for root bus, will use [bus %02x-ff]\n",
3068                         bus);
3069                 pci_bus_insert_busn_res(b, bus, 255);
3070         }
3071
3072         max = pci_scan_child_bus(b);
3073
3074         if (!found)
3075                 pci_bus_update_busn_res_end(b, max);
3076
3077         return 0;
3078 }
3079 EXPORT_SYMBOL(pci_scan_root_bus_bridge);
3080
3081 struct pci_bus *pci_scan_root_bus(struct device *parent, int bus,
3082                 struct pci_ops *ops, void *sysdata, struct list_head *resources)
3083 {
3084         struct resource_entry *window;
3085         bool found = false;
3086         struct pci_bus *b;
3087         int max;
3088
3089         resource_list_for_each_entry(window, resources)
3090                 if (window->res->flags & IORESOURCE_BUS) {
3091                         found = true;
3092                         break;
3093                 }
3094
3095         b = pci_create_root_bus(parent, bus, ops, sysdata, resources);
3096         if (!b)
3097                 return NULL;
3098
3099         if (!found) {
3100                 dev_info(&b->dev,
3101                  "No busn resource found for root bus, will use [bus %02x-ff]\n",
3102                         bus);
3103                 pci_bus_insert_busn_res(b, bus, 255);
3104         }
3105
3106         max = pci_scan_child_bus(b);
3107
3108         if (!found)
3109                 pci_bus_update_busn_res_end(b, max);
3110
3111         return b;
3112 }
3113 EXPORT_SYMBOL(pci_scan_root_bus);
3114
3115 struct pci_bus *pci_scan_bus(int bus, struct pci_ops *ops,
3116                                         void *sysdata)
3117 {
3118         LIST_HEAD(resources);
3119         struct pci_bus *b;
3120
3121         pci_add_resource(&resources, &ioport_resource);
3122         pci_add_resource(&resources, &iomem_resource);
3123         pci_add_resource(&resources, &busn_resource);
3124         b = pci_create_root_bus(NULL, bus, ops, sysdata, &resources);
3125         if (b) {
3126                 pci_scan_child_bus(b);
3127         } else {
3128                 pci_free_resource_list(&resources);
3129         }
3130         return b;
3131 }
3132 EXPORT_SYMBOL(pci_scan_bus);
3133
3134 /**
3135  * pci_rescan_bus_bridge_resize - Scan a PCI bus for devices
3136  * @bridge: PCI bridge for the bus to scan
3137  *
3138  * Scan a PCI bus and child buses for new devices, add them,
3139  * and enable them, resizing bridge mmio/io resource if necessary
3140  * and possible.  The caller must ensure the child devices are already
3141  * removed for resizing to occur.
3142  *
3143  * Returns the max number of subordinate bus discovered.
3144  */
3145 unsigned int pci_rescan_bus_bridge_resize(struct pci_dev *bridge)
3146 {
3147         unsigned int max;
3148         struct pci_bus *bus = bridge->subordinate;
3149
3150         max = pci_scan_child_bus(bus);
3151
3152         pci_assign_unassigned_bridge_resources(bridge);
3153
3154         pci_bus_add_devices(bus);
3155
3156         return max;
3157 }
3158
3159 /**
3160  * pci_rescan_bus - Scan a PCI bus for devices
3161  * @bus: PCI bus to scan
3162  *
3163  * Scan a PCI bus and child buses for new devices, add them,
3164  * and enable them.
3165  *
3166  * Returns the max number of subordinate bus discovered.
3167  */
3168 unsigned int pci_rescan_bus(struct pci_bus *bus)
3169 {
3170         unsigned int max;
3171
3172         max = pci_scan_child_bus(bus);
3173         pci_assign_unassigned_bus_resources(bus);
3174         pci_bus_add_devices(bus);
3175
3176         return max;
3177 }
3178 EXPORT_SYMBOL_GPL(pci_rescan_bus);
3179
3180 /*
3181  * pci_rescan_bus(), pci_rescan_bus_bridge_resize() and PCI device removal
3182  * routines should always be executed under this mutex.
3183  */
3184 static DEFINE_MUTEX(pci_rescan_remove_lock);
3185
3186 void pci_lock_rescan_remove(void)
3187 {
3188         mutex_lock(&pci_rescan_remove_lock);
3189 }
3190 EXPORT_SYMBOL_GPL(pci_lock_rescan_remove);
3191
3192 void pci_unlock_rescan_remove(void)
3193 {
3194         mutex_unlock(&pci_rescan_remove_lock);
3195 }
3196 EXPORT_SYMBOL_GPL(pci_unlock_rescan_remove);
3197
3198 static int __init pci_sort_bf_cmp(const struct device *d_a,
3199                                   const struct device *d_b)
3200 {
3201         const struct pci_dev *a = to_pci_dev(d_a);
3202         const struct pci_dev *b = to_pci_dev(d_b);
3203
3204         if      (pci_domain_nr(a->bus) < pci_domain_nr(b->bus)) return -1;
3205         else if (pci_domain_nr(a->bus) > pci_domain_nr(b->bus)) return  1;
3206
3207         if      (a->bus->number < b->bus->number) return -1;
3208         else if (a->bus->number > b->bus->number) return  1;
3209
3210         if      (a->devfn < b->devfn) return -1;
3211         else if (a->devfn > b->devfn) return  1;
3212
3213         return 0;
3214 }
3215
3216 void __init pci_sort_breadthfirst(void)
3217 {
3218         bus_sort_breadthfirst(&pci_bus_type, &pci_sort_bf_cmp);
3219 }
3220
3221 int pci_hp_add_bridge(struct pci_dev *dev)
3222 {
3223         struct pci_bus *parent = dev->bus;
3224         int busnr, start = parent->busn_res.start;
3225         unsigned int available_buses = 0;
3226         int end = parent->busn_res.end;
3227
3228         for (busnr = start; busnr <= end; busnr++) {
3229                 if (!pci_find_bus(pci_domain_nr(parent), busnr))
3230                         break;
3231         }
3232         if (busnr-- > end) {
3233                 pci_err(dev, "No bus number available for hot-added bridge\n");
3234                 return -1;
3235         }
3236
3237         /* Scan bridges that are already configured */
3238         busnr = pci_scan_bridge(parent, dev, busnr, 0);
3239
3240         /*
3241          * Distribute the available bus numbers between hotplug-capable
3242          * bridges to make extending the chain later possible.
3243          */
3244         available_buses = end - busnr;
3245
3246         /* Scan bridges that need to be reconfigured */
3247         pci_scan_bridge_extend(parent, dev, busnr, available_buses, 1);
3248
3249         if (!dev->subordinate)
3250                 return -1;
3251
3252         return 0;
3253 }
3254 EXPORT_SYMBOL_GPL(pci_hp_add_bridge);