drivers/pci/probe.c

   1 // SPDX-License-Identifier: GPL-2.0
   2 /*
   3  * PCI detection and setup code
   4  */
   5
   6 #include <linux/kernel.h>
   7 #include <linux/delay.h>
   8 #include <linux/init.h>
   9 #include <linux/pci.h>
  10 #include <linux/msi.h>
  11 #include <linux/of_device.h>
  12 #include <linux/of_pci.h>
  13 #include <linux/pci_hotplug.h>
  14 #include <linux/slab.h>
  15 #include <linux/module.h>
  16 #include <linux/cpumask.h>
  17 #include <linux/aer.h>
  18 #include <linux/acpi.h>
  19 #include <linux/hypervisor.h>
  20 #include <linux/irqdomain.h>
  21 #include <linux/pm_runtime.h>
  22 #include "pci.h"
  23
  24 #define CARDBUS_LATENCY_TIMER   176     /* secondary latency timer */
  25 #define CARDBUS_RESERVE_BUSNR   3
  26
  27 static struct resource busn_resource = {
  28         .name   = "PCI busn",
  29         .start  = 0,
  30         .end    = 255,
  31         .flags  = IORESOURCE_BUS,
  32 };
  33
  34 /* Ugh.  Need to stop exporting this to modules. */
  35 LIST_HEAD(pci_root_buses);
  36 EXPORT_SYMBOL(pci_root_buses);
  37
  38 static LIST_HEAD(pci_domain_busn_res_list);
  39
  40 struct pci_domain_busn_res {
  41         struct list_head list;
  42         struct resource res;
  43         int domain_nr;
  44 };
  45
  46 static struct resource *get_pci_domain_busn_res(int domain_nr)
  47 {
  48         struct pci_domain_busn_res *r;
  49
  50         list_for_each_entry(r, &pci_domain_busn_res_list, list)
  51                 if (r->domain_nr == domain_nr)
  52                         return &r->res;
  53
  54         r = kzalloc(sizeof(*r), GFP_KERNEL);
  55         if (!r)
  56                 return NULL;
  57
  58         r->domain_nr = domain_nr;
  59         r->res.start = 0;
  60         r->res.end = 0xff;
  61         r->res.flags = IORESOURCE_BUS | IORESOURCE_PCI_FIXED;
  62
  63         list_add_tail(&r->list, &pci_domain_busn_res_list);
  64
  65         return &r->res;
  66 }
  67
  68 /*
  69  * Some device drivers need know if PCI is initiated.
  70  * Basically, we think PCI is not initiated when there
  71  * is no device to be found on the pci_bus_type.
  72  */
  73 int no_pci_devices(void)
  74 {
  75         struct device *dev;
  76         int no_devices;
  77
  78         dev = bus_find_next_device(&pci_bus_type, NULL);
  79         no_devices = (dev == NULL);
  80         put_device(dev);
  81         return no_devices;
  82 }
  83 EXPORT_SYMBOL(no_pci_devices);
  84
  85 /*
  86  * PCI Bus Class
  87  */
  88 static void release_pcibus_dev(struct device *dev)
  89 {
  90         struct pci_bus *pci_bus = to_pci_bus(dev);
  91
  92         put_device(pci_bus->bridge);
  93         pci_bus_remove_resources(pci_bus);
  94         pci_release_bus_of_node(pci_bus);
  95         kfree(pci_bus);
  96 }
  97
  98 static struct class pcibus_class = {
  99         .name           = "pci_bus",
 100         .dev_release    = &release_pcibus_dev,
 101         .dev_groups     = pcibus_groups,
 102 };
 103
 104 static int __init pcibus_class_init(void)
 105 {
 106         return class_register(&pcibus_class);
 107 }
 108 postcore_initcall(pcibus_class_init);
 109
 110 static u64 pci_size(u64 base, u64 maxbase, u64 mask)
 111 {
 112         u64 size = mask & maxbase;      /* Find the significant bits */
 113         if (!size)
 114                 return 0;
 115
 116         /*
 117          * Get the lowest of them to find the decode size, and from that
 118          * the extent.
 119          */
 120         size = size & ~(size-1);
 121
 122         /*
 123          * base == maxbase can be valid only if the BAR has already been
 124          * programmed with all 1s.
 125          */
 126         if (base == maxbase && ((base | (size - 1)) & mask) != mask)
 127                 return 0;
 128
 129         return size;
 130 }
 131
 132 static inline unsigned long decode_bar(struct pci_dev *dev, u32 bar)
 133 {
 134         u32 mem_type;
 135         unsigned long flags;
 136
 137         if ((bar & PCI_BASE_ADDRESS_SPACE) == PCI_BASE_ADDRESS_SPACE_IO) {
 138                 flags = bar & ~PCI_BASE_ADDRESS_IO_MASK;
 139                 flags |= IORESOURCE_IO;
 140                 return flags;
 141         }
 142
 143         flags = bar & ~PCI_BASE_ADDRESS_MEM_MASK;
 144         flags |= IORESOURCE_MEM;
 145         if (flags & PCI_BASE_ADDRESS_MEM_PREFETCH)
 146                 flags |= IORESOURCE_PREFETCH;
 147
 148         mem_type = bar & PCI_BASE_ADDRESS_MEM_TYPE_MASK;
 149         switch (mem_type) {
 150         case PCI_BASE_ADDRESS_MEM_TYPE_32:
 151                 break;
 152         case PCI_BASE_ADDRESS_MEM_TYPE_1M:
 153                 /* 1M mem BAR treated as 32-bit BAR */
 154                 break;
 155         case PCI_BASE_ADDRESS_MEM_TYPE_64:
 156                 flags |= IORESOURCE_MEM_64;
 157                 break;
 158         default:
 159                 /* mem unknown type treated as 32-bit BAR */
 160                 break;
 161         }
 162         return flags;
 163 }
 164
 165 #define PCI_COMMAND_DECODE_ENABLE       (PCI_COMMAND_MEMORY | PCI_COMMAND_IO)
 166
 167 /**
 168  * pci_read_base - Read a PCI BAR
 169  * @dev: the PCI device
 170  * @type: type of the BAR
 171  * @res: resource buffer to be filled in
 172  * @pos: BAR position in the config space
 173  *
 174  * Returns 1 if the BAR is 64-bit, or 0 if 32-bit.
 175  */
 176 int __pci_read_base(struct pci_dev *dev, enum pci_bar_type type,
 177                     struct resource *res, unsigned int pos)
 178 {
 179         u32 l = 0, sz = 0, mask;
 180         u64 l64, sz64, mask64;
 181         u16 orig_cmd;
 182         struct pci_bus_region region, inverted_region;
 183
 184         mask = type ? PCI_ROM_ADDRESS_MASK : ~0;
 185
 186         /* No printks while decoding is disabled! */
 187         if (!dev->mmio_always_on) {
 188                 pci_read_config_word(dev, PCI_COMMAND, &orig_cmd);
 189                 if (orig_cmd & PCI_COMMAND_DECODE_ENABLE) {
 190                         pci_write_config_word(dev, PCI_COMMAND,
 191                                 orig_cmd & ~PCI_COMMAND_DECODE_ENABLE);
 192                 }
 193         }
 194
 195         res->name = pci_name(dev);
 196
 197         pci_read_config_dword(dev, pos, &l);
 198         pci_write_config_dword(dev, pos, l | mask);
 199         pci_read_config_dword(dev, pos, &sz);
 200         pci_write_config_dword(dev, pos, l);
 201
 202         /*
 203          * All bits set in sz means the device isn't working properly.
 204          * If the BAR isn't implemented, all bits must be 0.  If it's a
 205          * memory BAR or a ROM, bit 0 must be clear; if it's an io BAR, bit
 206          * 1 must be clear.
 207          */
 208         if (sz == 0xffffffff)
 209                 sz = 0;
 210
 211         /*
 212          * I don't know how l can have all bits set.  Copied from old code.
 213          * Maybe it fixes a bug on some ancient platform.
 214          */
 215         if (l == 0xffffffff)
 216                 l = 0;
 217
 218         if (type == pci_bar_unknown) {
 219                 res->flags = decode_bar(dev, l);
 220                 res->flags |= IORESOURCE_SIZEALIGN;
 221                 if (res->flags & IORESOURCE_IO) {
 222                         l64 = l & PCI_BASE_ADDRESS_IO_MASK;
 223                         sz64 = sz & PCI_BASE_ADDRESS_IO_MASK;
 224                         mask64 = PCI_BASE_ADDRESS_IO_MASK & (u32)IO_SPACE_LIMIT;
 225                 } else {
 226                         l64 = l & PCI_BASE_ADDRESS_MEM_MASK;
 227                         sz64 = sz & PCI_BASE_ADDRESS_MEM_MASK;
 228                         mask64 = (u32)PCI_BASE_ADDRESS_MEM_MASK;
 229                 }
 230         } else {
 231                 if (l & PCI_ROM_ADDRESS_ENABLE)
 232                         res->flags |= IORESOURCE_ROM_ENABLE;
 233                 l64 = l & PCI_ROM_ADDRESS_MASK;
 234                 sz64 = sz & PCI_ROM_ADDRESS_MASK;
 235                 mask64 = PCI_ROM_ADDRESS_MASK;
 236         }
 237
 238         if (res->flags & IORESOURCE_MEM_64) {
 239                 pci_read_config_dword(dev, pos + 4, &l);
 240                 pci_write_config_dword(dev, pos + 4, ~0);
 241                 pci_read_config_dword(dev, pos + 4, &sz);
 242                 pci_write_config_dword(dev, pos + 4, l);
 243
 244                 l64 |= ((u64)l << 32);
 245                 sz64 |= ((u64)sz << 32);
 246                 mask64 |= ((u64)~0 << 32);
 247         }
 248
 249         if (!dev->mmio_always_on && (orig_cmd & PCI_COMMAND_DECODE_ENABLE))
 250                 pci_write_config_word(dev, PCI_COMMAND, orig_cmd);
 251
 252         if (!sz64)
 253                 goto fail;
 254
 255         sz64 = pci_size(l64, sz64, mask64);
 256         if (!sz64) {
 257                 pci_info(dev, FW_BUG "reg 0x%x: invalid BAR (can't size)\n",
 258                          pos);
 259                 goto fail;
 260         }
 261
 262         if (res->flags & IORESOURCE_MEM_64) {
 263                 if ((sizeof(pci_bus_addr_t) < 8 || sizeof(resource_size_t) < 8)
 264                     && sz64 > 0x100000000ULL) {
 265                         res->flags |= IORESOURCE_UNSET | IORESOURCE_DISABLED;
 266                         res->start = 0;
 267                         res->end = 0;
 268                         pci_err(dev, "reg 0x%x: can't handle BAR larger than 4GB (size %#010llx)\n",
 269                                 pos, (unsigned long long)sz64);
 270                         goto out;
 271                 }
 272
 273                 if ((sizeof(pci_bus_addr_t) < 8) && l) {
 274                         /* Above 32-bit boundary; try to reallocate */
 275                         res->flags |= IORESOURCE_UNSET;
 276                         res->start = 0;
 277                         res->end = sz64 - 1;
 278                         pci_info(dev, "reg 0x%x: can't handle BAR above 4GB (bus address %#010llx)\n",
 279                                  pos, (unsigned long long)l64);
 280                         goto out;
 281                 }
 282         }
 283
 284         region.start = l64;
 285         region.end = l64 + sz64 - 1;
 286
 287         pcibios_bus_to_resource(dev->bus, res, &region);
 288         pcibios_resource_to_bus(dev->bus, &inverted_region, res);
 289
 290         /*
 291          * If "A" is a BAR value (a bus address), "bus_to_resource(A)" is
 292          * the corresponding resource address (the physical address used by
 293          * the CPU.  Converting that resource address back to a bus address
 294          * should yield the original BAR value:
 295          *
 296          *     resource_to_bus(bus_to_resource(A)) == A
 297          *
 298          * If it doesn't, CPU accesses to "bus_to_resource(A)" will not
 299          * be claimed by the device.
 300          */
 301         if (inverted_region.start != region.start) {
 302                 res->flags |= IORESOURCE_UNSET;
 303                 res->start = 0;
 304                 res->end = region.end - region.start;
 305                 pci_info(dev, "reg 0x%x: initial BAR value %#010llx invalid\n",
 306                          pos, (unsigned long long)region.start);
 307         }
 308
 309         goto out;
 310
 311
 312 fail:
 313         res->flags = 0;
 314 out:
 315         if (res->flags)
 316                 pci_info(dev, "reg 0x%x: %pR\n", pos, res);
 317
 318         return (res->flags & IORESOURCE_MEM_64) ? 1 : 0;
 319 }
 320
 321 static void pci_read_bases(struct pci_dev *dev, unsigned int howmany, int rom)
 322 {
 323         unsigned int pos, reg;
 324
 325         if (dev->non_compliant_bars)
 326                 return;
 327
 328         /* Per PCIe r4.0, sec 9.3.4.1.11, the VF BARs are all RO Zero */
 329         if (dev->is_virtfn)
 330                 return;
 331
 332         for (pos = 0; pos < howmany; pos++) {
 333                 struct resource *res = &dev->resource[pos];
 334                 reg = PCI_BASE_ADDRESS_0 + (pos << 2);
 335                 pos += __pci_read_base(dev, pci_bar_unknown, res, reg);
 336         }
 337
 338         if (rom) {
 339                 struct resource *res = &dev->resource[PCI_ROM_RESOURCE];
 340                 dev->rom_base_reg = rom;
 341                 res->flags = IORESOURCE_MEM | IORESOURCE_PREFETCH |
 342                                 IORESOURCE_READONLY | IORESOURCE_SIZEALIGN;
 343                 __pci_read_base(dev, pci_bar_mem32, res, rom);
 344         }
 345 }
 346
 347 static void pci_read_bridge_windows(struct pci_dev *bridge)
 348 {
 349         u16 io;
 350         u32 pmem, tmp;
 351
 352         pci_read_config_word(bridge, PCI_IO_BASE, &io);
 353         if (!io) {
 354                 pci_write_config_word(bridge, PCI_IO_BASE, 0xe0f0);
 355                 pci_read_config_word(bridge, PCI_IO_BASE, &io);
 356                 pci_write_config_word(bridge, PCI_IO_BASE, 0x0);
 357         }
 358         if (io)
 359                 bridge->io_window = 1;
 360
 361         /*
 362          * DECchip 21050 pass 2 errata: the bridge may miss an address
 363          * disconnect boundary by one PCI data phase.  Workaround: do not
 364          * use prefetching on this device.
 365          */
 366         if (bridge->vendor == PCI_VENDOR_ID_DEC && bridge->device == 0x0001)
 367                 return;
 368
 369         pci_read_config_dword(bridge, PCI_PREF_MEMORY_BASE, &pmem);
 370         if (!pmem) {
 371                 pci_write_config_dword(bridge, PCI_PREF_MEMORY_BASE,
 372                                                0xffe0fff0);
 373                 pci_read_config_dword(bridge, PCI_PREF_MEMORY_BASE, &pmem);
 374                 pci_write_config_dword(bridge, PCI_PREF_MEMORY_BASE, 0x0);
 375         }
 376         if (!pmem)
 377                 return;
 378
 379         bridge->pref_window = 1;
 380
 381         if ((pmem & PCI_PREF_RANGE_TYPE_MASK) == PCI_PREF_RANGE_TYPE_64) {
 382
 383                 /*
 384                  * Bridge claims to have a 64-bit prefetchable memory
 385                  * window; verify that the upper bits are actually
 386                  * writable.
 387                  */
 388                 pci_read_config_dword(bridge, PCI_PREF_BASE_UPPER32, &pmem);
 389                 pci_write_config_dword(bridge, PCI_PREF_BASE_UPPER32,
 390                                        0xffffffff);
 391                 pci_read_config_dword(bridge, PCI_PREF_BASE_UPPER32, &tmp);
 392                 pci_write_config_dword(bridge, PCI_PREF_BASE_UPPER32, pmem);
 393                 if (tmp)
 394                         bridge->pref_64_window = 1;
 395         }
 396 }
 397
 398 static void pci_read_bridge_io(struct pci_bus *child)
 399 {
 400         struct pci_dev *dev = child->self;
 401         u8 io_base_lo, io_limit_lo;
 402         unsigned long io_mask, io_granularity, base, limit;
 403         struct pci_bus_region region;
 404         struct resource *res;
 405
 406         io_mask = PCI_IO_RANGE_MASK;
 407         io_granularity = 0x1000;
 408         if (dev->io_window_1k) {
 409                 /* Support 1K I/O space granularity */
 410                 io_mask = PCI_IO_1K_RANGE_MASK;
 411                 io_granularity = 0x400;
 412         }
 413
 414         res = child->resource[0];
 415         pci_read_config_byte(dev, PCI_IO_BASE, &io_base_lo);
 416         pci_read_config_byte(dev, PCI_IO_LIMIT, &io_limit_lo);
 417         base = (io_base_lo & io_mask) << 8;
 418         limit = (io_limit_lo & io_mask) << 8;
 419
 420         if ((io_base_lo & PCI_IO_RANGE_TYPE_MASK) == PCI_IO_RANGE_TYPE_32) {
 421                 u16 io_base_hi, io_limit_hi;
 422
 423                 pci_read_config_word(dev, PCI_IO_BASE_UPPER16, &io_base_hi);
 424                 pci_read_config_word(dev, PCI_IO_LIMIT_UPPER16, &io_limit_hi);
 425                 base |= ((unsigned long) io_base_hi << 16);
 426                 limit |= ((unsigned long) io_limit_hi << 16);
 427         }
 428
 429         if (base <= limit) {
 430                 res->flags = (io_base_lo & PCI_IO_RANGE_TYPE_MASK) | IORESOURCE_IO;
 431                 region.start = base;
 432                 region.end = limit + io_granularity - 1;
 433                 pcibios_bus_to_resource(dev->bus, res, &region);
 434                 pci_info(dev, "  bridge window %pR\n", res);
 435         }
 436 }
 437
 438 static void pci_read_bridge_mmio(struct pci_bus *child)
 439 {
 440         struct pci_dev *dev = child->self;
 441         u16 mem_base_lo, mem_limit_lo;
 442         unsigned long base, limit;
 443         struct pci_bus_region region;
 444         struct resource *res;
 445
 446         res = child->resource[1];
 447         pci_read_config_word(dev, PCI_MEMORY_BASE, &mem_base_lo);
 448         pci_read_config_word(dev, PCI_MEMORY_LIMIT, &mem_limit_lo);
 449         base = ((unsigned long) mem_base_lo & PCI_MEMORY_RANGE_MASK) << 16;
 450         limit = ((unsigned long) mem_limit_lo & PCI_MEMORY_RANGE_MASK) << 16;
 451         if (base <= limit) {
 452                 res->flags = (mem_base_lo & PCI_MEMORY_RANGE_TYPE_MASK) | IORESOURCE_MEM;
 453                 region.start = base;
 454                 region.end = limit + 0xfffff;
 455                 pcibios_bus_to_resource(dev->bus, res, &region);
 456                 pci_info(dev, "  bridge window %pR\n", res);
 457         }
 458 }
 459
 460 static void pci_read_bridge_mmio_pref(struct pci_bus *child)
 461 {
 462         struct pci_dev *dev = child->self;
 463         u16 mem_base_lo, mem_limit_lo;
 464         u64 base64, limit64;
 465         pci_bus_addr_t base, limit;
 466         struct pci_bus_region region;
 467         struct resource *res;
 468
 469         res = child->resource[2];
 470         pci_read_config_word(dev, PCI_PREF_MEMORY_BASE, &mem_base_lo);
 471         pci_read_config_word(dev, PCI_PREF_MEMORY_LIMIT, &mem_limit_lo);
 472         base64 = (mem_base_lo & PCI_PREF_RANGE_MASK) << 16;
 473         limit64 = (mem_limit_lo & PCI_PREF_RANGE_MASK) << 16;
 474
 475         if ((mem_base_lo & PCI_PREF_RANGE_TYPE_MASK) == PCI_PREF_RANGE_TYPE_64) {
 476                 u32 mem_base_hi, mem_limit_hi;
 477
 478                 pci_read_config_dword(dev, PCI_PREF_BASE_UPPER32, &mem_base_hi);
 479                 pci_read_config_dword(dev, PCI_PREF_LIMIT_UPPER32, &mem_limit_hi);
 480
 481                 /*
 482                  * Some bridges set the base > limit by default, and some
 483                  * (broken) BIOSes do not initialize them.  If we find
 484                  * this, just assume they are not being used.
 485                  */
 486                 if (mem_base_hi <= mem_limit_hi) {
 487                         base64 |= (u64) mem_base_hi << 32;
 488                         limit64 |= (u64) mem_limit_hi << 32;
 489                 }
 490         }
 491
 492         base = (pci_bus_addr_t) base64;
 493         limit = (pci_bus_addr_t) limit64;
 494
 495         if (base != base64) {
 496                 pci_err(dev, "can't handle bridge window above 4GB (bus address %#010llx)\n",
 497                         (unsigned long long) base64);
 498                 return;
 499         }
 500
 501         if (base <= limit) {
 502                 res->flags = (mem_base_lo & PCI_PREF_RANGE_TYPE_MASK) |
 503                                          IORESOURCE_MEM | IORESOURCE_PREFETCH;
 504                 if (res->flags & PCI_PREF_RANGE_TYPE_64)
 505                         res->flags |= IORESOURCE_MEM_64;
 506                 region.start = base;
 507                 region.end = limit + 0xfffff;
 508                 pcibios_bus_to_resource(dev->bus, res, &region);
 509                 pci_info(dev, "  bridge window %pR\n", res);
 510         }
 511 }
 512
 513 void pci_read_bridge_bases(struct pci_bus *child)
 514 {
 515         struct pci_dev *dev = child->self;
 516         struct resource *res;
 517         int i;
 518
 519         if (pci_is_root_bus(child))     /* It's a host bus, nothing to read */
 520                 return;
 521
 522         pci_info(dev, "PCI bridge to %pR%s\n",
 523                  &child->busn_res,
 524                  dev->transparent ? " (subtractive decode)" : "");
 525
 526         pci_bus_remove_resources(child);
 527         for (i = 0; i < PCI_BRIDGE_RESOURCE_NUM; i++)
 528                 child->resource[i] = &dev->resource[PCI_BRIDGE_RESOURCES+i];
 529
 530         pci_read_bridge_io(child);
 531         pci_read_bridge_mmio(child);
 532         pci_read_bridge_mmio_pref(child);
 533
 534         if (dev->transparent) {
 535                 pci_bus_for_each_resource(child->parent, res, i) {
 536                         if (res && res->flags) {
 537                                 pci_bus_add_resource(child, res,
 538                                                      PCI_SUBTRACTIVE_DECODE);
 539                                 pci_info(dev, "  bridge window %pR (subtractive decode)\n",
 540                                            res);
 541                         }
 542                 }
 543         }
 544 }
 545
 546 static struct pci_bus *pci_alloc_bus(struct pci_bus *parent)
 547 {
 548         struct pci_bus *b;
 549
 550         b = kzalloc(sizeof(*b), GFP_KERNEL);
 551         if (!b)
 552                 return NULL;
 553
 554         INIT_LIST_HEAD(&b->node);
 555         INIT_LIST_HEAD(&b->children);
 556         INIT_LIST_HEAD(&b->devices);
 557         INIT_LIST_HEAD(&b->slots);
 558         INIT_LIST_HEAD(&b->resources);
 559         b->max_bus_speed = PCI_SPEED_UNKNOWN;
 560         b->cur_bus_speed = PCI_SPEED_UNKNOWN;
 561 #ifdef CONFIG_PCI_DOMAINS_GENERIC
 562         if (parent)
 563                 b->domain_nr = parent->domain_nr;
 564 #endif
 565         return b;
 566 }
 567
 568 static void pci_release_host_bridge_dev(struct device *dev)
 569 {
 570         struct pci_host_bridge *bridge = to_pci_host_bridge(dev);
 571
 572         if (bridge->release_fn)
 573                 bridge->release_fn(bridge);
 574
 575         pci_free_resource_list(&bridge->windows);
 576         pci_free_resource_list(&bridge->dma_ranges);
 577         kfree(bridge);
 578 }
 579
 580 static void pci_init_host_bridge(struct pci_host_bridge *bridge)
 581 {
 582         INIT_LIST_HEAD(&bridge->windows);
 583         INIT_LIST_HEAD(&bridge->dma_ranges);
 584
 585         /*
 586          * We assume we can manage these PCIe features.  Some systems may
 587          * reserve these for use by the platform itself, e.g., an ACPI BIOS
 588          * may implement its own AER handling and use _OSC to prevent the
 589          * OS from interfering.
 590          */
 591         bridge->native_aer = 1;
 592         bridge->native_pcie_hotplug = 1;
 593         bridge->native_shpc_hotplug = 1;
 594         bridge->native_pme = 1;
 595         bridge->native_ltr = 1;
 596         bridge->native_dpc = 1;
 597
 598         device_initialize(&bridge->dev);
 599 }
 600
 601 struct pci_host_bridge *pci_alloc_host_bridge(size_t priv)
 602 {
 603         struct pci_host_bridge *bridge;
 604
 605         bridge = kzalloc(sizeof(*bridge) + priv, GFP_KERNEL);
 606         if (!bridge)
 607                 return NULL;
 608
 609         pci_init_host_bridge(bridge);
 610         bridge->dev.release = pci_release_host_bridge_dev;
 611
 612         return bridge;
 613 }
 614 EXPORT_SYMBOL(pci_alloc_host_bridge);
 615
 616 static void devm_pci_alloc_host_bridge_release(void *data)
 617 {
 618         pci_free_host_bridge(data);
 619 }
 620
 621 struct pci_host_bridge *devm_pci_alloc_host_bridge(struct device *dev,
 622                                                    size_t priv)
 623 {
 624         int ret;
 625         struct pci_host_bridge *bridge;
 626
 627         bridge = pci_alloc_host_bridge(priv);
 628         if (!bridge)
 629                 return NULL;
 630
 631         bridge->dev.parent = dev;
 632
 633         ret = devm_add_action_or_reset(dev, devm_pci_alloc_host_bridge_release,
 634                                        bridge);
 635         if (ret)
 636                 return NULL;
 637
 638         ret = devm_of_pci_bridge_init(dev, bridge);
 639         if (ret)
 640                 return NULL;
 641
 642         return bridge;
 643 }
 644 EXPORT_SYMBOL(devm_pci_alloc_host_bridge);
 645
 646 void pci_free_host_bridge(struct pci_host_bridge *bridge)
 647 {
 648         put_device(&bridge->dev);
 649 }
 650 EXPORT_SYMBOL(pci_free_host_bridge);
 651
 652 /* Indexed by PCI_X_SSTATUS_FREQ (secondary bus mode and frequency) */
 653 static const unsigned char pcix_bus_speed[] = {
 654         PCI_SPEED_UNKNOWN,              /* 0 */
 655         PCI_SPEED_66MHz_PCIX,           /* 1 */
 656         PCI_SPEED_100MHz_PCIX,          /* 2 */
 657         PCI_SPEED_133MHz_PCIX,          /* 3 */
 658         PCI_SPEED_UNKNOWN,              /* 4 */
 659         PCI_SPEED_66MHz_PCIX_ECC,       /* 5 */
 660         PCI_SPEED_100MHz_PCIX_ECC,      /* 6 */
 661         PCI_SPEED_133MHz_PCIX_ECC,      /* 7 */
 662         PCI_SPEED_UNKNOWN,              /* 8 */
 663         PCI_SPEED_66MHz_PCIX_266,       /* 9 */
 664         PCI_SPEED_100MHz_PCIX_266,      /* A */
 665         PCI_SPEED_133MHz_PCIX_266,      /* B */
 666         PCI_SPEED_UNKNOWN,              /* C */
 667         PCI_SPEED_66MHz_PCIX_533,       /* D */
 668         PCI_SPEED_100MHz_PCIX_533,      /* E */
 669         PCI_SPEED_133MHz_PCIX_533       /* F */
 670 };
 671
 672 /* Indexed by PCI_EXP_LNKCAP_SLS, PCI_EXP_LNKSTA_CLS */
 673 const unsigned char pcie_link_speed[] = {
 674         PCI_SPEED_UNKNOWN,              /* 0 */
 675         PCIE_SPEED_2_5GT,               /* 1 */
 676         PCIE_SPEED_5_0GT,               /* 2 */
 677         PCIE_SPEED_8_0GT,               /* 3 */
 678         PCIE_SPEED_16_0GT,              /* 4 */
 679         PCIE_SPEED_32_0GT,              /* 5 */
 680         PCIE_SPEED_64_0GT,              /* 6 */
 681         PCI_SPEED_UNKNOWN,              /* 7 */
 682         PCI_SPEED_UNKNOWN,              /* 8 */
 683         PCI_SPEED_UNKNOWN,              /* 9 */
 684         PCI_SPEED_UNKNOWN,              /* A */
 685         PCI_SPEED_UNKNOWN,              /* B */
 686         PCI_SPEED_UNKNOWN,              /* C */
 687         PCI_SPEED_UNKNOWN,              /* D */
 688         PCI_SPEED_UNKNOWN,              /* E */
 689         PCI_SPEED_UNKNOWN               /* F */
 690 };
 691 EXPORT_SYMBOL_GPL(pcie_link_speed);
 692
 693 const char *pci_speed_string(enum pci_bus_speed speed)
 694 {
 695         /* Indexed by the pci_bus_speed enum */
 696         static const char *speed_strings[] = {
 697             "33 MHz PCI",               /* 0x00 */
 698             "66 MHz PCI",               /* 0x01 */
 699             "66 MHz PCI-X",             /* 0x02 */
 700             "100 MHz PCI-X",            /* 0x03 */
 701             "133 MHz PCI-X",            /* 0x04 */
 702             NULL,                       /* 0x05 */
 703             NULL,                       /* 0x06 */
 704             NULL,                       /* 0x07 */
 705             NULL,                       /* 0x08 */
 706             "66 MHz PCI-X 266",         /* 0x09 */
 707             "100 MHz PCI-X 266",        /* 0x0a */
 708             "133 MHz PCI-X 266",        /* 0x0b */
 709             "Unknown AGP",              /* 0x0c */
 710             "1x AGP",                   /* 0x0d */
 711             "2x AGP",                   /* 0x0e */
 712             "4x AGP",                   /* 0x0f */
 713             "8x AGP",                   /* 0x10 */
 714             "66 MHz PCI-X 533",         /* 0x11 */
 715             "100 MHz PCI-X 533",        /* 0x12 */
 716             "133 MHz PCI-X 533",        /* 0x13 */
 717             "2.5 GT/s PCIe",            /* 0x14 */
 718             "5.0 GT/s PCIe",            /* 0x15 */
 719             "8.0 GT/s PCIe",            /* 0x16 */
 720             "16.0 GT/s PCIe",           /* 0x17 */
 721             "32.0 GT/s PCIe",           /* 0x18 */
 722             "64.0 GT/s PCIe",           /* 0x19 */
 723         };
 724
 725         if (speed < ARRAY_SIZE(speed_strings))
 726                 return speed_strings[speed];
 727         return "Unknown";
 728 }
 729 EXPORT_SYMBOL_GPL(pci_speed_string);
 730
 731 void pcie_update_link_speed(struct pci_bus *bus, u16 linksta)
 732 {
 733         bus->cur_bus_speed = pcie_link_speed[linksta & PCI_EXP_LNKSTA_CLS];
 734 }
 735 EXPORT_SYMBOL_GPL(pcie_update_link_speed);
 736
 737 static unsigned char agp_speeds[] = {
 738         AGP_UNKNOWN,
 739         AGP_1X,
 740         AGP_2X,
 741         AGP_4X,
 742         AGP_8X
 743 };
 744
 745 static enum pci_bus_speed agp_speed(int agp3, int agpstat)
 746 {
 747         int index = 0;
 748
 749         if (agpstat & 4)
 750                 index = 3;
 751         else if (agpstat & 2)
 752                 index = 2;
 753         else if (agpstat & 1)
 754                 index = 1;
 755         else
 756                 goto out;
 757
 758         if (agp3) {
 759                 index += 2;
 760                 if (index == 5)
 761                         index = 0;
 762         }
 763
 764  out:
 765         return agp_speeds[index];
 766 }
 767
 768 static void pci_set_bus_speed(struct pci_bus *bus)
 769 {
 770         struct pci_dev *bridge = bus->self;
 771         int pos;
 772
 773         pos = pci_find_capability(bridge, PCI_CAP_ID_AGP);
 774         if (!pos)
 775                 pos = pci_find_capability(bridge, PCI_CAP_ID_AGP3);
 776         if (pos) {
 777                 u32 agpstat, agpcmd;
 778
 779                 pci_read_config_dword(bridge, pos + PCI_AGP_STATUS, &agpstat);
 780                 bus->max_bus_speed = agp_speed(agpstat & 8, agpstat & 7);
 781
 782                 pci_read_config_dword(bridge, pos + PCI_AGP_COMMAND, &agpcmd);
 783                 bus->cur_bus_speed = agp_speed(agpstat & 8, agpcmd & 7);
 784         }
 785
 786         pos = pci_find_capability(bridge, PCI_CAP_ID_PCIX);
 787         if (pos) {
 788                 u16 status;
 789                 enum pci_bus_speed max;
 790
 791                 pci_read_config_word(bridge, pos + PCI_X_BRIDGE_SSTATUS,
 792                                      &status);
 793
 794                 if (status & PCI_X_SSTATUS_533MHZ) {
 795                         max = PCI_SPEED_133MHz_PCIX_533;
 796                 } else if (status & PCI_X_SSTATUS_266MHZ) {
 797                         max = PCI_SPEED_133MHz_PCIX_266;
 798                 } else if (status & PCI_X_SSTATUS_133MHZ) {
 799                         if ((status & PCI_X_SSTATUS_VERS) == PCI_X_SSTATUS_V2)
 800                                 max = PCI_SPEED_133MHz_PCIX_ECC;
 801                         else
 802                                 max = PCI_SPEED_133MHz_PCIX;
 803                 } else {
 804                         max = PCI_SPEED_66MHz_PCIX;
 805                 }
 806
 807                 bus->max_bus_speed = max;
 808                 bus->cur_bus_speed = pcix_bus_speed[
 809                         (status & PCI_X_SSTATUS_FREQ) >> 6];
 810
 811                 return;
 812         }
 813
 814         if (pci_is_pcie(bridge)) {
 815                 u32 linkcap;
 816                 u16 linksta;
 817
 818                 pcie_capability_read_dword(bridge, PCI_EXP_LNKCAP, &linkcap);
 819                 bus->max_bus_speed = pcie_link_speed[linkcap & PCI_EXP_LNKCAP_SLS];
 820                 bridge->link_active_reporting = !!(linkcap & PCI_EXP_LNKCAP_DLLLARC);
 821
 822                 pcie_capability_read_word(bridge, PCI_EXP_LNKSTA, &linksta);
 823                 pcie_update_link_speed(bus, linksta);
 824         }
 825 }
 826
 827 static struct irq_domain *pci_host_bridge_msi_domain(struct pci_bus *bus)
 828 {
 829         struct irq_domain *d;
 830
 831         /*
 832          * Any firmware interface that can resolve the msi_domain
 833          * should be called from here.
 834          */
 835         d = pci_host_bridge_of_msi_domain(bus);
 836         if (!d)
 837                 d = pci_host_bridge_acpi_msi_domain(bus);
 838
 839 #ifdef CONFIG_PCI_MSI_IRQ_DOMAIN
 840         /*
 841          * If no IRQ domain was found via the OF tree, try looking it up
 842          * directly through the fwnode_handle.
 843          */
 844         if (!d) {
 845                 struct fwnode_handle *fwnode = pci_root_bus_fwnode(bus);
 846
 847                 if (fwnode)
 848                         d = irq_find_matching_fwnode(fwnode,
 849                                                      DOMAIN_BUS_PCI_MSI);
 850         }
 851 #endif
 852
 853         return d;
 854 }
 855
 856 static void pci_set_bus_msi_domain(struct pci_bus *bus)
 857 {
 858         struct irq_domain *d;
 859         struct pci_bus *b;
 860
 861         /*
 862          * The bus can be a root bus, a subordinate bus, or a virtual bus
 863          * created by an SR-IOV device.  Walk up to the first bridge device
 864          * found or derive the domain from the host bridge.
 865          */
 866         for (b = bus, d = NULL; !d && !pci_is_root_bus(b); b = b->parent) {
 867                 if (b->self)
 868                         d = dev_get_msi_domain(&b->self->dev);
 869         }
 870
 871         if (!d)
 872                 d = pci_host_bridge_msi_domain(b);
 873
 874         dev_set_msi_domain(&bus->dev, d);
 875 }
 876
 877 static int pci_register_host_bridge(struct pci_host_bridge *bridge)
 878 {
 879         struct device *parent = bridge->dev.parent;
 880         struct resource_entry *window, *n;
 881         struct pci_bus *bus, *b;
 882         resource_size_t offset;
 883         LIST_HEAD(resources);
 884         struct resource *res;
 885         char addr[64], *fmt;
 886         const char *name;
 887         int err;
 888
 889         bus = pci_alloc_bus(NULL);
 890         if (!bus)
 891                 return -ENOMEM;
 892
 893         bridge->bus = bus;
 894
 895         /* Temporarily move resources off the list */
 896         list_splice_init(&bridge->windows, &resources);
 897         bus->sysdata = bridge->sysdata;
 898         bus->msi = bridge->msi;
 899         bus->ops = bridge->ops;
 900         bus->number = bus->busn_res.start = bridge->busnr;
 901 #ifdef CONFIG_PCI_DOMAINS_GENERIC
 902         bus->domain_nr = pci_bus_find_domain_nr(bus, parent);
 903 #endif
 904
 905         b = pci_find_bus(pci_domain_nr(bus), bridge->busnr);
 906         if (b) {
 907                 /* Ignore it if we already got here via a different bridge */
 908                 dev_dbg(&b->dev, "bus already known\n");
 909                 err = -EEXIST;
 910                 goto free;
 911         }
 912
 913         dev_set_name(&bridge->dev, "pci%04x:%02x", pci_domain_nr(bus),
 914                      bridge->busnr);
 915
 916         err = pcibios_root_bridge_prepare(bridge);
 917         if (err)
 918                 goto free;
 919
 920         err = device_add(&bridge->dev);
 921         if (err) {
 922                 put_device(&bridge->dev);
 923                 goto free;
 924         }
 925         bus->bridge = get_device(&bridge->dev);
 926         device_enable_async_suspend(bus->bridge);
 927         pci_set_bus_of_node(bus);
 928         pci_set_bus_msi_domain(bus);
 929
 930         if (!parent)
 931                 set_dev_node(bus->bridge, pcibus_to_node(bus));
 932
 933         bus->dev.class = &pcibus_class;
 934         bus->dev.parent = bus->bridge;
 935
 936         dev_set_name(&bus->dev, "%04x:%02x", pci_domain_nr(bus), bus->number);
 937         name = dev_name(&bus->dev);
 938
 939         err = device_register(&bus->dev);
 940         if (err)
 941                 goto unregister;
 942
 943         pcibios_add_bus(bus);
 944
 945         if (bus->ops->add_bus) {
 946                 err = bus->ops->add_bus(bus);
 947                 if (WARN_ON(err < 0))
 948                         dev_err(&bus->dev, "failed to add bus: %d\n", err);
 949         }
 950
 951         /* Create legacy_io and legacy_mem files for this bus */
 952         pci_create_legacy_files(bus);
 953
 954         if (parent)
 955                 dev_info(parent, "PCI host bridge to bus %s\n", name);
 956         else
 957                 pr_info("PCI host bridge to bus %s\n", name);
 958
 959         if (nr_node_ids > 1 && pcibus_to_node(bus) == NUMA_NO_NODE)
 960                 dev_warn(&bus->dev, "Unknown NUMA node; performance will be reduced\n");
 961
 962         /* Add initial resources to the bus */
 963         resource_list_for_each_entry_safe(window, n, &resources) {
 964                 list_move_tail(&window->node, &bridge->windows);
 965                 offset = window->offset;
 966                 res = window->res;
 967
 968                 if (res->flags & IORESOURCE_BUS)
 969                         pci_bus_insert_busn_res(bus, bus->number, res->end);
 970                 else
 971                         pci_bus_add_resource(bus, res, 0);
 972
 973                 if (offset) {
 974                         if (resource_type(res) == IORESOURCE_IO)
 975                                 fmt = " (bus address [%#06llx-%#06llx])";
 976                         else
 977                                 fmt = " (bus address [%#010llx-%#010llx])";
 978
 979                         snprintf(addr, sizeof(addr), fmt,
 980                                  (unsigned long long)(res->start - offset),
 981                                  (unsigned long long)(res->end - offset));
 982                 } else
 983                         addr[0] = '\0';
 984
 985                 dev_info(&bus->dev, "root bus resource %pR%s\n", res, addr);
 986         }
 987
 988         down_write(&pci_bus_sem);
 989         list_add_tail(&bus->node, &pci_root_buses);
 990         up_write(&pci_bus_sem);
 991
 992         return 0;
 993
 994 unregister:
 995         put_device(&bridge->dev);
 996         device_del(&bridge->dev);
 997
 998 free:
 999         kfree(bus);
1000         return err;
1001 }
1002
1003 static bool pci_bridge_child_ext_cfg_accessible(struct pci_dev *bridge)
1004 {
1005         int pos;
1006         u32 status;
1007
1008         /*
1009          * If extended config space isn't accessible on a bridge's primary
1010          * bus, we certainly can't access it on the secondary bus.
1011          */
1012         if (bridge->bus->bus_flags & PCI_BUS_FLAGS_NO_EXTCFG)
1013                 return false;
1014
1015         /*
1016          * PCIe Root Ports and switch ports are PCIe on both sides, so if
1017          * extended config space is accessible on the primary, it's also
1018          * accessible on the secondary.
1019          */
1020         if (pci_is_pcie(bridge) &&
1021             (pci_pcie_type(bridge) == PCI_EXP_TYPE_ROOT_PORT ||
1022              pci_pcie_type(bridge) == PCI_EXP_TYPE_UPSTREAM ||
1023              pci_pcie_type(bridge) == PCI_EXP_TYPE_DOWNSTREAM))
1024                 return true;
1025
1026         /*
1027          * For the other bridge types:
1028          *   - PCI-to-PCI bridges
1029          *   - PCIe-to-PCI/PCI-X forward bridges
1030          *   - PCI/PCI-X-to-PCIe reverse bridges
1031          * extended config space on the secondary side is only accessible
1032          * if the bridge supports PCI-X Mode 2.
1033          */
1034         pos = pci_find_capability(bridge, PCI_CAP_ID_PCIX);
1035         if (!pos)
1036                 return false;
1037
1038         pci_read_config_dword(bridge, pos + PCI_X_STATUS, &status);
1039         return status & (PCI_X_STATUS_266MHZ | PCI_X_STATUS_533MHZ);
1040 }
1041
1042 static struct pci_bus *pci_alloc_child_bus(struct pci_bus *parent,
1043                                            struct pci_dev *bridge, int busnr)
1044 {
1045         struct pci_bus *child;
1046         struct pci_host_bridge *host;
1047         int i;
1048         int ret;
1049
1050         /* Allocate a new bus and inherit stuff from the parent */
1051         child = pci_alloc_bus(parent);
1052         if (!child)
1053                 return NULL;
1054
1055         child->parent = parent;
1056         child->msi = parent->msi;
1057         child->sysdata = parent->sysdata;
1058         child->bus_flags = parent->bus_flags;
1059
1060         host = pci_find_host_bridge(parent);
1061         if (host->child_ops)
1062                 child->ops = host->child_ops;
1063         else
1064                 child->ops = parent->ops;
1065
1066         /*
1067          * Initialize some portions of the bus device, but don't register
1068          * it now as the parent is not properly set up yet.
1069          */
1070         child->dev.class = &pcibus_class;
1071         dev_set_name(&child->dev, "%04x:%02x", pci_domain_nr(child), busnr);
1072
1073         /* Set up the primary, secondary and subordinate bus numbers */
1074         child->number = child->busn_res.start = busnr;
1075         child->primary = parent->busn_res.start;
1076         child->busn_res.end = 0xff;
1077
1078         if (!bridge) {
1079                 child->dev.parent = parent->bridge;
1080                 goto add_dev;
1081         }
1082
1083         child->self = bridge;
1084         child->bridge = get_device(&bridge->dev);
1085         child->dev.parent = child->bridge;
1086         pci_set_bus_of_node(child);
1087         pci_set_bus_speed(child);
1088
1089         /*
1090          * Check whether extended config space is accessible on the child
1091          * bus.  Note that we currently assume it is always accessible on
1092          * the root bus.
1093          */
1094         if (!pci_bridge_child_ext_cfg_accessible(bridge)) {
1095                 child->bus_flags |= PCI_BUS_FLAGS_NO_EXTCFG;
1096                 pci_info(child, "extended config space not accessible\n");
1097         }
1098
1099         /* Set up default resource pointers and names */
1100         for (i = 0; i < PCI_BRIDGE_RESOURCE_NUM; i++) {
1101                 child->resource[i] = &bridge->resource[PCI_BRIDGE_RESOURCES+i];
1102                 child->resource[i]->name = child->name;
1103         }
1104         bridge->subordinate = child;
1105
1106 add_dev:
1107         pci_set_bus_msi_domain(child);
1108         ret = device_register(&child->dev);
1109         WARN_ON(ret < 0);
1110
1111         pcibios_add_bus(child);
1112
1113         if (child->ops->add_bus) {
1114                 ret = child->ops->add_bus(child);
1115                 if (WARN_ON(ret < 0))
1116                         dev_err(&child->dev, "failed to add bus: %d\n", ret);
1117         }
1118
1119         /* Create legacy_io and legacy_mem files for this bus */
1120         pci_create_legacy_files(child);
1121
1122         return child;
1123 }
1124
1125 struct pci_bus *pci_add_new_bus(struct pci_bus *parent, struct pci_dev *dev,
1126                                 int busnr)
1127 {
1128         struct pci_bus *child;
1129
1130         child = pci_alloc_child_bus(parent, dev, busnr);
1131         if (child) {
1132                 down_write(&pci_bus_sem);
1133                 list_add_tail(&child->node, &parent->children);
1134                 up_write(&pci_bus_sem);
1135         }
1136         return child;
1137 }
1138 EXPORT_SYMBOL(pci_add_new_bus);
1139
1140 static void pci_enable_crs(struct pci_dev *pdev)
1141 {
1142         u16 root_cap = 0;
1143
1144         /* Enable CRS Software Visibility if supported */
1145         pcie_capability_read_word(pdev, PCI_EXP_RTCAP, &root_cap);
1146         if (root_cap & PCI_EXP_RTCAP_CRSVIS)
1147                 pcie_capability_set_word(pdev, PCI_EXP_RTCTL,
1148                                          PCI_EXP_RTCTL_CRSSVE);
1149 }
1150
1151 static unsigned int pci_scan_child_bus_extend(struct pci_bus *bus,
1152                                               unsigned int available_buses);
1153 /**
1154  * pci_ea_fixed_busnrs() - Read fixed Secondary and Subordinate bus
1155  * numbers from EA capability.
1156  * @dev: Bridge
1157  * @sec: updated with secondary bus number from EA
1158  * @sub: updated with subordinate bus number from EA
1159  *
1160  * If @dev is a bridge with EA capability that specifies valid secondary
1161  * and subordinate bus numbers, return true with the bus numbers in @sec
1162  * and @sub.  Otherwise return false.
1163  */
1164 static bool pci_ea_fixed_busnrs(struct pci_dev *dev, u8 *sec, u8 *sub)
1165 {
1166         int ea, offset;
1167         u32 dw;
1168         u8 ea_sec, ea_sub;
1169
1170         if (dev->hdr_type != PCI_HEADER_TYPE_BRIDGE)
1171                 return false;
1172
1173         /* find PCI EA capability in list */
1174         ea = pci_find_capability(dev, PCI_CAP_ID_EA);
1175         if (!ea)
1176                 return false;
1177
1178         offset = ea + PCI_EA_FIRST_ENT;
1179         pci_read_config_dword(dev, offset, &dw);
1180         ea_sec =  dw & PCI_EA_SEC_BUS_MASK;
1181         ea_sub = (dw & PCI_EA_SUB_BUS_MASK) >> PCI_EA_SUB_BUS_SHIFT;
1182         if (ea_sec  == 0 || ea_sub < ea_sec)
1183                 return false;
1184
1185         *sec = ea_sec;
1186         *sub = ea_sub;
1187         return true;
1188 }
1189
1190 /*
1191  * pci_scan_bridge_extend() - Scan buses behind a bridge
1192  * @bus: Parent bus the bridge is on
1193  * @dev: Bridge itself
1194  * @max: Starting subordinate number of buses behind this bridge
1195  * @available_buses: Total number of buses available for this bridge and
1196  *                   the devices below. After the minimal bus space has
1197  *                   been allocated the remaining buses will be
1198  *                   distributed equally between hotplug-capable bridges.
1199  * @pass: Either %0 (scan already configured bridges) or %1 (scan bridges
1200  *        that need to be reconfigured.
1201  *
1202  * If it's a bridge, configure it and scan the bus behind it.
1203  * For CardBus bridges, we don't scan behind as the devices will
1204  * be handled by the bridge driver itself.
1205  *
1206  * We need to process bridges in two passes -- first we scan those
1207  * already configured by the BIOS and after we are done with all of
1208  * them, we proceed to assigning numbers to the remaining buses in
1209  * order to avoid overlaps between old and new bus numbers.
1210  *
1211  * Return: New subordinate number covering all buses behind this bridge.
1212  */
1213 static int pci_scan_bridge_extend(struct pci_bus *bus, struct pci_dev *dev,
1214                                   int max, unsigned int available_buses,
1215                                   int pass)
1216 {
1217         struct pci_bus *child;
1218         int is_cardbus = (dev->hdr_type == PCI_HEADER_TYPE_CARDBUS);
1219         u32 buses, i, j = 0;
1220         u16 bctl;
1221         u8 primary, secondary, subordinate;
1222         int broken = 0;
1223         bool fixed_buses;
1224         u8 fixed_sec, fixed_sub;
1225         int next_busnr;
1226
1227         /*
1228          * Make sure the bridge is powered on to be able to access config
1229          * space of devices below it.
1230          */
1231         pm_runtime_get_sync(&dev->dev);
1232
1233         pci_read_config_dword(dev, PCI_PRIMARY_BUS, &buses);
1234         primary = buses & 0xFF;
1235         secondary = (buses >> 8) & 0xFF;
1236         subordinate = (buses >> 16) & 0xFF;
1237
1238         pci_dbg(dev, "scanning [bus %02x-%02x] behind bridge, pass %d\n",
1239                 secondary, subordinate, pass);
1240
1241         if (!primary && (primary != bus->number) && secondary && subordinate) {
1242                 pci_warn(dev, "Primary bus is hard wired to 0\n");
1243                 primary = bus->number;
1244         }
1245
1246         /* Check if setup is sensible at all */
1247         if (!pass &&
1248             (primary != bus->number || secondary <= bus->number ||
1249              secondary > subordinate)) {
1250                 pci_info(dev, "bridge configuration invalid ([bus %02x-%02x]), reconfiguring\n",
1251                          secondary, subordinate);
1252                 broken = 1;
1253         }
1254
1255         /*
1256          * Disable Master-Abort Mode during probing to avoid reporting of
1257          * bus errors in some architectures.
1258          */
1259         pci_read_config_word(dev, PCI_BRIDGE_CONTROL, &bctl);
1260         pci_write_config_word(dev, PCI_BRIDGE_CONTROL,
1261                               bctl & ~PCI_BRIDGE_CTL_MASTER_ABORT);
1262
1263         pci_enable_crs(dev);
1264
1265         if ((secondary || subordinate) && !pcibios_assign_all_busses() &&
1266             !is_cardbus && !broken) {
1267                 unsigned int cmax;
1268
1269                 /*
1270                  * Bus already configured by firmware, process it in the
1271                  * first pass and just note the configuration.
1272                  */
1273                 if (pass)
1274                         goto out;
1275
1276                 /*
1277                  * The bus might already exist for two reasons: Either we
1278                  * are rescanning the bus or the bus is reachable through
1279                  * more than one bridge. The second case can happen with
1280                  * the i450NX chipset.
1281                  */
1282                 child = pci_find_bus(pci_domain_nr(bus), secondary);
1283                 if (!child) {
1284                         child = pci_add_new_bus(bus, dev, secondary);
1285                         if (!child)
1286                                 goto out;
1287                         child->primary = primary;
1288                         pci_bus_insert_busn_res(child, secondary, subordinate);
1289                         child->bridge_ctl = bctl;
1290                 }
1291
1292                 cmax = pci_scan_child_bus(child);
1293                 if (cmax > subordinate)
1294                         pci_warn(dev, "bridge has subordinate %02x but max busn %02x\n",
1295                                  subordinate, cmax);
1296
1297                 /* Subordinate should equal child->busn_res.end */
1298                 if (subordinate > max)
1299                         max = subordinate;
1300         } else {
1301
1302                 /*
1303                  * We need to assign a number to this bus which we always
1304                  * do in the second pass.
1305                  */
1306                 if (!pass) {
1307                         if (pcibios_assign_all_busses() || broken || is_cardbus)
1308
1309                                 /*
1310                                  * Temporarily disable forwarding of the
1311                                  * configuration cycles on all bridges in
1312                                  * this bus segment to avoid possible
1313                                  * conflicts in the second pass between two
1314                                  * bridges programmed with overlapping bus
1315                                  * ranges.
1316                                  */
1317                                 pci_write_config_dword(dev, PCI_PRIMARY_BUS,
1318                                                        buses & ~0xffffff);
1319                         goto out;
1320                 }
1321
1322                 /* Clear errors */
1323                 pci_write_config_word(dev, PCI_STATUS, 0xffff);
1324
1325                 /* Read bus numbers from EA Capability (if present) */
1326                 fixed_buses = pci_ea_fixed_busnrs(dev, &fixed_sec, &fixed_sub);
1327                 if (fixed_buses)
1328                         next_busnr = fixed_sec;
1329                 else
1330                         next_busnr = max + 1;
1331
1332                 /*
1333                  * Prevent assigning a bus number that already exists.
1334                  * This can happen when a bridge is hot-plugged, so in this
1335                  * case we only re-scan this bus.
1336                  */
1337                 child = pci_find_bus(pci_domain_nr(bus), next_busnr);
1338                 if (!child) {
1339                         child = pci_add_new_bus(bus, dev, next_busnr);
1340                         if (!child)
1341                                 goto out;
1342                         pci_bus_insert_busn_res(child, next_busnr,
1343                                                 bus->busn_res.end);
1344                 }
1345                 max++;
1346                 if (available_buses)
1347                         available_buses--;
1348
1349                 buses = (buses & 0xff000000)
1350                       | ((unsigned int)(child->primary)     <<  0)
1351                       | ((unsigned int)(child->busn_res.start)   <<  8)
1352                       | ((unsigned int)(child->busn_res.end) << 16);
1353
1354                 /*
1355                  * yenta.c forces a secondary latency timer of 176.
1356                  * Copy that behaviour here.
1357                  */
1358                 if (is_cardbus) {
1359                         buses &= ~0xff000000;
1360                         buses |= CARDBUS_LATENCY_TIMER << 24;
1361                 }
1362
1363                 /* We need to blast all three values with a single write */
1364                 pci_write_config_dword(dev, PCI_PRIMARY_BUS, buses);
1365
1366                 if (!is_cardbus) {
1367                         child->bridge_ctl = bctl;
1368                         max = pci_scan_child_bus_extend(child, available_buses);
1369                 } else {
1370
1371                         /*
1372                          * For CardBus bridges, we leave 4 bus numbers as
1373                          * cards with a PCI-to-PCI bridge can be inserted
1374                          * later.
1375                          */
1376                         for (i = 0; i < CARDBUS_RESERVE_BUSNR; i++) {
1377                                 struct pci_bus *parent = bus;
1378                                 if (pci_find_bus(pci_domain_nr(bus),
1379                                                         max+i+1))
1380                                         break;
1381                                 while (parent->parent) {
1382                                         if ((!pcibios_assign_all_busses()) &&
1383                                             (parent->busn_res.end > max) &&
1384                                             (parent->busn_res.end <= max+i)) {
1385                                                 j = 1;
1386                                         }
1387                                         parent = parent->parent;
1388                                 }
1389                                 if (j) {
1390
1391                                         /*
1392                                          * Often, there are two CardBus
1393                                          * bridges -- try to leave one
1394                                          * valid bus number for each one.
1395                                          */
1396                                         i /= 2;
1397                                         break;
1398                                 }
1399                         }
1400                         max += i;
1401                 }
1402
1403                 /*
1404                  * Set subordinate bus number to its real value.
1405                  * If fixed subordinate bus number exists from EA
1406                  * capability then use it.
1407                  */
1408                 if (fixed_buses)
1409                         max = fixed_sub;
1410                 pci_bus_update_busn_res_end(child, max);
1411                 pci_write_config_byte(dev, PCI_SUBORDINATE_BUS, max);
1412         }
1413
1414         sprintf(child->name,
1415                 (is_cardbus ? "PCI CardBus %04x:%02x" : "PCI Bus %04x:%02x"),
1416                 pci_domain_nr(bus), child->number);
1417
1418         /* Check that all devices are accessible */
1419         while (bus->parent) {
1420                 if ((child->busn_res.end > bus->busn_res.end) ||
1421                     (child->number > bus->busn_res.end) ||
1422                     (child->number < bus->number) ||
1423                     (child->busn_res.end < bus->number)) {
1424                         dev_info(&dev->dev, "devices behind bridge are unusable because %pR cannot be assigned for them\n",
1425                                  &child->busn_res);
1426                         break;
1427                 }
1428                 bus = bus->parent;
1429         }
1430
1431 out:
1432         pci_write_config_word(dev, PCI_BRIDGE_CONTROL, bctl);
1433
1434         pm_runtime_put(&dev->dev);
1435
1436         return max;
1437 }
1438
1439 /*
1440  * pci_scan_bridge() - Scan buses behind a bridge
1441  * @bus: Parent bus the bridge is on
1442  * @dev: Bridge itself
1443  * @max: Starting subordinate number of buses behind this bridge
1444  * @pass: Either %0 (scan already configured bridges) or %1 (scan bridges
1445  *        that need to be reconfigured.
1446  *
1447  * If it's a bridge, configure it and scan the bus behind it.
1448  * For CardBus bridges, we don't scan behind as the devices will
1449  * be handled by the bridge driver itself.
1450  *
1451  * We need to process bridges in two passes -- first we scan those
1452  * already configured by the BIOS and after we are done with all of
1453  * them, we proceed to assigning numbers to the remaining buses in
1454  * order to avoid overlaps between old and new bus numbers.
1455  *
1456  * Return: New subordinate number covering all buses behind this bridge.
1457  */
1458 int pci_scan_bridge(struct pci_bus *bus, struct pci_dev *dev, int max, int pass)
1459 {
1460         return pci_scan_bridge_extend(bus, dev, max, 0, pass);
1461 }
1462 EXPORT_SYMBOL(pci_scan_bridge);
1463
1464 /*
1465  * Read interrupt line and base address registers.
1466  * The architecture-dependent code can tweak these, of course.
1467  */
1468 static void pci_read_irq(struct pci_dev *dev)
1469 {
1470         unsigned char irq;
1471
1472         /* VFs are not allowed to use INTx, so skip the config reads */
1473         if (dev->is_virtfn) {
1474                 dev->pin = 0;
1475                 dev->irq = 0;
1476                 return;
1477         }
1478
1479         pci_read_config_byte(dev, PCI_INTERRUPT_PIN, &irq);
1480         dev->pin = irq;
1481         if (irq)
1482                 pci_read_config_byte(dev, PCI_INTERRUPT_LINE, &irq);
1483         dev->irq = irq;
1484 }
1485
1486 void set_pcie_port_type(struct pci_dev *pdev)
1487 {
1488         int pos;
1489         u16 reg16;
1490         int type;
1491         struct pci_dev *parent;
1492
1493         pos = pci_find_capability(pdev, PCI_CAP_ID_EXP);
1494         if (!pos)
1495                 return;
1496
1497         pdev->pcie_cap = pos;
1498         pci_read_config_word(pdev, pos + PCI_EXP_FLAGS, &reg16);
1499         pdev->pcie_flags_reg = reg16;
1500         pci_read_config_word(pdev, pos + PCI_EXP_DEVCAP, &reg16);
1501         pdev->pcie_mpss = reg16 & PCI_EXP_DEVCAP_PAYLOAD;
1502
1503         parent = pci_upstream_bridge(pdev);
1504         if (!parent)
1505                 return;
1506
1507         /*
1508          * Some systems do not identify their upstream/downstream ports
1509          * correctly so detect impossible configurations here and correct
1510          * the port type accordingly.
1511          */
1512         type = pci_pcie_type(pdev);
1513         if (type == PCI_EXP_TYPE_DOWNSTREAM) {
1514                 /*
1515                  * If pdev claims to be downstream port but the parent
1516                  * device is also downstream port assume pdev is actually
1517                  * upstream port.
1518                  */
1519                 if (pcie_downstream_port(parent)) {
1520                         pci_info(pdev, "claims to be downstream port but is acting as upstream port, correcting type\n");
1521                         pdev->pcie_flags_reg &= ~PCI_EXP_FLAGS_TYPE;
1522                         pdev->pcie_flags_reg |= PCI_EXP_TYPE_UPSTREAM;
1523                 }
1524         } else if (type == PCI_EXP_TYPE_UPSTREAM) {
1525                 /*
1526                  * If pdev claims to be upstream port but the parent
1527                  * device is also upstream port assume pdev is actually
1528                  * downstream port.
1529                  */
1530                 if (pci_pcie_type(parent) == PCI_EXP_TYPE_UPSTREAM) {
1531                         pci_info(pdev, "claims to be upstream port but is acting as downstream port, correcting type\n");
1532                         pdev->pcie_flags_reg &= ~PCI_EXP_FLAGS_TYPE;
1533                         pdev->pcie_flags_reg |= PCI_EXP_TYPE_DOWNSTREAM;
1534                 }
1535         }
1536 }
1537
1538 void set_pcie_hotplug_bridge(struct pci_dev *pdev)
1539 {
1540         u32 reg32;
1541
1542         pcie_capability_read_dword(pdev, PCI_EXP_SLTCAP, &reg32);
1543         if (reg32 & PCI_EXP_SLTCAP_HPC)
1544                 pdev->is_hotplug_bridge = 1;
1545 }
1546
1547 static void set_pcie_thunderbolt(struct pci_dev *dev)
1548 {
1549         int vsec = 0;
1550         u32 header;
1551
1552         while ((vsec = pci_find_next_ext_capability(dev, vsec,
1553                                                     PCI_EXT_CAP_ID_VNDR))) {
1554                 pci_read_config_dword(dev, vsec + PCI_VNDR_HEADER, &header);
1555
1556                 /* Is the device part of a Thunderbolt controller? */
1557                 if (dev->vendor == PCI_VENDOR_ID_INTEL &&
1558                     PCI_VNDR_HEADER_ID(header) == PCI_VSEC_ID_INTEL_TBT) {
1559                         dev->is_thunderbolt = 1;
1560                         return;
1561                 }
1562         }
1563 }
1564
1565 static void set_pcie_untrusted(struct pci_dev *dev)
1566 {
1567         struct pci_dev *parent;
1568
1569         /*
1570          * If the upstream bridge is untrusted we treat this device
1571          * untrusted as well.
1572          */
1573         parent = pci_upstream_bridge(dev);
1574         if (parent && (parent->untrusted || parent->external_facing))
1575                 dev->untrusted = true;
1576 }
1577
1578 /**
1579  * pci_ext_cfg_is_aliased - Is ext config space just an alias of std config?
1580  * @dev: PCI device
1581  *
1582  * PCI Express to PCI/PCI-X Bridge Specification, rev 1.0, 4.1.4 says that
1583  * when forwarding a type1 configuration request the bridge must check that
1584  * the extended register address field is zero.  The bridge is not permitted
1585  * to forward the transactions and must handle it as an Unsupported Request.
1586  * Some bridges do not follow this rule and simply drop the extended register
1587  * bits, resulting in the standard config space being aliased, every 256
1588  * bytes across the entire configuration space.  Test for this condition by
1589  * comparing the first dword of each potential alias to the vendor/device ID.
1590  * Known offenders:
1591  *   ASM1083/1085 PCIe-to-PCI Reversible Bridge (1b21:1080, rev 01 & 03)
1592  *   AMD/ATI SBx00 PCI to PCI Bridge (1002:4384, rev 40)
1593  */
1594 static bool pci_ext_cfg_is_aliased(struct pci_dev *dev)
1595 {
1596 #ifdef CONFIG_PCI_QUIRKS
1597         int pos;
1598         u32 header, tmp;
1599
1600         pci_read_config_dword(dev, PCI_VENDOR_ID, &header);
1601
1602         for (pos = PCI_CFG_SPACE_SIZE;
1603              pos < PCI_CFG_SPACE_EXP_SIZE; pos += PCI_CFG_SPACE_SIZE) {
1604                 if (pci_read_config_dword(dev, pos, &tmp) != PCIBIOS_SUCCESSFUL
1605                     || header != tmp)
1606                         return false;
1607         }
1608
1609         return true;
1610 #else
1611         return false;
1612 #endif
1613 }
1614
1615 /**
1616  * pci_cfg_space_size - Get the configuration space size of the PCI device
1617  * @dev: PCI device
1618  *
1619  * Regular PCI devices have 256 bytes, but PCI-X 2 and PCI Express devices
1620  * have 4096 bytes.  Even if the device is capable, that doesn't mean we can
1621  * access it.  Maybe we don't have a way to generate extended config space
1622  * accesses, or the device is behind a reverse Express bridge.  So we try
1623  * reading the dword at 0x100 which must either be 0 or a valid extended
1624  * capability header.
1625  */
1626 static int pci_cfg_space_size_ext(struct pci_dev *dev)
1627 {
1628         u32 status;
1629         int pos = PCI_CFG_SPACE_SIZE;
1630
1631         if (pci_read_config_dword(dev, pos, &status) != PCIBIOS_SUCCESSFUL)
1632                 return PCI_CFG_SPACE_SIZE;
1633         if (status == 0xffffffff || pci_ext_cfg_is_aliased(dev))
1634                 return PCI_CFG_SPACE_SIZE;
1635
1636         return PCI_CFG_SPACE_EXP_SIZE;
1637 }
1638
1639 int pci_cfg_space_size(struct pci_dev *dev)
1640 {
1641         int pos;
1642         u32 status;
1643         u16 class;
1644
1645 #ifdef CONFIG_PCI_IOV
1646         /*
1647          * Per the SR-IOV specification (rev 1.1, sec 3.5), VFs are required to
1648          * implement a PCIe capability and therefore must implement extended
1649          * config space.  We can skip the NO_EXTCFG test below and the
1650          * reachability/aliasing test in pci_cfg_space_size_ext() by virtue of
1651          * the fact that the SR-IOV capability on the PF resides in extended
1652          * config space and must be accessible and non-aliased to have enabled
1653          * support for this VF.  This is a micro performance optimization for
1654          * systems supporting many VFs.
1655          */
1656         if (dev->is_virtfn)
1657                 return PCI_CFG_SPACE_EXP_SIZE;
1658 #endif
1659
1660         if (dev->bus->bus_flags & PCI_BUS_FLAGS_NO_EXTCFG)
1661                 return PCI_CFG_SPACE_SIZE;
1662
1663         class = dev->class >> 8;
1664         if (class == PCI_CLASS_BRIDGE_HOST)
1665                 return pci_cfg_space_size_ext(dev);
1666
1667         if (pci_is_pcie(dev))
1668                 return pci_cfg_space_size_ext(dev);
1669
1670         pos = pci_find_capability(dev, PCI_CAP_ID_PCIX);
1671         if (!pos)
1672                 return PCI_CFG_SPACE_SIZE;
1673
1674         pci_read_config_dword(dev, pos + PCI_X_STATUS, &status);
1675         if (status & (PCI_X_STATUS_266MHZ | PCI_X_STATUS_533MHZ))
1676                 return pci_cfg_space_size_ext(dev);
1677
1678         return PCI_CFG_SPACE_SIZE;
1679 }
1680
1681 static u32 pci_class(struct pci_dev *dev)
1682 {
1683         u32 class;
1684
1685 #ifdef CONFIG_PCI_IOV
1686         if (dev->is_virtfn)
1687                 return dev->physfn->sriov->class;
1688 #endif
1689         pci_read_config_dword(dev, PCI_CLASS_REVISION, &class);
1690         return class;
1691 }
1692
1693 static void pci_subsystem_ids(struct pci_dev *dev, u16 *vendor, u16 *device)
1694 {
1695 #ifdef CONFIG_PCI_IOV
1696         if (dev->is_virtfn) {
1697                 *vendor = dev->physfn->sriov->subsystem_vendor;
1698                 *device = dev->physfn->sriov->subsystem_device;
1699                 return;
1700         }
1701 #endif
1702         pci_read_config_word(dev, PCI_SUBSYSTEM_VENDOR_ID, vendor);
1703         pci_read_config_word(dev, PCI_SUBSYSTEM_ID, device);
1704 }
1705
1706 static u8 pci_hdr_type(struct pci_dev *dev)
1707 {
1708         u8 hdr_type;
1709
1710 #ifdef CONFIG_PCI_IOV
1711         if (dev->is_virtfn)
1712                 return dev->physfn->sriov->hdr_type;
1713 #endif
1714         pci_read_config_byte(dev, PCI_HEADER_TYPE, &hdr_type);
1715         return hdr_type;
1716 }
1717
1718 #define LEGACY_IO_RESOURCE      (IORESOURCE_IO | IORESOURCE_PCI_FIXED)
1719
1720 static void pci_msi_setup_pci_dev(struct pci_dev *dev)
1721 {
1722         /*
1723          * Disable the MSI hardware to avoid screaming interrupts
1724          * during boot.  This is the power on reset default so
1725          * usually this should be a noop.
1726          */
1727         dev->msi_cap = pci_find_capability(dev, PCI_CAP_ID_MSI);
1728         if (dev->msi_cap)
1729                 pci_msi_set_enable(dev, 0);
1730
1731         dev->msix_cap = pci_find_capability(dev, PCI_CAP_ID_MSIX);
1732         if (dev->msix_cap)
1733                 pci_msix_clear_and_set_ctrl(dev, PCI_MSIX_FLAGS_ENABLE, 0);
1734 }
1735
1736 /**
1737  * pci_intx_mask_broken - Test PCI_COMMAND_INTX_DISABLE writability
1738  * @dev: PCI device
1739  *
1740  * Test whether PCI_COMMAND_INTX_DISABLE is writable for @dev.  Check this
1741  * at enumeration-time to avoid modifying PCI_COMMAND at run-time.
1742  */
1743 static int pci_intx_mask_broken(struct pci_dev *dev)
1744 {
1745         u16 orig, toggle, new;
1746
1747         pci_read_config_word(dev, PCI_COMMAND, &orig);
1748         toggle = orig ^ PCI_COMMAND_INTX_DISABLE;
1749         pci_write_config_word(dev, PCI_COMMAND, toggle);
1750         pci_read_config_word(dev, PCI_COMMAND, &new);
1751
1752         pci_write_config_word(dev, PCI_COMMAND, orig);
1753
1754         /*
1755          * PCI_COMMAND_INTX_DISABLE was reserved and read-only prior to PCI
1756          * r2.3, so strictly speaking, a device is not *broken* if it's not
1757          * writable.  But we'll live with the misnomer for now.
1758          */
1759         if (new != toggle)
1760                 return 1;
1761         return 0;
1762 }
1763
1764 static void early_dump_pci_device(struct pci_dev *pdev)
1765 {
1766         u32 value[256 / 4];
1767         int i;
1768
1769         pci_info(pdev, "config space:\n");
1770
1771         for (i = 0; i < 256; i += 4)
1772                 pci_read_config_dword(pdev, i, &value[i / 4]);
1773
1774         print_hex_dump(KERN_INFO, "", DUMP_PREFIX_OFFSET, 16, 1,
1775                        value, 256, false);
1776 }
1777
1778 /**
1779  * pci_setup_device - Fill in class and map information of a device
1780  * @dev: the device structure to fill
1781  *
1782  * Initialize the device structure with information about the device's
1783  * vendor,class,memory and IO-space addresses, IRQ lines etc.
1784  * Called at initialisation of the PCI subsystem and by CardBus services.
1785  * Returns 0 on success and negative if unknown type of device (not normal,
1786  * bridge or CardBus).
1787  */
1788 int pci_setup_device(struct pci_dev *dev)
1789 {
1790         u32 class;
1791         u16 cmd;
1792         u8 hdr_type;
1793         int pos = 0;
1794         struct pci_bus_region region;
1795         struct resource *res;
1796
1797         hdr_type = pci_hdr_type(dev);
1798
1799         dev->sysdata = dev->bus->sysdata;
1800         dev->dev.parent = dev->bus->bridge;
1801         dev->dev.bus = &pci_bus_type;
1802         dev->hdr_type = hdr_type & 0x7f;
1803         dev->multifunction = !!(hdr_type & 0x80);
1804         dev->error_state = pci_channel_io_normal;
1805         set_pcie_port_type(dev);
1806
1807         pci_dev_assign_slot(dev);
1808
1809         /*
1810          * Assume 32-bit PCI; let 64-bit PCI cards (which are far rarer)
1811          * set this higher, assuming the system even supports it.
1812          */
1813         dev->dma_mask = 0xffffffff;
1814
1815         dev_set_name(&dev->dev, "%04x:%02x:%02x.%d", pci_domain_nr(dev->bus),
1816                      dev->bus->number, PCI_SLOT(dev->devfn),
1817                      PCI_FUNC(dev->devfn));
1818
1819         class = pci_class(dev);
1820
1821         dev->revision = class & 0xff;
1822         dev->class = class >> 8;                    /* upper 3 bytes */
1823
1824         if (pci_early_dump)
1825                 early_dump_pci_device(dev);
1826
1827         /* Need to have dev->class ready */
1828         dev->cfg_size = pci_cfg_space_size(dev);
1829
1830         /* Need to have dev->cfg_size ready */
1831         set_pcie_thunderbolt(dev);
1832
1833         set_pcie_untrusted(dev);
1834
1835         /* "Unknown power state" */
1836         dev->current_state = PCI_UNKNOWN;
1837
1838         /* Early fixups, before probing the BARs */
1839         pci_fixup_device(pci_fixup_early, dev);
1840
1841         pci_info(dev, "[%04x:%04x] type %02x class %#08x\n",
1842                  dev->vendor, dev->device, dev->hdr_type, dev->class);
1843
1844         /* Device class may be changed after fixup */
1845         class = dev->class >> 8;
1846
1847         if (dev->non_compliant_bars && !dev->mmio_always_on) {
1848                 pci_read_config_word(dev, PCI_COMMAND, &cmd);
1849                 if (cmd & (PCI_COMMAND_IO | PCI_COMMAND_MEMORY)) {
1850                         pci_info(dev, "device has non-compliant BARs; disabling IO/MEM decoding\n");
1851                         cmd &= ~PCI_COMMAND_IO;
1852                         cmd &= ~PCI_COMMAND_MEMORY;
1853                         pci_write_config_word(dev, PCI_COMMAND, cmd);
1854                 }
1855         }
1856
1857         dev->broken_intx_masking = pci_intx_mask_broken(dev);
1858
1859         switch (dev->hdr_type) {                    /* header type */
1860         case PCI_HEADER_TYPE_NORMAL:                /* standard header */
1861                 if (class == PCI_CLASS_BRIDGE_PCI)
1862                         goto bad;
1863                 pci_read_irq(dev);
1864                 pci_read_bases(dev, 6, PCI_ROM_ADDRESS);
1865
1866                 pci_subsystem_ids(dev, &dev->subsystem_vendor, &dev->subsystem_device);
1867
1868                 /*
1869                  * Do the ugly legacy mode stuff here rather than broken chip
1870                  * quirk code. Legacy mode ATA controllers have fixed
1871                  * addresses. These are not always echoed in BAR0-3, and
1872                  * BAR0-3 in a few cases contain junk!
1873                  */
1874                 if (class == PCI_CLASS_STORAGE_IDE) {
1875                         u8 progif;
1876                         pci_read_config_byte(dev, PCI_CLASS_PROG, &progif);
1877                         if ((progif & 1) == 0) {
1878                                 region.start = 0x1F0;
1879                                 region.end = 0x1F7;
1880                                 res = &dev->resource[0];
1881                                 res->flags = LEGACY_IO_RESOURCE;
1882                                 pcibios_bus_to_resource(dev->bus, res, &region);
1883                                 pci_info(dev, "legacy IDE quirk: reg 0x10: %pR\n",
1884                                          res);
1885                                 region.start = 0x3F6;
1886                                 region.end = 0x3F6;
1887                                 res = &dev->resource[1];
1888                                 res->flags = LEGACY_IO_RESOURCE;
1889                                 pcibios_bus_to_resource(dev->bus, res, &region);
1890                                 pci_info(dev, "legacy IDE quirk: reg 0x14: %pR\n",
1891                                          res);
1892                         }
1893                         if ((progif & 4) == 0) {
1894                                 region.start = 0x170;
1895                                 region.end = 0x177;
1896                                 res = &dev->resource[2];
1897                                 res->flags = LEGACY_IO_RESOURCE;
1898                                 pcibios_bus_to_resource(dev->bus, res, &region);
1899                                 pci_info(dev, "legacy IDE quirk: reg 0x18: %pR\n",
1900                                          res);
1901                                 region.start = 0x376;
1902                                 region.end = 0x376;
1903                                 res = &dev->resource[3];
1904                                 res->flags = LEGACY_IO_RESOURCE;
1905                                 pcibios_bus_to_resource(dev->bus, res, &region);
1906                                 pci_info(dev, "legacy IDE quirk: reg 0x1c: %pR\n",
1907                                          res);
1908                         }
1909                 }
1910                 break;
1911
1912         case PCI_HEADER_TYPE_BRIDGE:                /* bridge header */
1913                 /*
1914                  * The PCI-to-PCI bridge spec requires that subtractive
1915                  * decoding (i.e. transparent) bridge must have programming
1916                  * interface code of 0x01.
1917                  */
1918                 pci_read_irq(dev);
1919                 dev->transparent = ((dev->class & 0xff) == 1);
1920                 pci_read_bases(dev, 2, PCI_ROM_ADDRESS1);
1921                 pci_read_bridge_windows(dev);
1922                 set_pcie_hotplug_bridge(dev);
1923                 pos = pci_find_capability(dev, PCI_CAP_ID_SSVID);
1924                 if (pos) {
1925                         pci_read_config_word(dev, pos + PCI_SSVID_VENDOR_ID, &dev->subsystem_vendor);
1926                         pci_read_config_word(dev, pos + PCI_SSVID_DEVICE_ID, &dev->subsystem_device);
1927                 }
1928                 break;
1929
1930         case PCI_HEADER_TYPE_CARDBUS:               /* CardBus bridge header */
1931                 if (class != PCI_CLASS_BRIDGE_CARDBUS)
1932                         goto bad;
1933                 pci_read_irq(dev);
1934                 pci_read_bases(dev, 1, 0);
1935                 pci_read_config_word(dev, PCI_CB_SUBSYSTEM_VENDOR_ID, &dev->subsystem_vendor);
1936                 pci_read_config_word(dev, PCI_CB_SUBSYSTEM_ID, &dev->subsystem_device);
1937                 break;
1938
1939         default:                                    /* unknown header */
1940                 pci_err(dev, "unknown header type %02x, ignoring device\n",
1941                         dev->hdr_type);
1942                 return -EIO;
1943
1944         bad:
1945                 pci_err(dev, "ignoring class %#08x (doesn't match header type %02x)\n",
1946                         dev->class, dev->hdr_type);
1947                 dev->class = PCI_CLASS_NOT_DEFINED << 8;
1948         }
1949
1950         /* We found a fine healthy device, go go go... */
1951         return 0;
1952 }
1953
1954 static void pci_configure_mps(struct pci_dev *dev)
1955 {
1956         struct pci_dev *bridge = pci_upstream_bridge(dev);
1957         int mps, mpss, p_mps, rc;
1958
1959         if (!pci_is_pcie(dev))
1960                 return;
1961
1962         /* MPS and MRRS fields are of type 'RsvdP' for VFs, short-circuit out */
1963         if (dev->is_virtfn)
1964                 return;
1965
1966         /*
1967          * For Root Complex Integrated Endpoints, program the maximum
1968          * supported value unless limited by the PCIE_BUS_PEER2PEER case.
1969          */
1970         if (pci_pcie_type(dev) == PCI_EXP_TYPE_RC_END) {
1971                 if (pcie_bus_config == PCIE_BUS_PEER2PEER)
1972                         mps = 128;
1973                 else
1974                         mps = 128 << dev->pcie_mpss;
1975                 rc = pcie_set_mps(dev, mps);
1976                 if (rc) {
1977                         pci_warn(dev, "can't set Max Payload Size to %d; if necessary, use \"pci=pcie_bus_safe\" and report a bug\n",
1978                                  mps);
1979                 }
1980                 return;
1981         }
1982
1983         if (!bridge || !pci_is_pcie(bridge))
1984                 return;
1985
1986         mps = pcie_get_mps(dev);
1987         p_mps = pcie_get_mps(bridge);
1988
1989         if (mps == p_mps)
1990                 return;
1991
1992         if (pcie_bus_config == PCIE_BUS_TUNE_OFF) {
1993                 pci_warn(dev, "Max Payload Size %d, but upstream %s set to %d; if necessary, use \"pci=pcie_bus_safe\" and report a bug\n",
1994                          mps, pci_name(bridge), p_mps);
1995                 return;
1996         }
1997
1998         /*
1999          * Fancier MPS configuration is done later by
2000          * pcie_bus_configure_settings()
2001          */
2002         if (pcie_bus_config != PCIE_BUS_DEFAULT)
2003                 return;
2004
2005         mpss = 128 << dev->pcie_mpss;
2006         if (mpss < p_mps && pci_pcie_type(bridge) == PCI_EXP_TYPE_ROOT_PORT) {
2007                 pcie_set_mps(bridge, mpss);
2008                 pci_info(dev, "Upstream bridge's Max Payload Size set to %d (was %d, max %d)\n",
2009                          mpss, p_mps, 128 << bridge->pcie_mpss);
2010                 p_mps = pcie_get_mps(bridge);
2011         }
2012
2013         rc = pcie_set_mps(dev, p_mps);
2014         if (rc) {
2015                 pci_warn(dev, "can't set Max Payload Size to %d; if necessary, use \"pci=pcie_bus_safe\" and report a bug\n",
2016                          p_mps);
2017                 return;
2018         }
2019
2020         pci_info(dev, "Max Payload Size set to %d (was %d, max %d)\n",
2021                  p_mps, mps, mpss);
2022 }
2023
2024 int pci_configure_extended_tags(struct pci_dev *dev, void *ign)
2025 {
2026         struct pci_host_bridge *host;
2027         u32 cap;
2028         u16 ctl;
2029         int ret;
2030
2031         if (!pci_is_pcie(dev))
2032                 return 0;
2033
2034         ret = pcie_capability_read_dword(dev, PCI_EXP_DEVCAP, &cap);
2035         if (ret)
2036                 return 0;
2037
2038         if (!(cap & PCI_EXP_DEVCAP_EXT_TAG))
2039                 return 0;
2040
2041         ret = pcie_capability_read_word(dev, PCI_EXP_DEVCTL, &ctl);
2042         if (ret)
2043                 return 0;
2044
2045         host = pci_find_host_bridge(dev->bus);
2046         if (!host)
2047                 return 0;
2048
2049         /*
2050          * If some device in the hierarchy doesn't handle Extended Tags
2051          * correctly, make sure they're disabled.
2052          */
2053         if (host->no_ext_tags) {
2054                 if (ctl & PCI_EXP_DEVCTL_EXT_TAG) {
2055                         pci_info(dev, "disabling Extended Tags\n");
2056                         pcie_capability_clear_word(dev, PCI_EXP_DEVCTL,
2057                                                    PCI_EXP_DEVCTL_EXT_TAG);
2058                 }
2059                 return 0;
2060         }
2061
2062         if (!(ctl & PCI_EXP_DEVCTL_EXT_TAG)) {
2063                 pci_info(dev, "enabling Extended Tags\n");
2064                 pcie_capability_set_word(dev, PCI_EXP_DEVCTL,
2065                                          PCI_EXP_DEVCTL_EXT_TAG);
2066         }
2067         return 0;
2068 }
2069
2070 /**
2071  * pcie_relaxed_ordering_enabled - Probe for PCIe relaxed ordering enable
2072  * @dev: PCI device to query
2073  *
2074  * Returns true if the device has enabled relaxed ordering attribute.
2075  */
2076 bool pcie_relaxed_ordering_enabled(struct pci_dev *dev)
2077 {
2078         u16 v;
2079
2080         pcie_capability_read_word(dev, PCI_EXP_DEVCTL, &v);
2081
2082         return !!(v & PCI_EXP_DEVCTL_RELAX_EN);
2083 }
2084 EXPORT_SYMBOL(pcie_relaxed_ordering_enabled);
2085
2086 static void pci_configure_relaxed_ordering(struct pci_dev *dev)
2087 {
2088         struct pci_dev *root;
2089
2090         /* PCI_EXP_DEVICE_RELAX_EN is RsvdP in VFs */
2091         if (dev->is_virtfn)
2092                 return;
2093
2094         if (!pcie_relaxed_ordering_enabled(dev))
2095                 return;
2096
2097         /*
2098          * For now, we only deal with Relaxed Ordering issues with Root
2099          * Ports. Peer-to-Peer DMA is another can of worms.
2100          */
2101         root = pcie_find_root_port(dev);
2102         if (!root)
2103                 return;
2104
2105         if (root->dev_flags & PCI_DEV_FLAGS_NO_RELAXED_ORDERING) {
2106                 pcie_capability_clear_word(dev, PCI_EXP_DEVCTL,
2107                                            PCI_EXP_DEVCTL_RELAX_EN);
2108                 pci_info(dev, "Relaxed Ordering disabled because the Root Port didn't support it\n");
2109         }
2110 }
2111
2112 static void pci_configure_ltr(struct pci_dev *dev)
2113 {
2114 #ifdef CONFIG_PCIEASPM
2115         struct pci_host_bridge *host = pci_find_host_bridge(dev->bus);
2116         struct pci_dev *bridge;
2117         u32 cap, ctl;
2118
2119         if (!pci_is_pcie(dev))
2120                 return;
2121
2122         /* Read L1 PM substate capabilities */
2123         dev->l1ss = pci_find_ext_capability(dev, PCI_EXT_CAP_ID_L1SS);
2124
2125         pcie_capability_read_dword(dev, PCI_EXP_DEVCAP2, &cap);
2126         if (!(cap & PCI_EXP_DEVCAP2_LTR))
2127                 return;
2128
2129         pcie_capability_read_dword(dev, PCI_EXP_DEVCTL2, &ctl);
2130         if (ctl & PCI_EXP_DEVCTL2_LTR_EN) {
2131                 if (pci_pcie_type(dev) == PCI_EXP_TYPE_ROOT_PORT) {
2132                         dev->ltr_path = 1;
2133                         return;
2134                 }
2135
2136                 bridge = pci_upstream_bridge(dev);
2137                 if (bridge && bridge->ltr_path)
2138                         dev->ltr_path = 1;
2139
2140                 return;
2141         }
2142
2143         if (!host->native_ltr)
2144                 return;
2145
2146         /*
2147          * Software must not enable LTR in an Endpoint unless the Root
2148          * Complex and all intermediate Switches indicate support for LTR.
2149          * PCIe r4.0, sec 6.18.
2150          */
2151         if (pci_pcie_type(dev) == PCI_EXP_TYPE_ROOT_PORT ||
2152             ((bridge = pci_upstream_bridge(dev)) &&
2153               bridge->ltr_path)) {
2154                 pcie_capability_set_word(dev, PCI_EXP_DEVCTL2,
2155                                          PCI_EXP_DEVCTL2_LTR_EN);
2156                 dev->ltr_path = 1;
2157         }
2158 #endif
2159 }
2160
2161 static void pci_configure_eetlp_prefix(struct pci_dev *dev)
2162 {
2163 #ifdef CONFIG_PCI_PASID
2164         struct pci_dev *bridge;
2165         int pcie_type;
2166         u32 cap;
2167
2168         if (!pci_is_pcie(dev))
2169                 return;
2170
2171         pcie_capability_read_dword(dev, PCI_EXP_DEVCAP2, &cap);
2172         if (!(cap & PCI_EXP_DEVCAP2_EE_PREFIX))
2173                 return;
2174
2175         pcie_type = pci_pcie_type(dev);
2176         if (pcie_type == PCI_EXP_TYPE_ROOT_PORT ||
2177             pcie_type == PCI_EXP_TYPE_RC_END)
2178                 dev->eetlp_prefix_path = 1;
2179         else {
2180                 bridge = pci_upstream_bridge(dev);
2181                 if (bridge && bridge->eetlp_prefix_path)
2182                         dev->eetlp_prefix_path = 1;
2183         }
2184 #endif
2185 }
2186
2187 static void pci_configure_serr(struct pci_dev *dev)
2188 {
2189         u16 control;
2190
2191         if (dev->hdr_type == PCI_HEADER_TYPE_BRIDGE) {
2192
2193                 /*
2194                  * A bridge will not forward ERR_ messages coming from an
2195                  * endpoint unless SERR# forwarding is enabled.
2196                  */
2197                 pci_read_config_word(dev, PCI_BRIDGE_CONTROL, &control);
2198                 if (!(control & PCI_BRIDGE_CTL_SERR)) {
2199                         control |= PCI_BRIDGE_CTL_SERR;
2200                         pci_write_config_word(dev, PCI_BRIDGE_CONTROL, control);
2201                 }
2202         }
2203 }
2204
2205 static void pci_configure_device(struct pci_dev *dev)
2206 {
2207         pci_configure_mps(dev);
2208         pci_configure_extended_tags(dev, NULL);
2209         pci_configure_relaxed_ordering(dev);
2210         pci_configure_ltr(dev);
2211         pci_configure_eetlp_prefix(dev);
2212         pci_configure_serr(dev);
2213
2214         pci_acpi_program_hp_params(dev);
2215 }
2216
2217 static void pci_release_capabilities(struct pci_dev *dev)
2218 {
2219         pci_aer_exit(dev);
2220         pci_rcec_exit(dev);
2221         pci_vpd_release(dev);
2222         pci_iov_release(dev);
2223         pci_free_cap_save_buffers(dev);
2224 }
2225
2226 /**
2227  * pci_release_dev - Free a PCI device structure when all users of it are
2228  *                   finished
2229  * @dev: device that's been disconnected
2230  *
2231  * Will be called only by the device core when all users of this PCI device are
2232  * done.
2233  */
2234 static void pci_release_dev(struct device *dev)
2235 {
2236         struct pci_dev *pci_dev;
2237
2238         pci_dev = to_pci_dev(dev);
2239         pci_release_capabilities(pci_dev);
2240         pci_release_of_node(pci_dev);
2241         pcibios_release_device(pci_dev);
2242         pci_bus_put(pci_dev->bus);
2243         kfree(pci_dev->driver_override);
2244         bitmap_free(pci_dev->dma_alias_mask);
2245         kfree(pci_dev);
2246 }
2247
2248 struct pci_dev *pci_alloc_dev(struct pci_bus *bus)
2249 {
2250         struct pci_dev *dev;
2251
2252         dev = kzalloc(sizeof(struct pci_dev), GFP_KERNEL);
2253         if (!dev)
2254                 return NULL;
2255
2256         INIT_LIST_HEAD(&dev->bus_list);
2257         dev->dev.type = &pci_dev_type;
2258         dev->bus = pci_bus_get(bus);
2259
2260         return dev;
2261 }
2262 EXPORT_SYMBOL(pci_alloc_dev);
2263
2264 static bool pci_bus_crs_vendor_id(u32 l)
2265 {
2266         return (l & 0xffff) == 0x0001;
2267 }
2268
2269 static bool pci_bus_wait_crs(struct pci_bus *bus, int devfn, u32 *l,
2270                              int timeout)
2271 {
2272         int delay = 1;
2273
2274         if (!pci_bus_crs_vendor_id(*l))
2275                 return true;    /* not a CRS completion */
2276
2277         if (!timeout)
2278                 return false;   /* CRS, but caller doesn't want to wait */
2279
2280         /*
2281          * We got the reserved Vendor ID that indicates a completion with
2282          * Configuration Request Retry Status (CRS).  Retry until we get a
2283          * valid Vendor ID or we time out.
2284          */
2285         while (pci_bus_crs_vendor_id(*l)) {
2286                 if (delay > timeout) {
2287                         pr_warn("pci %04x:%02x:%02x.%d: not ready after %dms; giving up\n",
2288                                 pci_domain_nr(bus), bus->number,
2289                                 PCI_SLOT(devfn), PCI_FUNC(devfn), delay - 1);
2290
2291                         return false;
2292                 }
2293                 if (delay >= 1000)
2294                         pr_info("pci %04x:%02x:%02x.%d: not ready after %dms; waiting\n",
2295                                 pci_domain_nr(bus), bus->number,
2296                                 PCI_SLOT(devfn), PCI_FUNC(devfn), delay - 1);
2297
2298                 msleep(delay);
2299                 delay *= 2;
2300
2301                 if (pci_bus_read_config_dword(bus, devfn, PCI_VENDOR_ID, l))
2302                         return false;
2303         }
2304
2305         if (delay >= 1000)
2306                 pr_info("pci %04x:%02x:%02x.%d: ready after %dms\n",
2307                         pci_domain_nr(bus), bus->number,
2308                         PCI_SLOT(devfn), PCI_FUNC(devfn), delay - 1);
2309
2310         return true;
2311 }
2312
2313 bool pci_bus_generic_read_dev_vendor_id(struct pci_bus *bus, int devfn, u32 *l,
2314                                         int timeout)
2315 {
2316         if (pci_bus_read_config_dword(bus, devfn, PCI_VENDOR_ID, l))
2317                 return false;
2318
2319         /* Some broken boards return 0 or ~0 if a slot is empty: */
2320         if (*l == 0xffffffff || *l == 0x00000000 ||
2321             *l == 0x0000ffff || *l == 0xffff0000)
2322                 return false;
2323
2324         if (pci_bus_crs_vendor_id(*l))
2325                 return pci_bus_wait_crs(bus, devfn, l, timeout);
2326
2327         return true;
2328 }
2329
2330 bool pci_bus_read_dev_vendor_id(struct pci_bus *bus, int devfn, u32 *l,
2331                                 int timeout)
2332 {
2333 #ifdef CONFIG_PCI_QUIRKS
2334         struct pci_dev *bridge = bus->self;
2335
2336         /*
2337          * Certain IDT switches have an issue where they improperly trigger
2338          * ACS Source Validation errors on completions for config reads.
2339          */
2340         if (bridge && bridge->vendor == PCI_VENDOR_ID_IDT &&
2341             bridge->device == 0x80b5)
2342                 return pci_idt_bus_quirk(bus, devfn, l, timeout);
2343 #endif
2344
2345         return pci_bus_generic_read_dev_vendor_id(bus, devfn, l, timeout);
2346 }
2347 EXPORT_SYMBOL(pci_bus_read_dev_vendor_id);
2348
2349 /*
2350  * Read the config data for a PCI device, sanity-check it,
2351  * and fill in the dev structure.
2352  */
2353 static struct pci_dev *pci_scan_device(struct pci_bus *bus, int devfn)
2354 {
2355         struct pci_dev *dev;
2356         u32 l;
2357
2358         if (!pci_bus_read_dev_vendor_id(bus, devfn, &l, 60*1000))
2359                 return NULL;
2360
2361         dev = pci_alloc_dev(bus);
2362         if (!dev)
2363                 return NULL;
2364
2365         dev->devfn = devfn;
2366         dev->vendor = l & 0xffff;
2367         dev->device = (l >> 16) & 0xffff;
2368
2369         pci_set_of_node(dev);
2370
2371         if (pci_setup_device(dev)) {
2372                 pci_bus_put(dev->bus);
2373                 kfree(dev);
2374                 return NULL;
2375         }
2376
2377         return dev;
2378 }
2379
2380 void pcie_report_downtraining(struct pci_dev *dev)
2381 {
2382         if (!pci_is_pcie(dev))
2383                 return;
2384
2385         /* Look from the device up to avoid downstream ports with no devices */
2386         if ((pci_pcie_type(dev) != PCI_EXP_TYPE_ENDPOINT) &&
2387             (pci_pcie_type(dev) != PCI_EXP_TYPE_LEG_END) &&
2388             (pci_pcie_type(dev) != PCI_EXP_TYPE_UPSTREAM))
2389                 return;
2390
2391         /* Multi-function PCIe devices share the same link/status */
2392         if (PCI_FUNC(dev->devfn) != 0 || dev->is_virtfn)
2393                 return;
2394
2395         /* Print link status only if the device is constrained by the fabric */
2396         __pcie_print_link_status(dev, false);
2397 }
2398
2399 static void pci_init_capabilities(struct pci_dev *dev)
2400 {
2401         pci_ea_init(dev);               /* Enhanced Allocation */
2402
2403         /* Setup MSI caps & disable MSI/MSI-X interrupts */
2404         pci_msi_setup_pci_dev(dev);
2405
2406         /* Buffers for saving PCIe and PCI-X capabilities */
2407         pci_allocate_cap_save_buffers(dev);
2408
2409         pci_pm_init(dev);               /* Power Management */
2410         pci_vpd_init(dev);              /* Vital Product Data */
2411         pci_configure_ari(dev);         /* Alternative Routing-ID Forwarding */
2412         pci_iov_init(dev);              /* Single Root I/O Virtualization */
2413         pci_ats_init(dev);              /* Address Translation Services */
2414         pci_pri_init(dev);              /* Page Request Interface */
2415         pci_pasid_init(dev);            /* Process Address Space ID */
2416         pci_acs_init(dev);              /* Access Control Services */
2417         pci_ptm_init(dev);              /* Precision Time Measurement */
2418         pci_aer_init(dev);              /* Advanced Error Reporting */
2419         pci_dpc_init(dev);              /* Downstream Port Containment */
2420         pci_rcec_init(dev);             /* Root Complex Event Collector */
2421
2422         pcie_report_downtraining(dev);
2423
2424         if (pci_probe_reset_function(dev) == 0)
2425                 dev->reset_fn = 1;
2426 }
2427
2428 /*
2429  * This is the equivalent of pci_host_bridge_msi_domain() that acts on
2430  * devices. Firmware interfaces that can select the MSI domain on a
2431  * per-device basis should be called from here.
2432  */
2433 static struct irq_domain *pci_dev_msi_domain(struct pci_dev *dev)
2434 {
2435         struct irq_domain *d;
2436
2437         /*
2438          * If a domain has been set through the pcibios_add_device()
2439          * callback, then this is the one (platform code knows best).
2440          */
2441         d = dev_get_msi_domain(&dev->dev);
2442         if (d)
2443                 return d;
2444
2445         /*
2446          * Let's see if we have a firmware interface able to provide
2447          * the domain.
2448          */
2449         d = pci_msi_get_device_domain(dev);
2450         if (d)
2451                 return d;
2452
2453         return NULL;
2454 }
2455
2456 static void pci_set_msi_domain(struct pci_dev *dev)
2457 {
2458         struct irq_domain *d;
2459
2460         /*
2461          * If the platform or firmware interfaces cannot supply a
2462          * device-specific MSI domain, then inherit the default domain
2463          * from the host bridge itself.
2464          */
2465         d = pci_dev_msi_domain(dev);
2466         if (!d)
2467                 d = dev_get_msi_domain(&dev->bus->dev);
2468
2469         dev_set_msi_domain(&dev->dev, d);
2470 }
2471
2472 void pci_device_add(struct pci_dev *dev, struct pci_bus *bus)
2473 {
2474         int ret;
2475
2476         pci_configure_device(dev);
2477
2478         device_initialize(&dev->dev);
2479         dev->dev.release = pci_release_dev;
2480
2481         set_dev_node(&dev->dev, pcibus_to_node(bus));
2482         dev->dev.dma_mask = &dev->dma_mask;
2483         dev->dev.dma_parms = &dev->dma_parms;
2484         dev->dev.coherent_dma_mask = 0xffffffffull;
2485
2486         dma_set_max_seg_size(&dev->dev, 65536);
2487         dma_set_seg_boundary(&dev->dev, 0xffffffff);
2488
2489         /* Fix up broken headers */
2490         pci_fixup_device(pci_fixup_header, dev);
2491
2492         pci_reassigndev_resource_alignment(dev);
2493
2494         dev->state_saved = false;
2495
2496         pci_init_capabilities(dev);
2497
2498         /*
2499          * Add the device to our list of discovered devices
2500          * and the bus list for fixup functions, etc.
2501          */
2502         down_write(&pci_bus_sem);
2503         list_add_tail(&dev->bus_list, &bus->devices);
2504         up_write(&pci_bus_sem);
2505
2506         ret = pcibios_add_device(dev);
2507         WARN_ON(ret < 0);
2508
2509         /* Set up MSI IRQ domain */
2510         pci_set_msi_domain(dev);
2511
2512         /* Notifier could use PCI capabilities */
2513         dev->match_driver = false;
2514         ret = device_add(&dev->dev);
2515         WARN_ON(ret < 0);
2516 }
2517
2518 struct pci_dev *pci_scan_single_device(struct pci_bus *bus, int devfn)
2519 {
2520         struct pci_dev *dev;
2521
2522         dev = pci_get_slot(bus, devfn);
2523         if (dev) {
2524                 pci_dev_put(dev);
2525                 return dev;
2526         }
2527
2528         dev = pci_scan_device(bus, devfn);
2529         if (!dev)
2530                 return NULL;
2531
2532         pci_device_add(dev, bus);
2533
2534         return dev;
2535 }
2536 EXPORT_SYMBOL(pci_scan_single_device);
2537
2538 static unsigned next_fn(struct pci_bus *bus, struct pci_dev *dev, unsigned fn)
2539 {
2540         int pos;
2541         u16 cap = 0;
2542         unsigned next_fn;
2543
2544         if (pci_ari_enabled(bus)) {
2545                 if (!dev)
2546                         return 0;
2547                 pos = pci_find_ext_capability(dev, PCI_EXT_CAP_ID_ARI);
2548                 if (!pos)
2549                         return 0;
2550
2551                 pci_read_config_word(dev, pos + PCI_ARI_CAP, &cap);
2552                 next_fn = PCI_ARI_CAP_NFN(cap);
2553                 if (next_fn <= fn)
2554                         return 0;       /* protect against malformed list */
2555
2556                 return next_fn;
2557         }
2558
2559         /* dev may be NULL for non-contiguous multifunction devices */
2560         if (!dev || dev->multifunction)
2561                 return (fn + 1) % 8;
2562
2563         return 0;
2564 }
2565
2566 static int only_one_child(struct pci_bus *bus)
2567 {
2568         struct pci_dev *bridge = bus->self;
2569
2570         /*
2571          * Systems with unusual topologies set PCI_SCAN_ALL_PCIE_DEVS so
2572          * we scan for all possible devices, not just Device 0.
2573          */
2574         if (pci_has_flag(PCI_SCAN_ALL_PCIE_DEVS))
2575                 return 0;
2576
2577         /*
2578          * A PCIe Downstream Port normally leads to a Link with only Device
2579          * 0 on it (PCIe spec r3.1, sec 7.3.1).  As an optimization, scan
2580          * only for Device 0 in that situation.
2581          */
2582         if (bridge && pci_is_pcie(bridge) && pcie_downstream_port(bridge))
2583                 return 1;
2584
2585         return 0;
2586 }
2587
2588 /**
2589  * pci_scan_slot - Scan a PCI slot on a bus for devices
2590  * @bus: PCI bus to scan
2591  * @devfn: slot number to scan (must have zero function)
2592  *
2593  * Scan a PCI slot on the specified PCI bus for devices, adding
2594  * discovered devices to the @bus->devices list.  New devices
2595  * will not have is_added set.
2596  *
2597  * Returns the number of new devices found.
2598  */
2599 int pci_scan_slot(struct pci_bus *bus, int devfn)
2600 {
2601         unsigned fn, nr = 0;
2602         struct pci_dev *dev;
2603
2604         if (only_one_child(bus) && (devfn > 0))
2605                 return 0; /* Already scanned the entire slot */
2606
2607         dev = pci_scan_single_device(bus, devfn);
2608         if (!dev)
2609                 return 0;
2610         if (!pci_dev_is_added(dev))
2611                 nr++;
2612
2613         for (fn = next_fn(bus, dev, 0); fn > 0; fn = next_fn(bus, dev, fn)) {
2614                 dev = pci_scan_single_device(bus, devfn + fn);
2615                 if (dev) {
2616                         if (!pci_dev_is_added(dev))
2617                                 nr++;
2618                         dev->multifunction = 1;
2619                 }
2620         }
2621
2622         /* Only one slot has PCIe device */
2623         if (bus->self && nr)
2624                 pcie_aspm_init_link_state(bus->self);
2625
2626         return nr;
2627 }
2628 EXPORT_SYMBOL(pci_scan_slot);
2629
2630 static int pcie_find_smpss(struct pci_dev *dev, void *data)
2631 {
2632         u8 *smpss = data;
2633
2634         if (!pci_is_pcie(dev))
2635                 return 0;
2636
2637         /*
2638          * We don't have a way to change MPS settings on devices that have
2639          * drivers attached.  A hot-added device might support only the minimum
2640          * MPS setting (MPS=128).  Therefore, if the fabric contains a bridge
2641          * where devices may be hot-added, we limit the fabric MPS to 128 so
2642          * hot-added devices will work correctly.
2643          *
2644          * However, if we hot-add a device to a slot directly below a Root
2645          * Port, it's impossible for there to be other existing devices below
2646          * the port.  We don't limit the MPS in this case because we can
2647          * reconfigure MPS on both the Root Port and the hot-added device,
2648          * and there are no other devices involved.
2649          *
2650          * Note that this PCIE_BUS_SAFE path assumes no peer-to-peer DMA.
2651          */
2652         if (dev->is_hotplug_bridge &&
2653             pci_pcie_type(dev) != PCI_EXP_TYPE_ROOT_PORT)
2654                 *smpss = 0;
2655
2656         if (*smpss > dev->pcie_mpss)
2657                 *smpss = dev->pcie_mpss;
2658
2659         return 0;
2660 }
2661
2662 static void pcie_write_mps(struct pci_dev *dev, int mps)
2663 {
2664         int rc;
2665
2666         if (pcie_bus_config == PCIE_BUS_PERFORMANCE) {
2667                 mps = 128 << dev->pcie_mpss;
2668
2669                 if (pci_pcie_type(dev) != PCI_EXP_TYPE_ROOT_PORT &&
2670                     dev->bus->self)
2671
2672                         /*
2673                          * For "Performance", the assumption is made that
2674                          * downstream communication will never be larger than
2675                          * the MRRS.  So, the MPS only needs to be configured
2676                          * for the upstream communication.  This being the case,
2677                          * walk from the top down and set the MPS of the child
2678                          * to that of the parent bus.
2679                          *
2680                          * Configure the device MPS with the smaller of the
2681                          * device MPSS or the bridge MPS (which is assumed to be
2682                          * properly configured at this point to the largest
2683                          * allowable MPS based on its parent bus).
2684                          */
2685                         mps = min(mps, pcie_get_mps(dev->bus->self));
2686         }
2687
2688         rc = pcie_set_mps(dev, mps);
2689         if (rc)
2690                 pci_err(dev, "Failed attempting to set the MPS\n");
2691 }
2692
2693 static void pcie_write_mrrs(struct pci_dev *dev)
2694 {
2695         int rc, mrrs;
2696
2697         /*
2698          * In the "safe" case, do not configure the MRRS.  There appear to be
2699          * issues with setting MRRS to 0 on a number of devices.
2700          */
2701         if (pcie_bus_config != PCIE_BUS_PERFORMANCE)
2702                 return;
2703
2704         /*
2705          * For max performance, the MRRS must be set to the largest supported
2706          * value.  However, it cannot be configured larger than the MPS the
2707          * device or the bus can support.  This should already be properly
2708          * configured by a prior call to pcie_write_mps().
2709          */
2710         mrrs = pcie_get_mps(dev);
2711
2712         /*
2713          * MRRS is a R/W register.  Invalid values can be written, but a
2714          * subsequent read will verify if the value is acceptable or not.
2715          * If the MRRS value provided is not acceptable (e.g., too large),
2716          * shrink the value until it is acceptable to the HW.
2717          */
2718         while (mrrs != pcie_get_readrq(dev) && mrrs >= 128) {
2719                 rc = pcie_set_readrq(dev, mrrs);
2720                 if (!rc)
2721                         break;
2722
2723                 pci_warn(dev, "Failed attempting to set the MRRS\n");
2724                 mrrs /= 2;
2725         }
2726
2727         if (mrrs < 128)
2728                 pci_err(dev, "MRRS was unable to be configured with a safe value.  If problems are experienced, try running with pci=pcie_bus_safe\n");
2729 }
2730
2731 static int pcie_bus_configure_set(struct pci_dev *dev, void *data)
2732 {
2733         int mps, orig_mps;
2734
2735         if (!pci_is_pcie(dev))
2736                 return 0;
2737
2738         if (pcie_bus_config == PCIE_BUS_TUNE_OFF ||
2739             pcie_bus_config == PCIE_BUS_DEFAULT)
2740                 return 0;
2741
2742         mps = 128 << *(u8 *)data;
2743         orig_mps = pcie_get_mps(dev);
2744
2745         pcie_write_mps(dev, mps);
2746         pcie_write_mrrs(dev);
2747
2748         pci_info(dev, "Max Payload Size set to %4d/%4d (was %4d), Max Read Rq %4d\n",
2749                  pcie_get_mps(dev), 128 << dev->pcie_mpss,
2750                  orig_mps, pcie_get_readrq(dev));
2751
2752         return 0;
2753 }
2754
2755 /*
2756  * pcie_bus_configure_settings() requires that pci_walk_bus work in a top-down,
2757  * parents then children fashion.  If this changes, then this code will not
2758  * work as designed.
2759  */
2760 void pcie_bus_configure_settings(struct pci_bus *bus)
2761 {
2762         u8 smpss = 0;
2763
2764         if (!bus->self)
2765                 return;
2766
2767         if (!pci_is_pcie(bus->self))
2768                 return;
2769
2770         /*
2771          * FIXME - Peer to peer DMA is possible, though the endpoint would need
2772          * to be aware of the MPS of the destination.  To work around this,
2773          * simply force the MPS of the entire system to the smallest possible.
2774          */
2775         if (pcie_bus_config == PCIE_BUS_PEER2PEER)
2776                 smpss = 0;
2777
2778         if (pcie_bus_config == PCIE_BUS_SAFE) {
2779                 smpss = bus->self->pcie_mpss;
2780
2781                 pcie_find_smpss(bus->self, &smpss);
2782                 pci_walk_bus(bus, pcie_find_smpss, &smpss);
2783         }
2784
2785         pcie_bus_configure_set(bus->self, &smpss);
2786         pci_walk_bus(bus, pcie_bus_configure_set, &smpss);
2787 }
2788 EXPORT_SYMBOL_GPL(pcie_bus_configure_settings);
2789
2790 /*
2791  * Called after each bus is probed, but before its children are examined.  This
2792  * is marked as __weak because multiple architectures define it.
2793  */
2794 void __weak pcibios_fixup_bus(struct pci_bus *bus)
2795 {
2796        /* nothing to do, expected to be removed in the future */
2797 }
2798
2799 /**
2800  * pci_scan_child_bus_extend() - Scan devices below a bus
2801  * @bus: Bus to scan for devices
2802  * @available_buses: Total number of buses available (%0 does not try to
2803  *                   extend beyond the minimal)
2804  *
2805  * Scans devices below @bus including subordinate buses. Returns new
2806  * subordinate number including all the found devices. Passing
2807  * @available_buses causes the remaining bus space to be distributed
2808  * equally between hotplug-capable bridges to allow future extension of the
2809  * hierarchy.
2810  */
2811 static unsigned int pci_scan_child_bus_extend(struct pci_bus *bus,
2812                                               unsigned int available_buses)
2813 {
2814         unsigned int used_buses, normal_bridges = 0, hotplug_bridges = 0;
2815         unsigned int start = bus->busn_res.start;
2816         unsigned int devfn, fn, cmax, max = start;
2817         struct pci_dev *dev;
2818         int nr_devs;
2819
2820         dev_dbg(&bus->dev, "scanning bus\n");
2821
2822         /* Go find them, Rover! */
2823         for (devfn = 0; devfn < 256; devfn += 8) {
2824                 nr_devs = pci_scan_slot(bus, devfn);
2825
2826                 /*
2827                  * The Jailhouse hypervisor may pass individual functions of a
2828                  * multi-function device to a guest without passing function 0.
2829                  * Look for them as well.
2830                  */
2831                 if (jailhouse_paravirt() && nr_devs == 0) {
2832                         for (fn = 1; fn < 8; fn++) {
2833                                 dev = pci_scan_single_device(bus, devfn + fn);
2834                                 if (dev)
2835                                         dev->multifunction = 1;
2836                         }
2837                 }
2838         }
2839
2840         /* Reserve buses for SR-IOV capability */
2841         used_buses = pci_iov_bus_range(bus);
2842         max += used_buses;
2843
2844         /*
2845          * After performing arch-dependent fixup of the bus, look behind
2846          * all PCI-to-PCI bridges on this bus.
2847          */
2848         if (!bus->is_added) {
2849                 dev_dbg(&bus->dev, "fixups for bus\n");
2850                 pcibios_fixup_bus(bus);
2851                 bus->is_added = 1;
2852         }
2853
2854         /*
2855          * Calculate how many hotplug bridges and normal bridges there
2856          * are on this bus. We will distribute the additional available
2857          * buses between hotplug bridges.
2858          */
2859         for_each_pci_bridge(dev, bus) {
2860                 if (dev->is_hotplug_bridge)
2861                         hotplug_bridges++;
2862                 else
2863                         normal_bridges++;
2864         }
2865
2866         /*
2867          * Scan bridges that are already configured. We don't touch them
2868          * unless they are misconfigured (which will be done in the second
2869          * scan below).
2870          */
2871         for_each_pci_bridge(dev, bus) {
2872                 cmax = max;
2873                 max = pci_scan_bridge_extend(bus, dev, max, 0, 0);
2874
2875                 /*
2876                  * Reserve one bus for each bridge now to avoid extending
2877                  * hotplug bridges too much during the second scan below.
2878                  */
2879                 used_buses++;
2880                 if (cmax - max > 1)
2881                         used_buses += cmax - max - 1;
2882         }
2883
2884         /* Scan bridges that need to be reconfigured */
2885         for_each_pci_bridge(dev, bus) {
2886                 unsigned int buses = 0;
2887
2888                 if (!hotplug_bridges && normal_bridges == 1) {
2889
2890                         /*
2891                          * There is only one bridge on the bus (upstream
2892                          * port) so it gets all available buses which it
2893                          * can then distribute to the possible hotplug
2894                          * bridges below.
2895                          */
2896                         buses = available_buses;
2897                 } else if (dev->is_hotplug_bridge) {
2898
2899                         /*
2900                          * Distribute the extra buses between hotplug
2901                          * bridges if any.
2902                          */
2903                         buses = available_buses / hotplug_bridges;
2904                         buses = min(buses, available_buses - used_buses + 1);
2905                 }
2906
2907                 cmax = max;
2908                 max = pci_scan_bridge_extend(bus, dev, cmax, buses, 1);
2909                 /* One bus is already accounted so don't add it again */
2910                 if (max - cmax > 1)
2911                         used_buses += max - cmax - 1;
2912         }
2913
2914         /*
2915          * Make sure a hotplug bridge has at least the minimum requested
2916          * number of buses but allow it to grow up to the maximum available
2917          * bus number of there is room.
2918          */
2919         if (bus->self && bus->self->is_hotplug_bridge) {
2920                 used_buses = max_t(unsigned int, available_buses,
2921                                    pci_hotplug_bus_size - 1);
2922                 if (max - start < used_buses) {
2923                         max = start + used_buses;
2924
2925                         /* Do not allocate more buses than we have room left */
2926                         if (max > bus->busn_res.end)
2927                                 max = bus->busn_res.end;
2928
2929                         dev_dbg(&bus->dev, "%pR extended by %#02x\n",
2930                                 &bus->busn_res, max - start);
2931                 }
2932         }
2933
2934         /*
2935          * We've scanned the bus and so we know all about what's on
2936          * the other side of any bridges that may be on this bus plus
2937          * any devices.
2938          *
2939          * Return how far we've got finding sub-buses.
2940          */
2941         dev_dbg(&bus->dev, "bus scan returning with max=%02x\n", max);
2942         return max;
2943 }
2944
2945 /**
2946  * pci_scan_child_bus() - Scan devices below a bus
2947  * @bus: Bus to scan for devices
2948  *
2949  * Scans devices below @bus including subordinate buses. Returns new
2950  * subordinate number including all the found devices.
2951  */
2952 unsigned int pci_scan_child_bus(struct pci_bus *bus)
2953 {
2954         return pci_scan_child_bus_extend(bus, 0);
2955 }
2956 EXPORT_SYMBOL_GPL(pci_scan_child_bus);
2957
2958 /**
2959  * pcibios_root_bridge_prepare - Platform-specific host bridge setup
2960  * @bridge: Host bridge to set up
2961  *
2962  * Default empty implementation.  Replace with an architecture-specific setup
2963  * routine, if necessary.
2964  */
2965 int __weak pcibios_root_bridge_prepare(struct pci_host_bridge *bridge)
2966 {
2967         return 0;
2968 }
2969
2970 void __weak pcibios_add_bus(struct pci_bus *bus)
2971 {
2972 }
2973
2974 void __weak pcibios_remove_bus(struct pci_bus *bus)
2975 {
2976 }
2977
2978 struct pci_bus *pci_create_root_bus(struct device *parent, int bus,
2979                 struct pci_ops *ops, void *sysdata, struct list_head *resources)
2980 {
2981         int error;
2982         struct pci_host_bridge *bridge;
2983
2984         bridge = pci_alloc_host_bridge(0);
2985         if (!bridge)
2986                 return NULL;
2987
2988         bridge->dev.parent = parent;
2989
2990         list_splice_init(resources, &bridge->windows);
2991         bridge->sysdata = sysdata;
2992         bridge->busnr = bus;
2993         bridge->ops = ops;
2994
2995         error = pci_register_host_bridge(bridge);
2996         if (error < 0)
2997                 goto err_out;
2998
2999         return bridge->bus;
3000
3001 err_out:
3002         put_device(&bridge->dev);
3003         return NULL;
3004 }
3005 EXPORT_SYMBOL_GPL(pci_create_root_bus);
3006
3007 int pci_host_probe(struct pci_host_bridge *bridge)
3008 {
3009         struct pci_bus *bus, *child;
3010         int ret;
3011
3012         ret = pci_scan_root_bus_bridge(bridge);
3013         if (ret < 0) {
3014                 dev_err(bridge->dev.parent, "Scanning root bridge failed");
3015                 return ret;
3016         }
3017
3018         bus = bridge->bus;
3019
3020         /*
3021          * We insert PCI resources into the iomem_resource and
3022          * ioport_resource trees in either pci_bus_claim_resources()
3023          * or pci_bus_assign_resources().
3024          */
3025         if (pci_has_flag(PCI_PROBE_ONLY)) {
3026                 pci_bus_claim_resources(bus);
3027         } else {
3028                 pci_bus_size_bridges(bus);
3029                 pci_bus_assign_resources(bus);
3030
3031                 list_for_each_entry(child, &bus->children, node)
3032                         pcie_bus_configure_settings(child);
3033         }
3034
3035         pci_bus_add_devices(bus);
3036         return 0;
3037 }
3038 EXPORT_SYMBOL_GPL(pci_host_probe);
3039
3040 int pci_bus_insert_busn_res(struct pci_bus *b, int bus, int bus_max)
3041 {
3042         struct resource *res = &b->busn_res;
3043         struct resource *parent_res, *conflict;
3044
3045         res->start = bus;
3046         res->end = bus_max;
3047         res->flags = IORESOURCE_BUS;
3048
3049         if (!pci_is_root_bus(b))
3050                 parent_res = &b->parent->busn_res;
3051         else {
3052                 parent_res = get_pci_domain_busn_res(pci_domain_nr(b));
3053                 res->flags |= IORESOURCE_PCI_FIXED;
3054         }
3055
3056         conflict = request_resource_conflict(parent_res, res);
3057
3058         if (conflict)
3059                 dev_info(&b->dev,
3060                            "busn_res: can not insert %pR under %s%pR (conflicts with %s %pR)\n",
3061                             res, pci_is_root_bus(b) ? "domain " : "",
3062                             parent_res, conflict->name, conflict);
3063
3064         return conflict == NULL;
3065 }
3066
3067 int pci_bus_update_busn_res_end(struct pci_bus *b, int bus_max)
3068 {
3069         struct resource *res = &b->busn_res;
3070         struct resource old_res = *res;
3071         resource_size_t size;
3072         int ret;
3073
3074         if (res->start > bus_max)
3075                 return -EINVAL;
3076
3077         size = bus_max - res->start + 1;
3078         ret = adjust_resource(res, res->start, size);
3079         dev_info(&b->dev, "busn_res: %pR end %s updated to %02x\n",
3080                         &old_res, ret ? "can not be" : "is", bus_max);
3081
3082         if (!ret && !res->parent)
3083                 pci_bus_insert_busn_res(b, res->start, res->end);
3084
3085         return ret;
3086 }
3087
3088 void pci_bus_release_busn_res(struct pci_bus *b)
3089 {
3090         struct resource *res = &b->busn_res;
3091         int ret;
3092
3093         if (!res->flags || !res->parent)
3094                 return;
3095
3096         ret = release_resource(res);
3097         dev_info(&b->dev, "busn_res: %pR %s released\n",
3098                         res, ret ? "can not be" : "is");
3099 }
3100
3101 int pci_scan_root_bus_bridge(struct pci_host_bridge *bridge)
3102 {
3103         struct resource_entry *window;
3104         bool found = false;
3105         struct pci_bus *b;
3106         int max, bus, ret;
3107
3108         if (!bridge)
3109                 return -EINVAL;
3110
3111         resource_list_for_each_entry(window, &bridge->windows)
3112                 if (window->res->flags & IORESOURCE_BUS) {
3113                         bridge->busnr = window->res->start;
3114                         found = true;
3115                         break;
3116                 }
3117
3118         ret = pci_register_host_bridge(bridge);
3119         if (ret < 0)
3120                 return ret;
3121
3122         b = bridge->bus;
3123         bus = bridge->busnr;
3124
3125         if (!found) {
3126                 dev_info(&b->dev,
3127                  "No busn resource found for root bus, will use [bus %02x-ff]\n",
3128                         bus);
3129                 pci_bus_insert_busn_res(b, bus, 255);
3130         }
3131
3132         max = pci_scan_child_bus(b);
3133
3134         if (!found)
3135                 pci_bus_update_busn_res_end(b, max);
3136
3137         return 0;
3138 }
3139 EXPORT_SYMBOL(pci_scan_root_bus_bridge);
3140
3141 struct pci_bus *pci_scan_root_bus(struct device *parent, int bus,
3142                 struct pci_ops *ops, void *sysdata, struct list_head *resources)
3143 {
3144         struct resource_entry *window;
3145         bool found = false;
3146         struct pci_bus *b;
3147         int max;
3148
3149         resource_list_for_each_entry(window, resources)
3150                 if (window->res->flags & IORESOURCE_BUS) {
3151                         found = true;
3152                         break;
3153                 }
3154
3155         b = pci_create_root_bus(parent, bus, ops, sysdata, resources);
3156         if (!b)
3157                 return NULL;
3158
3159         if (!found) {
3160                 dev_info(&b->dev,
3161                  "No busn resource found for root bus, will use [bus %02x-ff]\n",
3162                         bus);
3163                 pci_bus_insert_busn_res(b, bus, 255);
3164         }
3165
3166         max = pci_scan_child_bus(b);
3167
3168         if (!found)
3169                 pci_bus_update_busn_res_end(b, max);
3170
3171         return b;
3172 }
3173 EXPORT_SYMBOL(pci_scan_root_bus);
3174
3175 struct pci_bus *pci_scan_bus(int bus, struct pci_ops *ops,
3176                                         void *sysdata)
3177 {
3178         LIST_HEAD(resources);
3179         struct pci_bus *b;
3180
3181         pci_add_resource(&resources, &ioport_resource);
3182         pci_add_resource(&resources, &iomem_resource);
3183         pci_add_resource(&resources, &busn_resource);
3184         b = pci_create_root_bus(NULL, bus, ops, sysdata, &resources);
3185         if (b) {
3186                 pci_scan_child_bus(b);
3187         } else {
3188                 pci_free_resource_list(&resources);
3189         }
3190         return b;
3191 }
3192 EXPORT_SYMBOL(pci_scan_bus);
3193
3194 /**
3195  * pci_rescan_bus_bridge_resize - Scan a PCI bus for devices
3196  * @bridge: PCI bridge for the bus to scan
3197  *
3198  * Scan a PCI bus and child buses for new devices, add them,
3199  * and enable them, resizing bridge mmio/io resource if necessary
3200  * and possible.  The caller must ensure the child devices are already
3201  * removed for resizing to occur.
3202  *
3203  * Returns the max number of subordinate bus discovered.
3204  */
3205 unsigned int pci_rescan_bus_bridge_resize(struct pci_dev *bridge)
3206 {
3207         unsigned int max;
3208         struct pci_bus *bus = bridge->subordinate;
3209
3210         max = pci_scan_child_bus(bus);
3211
3212         pci_assign_unassigned_bridge_resources(bridge);
3213
3214         pci_bus_add_devices(bus);
3215
3216         return max;
3217 }
3218
3219 /**
3220  * pci_rescan_bus - Scan a PCI bus for devices
3221  * @bus: PCI bus to scan
3222  *
3223  * Scan a PCI bus and child buses for new devices, add them,
3224  * and enable them.
3225  *
3226  * Returns the max number of subordinate bus discovered.
3227  */
3228 unsigned int pci_rescan_bus(struct pci_bus *bus)
3229 {
3230         unsigned int max;
3231
3232         max = pci_scan_child_bus(bus);
3233         pci_assign_unassigned_bus_resources(bus);
3234         pci_bus_add_devices(bus);
3235
3236         return max;
3237 }
3238 EXPORT_SYMBOL_GPL(pci_rescan_bus);
3239
3240 /*
3241  * pci_rescan_bus(), pci_rescan_bus_bridge_resize() and PCI device removal
3242  * routines should always be executed under this mutex.
3243  */
3244 static DEFINE_MUTEX(pci_rescan_remove_lock);
3245
3246 void pci_lock_rescan_remove(void)
3247 {
3248         mutex_lock(&pci_rescan_remove_lock);
3249 }
3250 EXPORT_SYMBOL_GPL(pci_lock_rescan_remove);
3251
3252 void pci_unlock_rescan_remove(void)
3253 {
3254         mutex_unlock(&pci_rescan_remove_lock);
3255 }
3256 EXPORT_SYMBOL_GPL(pci_unlock_rescan_remove);
3257
3258 static int __init pci_sort_bf_cmp(const struct device *d_a,
3259                                   const struct device *d_b)
3260 {
3261         const struct pci_dev *a = to_pci_dev(d_a);
3262         const struct pci_dev *b = to_pci_dev(d_b);
3263
3264         if      (pci_domain_nr(a->bus) < pci_domain_nr(b->bus)) return -1;
3265         else if (pci_domain_nr(a->bus) > pci_domain_nr(b->bus)) return  1;
3266
3267         if      (a->bus->number < b->bus->number) return -1;
3268         else if (a->bus->number > b->bus->number) return  1;
3269
3270         if      (a->devfn < b->devfn) return -1;
3271         else if (a->devfn > b->devfn) return  1;
3272
3273         return 0;
3274 }
3275
3276 void __init pci_sort_breadthfirst(void)
3277 {
3278         bus_sort_breadthfirst(&pci_bus_type, &pci_sort_bf_cmp);
3279 }
3280
3281 int pci_hp_add_bridge(struct pci_dev *dev)
3282 {
3283         struct pci_bus *parent = dev->bus;
3284         int busnr, start = parent->busn_res.start;
3285         unsigned int available_buses = 0;
3286         int end = parent->busn_res.end;
3287
3288         for (busnr = start; busnr <= end; busnr++) {
3289                 if (!pci_find_bus(pci_domain_nr(parent), busnr))
3290                         break;
3291         }
3292         if (busnr-- > end) {
3293                 pci_err(dev, "No bus number available for hot-added bridge\n");
3294                 return -1;
3295         }
3296
3297         /* Scan bridges that are already configured */
3298         busnr = pci_scan_bridge(parent, dev, busnr, 0);
3299
3300         /*
3301          * Distribute the available bus numbers between hotplug-capable
3302          * bridges to make extending the chain later possible.
3303          */
3304         available_buses = end - busnr;
3305
3306         /* Scan bridges that need to be reconfigured */
3307         pci_scan_bridge_extend(parent, dev, busnr, available_buses, 1);
3308
3309         if (!dev->subordinate)
3310                 return -1;
3311
3312         return 0;
3313 }
3314 EXPORT_SYMBOL_GPL(pci_hp_add_bridge);