drivers/pci/pcie/aspm.c

   1 // SPDX-License-Identifier: GPL-2.0
   2 /*
   3  * Enable PCIe link L0s/L1 state and Clock Power Management
   4  *
   5  * Copyright (C) 2007 Intel
   6  * Copyright (C) Zhang Yanmin (yanmin.zhang@intel.com)
   7  * Copyright (C) Shaohua Li (shaohua.li@intel.com)
   8  */
   9
  10 #include <linux/kernel.h>
  11 #include <linux/module.h>
  12 #include <linux/moduleparam.h>
  13 #include <linux/pci.h>
  14 #include <linux/pci_regs.h>
  15 #include <linux/errno.h>
  16 #include <linux/pm.h>
  17 #include <linux/init.h>
  18 #include <linux/slab.h>
  19 #include <linux/jiffies.h>
  20 #include <linux/delay.h>
  21 #include "../pci.h"
  22
  23 #ifdef MODULE_PARAM_PREFIX
  24 #undef MODULE_PARAM_PREFIX
  25 #endif
  26 #define MODULE_PARAM_PREFIX "pcie_aspm."
  27
  28 /* Note: those are not register definitions */
  29 #define ASPM_STATE_L0S_UP       (1)     /* Upstream direction L0s state */
  30 #define ASPM_STATE_L0S_DW       (2)     /* Downstream direction L0s state */
  31 #define ASPM_STATE_L1           (4)     /* L1 state */
  32 #define ASPM_STATE_L1_1         (8)     /* ASPM L1.1 state */
  33 #define ASPM_STATE_L1_2         (0x10)  /* ASPM L1.2 state */
  34 #define ASPM_STATE_L1_1_PCIPM   (0x20)  /* PCI PM L1.1 state */
  35 #define ASPM_STATE_L1_2_PCIPM   (0x40)  /* PCI PM L1.2 state */
  36 #define ASPM_STATE_L1_SS_PCIPM  (ASPM_STATE_L1_1_PCIPM | ASPM_STATE_L1_2_PCIPM)
  37 #define ASPM_STATE_L1_2_MASK    (ASPM_STATE_L1_2 | ASPM_STATE_L1_2_PCIPM)
  38 #define ASPM_STATE_L1SS         (ASPM_STATE_L1_1 | ASPM_STATE_L1_1_PCIPM |\
  39                                  ASPM_STATE_L1_2_MASK)
  40 #define ASPM_STATE_L0S          (ASPM_STATE_L0S_UP | ASPM_STATE_L0S_DW)
  41 #define ASPM_STATE_ALL          (ASPM_STATE_L0S | ASPM_STATE_L1 |       \
  42                                  ASPM_STATE_L1SS)
  43
  44 struct aspm_latency {
  45         u32 l0s;                        /* L0s latency (nsec) */
  46         u32 l1;                         /* L1 latency (nsec) */
  47 };
  48
  49 struct pcie_link_state {
  50         struct pci_dev *pdev;           /* Upstream component of the Link */
  51         struct pci_dev *downstream;     /* Downstream component, function 0 */
  52         struct pcie_link_state *root;   /* pointer to the root port link */
  53         struct pcie_link_state *parent; /* pointer to the parent Link state */
  54         struct list_head sibling;       /* node in link_list */
  55
  56         /* ASPM state */
  57         u32 aspm_support:7;             /* Supported ASPM state */
  58         u32 aspm_enabled:7;             /* Enabled ASPM state */
  59         u32 aspm_capable:7;             /* Capable ASPM state with latency */
  60         u32 aspm_default:7;             /* Default ASPM state by BIOS */
  61         u32 aspm_disable:7;             /* Disabled ASPM state */
  62
  63         /* Clock PM state */
  64         u32 clkpm_capable:1;            /* Clock PM capable? */
  65         u32 clkpm_enabled:1;            /* Current Clock PM state */
  66         u32 clkpm_default:1;            /* Default Clock PM state by BIOS */
  67         u32 clkpm_disable:1;            /* Clock PM disabled */
  68
  69         /* Exit latencies */
  70         struct aspm_latency latency_up; /* Upstream direction exit latency */
  71         struct aspm_latency latency_dw; /* Downstream direction exit latency */
  72         /*
  73          * Endpoint acceptable latencies. A pcie downstream port only
  74          * has one slot under it, so at most there are 8 functions.
  75          */
  76         struct aspm_latency acceptable[8];
  77
  78         /* L1 PM Substate info */
  79         struct {
  80                 u32 ctl1;               /* value to be programmed in ctl1 */
  81                 u32 ctl2;               /* value to be programmed in ctl2 */
  82         } l1ss;
  83 };
  84
  85 static int aspm_disabled, aspm_force;
  86 static bool aspm_support_enabled = true;
  87 static DEFINE_MUTEX(aspm_lock);
  88 static LIST_HEAD(link_list);
  89
  90 #define POLICY_DEFAULT 0        /* BIOS default setting */
  91 #define POLICY_PERFORMANCE 1    /* high performance */
  92 #define POLICY_POWERSAVE 2      /* high power saving */
  93 #define POLICY_POWER_SUPERSAVE 3 /* possibly even more power saving */
  94
  95 #ifdef CONFIG_PCIEASPM_PERFORMANCE
  96 static int aspm_policy = POLICY_PERFORMANCE;
  97 #elif defined CONFIG_PCIEASPM_POWERSAVE
  98 static int aspm_policy = POLICY_POWERSAVE;
  99 #elif defined CONFIG_PCIEASPM_POWER_SUPERSAVE
 100 static int aspm_policy = POLICY_POWER_SUPERSAVE;
 101 #else
 102 static int aspm_policy;
 103 #endif
 104
 105 static const char *policy_str[] = {
 106         [POLICY_DEFAULT] = "default",
 107         [POLICY_PERFORMANCE] = "performance",
 108         [POLICY_POWERSAVE] = "powersave",
 109         [POLICY_POWER_SUPERSAVE] = "powersupersave"
 110 };
 111
 112 #define LINK_RETRAIN_TIMEOUT HZ
 113
 114 static int policy_to_aspm_state(struct pcie_link_state *link)
 115 {
 116         switch (aspm_policy) {
 117         case POLICY_PERFORMANCE:
 118                 /* Disable ASPM and Clock PM */
 119                 return 0;
 120         case POLICY_POWERSAVE:
 121                 /* Enable ASPM L0s/L1 */
 122                 return (ASPM_STATE_L0S | ASPM_STATE_L1);
 123         case POLICY_POWER_SUPERSAVE:
 124                 /* Enable Everything */
 125                 return ASPM_STATE_ALL;
 126         case POLICY_DEFAULT:
 127                 return link->aspm_default;
 128         }
 129         return 0;
 130 }
 131
 132 static int policy_to_clkpm_state(struct pcie_link_state *link)
 133 {
 134         switch (aspm_policy) {
 135         case POLICY_PERFORMANCE:
 136                 /* Disable ASPM and Clock PM */
 137                 return 0;
 138         case POLICY_POWERSAVE:
 139         case POLICY_POWER_SUPERSAVE:
 140                 /* Enable Clock PM */
 141                 return 1;
 142         case POLICY_DEFAULT:
 143                 return link->clkpm_default;
 144         }
 145         return 0;
 146 }
 147
 148 static void pcie_set_clkpm_nocheck(struct pcie_link_state *link, int enable)
 149 {
 150         struct pci_dev *child;
 151         struct pci_bus *linkbus = link->pdev->subordinate;
 152         u32 val = enable ? PCI_EXP_LNKCTL_CLKREQ_EN : 0;
 153
 154         list_for_each_entry(child, &linkbus->devices, bus_list)
 155                 pcie_capability_clear_and_set_word(child, PCI_EXP_LNKCTL,
 156                                                    PCI_EXP_LNKCTL_CLKREQ_EN,
 157                                                    val);
 158         link->clkpm_enabled = !!enable;
 159 }
 160
 161 static void pcie_set_clkpm(struct pcie_link_state *link, int enable)
 162 {
 163         /*
 164          * Don't enable Clock PM if the link is not Clock PM capable
 165          * or Clock PM is disabled
 166          */
 167         if (!link->clkpm_capable || link->clkpm_disable)
 168                 enable = 0;
 169         /* Need nothing if the specified equals to current state */
 170         if (link->clkpm_enabled == enable)
 171                 return;
 172         pcie_set_clkpm_nocheck(link, enable);
 173 }
 174
 175 static void pcie_clkpm_cap_init(struct pcie_link_state *link, int blacklist)
 176 {
 177         int capable = 1, enabled = 1;
 178         u32 reg32;
 179         u16 reg16;
 180         struct pci_dev *child;
 181         struct pci_bus *linkbus = link->pdev->subordinate;
 182
 183         /* All functions should have the same cap and state, take the worst */
 184         list_for_each_entry(child, &linkbus->devices, bus_list) {
 185                 pcie_capability_read_dword(child, PCI_EXP_LNKCAP, &reg32);
 186                 if (!(reg32 & PCI_EXP_LNKCAP_CLKPM)) {
 187                         capable = 0;
 188                         enabled = 0;
 189                         break;
 190                 }
 191                 pcie_capability_read_word(child, PCI_EXP_LNKCTL, &reg16);
 192                 if (!(reg16 & PCI_EXP_LNKCTL_CLKREQ_EN))
 193                         enabled = 0;
 194         }
 195         link->clkpm_enabled = enabled;
 196         link->clkpm_default = enabled;
 197         link->clkpm_capable = capable;
 198         link->clkpm_disable = blacklist ? 1 : 0;
 199 }
 200
 201 static bool pcie_retrain_link(struct pcie_link_state *link)
 202 {
 203         struct pci_dev *parent = link->pdev;
 204         unsigned long end_jiffies;
 205         u16 reg16;
 206
 207         pcie_capability_read_word(parent, PCI_EXP_LNKCTL, &reg16);
 208         reg16 |= PCI_EXP_LNKCTL_RL;
 209         pcie_capability_write_word(parent, PCI_EXP_LNKCTL, reg16);
 210         if (parent->clear_retrain_link) {
 211                 /*
 212                  * Due to an erratum in some devices the Retrain Link bit
 213                  * needs to be cleared again manually to allow the link
 214                  * training to succeed.
 215                  */
 216                 reg16 &= ~PCI_EXP_LNKCTL_RL;
 217                 pcie_capability_write_word(parent, PCI_EXP_LNKCTL, reg16);
 218         }
 219
 220         /* Wait for link training end. Break out after waiting for timeout */
 221         end_jiffies = jiffies + LINK_RETRAIN_TIMEOUT;
 222         do {
 223                 pcie_capability_read_word(parent, PCI_EXP_LNKSTA, &reg16);
 224                 if (!(reg16 & PCI_EXP_LNKSTA_LT))
 225                         break;
 226                 msleep(1);
 227         } while (time_before(jiffies, end_jiffies));
 228         return !(reg16 & PCI_EXP_LNKSTA_LT);
 229 }
 230
 231 /*
 232  * pcie_aspm_configure_common_clock: check if the 2 ends of a link
 233  *   could use common clock. If they are, configure them to use the
 234  *   common clock. That will reduce the ASPM state exit latency.
 235  */
 236 static void pcie_aspm_configure_common_clock(struct pcie_link_state *link)
 237 {
 238         int same_clock = 1;
 239         u16 reg16, parent_reg, child_reg[8];
 240         struct pci_dev *child, *parent = link->pdev;
 241         struct pci_bus *linkbus = parent->subordinate;
 242         /*
 243          * All functions of a slot should have the same Slot Clock
 244          * Configuration, so just check one function
 245          */
 246         child = list_entry(linkbus->devices.next, struct pci_dev, bus_list);
 247         BUG_ON(!pci_is_pcie(child));
 248
 249         /* Check downstream component if bit Slot Clock Configuration is 1 */
 250         pcie_capability_read_word(child, PCI_EXP_LNKSTA, &reg16);
 251         if (!(reg16 & PCI_EXP_LNKSTA_SLC))
 252                 same_clock = 0;
 253
 254         /* Check upstream component if bit Slot Clock Configuration is 1 */
 255         pcie_capability_read_word(parent, PCI_EXP_LNKSTA, &reg16);
 256         if (!(reg16 & PCI_EXP_LNKSTA_SLC))
 257                 same_clock = 0;
 258
 259         /* Port might be already in common clock mode */
 260         pcie_capability_read_word(parent, PCI_EXP_LNKCTL, &reg16);
 261         if (same_clock && (reg16 & PCI_EXP_LNKCTL_CCC)) {
 262                 bool consistent = true;
 263
 264                 list_for_each_entry(child, &linkbus->devices, bus_list) {
 265                         pcie_capability_read_word(child, PCI_EXP_LNKCTL,
 266                                                   &reg16);
 267                         if (!(reg16 & PCI_EXP_LNKCTL_CCC)) {
 268                                 consistent = false;
 269                                 break;
 270                         }
 271                 }
 272                 if (consistent)
 273                         return;
 274                 pci_info(parent, "ASPM: current common clock configuration is inconsistent, reconfiguring\n");
 275         }
 276
 277         /* Configure downstream component, all functions */
 278         list_for_each_entry(child, &linkbus->devices, bus_list) {
 279                 pcie_capability_read_word(child, PCI_EXP_LNKCTL, &reg16);
 280                 child_reg[PCI_FUNC(child->devfn)] = reg16;
 281                 if (same_clock)
 282                         reg16 |= PCI_EXP_LNKCTL_CCC;
 283                 else
 284                         reg16 &= ~PCI_EXP_LNKCTL_CCC;
 285                 pcie_capability_write_word(child, PCI_EXP_LNKCTL, reg16);
 286         }
 287
 288         /* Configure upstream component */
 289         pcie_capability_read_word(parent, PCI_EXP_LNKCTL, &reg16);
 290         parent_reg = reg16;
 291         if (same_clock)
 292                 reg16 |= PCI_EXP_LNKCTL_CCC;
 293         else
 294                 reg16 &= ~PCI_EXP_LNKCTL_CCC;
 295         pcie_capability_write_word(parent, PCI_EXP_LNKCTL, reg16);
 296
 297         if (pcie_retrain_link(link))
 298                 return;
 299
 300         /* Training failed. Restore common clock configurations */
 301         pci_err(parent, "ASPM: Could not configure common clock\n");
 302         list_for_each_entry(child, &linkbus->devices, bus_list)
 303                 pcie_capability_write_word(child, PCI_EXP_LNKCTL,
 304                                            child_reg[PCI_FUNC(child->devfn)]);
 305         pcie_capability_write_word(parent, PCI_EXP_LNKCTL, parent_reg);
 306 }
 307
 308 /* Convert L0s latency encoding to ns */
 309 static u32 calc_l0s_latency(u32 lnkcap)
 310 {
 311         u32 encoding = (lnkcap & PCI_EXP_LNKCAP_L0SEL) >> 12;
 312
 313         if (encoding == 0x7)
 314                 return (5 * 1000);      /* > 4us */
 315         return (64 << encoding);
 316 }
 317
 318 /* Convert L0s acceptable latency encoding to ns */
 319 static u32 calc_l0s_acceptable(u32 encoding)
 320 {
 321         if (encoding == 0x7)
 322                 return -1U;
 323         return (64 << encoding);
 324 }
 325
 326 /* Convert L1 latency encoding to ns */
 327 static u32 calc_l1_latency(u32 lnkcap)
 328 {
 329         u32 encoding = (lnkcap & PCI_EXP_LNKCAP_L1EL) >> 15;
 330
 331         if (encoding == 0x7)
 332                 return (65 * 1000);     /* > 64us */
 333         return (1000 << encoding);
 334 }
 335
 336 /* Convert L1 acceptable latency encoding to ns */
 337 static u32 calc_l1_acceptable(u32 encoding)
 338 {
 339         if (encoding == 0x7)
 340                 return -1U;
 341         return (1000 << encoding);
 342 }
 343
 344 /* Convert L1SS T_pwr encoding to usec */
 345 static u32 calc_l1ss_pwron(struct pci_dev *pdev, u32 scale, u32 val)
 346 {
 347         switch (scale) {
 348         case 0:
 349                 return val * 2;
 350         case 1:
 351                 return val * 10;
 352         case 2:
 353                 return val * 100;
 354         }
 355         pci_err(pdev, "%s: Invalid T_PwrOn scale: %u\n", __func__, scale);
 356         return 0;
 357 }
 358
 359 static void encode_l12_threshold(u32 threshold_us, u32 *scale, u32 *value)
 360 {
 361         u32 threshold_ns = threshold_us * 1000;
 362
 363         /* See PCIe r3.1, sec 7.33.3 and sec 6.18 */
 364         if (threshold_ns < 32) {
 365                 *scale = 0;
 366                 *value = threshold_ns;
 367         } else if (threshold_ns < 1024) {
 368                 *scale = 1;
 369                 *value = threshold_ns >> 5;
 370         } else if (threshold_ns < 32768) {
 371                 *scale = 2;
 372                 *value = threshold_ns >> 10;
 373         } else if (threshold_ns < 1048576) {
 374                 *scale = 3;
 375                 *value = threshold_ns >> 15;
 376         } else if (threshold_ns < 33554432) {
 377                 *scale = 4;
 378                 *value = threshold_ns >> 20;
 379         } else {
 380                 *scale = 5;
 381                 *value = threshold_ns >> 25;
 382         }
 383 }
 384
 385 struct aspm_register_info {
 386         /* L1 substates */
 387         u32 l1ss_cap;
 388         u32 l1ss_ctl1;
 389 };
 390
 391 static void pcie_get_aspm_reg(struct pci_dev *pdev,
 392                               struct aspm_register_info *info)
 393 {
 394         /* Read L1 PM substate capabilities */
 395         info->l1ss_cap = info->l1ss_ctl1 = 0;
 396
 397         if (!pdev->l1ss)
 398                 return;
 399
 400         pci_read_config_dword(pdev, pdev->l1ss + PCI_L1SS_CAP,
 401                               &info->l1ss_cap);
 402         if (!(info->l1ss_cap & PCI_L1SS_CAP_L1_PM_SS)) {
 403                 info->l1ss_cap = 0;
 404                 return;
 405         }
 406
 407         pci_read_config_dword(pdev, pdev->l1ss + PCI_L1SS_CTL1,
 408                               &info->l1ss_ctl1);
 409 }
 410
 411 static void pcie_aspm_check_latency(struct pci_dev *endpoint)
 412 {
 413         u32 latency, l1_switch_latency = 0;
 414         struct aspm_latency *acceptable;
 415         struct pcie_link_state *link;
 416
 417         /* Device not in D0 doesn't need latency check */
 418         if ((endpoint->current_state != PCI_D0) &&
 419             (endpoint->current_state != PCI_UNKNOWN))
 420                 return;
 421
 422         link = endpoint->bus->self->link_state;
 423         acceptable = &link->acceptable[PCI_FUNC(endpoint->devfn)];
 424
 425         while (link) {
 426                 /* Check upstream direction L0s latency */
 427                 if ((link->aspm_capable & ASPM_STATE_L0S_UP) &&
 428                     (link->latency_up.l0s > acceptable->l0s))
 429                         link->aspm_capable &= ~ASPM_STATE_L0S_UP;
 430
 431                 /* Check downstream direction L0s latency */
 432                 if ((link->aspm_capable & ASPM_STATE_L0S_DW) &&
 433                     (link->latency_dw.l0s > acceptable->l0s))
 434                         link->aspm_capable &= ~ASPM_STATE_L0S_DW;
 435                 /*
 436                  * Check L1 latency.
 437                  * Every switch on the path to root complex need 1
 438                  * more microsecond for L1. Spec doesn't mention L0s.
 439                  *
 440                  * The exit latencies for L1 substates are not advertised
 441                  * by a device.  Since the spec also doesn't mention a way
 442                  * to determine max latencies introduced by enabling L1
 443                  * substates on the components, it is not clear how to do
 444                  * a L1 substate exit latency check.  We assume that the
 445                  * L1 exit latencies advertised by a device include L1
 446                  * substate latencies (and hence do not do any check).
 447                  */
 448                 latency = max_t(u32, link->latency_up.l1, link->latency_dw.l1);
 449                 if ((link->aspm_capable & ASPM_STATE_L1) &&
 450                     (latency + l1_switch_latency > acceptable->l1))
 451                         link->aspm_capable &= ~ASPM_STATE_L1;
 452                 l1_switch_latency += 1000;
 453
 454                 link = link->parent;
 455         }
 456 }
 457
 458 /*
 459  * The L1 PM substate capability is only implemented in function 0 in a
 460  * multi function device.
 461  */
 462 static struct pci_dev *pci_function_0(struct pci_bus *linkbus)
 463 {
 464         struct pci_dev *child;
 465
 466         list_for_each_entry(child, &linkbus->devices, bus_list)
 467                 if (PCI_FUNC(child->devfn) == 0)
 468                         return child;
 469         return NULL;
 470 }
 471
 472 static void pci_clear_and_set_dword(struct pci_dev *pdev, int pos,
 473                                     u32 clear, u32 set)
 474 {
 475         u32 val;
 476
 477         pci_read_config_dword(pdev, pos, &val);
 478         val &= ~clear;
 479         val |= set;
 480         pci_write_config_dword(pdev, pos, val);
 481 }
 482
 483 /* Calculate L1.2 PM substate timing parameters */
 484 static void aspm_calc_l1ss_info(struct pcie_link_state *link,
 485                                 struct aspm_register_info *upreg,
 486                                 struct aspm_register_info *dwreg)
 487 {
 488         struct pci_dev *child = link->downstream, *parent = link->pdev;
 489         u32 val1, val2, scale1, scale2;
 490         u32 t_common_mode, t_power_on, l1_2_threshold, scale, value;
 491
 492         link->l1ss.ctl1 = link->l1ss.ctl2 = 0;
 493
 494         if (!(link->aspm_support & ASPM_STATE_L1_2_MASK))
 495                 return;
 496
 497         /* Choose the greater of the two Port Common_Mode_Restore_Times */
 498         val1 = (upreg->l1ss_cap & PCI_L1SS_CAP_CM_RESTORE_TIME) >> 8;
 499         val2 = (dwreg->l1ss_cap & PCI_L1SS_CAP_CM_RESTORE_TIME) >> 8;
 500         t_common_mode = max(val1, val2);
 501
 502         /* Choose the greater of the two Port T_POWER_ON times */
 503         val1   = (upreg->l1ss_cap & PCI_L1SS_CAP_P_PWR_ON_VALUE) >> 19;
 504         scale1 = (upreg->l1ss_cap & PCI_L1SS_CAP_P_PWR_ON_SCALE) >> 16;
 505         val2   = (dwreg->l1ss_cap & PCI_L1SS_CAP_P_PWR_ON_VALUE) >> 19;
 506         scale2 = (dwreg->l1ss_cap & PCI_L1SS_CAP_P_PWR_ON_SCALE) >> 16;
 507
 508         if (calc_l1ss_pwron(parent, scale1, val1) >
 509             calc_l1ss_pwron(child, scale2, val2)) {
 510                 link->l1ss.ctl2 |= scale1 | (val1 << 3);
 511                 t_power_on = calc_l1ss_pwron(parent, scale1, val1);
 512         } else {
 513                 link->l1ss.ctl2 |= scale2 | (val2 << 3);
 514                 t_power_on = calc_l1ss_pwron(child, scale2, val2);
 515         }
 516
 517         /*
 518          * Set LTR_L1.2_THRESHOLD to the time required to transition the
 519          * Link from L0 to L1.2 and back to L0 so we enter L1.2 only if
 520          * downstream devices report (via LTR) that they can tolerate at
 521          * least that much latency.
 522          *
 523          * Based on PCIe r3.1, sec 5.5.3.3.1, Figures 5-16 and 5-17, and
 524          * Table 5-11.  T(POWER_OFF) is at most 2us and T(L1.2) is at
 525          * least 4us.
 526          */
 527         l1_2_threshold = 2 + 4 + t_common_mode + t_power_on;
 528         encode_l12_threshold(l1_2_threshold, &scale, &value);
 529         link->l1ss.ctl1 |= t_common_mode << 8 | scale << 29 | value << 16;
 530 }
 531
 532 static void pcie_aspm_cap_init(struct pcie_link_state *link, int blacklist)
 533 {
 534         struct pci_dev *child = link->downstream, *parent = link->pdev;
 535         u32 parent_lnkcap, child_lnkcap;
 536         u16 parent_lnkctl, child_lnkctl;
 537         struct pci_bus *linkbus = parent->subordinate;
 538         struct aspm_register_info upreg, dwreg;
 539
 540         if (blacklist) {
 541                 /* Set enabled/disable so that we will disable ASPM later */
 542                 link->aspm_enabled = ASPM_STATE_ALL;
 543                 link->aspm_disable = ASPM_STATE_ALL;
 544                 return;
 545         }
 546
 547         /*
 548          * If ASPM not supported, don't mess with the clocks and link,
 549          * bail out now.
 550          */
 551         pcie_capability_read_dword(parent, PCI_EXP_LNKCAP, &parent_lnkcap);
 552         pcie_capability_read_dword(child, PCI_EXP_LNKCAP, &child_lnkcap);
 553         if (!(parent_lnkcap & child_lnkcap & PCI_EXP_LNKCAP_ASPMS))
 554                 return;
 555
 556         /* Configure common clock before checking latencies */
 557         pcie_aspm_configure_common_clock(link);
 558
 559         /*
 560          * Re-read upstream/downstream components' register state after
 561          * clock configuration.  L0s & L1 exit latencies in the otherwise
 562          * read-only Link Capabilities may change depending on common clock
 563          * configuration (PCIe r5.0, sec 7.5.3.6).
 564          */
 565         pcie_capability_read_dword(parent, PCI_EXP_LNKCAP, &parent_lnkcap);
 566         pcie_capability_read_dword(child, PCI_EXP_LNKCAP, &child_lnkcap);
 567         pcie_capability_read_word(parent, PCI_EXP_LNKCTL, &parent_lnkctl);
 568         pcie_capability_read_word(child, PCI_EXP_LNKCTL, &child_lnkctl);
 569         pcie_get_aspm_reg(parent, &upreg);
 570         pcie_get_aspm_reg(child, &dwreg);
 571
 572         /*
 573          * Setup L0s state
 574          *
 575          * Note that we must not enable L0s in either direction on a
 576          * given link unless components on both sides of the link each
 577          * support L0s.
 578          */
 579         if (parent_lnkcap & child_lnkcap & PCI_EXP_LNKCAP_ASPM_L0S)
 580                 link->aspm_support |= ASPM_STATE_L0S;
 581
 582         if (child_lnkctl & PCI_EXP_LNKCTL_ASPM_L0S)
 583                 link->aspm_enabled |= ASPM_STATE_L0S_UP;
 584         if (parent_lnkctl & PCI_EXP_LNKCTL_ASPM_L0S)
 585                 link->aspm_enabled |= ASPM_STATE_L0S_DW;
 586         link->latency_up.l0s = calc_l0s_latency(parent_lnkcap);
 587         link->latency_dw.l0s = calc_l0s_latency(child_lnkcap);
 588
 589         /* Setup L1 state */
 590         if (parent_lnkcap & child_lnkcap & PCI_EXP_LNKCAP_ASPM_L1)
 591                 link->aspm_support |= ASPM_STATE_L1;
 592
 593         if (parent_lnkctl & child_lnkctl & PCI_EXP_LNKCTL_ASPM_L1)
 594                 link->aspm_enabled |= ASPM_STATE_L1;
 595         link->latency_up.l1 = calc_l1_latency(parent_lnkcap);
 596         link->latency_dw.l1 = calc_l1_latency(child_lnkcap);
 597
 598         /* Setup L1 substate
 599          * If we don't have LTR for the entire path from the Root Complex
 600          * to this device, we can't use ASPM L1.2 because it relies on the
 601          * LTR_L1.2_THRESHOLD.  See PCIe r4.0, secs 5.5.4, 6.18.
 602          */
 603         if (!child->ltr_path)
 604                 dwreg.l1ss_cap &= ~PCI_L1SS_CAP_ASPM_L1_2;
 605
 606         if (upreg.l1ss_cap & dwreg.l1ss_cap & PCI_L1SS_CAP_ASPM_L1_1)
 607                 link->aspm_support |= ASPM_STATE_L1_1;
 608         if (upreg.l1ss_cap & dwreg.l1ss_cap & PCI_L1SS_CAP_ASPM_L1_2)
 609                 link->aspm_support |= ASPM_STATE_L1_2;
 610         if (upreg.l1ss_cap & dwreg.l1ss_cap & PCI_L1SS_CAP_PCIPM_L1_1)
 611                 link->aspm_support |= ASPM_STATE_L1_1_PCIPM;
 612         if (upreg.l1ss_cap & dwreg.l1ss_cap & PCI_L1SS_CAP_PCIPM_L1_2)
 613                 link->aspm_support |= ASPM_STATE_L1_2_PCIPM;
 614
 615         if (upreg.l1ss_ctl1 & dwreg.l1ss_ctl1 & PCI_L1SS_CTL1_ASPM_L1_1)
 616                 link->aspm_enabled |= ASPM_STATE_L1_1;
 617         if (upreg.l1ss_ctl1 & dwreg.l1ss_ctl1 & PCI_L1SS_CTL1_ASPM_L1_2)
 618                 link->aspm_enabled |= ASPM_STATE_L1_2;
 619         if (upreg.l1ss_ctl1 & dwreg.l1ss_ctl1 & PCI_L1SS_CTL1_PCIPM_L1_1)
 620                 link->aspm_enabled |= ASPM_STATE_L1_1_PCIPM;
 621         if (upreg.l1ss_ctl1 & dwreg.l1ss_ctl1 & PCI_L1SS_CTL1_PCIPM_L1_2)
 622                 link->aspm_enabled |= ASPM_STATE_L1_2_PCIPM;
 623
 624         if (link->aspm_support & ASPM_STATE_L1SS)
 625                 aspm_calc_l1ss_info(link, &upreg, &dwreg);
 626
 627         /* Save default state */
 628         link->aspm_default = link->aspm_enabled;
 629
 630         /* Setup initial capable state. Will be updated later */
 631         link->aspm_capable = link->aspm_support;
 632
 633         /* Get and check endpoint acceptable latencies */
 634         list_for_each_entry(child, &linkbus->devices, bus_list) {
 635                 u32 reg32, encoding;
 636                 struct aspm_latency *acceptable =
 637                         &link->acceptable[PCI_FUNC(child->devfn)];
 638
 639                 if (pci_pcie_type(child) != PCI_EXP_TYPE_ENDPOINT &&
 640                     pci_pcie_type(child) != PCI_EXP_TYPE_LEG_END)
 641                         continue;
 642
 643                 pcie_capability_read_dword(child, PCI_EXP_DEVCAP, &reg32);
 644                 /* Calculate endpoint L0s acceptable latency */
 645                 encoding = (reg32 & PCI_EXP_DEVCAP_L0S) >> 6;
 646                 acceptable->l0s = calc_l0s_acceptable(encoding);
 647                 /* Calculate endpoint L1 acceptable latency */
 648                 encoding = (reg32 & PCI_EXP_DEVCAP_L1) >> 9;
 649                 acceptable->l1 = calc_l1_acceptable(encoding);
 650
 651                 pcie_aspm_check_latency(child);
 652         }
 653 }
 654
 655 /* Configure the ASPM L1 substates */
 656 static void pcie_config_aspm_l1ss(struct pcie_link_state *link, u32 state)
 657 {
 658         u32 val, enable_req;
 659         struct pci_dev *child = link->downstream, *parent = link->pdev;
 660
 661         enable_req = (link->aspm_enabled ^ state) & state;
 662
 663         /*
 664          * Here are the rules specified in the PCIe spec for enabling L1SS:
 665          * - When enabling L1.x, enable bit at parent first, then at child
 666          * - When disabling L1.x, disable bit at child first, then at parent
 667          * - When enabling ASPM L1.x, need to disable L1
 668          *   (at child followed by parent).
 669          * - The ASPM/PCIPM L1.2 must be disabled while programming timing
 670          *   parameters
 671          *
 672          * To keep it simple, disable all L1SS bits first, and later enable
 673          * what is needed.
 674          */
 675
 676         /* Disable all L1 substates */
 677         pci_clear_and_set_dword(child, child->l1ss + PCI_L1SS_CTL1,
 678                                 PCI_L1SS_CTL1_L1SS_MASK, 0);
 679         pci_clear_and_set_dword(parent, parent->l1ss + PCI_L1SS_CTL1,
 680                                 PCI_L1SS_CTL1_L1SS_MASK, 0);
 681         /*
 682          * If needed, disable L1, and it gets enabled later
 683          * in pcie_config_aspm_link().
 684          */
 685         if (enable_req & (ASPM_STATE_L1_1 | ASPM_STATE_L1_2)) {
 686                 pcie_capability_clear_and_set_word(child, PCI_EXP_LNKCTL,
 687                                                    PCI_EXP_LNKCTL_ASPM_L1, 0);
 688                 pcie_capability_clear_and_set_word(parent, PCI_EXP_LNKCTL,
 689                                                    PCI_EXP_LNKCTL_ASPM_L1, 0);
 690         }
 691
 692         if (enable_req & ASPM_STATE_L1_2_MASK) {
 693
 694                 /* Program T_POWER_ON times in both ports */
 695                 pci_write_config_dword(parent, parent->l1ss + PCI_L1SS_CTL2,
 696                                        link->l1ss.ctl2);
 697                 pci_write_config_dword(child, child->l1ss + PCI_L1SS_CTL2,
 698                                        link->l1ss.ctl2);
 699
 700                 /* Program Common_Mode_Restore_Time in upstream device */
 701                 pci_clear_and_set_dword(parent, parent->l1ss + PCI_L1SS_CTL1,
 702                                         PCI_L1SS_CTL1_CM_RESTORE_TIME,
 703                                         link->l1ss.ctl1);
 704
 705                 /* Program LTR_L1.2_THRESHOLD time in both ports */
 706                 pci_clear_and_set_dword(parent, parent->l1ss + PCI_L1SS_CTL1,
 707                                         PCI_L1SS_CTL1_LTR_L12_TH_VALUE |
 708                                         PCI_L1SS_CTL1_LTR_L12_TH_SCALE,
 709                                         link->l1ss.ctl1);
 710                 pci_clear_and_set_dword(child, child->l1ss + PCI_L1SS_CTL1,
 711                                         PCI_L1SS_CTL1_LTR_L12_TH_VALUE |
 712                                         PCI_L1SS_CTL1_LTR_L12_TH_SCALE,
 713                                         link->l1ss.ctl1);
 714         }
 715
 716         val = 0;
 717         if (state & ASPM_STATE_L1_1)
 718                 val |= PCI_L1SS_CTL1_ASPM_L1_1;
 719         if (state & ASPM_STATE_L1_2)
 720                 val |= PCI_L1SS_CTL1_ASPM_L1_2;
 721         if (state & ASPM_STATE_L1_1_PCIPM)
 722                 val |= PCI_L1SS_CTL1_PCIPM_L1_1;
 723         if (state & ASPM_STATE_L1_2_PCIPM)
 724                 val |= PCI_L1SS_CTL1_PCIPM_L1_2;
 725
 726         /* Enable what we need to enable */
 727         pci_clear_and_set_dword(parent, parent->l1ss + PCI_L1SS_CTL1,
 728                                 PCI_L1SS_CTL1_L1SS_MASK, val);
 729         pci_clear_and_set_dword(child, child->l1ss + PCI_L1SS_CTL1,
 730                                 PCI_L1SS_CTL1_L1SS_MASK, val);
 731 }
 732
 733 static void pcie_config_aspm_dev(struct pci_dev *pdev, u32 val)
 734 {
 735         pcie_capability_clear_and_set_word(pdev, PCI_EXP_LNKCTL,
 736                                            PCI_EXP_LNKCTL_ASPMC, val);
 737 }
 738
 739 static void pcie_config_aspm_link(struct pcie_link_state *link, u32 state)
 740 {
 741         u32 upstream = 0, dwstream = 0;
 742         struct pci_dev *child = link->downstream, *parent = link->pdev;
 743         struct pci_bus *linkbus = parent->subordinate;
 744
 745         /* Enable only the states that were not explicitly disabled */
 746         state &= (link->aspm_capable & ~link->aspm_disable);
 747
 748         /* Can't enable any substates if L1 is not enabled */
 749         if (!(state & ASPM_STATE_L1))
 750                 state &= ~ASPM_STATE_L1SS;
 751
 752         /* Spec says both ports must be in D0 before enabling PCI PM substates*/
 753         if (parent->current_state != PCI_D0 || child->current_state != PCI_D0) {
 754                 state &= ~ASPM_STATE_L1_SS_PCIPM;
 755                 state |= (link->aspm_enabled & ASPM_STATE_L1_SS_PCIPM);
 756         }
 757
 758         /* Nothing to do if the link is already in the requested state */
 759         if (link->aspm_enabled == state)
 760                 return;
 761         /* Convert ASPM state to upstream/downstream ASPM register state */
 762         if (state & ASPM_STATE_L0S_UP)
 763                 dwstream |= PCI_EXP_LNKCTL_ASPM_L0S;
 764         if (state & ASPM_STATE_L0S_DW)
 765                 upstream |= PCI_EXP_LNKCTL_ASPM_L0S;
 766         if (state & ASPM_STATE_L1) {
 767                 upstream |= PCI_EXP_LNKCTL_ASPM_L1;
 768                 dwstream |= PCI_EXP_LNKCTL_ASPM_L1;
 769         }
 770
 771         if (link->aspm_capable & ASPM_STATE_L1SS)
 772                 pcie_config_aspm_l1ss(link, state);
 773
 774         /*
 775          * Spec 2.0 suggests all functions should be configured the
 776          * same setting for ASPM. Enabling ASPM L1 should be done in
 777          * upstream component first and then downstream, and vice
 778          * versa for disabling ASPM L1. Spec doesn't mention L0S.
 779          */
 780         if (state & ASPM_STATE_L1)
 781                 pcie_config_aspm_dev(parent, upstream);
 782         list_for_each_entry(child, &linkbus->devices, bus_list)
 783                 pcie_config_aspm_dev(child, dwstream);
 784         if (!(state & ASPM_STATE_L1))
 785                 pcie_config_aspm_dev(parent, upstream);
 786
 787         link->aspm_enabled = state;
 788 }
 789
 790 static void pcie_config_aspm_path(struct pcie_link_state *link)
 791 {
 792         while (link) {
 793                 pcie_config_aspm_link(link, policy_to_aspm_state(link));
 794                 link = link->parent;
 795         }
 796 }
 797
 798 static void free_link_state(struct pcie_link_state *link)
 799 {
 800         link->pdev->link_state = NULL;
 801         kfree(link);
 802 }
 803
 804 static int pcie_aspm_sanity_check(struct pci_dev *pdev)
 805 {
 806         struct pci_dev *child;
 807         u32 reg32;
 808
 809         /*
 810          * Some functions in a slot might not all be PCIe functions,
 811          * very strange. Disable ASPM for the whole slot
 812          */
 813         list_for_each_entry(child, &pdev->subordinate->devices, bus_list) {
 814                 if (!pci_is_pcie(child))
 815                         return -EINVAL;
 816
 817                 /*
 818                  * If ASPM is disabled then we're not going to change
 819                  * the BIOS state. It's safe to continue even if it's a
 820                  * pre-1.1 device
 821                  */
 822
 823                 if (aspm_disabled)
 824                         continue;
 825
 826                 /*
 827                  * Disable ASPM for pre-1.1 PCIe device, we follow MS to use
 828                  * RBER bit to determine if a function is 1.1 version device
 829                  */
 830                 pcie_capability_read_dword(child, PCI_EXP_DEVCAP, &reg32);
 831                 if (!(reg32 & PCI_EXP_DEVCAP_RBER) && !aspm_force) {
 832                         pci_info(child, "disabling ASPM on pre-1.1 PCIe device.  You can enable it with 'pcie_aspm=force'\n");
 833                         return -EINVAL;
 834                 }
 835         }
 836         return 0;
 837 }
 838
 839 static struct pcie_link_state *alloc_pcie_link_state(struct pci_dev *pdev)
 840 {
 841         struct pcie_link_state *link;
 842
 843         link = kzalloc(sizeof(*link), GFP_KERNEL);
 844         if (!link)
 845                 return NULL;
 846
 847         INIT_LIST_HEAD(&link->sibling);
 848         link->pdev = pdev;
 849         link->downstream = pci_function_0(pdev->subordinate);
 850
 851         /*
 852          * Root Ports and PCI/PCI-X to PCIe Bridges are roots of PCIe
 853          * hierarchies.  Note that some PCIe host implementations omit
 854          * the root ports entirely, in which case a downstream port on
 855          * a switch may become the root of the link state chain for all
 856          * its subordinate endpoints.
 857          */
 858         if (pci_pcie_type(pdev) == PCI_EXP_TYPE_ROOT_PORT ||
 859             pci_pcie_type(pdev) == PCI_EXP_TYPE_PCIE_BRIDGE ||
 860             !pdev->bus->parent->self) {
 861                 link->root = link;
 862         } else {
 863                 struct pcie_link_state *parent;
 864
 865                 parent = pdev->bus->parent->self->link_state;
 866                 if (!parent) {
 867                         kfree(link);
 868                         return NULL;
 869                 }
 870
 871                 link->parent = parent;
 872                 link->root = link->parent->root;
 873         }
 874
 875         list_add(&link->sibling, &link_list);
 876         pdev->link_state = link;
 877         return link;
 878 }
 879
 880 static void pcie_aspm_update_sysfs_visibility(struct pci_dev *pdev)
 881 {
 882         struct pci_dev *child;
 883
 884         list_for_each_entry(child, &pdev->subordinate->devices, bus_list)
 885                 sysfs_update_group(&child->dev.kobj, &aspm_ctrl_attr_group);
 886 }
 887
 888 /*
 889  * pcie_aspm_init_link_state: Initiate PCI express link state.
 890  * It is called after the pcie and its children devices are scanned.
 891  * @pdev: the root port or switch downstream port
 892  */
 893 void pcie_aspm_init_link_state(struct pci_dev *pdev)
 894 {
 895         struct pcie_link_state *link;
 896         int blacklist = !!pcie_aspm_sanity_check(pdev);
 897
 898         if (!aspm_support_enabled)
 899                 return;
 900
 901         if (pdev->link_state)
 902                 return;
 903
 904         /*
 905          * We allocate pcie_link_state for the component on the upstream
 906          * end of a Link, so there's nothing to do unless this device is
 907          * downstream port.
 908          */
 909         if (!pcie_downstream_port(pdev))
 910                 return;
 911
 912         /* VIA has a strange chipset, root port is under a bridge */
 913         if (pci_pcie_type(pdev) == PCI_EXP_TYPE_ROOT_PORT &&
 914             pdev->bus->self)
 915                 return;
 916
 917         down_read(&pci_bus_sem);
 918         if (list_empty(&pdev->subordinate->devices))
 919                 goto out;
 920
 921         mutex_lock(&aspm_lock);
 922         link = alloc_pcie_link_state(pdev);
 923         if (!link)
 924                 goto unlock;
 925         /*
 926          * Setup initial ASPM state. Note that we need to configure
 927          * upstream links also because capable state of them can be
 928          * update through pcie_aspm_cap_init().
 929          */
 930         pcie_aspm_cap_init(link, blacklist);
 931
 932         /* Setup initial Clock PM state */
 933         pcie_clkpm_cap_init(link, blacklist);
 934
 935         /*
 936          * At this stage drivers haven't had an opportunity to change the
 937          * link policy setting. Enabling ASPM on broken hardware can cripple
 938          * it even before the driver has had a chance to disable ASPM, so
 939          * default to a safe level right now. If we're enabling ASPM beyond
 940          * the BIOS's expectation, we'll do so once pci_enable_device() is
 941          * called.
 942          */
 943         if (aspm_policy != POLICY_POWERSAVE &&
 944             aspm_policy != POLICY_POWER_SUPERSAVE) {
 945                 pcie_config_aspm_path(link);
 946                 pcie_set_clkpm(link, policy_to_clkpm_state(link));
 947         }
 948
 949         pcie_aspm_update_sysfs_visibility(pdev);
 950
 951 unlock:
 952         mutex_unlock(&aspm_lock);
 953 out:
 954         up_read(&pci_bus_sem);
 955 }
 956
 957 /* Recheck latencies and update aspm_capable for links under the root */
 958 static void pcie_update_aspm_capable(struct pcie_link_state *root)
 959 {
 960         struct pcie_link_state *link;
 961         BUG_ON(root->parent);
 962         list_for_each_entry(link, &link_list, sibling) {
 963                 if (link->root != root)
 964                         continue;
 965                 link->aspm_capable = link->aspm_support;
 966         }
 967         list_for_each_entry(link, &link_list, sibling) {
 968                 struct pci_dev *child;
 969                 struct pci_bus *linkbus = link->pdev->subordinate;
 970                 if (link->root != root)
 971                         continue;
 972                 list_for_each_entry(child, &linkbus->devices, bus_list) {
 973                         if ((pci_pcie_type(child) != PCI_EXP_TYPE_ENDPOINT) &&
 974                             (pci_pcie_type(child) != PCI_EXP_TYPE_LEG_END))
 975                                 continue;
 976                         pcie_aspm_check_latency(child);
 977                 }
 978         }
 979 }
 980
 981 /* @pdev: the endpoint device */
 982 void pcie_aspm_exit_link_state(struct pci_dev *pdev)
 983 {
 984         struct pci_dev *parent = pdev->bus->self;
 985         struct pcie_link_state *link, *root, *parent_link;
 986
 987         if (!parent || !parent->link_state)
 988                 return;
 989
 990         down_read(&pci_bus_sem);
 991         mutex_lock(&aspm_lock);
 992         /*
 993          * All PCIe functions are in one slot, remove one function will remove
 994          * the whole slot, so just wait until we are the last function left.
 995          */
 996         if (!list_empty(&parent->subordinate->devices))
 997                 goto out;
 998
 999         link = parent->link_state;
1000         root = link->root;
1001         parent_link = link->parent;
1002
1003         /* All functions are removed, so just disable ASPM for the link */
1004         pcie_config_aspm_link(link, 0);
1005         list_del(&link->sibling);
1006         /* Clock PM is for endpoint device */
1007         free_link_state(link);
1008
1009         /* Recheck latencies and configure upstream links */
1010         if (parent_link) {
1011                 pcie_update_aspm_capable(root);
1012                 pcie_config_aspm_path(parent_link);
1013         }
1014 out:
1015         mutex_unlock(&aspm_lock);
1016         up_read(&pci_bus_sem);
1017 }
1018
1019 /* @pdev: the root port or switch downstream port */
1020 void pcie_aspm_pm_state_change(struct pci_dev *pdev)
1021 {
1022         struct pcie_link_state *link = pdev->link_state;
1023
1024         if (aspm_disabled || !link)
1025                 return;
1026         /*
1027          * Devices changed PM state, we should recheck if latency
1028          * meets all functions' requirement
1029          */
1030         down_read(&pci_bus_sem);
1031         mutex_lock(&aspm_lock);
1032         pcie_update_aspm_capable(link->root);
1033         pcie_config_aspm_path(link);
1034         mutex_unlock(&aspm_lock);
1035         up_read(&pci_bus_sem);
1036 }
1037
1038 void pcie_aspm_powersave_config_link(struct pci_dev *pdev)
1039 {
1040         struct pcie_link_state *link = pdev->link_state;
1041
1042         if (aspm_disabled || !link)
1043                 return;
1044
1045         if (aspm_policy != POLICY_POWERSAVE &&
1046             aspm_policy != POLICY_POWER_SUPERSAVE)
1047                 return;
1048
1049         down_read(&pci_bus_sem);
1050         mutex_lock(&aspm_lock);
1051         pcie_config_aspm_path(link);
1052         pcie_set_clkpm(link, policy_to_clkpm_state(link));
1053         mutex_unlock(&aspm_lock);
1054         up_read(&pci_bus_sem);
1055 }
1056
1057 static struct pcie_link_state *pcie_aspm_get_link(struct pci_dev *pdev)
1058 {
1059         struct pci_dev *bridge;
1060
1061         if (!pci_is_pcie(pdev))
1062                 return NULL;
1063
1064         bridge = pci_upstream_bridge(pdev);
1065         if (!bridge || !pci_is_pcie(bridge))
1066                 return NULL;
1067
1068         return bridge->link_state;
1069 }
1070
1071 static int __pci_disable_link_state(struct pci_dev *pdev, int state, bool sem)
1072 {
1073         struct pcie_link_state *link = pcie_aspm_get_link(pdev);
1074
1075         if (!link)
1076                 return -EINVAL;
1077         /*
1078          * A driver requested that ASPM be disabled on this device, but
1079          * if we don't have permission to manage ASPM (e.g., on ACPI
1080          * systems we have to observe the FADT ACPI_FADT_NO_ASPM bit and
1081          * the _OSC method), we can't honor that request.  Windows has
1082          * a similar mechanism using "PciASPMOptOut", which is also
1083          * ignored in this situation.
1084          */
1085         if (aspm_disabled) {
1086                 pci_warn(pdev, "can't disable ASPM; OS doesn't have ASPM control\n");
1087                 return -EPERM;
1088         }
1089
1090         if (sem)
1091                 down_read(&pci_bus_sem);
1092         mutex_lock(&aspm_lock);
1093         if (state & PCIE_LINK_STATE_L0S)
1094                 link->aspm_disable |= ASPM_STATE_L0S;
1095         if (state & PCIE_LINK_STATE_L1)
1096                 /* L1 PM substates require L1 */
1097                 link->aspm_disable |= ASPM_STATE_L1 | ASPM_STATE_L1SS;
1098         if (state & PCIE_LINK_STATE_L1_1)
1099                 link->aspm_disable |= ASPM_STATE_L1_1;
1100         if (state & PCIE_LINK_STATE_L1_2)
1101                 link->aspm_disable |= ASPM_STATE_L1_2;
1102         if (state & PCIE_LINK_STATE_L1_1_PCIPM)
1103                 link->aspm_disable |= ASPM_STATE_L1_1_PCIPM;
1104         if (state & PCIE_LINK_STATE_L1_2_PCIPM)
1105                 link->aspm_disable |= ASPM_STATE_L1_2_PCIPM;
1106         pcie_config_aspm_link(link, policy_to_aspm_state(link));
1107
1108         if (state & PCIE_LINK_STATE_CLKPM)
1109                 link->clkpm_disable = 1;
1110         pcie_set_clkpm(link, policy_to_clkpm_state(link));
1111         mutex_unlock(&aspm_lock);
1112         if (sem)
1113                 up_read(&pci_bus_sem);
1114
1115         return 0;
1116 }
1117
1118 int pci_disable_link_state_locked(struct pci_dev *pdev, int state)
1119 {
1120         return __pci_disable_link_state(pdev, state, false);
1121 }
1122 EXPORT_SYMBOL(pci_disable_link_state_locked);
1123
1124 /**
1125  * pci_disable_link_state - Disable device's link state, so the link will
1126  * never enter specific states.  Note that if the BIOS didn't grant ASPM
1127  * control to the OS, this does nothing because we can't touch the LNKCTL
1128  * register. Returns 0 or a negative errno.
1129  *
1130  * @pdev: PCI device
1131  * @state: ASPM link state to disable
1132  */
1133 int pci_disable_link_state(struct pci_dev *pdev, int state)
1134 {
1135         return __pci_disable_link_state(pdev, state, true);
1136 }
1137 EXPORT_SYMBOL(pci_disable_link_state);
1138
1139 static int pcie_aspm_set_policy(const char *val,
1140                                 const struct kernel_param *kp)
1141 {
1142         int i;
1143         struct pcie_link_state *link;
1144
1145         if (aspm_disabled)
1146                 return -EPERM;
1147         i = sysfs_match_string(policy_str, val);
1148         if (i < 0)
1149                 return i;
1150         if (i == aspm_policy)
1151                 return 0;
1152
1153         down_read(&pci_bus_sem);
1154         mutex_lock(&aspm_lock);
1155         aspm_policy = i;
1156         list_for_each_entry(link, &link_list, sibling) {
1157                 pcie_config_aspm_link(link, policy_to_aspm_state(link));
1158                 pcie_set_clkpm(link, policy_to_clkpm_state(link));
1159         }
1160         mutex_unlock(&aspm_lock);
1161         up_read(&pci_bus_sem);
1162         return 0;
1163 }
1164
1165 static int pcie_aspm_get_policy(char *buffer, const struct kernel_param *kp)
1166 {
1167         int i, cnt = 0;
1168         for (i = 0; i < ARRAY_SIZE(policy_str); i++)
1169                 if (i == aspm_policy)
1170                         cnt += sprintf(buffer + cnt, "[%s] ", policy_str[i]);
1171                 else
1172                         cnt += sprintf(buffer + cnt, "%s ", policy_str[i]);
1173         cnt += sprintf(buffer + cnt, "\n");
1174         return cnt;
1175 }
1176
1177 module_param_call(policy, pcie_aspm_set_policy, pcie_aspm_get_policy,
1178         NULL, 0644);
1179
1180 /**
1181  * pcie_aspm_enabled - Check if PCIe ASPM has been enabled for a device.
1182  * @pdev: Target device.
1183  *
1184  * Relies on the upstream bridge's link_state being valid.  The link_state
1185  * is deallocated only when the last child of the bridge (i.e., @pdev or a
1186  * sibling) is removed, and the caller should be holding a reference to
1187  * @pdev, so this should be safe.
1188  */
1189 bool pcie_aspm_enabled(struct pci_dev *pdev)
1190 {
1191         struct pcie_link_state *link = pcie_aspm_get_link(pdev);
1192
1193         if (!link)
1194                 return false;
1195
1196         return link->aspm_enabled;
1197 }
1198 EXPORT_SYMBOL_GPL(pcie_aspm_enabled);
1199
1200 static ssize_t aspm_attr_show_common(struct device *dev,
1201                                      struct device_attribute *attr,
1202                                      char *buf, u8 state)
1203 {
1204         struct pci_dev *pdev = to_pci_dev(dev);
1205         struct pcie_link_state *link = pcie_aspm_get_link(pdev);
1206
1207         return sprintf(buf, "%d\n", (link->aspm_enabled & state) ? 1 : 0);
1208 }
1209
1210 static ssize_t aspm_attr_store_common(struct device *dev,
1211                                       struct device_attribute *attr,
1212                                       const char *buf, size_t len, u8 state)
1213 {
1214         struct pci_dev *pdev = to_pci_dev(dev);
1215         struct pcie_link_state *link = pcie_aspm_get_link(pdev);
1216         bool state_enable;
1217
1218         if (strtobool(buf, &state_enable) < 0)
1219                 return -EINVAL;
1220
1221         down_read(&pci_bus_sem);
1222         mutex_lock(&aspm_lock);
1223
1224         if (state_enable) {
1225                 link->aspm_disable &= ~state;
1226                 /* need to enable L1 for substates */
1227                 if (state & ASPM_STATE_L1SS)
1228                         link->aspm_disable &= ~ASPM_STATE_L1;
1229         } else {
1230                 link->aspm_disable |= state;
1231         }
1232
1233         pcie_config_aspm_link(link, policy_to_aspm_state(link));
1234
1235         mutex_unlock(&aspm_lock);
1236         up_read(&pci_bus_sem);
1237
1238         return len;
1239 }
1240
1241 #define ASPM_ATTR(_f, _s)                                               \
1242 static ssize_t _f##_show(struct device *dev,                            \
1243                          struct device_attribute *attr, char *buf)      \
1244 { return aspm_attr_show_common(dev, attr, buf, ASPM_STATE_##_s); }      \
1245                                                                         \
1246 static ssize_t _f##_store(struct device *dev,                           \
1247                           struct device_attribute *attr,                \
1248                           const char *buf, size_t len)                  \
1249 { return aspm_attr_store_common(dev, attr, buf, len, ASPM_STATE_##_s); }
1250
1251 ASPM_ATTR(l0s_aspm, L0S)
1252 ASPM_ATTR(l1_aspm, L1)
1253 ASPM_ATTR(l1_1_aspm, L1_1)
1254 ASPM_ATTR(l1_2_aspm, L1_2)
1255 ASPM_ATTR(l1_1_pcipm, L1_1_PCIPM)
1256 ASPM_ATTR(l1_2_pcipm, L1_2_PCIPM)
1257
1258 static ssize_t clkpm_show(struct device *dev,
1259                           struct device_attribute *attr, char *buf)
1260 {
1261         struct pci_dev *pdev = to_pci_dev(dev);
1262         struct pcie_link_state *link = pcie_aspm_get_link(pdev);
1263
1264         return sprintf(buf, "%d\n", link->clkpm_enabled);
1265 }
1266
1267 static ssize_t clkpm_store(struct device *dev,
1268                            struct device_attribute *attr,
1269                            const char *buf, size_t len)
1270 {
1271         struct pci_dev *pdev = to_pci_dev(dev);
1272         struct pcie_link_state *link = pcie_aspm_get_link(pdev);
1273         bool state_enable;
1274
1275         if (strtobool(buf, &state_enable) < 0)
1276                 return -EINVAL;
1277
1278         down_read(&pci_bus_sem);
1279         mutex_lock(&aspm_lock);
1280
1281         link->clkpm_disable = !state_enable;
1282         pcie_set_clkpm(link, policy_to_clkpm_state(link));
1283
1284         mutex_unlock(&aspm_lock);
1285         up_read(&pci_bus_sem);
1286
1287         return len;
1288 }
1289
1290 static DEVICE_ATTR_RW(clkpm);
1291 static DEVICE_ATTR_RW(l0s_aspm);
1292 static DEVICE_ATTR_RW(l1_aspm);
1293 static DEVICE_ATTR_RW(l1_1_aspm);
1294 static DEVICE_ATTR_RW(l1_2_aspm);
1295 static DEVICE_ATTR_RW(l1_1_pcipm);
1296 static DEVICE_ATTR_RW(l1_2_pcipm);
1297
1298 static struct attribute *aspm_ctrl_attrs[] = {
1299         &dev_attr_clkpm.attr,
1300         &dev_attr_l0s_aspm.attr,
1301         &dev_attr_l1_aspm.attr,
1302         &dev_attr_l1_1_aspm.attr,
1303         &dev_attr_l1_2_aspm.attr,
1304         &dev_attr_l1_1_pcipm.attr,
1305         &dev_attr_l1_2_pcipm.attr,
1306         NULL
1307 };
1308
1309 static umode_t aspm_ctrl_attrs_are_visible(struct kobject *kobj,
1310                                            struct attribute *a, int n)
1311 {
1312         struct device *dev = kobj_to_dev(kobj);
1313         struct pci_dev *pdev = to_pci_dev(dev);
1314         struct pcie_link_state *link = pcie_aspm_get_link(pdev);
1315         static const u8 aspm_state_map[] = {
1316                 ASPM_STATE_L0S,
1317                 ASPM_STATE_L1,
1318                 ASPM_STATE_L1_1,
1319                 ASPM_STATE_L1_2,
1320                 ASPM_STATE_L1_1_PCIPM,
1321                 ASPM_STATE_L1_2_PCIPM,
1322         };
1323
1324         if (aspm_disabled || !link)
1325                 return 0;
1326
1327         if (n == 0)
1328                 return link->clkpm_capable ? a->mode : 0;
1329
1330         return link->aspm_capable & aspm_state_map[n - 1] ? a->mode : 0;
1331 }
1332
1333 const struct attribute_group aspm_ctrl_attr_group = {
1334         .name = "link",
1335         .attrs = aspm_ctrl_attrs,
1336         .is_visible = aspm_ctrl_attrs_are_visible,
1337 };
1338
1339 static int __init pcie_aspm_disable(char *str)
1340 {
1341         if (!strcmp(str, "off")) {
1342                 aspm_policy = POLICY_DEFAULT;
1343                 aspm_disabled = 1;
1344                 aspm_support_enabled = false;
1345                 printk(KERN_INFO "PCIe ASPM is disabled\n");
1346         } else if (!strcmp(str, "force")) {
1347                 aspm_force = 1;
1348                 printk(KERN_INFO "PCIe ASPM is forcibly enabled\n");
1349         }
1350         return 1;
1351 }
1352
1353 __setup("pcie_aspm=", pcie_aspm_disable);
1354
1355 void pcie_no_aspm(void)
1356 {
1357         /*
1358          * Disabling ASPM is intended to prevent the kernel from modifying
1359          * existing hardware state, not to clear existing state. To that end:
1360          * (a) set policy to POLICY_DEFAULT in order to avoid changing state
1361          * (b) prevent userspace from changing policy
1362          */
1363         if (!aspm_force) {
1364                 aspm_policy = POLICY_DEFAULT;
1365                 aspm_disabled = 1;
1366         }
1367 }
1368
1369 bool pcie_aspm_support_enabled(void)
1370 {
1371         return aspm_support_enabled;
1372 }
1373 EXPORT_SYMBOL(pcie_aspm_support_enabled);