drivers/pci/pcie/aspm.c

   1 // SPDX-License-Identifier: GPL-2.0
   2 /*
   3  * Enable PCIe link L0s/L1 state and Clock Power Management
   4  *
   5  * Copyright (C) 2007 Intel
   6  * Copyright (C) Zhang Yanmin (yanmin.zhang@intel.com)
   7  * Copyright (C) Shaohua Li (shaohua.li@intel.com)
   8  */
   9
  10 #include <linux/kernel.h>
  11 #include <linux/module.h>
  12 #include <linux/moduleparam.h>
  13 #include <linux/pci.h>
  14 #include <linux/pci_regs.h>
  15 #include <linux/errno.h>
  16 #include <linux/pm.h>
  17 #include <linux/init.h>
  18 #include <linux/slab.h>
  19 #include <linux/jiffies.h>
  20 #include <linux/delay.h>
  21 #include "../pci.h"
  22
  23 #ifdef MODULE_PARAM_PREFIX
  24 #undef MODULE_PARAM_PREFIX
  25 #endif
  26 #define MODULE_PARAM_PREFIX "pcie_aspm."
  27
  28 /* Note: those are not register definitions */
  29 #define ASPM_STATE_L0S_UP       (1)     /* Upstream direction L0s state */
  30 #define ASPM_STATE_L0S_DW       (2)     /* Downstream direction L0s state */
  31 #define ASPM_STATE_L1           (4)     /* L1 state */
  32 #define ASPM_STATE_L1_1         (8)     /* ASPM L1.1 state */
  33 #define ASPM_STATE_L1_2         (0x10)  /* ASPM L1.2 state */
  34 #define ASPM_STATE_L1_1_PCIPM   (0x20)  /* PCI PM L1.1 state */
  35 #define ASPM_STATE_L1_2_PCIPM   (0x40)  /* PCI PM L1.2 state */
  36 #define ASPM_STATE_L1_SS_PCIPM  (ASPM_STATE_L1_1_PCIPM | ASPM_STATE_L1_2_PCIPM)
  37 #define ASPM_STATE_L1_2_MASK    (ASPM_STATE_L1_2 | ASPM_STATE_L1_2_PCIPM)
  38 #define ASPM_STATE_L1SS         (ASPM_STATE_L1_1 | ASPM_STATE_L1_1_PCIPM |\
  39                                  ASPM_STATE_L1_2_MASK)
  40 #define ASPM_STATE_L0S          (ASPM_STATE_L0S_UP | ASPM_STATE_L0S_DW)
  41 #define ASPM_STATE_ALL          (ASPM_STATE_L0S | ASPM_STATE_L1 |       \
  42                                  ASPM_STATE_L1SS)
  43
  44 struct aspm_latency {
  45         u32 l0s;                        /* L0s latency (nsec) */
  46         u32 l1;                         /* L1 latency (nsec) */
  47 };
  48
  49 struct pcie_link_state {
  50         struct pci_dev *pdev;           /* Upstream component of the Link */
  51         struct pci_dev *downstream;     /* Downstream component, function 0 */
  52         struct pcie_link_state *root;   /* pointer to the root port link */
  53         struct pcie_link_state *parent; /* pointer to the parent Link state */
  54         struct list_head sibling;       /* node in link_list */
  55
  56         /* ASPM state */
  57         u32 aspm_support:7;             /* Supported ASPM state */
  58         u32 aspm_enabled:7;             /* Enabled ASPM state */
  59         u32 aspm_capable:7;             /* Capable ASPM state with latency */
  60         u32 aspm_default:7;             /* Default ASPM state by BIOS */
  61         u32 aspm_disable:7;             /* Disabled ASPM state */
  62
  63         /* Clock PM state */
  64         u32 clkpm_capable:1;            /* Clock PM capable? */
  65         u32 clkpm_enabled:1;            /* Current Clock PM state */
  66         u32 clkpm_default:1;            /* Default Clock PM state by BIOS */
  67         u32 clkpm_disable:1;            /* Clock PM disabled */
  68
  69         /* Exit latencies */
  70         struct aspm_latency latency_up; /* Upstream direction exit latency */
  71         struct aspm_latency latency_dw; /* Downstream direction exit latency */
  72         /*
  73          * Endpoint acceptable latencies. A pcie downstream port only
  74          * has one slot under it, so at most there are 8 functions.
  75          */
  76         struct aspm_latency acceptable[8];
  77
  78         /* L1 PM Substate info */
  79         struct {
  80                 u32 up_cap_ptr;         /* L1SS cap ptr in upstream dev */
  81                 u32 dw_cap_ptr;         /* L1SS cap ptr in downstream dev */
  82                 u32 ctl1;               /* value to be programmed in ctl1 */
  83                 u32 ctl2;               /* value to be programmed in ctl2 */
  84         } l1ss;
  85 };
  86
  87 static int aspm_disabled, aspm_force;
  88 static bool aspm_support_enabled = true;
  89 static DEFINE_MUTEX(aspm_lock);
  90 static LIST_HEAD(link_list);
  91
  92 #define POLICY_DEFAULT 0        /* BIOS default setting */
  93 #define POLICY_PERFORMANCE 1    /* high performance */
  94 #define POLICY_POWERSAVE 2      /* high power saving */
  95 #define POLICY_POWER_SUPERSAVE 3 /* possibly even more power saving */
  96
  97 #ifdef CONFIG_PCIEASPM_PERFORMANCE
  98 static int aspm_policy = POLICY_PERFORMANCE;
  99 #elif defined CONFIG_PCIEASPM_POWERSAVE
 100 static int aspm_policy = POLICY_POWERSAVE;
 101 #elif defined CONFIG_PCIEASPM_POWER_SUPERSAVE
 102 static int aspm_policy = POLICY_POWER_SUPERSAVE;
 103 #else
 104 static int aspm_policy;
 105 #endif
 106
 107 static const char *policy_str[] = {
 108         [POLICY_DEFAULT] = "default",
 109         [POLICY_PERFORMANCE] = "performance",
 110         [POLICY_POWERSAVE] = "powersave",
 111         [POLICY_POWER_SUPERSAVE] = "powersupersave"
 112 };
 113
 114 #define LINK_RETRAIN_TIMEOUT HZ
 115
 116 static int policy_to_aspm_state(struct pcie_link_state *link)
 117 {
 118         switch (aspm_policy) {
 119         case POLICY_PERFORMANCE:
 120                 /* Disable ASPM and Clock PM */
 121                 return 0;
 122         case POLICY_POWERSAVE:
 123                 /* Enable ASPM L0s/L1 */
 124                 return (ASPM_STATE_L0S | ASPM_STATE_L1);
 125         case POLICY_POWER_SUPERSAVE:
 126                 /* Enable Everything */
 127                 return ASPM_STATE_ALL;
 128         case POLICY_DEFAULT:
 129                 return link->aspm_default;
 130         }
 131         return 0;
 132 }
 133
 134 static int policy_to_clkpm_state(struct pcie_link_state *link)
 135 {
 136         switch (aspm_policy) {
 137         case POLICY_PERFORMANCE:
 138                 /* Disable ASPM and Clock PM */
 139                 return 0;
 140         case POLICY_POWERSAVE:
 141         case POLICY_POWER_SUPERSAVE:
 142                 /* Enable Clock PM */
 143                 return 1;
 144         case POLICY_DEFAULT:
 145                 return link->clkpm_default;
 146         }
 147         return 0;
 148 }
 149
 150 static void pcie_set_clkpm_nocheck(struct pcie_link_state *link, int enable)
 151 {
 152         struct pci_dev *child;
 153         struct pci_bus *linkbus = link->pdev->subordinate;
 154         u32 val = enable ? PCI_EXP_LNKCTL_CLKREQ_EN : 0;
 155
 156         list_for_each_entry(child, &linkbus->devices, bus_list)
 157                 pcie_capability_clear_and_set_word(child, PCI_EXP_LNKCTL,
 158                                                    PCI_EXP_LNKCTL_CLKREQ_EN,
 159                                                    val);
 160         link->clkpm_enabled = !!enable;
 161 }
 162
 163 static void pcie_set_clkpm(struct pcie_link_state *link, int enable)
 164 {
 165         /*
 166          * Don't enable Clock PM if the link is not Clock PM capable
 167          * or Clock PM is disabled
 168          */
 169         if (!link->clkpm_capable || link->clkpm_disable)
 170                 enable = 0;
 171         /* Need nothing if the specified equals to current state */
 172         if (link->clkpm_enabled == enable)
 173                 return;
 174         pcie_set_clkpm_nocheck(link, enable);
 175 }
 176
 177 static void pcie_clkpm_cap_init(struct pcie_link_state *link, int blacklist)
 178 {
 179         int capable = 1, enabled = 1;
 180         u32 reg32;
 181         u16 reg16;
 182         struct pci_dev *child;
 183         struct pci_bus *linkbus = link->pdev->subordinate;
 184
 185         /* All functions should have the same cap and state, take the worst */
 186         list_for_each_entry(child, &linkbus->devices, bus_list) {
 187                 pcie_capability_read_dword(child, PCI_EXP_LNKCAP, &reg32);
 188                 if (!(reg32 & PCI_EXP_LNKCAP_CLKPM)) {
 189                         capable = 0;
 190                         enabled = 0;
 191                         break;
 192                 }
 193                 pcie_capability_read_word(child, PCI_EXP_LNKCTL, &reg16);
 194                 if (!(reg16 & PCI_EXP_LNKCTL_CLKREQ_EN))
 195                         enabled = 0;
 196         }
 197         link->clkpm_enabled = enabled;
 198         link->clkpm_default = enabled;
 199         link->clkpm_capable = capable;
 200         link->clkpm_disable = blacklist ? 1 : 0;
 201 }
 202
 203 static bool pcie_retrain_link(struct pcie_link_state *link)
 204 {
 205         struct pci_dev *parent = link->pdev;
 206         unsigned long end_jiffies;
 207         u16 reg16;
 208
 209         pcie_capability_read_word(parent, PCI_EXP_LNKCTL, &reg16);
 210         reg16 |= PCI_EXP_LNKCTL_RL;
 211         pcie_capability_write_word(parent, PCI_EXP_LNKCTL, reg16);
 212         if (parent->clear_retrain_link) {
 213                 /*
 214                  * Due to an erratum in some devices the Retrain Link bit
 215                  * needs to be cleared again manually to allow the link
 216                  * training to succeed.
 217                  */
 218                 reg16 &= ~PCI_EXP_LNKCTL_RL;
 219                 pcie_capability_write_word(parent, PCI_EXP_LNKCTL, reg16);
 220         }
 221
 222         /* Wait for link training end. Break out after waiting for timeout */
 223         end_jiffies = jiffies + LINK_RETRAIN_TIMEOUT;
 224         do {
 225                 pcie_capability_read_word(parent, PCI_EXP_LNKSTA, &reg16);
 226                 if (!(reg16 & PCI_EXP_LNKSTA_LT))
 227                         break;
 228                 msleep(1);
 229         } while (time_before(jiffies, end_jiffies));
 230         return !(reg16 & PCI_EXP_LNKSTA_LT);
 231 }
 232
 233 /*
 234  * pcie_aspm_configure_common_clock: check if the 2 ends of a link
 235  *   could use common clock. If they are, configure them to use the
 236  *   common clock. That will reduce the ASPM state exit latency.
 237  */
 238 static void pcie_aspm_configure_common_clock(struct pcie_link_state *link)
 239 {
 240         int same_clock = 1;
 241         u16 reg16, parent_reg, child_reg[8];
 242         struct pci_dev *child, *parent = link->pdev;
 243         struct pci_bus *linkbus = parent->subordinate;
 244         /*
 245          * All functions of a slot should have the same Slot Clock
 246          * Configuration, so just check one function
 247          */
 248         child = list_entry(linkbus->devices.next, struct pci_dev, bus_list);
 249         BUG_ON(!pci_is_pcie(child));
 250
 251         /* Check downstream component if bit Slot Clock Configuration is 1 */
 252         pcie_capability_read_word(child, PCI_EXP_LNKSTA, &reg16);
 253         if (!(reg16 & PCI_EXP_LNKSTA_SLC))
 254                 same_clock = 0;
 255
 256         /* Check upstream component if bit Slot Clock Configuration is 1 */
 257         pcie_capability_read_word(parent, PCI_EXP_LNKSTA, &reg16);
 258         if (!(reg16 & PCI_EXP_LNKSTA_SLC))
 259                 same_clock = 0;
 260
 261         /* Port might be already in common clock mode */
 262         pcie_capability_read_word(parent, PCI_EXP_LNKCTL, &reg16);
 263         if (same_clock && (reg16 & PCI_EXP_LNKCTL_CCC)) {
 264                 bool consistent = true;
 265
 266                 list_for_each_entry(child, &linkbus->devices, bus_list) {
 267                         pcie_capability_read_word(child, PCI_EXP_LNKCTL,
 268                                                   &reg16);
 269                         if (!(reg16 & PCI_EXP_LNKCTL_CCC)) {
 270                                 consistent = false;
 271                                 break;
 272                         }
 273                 }
 274                 if (consistent)
 275                         return;
 276                 pci_info(parent, "ASPM: current common clock configuration is inconsistent, reconfiguring\n");
 277         }
 278
 279         /* Configure downstream component, all functions */
 280         list_for_each_entry(child, &linkbus->devices, bus_list) {
 281                 pcie_capability_read_word(child, PCI_EXP_LNKCTL, &reg16);
 282                 child_reg[PCI_FUNC(child->devfn)] = reg16;
 283                 if (same_clock)
 284                         reg16 |= PCI_EXP_LNKCTL_CCC;
 285                 else
 286                         reg16 &= ~PCI_EXP_LNKCTL_CCC;
 287                 pcie_capability_write_word(child, PCI_EXP_LNKCTL, reg16);
 288         }
 289
 290         /* Configure upstream component */
 291         pcie_capability_read_word(parent, PCI_EXP_LNKCTL, &reg16);
 292         parent_reg = reg16;
 293         if (same_clock)
 294                 reg16 |= PCI_EXP_LNKCTL_CCC;
 295         else
 296                 reg16 &= ~PCI_EXP_LNKCTL_CCC;
 297         pcie_capability_write_word(parent, PCI_EXP_LNKCTL, reg16);
 298
 299         if (pcie_retrain_link(link))
 300                 return;
 301
 302         /* Training failed. Restore common clock configurations */
 303         pci_err(parent, "ASPM: Could not configure common clock\n");
 304         list_for_each_entry(child, &linkbus->devices, bus_list)
 305                 pcie_capability_write_word(child, PCI_EXP_LNKCTL,
 306                                            child_reg[PCI_FUNC(child->devfn)]);
 307         pcie_capability_write_word(parent, PCI_EXP_LNKCTL, parent_reg);
 308 }
 309
 310 /* Convert L0s latency encoding to ns */
 311 static u32 calc_l0s_latency(u32 lnkcap)
 312 {
 313         u32 encoding = (lnkcap & PCI_EXP_LNKCAP_L0SEL) >> 12;
 314
 315         if (encoding == 0x7)
 316                 return (5 * 1000);      /* > 4us */
 317         return (64 << encoding);
 318 }
 319
 320 /* Convert L0s acceptable latency encoding to ns */
 321 static u32 calc_l0s_acceptable(u32 encoding)
 322 {
 323         if (encoding == 0x7)
 324                 return -1U;
 325         return (64 << encoding);
 326 }
 327
 328 /* Convert L1 latency encoding to ns */
 329 static u32 calc_l1_latency(u32 lnkcap)
 330 {
 331         u32 encoding = (lnkcap & PCI_EXP_LNKCAP_L1EL) >> 15;
 332
 333         if (encoding == 0x7)
 334                 return (65 * 1000);     /* > 64us */
 335         return (1000 << encoding);
 336 }
 337
 338 /* Convert L1 acceptable latency encoding to ns */
 339 static u32 calc_l1_acceptable(u32 encoding)
 340 {
 341         if (encoding == 0x7)
 342                 return -1U;
 343         return (1000 << encoding);
 344 }
 345
 346 /* Convert L1SS T_pwr encoding to usec */
 347 static u32 calc_l1ss_pwron(struct pci_dev *pdev, u32 scale, u32 val)
 348 {
 349         switch (scale) {
 350         case 0:
 351                 return val * 2;
 352         case 1:
 353                 return val * 10;
 354         case 2:
 355                 return val * 100;
 356         }
 357         pci_err(pdev, "%s: Invalid T_PwrOn scale: %u\n", __func__, scale);
 358         return 0;
 359 }
 360
 361 static void encode_l12_threshold(u32 threshold_us, u32 *scale, u32 *value)
 362 {
 363         u32 threshold_ns = threshold_us * 1000;
 364
 365         /* See PCIe r3.1, sec 7.33.3 and sec 6.18 */
 366         if (threshold_ns < 32) {
 367                 *scale = 0;
 368                 *value = threshold_ns;
 369         } else if (threshold_ns < 1024) {
 370                 *scale = 1;
 371                 *value = threshold_ns >> 5;
 372         } else if (threshold_ns < 32768) {
 373                 *scale = 2;
 374                 *value = threshold_ns >> 10;
 375         } else if (threshold_ns < 1048576) {
 376                 *scale = 3;
 377                 *value = threshold_ns >> 15;
 378         } else if (threshold_ns < 33554432) {
 379                 *scale = 4;
 380                 *value = threshold_ns >> 20;
 381         } else {
 382                 *scale = 5;
 383                 *value = threshold_ns >> 25;
 384         }
 385 }
 386
 387 struct aspm_register_info {
 388         /* L1 substates */
 389         u32 l1ss_cap_ptr;
 390         u32 l1ss_cap;
 391         u32 l1ss_ctl1;
 392         u32 l1ss_ctl2;
 393 };
 394
 395 static void pcie_get_aspm_reg(struct pci_dev *pdev,
 396                               struct aspm_register_info *info)
 397 {
 398         /* Read L1 PM substate capabilities */
 399         info->l1ss_cap = info->l1ss_ctl1 = info->l1ss_ctl2 = 0;
 400         info->l1ss_cap_ptr = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_L1SS);
 401         if (!info->l1ss_cap_ptr)
 402                 return;
 403         pci_read_config_dword(pdev, info->l1ss_cap_ptr + PCI_L1SS_CAP,
 404                               &info->l1ss_cap);
 405         if (!(info->l1ss_cap & PCI_L1SS_CAP_L1_PM_SS)) {
 406                 info->l1ss_cap = 0;
 407                 return;
 408         }
 409
 410         pci_read_config_dword(pdev, info->l1ss_cap_ptr + PCI_L1SS_CTL1,
 411                               &info->l1ss_ctl1);
 412         pci_read_config_dword(pdev, info->l1ss_cap_ptr + PCI_L1SS_CTL2,
 413                               &info->l1ss_ctl2);
 414 }
 415
 416 static void pcie_aspm_check_latency(struct pci_dev *endpoint)
 417 {
 418         u32 latency, l1_switch_latency = 0;
 419         struct aspm_latency *acceptable;
 420         struct pcie_link_state *link;
 421
 422         /* Device not in D0 doesn't need latency check */
 423         if ((endpoint->current_state != PCI_D0) &&
 424             (endpoint->current_state != PCI_UNKNOWN))
 425                 return;
 426
 427         link = endpoint->bus->self->link_state;
 428         acceptable = &link->acceptable[PCI_FUNC(endpoint->devfn)];
 429
 430         while (link) {
 431                 /* Check upstream direction L0s latency */
 432                 if ((link->aspm_capable & ASPM_STATE_L0S_UP) &&
 433                     (link->latency_up.l0s > acceptable->l0s))
 434                         link->aspm_capable &= ~ASPM_STATE_L0S_UP;
 435
 436                 /* Check downstream direction L0s latency */
 437                 if ((link->aspm_capable & ASPM_STATE_L0S_DW) &&
 438                     (link->latency_dw.l0s > acceptable->l0s))
 439                         link->aspm_capable &= ~ASPM_STATE_L0S_DW;
 440                 /*
 441                  * Check L1 latency.
 442                  * Every switch on the path to root complex need 1
 443                  * more microsecond for L1. Spec doesn't mention L0s.
 444                  *
 445                  * The exit latencies for L1 substates are not advertised
 446                  * by a device.  Since the spec also doesn't mention a way
 447                  * to determine max latencies introduced by enabling L1
 448                  * substates on the components, it is not clear how to do
 449                  * a L1 substate exit latency check.  We assume that the
 450                  * L1 exit latencies advertised by a device include L1
 451                  * substate latencies (and hence do not do any check).
 452                  */
 453                 latency = max_t(u32, link->latency_up.l1, link->latency_dw.l1);
 454                 if ((link->aspm_capable & ASPM_STATE_L1) &&
 455                     (latency + l1_switch_latency > acceptable->l1))
 456                         link->aspm_capable &= ~ASPM_STATE_L1;
 457                 l1_switch_latency += 1000;
 458
 459                 link = link->parent;
 460         }
 461 }
 462
 463 /*
 464  * The L1 PM substate capability is only implemented in function 0 in a
 465  * multi function device.
 466  */
 467 static struct pci_dev *pci_function_0(struct pci_bus *linkbus)
 468 {
 469         struct pci_dev *child;
 470
 471         list_for_each_entry(child, &linkbus->devices, bus_list)
 472                 if (PCI_FUNC(child->devfn) == 0)
 473                         return child;
 474         return NULL;
 475 }
 476
 477 static void pci_clear_and_set_dword(struct pci_dev *pdev, int pos,
 478                                     u32 clear, u32 set)
 479 {
 480         u32 val;
 481
 482         pci_read_config_dword(pdev, pos, &val);
 483         val &= ~clear;
 484         val |= set;
 485         pci_write_config_dword(pdev, pos, val);
 486 }
 487
 488 /* Calculate L1.2 PM substate timing parameters */
 489 static void aspm_calc_l1ss_info(struct pcie_link_state *link,
 490                                 struct aspm_register_info *upreg,
 491                                 struct aspm_register_info *dwreg)
 492 {
 493         struct pci_dev *child = link->downstream, *parent = link->pdev;
 494         u32 val1, val2, scale1, scale2;
 495         u32 t_common_mode, t_power_on, l1_2_threshold, scale, value;
 496
 497         link->l1ss.up_cap_ptr = upreg->l1ss_cap_ptr;
 498         link->l1ss.dw_cap_ptr = dwreg->l1ss_cap_ptr;
 499         link->l1ss.ctl1 = link->l1ss.ctl2 = 0;
 500
 501         if (!(link->aspm_support & ASPM_STATE_L1_2_MASK))
 502                 return;
 503
 504         /* Choose the greater of the two Port Common_Mode_Restore_Times */
 505         val1 = (upreg->l1ss_cap & PCI_L1SS_CAP_CM_RESTORE_TIME) >> 8;
 506         val2 = (dwreg->l1ss_cap & PCI_L1SS_CAP_CM_RESTORE_TIME) >> 8;
 507         t_common_mode = max(val1, val2);
 508
 509         /* Choose the greater of the two Port T_POWER_ON times */
 510         val1   = (upreg->l1ss_cap & PCI_L1SS_CAP_P_PWR_ON_VALUE) >> 19;
 511         scale1 = (upreg->l1ss_cap & PCI_L1SS_CAP_P_PWR_ON_SCALE) >> 16;
 512         val2   = (dwreg->l1ss_cap & PCI_L1SS_CAP_P_PWR_ON_VALUE) >> 19;
 513         scale2 = (dwreg->l1ss_cap & PCI_L1SS_CAP_P_PWR_ON_SCALE) >> 16;
 514
 515         if (calc_l1ss_pwron(parent, scale1, val1) >
 516             calc_l1ss_pwron(child, scale2, val2)) {
 517                 link->l1ss.ctl2 |= scale1 | (val1 << 3);
 518                 t_power_on = calc_l1ss_pwron(parent, scale1, val1);
 519         } else {
 520                 link->l1ss.ctl2 |= scale2 | (val2 << 3);
 521                 t_power_on = calc_l1ss_pwron(child, scale2, val2);
 522         }
 523
 524         /*
 525          * Set LTR_L1.2_THRESHOLD to the time required to transition the
 526          * Link from L0 to L1.2 and back to L0 so we enter L1.2 only if
 527          * downstream devices report (via LTR) that they can tolerate at
 528          * least that much latency.
 529          *
 530          * Based on PCIe r3.1, sec 5.5.3.3.1, Figures 5-16 and 5-17, and
 531          * Table 5-11.  T(POWER_OFF) is at most 2us and T(L1.2) is at
 532          * least 4us.
 533          */
 534         l1_2_threshold = 2 + 4 + t_common_mode + t_power_on;
 535         encode_l12_threshold(l1_2_threshold, &scale, &value);
 536         link->l1ss.ctl1 |= t_common_mode << 8 | scale << 29 | value << 16;
 537 }
 538
 539 static void pcie_aspm_cap_init(struct pcie_link_state *link, int blacklist)
 540 {
 541         struct pci_dev *child = link->downstream, *parent = link->pdev;
 542         u32 parent_lnkcap, child_lnkcap;
 543         u16 parent_lnkctl, child_lnkctl;
 544         struct pci_bus *linkbus = parent->subordinate;
 545         struct aspm_register_info upreg, dwreg;
 546
 547         if (blacklist) {
 548                 /* Set enabled/disable so that we will disable ASPM later */
 549                 link->aspm_enabled = ASPM_STATE_ALL;
 550                 link->aspm_disable = ASPM_STATE_ALL;
 551                 return;
 552         }
 553
 554         /*
 555          * If ASPM not supported, don't mess with the clocks and link,
 556          * bail out now.
 557          */
 558         pcie_capability_read_dword(parent, PCI_EXP_LNKCAP, &parent_lnkcap);
 559         pcie_capability_read_dword(child, PCI_EXP_LNKCAP, &child_lnkcap);
 560         if (!(parent_lnkcap & child_lnkcap & PCI_EXP_LNKCAP_ASPMS))
 561                 return;
 562
 563         /* Configure common clock before checking latencies */
 564         pcie_aspm_configure_common_clock(link);
 565
 566         /*
 567          * Re-read upstream/downstream components' register state after
 568          * clock configuration.  L0s & L1 exit latencies in the otherwise
 569          * read-only Link Capabilities may change depending on common clock
 570          * configuration (PCIe r5.0, sec 7.5.3.6).
 571          */
 572         pcie_capability_read_dword(parent, PCI_EXP_LNKCAP, &parent_lnkcap);
 573         pcie_capability_read_dword(child, PCI_EXP_LNKCAP, &child_lnkcap);
 574         pcie_capability_read_word(parent, PCI_EXP_LNKCTL, &parent_lnkctl);
 575         pcie_capability_read_word(child, PCI_EXP_LNKCTL, &child_lnkctl);
 576         pcie_get_aspm_reg(parent, &upreg);
 577         pcie_get_aspm_reg(child, &dwreg);
 578
 579         /*
 580          * Setup L0s state
 581          *
 582          * Note that we must not enable L0s in either direction on a
 583          * given link unless components on both sides of the link each
 584          * support L0s.
 585          */
 586         if (parent_lnkcap & child_lnkcap & PCI_EXP_LNKCAP_ASPM_L0S)
 587                 link->aspm_support |= ASPM_STATE_L0S;
 588
 589         if (child_lnkctl & PCI_EXP_LNKCTL_ASPM_L0S)
 590                 link->aspm_enabled |= ASPM_STATE_L0S_UP;
 591         if (parent_lnkctl & PCI_EXP_LNKCTL_ASPM_L0S)
 592                 link->aspm_enabled |= ASPM_STATE_L0S_DW;
 593         link->latency_up.l0s = calc_l0s_latency(parent_lnkcap);
 594         link->latency_dw.l0s = calc_l0s_latency(child_lnkcap);
 595
 596         /* Setup L1 state */
 597         if (parent_lnkcap & child_lnkcap & PCI_EXP_LNKCAP_ASPM_L1)
 598                 link->aspm_support |= ASPM_STATE_L1;
 599
 600         if (parent_lnkctl & child_lnkctl & PCI_EXP_LNKCTL_ASPM_L1)
 601                 link->aspm_enabled |= ASPM_STATE_L1;
 602         link->latency_up.l1 = calc_l1_latency(parent_lnkcap);
 603         link->latency_dw.l1 = calc_l1_latency(child_lnkcap);
 604
 605         /* Setup L1 substate
 606          * If we don't have LTR for the entire path from the Root Complex
 607          * to this device, we can't use ASPM L1.2 because it relies on the
 608          * LTR_L1.2_THRESHOLD.  See PCIe r4.0, secs 5.5.4, 6.18.
 609          */
 610         if (!child->ltr_path)
 611                 dwreg.l1ss_cap &= ~PCI_L1SS_CAP_ASPM_L1_2;
 612
 613         if (upreg.l1ss_cap & dwreg.l1ss_cap & PCI_L1SS_CAP_ASPM_L1_1)
 614                 link->aspm_support |= ASPM_STATE_L1_1;
 615         if (upreg.l1ss_cap & dwreg.l1ss_cap & PCI_L1SS_CAP_ASPM_L1_2)
 616                 link->aspm_support |= ASPM_STATE_L1_2;
 617         if (upreg.l1ss_cap & dwreg.l1ss_cap & PCI_L1SS_CAP_PCIPM_L1_1)
 618                 link->aspm_support |= ASPM_STATE_L1_1_PCIPM;
 619         if (upreg.l1ss_cap & dwreg.l1ss_cap & PCI_L1SS_CAP_PCIPM_L1_2)
 620                 link->aspm_support |= ASPM_STATE_L1_2_PCIPM;
 621
 622         if (upreg.l1ss_ctl1 & dwreg.l1ss_ctl1 & PCI_L1SS_CTL1_ASPM_L1_1)
 623                 link->aspm_enabled |= ASPM_STATE_L1_1;
 624         if (upreg.l1ss_ctl1 & dwreg.l1ss_ctl1 & PCI_L1SS_CTL1_ASPM_L1_2)
 625                 link->aspm_enabled |= ASPM_STATE_L1_2;
 626         if (upreg.l1ss_ctl1 & dwreg.l1ss_ctl1 & PCI_L1SS_CTL1_PCIPM_L1_1)
 627                 link->aspm_enabled |= ASPM_STATE_L1_1_PCIPM;
 628         if (upreg.l1ss_ctl1 & dwreg.l1ss_ctl1 & PCI_L1SS_CTL1_PCIPM_L1_2)
 629                 link->aspm_enabled |= ASPM_STATE_L1_2_PCIPM;
 630
 631         if (link->aspm_support & ASPM_STATE_L1SS)
 632                 aspm_calc_l1ss_info(link, &upreg, &dwreg);
 633
 634         /* Save default state */
 635         link->aspm_default = link->aspm_enabled;
 636
 637         /* Setup initial capable state. Will be updated later */
 638         link->aspm_capable = link->aspm_support;
 639
 640         /* Get and check endpoint acceptable latencies */
 641         list_for_each_entry(child, &linkbus->devices, bus_list) {
 642                 u32 reg32, encoding;
 643                 struct aspm_latency *acceptable =
 644                         &link->acceptable[PCI_FUNC(child->devfn)];
 645
 646                 if (pci_pcie_type(child) != PCI_EXP_TYPE_ENDPOINT &&
 647                     pci_pcie_type(child) != PCI_EXP_TYPE_LEG_END)
 648                         continue;
 649
 650                 pcie_capability_read_dword(child, PCI_EXP_DEVCAP, &reg32);
 651                 /* Calculate endpoint L0s acceptable latency */
 652                 encoding = (reg32 & PCI_EXP_DEVCAP_L0S) >> 6;
 653                 acceptable->l0s = calc_l0s_acceptable(encoding);
 654                 /* Calculate endpoint L1 acceptable latency */
 655                 encoding = (reg32 & PCI_EXP_DEVCAP_L1) >> 9;
 656                 acceptable->l1 = calc_l1_acceptable(encoding);
 657
 658                 pcie_aspm_check_latency(child);
 659         }
 660 }
 661
 662 /* Configure the ASPM L1 substates */
 663 static void pcie_config_aspm_l1ss(struct pcie_link_state *link, u32 state)
 664 {
 665         u32 val, enable_req;
 666         struct pci_dev *child = link->downstream, *parent = link->pdev;
 667         u32 up_cap_ptr = link->l1ss.up_cap_ptr;
 668         u32 dw_cap_ptr = link->l1ss.dw_cap_ptr;
 669
 670         enable_req = (link->aspm_enabled ^ state) & state;
 671
 672         /*
 673          * Here are the rules specified in the PCIe spec for enabling L1SS:
 674          * - When enabling L1.x, enable bit at parent first, then at child
 675          * - When disabling L1.x, disable bit at child first, then at parent
 676          * - When enabling ASPM L1.x, need to disable L1
 677          *   (at child followed by parent).
 678          * - The ASPM/PCIPM L1.2 must be disabled while programming timing
 679          *   parameters
 680          *
 681          * To keep it simple, disable all L1SS bits first, and later enable
 682          * what is needed.
 683          */
 684
 685         /* Disable all L1 substates */
 686         pci_clear_and_set_dword(child, dw_cap_ptr + PCI_L1SS_CTL1,
 687                                 PCI_L1SS_CTL1_L1SS_MASK, 0);
 688         pci_clear_and_set_dword(parent, up_cap_ptr + PCI_L1SS_CTL1,
 689                                 PCI_L1SS_CTL1_L1SS_MASK, 0);
 690         /*
 691          * If needed, disable L1, and it gets enabled later
 692          * in pcie_config_aspm_link().
 693          */
 694         if (enable_req & (ASPM_STATE_L1_1 | ASPM_STATE_L1_2)) {
 695                 pcie_capability_clear_and_set_word(child, PCI_EXP_LNKCTL,
 696                                                    PCI_EXP_LNKCTL_ASPM_L1, 0);
 697                 pcie_capability_clear_and_set_word(parent, PCI_EXP_LNKCTL,
 698                                                    PCI_EXP_LNKCTL_ASPM_L1, 0);
 699         }
 700
 701         if (enable_req & ASPM_STATE_L1_2_MASK) {
 702
 703                 /* Program T_POWER_ON times in both ports */
 704                 pci_write_config_dword(parent, up_cap_ptr + PCI_L1SS_CTL2,
 705                                        link->l1ss.ctl2);
 706                 pci_write_config_dword(child, dw_cap_ptr + PCI_L1SS_CTL2,
 707                                        link->l1ss.ctl2);
 708
 709                 /* Program Common_Mode_Restore_Time in upstream device */
 710                 pci_clear_and_set_dword(parent, up_cap_ptr + PCI_L1SS_CTL1,
 711                                         PCI_L1SS_CTL1_CM_RESTORE_TIME,
 712                                         link->l1ss.ctl1);
 713
 714                 /* Program LTR_L1.2_THRESHOLD time in both ports */
 715                 pci_clear_and_set_dword(parent, up_cap_ptr + PCI_L1SS_CTL1,
 716                                         PCI_L1SS_CTL1_LTR_L12_TH_VALUE |
 717                                         PCI_L1SS_CTL1_LTR_L12_TH_SCALE,
 718                                         link->l1ss.ctl1);
 719                 pci_clear_and_set_dword(child, dw_cap_ptr + PCI_L1SS_CTL1,
 720                                         PCI_L1SS_CTL1_LTR_L12_TH_VALUE |
 721                                         PCI_L1SS_CTL1_LTR_L12_TH_SCALE,
 722                                         link->l1ss.ctl1);
 723         }
 724
 725         val = 0;
 726         if (state & ASPM_STATE_L1_1)
 727                 val |= PCI_L1SS_CTL1_ASPM_L1_1;
 728         if (state & ASPM_STATE_L1_2)
 729                 val |= PCI_L1SS_CTL1_ASPM_L1_2;
 730         if (state & ASPM_STATE_L1_1_PCIPM)
 731                 val |= PCI_L1SS_CTL1_PCIPM_L1_1;
 732         if (state & ASPM_STATE_L1_2_PCIPM)
 733                 val |= PCI_L1SS_CTL1_PCIPM_L1_2;
 734
 735         /* Enable what we need to enable */
 736         pci_clear_and_set_dword(parent, up_cap_ptr + PCI_L1SS_CTL1,
 737                                 PCI_L1SS_CTL1_L1SS_MASK, val);
 738         pci_clear_and_set_dword(child, dw_cap_ptr + PCI_L1SS_CTL1,
 739                                 PCI_L1SS_CTL1_L1SS_MASK, val);
 740 }
 741
 742 static void pcie_config_aspm_dev(struct pci_dev *pdev, u32 val)
 743 {
 744         pcie_capability_clear_and_set_word(pdev, PCI_EXP_LNKCTL,
 745                                            PCI_EXP_LNKCTL_ASPMC, val);
 746 }
 747
 748 static void pcie_config_aspm_link(struct pcie_link_state *link, u32 state)
 749 {
 750         u32 upstream = 0, dwstream = 0;
 751         struct pci_dev *child = link->downstream, *parent = link->pdev;
 752         struct pci_bus *linkbus = parent->subordinate;
 753
 754         /* Enable only the states that were not explicitly disabled */
 755         state &= (link->aspm_capable & ~link->aspm_disable);
 756
 757         /* Can't enable any substates if L1 is not enabled */
 758         if (!(state & ASPM_STATE_L1))
 759                 state &= ~ASPM_STATE_L1SS;
 760
 761         /* Spec says both ports must be in D0 before enabling PCI PM substates*/
 762         if (parent->current_state != PCI_D0 || child->current_state != PCI_D0) {
 763                 state &= ~ASPM_STATE_L1_SS_PCIPM;
 764                 state |= (link->aspm_enabled & ASPM_STATE_L1_SS_PCIPM);
 765         }
 766
 767         /* Nothing to do if the link is already in the requested state */
 768         if (link->aspm_enabled == state)
 769                 return;
 770         /* Convert ASPM state to upstream/downstream ASPM register state */
 771         if (state & ASPM_STATE_L0S_UP)
 772                 dwstream |= PCI_EXP_LNKCTL_ASPM_L0S;
 773         if (state & ASPM_STATE_L0S_DW)
 774                 upstream |= PCI_EXP_LNKCTL_ASPM_L0S;
 775         if (state & ASPM_STATE_L1) {
 776                 upstream |= PCI_EXP_LNKCTL_ASPM_L1;
 777                 dwstream |= PCI_EXP_LNKCTL_ASPM_L1;
 778         }
 779
 780         if (link->aspm_capable & ASPM_STATE_L1SS)
 781                 pcie_config_aspm_l1ss(link, state);
 782
 783         /*
 784          * Spec 2.0 suggests all functions should be configured the
 785          * same setting for ASPM. Enabling ASPM L1 should be done in
 786          * upstream component first and then downstream, and vice
 787          * versa for disabling ASPM L1. Spec doesn't mention L0S.
 788          */
 789         if (state & ASPM_STATE_L1)
 790                 pcie_config_aspm_dev(parent, upstream);
 791         list_for_each_entry(child, &linkbus->devices, bus_list)
 792                 pcie_config_aspm_dev(child, dwstream);
 793         if (!(state & ASPM_STATE_L1))
 794                 pcie_config_aspm_dev(parent, upstream);
 795
 796         link->aspm_enabled = state;
 797 }
 798
 799 static void pcie_config_aspm_path(struct pcie_link_state *link)
 800 {
 801         while (link) {
 802                 pcie_config_aspm_link(link, policy_to_aspm_state(link));
 803                 link = link->parent;
 804         }
 805 }
 806
 807 static void free_link_state(struct pcie_link_state *link)
 808 {
 809         link->pdev->link_state = NULL;
 810         kfree(link);
 811 }
 812
 813 static int pcie_aspm_sanity_check(struct pci_dev *pdev)
 814 {
 815         struct pci_dev *child;
 816         u32 reg32;
 817
 818         /*
 819          * Some functions in a slot might not all be PCIe functions,
 820          * very strange. Disable ASPM for the whole slot
 821          */
 822         list_for_each_entry(child, &pdev->subordinate->devices, bus_list) {
 823                 if (!pci_is_pcie(child))
 824                         return -EINVAL;
 825
 826                 /*
 827                  * If ASPM is disabled then we're not going to change
 828                  * the BIOS state. It's safe to continue even if it's a
 829                  * pre-1.1 device
 830                  */
 831
 832                 if (aspm_disabled)
 833                         continue;
 834
 835                 /*
 836                  * Disable ASPM for pre-1.1 PCIe device, we follow MS to use
 837                  * RBER bit to determine if a function is 1.1 version device
 838                  */
 839                 pcie_capability_read_dword(child, PCI_EXP_DEVCAP, &reg32);
 840                 if (!(reg32 & PCI_EXP_DEVCAP_RBER) && !aspm_force) {
 841                         pci_info(child, "disabling ASPM on pre-1.1 PCIe device.  You can enable it with 'pcie_aspm=force'\n");
 842                         return -EINVAL;
 843                 }
 844         }
 845         return 0;
 846 }
 847
 848 static struct pcie_link_state *alloc_pcie_link_state(struct pci_dev *pdev)
 849 {
 850         struct pcie_link_state *link;
 851
 852         link = kzalloc(sizeof(*link), GFP_KERNEL);
 853         if (!link)
 854                 return NULL;
 855
 856         INIT_LIST_HEAD(&link->sibling);
 857         link->pdev = pdev;
 858         link->downstream = pci_function_0(pdev->subordinate);
 859
 860         /*
 861          * Root Ports and PCI/PCI-X to PCIe Bridges are roots of PCIe
 862          * hierarchies.  Note that some PCIe host implementations omit
 863          * the root ports entirely, in which case a downstream port on
 864          * a switch may become the root of the link state chain for all
 865          * its subordinate endpoints.
 866          */
 867         if (pci_pcie_type(pdev) == PCI_EXP_TYPE_ROOT_PORT ||
 868             pci_pcie_type(pdev) == PCI_EXP_TYPE_PCIE_BRIDGE ||
 869             !pdev->bus->parent->self) {
 870                 link->root = link;
 871         } else {
 872                 struct pcie_link_state *parent;
 873
 874                 parent = pdev->bus->parent->self->link_state;
 875                 if (!parent) {
 876                         kfree(link);
 877                         return NULL;
 878                 }
 879
 880                 link->parent = parent;
 881                 link->root = link->parent->root;
 882         }
 883
 884         list_add(&link->sibling, &link_list);
 885         pdev->link_state = link;
 886         return link;
 887 }
 888
 889 static void pcie_aspm_update_sysfs_visibility(struct pci_dev *pdev)
 890 {
 891         struct pci_dev *child;
 892
 893         list_for_each_entry(child, &pdev->subordinate->devices, bus_list)
 894                 sysfs_update_group(&child->dev.kobj, &aspm_ctrl_attr_group);
 895 }
 896
 897 /*
 898  * pcie_aspm_init_link_state: Initiate PCI express link state.
 899  * It is called after the pcie and its children devices are scanned.
 900  * @pdev: the root port or switch downstream port
 901  */
 902 void pcie_aspm_init_link_state(struct pci_dev *pdev)
 903 {
 904         struct pcie_link_state *link;
 905         int blacklist = !!pcie_aspm_sanity_check(pdev);
 906
 907         if (!aspm_support_enabled)
 908                 return;
 909
 910         if (pdev->link_state)
 911                 return;
 912
 913         /*
 914          * We allocate pcie_link_state for the component on the upstream
 915          * end of a Link, so there's nothing to do unless this device is
 916          * downstream port.
 917          */
 918         if (!pcie_downstream_port(pdev))
 919                 return;
 920
 921         /* VIA has a strange chipset, root port is under a bridge */
 922         if (pci_pcie_type(pdev) == PCI_EXP_TYPE_ROOT_PORT &&
 923             pdev->bus->self)
 924                 return;
 925
 926         down_read(&pci_bus_sem);
 927         if (list_empty(&pdev->subordinate->devices))
 928                 goto out;
 929
 930         mutex_lock(&aspm_lock);
 931         link = alloc_pcie_link_state(pdev);
 932         if (!link)
 933                 goto unlock;
 934         /*
 935          * Setup initial ASPM state. Note that we need to configure
 936          * upstream links also because capable state of them can be
 937          * update through pcie_aspm_cap_init().
 938          */
 939         pcie_aspm_cap_init(link, blacklist);
 940
 941         /* Setup initial Clock PM state */
 942         pcie_clkpm_cap_init(link, blacklist);
 943
 944         /*
 945          * At this stage drivers haven't had an opportunity to change the
 946          * link policy setting. Enabling ASPM on broken hardware can cripple
 947          * it even before the driver has had a chance to disable ASPM, so
 948          * default to a safe level right now. If we're enabling ASPM beyond
 949          * the BIOS's expectation, we'll do so once pci_enable_device() is
 950          * called.
 951          */
 952         if (aspm_policy != POLICY_POWERSAVE &&
 953             aspm_policy != POLICY_POWER_SUPERSAVE) {
 954                 pcie_config_aspm_path(link);
 955                 pcie_set_clkpm(link, policy_to_clkpm_state(link));
 956         }
 957
 958         pcie_aspm_update_sysfs_visibility(pdev);
 959
 960 unlock:
 961         mutex_unlock(&aspm_lock);
 962 out:
 963         up_read(&pci_bus_sem);
 964 }
 965
 966 /* Recheck latencies and update aspm_capable for links under the root */
 967 static void pcie_update_aspm_capable(struct pcie_link_state *root)
 968 {
 969         struct pcie_link_state *link;
 970         BUG_ON(root->parent);
 971         list_for_each_entry(link, &link_list, sibling) {
 972                 if (link->root != root)
 973                         continue;
 974                 link->aspm_capable = link->aspm_support;
 975         }
 976         list_for_each_entry(link, &link_list, sibling) {
 977                 struct pci_dev *child;
 978                 struct pci_bus *linkbus = link->pdev->subordinate;
 979                 if (link->root != root)
 980                         continue;
 981                 list_for_each_entry(child, &linkbus->devices, bus_list) {
 982                         if ((pci_pcie_type(child) != PCI_EXP_TYPE_ENDPOINT) &&
 983                             (pci_pcie_type(child) != PCI_EXP_TYPE_LEG_END))
 984                                 continue;
 985                         pcie_aspm_check_latency(child);
 986                 }
 987         }
 988 }
 989
 990 /* @pdev: the endpoint device */
 991 void pcie_aspm_exit_link_state(struct pci_dev *pdev)
 992 {
 993         struct pci_dev *parent = pdev->bus->self;
 994         struct pcie_link_state *link, *root, *parent_link;
 995
 996         if (!parent || !parent->link_state)
 997                 return;
 998
 999         down_read(&pci_bus_sem);
1000         mutex_lock(&aspm_lock);
1001         /*
1002          * All PCIe functions are in one slot, remove one function will remove
1003          * the whole slot, so just wait until we are the last function left.
1004          */
1005         if (!list_empty(&parent->subordinate->devices))
1006                 goto out;
1007
1008         link = parent->link_state;
1009         root = link->root;
1010         parent_link = link->parent;
1011
1012         /* All functions are removed, so just disable ASPM for the link */
1013         pcie_config_aspm_link(link, 0);
1014         list_del(&link->sibling);
1015         /* Clock PM is for endpoint device */
1016         free_link_state(link);
1017
1018         /* Recheck latencies and configure upstream links */
1019         if (parent_link) {
1020                 pcie_update_aspm_capable(root);
1021                 pcie_config_aspm_path(parent_link);
1022         }
1023 out:
1024         mutex_unlock(&aspm_lock);
1025         up_read(&pci_bus_sem);
1026 }
1027
1028 /* @pdev: the root port or switch downstream port */
1029 void pcie_aspm_pm_state_change(struct pci_dev *pdev)
1030 {
1031         struct pcie_link_state *link = pdev->link_state;
1032
1033         if (aspm_disabled || !link)
1034                 return;
1035         /*
1036          * Devices changed PM state, we should recheck if latency
1037          * meets all functions' requirement
1038          */
1039         down_read(&pci_bus_sem);
1040         mutex_lock(&aspm_lock);
1041         pcie_update_aspm_capable(link->root);
1042         pcie_config_aspm_path(link);
1043         mutex_unlock(&aspm_lock);
1044         up_read(&pci_bus_sem);
1045 }
1046
1047 void pcie_aspm_powersave_config_link(struct pci_dev *pdev)
1048 {
1049         struct pcie_link_state *link = pdev->link_state;
1050
1051         if (aspm_disabled || !link)
1052                 return;
1053
1054         if (aspm_policy != POLICY_POWERSAVE &&
1055             aspm_policy != POLICY_POWER_SUPERSAVE)
1056                 return;
1057
1058         down_read(&pci_bus_sem);
1059         mutex_lock(&aspm_lock);
1060         pcie_config_aspm_path(link);
1061         pcie_set_clkpm(link, policy_to_clkpm_state(link));
1062         mutex_unlock(&aspm_lock);
1063         up_read(&pci_bus_sem);
1064 }
1065
1066 static struct pcie_link_state *pcie_aspm_get_link(struct pci_dev *pdev)
1067 {
1068         struct pci_dev *bridge;
1069
1070         if (!pci_is_pcie(pdev))
1071                 return NULL;
1072
1073         bridge = pci_upstream_bridge(pdev);
1074         if (!bridge || !pci_is_pcie(bridge))
1075                 return NULL;
1076
1077         return bridge->link_state;
1078 }
1079
1080 static int __pci_disable_link_state(struct pci_dev *pdev, int state, bool sem)
1081 {
1082         struct pcie_link_state *link = pcie_aspm_get_link(pdev);
1083
1084         if (!link)
1085                 return -EINVAL;
1086         /*
1087          * A driver requested that ASPM be disabled on this device, but
1088          * if we don't have permission to manage ASPM (e.g., on ACPI
1089          * systems we have to observe the FADT ACPI_FADT_NO_ASPM bit and
1090          * the _OSC method), we can't honor that request.  Windows has
1091          * a similar mechanism using "PciASPMOptOut", which is also
1092          * ignored in this situation.
1093          */
1094         if (aspm_disabled) {
1095                 pci_warn(pdev, "can't disable ASPM; OS doesn't have ASPM control\n");
1096                 return -EPERM;
1097         }
1098
1099         if (sem)
1100                 down_read(&pci_bus_sem);
1101         mutex_lock(&aspm_lock);
1102         if (state & PCIE_LINK_STATE_L0S)
1103                 link->aspm_disable |= ASPM_STATE_L0S;
1104         if (state & PCIE_LINK_STATE_L1)
1105                 /* L1 PM substates require L1 */
1106                 link->aspm_disable |= ASPM_STATE_L1 | ASPM_STATE_L1SS;
1107         if (state & PCIE_LINK_STATE_L1_1)
1108                 link->aspm_disable |= ASPM_STATE_L1_1;
1109         if (state & PCIE_LINK_STATE_L1_2)
1110                 link->aspm_disable |= ASPM_STATE_L1_2;
1111         if (state & PCIE_LINK_STATE_L1_1_PCIPM)
1112                 link->aspm_disable |= ASPM_STATE_L1_1_PCIPM;
1113         if (state & PCIE_LINK_STATE_L1_2_PCIPM)
1114                 link->aspm_disable |= ASPM_STATE_L1_2_PCIPM;
1115         pcie_config_aspm_link(link, policy_to_aspm_state(link));
1116
1117         if (state & PCIE_LINK_STATE_CLKPM)
1118                 link->clkpm_disable = 1;
1119         pcie_set_clkpm(link, policy_to_clkpm_state(link));
1120         mutex_unlock(&aspm_lock);
1121         if (sem)
1122                 up_read(&pci_bus_sem);
1123
1124         return 0;
1125 }
1126
1127 int pci_disable_link_state_locked(struct pci_dev *pdev, int state)
1128 {
1129         return __pci_disable_link_state(pdev, state, false);
1130 }
1131 EXPORT_SYMBOL(pci_disable_link_state_locked);
1132
1133 /**
1134  * pci_disable_link_state - Disable device's link state, so the link will
1135  * never enter specific states.  Note that if the BIOS didn't grant ASPM
1136  * control to the OS, this does nothing because we can't touch the LNKCTL
1137  * register. Returns 0 or a negative errno.
1138  *
1139  * @pdev: PCI device
1140  * @state: ASPM link state to disable
1141  */
1142 int pci_disable_link_state(struct pci_dev *pdev, int state)
1143 {
1144         return __pci_disable_link_state(pdev, state, true);
1145 }
1146 EXPORT_SYMBOL(pci_disable_link_state);
1147
1148 static int pcie_aspm_set_policy(const char *val,
1149                                 const struct kernel_param *kp)
1150 {
1151         int i;
1152         struct pcie_link_state *link;
1153
1154         if (aspm_disabled)
1155                 return -EPERM;
1156         i = sysfs_match_string(policy_str, val);
1157         if (i < 0)
1158                 return i;
1159         if (i == aspm_policy)
1160                 return 0;
1161
1162         down_read(&pci_bus_sem);
1163         mutex_lock(&aspm_lock);
1164         aspm_policy = i;
1165         list_for_each_entry(link, &link_list, sibling) {
1166                 pcie_config_aspm_link(link, policy_to_aspm_state(link));
1167                 pcie_set_clkpm(link, policy_to_clkpm_state(link));
1168         }
1169         mutex_unlock(&aspm_lock);
1170         up_read(&pci_bus_sem);
1171         return 0;
1172 }
1173
1174 static int pcie_aspm_get_policy(char *buffer, const struct kernel_param *kp)
1175 {
1176         int i, cnt = 0;
1177         for (i = 0; i < ARRAY_SIZE(policy_str); i++)
1178                 if (i == aspm_policy)
1179                         cnt += sprintf(buffer + cnt, "[%s] ", policy_str[i]);
1180                 else
1181                         cnt += sprintf(buffer + cnt, "%s ", policy_str[i]);
1182         cnt += sprintf(buffer + cnt, "\n");
1183         return cnt;
1184 }
1185
1186 module_param_call(policy, pcie_aspm_set_policy, pcie_aspm_get_policy,
1187         NULL, 0644);
1188
1189 /**
1190  * pcie_aspm_enabled - Check if PCIe ASPM has been enabled for a device.
1191  * @pdev: Target device.
1192  *
1193  * Relies on the upstream bridge's link_state being valid.  The link_state
1194  * is deallocated only when the last child of the bridge (i.e., @pdev or a
1195  * sibling) is removed, and the caller should be holding a reference to
1196  * @pdev, so this should be safe.
1197  */
1198 bool pcie_aspm_enabled(struct pci_dev *pdev)
1199 {
1200         struct pcie_link_state *link = pcie_aspm_get_link(pdev);
1201
1202         if (!link)
1203                 return false;
1204
1205         return link->aspm_enabled;
1206 }
1207 EXPORT_SYMBOL_GPL(pcie_aspm_enabled);
1208
1209 static ssize_t aspm_attr_show_common(struct device *dev,
1210                                      struct device_attribute *attr,
1211                                      char *buf, u8 state)
1212 {
1213         struct pci_dev *pdev = to_pci_dev(dev);
1214         struct pcie_link_state *link = pcie_aspm_get_link(pdev);
1215
1216         return sprintf(buf, "%d\n", (link->aspm_enabled & state) ? 1 : 0);
1217 }
1218
1219 static ssize_t aspm_attr_store_common(struct device *dev,
1220                                       struct device_attribute *attr,
1221                                       const char *buf, size_t len, u8 state)
1222 {
1223         struct pci_dev *pdev = to_pci_dev(dev);
1224         struct pcie_link_state *link = pcie_aspm_get_link(pdev);
1225         bool state_enable;
1226
1227         if (strtobool(buf, &state_enable) < 0)
1228                 return -EINVAL;
1229
1230         down_read(&pci_bus_sem);
1231         mutex_lock(&aspm_lock);
1232
1233         if (state_enable) {
1234                 link->aspm_disable &= ~state;
1235                 /* need to enable L1 for substates */
1236                 if (state & ASPM_STATE_L1SS)
1237                         link->aspm_disable &= ~ASPM_STATE_L1;
1238         } else {
1239                 link->aspm_disable |= state;
1240         }
1241
1242         pcie_config_aspm_link(link, policy_to_aspm_state(link));
1243
1244         mutex_unlock(&aspm_lock);
1245         up_read(&pci_bus_sem);
1246
1247         return len;
1248 }
1249
1250 #define ASPM_ATTR(_f, _s)                                               \
1251 static ssize_t _f##_show(struct device *dev,                            \
1252                          struct device_attribute *attr, char *buf)      \
1253 { return aspm_attr_show_common(dev, attr, buf, ASPM_STATE_##_s); }      \
1254                                                                         \
1255 static ssize_t _f##_store(struct device *dev,                           \
1256                           struct device_attribute *attr,                \
1257                           const char *buf, size_t len)                  \
1258 { return aspm_attr_store_common(dev, attr, buf, len, ASPM_STATE_##_s); }
1259
1260 ASPM_ATTR(l0s_aspm, L0S)
1261 ASPM_ATTR(l1_aspm, L1)
1262 ASPM_ATTR(l1_1_aspm, L1_1)
1263 ASPM_ATTR(l1_2_aspm, L1_2)
1264 ASPM_ATTR(l1_1_pcipm, L1_1_PCIPM)
1265 ASPM_ATTR(l1_2_pcipm, L1_2_PCIPM)
1266
1267 static ssize_t clkpm_show(struct device *dev,
1268                           struct device_attribute *attr, char *buf)
1269 {
1270         struct pci_dev *pdev = to_pci_dev(dev);
1271         struct pcie_link_state *link = pcie_aspm_get_link(pdev);
1272
1273         return sprintf(buf, "%d\n", link->clkpm_enabled);
1274 }
1275
1276 static ssize_t clkpm_store(struct device *dev,
1277                            struct device_attribute *attr,
1278                            const char *buf, size_t len)
1279 {
1280         struct pci_dev *pdev = to_pci_dev(dev);
1281         struct pcie_link_state *link = pcie_aspm_get_link(pdev);
1282         bool state_enable;
1283
1284         if (strtobool(buf, &state_enable) < 0)
1285                 return -EINVAL;
1286
1287         down_read(&pci_bus_sem);
1288         mutex_lock(&aspm_lock);
1289
1290         link->clkpm_disable = !state_enable;
1291         pcie_set_clkpm(link, policy_to_clkpm_state(link));
1292
1293         mutex_unlock(&aspm_lock);
1294         up_read(&pci_bus_sem);
1295
1296         return len;
1297 }
1298
1299 static DEVICE_ATTR_RW(clkpm);
1300 static DEVICE_ATTR_RW(l0s_aspm);
1301 static DEVICE_ATTR_RW(l1_aspm);
1302 static DEVICE_ATTR_RW(l1_1_aspm);
1303 static DEVICE_ATTR_RW(l1_2_aspm);
1304 static DEVICE_ATTR_RW(l1_1_pcipm);
1305 static DEVICE_ATTR_RW(l1_2_pcipm);
1306
1307 static struct attribute *aspm_ctrl_attrs[] = {
1308         &dev_attr_clkpm.attr,
1309         &dev_attr_l0s_aspm.attr,
1310         &dev_attr_l1_aspm.attr,
1311         &dev_attr_l1_1_aspm.attr,
1312         &dev_attr_l1_2_aspm.attr,
1313         &dev_attr_l1_1_pcipm.attr,
1314         &dev_attr_l1_2_pcipm.attr,
1315         NULL
1316 };
1317
1318 static umode_t aspm_ctrl_attrs_are_visible(struct kobject *kobj,
1319                                            struct attribute *a, int n)
1320 {
1321         struct device *dev = kobj_to_dev(kobj);
1322         struct pci_dev *pdev = to_pci_dev(dev);
1323         struct pcie_link_state *link = pcie_aspm_get_link(pdev);
1324         static const u8 aspm_state_map[] = {
1325                 ASPM_STATE_L0S,
1326                 ASPM_STATE_L1,
1327                 ASPM_STATE_L1_1,
1328                 ASPM_STATE_L1_2,
1329                 ASPM_STATE_L1_1_PCIPM,
1330                 ASPM_STATE_L1_2_PCIPM,
1331         };
1332
1333         if (aspm_disabled || !link)
1334                 return 0;
1335
1336         if (n == 0)
1337                 return link->clkpm_capable ? a->mode : 0;
1338
1339         return link->aspm_capable & aspm_state_map[n - 1] ? a->mode : 0;
1340 }
1341
1342 const struct attribute_group aspm_ctrl_attr_group = {
1343         .name = "link",
1344         .attrs = aspm_ctrl_attrs,
1345         .is_visible = aspm_ctrl_attrs_are_visible,
1346 };
1347
1348 static int __init pcie_aspm_disable(char *str)
1349 {
1350         if (!strcmp(str, "off")) {
1351                 aspm_policy = POLICY_DEFAULT;
1352                 aspm_disabled = 1;
1353                 aspm_support_enabled = false;
1354                 printk(KERN_INFO "PCIe ASPM is disabled\n");
1355         } else if (!strcmp(str, "force")) {
1356                 aspm_force = 1;
1357                 printk(KERN_INFO "PCIe ASPM is forcibly enabled\n");
1358         }
1359         return 1;
1360 }
1361
1362 __setup("pcie_aspm=", pcie_aspm_disable);
1363
1364 void pcie_no_aspm(void)
1365 {
1366         /*
1367          * Disabling ASPM is intended to prevent the kernel from modifying
1368          * existing hardware state, not to clear existing state. To that end:
1369          * (a) set policy to POLICY_DEFAULT in order to avoid changing state
1370          * (b) prevent userspace from changing policy
1371          */
1372         if (!aspm_force) {
1373                 aspm_policy = POLICY_DEFAULT;
1374                 aspm_disabled = 1;
1375         }
1376 }
1377
1378 bool pcie_aspm_support_enabled(void)
1379 {
1380         return aspm_support_enabled;
1381 }
1382 EXPORT_SYMBOL(pcie_aspm_support_enabled);