drivers/pci/pcie/aspm.c

   1 // SPDX-License-Identifier: GPL-2.0
   2 /*
   3  * Enable PCIe link L0s/L1 state and Clock Power Management
   4  *
   5  * Copyright (C) 2007 Intel
   6  * Copyright (C) Zhang Yanmin (yanmin.zhang@intel.com)
   7  * Copyright (C) Shaohua Li (shaohua.li@intel.com)
   8  */
   9
  10 #include <linux/kernel.h>
  11 #include <linux/module.h>
  12 #include <linux/moduleparam.h>
  13 #include <linux/pci.h>
  14 #include <linux/pci_regs.h>
  15 #include <linux/errno.h>
  16 #include <linux/pm.h>
  17 #include <linux/init.h>
  18 #include <linux/slab.h>
  19 #include <linux/jiffies.h>
  20 #include <linux/delay.h>
  21 #include <linux/pci-aspm.h>
  22 #include "../pci.h"
  23
  24 #ifdef MODULE_PARAM_PREFIX
  25 #undef MODULE_PARAM_PREFIX
  26 #endif
  27 #define MODULE_PARAM_PREFIX "pcie_aspm."
  28
  29 /* Note: those are not register definitions */
  30 #define ASPM_STATE_L0S_UP       (1)     /* Upstream direction L0s state */
  31 #define ASPM_STATE_L0S_DW       (2)     /* Downstream direction L0s state */
  32 #define ASPM_STATE_L1           (4)     /* L1 state */
  33 #define ASPM_STATE_L1_1         (8)     /* ASPM L1.1 state */
  34 #define ASPM_STATE_L1_2         (0x10)  /* ASPM L1.2 state */
  35 #define ASPM_STATE_L1_1_PCIPM   (0x20)  /* PCI PM L1.1 state */
  36 #define ASPM_STATE_L1_2_PCIPM   (0x40)  /* PCI PM L1.2 state */
  37 #define ASPM_STATE_L1_SS_PCIPM  (ASPM_STATE_L1_1_PCIPM | ASPM_STATE_L1_2_PCIPM)
  38 #define ASPM_STATE_L1_2_MASK    (ASPM_STATE_L1_2 | ASPM_STATE_L1_2_PCIPM)
  39 #define ASPM_STATE_L1SS         (ASPM_STATE_L1_1 | ASPM_STATE_L1_1_PCIPM |\
  40                                  ASPM_STATE_L1_2_MASK)
  41 #define ASPM_STATE_L0S          (ASPM_STATE_L0S_UP | ASPM_STATE_L0S_DW)
  42 #define ASPM_STATE_ALL          (ASPM_STATE_L0S | ASPM_STATE_L1 |       \
  43                                  ASPM_STATE_L1SS)
  44
  45 struct aspm_latency {
  46         u32 l0s;                        /* L0s latency (nsec) */
  47         u32 l1;                         /* L1 latency (nsec) */
  48 };
  49
  50 struct pcie_link_state {
  51         struct pci_dev *pdev;           /* Upstream component of the Link */
  52         struct pci_dev *downstream;     /* Downstream component, function 0 */
  53         struct pcie_link_state *root;   /* pointer to the root port link */
  54         struct pcie_link_state *parent; /* pointer to the parent Link state */
  55         struct list_head sibling;       /* node in link_list */
  56         struct list_head children;      /* list of child link states */
  57         struct list_head link;          /* node in parent's children list */
  58
  59         /* ASPM state */
  60         u32 aspm_support:7;             /* Supported ASPM state */
  61         u32 aspm_enabled:7;             /* Enabled ASPM state */
  62         u32 aspm_capable:7;             /* Capable ASPM state with latency */
  63         u32 aspm_default:7;             /* Default ASPM state by BIOS */
  64         u32 aspm_disable:7;             /* Disabled ASPM state */
  65
  66         /* Clock PM state */
  67         u32 clkpm_capable:1;            /* Clock PM capable? */
  68         u32 clkpm_enabled:1;            /* Current Clock PM state */
  69         u32 clkpm_default:1;            /* Default Clock PM state by BIOS */
  70
  71         /* Exit latencies */
  72         struct aspm_latency latency_up; /* Upstream direction exit latency */
  73         struct aspm_latency latency_dw; /* Downstream direction exit latency */
  74         /*
  75          * Endpoint acceptable latencies. A pcie downstream port only
  76          * has one slot under it, so at most there are 8 functions.
  77          */
  78         struct aspm_latency acceptable[8];
  79
  80         /* L1 PM Substate info */
  81         struct {
  82                 u32 up_cap_ptr;         /* L1SS cap ptr in upstream dev */
  83                 u32 dw_cap_ptr;         /* L1SS cap ptr in downstream dev */
  84                 u32 ctl1;               /* value to be programmed in ctl1 */
  85                 u32 ctl2;               /* value to be programmed in ctl2 */
  86         } l1ss;
  87 };
  88
  89 static int aspm_disabled, aspm_force;
  90 static bool aspm_support_enabled = true;
  91 static DEFINE_MUTEX(aspm_lock);
  92 static LIST_HEAD(link_list);
  93
  94 #define POLICY_DEFAULT 0        /* BIOS default setting */
  95 #define POLICY_PERFORMANCE 1    /* high performance */
  96 #define POLICY_POWERSAVE 2      /* high power saving */
  97 #define POLICY_POWER_SUPERSAVE 3 /* possibly even more power saving */
  98
  99 #ifdef CONFIG_PCIEASPM_PERFORMANCE
 100 static int aspm_policy = POLICY_PERFORMANCE;
 101 #elif defined CONFIG_PCIEASPM_POWERSAVE
 102 static int aspm_policy = POLICY_POWERSAVE;
 103 #elif defined CONFIG_PCIEASPM_POWER_SUPERSAVE
 104 static int aspm_policy = POLICY_POWER_SUPERSAVE;
 105 #else
 106 static int aspm_policy;
 107 #endif
 108
 109 static const char *policy_str[] = {
 110         [POLICY_DEFAULT] = "default",
 111         [POLICY_PERFORMANCE] = "performance",
 112         [POLICY_POWERSAVE] = "powersave",
 113         [POLICY_POWER_SUPERSAVE] = "powersupersave"
 114 };
 115
 116 #define LINK_RETRAIN_TIMEOUT HZ
 117
 118 static int policy_to_aspm_state(struct pcie_link_state *link)
 119 {
 120         switch (aspm_policy) {
 121         case POLICY_PERFORMANCE:
 122                 /* Disable ASPM and Clock PM */
 123                 return 0;
 124         case POLICY_POWERSAVE:
 125                 /* Enable ASPM L0s/L1 */
 126                 return (ASPM_STATE_L0S | ASPM_STATE_L1);
 127         case POLICY_POWER_SUPERSAVE:
 128                 /* Enable Everything */
 129                 return ASPM_STATE_ALL;
 130         case POLICY_DEFAULT:
 131                 return link->aspm_default;
 132         }
 133         return 0;
 134 }
 135
 136 static int policy_to_clkpm_state(struct pcie_link_state *link)
 137 {
 138         switch (aspm_policy) {
 139         case POLICY_PERFORMANCE:
 140                 /* Disable ASPM and Clock PM */
 141                 return 0;
 142         case POLICY_POWERSAVE:
 143         case POLICY_POWER_SUPERSAVE:
 144                 /* Enable Clock PM */
 145                 return 1;
 146         case POLICY_DEFAULT:
 147                 return link->clkpm_default;
 148         }
 149         return 0;
 150 }
 151
 152 static void pcie_set_clkpm_nocheck(struct pcie_link_state *link, int enable)
 153 {
 154         struct pci_dev *child;
 155         struct pci_bus *linkbus = link->pdev->subordinate;
 156         u32 val = enable ? PCI_EXP_LNKCTL_CLKREQ_EN : 0;
 157
 158         list_for_each_entry(child, &linkbus->devices, bus_list)
 159                 pcie_capability_clear_and_set_word(child, PCI_EXP_LNKCTL,
 160                                                    PCI_EXP_LNKCTL_CLKREQ_EN,
 161                                                    val);
 162         link->clkpm_enabled = !!enable;
 163 }
 164
 165 static void pcie_set_clkpm(struct pcie_link_state *link, int enable)
 166 {
 167         /* Don't enable Clock PM if the link is not Clock PM capable */
 168         if (!link->clkpm_capable)
 169                 enable = 0;
 170         /* Need nothing if the specified equals to current state */
 171         if (link->clkpm_enabled == enable)
 172                 return;
 173         pcie_set_clkpm_nocheck(link, enable);
 174 }
 175
 176 static void pcie_clkpm_cap_init(struct pcie_link_state *link, int blacklist)
 177 {
 178         int capable = 1, enabled = 1;
 179         u32 reg32;
 180         u16 reg16;
 181         struct pci_dev *child;
 182         struct pci_bus *linkbus = link->pdev->subordinate;
 183
 184         /* All functions should have the same cap and state, take the worst */
 185         list_for_each_entry(child, &linkbus->devices, bus_list) {
 186                 pcie_capability_read_dword(child, PCI_EXP_LNKCAP, &reg32);
 187                 if (!(reg32 & PCI_EXP_LNKCAP_CLKPM)) {
 188                         capable = 0;
 189                         enabled = 0;
 190                         break;
 191                 }
 192                 pcie_capability_read_word(child, PCI_EXP_LNKCTL, &reg16);
 193                 if (!(reg16 & PCI_EXP_LNKCTL_CLKREQ_EN))
 194                         enabled = 0;
 195         }
 196         link->clkpm_enabled = enabled;
 197         link->clkpm_default = enabled;
 198         link->clkpm_capable = (blacklist) ? 0 : capable;
 199 }
 200
 201 /*
 202  * pcie_aspm_configure_common_clock: check if the 2 ends of a link
 203  *   could use common clock. If they are, configure them to use the
 204  *   common clock. That will reduce the ASPM state exit latency.
 205  */
 206 static void pcie_aspm_configure_common_clock(struct pcie_link_state *link)
 207 {
 208         int same_clock = 1;
 209         u16 reg16, parent_reg, child_reg[8];
 210         unsigned long start_jiffies;
 211         struct pci_dev *child, *parent = link->pdev;
 212         struct pci_bus *linkbus = parent->subordinate;
 213         /*
 214          * All functions of a slot should have the same Slot Clock
 215          * Configuration, so just check one function
 216          */
 217         child = list_entry(linkbus->devices.next, struct pci_dev, bus_list);
 218         BUG_ON(!pci_is_pcie(child));
 219
 220         /* Check downstream component if bit Slot Clock Configuration is 1 */
 221         pcie_capability_read_word(child, PCI_EXP_LNKSTA, &reg16);
 222         if (!(reg16 & PCI_EXP_LNKSTA_SLC))
 223                 same_clock = 0;
 224
 225         /* Check upstream component if bit Slot Clock Configuration is 1 */
 226         pcie_capability_read_word(parent, PCI_EXP_LNKSTA, &reg16);
 227         if (!(reg16 & PCI_EXP_LNKSTA_SLC))
 228                 same_clock = 0;
 229
 230         /* Port might be already in common clock mode */
 231         pcie_capability_read_word(parent, PCI_EXP_LNKCTL, &reg16);
 232         if (same_clock && (reg16 & PCI_EXP_LNKCTL_CCC)) {
 233                 bool consistent = true;
 234
 235                 list_for_each_entry(child, &linkbus->devices, bus_list) {
 236                         pcie_capability_read_word(child, PCI_EXP_LNKCTL,
 237                                                   &reg16);
 238                         if (!(reg16 & PCI_EXP_LNKCTL_CCC)) {
 239                                 consistent = false;
 240                                 break;
 241                         }
 242                 }
 243                 if (consistent)
 244                         return;
 245                 pci_warn(parent, "ASPM: current common clock configuration is broken, reconfiguring\n");
 246         }
 247
 248         /* Configure downstream component, all functions */
 249         list_for_each_entry(child, &linkbus->devices, bus_list) {
 250                 pcie_capability_read_word(child, PCI_EXP_LNKCTL, &reg16);
 251                 child_reg[PCI_FUNC(child->devfn)] = reg16;
 252                 if (same_clock)
 253                         reg16 |= PCI_EXP_LNKCTL_CCC;
 254                 else
 255                         reg16 &= ~PCI_EXP_LNKCTL_CCC;
 256                 pcie_capability_write_word(child, PCI_EXP_LNKCTL, reg16);
 257         }
 258
 259         /* Configure upstream component */
 260         pcie_capability_read_word(parent, PCI_EXP_LNKCTL, &reg16);
 261         parent_reg = reg16;
 262         if (same_clock)
 263                 reg16 |= PCI_EXP_LNKCTL_CCC;
 264         else
 265                 reg16 &= ~PCI_EXP_LNKCTL_CCC;
 266         pcie_capability_write_word(parent, PCI_EXP_LNKCTL, reg16);
 267
 268         /* Retrain link */
 269         reg16 |= PCI_EXP_LNKCTL_RL;
 270         pcie_capability_write_word(parent, PCI_EXP_LNKCTL, reg16);
 271
 272         /* Wait for link training end. Break out after waiting for timeout */
 273         start_jiffies = jiffies;
 274         for (;;) {
 275                 pcie_capability_read_word(parent, PCI_EXP_LNKSTA, &reg16);
 276                 if (!(reg16 & PCI_EXP_LNKSTA_LT))
 277                         break;
 278                 if (time_after(jiffies, start_jiffies + LINK_RETRAIN_TIMEOUT))
 279                         break;
 280                 msleep(1);
 281         }
 282         if (!(reg16 & PCI_EXP_LNKSTA_LT))
 283                 return;
 284
 285         /* Training failed. Restore common clock configurations */
 286         pci_err(parent, "ASPM: Could not configure common clock\n");
 287         list_for_each_entry(child, &linkbus->devices, bus_list)
 288                 pcie_capability_write_word(child, PCI_EXP_LNKCTL,
 289                                            child_reg[PCI_FUNC(child->devfn)]);
 290         pcie_capability_write_word(parent, PCI_EXP_LNKCTL, parent_reg);
 291 }
 292
 293 /* Convert L0s latency encoding to ns */
 294 static u32 calc_l0s_latency(u32 encoding)
 295 {
 296         if (encoding == 0x7)
 297                 return (5 * 1000);      /* > 4us */
 298         return (64 << encoding);
 299 }
 300
 301 /* Convert L0s acceptable latency encoding to ns */
 302 static u32 calc_l0s_acceptable(u32 encoding)
 303 {
 304         if (encoding == 0x7)
 305                 return -1U;
 306         return (64 << encoding);
 307 }
 308
 309 /* Convert L1 latency encoding to ns */
 310 static u32 calc_l1_latency(u32 encoding)
 311 {
 312         if (encoding == 0x7)
 313                 return (65 * 1000);     /* > 64us */
 314         return (1000 << encoding);
 315 }
 316
 317 /* Convert L1 acceptable latency encoding to ns */
 318 static u32 calc_l1_acceptable(u32 encoding)
 319 {
 320         if (encoding == 0x7)
 321                 return -1U;
 322         return (1000 << encoding);
 323 }
 324
 325 /* Convert L1SS T_pwr encoding to usec */
 326 static u32 calc_l1ss_pwron(struct pci_dev *pdev, u32 scale, u32 val)
 327 {
 328         switch (scale) {
 329         case 0:
 330                 return val * 2;
 331         case 1:
 332                 return val * 10;
 333         case 2:
 334                 return val * 100;
 335         }
 336         pci_err(pdev, "%s: Invalid T_PwrOn scale: %u\n", __func__, scale);
 337         return 0;
 338 }
 339
 340 static void encode_l12_threshold(u32 threshold_us, u32 *scale, u32 *value)
 341 {
 342         u32 threshold_ns = threshold_us * 1000;
 343
 344         /* See PCIe r3.1, sec 7.33.3 and sec 6.18 */
 345         if (threshold_ns < 32) {
 346                 *scale = 0;
 347                 *value = threshold_ns;
 348         } else if (threshold_ns < 1024) {
 349                 *scale = 1;
 350                 *value = threshold_ns >> 5;
 351         } else if (threshold_ns < 32768) {
 352                 *scale = 2;
 353                 *value = threshold_ns >> 10;
 354         } else if (threshold_ns < 1048576) {
 355                 *scale = 3;
 356                 *value = threshold_ns >> 15;
 357         } else if (threshold_ns < 33554432) {
 358                 *scale = 4;
 359                 *value = threshold_ns >> 20;
 360         } else {
 361                 *scale = 5;
 362                 *value = threshold_ns >> 25;
 363         }
 364 }
 365
 366 struct aspm_register_info {
 367         u32 support:2;
 368         u32 enabled:2;
 369         u32 latency_encoding_l0s;
 370         u32 latency_encoding_l1;
 371
 372         /* L1 substates */
 373         u32 l1ss_cap_ptr;
 374         u32 l1ss_cap;
 375         u32 l1ss_ctl1;
 376         u32 l1ss_ctl2;
 377 };
 378
 379 static void pcie_get_aspm_reg(struct pci_dev *pdev,
 380                               struct aspm_register_info *info)
 381 {
 382         u16 reg16;
 383         u32 reg32;
 384
 385         pcie_capability_read_dword(pdev, PCI_EXP_LNKCAP, &reg32);
 386         info->support = (reg32 & PCI_EXP_LNKCAP_ASPMS) >> 10;
 387         info->latency_encoding_l0s = (reg32 & PCI_EXP_LNKCAP_L0SEL) >> 12;
 388         info->latency_encoding_l1  = (reg32 & PCI_EXP_LNKCAP_L1EL) >> 15;
 389         pcie_capability_read_word(pdev, PCI_EXP_LNKCTL, &reg16);
 390         info->enabled = reg16 & PCI_EXP_LNKCTL_ASPMC;
 391
 392         /* Read L1 PM substate capabilities */
 393         info->l1ss_cap = info->l1ss_ctl1 = info->l1ss_ctl2 = 0;
 394         info->l1ss_cap_ptr = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_L1SS);
 395         if (!info->l1ss_cap_ptr)
 396                 return;
 397         pci_read_config_dword(pdev, info->l1ss_cap_ptr + PCI_L1SS_CAP,
 398                               &info->l1ss_cap);
 399         if (!(info->l1ss_cap & PCI_L1SS_CAP_L1_PM_SS)) {
 400                 info->l1ss_cap = 0;
 401                 return;
 402         }
 403         pci_read_config_dword(pdev, info->l1ss_cap_ptr + PCI_L1SS_CTL1,
 404                               &info->l1ss_ctl1);
 405         pci_read_config_dword(pdev, info->l1ss_cap_ptr + PCI_L1SS_CTL2,
 406                               &info->l1ss_ctl2);
 407 }
 408
 409 static void pcie_aspm_check_latency(struct pci_dev *endpoint)
 410 {
 411         u32 latency, l1_switch_latency = 0;
 412         struct aspm_latency *acceptable;
 413         struct pcie_link_state *link;
 414
 415         /* Device not in D0 doesn't need latency check */
 416         if ((endpoint->current_state != PCI_D0) &&
 417             (endpoint->current_state != PCI_UNKNOWN))
 418                 return;
 419
 420         link = endpoint->bus->self->link_state;
 421         acceptable = &link->acceptable[PCI_FUNC(endpoint->devfn)];
 422
 423         while (link) {
 424                 /* Check upstream direction L0s latency */
 425                 if ((link->aspm_capable & ASPM_STATE_L0S_UP) &&
 426                     (link->latency_up.l0s > acceptable->l0s))
 427                         link->aspm_capable &= ~ASPM_STATE_L0S_UP;
 428
 429                 /* Check downstream direction L0s latency */
 430                 if ((link->aspm_capable & ASPM_STATE_L0S_DW) &&
 431                     (link->latency_dw.l0s > acceptable->l0s))
 432                         link->aspm_capable &= ~ASPM_STATE_L0S_DW;
 433                 /*
 434                  * Check L1 latency.
 435                  * Every switch on the path to root complex need 1
 436                  * more microsecond for L1. Spec doesn't mention L0s.
 437                  *
 438                  * The exit latencies for L1 substates are not advertised
 439                  * by a device.  Since the spec also doesn't mention a way
 440                  * to determine max latencies introduced by enabling L1
 441                  * substates on the components, it is not clear how to do
 442                  * a L1 substate exit latency check.  We assume that the
 443                  * L1 exit latencies advertised by a device include L1
 444                  * substate latencies (and hence do not do any check).
 445                  */
 446                 latency = max_t(u32, link->latency_up.l1, link->latency_dw.l1);
 447                 if ((link->aspm_capable & ASPM_STATE_L1) &&
 448                     (latency + l1_switch_latency > acceptable->l1))
 449                         link->aspm_capable &= ~ASPM_STATE_L1;
 450                 l1_switch_latency += 1000;
 451
 452                 link = link->parent;
 453         }
 454 }
 455
 456 /*
 457  * The L1 PM substate capability is only implemented in function 0 in a
 458  * multi function device.
 459  */
 460 static struct pci_dev *pci_function_0(struct pci_bus *linkbus)
 461 {
 462         struct pci_dev *child;
 463
 464         list_for_each_entry(child, &linkbus->devices, bus_list)
 465                 if (PCI_FUNC(child->devfn) == 0)
 466                         return child;
 467         return NULL;
 468 }
 469
 470 /* Calculate L1.2 PM substate timing parameters */
 471 static void aspm_calc_l1ss_info(struct pcie_link_state *link,
 472                                 struct aspm_register_info *upreg,
 473                                 struct aspm_register_info *dwreg)
 474 {
 475         u32 val1, val2, scale1, scale2;
 476         u32 t_common_mode, t_power_on, l1_2_threshold, scale, value;
 477
 478         link->l1ss.up_cap_ptr = upreg->l1ss_cap_ptr;
 479         link->l1ss.dw_cap_ptr = dwreg->l1ss_cap_ptr;
 480         link->l1ss.ctl1 = link->l1ss.ctl2 = 0;
 481
 482         if (!(link->aspm_support & ASPM_STATE_L1_2_MASK))
 483                 return;
 484
 485         /* Choose the greater of the two Port Common_Mode_Restore_Times */
 486         val1 = (upreg->l1ss_cap & PCI_L1SS_CAP_CM_RESTORE_TIME) >> 8;
 487         val2 = (dwreg->l1ss_cap & PCI_L1SS_CAP_CM_RESTORE_TIME) >> 8;
 488         t_common_mode = max(val1, val2);
 489
 490         /* Choose the greater of the two Port T_POWER_ON times */
 491         val1   = (upreg->l1ss_cap & PCI_L1SS_CAP_P_PWR_ON_VALUE) >> 19;
 492         scale1 = (upreg->l1ss_cap & PCI_L1SS_CAP_P_PWR_ON_SCALE) >> 16;
 493         val2   = (dwreg->l1ss_cap & PCI_L1SS_CAP_P_PWR_ON_VALUE) >> 19;
 494         scale2 = (dwreg->l1ss_cap & PCI_L1SS_CAP_P_PWR_ON_SCALE) >> 16;
 495
 496         if (calc_l1ss_pwron(link->pdev, scale1, val1) >
 497             calc_l1ss_pwron(link->downstream, scale2, val2)) {
 498                 link->l1ss.ctl2 |= scale1 | (val1 << 3);
 499                 t_power_on = calc_l1ss_pwron(link->pdev, scale1, val1);
 500         } else {
 501                 link->l1ss.ctl2 |= scale2 | (val2 << 3);
 502                 t_power_on = calc_l1ss_pwron(link->downstream, scale2, val2);
 503         }
 504
 505         /*
 506          * Set LTR_L1.2_THRESHOLD to the time required to transition the
 507          * Link from L0 to L1.2 and back to L0 so we enter L1.2 only if
 508          * downstream devices report (via LTR) that they can tolerate at
 509          * least that much latency.
 510          *
 511          * Based on PCIe r3.1, sec 5.5.3.3.1, Figures 5-16 and 5-17, and
 512          * Table 5-11.  T(POWER_OFF) is at most 2us and T(L1.2) is at
 513          * least 4us.
 514          */
 515         l1_2_threshold = 2 + 4 + t_common_mode + t_power_on;
 516         encode_l12_threshold(l1_2_threshold, &scale, &value);
 517         link->l1ss.ctl1 |= t_common_mode << 8 | scale << 29 | value << 16;
 518 }
 519
 520 static void pcie_aspm_cap_init(struct pcie_link_state *link, int blacklist)
 521 {
 522         struct pci_dev *child = link->downstream, *parent = link->pdev;
 523         struct pci_bus *linkbus = parent->subordinate;
 524         struct aspm_register_info upreg, dwreg;
 525
 526         if (blacklist) {
 527                 /* Set enabled/disable so that we will disable ASPM later */
 528                 link->aspm_enabled = ASPM_STATE_ALL;
 529                 link->aspm_disable = ASPM_STATE_ALL;
 530                 return;
 531         }
 532
 533         /* Get upstream/downstream components' register state */
 534         pcie_get_aspm_reg(parent, &upreg);
 535         pcie_get_aspm_reg(child, &dwreg);
 536
 537         /*
 538          * If ASPM not supported, don't mess with the clocks and link,
 539          * bail out now.
 540          */
 541         if (!(upreg.support & dwreg.support))
 542                 return;
 543
 544         /* Configure common clock before checking latencies */
 545         pcie_aspm_configure_common_clock(link);
 546
 547         /*
 548          * Re-read upstream/downstream components' register state
 549          * after clock configuration
 550          */
 551         pcie_get_aspm_reg(parent, &upreg);
 552         pcie_get_aspm_reg(child, &dwreg);
 553
 554         /*
 555          * Setup L0s state
 556          *
 557          * Note that we must not enable L0s in either direction on a
 558          * given link unless components on both sides of the link each
 559          * support L0s.
 560          */
 561         if (dwreg.support & upreg.support & PCIE_LINK_STATE_L0S)
 562                 link->aspm_support |= ASPM_STATE_L0S;
 563         if (dwreg.enabled & PCIE_LINK_STATE_L0S)
 564                 link->aspm_enabled |= ASPM_STATE_L0S_UP;
 565         if (upreg.enabled & PCIE_LINK_STATE_L0S)
 566                 link->aspm_enabled |= ASPM_STATE_L0S_DW;
 567         link->latency_up.l0s = calc_l0s_latency(upreg.latency_encoding_l0s);
 568         link->latency_dw.l0s = calc_l0s_latency(dwreg.latency_encoding_l0s);
 569
 570         /* Setup L1 state */
 571         if (upreg.support & dwreg.support & PCIE_LINK_STATE_L1)
 572                 link->aspm_support |= ASPM_STATE_L1;
 573         if (upreg.enabled & dwreg.enabled & PCIE_LINK_STATE_L1)
 574                 link->aspm_enabled |= ASPM_STATE_L1;
 575         link->latency_up.l1 = calc_l1_latency(upreg.latency_encoding_l1);
 576         link->latency_dw.l1 = calc_l1_latency(dwreg.latency_encoding_l1);
 577
 578         /* Setup L1 substate */
 579         if (upreg.l1ss_cap & dwreg.l1ss_cap & PCI_L1SS_CAP_ASPM_L1_1)
 580                 link->aspm_support |= ASPM_STATE_L1_1;
 581         if (upreg.l1ss_cap & dwreg.l1ss_cap & PCI_L1SS_CAP_ASPM_L1_2)
 582                 link->aspm_support |= ASPM_STATE_L1_2;
 583         if (upreg.l1ss_cap & dwreg.l1ss_cap & PCI_L1SS_CAP_PCIPM_L1_1)
 584                 link->aspm_support |= ASPM_STATE_L1_1_PCIPM;
 585         if (upreg.l1ss_cap & dwreg.l1ss_cap & PCI_L1SS_CAP_PCIPM_L1_2)
 586                 link->aspm_support |= ASPM_STATE_L1_2_PCIPM;
 587
 588         if (upreg.l1ss_ctl1 & dwreg.l1ss_ctl1 & PCI_L1SS_CTL1_ASPM_L1_1)
 589                 link->aspm_enabled |= ASPM_STATE_L1_1;
 590         if (upreg.l1ss_ctl1 & dwreg.l1ss_ctl1 & PCI_L1SS_CTL1_ASPM_L1_2)
 591                 link->aspm_enabled |= ASPM_STATE_L1_2;
 592         if (upreg.l1ss_ctl1 & dwreg.l1ss_ctl1 & PCI_L1SS_CTL1_PCIPM_L1_1)
 593                 link->aspm_enabled |= ASPM_STATE_L1_1_PCIPM;
 594         if (upreg.l1ss_ctl1 & dwreg.l1ss_ctl1 & PCI_L1SS_CTL1_PCIPM_L1_2)
 595                 link->aspm_enabled |= ASPM_STATE_L1_2_PCIPM;
 596
 597         if (link->aspm_support & ASPM_STATE_L1SS)
 598                 aspm_calc_l1ss_info(link, &upreg, &dwreg);
 599
 600         /* Save default state */
 601         link->aspm_default = link->aspm_enabled;
 602
 603         /* Setup initial capable state. Will be updated later */
 604         link->aspm_capable = link->aspm_support;
 605         /*
 606          * If the downstream component has pci bridge function, don't
 607          * do ASPM for now.
 608          */
 609         list_for_each_entry(child, &linkbus->devices, bus_list) {
 610                 if (pci_pcie_type(child) == PCI_EXP_TYPE_PCI_BRIDGE) {
 611                         link->aspm_disable = ASPM_STATE_ALL;
 612                         break;
 613                 }
 614         }
 615
 616         /* Get and check endpoint acceptable latencies */
 617         list_for_each_entry(child, &linkbus->devices, bus_list) {
 618                 u32 reg32, encoding;
 619                 struct aspm_latency *acceptable =
 620                         &link->acceptable[PCI_FUNC(child->devfn)];
 621
 622                 if (pci_pcie_type(child) != PCI_EXP_TYPE_ENDPOINT &&
 623                     pci_pcie_type(child) != PCI_EXP_TYPE_LEG_END)
 624                         continue;
 625
 626                 pcie_capability_read_dword(child, PCI_EXP_DEVCAP, &reg32);
 627                 /* Calculate endpoint L0s acceptable latency */
 628                 encoding = (reg32 & PCI_EXP_DEVCAP_L0S) >> 6;
 629                 acceptable->l0s = calc_l0s_acceptable(encoding);
 630                 /* Calculate endpoint L1 acceptable latency */
 631                 encoding = (reg32 & PCI_EXP_DEVCAP_L1) >> 9;
 632                 acceptable->l1 = calc_l1_acceptable(encoding);
 633
 634                 pcie_aspm_check_latency(child);
 635         }
 636 }
 637
 638 static void pci_clear_and_set_dword(struct pci_dev *pdev, int pos,
 639                                     u32 clear, u32 set)
 640 {
 641         u32 val;
 642
 643         pci_read_config_dword(pdev, pos, &val);
 644         val &= ~clear;
 645         val |= set;
 646         pci_write_config_dword(pdev, pos, val);
 647 }
 648
 649 /* Configure the ASPM L1 substates */
 650 static void pcie_config_aspm_l1ss(struct pcie_link_state *link, u32 state)
 651 {
 652         u32 val, enable_req;
 653         struct pci_dev *child = link->downstream, *parent = link->pdev;
 654         u32 up_cap_ptr = link->l1ss.up_cap_ptr;
 655         u32 dw_cap_ptr = link->l1ss.dw_cap_ptr;
 656
 657         enable_req = (link->aspm_enabled ^ state) & state;
 658
 659         /*
 660          * Here are the rules specified in the PCIe spec for enabling L1SS:
 661          * - When enabling L1.x, enable bit at parent first, then at child
 662          * - When disabling L1.x, disable bit at child first, then at parent
 663          * - When enabling ASPM L1.x, need to disable L1
 664          *   (at child followed by parent).
 665          * - The ASPM/PCIPM L1.2 must be disabled while programming timing
 666          *   parameters
 667          *
 668          * To keep it simple, disable all L1SS bits first, and later enable
 669          * what is needed.
 670          */
 671
 672         /* Disable all L1 substates */
 673         pci_clear_and_set_dword(child, dw_cap_ptr + PCI_L1SS_CTL1,
 674                                 PCI_L1SS_CTL1_L1SS_MASK, 0);
 675         pci_clear_and_set_dword(parent, up_cap_ptr + PCI_L1SS_CTL1,
 676                                 PCI_L1SS_CTL1_L1SS_MASK, 0);
 677         /*
 678          * If needed, disable L1, and it gets enabled later
 679          * in pcie_config_aspm_link().
 680          */
 681         if (enable_req & (ASPM_STATE_L1_1 | ASPM_STATE_L1_2)) {
 682                 pcie_capability_clear_and_set_word(child, PCI_EXP_LNKCTL,
 683                                                    PCI_EXP_LNKCTL_ASPM_L1, 0);
 684                 pcie_capability_clear_and_set_word(parent, PCI_EXP_LNKCTL,
 685                                                    PCI_EXP_LNKCTL_ASPM_L1, 0);
 686         }
 687
 688         if (enable_req & ASPM_STATE_L1_2_MASK) {
 689
 690                 /* Program T_POWER_ON times in both ports */
 691                 pci_write_config_dword(parent, up_cap_ptr + PCI_L1SS_CTL2,
 692                                        link->l1ss.ctl2);
 693                 pci_write_config_dword(child, dw_cap_ptr + PCI_L1SS_CTL2,
 694                                        link->l1ss.ctl2);
 695
 696                 /* Program Common_Mode_Restore_Time in upstream device */
 697                 pci_clear_and_set_dword(parent, up_cap_ptr + PCI_L1SS_CTL1,
 698                                         PCI_L1SS_CTL1_CM_RESTORE_TIME,
 699                                         link->l1ss.ctl1);
 700
 701                 /* Program LTR_L1.2_THRESHOLD time in both ports */
 702                 pci_clear_and_set_dword(parent, up_cap_ptr + PCI_L1SS_CTL1,
 703                                         PCI_L1SS_CTL1_LTR_L12_TH_VALUE |
 704                                         PCI_L1SS_CTL1_LTR_L12_TH_SCALE,
 705                                         link->l1ss.ctl1);
 706                 pci_clear_and_set_dword(child, dw_cap_ptr + PCI_L1SS_CTL1,
 707                                         PCI_L1SS_CTL1_LTR_L12_TH_VALUE |
 708                                         PCI_L1SS_CTL1_LTR_L12_TH_SCALE,
 709                                         link->l1ss.ctl1);
 710         }
 711
 712         val = 0;
 713         if (state & ASPM_STATE_L1_1)
 714                 val |= PCI_L1SS_CTL1_ASPM_L1_1;
 715         if (state & ASPM_STATE_L1_2)
 716                 val |= PCI_L1SS_CTL1_ASPM_L1_2;
 717         if (state & ASPM_STATE_L1_1_PCIPM)
 718                 val |= PCI_L1SS_CTL1_PCIPM_L1_1;
 719         if (state & ASPM_STATE_L1_2_PCIPM)
 720                 val |= PCI_L1SS_CTL1_PCIPM_L1_2;
 721
 722         /* Enable what we need to enable */
 723         pci_clear_and_set_dword(parent, up_cap_ptr + PCI_L1SS_CTL1,
 724                                 PCI_L1SS_CAP_L1_PM_SS, val);
 725         pci_clear_and_set_dword(child, dw_cap_ptr + PCI_L1SS_CTL1,
 726                                 PCI_L1SS_CAP_L1_PM_SS, val);
 727 }
 728
 729 static void pcie_config_aspm_dev(struct pci_dev *pdev, u32 val)
 730 {
 731         pcie_capability_clear_and_set_word(pdev, PCI_EXP_LNKCTL,
 732                                            PCI_EXP_LNKCTL_ASPMC, val);
 733 }
 734
 735 static void pcie_config_aspm_link(struct pcie_link_state *link, u32 state)
 736 {
 737         u32 upstream = 0, dwstream = 0;
 738         struct pci_dev *child = link->downstream, *parent = link->pdev;
 739         struct pci_bus *linkbus = parent->subordinate;
 740
 741         /* Enable only the states that were not explicitly disabled */
 742         state &= (link->aspm_capable & ~link->aspm_disable);
 743
 744         /* Can't enable any substates if L1 is not enabled */
 745         if (!(state & ASPM_STATE_L1))
 746                 state &= ~ASPM_STATE_L1SS;
 747
 748         /* Spec says both ports must be in D0 before enabling PCI PM substates*/
 749         if (parent->current_state != PCI_D0 || child->current_state != PCI_D0) {
 750                 state &= ~ASPM_STATE_L1_SS_PCIPM;
 751                 state |= (link->aspm_enabled & ASPM_STATE_L1_SS_PCIPM);
 752         }
 753
 754         /* Nothing to do if the link is already in the requested state */
 755         if (link->aspm_enabled == state)
 756                 return;
 757         /* Convert ASPM state to upstream/downstream ASPM register state */
 758         if (state & ASPM_STATE_L0S_UP)
 759                 dwstream |= PCI_EXP_LNKCTL_ASPM_L0S;
 760         if (state & ASPM_STATE_L0S_DW)
 761                 upstream |= PCI_EXP_LNKCTL_ASPM_L0S;
 762         if (state & ASPM_STATE_L1) {
 763                 upstream |= PCI_EXP_LNKCTL_ASPM_L1;
 764                 dwstream |= PCI_EXP_LNKCTL_ASPM_L1;
 765         }
 766
 767         if (link->aspm_capable & ASPM_STATE_L1SS)
 768                 pcie_config_aspm_l1ss(link, state);
 769
 770         /*
 771          * Spec 2.0 suggests all functions should be configured the
 772          * same setting for ASPM. Enabling ASPM L1 should be done in
 773          * upstream component first and then downstream, and vice
 774          * versa for disabling ASPM L1. Spec doesn't mention L0S.
 775          */
 776         if (state & ASPM_STATE_L1)
 777                 pcie_config_aspm_dev(parent, upstream);
 778         list_for_each_entry(child, &linkbus->devices, bus_list)
 779                 pcie_config_aspm_dev(child, dwstream);
 780         if (!(state & ASPM_STATE_L1))
 781                 pcie_config_aspm_dev(parent, upstream);
 782
 783         link->aspm_enabled = state;
 784 }
 785
 786 static void pcie_config_aspm_path(struct pcie_link_state *link)
 787 {
 788         while (link) {
 789                 pcie_config_aspm_link(link, policy_to_aspm_state(link));
 790                 link = link->parent;
 791         }
 792 }
 793
 794 static void free_link_state(struct pcie_link_state *link)
 795 {
 796         link->pdev->link_state = NULL;
 797         kfree(link);
 798 }
 799
 800 static int pcie_aspm_sanity_check(struct pci_dev *pdev)
 801 {
 802         struct pci_dev *child;
 803         u32 reg32;
 804
 805         /*
 806          * Some functions in a slot might not all be PCIe functions,
 807          * very strange. Disable ASPM for the whole slot
 808          */
 809         list_for_each_entry(child, &pdev->subordinate->devices, bus_list) {
 810                 if (!pci_is_pcie(child))
 811                         return -EINVAL;
 812
 813                 /*
 814                  * If ASPM is disabled then we're not going to change
 815                  * the BIOS state. It's safe to continue even if it's a
 816                  * pre-1.1 device
 817                  */
 818
 819                 if (aspm_disabled)
 820                         continue;
 821
 822                 /*
 823                  * Disable ASPM for pre-1.1 PCIe device, we follow MS to use
 824                  * RBER bit to determine if a function is 1.1 version device
 825                  */
 826                 pcie_capability_read_dword(child, PCI_EXP_DEVCAP, &reg32);
 827                 if (!(reg32 & PCI_EXP_DEVCAP_RBER) && !aspm_force) {
 828                         pci_info(child, "disabling ASPM on pre-1.1 PCIe device.  You can enable it with 'pcie_aspm=force'\n");
 829                         return -EINVAL;
 830                 }
 831         }
 832         return 0;
 833 }
 834
 835 static struct pcie_link_state *alloc_pcie_link_state(struct pci_dev *pdev)
 836 {
 837         struct pcie_link_state *link;
 838
 839         link = kzalloc(sizeof(*link), GFP_KERNEL);
 840         if (!link)
 841                 return NULL;
 842
 843         INIT_LIST_HEAD(&link->sibling);
 844         INIT_LIST_HEAD(&link->children);
 845         INIT_LIST_HEAD(&link->link);
 846         link->pdev = pdev;
 847         link->downstream = pci_function_0(pdev->subordinate);
 848
 849         /*
 850          * Root Ports and PCI/PCI-X to PCIe Bridges are roots of PCIe
 851          * hierarchies.  Note that some PCIe host implementations omit
 852          * the root ports entirely, in which case a downstream port on
 853          * a switch may become the root of the link state chain for all
 854          * its subordinate endpoints.
 855          */
 856         if (pci_pcie_type(pdev) == PCI_EXP_TYPE_ROOT_PORT ||
 857             pci_pcie_type(pdev) == PCI_EXP_TYPE_PCIE_BRIDGE ||
 858             !pdev->bus->parent->self) {
 859                 link->root = link;
 860         } else {
 861                 struct pcie_link_state *parent;
 862
 863                 parent = pdev->bus->parent->self->link_state;
 864                 if (!parent) {
 865                         kfree(link);
 866                         return NULL;
 867                 }
 868
 869                 link->parent = parent;
 870                 link->root = link->parent->root;
 871                 list_add(&link->link, &parent->children);
 872         }
 873
 874         list_add(&link->sibling, &link_list);
 875         pdev->link_state = link;
 876         return link;
 877 }
 878
 879 /*
 880  * pcie_aspm_init_link_state: Initiate PCI express link state.
 881  * It is called after the pcie and its children devices are scanned.
 882  * @pdev: the root port or switch downstream port
 883  */
 884 void pcie_aspm_init_link_state(struct pci_dev *pdev)
 885 {
 886         struct pcie_link_state *link;
 887         int blacklist = !!pcie_aspm_sanity_check(pdev);
 888
 889         if (!aspm_support_enabled)
 890                 return;
 891
 892         if (pdev->link_state)
 893                 return;
 894
 895         /*
 896          * We allocate pcie_link_state for the component on the upstream
 897          * end of a Link, so there's nothing to do unless this device has a
 898          * Link on its secondary side.
 899          */
 900         if (!pdev->has_secondary_link)
 901                 return;
 902
 903         /* VIA has a strange chipset, root port is under a bridge */
 904         if (pci_pcie_type(pdev) == PCI_EXP_TYPE_ROOT_PORT &&
 905             pdev->bus->self)
 906                 return;
 907
 908         down_read(&pci_bus_sem);
 909         if (list_empty(&pdev->subordinate->devices))
 910                 goto out;
 911
 912         mutex_lock(&aspm_lock);
 913         link = alloc_pcie_link_state(pdev);
 914         if (!link)
 915                 goto unlock;
 916         /*
 917          * Setup initial ASPM state. Note that we need to configure
 918          * upstream links also because capable state of them can be
 919          * update through pcie_aspm_cap_init().
 920          */
 921         pcie_aspm_cap_init(link, blacklist);
 922
 923         /* Setup initial Clock PM state */
 924         pcie_clkpm_cap_init(link, blacklist);
 925
 926         /*
 927          * At this stage drivers haven't had an opportunity to change the
 928          * link policy setting. Enabling ASPM on broken hardware can cripple
 929          * it even before the driver has had a chance to disable ASPM, so
 930          * default to a safe level right now. If we're enabling ASPM beyond
 931          * the BIOS's expectation, we'll do so once pci_enable_device() is
 932          * called.
 933          */
 934         if (aspm_policy != POLICY_POWERSAVE &&
 935             aspm_policy != POLICY_POWER_SUPERSAVE) {
 936                 pcie_config_aspm_path(link);
 937                 pcie_set_clkpm(link, policy_to_clkpm_state(link));
 938         }
 939
 940 unlock:
 941         mutex_unlock(&aspm_lock);
 942 out:
 943         up_read(&pci_bus_sem);
 944 }
 945
 946 /* Recheck latencies and update aspm_capable for links under the root */
 947 static void pcie_update_aspm_capable(struct pcie_link_state *root)
 948 {
 949         struct pcie_link_state *link;
 950         BUG_ON(root->parent);
 951         list_for_each_entry(link, &link_list, sibling) {
 952                 if (link->root != root)
 953                         continue;
 954                 link->aspm_capable = link->aspm_support;
 955         }
 956         list_for_each_entry(link, &link_list, sibling) {
 957                 struct pci_dev *child;
 958                 struct pci_bus *linkbus = link->pdev->subordinate;
 959                 if (link->root != root)
 960                         continue;
 961                 list_for_each_entry(child, &linkbus->devices, bus_list) {
 962                         if ((pci_pcie_type(child) != PCI_EXP_TYPE_ENDPOINT) &&
 963                             (pci_pcie_type(child) != PCI_EXP_TYPE_LEG_END))
 964                                 continue;
 965                         pcie_aspm_check_latency(child);
 966                 }
 967         }
 968 }
 969
 970 /* @pdev: the endpoint device */
 971 void pcie_aspm_exit_link_state(struct pci_dev *pdev)
 972 {
 973         struct pci_dev *parent = pdev->bus->self;
 974         struct pcie_link_state *link, *root, *parent_link;
 975
 976         if (!parent || !parent->link_state)
 977                 return;
 978
 979         down_read(&pci_bus_sem);
 980         mutex_lock(&aspm_lock);
 981         /*
 982          * All PCIe functions are in one slot, remove one function will remove
 983          * the whole slot, so just wait until we are the last function left.
 984          */
 985         if (!list_is_last(&pdev->bus_list, &parent->subordinate->devices))
 986                 goto out;
 987
 988         link = parent->link_state;
 989         root = link->root;
 990         parent_link = link->parent;
 991
 992         /* All functions are removed, so just disable ASPM for the link */
 993         pcie_config_aspm_link(link, 0);
 994         list_del(&link->sibling);
 995         list_del(&link->link);
 996         /* Clock PM is for endpoint device */
 997         free_link_state(link);
 998
 999         /* Recheck latencies and configure upstream links */
1000         if (parent_link) {
1001                 pcie_update_aspm_capable(root);
1002                 pcie_config_aspm_path(parent_link);
1003         }
1004 out:
1005         mutex_unlock(&aspm_lock);
1006         up_read(&pci_bus_sem);
1007 }
1008
1009 /* @pdev: the root port or switch downstream port */
1010 void pcie_aspm_pm_state_change(struct pci_dev *pdev)
1011 {
1012         struct pcie_link_state *link = pdev->link_state;
1013
1014         if (aspm_disabled || !link)
1015                 return;
1016         /*
1017          * Devices changed PM state, we should recheck if latency
1018          * meets all functions' requirement
1019          */
1020         down_read(&pci_bus_sem);
1021         mutex_lock(&aspm_lock);
1022         pcie_update_aspm_capable(link->root);
1023         pcie_config_aspm_path(link);
1024         mutex_unlock(&aspm_lock);
1025         up_read(&pci_bus_sem);
1026 }
1027
1028 void pcie_aspm_powersave_config_link(struct pci_dev *pdev)
1029 {
1030         struct pcie_link_state *link = pdev->link_state;
1031
1032         if (aspm_disabled || !link)
1033                 return;
1034
1035         if (aspm_policy != POLICY_POWERSAVE &&
1036             aspm_policy != POLICY_POWER_SUPERSAVE)
1037                 return;
1038
1039         down_read(&pci_bus_sem);
1040         mutex_lock(&aspm_lock);
1041         pcie_config_aspm_path(link);
1042         pcie_set_clkpm(link, policy_to_clkpm_state(link));
1043         mutex_unlock(&aspm_lock);
1044         up_read(&pci_bus_sem);
1045 }
1046
1047 static void __pci_disable_link_state(struct pci_dev *pdev, int state, bool sem)
1048 {
1049         struct pci_dev *parent = pdev->bus->self;
1050         struct pcie_link_state *link;
1051
1052         if (!pci_is_pcie(pdev))
1053                 return;
1054
1055         if (pdev->has_secondary_link)
1056                 parent = pdev;
1057         if (!parent || !parent->link_state)
1058                 return;
1059
1060         /*
1061          * A driver requested that ASPM be disabled on this device, but
1062          * if we don't have permission to manage ASPM (e.g., on ACPI
1063          * systems we have to observe the FADT ACPI_FADT_NO_ASPM bit and
1064          * the _OSC method), we can't honor that request.  Windows has
1065          * a similar mechanism using "PciASPMOptOut", which is also
1066          * ignored in this situation.
1067          */
1068         if (aspm_disabled) {
1069                 pci_warn(pdev, "can't disable ASPM; OS doesn't have ASPM control\n");
1070                 return;
1071         }
1072
1073         if (sem)
1074                 down_read(&pci_bus_sem);
1075         mutex_lock(&aspm_lock);
1076         link = parent->link_state;
1077         if (state & PCIE_LINK_STATE_L0S)
1078                 link->aspm_disable |= ASPM_STATE_L0S;
1079         if (state & PCIE_LINK_STATE_L1)
1080                 link->aspm_disable |= ASPM_STATE_L1;
1081         pcie_config_aspm_link(link, policy_to_aspm_state(link));
1082
1083         if (state & PCIE_LINK_STATE_CLKPM) {
1084                 link->clkpm_capable = 0;
1085                 pcie_set_clkpm(link, 0);
1086         }
1087         mutex_unlock(&aspm_lock);
1088         if (sem)
1089                 up_read(&pci_bus_sem);
1090 }
1091
1092 void pci_disable_link_state_locked(struct pci_dev *pdev, int state)
1093 {
1094         __pci_disable_link_state(pdev, state, false);
1095 }
1096 EXPORT_SYMBOL(pci_disable_link_state_locked);
1097
1098 /**
1099  * pci_disable_link_state - Disable device's link state, so the link will
1100  * never enter specific states.  Note that if the BIOS didn't grant ASPM
1101  * control to the OS, this does nothing because we can't touch the LNKCTL
1102  * register.
1103  *
1104  * @pdev: PCI device
1105  * @state: ASPM link state to disable
1106  */
1107 void pci_disable_link_state(struct pci_dev *pdev, int state)
1108 {
1109         __pci_disable_link_state(pdev, state, true);
1110 }
1111 EXPORT_SYMBOL(pci_disable_link_state);
1112
1113 static int pcie_aspm_set_policy(const char *val,
1114                                 const struct kernel_param *kp)
1115 {
1116         int i;
1117         struct pcie_link_state *link;
1118
1119         if (aspm_disabled)
1120                 return -EPERM;
1121         for (i = 0; i < ARRAY_SIZE(policy_str); i++)
1122                 if (!strncmp(val, policy_str[i], strlen(policy_str[i])))
1123                         break;
1124         if (i >= ARRAY_SIZE(policy_str))
1125                 return -EINVAL;
1126         if (i == aspm_policy)
1127                 return 0;
1128
1129         down_read(&pci_bus_sem);
1130         mutex_lock(&aspm_lock);
1131         aspm_policy = i;
1132         list_for_each_entry(link, &link_list, sibling) {
1133                 pcie_config_aspm_link(link, policy_to_aspm_state(link));
1134                 pcie_set_clkpm(link, policy_to_clkpm_state(link));
1135         }
1136         mutex_unlock(&aspm_lock);
1137         up_read(&pci_bus_sem);
1138         return 0;
1139 }
1140
1141 static int pcie_aspm_get_policy(char *buffer, const struct kernel_param *kp)
1142 {
1143         int i, cnt = 0;
1144         for (i = 0; i < ARRAY_SIZE(policy_str); i++)
1145                 if (i == aspm_policy)
1146                         cnt += sprintf(buffer + cnt, "[%s] ", policy_str[i]);
1147                 else
1148                         cnt += sprintf(buffer + cnt, "%s ", policy_str[i]);
1149         return cnt;
1150 }
1151
1152 module_param_call(policy, pcie_aspm_set_policy, pcie_aspm_get_policy,
1153         NULL, 0644);
1154
1155 #ifdef CONFIG_PCIEASPM_DEBUG
1156 static ssize_t link_state_show(struct device *dev,
1157                 struct device_attribute *attr,
1158                 char *buf)
1159 {
1160         struct pci_dev *pci_device = to_pci_dev(dev);
1161         struct pcie_link_state *link_state = pci_device->link_state;
1162
1163         return sprintf(buf, "%d\n", link_state->aspm_enabled);
1164 }
1165
1166 static ssize_t link_state_store(struct device *dev,
1167                 struct device_attribute *attr,
1168                 const char *buf,
1169                 size_t n)
1170 {
1171         struct pci_dev *pdev = to_pci_dev(dev);
1172         struct pcie_link_state *link, *root = pdev->link_state->root;
1173         u32 state;
1174
1175         if (aspm_disabled)
1176                 return -EPERM;
1177
1178         if (kstrtouint(buf, 10, &state))
1179                 return -EINVAL;
1180         if ((state & ~ASPM_STATE_ALL) != 0)
1181                 return -EINVAL;
1182
1183         down_read(&pci_bus_sem);
1184         mutex_lock(&aspm_lock);
1185         list_for_each_entry(link, &link_list, sibling) {
1186                 if (link->root != root)
1187                         continue;
1188                 pcie_config_aspm_link(link, state);
1189         }
1190         mutex_unlock(&aspm_lock);
1191         up_read(&pci_bus_sem);
1192         return n;
1193 }
1194
1195 static ssize_t clk_ctl_show(struct device *dev,
1196                 struct device_attribute *attr,
1197                 char *buf)
1198 {
1199         struct pci_dev *pci_device = to_pci_dev(dev);
1200         struct pcie_link_state *link_state = pci_device->link_state;
1201
1202         return sprintf(buf, "%d\n", link_state->clkpm_enabled);
1203 }
1204
1205 static ssize_t clk_ctl_store(struct device *dev,
1206                 struct device_attribute *attr,
1207                 const char *buf,
1208                 size_t n)
1209 {
1210         struct pci_dev *pdev = to_pci_dev(dev);
1211         bool state;
1212
1213         if (strtobool(buf, &state))
1214                 return -EINVAL;
1215
1216         down_read(&pci_bus_sem);
1217         mutex_lock(&aspm_lock);
1218         pcie_set_clkpm_nocheck(pdev->link_state, state);
1219         mutex_unlock(&aspm_lock);
1220         up_read(&pci_bus_sem);
1221
1222         return n;
1223 }
1224
1225 static DEVICE_ATTR_RW(link_state);
1226 static DEVICE_ATTR_RW(clk_ctl);
1227
1228 static char power_group[] = "power";
1229 void pcie_aspm_create_sysfs_dev_files(struct pci_dev *pdev)
1230 {
1231         struct pcie_link_state *link_state = pdev->link_state;
1232
1233         if (!link_state)
1234                 return;
1235
1236         if (link_state->aspm_support)
1237                 sysfs_add_file_to_group(&pdev->dev.kobj,
1238                         &dev_attr_link_state.attr, power_group);
1239         if (link_state->clkpm_capable)
1240                 sysfs_add_file_to_group(&pdev->dev.kobj,
1241                         &dev_attr_clk_ctl.attr, power_group);
1242 }
1243
1244 void pcie_aspm_remove_sysfs_dev_files(struct pci_dev *pdev)
1245 {
1246         struct pcie_link_state *link_state = pdev->link_state;
1247
1248         if (!link_state)
1249                 return;
1250
1251         if (link_state->aspm_support)
1252                 sysfs_remove_file_from_group(&pdev->dev.kobj,
1253                         &dev_attr_link_state.attr, power_group);
1254         if (link_state->clkpm_capable)
1255                 sysfs_remove_file_from_group(&pdev->dev.kobj,
1256                         &dev_attr_clk_ctl.attr, power_group);
1257 }
1258 #endif
1259
1260 static int __init pcie_aspm_disable(char *str)
1261 {
1262         if (!strcmp(str, "off")) {
1263                 aspm_policy = POLICY_DEFAULT;
1264                 aspm_disabled = 1;
1265                 aspm_support_enabled = false;
1266                 printk(KERN_INFO "PCIe ASPM is disabled\n");
1267         } else if (!strcmp(str, "force")) {
1268                 aspm_force = 1;
1269                 printk(KERN_INFO "PCIe ASPM is forcibly enabled\n");
1270         }
1271         return 1;
1272 }
1273
1274 __setup("pcie_aspm=", pcie_aspm_disable);
1275
1276 void pcie_no_aspm(void)
1277 {
1278         /*
1279          * Disabling ASPM is intended to prevent the kernel from modifying
1280          * existing hardware state, not to clear existing state. To that end:
1281          * (a) set policy to POLICY_DEFAULT in order to avoid changing state
1282          * (b) prevent userspace from changing policy
1283          */
1284         if (!aspm_force) {
1285                 aspm_policy = POLICY_DEFAULT;
1286                 aspm_disabled = 1;
1287         }
1288 }
1289
1290 bool pcie_aspm_support_enabled(void)
1291 {
1292         return aspm_support_enabled;
1293 }
1294 EXPORT_SYMBOL(pcie_aspm_support_enabled);