drivers/pci/pcie/aspm.c

   1 // SPDX-License-Identifier: GPL-2.0
   2 /*
   3  * Enable PCIe link L0s/L1 state and Clock Power Management
   4  *
   5  * Copyright (C) 2007 Intel
   6  * Copyright (C) Zhang Yanmin (yanmin.zhang@intel.com)
   7  * Copyright (C) Shaohua Li (shaohua.li@intel.com)
   8  */
   9
  10 #include <linux/kernel.h>
  11 #include <linux/module.h>
  12 #include <linux/moduleparam.h>
  13 #include <linux/pci.h>
  14 #include <linux/pci_regs.h>
  15 #include <linux/errno.h>
  16 #include <linux/pm.h>
  17 #include <linux/init.h>
  18 #include <linux/slab.h>
  19 #include <linux/jiffies.h>
  20 #include <linux/delay.h>
  21 #include "../pci.h"
  22
  23 #ifdef MODULE_PARAM_PREFIX
  24 #undef MODULE_PARAM_PREFIX
  25 #endif
  26 #define MODULE_PARAM_PREFIX "pcie_aspm."
  27
  28 /* Note: those are not register definitions */
  29 #define ASPM_STATE_L0S_UP       (1)     /* Upstream direction L0s state */
  30 #define ASPM_STATE_L0S_DW       (2)     /* Downstream direction L0s state */
  31 #define ASPM_STATE_L1           (4)     /* L1 state */
  32 #define ASPM_STATE_L1_1         (8)     /* ASPM L1.1 state */
  33 #define ASPM_STATE_L1_2         (0x10)  /* ASPM L1.2 state */
  34 #define ASPM_STATE_L1_1_PCIPM   (0x20)  /* PCI PM L1.1 state */
  35 #define ASPM_STATE_L1_2_PCIPM   (0x40)  /* PCI PM L1.2 state */
  36 #define ASPM_STATE_L1_SS_PCIPM  (ASPM_STATE_L1_1_PCIPM | ASPM_STATE_L1_2_PCIPM)
  37 #define ASPM_STATE_L1_2_MASK    (ASPM_STATE_L1_2 | ASPM_STATE_L1_2_PCIPM)
  38 #define ASPM_STATE_L1SS         (ASPM_STATE_L1_1 | ASPM_STATE_L1_1_PCIPM |\
  39                                  ASPM_STATE_L1_2_MASK)
  40 #define ASPM_STATE_L0S          (ASPM_STATE_L0S_UP | ASPM_STATE_L0S_DW)
  41 #define ASPM_STATE_ALL          (ASPM_STATE_L0S | ASPM_STATE_L1 |       \
  42                                  ASPM_STATE_L1SS)
  43
  44 struct aspm_latency {
  45         u32 l0s;                        /* L0s latency (nsec) */
  46         u32 l1;                         /* L1 latency (nsec) */
  47 };
  48
  49 struct pcie_link_state {
  50         struct pci_dev *pdev;           /* Upstream component of the Link */
  51         struct pci_dev *downstream;     /* Downstream component, function 0 */
  52         struct pcie_link_state *root;   /* pointer to the root port link */
  53         struct pcie_link_state *parent; /* pointer to the parent Link state */
  54         struct list_head sibling;       /* node in link_list */
  55
  56         /* ASPM state */
  57         u32 aspm_support:7;             /* Supported ASPM state */
  58         u32 aspm_enabled:7;             /* Enabled ASPM state */
  59         u32 aspm_capable:7;             /* Capable ASPM state with latency */
  60         u32 aspm_default:7;             /* Default ASPM state by BIOS */
  61         u32 aspm_disable:7;             /* Disabled ASPM state */
  62
  63         /* Clock PM state */
  64         u32 clkpm_capable:1;            /* Clock PM capable? */
  65         u32 clkpm_enabled:1;            /* Current Clock PM state */
  66         u32 clkpm_default:1;            /* Default Clock PM state by BIOS */
  67         u32 clkpm_disable:1;            /* Clock PM disabled */
  68
  69         /* Exit latencies */
  70         struct aspm_latency latency_up; /* Upstream direction exit latency */
  71         struct aspm_latency latency_dw; /* Downstream direction exit latency */
  72         /*
  73          * Endpoint acceptable latencies. A pcie downstream port only
  74          * has one slot under it, so at most there are 8 functions.
  75          */
  76         struct aspm_latency acceptable[8];
  77
  78         /* L1 PM Substate info */
  79         struct {
  80                 u32 ctl1;               /* value to be programmed in ctl1 */
  81                 u32 ctl2;               /* value to be programmed in ctl2 */
  82         } l1ss;
  83 };
  84
  85 static int aspm_disabled, aspm_force;
  86 static bool aspm_support_enabled = true;
  87 static DEFINE_MUTEX(aspm_lock);
  88 static LIST_HEAD(link_list);
  89
  90 #define POLICY_DEFAULT 0        /* BIOS default setting */
  91 #define POLICY_PERFORMANCE 1    /* high performance */
  92 #define POLICY_POWERSAVE 2      /* high power saving */
  93 #define POLICY_POWER_SUPERSAVE 3 /* possibly even more power saving */
  94
  95 #ifdef CONFIG_PCIEASPM_PERFORMANCE
  96 static int aspm_policy = POLICY_PERFORMANCE;
  97 #elif defined CONFIG_PCIEASPM_POWERSAVE
  98 static int aspm_policy = POLICY_POWERSAVE;
  99 #elif defined CONFIG_PCIEASPM_POWER_SUPERSAVE
 100 static int aspm_policy = POLICY_POWER_SUPERSAVE;
 101 #else
 102 static int aspm_policy;
 103 #endif
 104
 105 static const char *policy_str[] = {
 106         [POLICY_DEFAULT] = "default",
 107         [POLICY_PERFORMANCE] = "performance",
 108         [POLICY_POWERSAVE] = "powersave",
 109         [POLICY_POWER_SUPERSAVE] = "powersupersave"
 110 };
 111
 112 #define LINK_RETRAIN_TIMEOUT HZ
 113
 114 static int policy_to_aspm_state(struct pcie_link_state *link)
 115 {
 116         switch (aspm_policy) {
 117         case POLICY_PERFORMANCE:
 118                 /* Disable ASPM and Clock PM */
 119                 return 0;
 120         case POLICY_POWERSAVE:
 121                 /* Enable ASPM L0s/L1 */
 122                 return (ASPM_STATE_L0S | ASPM_STATE_L1);
 123         case POLICY_POWER_SUPERSAVE:
 124                 /* Enable Everything */
 125                 return ASPM_STATE_ALL;
 126         case POLICY_DEFAULT:
 127                 return link->aspm_default;
 128         }
 129         return 0;
 130 }
 131
 132 static int policy_to_clkpm_state(struct pcie_link_state *link)
 133 {
 134         switch (aspm_policy) {
 135         case POLICY_PERFORMANCE:
 136                 /* Disable ASPM and Clock PM */
 137                 return 0;
 138         case POLICY_POWERSAVE:
 139         case POLICY_POWER_SUPERSAVE:
 140                 /* Enable Clock PM */
 141                 return 1;
 142         case POLICY_DEFAULT:
 143                 return link->clkpm_default;
 144         }
 145         return 0;
 146 }
 147
 148 static void pcie_set_clkpm_nocheck(struct pcie_link_state *link, int enable)
 149 {
 150         struct pci_dev *child;
 151         struct pci_bus *linkbus = link->pdev->subordinate;
 152         u32 val = enable ? PCI_EXP_LNKCTL_CLKREQ_EN : 0;
 153
 154         list_for_each_entry(child, &linkbus->devices, bus_list)
 155                 pcie_capability_clear_and_set_word(child, PCI_EXP_LNKCTL,
 156                                                    PCI_EXP_LNKCTL_CLKREQ_EN,
 157                                                    val);
 158         link->clkpm_enabled = !!enable;
 159 }
 160
 161 static void pcie_set_clkpm(struct pcie_link_state *link, int enable)
 162 {
 163         /*
 164          * Don't enable Clock PM if the link is not Clock PM capable
 165          * or Clock PM is disabled
 166          */
 167         if (!link->clkpm_capable || link->clkpm_disable)
 168                 enable = 0;
 169         /* Need nothing if the specified equals to current state */
 170         if (link->clkpm_enabled == enable)
 171                 return;
 172         pcie_set_clkpm_nocheck(link, enable);
 173 }
 174
 175 static void pcie_clkpm_cap_init(struct pcie_link_state *link, int blacklist)
 176 {
 177         int capable = 1, enabled = 1;
 178         u32 reg32;
 179         u16 reg16;
 180         struct pci_dev *child;
 181         struct pci_bus *linkbus = link->pdev->subordinate;
 182
 183         /* All functions should have the same cap and state, take the worst */
 184         list_for_each_entry(child, &linkbus->devices, bus_list) {
 185                 pcie_capability_read_dword(child, PCI_EXP_LNKCAP, &reg32);
 186                 if (!(reg32 & PCI_EXP_LNKCAP_CLKPM)) {
 187                         capable = 0;
 188                         enabled = 0;
 189                         break;
 190                 }
 191                 pcie_capability_read_word(child, PCI_EXP_LNKCTL, &reg16);
 192                 if (!(reg16 & PCI_EXP_LNKCTL_CLKREQ_EN))
 193                         enabled = 0;
 194         }
 195         link->clkpm_enabled = enabled;
 196         link->clkpm_default = enabled;
 197         link->clkpm_capable = capable;
 198         link->clkpm_disable = blacklist ? 1 : 0;
 199 }
 200
 201 static bool pcie_retrain_link(struct pcie_link_state *link)
 202 {
 203         struct pci_dev *parent = link->pdev;
 204         unsigned long end_jiffies;
 205         u16 reg16;
 206
 207         pcie_capability_read_word(parent, PCI_EXP_LNKCTL, &reg16);
 208         reg16 |= PCI_EXP_LNKCTL_RL;
 209         pcie_capability_write_word(parent, PCI_EXP_LNKCTL, reg16);
 210         if (parent->clear_retrain_link) {
 211                 /*
 212                  * Due to an erratum in some devices the Retrain Link bit
 213                  * needs to be cleared again manually to allow the link
 214                  * training to succeed.
 215                  */
 216                 reg16 &= ~PCI_EXP_LNKCTL_RL;
 217                 pcie_capability_write_word(parent, PCI_EXP_LNKCTL, reg16);
 218         }
 219
 220         /* Wait for link training end. Break out after waiting for timeout */
 221         end_jiffies = jiffies + LINK_RETRAIN_TIMEOUT;
 222         do {
 223                 pcie_capability_read_word(parent, PCI_EXP_LNKSTA, &reg16);
 224                 if (!(reg16 & PCI_EXP_LNKSTA_LT))
 225                         break;
 226                 msleep(1);
 227         } while (time_before(jiffies, end_jiffies));
 228         return !(reg16 & PCI_EXP_LNKSTA_LT);
 229 }
 230
 231 /*
 232  * pcie_aspm_configure_common_clock: check if the 2 ends of a link
 233  *   could use common clock. If they are, configure them to use the
 234  *   common clock. That will reduce the ASPM state exit latency.
 235  */
 236 static void pcie_aspm_configure_common_clock(struct pcie_link_state *link)
 237 {
 238         int same_clock = 1;
 239         u16 reg16, parent_reg, child_reg[8];
 240         struct pci_dev *child, *parent = link->pdev;
 241         struct pci_bus *linkbus = parent->subordinate;
 242         /*
 243          * All functions of a slot should have the same Slot Clock
 244          * Configuration, so just check one function
 245          */
 246         child = list_entry(linkbus->devices.next, struct pci_dev, bus_list);
 247         BUG_ON(!pci_is_pcie(child));
 248
 249         /* Check downstream component if bit Slot Clock Configuration is 1 */
 250         pcie_capability_read_word(child, PCI_EXP_LNKSTA, &reg16);
 251         if (!(reg16 & PCI_EXP_LNKSTA_SLC))
 252                 same_clock = 0;
 253
 254         /* Check upstream component if bit Slot Clock Configuration is 1 */
 255         pcie_capability_read_word(parent, PCI_EXP_LNKSTA, &reg16);
 256         if (!(reg16 & PCI_EXP_LNKSTA_SLC))
 257                 same_clock = 0;
 258
 259         /* Port might be already in common clock mode */
 260         pcie_capability_read_word(parent, PCI_EXP_LNKCTL, &reg16);
 261         if (same_clock && (reg16 & PCI_EXP_LNKCTL_CCC)) {
 262                 bool consistent = true;
 263
 264                 list_for_each_entry(child, &linkbus->devices, bus_list) {
 265                         pcie_capability_read_word(child, PCI_EXP_LNKCTL,
 266                                                   &reg16);
 267                         if (!(reg16 & PCI_EXP_LNKCTL_CCC)) {
 268                                 consistent = false;
 269                                 break;
 270                         }
 271                 }
 272                 if (consistent)
 273                         return;
 274                 pci_info(parent, "ASPM: current common clock configuration is inconsistent, reconfiguring\n");
 275         }
 276
 277         /* Configure downstream component, all functions */
 278         list_for_each_entry(child, &linkbus->devices, bus_list) {
 279                 pcie_capability_read_word(child, PCI_EXP_LNKCTL, &reg16);
 280                 child_reg[PCI_FUNC(child->devfn)] = reg16;
 281                 if (same_clock)
 282                         reg16 |= PCI_EXP_LNKCTL_CCC;
 283                 else
 284                         reg16 &= ~PCI_EXP_LNKCTL_CCC;
 285                 pcie_capability_write_word(child, PCI_EXP_LNKCTL, reg16);
 286         }
 287
 288         /* Configure upstream component */
 289         pcie_capability_read_word(parent, PCI_EXP_LNKCTL, &reg16);
 290         parent_reg = reg16;
 291         if (same_clock)
 292                 reg16 |= PCI_EXP_LNKCTL_CCC;
 293         else
 294                 reg16 &= ~PCI_EXP_LNKCTL_CCC;
 295         pcie_capability_write_word(parent, PCI_EXP_LNKCTL, reg16);
 296
 297         if (pcie_retrain_link(link))
 298                 return;
 299
 300         /* Training failed. Restore common clock configurations */
 301         pci_err(parent, "ASPM: Could not configure common clock\n");
 302         list_for_each_entry(child, &linkbus->devices, bus_list)
 303                 pcie_capability_write_word(child, PCI_EXP_LNKCTL,
 304                                            child_reg[PCI_FUNC(child->devfn)]);
 305         pcie_capability_write_word(parent, PCI_EXP_LNKCTL, parent_reg);
 306 }
 307
 308 /* Convert L0s latency encoding to ns */
 309 static u32 calc_l0s_latency(u32 lnkcap)
 310 {
 311         u32 encoding = (lnkcap & PCI_EXP_LNKCAP_L0SEL) >> 12;
 312
 313         if (encoding == 0x7)
 314                 return (5 * 1000);      /* > 4us */
 315         return (64 << encoding);
 316 }
 317
 318 /* Convert L0s acceptable latency encoding to ns */
 319 static u32 calc_l0s_acceptable(u32 encoding)
 320 {
 321         if (encoding == 0x7)
 322                 return -1U;
 323         return (64 << encoding);
 324 }
 325
 326 /* Convert L1 latency encoding to ns */
 327 static u32 calc_l1_latency(u32 lnkcap)
 328 {
 329         u32 encoding = (lnkcap & PCI_EXP_LNKCAP_L1EL) >> 15;
 330
 331         if (encoding == 0x7)
 332                 return (65 * 1000);     /* > 64us */
 333         return (1000 << encoding);
 334 }
 335
 336 /* Convert L1 acceptable latency encoding to ns */
 337 static u32 calc_l1_acceptable(u32 encoding)
 338 {
 339         if (encoding == 0x7)
 340                 return -1U;
 341         return (1000 << encoding);
 342 }
 343
 344 /* Convert L1SS T_pwr encoding to usec */
 345 static u32 calc_l1ss_pwron(struct pci_dev *pdev, u32 scale, u32 val)
 346 {
 347         switch (scale) {
 348         case 0:
 349                 return val * 2;
 350         case 1:
 351                 return val * 10;
 352         case 2:
 353                 return val * 100;
 354         }
 355         pci_err(pdev, "%s: Invalid T_PwrOn scale: %u\n", __func__, scale);
 356         return 0;
 357 }
 358
 359 static void encode_l12_threshold(u32 threshold_us, u32 *scale, u32 *value)
 360 {
 361         u32 threshold_ns = threshold_us * 1000;
 362
 363         /* See PCIe r3.1, sec 7.33.3 and sec 6.18 */
 364         if (threshold_ns < 32) {
 365                 *scale = 0;
 366                 *value = threshold_ns;
 367         } else if (threshold_ns < 1024) {
 368                 *scale = 1;
 369                 *value = threshold_ns >> 5;
 370         } else if (threshold_ns < 32768) {
 371                 *scale = 2;
 372                 *value = threshold_ns >> 10;
 373         } else if (threshold_ns < 1048576) {
 374                 *scale = 3;
 375                 *value = threshold_ns >> 15;
 376         } else if (threshold_ns < 33554432) {
 377                 *scale = 4;
 378                 *value = threshold_ns >> 20;
 379         } else {
 380                 *scale = 5;
 381                 *value = threshold_ns >> 25;
 382         }
 383 }
 384
 385 struct aspm_register_info {
 386         /* L1 substates */
 387         u32 l1ss_cap;
 388         u32 l1ss_ctl1;
 389         u32 l1ss_ctl2;
 390 };
 391
 392 static void pcie_get_aspm_reg(struct pci_dev *pdev,
 393                               struct aspm_register_info *info)
 394 {
 395         /* Read L1 PM substate capabilities */
 396         info->l1ss_cap = info->l1ss_ctl1 = info->l1ss_ctl2 = 0;
 397
 398         if (!pdev->l1ss)
 399                 return;
 400
 401         pci_read_config_dword(pdev, pdev->l1ss + PCI_L1SS_CAP,
 402                               &info->l1ss_cap);
 403         if (!(info->l1ss_cap & PCI_L1SS_CAP_L1_PM_SS)) {
 404                 info->l1ss_cap = 0;
 405                 return;
 406         }
 407
 408         pci_read_config_dword(pdev, pdev->l1ss + PCI_L1SS_CTL1,
 409                               &info->l1ss_ctl1);
 410         pci_read_config_dword(pdev, pdev->l1ss + PCI_L1SS_CTL2,
 411                               &info->l1ss_ctl2);
 412 }
 413
 414 static void pcie_aspm_check_latency(struct pci_dev *endpoint)
 415 {
 416         u32 latency, l1_switch_latency = 0;
 417         struct aspm_latency *acceptable;
 418         struct pcie_link_state *link;
 419
 420         /* Device not in D0 doesn't need latency check */
 421         if ((endpoint->current_state != PCI_D0) &&
 422             (endpoint->current_state != PCI_UNKNOWN))
 423                 return;
 424
 425         link = endpoint->bus->self->link_state;
 426         acceptable = &link->acceptable[PCI_FUNC(endpoint->devfn)];
 427
 428         while (link) {
 429                 /* Check upstream direction L0s latency */
 430                 if ((link->aspm_capable & ASPM_STATE_L0S_UP) &&
 431                     (link->latency_up.l0s > acceptable->l0s))
 432                         link->aspm_capable &= ~ASPM_STATE_L0S_UP;
 433
 434                 /* Check downstream direction L0s latency */
 435                 if ((link->aspm_capable & ASPM_STATE_L0S_DW) &&
 436                     (link->latency_dw.l0s > acceptable->l0s))
 437                         link->aspm_capable &= ~ASPM_STATE_L0S_DW;
 438                 /*
 439                  * Check L1 latency.
 440                  * Every switch on the path to root complex need 1
 441                  * more microsecond for L1. Spec doesn't mention L0s.
 442                  *
 443                  * The exit latencies for L1 substates are not advertised
 444                  * by a device.  Since the spec also doesn't mention a way
 445                  * to determine max latencies introduced by enabling L1
 446                  * substates on the components, it is not clear how to do
 447                  * a L1 substate exit latency check.  We assume that the
 448                  * L1 exit latencies advertised by a device include L1
 449                  * substate latencies (and hence do not do any check).
 450                  */
 451                 latency = max_t(u32, link->latency_up.l1, link->latency_dw.l1);
 452                 if ((link->aspm_capable & ASPM_STATE_L1) &&
 453                     (latency + l1_switch_latency > acceptable->l1))
 454                         link->aspm_capable &= ~ASPM_STATE_L1;
 455                 l1_switch_latency += 1000;
 456
 457                 link = link->parent;
 458         }
 459 }
 460
 461 /*
 462  * The L1 PM substate capability is only implemented in function 0 in a
 463  * multi function device.
 464  */
 465 static struct pci_dev *pci_function_0(struct pci_bus *linkbus)
 466 {
 467         struct pci_dev *child;
 468
 469         list_for_each_entry(child, &linkbus->devices, bus_list)
 470                 if (PCI_FUNC(child->devfn) == 0)
 471                         return child;
 472         return NULL;
 473 }
 474
 475 static void pci_clear_and_set_dword(struct pci_dev *pdev, int pos,
 476                                     u32 clear, u32 set)
 477 {
 478         u32 val;
 479
 480         pci_read_config_dword(pdev, pos, &val);
 481         val &= ~clear;
 482         val |= set;
 483         pci_write_config_dword(pdev, pos, val);
 484 }
 485
 486 /* Calculate L1.2 PM substate timing parameters */
 487 static void aspm_calc_l1ss_info(struct pcie_link_state *link,
 488                                 struct aspm_register_info *upreg,
 489                                 struct aspm_register_info *dwreg)
 490 {
 491         struct pci_dev *child = link->downstream, *parent = link->pdev;
 492         u32 val1, val2, scale1, scale2;
 493         u32 t_common_mode, t_power_on, l1_2_threshold, scale, value;
 494
 495         link->l1ss.ctl1 = link->l1ss.ctl2 = 0;
 496
 497         if (!(link->aspm_support & ASPM_STATE_L1_2_MASK))
 498                 return;
 499
 500         /* Choose the greater of the two Port Common_Mode_Restore_Times */
 501         val1 = (upreg->l1ss_cap & PCI_L1SS_CAP_CM_RESTORE_TIME) >> 8;
 502         val2 = (dwreg->l1ss_cap & PCI_L1SS_CAP_CM_RESTORE_TIME) >> 8;
 503         t_common_mode = max(val1, val2);
 504
 505         /* Choose the greater of the two Port T_POWER_ON times */
 506         val1   = (upreg->l1ss_cap & PCI_L1SS_CAP_P_PWR_ON_VALUE) >> 19;
 507         scale1 = (upreg->l1ss_cap & PCI_L1SS_CAP_P_PWR_ON_SCALE) >> 16;
 508         val2   = (dwreg->l1ss_cap & PCI_L1SS_CAP_P_PWR_ON_VALUE) >> 19;
 509         scale2 = (dwreg->l1ss_cap & PCI_L1SS_CAP_P_PWR_ON_SCALE) >> 16;
 510
 511         if (calc_l1ss_pwron(parent, scale1, val1) >
 512             calc_l1ss_pwron(child, scale2, val2)) {
 513                 link->l1ss.ctl2 |= scale1 | (val1 << 3);
 514                 t_power_on = calc_l1ss_pwron(parent, scale1, val1);
 515         } else {
 516                 link->l1ss.ctl2 |= scale2 | (val2 << 3);
 517                 t_power_on = calc_l1ss_pwron(child, scale2, val2);
 518         }
 519
 520         /*
 521          * Set LTR_L1.2_THRESHOLD to the time required to transition the
 522          * Link from L0 to L1.2 and back to L0 so we enter L1.2 only if
 523          * downstream devices report (via LTR) that they can tolerate at
 524          * least that much latency.
 525          *
 526          * Based on PCIe r3.1, sec 5.5.3.3.1, Figures 5-16 and 5-17, and
 527          * Table 5-11.  T(POWER_OFF) is at most 2us and T(L1.2) is at
 528          * least 4us.
 529          */
 530         l1_2_threshold = 2 + 4 + t_common_mode + t_power_on;
 531         encode_l12_threshold(l1_2_threshold, &scale, &value);
 532         link->l1ss.ctl1 |= t_common_mode << 8 | scale << 29 | value << 16;
 533 }
 534
 535 static void pcie_aspm_cap_init(struct pcie_link_state *link, int blacklist)
 536 {
 537         struct pci_dev *child = link->downstream, *parent = link->pdev;
 538         u32 parent_lnkcap, child_lnkcap;
 539         u16 parent_lnkctl, child_lnkctl;
 540         struct pci_bus *linkbus = parent->subordinate;
 541         struct aspm_register_info upreg, dwreg;
 542
 543         if (blacklist) {
 544                 /* Set enabled/disable so that we will disable ASPM later */
 545                 link->aspm_enabled = ASPM_STATE_ALL;
 546                 link->aspm_disable = ASPM_STATE_ALL;
 547                 return;
 548         }
 549
 550         /*
 551          * If ASPM not supported, don't mess with the clocks and link,
 552          * bail out now.
 553          */
 554         pcie_capability_read_dword(parent, PCI_EXP_LNKCAP, &parent_lnkcap);
 555         pcie_capability_read_dword(child, PCI_EXP_LNKCAP, &child_lnkcap);
 556         if (!(parent_lnkcap & child_lnkcap & PCI_EXP_LNKCAP_ASPMS))
 557                 return;
 558
 559         /* Configure common clock before checking latencies */
 560         pcie_aspm_configure_common_clock(link);
 561
 562         /*
 563          * Re-read upstream/downstream components' register state after
 564          * clock configuration.  L0s & L1 exit latencies in the otherwise
 565          * read-only Link Capabilities may change depending on common clock
 566          * configuration (PCIe r5.0, sec 7.5.3.6).
 567          */
 568         pcie_capability_read_dword(parent, PCI_EXP_LNKCAP, &parent_lnkcap);
 569         pcie_capability_read_dword(child, PCI_EXP_LNKCAP, &child_lnkcap);
 570         pcie_capability_read_word(parent, PCI_EXP_LNKCTL, &parent_lnkctl);
 571         pcie_capability_read_word(child, PCI_EXP_LNKCTL, &child_lnkctl);
 572         pcie_get_aspm_reg(parent, &upreg);
 573         pcie_get_aspm_reg(child, &dwreg);
 574
 575         /*
 576          * Setup L0s state
 577          *
 578          * Note that we must not enable L0s in either direction on a
 579          * given link unless components on both sides of the link each
 580          * support L0s.
 581          */
 582         if (parent_lnkcap & child_lnkcap & PCI_EXP_LNKCAP_ASPM_L0S)
 583                 link->aspm_support |= ASPM_STATE_L0S;
 584
 585         if (child_lnkctl & PCI_EXP_LNKCTL_ASPM_L0S)
 586                 link->aspm_enabled |= ASPM_STATE_L0S_UP;
 587         if (parent_lnkctl & PCI_EXP_LNKCTL_ASPM_L0S)
 588                 link->aspm_enabled |= ASPM_STATE_L0S_DW;
 589         link->latency_up.l0s = calc_l0s_latency(parent_lnkcap);
 590         link->latency_dw.l0s = calc_l0s_latency(child_lnkcap);
 591
 592         /* Setup L1 state */
 593         if (parent_lnkcap & child_lnkcap & PCI_EXP_LNKCAP_ASPM_L1)
 594                 link->aspm_support |= ASPM_STATE_L1;
 595
 596         if (parent_lnkctl & child_lnkctl & PCI_EXP_LNKCTL_ASPM_L1)
 597                 link->aspm_enabled |= ASPM_STATE_L1;
 598         link->latency_up.l1 = calc_l1_latency(parent_lnkcap);
 599         link->latency_dw.l1 = calc_l1_latency(child_lnkcap);
 600
 601         /* Setup L1 substate
 602          * If we don't have LTR for the entire path from the Root Complex
 603          * to this device, we can't use ASPM L1.2 because it relies on the
 604          * LTR_L1.2_THRESHOLD.  See PCIe r4.0, secs 5.5.4, 6.18.
 605          */
 606         if (!child->ltr_path)
 607                 dwreg.l1ss_cap &= ~PCI_L1SS_CAP_ASPM_L1_2;
 608
 609         if (upreg.l1ss_cap & dwreg.l1ss_cap & PCI_L1SS_CAP_ASPM_L1_1)
 610                 link->aspm_support |= ASPM_STATE_L1_1;
 611         if (upreg.l1ss_cap & dwreg.l1ss_cap & PCI_L1SS_CAP_ASPM_L1_2)
 612                 link->aspm_support |= ASPM_STATE_L1_2;
 613         if (upreg.l1ss_cap & dwreg.l1ss_cap & PCI_L1SS_CAP_PCIPM_L1_1)
 614                 link->aspm_support |= ASPM_STATE_L1_1_PCIPM;
 615         if (upreg.l1ss_cap & dwreg.l1ss_cap & PCI_L1SS_CAP_PCIPM_L1_2)
 616                 link->aspm_support |= ASPM_STATE_L1_2_PCIPM;
 617
 618         if (upreg.l1ss_ctl1 & dwreg.l1ss_ctl1 & PCI_L1SS_CTL1_ASPM_L1_1)
 619                 link->aspm_enabled |= ASPM_STATE_L1_1;
 620         if (upreg.l1ss_ctl1 & dwreg.l1ss_ctl1 & PCI_L1SS_CTL1_ASPM_L1_2)
 621                 link->aspm_enabled |= ASPM_STATE_L1_2;
 622         if (upreg.l1ss_ctl1 & dwreg.l1ss_ctl1 & PCI_L1SS_CTL1_PCIPM_L1_1)
 623                 link->aspm_enabled |= ASPM_STATE_L1_1_PCIPM;
 624         if (upreg.l1ss_ctl1 & dwreg.l1ss_ctl1 & PCI_L1SS_CTL1_PCIPM_L1_2)
 625                 link->aspm_enabled |= ASPM_STATE_L1_2_PCIPM;
 626
 627         if (link->aspm_support & ASPM_STATE_L1SS)
 628                 aspm_calc_l1ss_info(link, &upreg, &dwreg);
 629
 630         /* Save default state */
 631         link->aspm_default = link->aspm_enabled;
 632
 633         /* Setup initial capable state. Will be updated later */
 634         link->aspm_capable = link->aspm_support;
 635
 636         /* Get and check endpoint acceptable latencies */
 637         list_for_each_entry(child, &linkbus->devices, bus_list) {
 638                 u32 reg32, encoding;
 639                 struct aspm_latency *acceptable =
 640                         &link->acceptable[PCI_FUNC(child->devfn)];
 641
 642                 if (pci_pcie_type(child) != PCI_EXP_TYPE_ENDPOINT &&
 643                     pci_pcie_type(child) != PCI_EXP_TYPE_LEG_END)
 644                         continue;
 645
 646                 pcie_capability_read_dword(child, PCI_EXP_DEVCAP, &reg32);
 647                 /* Calculate endpoint L0s acceptable latency */
 648                 encoding = (reg32 & PCI_EXP_DEVCAP_L0S) >> 6;
 649                 acceptable->l0s = calc_l0s_acceptable(encoding);
 650                 /* Calculate endpoint L1 acceptable latency */
 651                 encoding = (reg32 & PCI_EXP_DEVCAP_L1) >> 9;
 652                 acceptable->l1 = calc_l1_acceptable(encoding);
 653
 654                 pcie_aspm_check_latency(child);
 655         }
 656 }
 657
 658 /* Configure the ASPM L1 substates */
 659 static void pcie_config_aspm_l1ss(struct pcie_link_state *link, u32 state)
 660 {
 661         u32 val, enable_req;
 662         struct pci_dev *child = link->downstream, *parent = link->pdev;
 663
 664         enable_req = (link->aspm_enabled ^ state) & state;
 665
 666         /*
 667          * Here are the rules specified in the PCIe spec for enabling L1SS:
 668          * - When enabling L1.x, enable bit at parent first, then at child
 669          * - When disabling L1.x, disable bit at child first, then at parent
 670          * - When enabling ASPM L1.x, need to disable L1
 671          *   (at child followed by parent).
 672          * - The ASPM/PCIPM L1.2 must be disabled while programming timing
 673          *   parameters
 674          *
 675          * To keep it simple, disable all L1SS bits first, and later enable
 676          * what is needed.
 677          */
 678
 679         /* Disable all L1 substates */
 680         pci_clear_and_set_dword(child, child->l1ss + PCI_L1SS_CTL1,
 681                                 PCI_L1SS_CTL1_L1SS_MASK, 0);
 682         pci_clear_and_set_dword(parent, parent->l1ss + PCI_L1SS_CTL1,
 683                                 PCI_L1SS_CTL1_L1SS_MASK, 0);
 684         /*
 685          * If needed, disable L1, and it gets enabled later
 686          * in pcie_config_aspm_link().
 687          */
 688         if (enable_req & (ASPM_STATE_L1_1 | ASPM_STATE_L1_2)) {
 689                 pcie_capability_clear_and_set_word(child, PCI_EXP_LNKCTL,
 690                                                    PCI_EXP_LNKCTL_ASPM_L1, 0);
 691                 pcie_capability_clear_and_set_word(parent, PCI_EXP_LNKCTL,
 692                                                    PCI_EXP_LNKCTL_ASPM_L1, 0);
 693         }
 694
 695         if (enable_req & ASPM_STATE_L1_2_MASK) {
 696
 697                 /* Program T_POWER_ON times in both ports */
 698                 pci_write_config_dword(parent, parent->l1ss + PCI_L1SS_CTL2,
 699                                        link->l1ss.ctl2);
 700                 pci_write_config_dword(child, child->l1ss + PCI_L1SS_CTL2,
 701                                        link->l1ss.ctl2);
 702
 703                 /* Program Common_Mode_Restore_Time in upstream device */
 704                 pci_clear_and_set_dword(parent, parent->l1ss + PCI_L1SS_CTL1,
 705                                         PCI_L1SS_CTL1_CM_RESTORE_TIME,
 706                                         link->l1ss.ctl1);
 707
 708                 /* Program LTR_L1.2_THRESHOLD time in both ports */
 709                 pci_clear_and_set_dword(parent, parent->l1ss + PCI_L1SS_CTL1,
 710                                         PCI_L1SS_CTL1_LTR_L12_TH_VALUE |
 711                                         PCI_L1SS_CTL1_LTR_L12_TH_SCALE,
 712                                         link->l1ss.ctl1);
 713                 pci_clear_and_set_dword(child, child->l1ss + PCI_L1SS_CTL1,
 714                                         PCI_L1SS_CTL1_LTR_L12_TH_VALUE |
 715                                         PCI_L1SS_CTL1_LTR_L12_TH_SCALE,
 716                                         link->l1ss.ctl1);
 717         }
 718
 719         val = 0;
 720         if (state & ASPM_STATE_L1_1)
 721                 val |= PCI_L1SS_CTL1_ASPM_L1_1;
 722         if (state & ASPM_STATE_L1_2)
 723                 val |= PCI_L1SS_CTL1_ASPM_L1_2;
 724         if (state & ASPM_STATE_L1_1_PCIPM)
 725                 val |= PCI_L1SS_CTL1_PCIPM_L1_1;
 726         if (state & ASPM_STATE_L1_2_PCIPM)
 727                 val |= PCI_L1SS_CTL1_PCIPM_L1_2;
 728
 729         /* Enable what we need to enable */
 730         pci_clear_and_set_dword(parent, parent->l1ss + PCI_L1SS_CTL1,
 731                                 PCI_L1SS_CTL1_L1SS_MASK, val);
 732         pci_clear_and_set_dword(child, child->l1ss + PCI_L1SS_CTL1,
 733                                 PCI_L1SS_CTL1_L1SS_MASK, val);
 734 }
 735
 736 static void pcie_config_aspm_dev(struct pci_dev *pdev, u32 val)
 737 {
 738         pcie_capability_clear_and_set_word(pdev, PCI_EXP_LNKCTL,
 739                                            PCI_EXP_LNKCTL_ASPMC, val);
 740 }
 741
 742 static void pcie_config_aspm_link(struct pcie_link_state *link, u32 state)
 743 {
 744         u32 upstream = 0, dwstream = 0;
 745         struct pci_dev *child = link->downstream, *parent = link->pdev;
 746         struct pci_bus *linkbus = parent->subordinate;
 747
 748         /* Enable only the states that were not explicitly disabled */
 749         state &= (link->aspm_capable & ~link->aspm_disable);
 750
 751         /* Can't enable any substates if L1 is not enabled */
 752         if (!(state & ASPM_STATE_L1))
 753                 state &= ~ASPM_STATE_L1SS;
 754
 755         /* Spec says both ports must be in D0 before enabling PCI PM substates*/
 756         if (parent->current_state != PCI_D0 || child->current_state != PCI_D0) {
 757                 state &= ~ASPM_STATE_L1_SS_PCIPM;
 758                 state |= (link->aspm_enabled & ASPM_STATE_L1_SS_PCIPM);
 759         }
 760
 761         /* Nothing to do if the link is already in the requested state */
 762         if (link->aspm_enabled == state)
 763                 return;
 764         /* Convert ASPM state to upstream/downstream ASPM register state */
 765         if (state & ASPM_STATE_L0S_UP)
 766                 dwstream |= PCI_EXP_LNKCTL_ASPM_L0S;
 767         if (state & ASPM_STATE_L0S_DW)
 768                 upstream |= PCI_EXP_LNKCTL_ASPM_L0S;
 769         if (state & ASPM_STATE_L1) {
 770                 upstream |= PCI_EXP_LNKCTL_ASPM_L1;
 771                 dwstream |= PCI_EXP_LNKCTL_ASPM_L1;
 772         }
 773
 774         if (link->aspm_capable & ASPM_STATE_L1SS)
 775                 pcie_config_aspm_l1ss(link, state);
 776
 777         /*
 778          * Spec 2.0 suggests all functions should be configured the
 779          * same setting for ASPM. Enabling ASPM L1 should be done in
 780          * upstream component first and then downstream, and vice
 781          * versa for disabling ASPM L1. Spec doesn't mention L0S.
 782          */
 783         if (state & ASPM_STATE_L1)
 784                 pcie_config_aspm_dev(parent, upstream);
 785         list_for_each_entry(child, &linkbus->devices, bus_list)
 786                 pcie_config_aspm_dev(child, dwstream);
 787         if (!(state & ASPM_STATE_L1))
 788                 pcie_config_aspm_dev(parent, upstream);
 789
 790         link->aspm_enabled = state;
 791 }
 792
 793 static void pcie_config_aspm_path(struct pcie_link_state *link)
 794 {
 795         while (link) {
 796                 pcie_config_aspm_link(link, policy_to_aspm_state(link));
 797                 link = link->parent;
 798         }
 799 }
 800
 801 static void free_link_state(struct pcie_link_state *link)
 802 {
 803         link->pdev->link_state = NULL;
 804         kfree(link);
 805 }
 806
 807 static int pcie_aspm_sanity_check(struct pci_dev *pdev)
 808 {
 809         struct pci_dev *child;
 810         u32 reg32;
 811
 812         /*
 813          * Some functions in a slot might not all be PCIe functions,
 814          * very strange. Disable ASPM for the whole slot
 815          */
 816         list_for_each_entry(child, &pdev->subordinate->devices, bus_list) {
 817                 if (!pci_is_pcie(child))
 818                         return -EINVAL;
 819
 820                 /*
 821                  * If ASPM is disabled then we're not going to change
 822                  * the BIOS state. It's safe to continue even if it's a
 823                  * pre-1.1 device
 824                  */
 825
 826                 if (aspm_disabled)
 827                         continue;
 828
 829                 /*
 830                  * Disable ASPM for pre-1.1 PCIe device, we follow MS to use
 831                  * RBER bit to determine if a function is 1.1 version device
 832                  */
 833                 pcie_capability_read_dword(child, PCI_EXP_DEVCAP, &reg32);
 834                 if (!(reg32 & PCI_EXP_DEVCAP_RBER) && !aspm_force) {
 835                         pci_info(child, "disabling ASPM on pre-1.1 PCIe device.  You can enable it with 'pcie_aspm=force'\n");
 836                         return -EINVAL;
 837                 }
 838         }
 839         return 0;
 840 }
 841
 842 static struct pcie_link_state *alloc_pcie_link_state(struct pci_dev *pdev)
 843 {
 844         struct pcie_link_state *link;
 845
 846         link = kzalloc(sizeof(*link), GFP_KERNEL);
 847         if (!link)
 848                 return NULL;
 849
 850         INIT_LIST_HEAD(&link->sibling);
 851         link->pdev = pdev;
 852         link->downstream = pci_function_0(pdev->subordinate);
 853
 854         /*
 855          * Root Ports and PCI/PCI-X to PCIe Bridges are roots of PCIe
 856          * hierarchies.  Note that some PCIe host implementations omit
 857          * the root ports entirely, in which case a downstream port on
 858          * a switch may become the root of the link state chain for all
 859          * its subordinate endpoints.
 860          */
 861         if (pci_pcie_type(pdev) == PCI_EXP_TYPE_ROOT_PORT ||
 862             pci_pcie_type(pdev) == PCI_EXP_TYPE_PCIE_BRIDGE ||
 863             !pdev->bus->parent->self) {
 864                 link->root = link;
 865         } else {
 866                 struct pcie_link_state *parent;
 867
 868                 parent = pdev->bus->parent->self->link_state;
 869                 if (!parent) {
 870                         kfree(link);
 871                         return NULL;
 872                 }
 873
 874                 link->parent = parent;
 875                 link->root = link->parent->root;
 876         }
 877
 878         list_add(&link->sibling, &link_list);
 879         pdev->link_state = link;
 880         return link;
 881 }
 882
 883 static void pcie_aspm_update_sysfs_visibility(struct pci_dev *pdev)
 884 {
 885         struct pci_dev *child;
 886
 887         list_for_each_entry(child, &pdev->subordinate->devices, bus_list)
 888                 sysfs_update_group(&child->dev.kobj, &aspm_ctrl_attr_group);
 889 }
 890
 891 /*
 892  * pcie_aspm_init_link_state: Initiate PCI express link state.
 893  * It is called after the pcie and its children devices are scanned.
 894  * @pdev: the root port or switch downstream port
 895  */
 896 void pcie_aspm_init_link_state(struct pci_dev *pdev)
 897 {
 898         struct pcie_link_state *link;
 899         int blacklist = !!pcie_aspm_sanity_check(pdev);
 900
 901         if (!aspm_support_enabled)
 902                 return;
 903
 904         if (pdev->link_state)
 905                 return;
 906
 907         /*
 908          * We allocate pcie_link_state for the component on the upstream
 909          * end of a Link, so there's nothing to do unless this device is
 910          * downstream port.
 911          */
 912         if (!pcie_downstream_port(pdev))
 913                 return;
 914
 915         /* VIA has a strange chipset, root port is under a bridge */
 916         if (pci_pcie_type(pdev) == PCI_EXP_TYPE_ROOT_PORT &&
 917             pdev->bus->self)
 918                 return;
 919
 920         down_read(&pci_bus_sem);
 921         if (list_empty(&pdev->subordinate->devices))
 922                 goto out;
 923
 924         mutex_lock(&aspm_lock);
 925         link = alloc_pcie_link_state(pdev);
 926         if (!link)
 927                 goto unlock;
 928         /*
 929          * Setup initial ASPM state. Note that we need to configure
 930          * upstream links also because capable state of them can be
 931          * update through pcie_aspm_cap_init().
 932          */
 933         pcie_aspm_cap_init(link, blacklist);
 934
 935         /* Setup initial Clock PM state */
 936         pcie_clkpm_cap_init(link, blacklist);
 937
 938         /*
 939          * At this stage drivers haven't had an opportunity to change the
 940          * link policy setting. Enabling ASPM on broken hardware can cripple
 941          * it even before the driver has had a chance to disable ASPM, so
 942          * default to a safe level right now. If we're enabling ASPM beyond
 943          * the BIOS's expectation, we'll do so once pci_enable_device() is
 944          * called.
 945          */
 946         if (aspm_policy != POLICY_POWERSAVE &&
 947             aspm_policy != POLICY_POWER_SUPERSAVE) {
 948                 pcie_config_aspm_path(link);
 949                 pcie_set_clkpm(link, policy_to_clkpm_state(link));
 950         }
 951
 952         pcie_aspm_update_sysfs_visibility(pdev);
 953
 954 unlock:
 955         mutex_unlock(&aspm_lock);
 956 out:
 957         up_read(&pci_bus_sem);
 958 }
 959
 960 /* Recheck latencies and update aspm_capable for links under the root */
 961 static void pcie_update_aspm_capable(struct pcie_link_state *root)
 962 {
 963         struct pcie_link_state *link;
 964         BUG_ON(root->parent);
 965         list_for_each_entry(link, &link_list, sibling) {
 966                 if (link->root != root)
 967                         continue;
 968                 link->aspm_capable = link->aspm_support;
 969         }
 970         list_for_each_entry(link, &link_list, sibling) {
 971                 struct pci_dev *child;
 972                 struct pci_bus *linkbus = link->pdev->subordinate;
 973                 if (link->root != root)
 974                         continue;
 975                 list_for_each_entry(child, &linkbus->devices, bus_list) {
 976                         if ((pci_pcie_type(child) != PCI_EXP_TYPE_ENDPOINT) &&
 977                             (pci_pcie_type(child) != PCI_EXP_TYPE_LEG_END))
 978                                 continue;
 979                         pcie_aspm_check_latency(child);
 980                 }
 981         }
 982 }
 983
 984 /* @pdev: the endpoint device */
 985 void pcie_aspm_exit_link_state(struct pci_dev *pdev)
 986 {
 987         struct pci_dev *parent = pdev->bus->self;
 988         struct pcie_link_state *link, *root, *parent_link;
 989
 990         if (!parent || !parent->link_state)
 991                 return;
 992
 993         down_read(&pci_bus_sem);
 994         mutex_lock(&aspm_lock);
 995         /*
 996          * All PCIe functions are in one slot, remove one function will remove
 997          * the whole slot, so just wait until we are the last function left.
 998          */
 999         if (!list_empty(&parent->subordinate->devices))
1000                 goto out;
1001
1002         link = parent->link_state;
1003         root = link->root;
1004         parent_link = link->parent;
1005
1006         /* All functions are removed, so just disable ASPM for the link */
1007         pcie_config_aspm_link(link, 0);
1008         list_del(&link->sibling);
1009         /* Clock PM is for endpoint device */
1010         free_link_state(link);
1011
1012         /* Recheck latencies and configure upstream links */
1013         if (parent_link) {
1014                 pcie_update_aspm_capable(root);
1015                 pcie_config_aspm_path(parent_link);
1016         }
1017 out:
1018         mutex_unlock(&aspm_lock);
1019         up_read(&pci_bus_sem);
1020 }
1021
1022 /* @pdev: the root port or switch downstream port */
1023 void pcie_aspm_pm_state_change(struct pci_dev *pdev)
1024 {
1025         struct pcie_link_state *link = pdev->link_state;
1026
1027         if (aspm_disabled || !link)
1028                 return;
1029         /*
1030          * Devices changed PM state, we should recheck if latency
1031          * meets all functions' requirement
1032          */
1033         down_read(&pci_bus_sem);
1034         mutex_lock(&aspm_lock);
1035         pcie_update_aspm_capable(link->root);
1036         pcie_config_aspm_path(link);
1037         mutex_unlock(&aspm_lock);
1038         up_read(&pci_bus_sem);
1039 }
1040
1041 void pcie_aspm_powersave_config_link(struct pci_dev *pdev)
1042 {
1043         struct pcie_link_state *link = pdev->link_state;
1044
1045         if (aspm_disabled || !link)
1046                 return;
1047
1048         if (aspm_policy != POLICY_POWERSAVE &&
1049             aspm_policy != POLICY_POWER_SUPERSAVE)
1050                 return;
1051
1052         down_read(&pci_bus_sem);
1053         mutex_lock(&aspm_lock);
1054         pcie_config_aspm_path(link);
1055         pcie_set_clkpm(link, policy_to_clkpm_state(link));
1056         mutex_unlock(&aspm_lock);
1057         up_read(&pci_bus_sem);
1058 }
1059
1060 static struct pcie_link_state *pcie_aspm_get_link(struct pci_dev *pdev)
1061 {
1062         struct pci_dev *bridge;
1063
1064         if (!pci_is_pcie(pdev))
1065                 return NULL;
1066
1067         bridge = pci_upstream_bridge(pdev);
1068         if (!bridge || !pci_is_pcie(bridge))
1069                 return NULL;
1070
1071         return bridge->link_state;
1072 }
1073
1074 static int __pci_disable_link_state(struct pci_dev *pdev, int state, bool sem)
1075 {
1076         struct pcie_link_state *link = pcie_aspm_get_link(pdev);
1077
1078         if (!link)
1079                 return -EINVAL;
1080         /*
1081          * A driver requested that ASPM be disabled on this device, but
1082          * if we don't have permission to manage ASPM (e.g., on ACPI
1083          * systems we have to observe the FADT ACPI_FADT_NO_ASPM bit and
1084          * the _OSC method), we can't honor that request.  Windows has
1085          * a similar mechanism using "PciASPMOptOut", which is also
1086          * ignored in this situation.
1087          */
1088         if (aspm_disabled) {
1089                 pci_warn(pdev, "can't disable ASPM; OS doesn't have ASPM control\n");
1090                 return -EPERM;
1091         }
1092
1093         if (sem)
1094                 down_read(&pci_bus_sem);
1095         mutex_lock(&aspm_lock);
1096         if (state & PCIE_LINK_STATE_L0S)
1097                 link->aspm_disable |= ASPM_STATE_L0S;
1098         if (state & PCIE_LINK_STATE_L1)
1099                 /* L1 PM substates require L1 */
1100                 link->aspm_disable |= ASPM_STATE_L1 | ASPM_STATE_L1SS;
1101         if (state & PCIE_LINK_STATE_L1_1)
1102                 link->aspm_disable |= ASPM_STATE_L1_1;
1103         if (state & PCIE_LINK_STATE_L1_2)
1104                 link->aspm_disable |= ASPM_STATE_L1_2;
1105         if (state & PCIE_LINK_STATE_L1_1_PCIPM)
1106                 link->aspm_disable |= ASPM_STATE_L1_1_PCIPM;
1107         if (state & PCIE_LINK_STATE_L1_2_PCIPM)
1108                 link->aspm_disable |= ASPM_STATE_L1_2_PCIPM;
1109         pcie_config_aspm_link(link, policy_to_aspm_state(link));
1110
1111         if (state & PCIE_LINK_STATE_CLKPM)
1112                 link->clkpm_disable = 1;
1113         pcie_set_clkpm(link, policy_to_clkpm_state(link));
1114         mutex_unlock(&aspm_lock);
1115         if (sem)
1116                 up_read(&pci_bus_sem);
1117
1118         return 0;
1119 }
1120
1121 int pci_disable_link_state_locked(struct pci_dev *pdev, int state)
1122 {
1123         return __pci_disable_link_state(pdev, state, false);
1124 }
1125 EXPORT_SYMBOL(pci_disable_link_state_locked);
1126
1127 /**
1128  * pci_disable_link_state - Disable device's link state, so the link will
1129  * never enter specific states.  Note that if the BIOS didn't grant ASPM
1130  * control to the OS, this does nothing because we can't touch the LNKCTL
1131  * register. Returns 0 or a negative errno.
1132  *
1133  * @pdev: PCI device
1134  * @state: ASPM link state to disable
1135  */
1136 int pci_disable_link_state(struct pci_dev *pdev, int state)
1137 {
1138         return __pci_disable_link_state(pdev, state, true);
1139 }
1140 EXPORT_SYMBOL(pci_disable_link_state);
1141
1142 static int pcie_aspm_set_policy(const char *val,
1143                                 const struct kernel_param *kp)
1144 {
1145         int i;
1146         struct pcie_link_state *link;
1147
1148         if (aspm_disabled)
1149                 return -EPERM;
1150         i = sysfs_match_string(policy_str, val);
1151         if (i < 0)
1152                 return i;
1153         if (i == aspm_policy)
1154                 return 0;
1155
1156         down_read(&pci_bus_sem);
1157         mutex_lock(&aspm_lock);
1158         aspm_policy = i;
1159         list_for_each_entry(link, &link_list, sibling) {
1160                 pcie_config_aspm_link(link, policy_to_aspm_state(link));
1161                 pcie_set_clkpm(link, policy_to_clkpm_state(link));
1162         }
1163         mutex_unlock(&aspm_lock);
1164         up_read(&pci_bus_sem);
1165         return 0;
1166 }
1167
1168 static int pcie_aspm_get_policy(char *buffer, const struct kernel_param *kp)
1169 {
1170         int i, cnt = 0;
1171         for (i = 0; i < ARRAY_SIZE(policy_str); i++)
1172                 if (i == aspm_policy)
1173                         cnt += sprintf(buffer + cnt, "[%s] ", policy_str[i]);
1174                 else
1175                         cnt += sprintf(buffer + cnt, "%s ", policy_str[i]);
1176         cnt += sprintf(buffer + cnt, "\n");
1177         return cnt;
1178 }
1179
1180 module_param_call(policy, pcie_aspm_set_policy, pcie_aspm_get_policy,
1181         NULL, 0644);
1182
1183 /**
1184  * pcie_aspm_enabled - Check if PCIe ASPM has been enabled for a device.
1185  * @pdev: Target device.
1186  *
1187  * Relies on the upstream bridge's link_state being valid.  The link_state
1188  * is deallocated only when the last child of the bridge (i.e., @pdev or a
1189  * sibling) is removed, and the caller should be holding a reference to
1190  * @pdev, so this should be safe.
1191  */
1192 bool pcie_aspm_enabled(struct pci_dev *pdev)
1193 {
1194         struct pcie_link_state *link = pcie_aspm_get_link(pdev);
1195
1196         if (!link)
1197                 return false;
1198
1199         return link->aspm_enabled;
1200 }
1201 EXPORT_SYMBOL_GPL(pcie_aspm_enabled);
1202
1203 static ssize_t aspm_attr_show_common(struct device *dev,
1204                                      struct device_attribute *attr,
1205                                      char *buf, u8 state)
1206 {
1207         struct pci_dev *pdev = to_pci_dev(dev);
1208         struct pcie_link_state *link = pcie_aspm_get_link(pdev);
1209
1210         return sprintf(buf, "%d\n", (link->aspm_enabled & state) ? 1 : 0);
1211 }
1212
1213 static ssize_t aspm_attr_store_common(struct device *dev,
1214                                       struct device_attribute *attr,
1215                                       const char *buf, size_t len, u8 state)
1216 {
1217         struct pci_dev *pdev = to_pci_dev(dev);
1218         struct pcie_link_state *link = pcie_aspm_get_link(pdev);
1219         bool state_enable;
1220
1221         if (strtobool(buf, &state_enable) < 0)
1222                 return -EINVAL;
1223
1224         down_read(&pci_bus_sem);
1225         mutex_lock(&aspm_lock);
1226
1227         if (state_enable) {
1228                 link->aspm_disable &= ~state;
1229                 /* need to enable L1 for substates */
1230                 if (state & ASPM_STATE_L1SS)
1231                         link->aspm_disable &= ~ASPM_STATE_L1;
1232         } else {
1233                 link->aspm_disable |= state;
1234         }
1235
1236         pcie_config_aspm_link(link, policy_to_aspm_state(link));
1237
1238         mutex_unlock(&aspm_lock);
1239         up_read(&pci_bus_sem);
1240
1241         return len;
1242 }
1243
1244 #define ASPM_ATTR(_f, _s)                                               \
1245 static ssize_t _f##_show(struct device *dev,                            \
1246                          struct device_attribute *attr, char *buf)      \
1247 { return aspm_attr_show_common(dev, attr, buf, ASPM_STATE_##_s); }      \
1248                                                                         \
1249 static ssize_t _f##_store(struct device *dev,                           \
1250                           struct device_attribute *attr,                \
1251                           const char *buf, size_t len)                  \
1252 { return aspm_attr_store_common(dev, attr, buf, len, ASPM_STATE_##_s); }
1253
1254 ASPM_ATTR(l0s_aspm, L0S)
1255 ASPM_ATTR(l1_aspm, L1)
1256 ASPM_ATTR(l1_1_aspm, L1_1)
1257 ASPM_ATTR(l1_2_aspm, L1_2)
1258 ASPM_ATTR(l1_1_pcipm, L1_1_PCIPM)
1259 ASPM_ATTR(l1_2_pcipm, L1_2_PCIPM)
1260
1261 static ssize_t clkpm_show(struct device *dev,
1262                           struct device_attribute *attr, char *buf)
1263 {
1264         struct pci_dev *pdev = to_pci_dev(dev);
1265         struct pcie_link_state *link = pcie_aspm_get_link(pdev);
1266
1267         return sprintf(buf, "%d\n", link->clkpm_enabled);
1268 }
1269
1270 static ssize_t clkpm_store(struct device *dev,
1271                            struct device_attribute *attr,
1272                            const char *buf, size_t len)
1273 {
1274         struct pci_dev *pdev = to_pci_dev(dev);
1275         struct pcie_link_state *link = pcie_aspm_get_link(pdev);
1276         bool state_enable;
1277
1278         if (strtobool(buf, &state_enable) < 0)
1279                 return -EINVAL;
1280
1281         down_read(&pci_bus_sem);
1282         mutex_lock(&aspm_lock);
1283
1284         link->clkpm_disable = !state_enable;
1285         pcie_set_clkpm(link, policy_to_clkpm_state(link));
1286
1287         mutex_unlock(&aspm_lock);
1288         up_read(&pci_bus_sem);
1289
1290         return len;
1291 }
1292
1293 static DEVICE_ATTR_RW(clkpm);
1294 static DEVICE_ATTR_RW(l0s_aspm);
1295 static DEVICE_ATTR_RW(l1_aspm);
1296 static DEVICE_ATTR_RW(l1_1_aspm);
1297 static DEVICE_ATTR_RW(l1_2_aspm);
1298 static DEVICE_ATTR_RW(l1_1_pcipm);
1299 static DEVICE_ATTR_RW(l1_2_pcipm);
1300
1301 static struct attribute *aspm_ctrl_attrs[] = {
1302         &dev_attr_clkpm.attr,
1303         &dev_attr_l0s_aspm.attr,
1304         &dev_attr_l1_aspm.attr,
1305         &dev_attr_l1_1_aspm.attr,
1306         &dev_attr_l1_2_aspm.attr,
1307         &dev_attr_l1_1_pcipm.attr,
1308         &dev_attr_l1_2_pcipm.attr,
1309         NULL
1310 };
1311
1312 static umode_t aspm_ctrl_attrs_are_visible(struct kobject *kobj,
1313                                            struct attribute *a, int n)
1314 {
1315         struct device *dev = kobj_to_dev(kobj);
1316         struct pci_dev *pdev = to_pci_dev(dev);
1317         struct pcie_link_state *link = pcie_aspm_get_link(pdev);
1318         static const u8 aspm_state_map[] = {
1319                 ASPM_STATE_L0S,
1320                 ASPM_STATE_L1,
1321                 ASPM_STATE_L1_1,
1322                 ASPM_STATE_L1_2,
1323                 ASPM_STATE_L1_1_PCIPM,
1324                 ASPM_STATE_L1_2_PCIPM,
1325         };
1326
1327         if (aspm_disabled || !link)
1328                 return 0;
1329
1330         if (n == 0)
1331                 return link->clkpm_capable ? a->mode : 0;
1332
1333         return link->aspm_capable & aspm_state_map[n - 1] ? a->mode : 0;
1334 }
1335
1336 const struct attribute_group aspm_ctrl_attr_group = {
1337         .name = "link",
1338         .attrs = aspm_ctrl_attrs,
1339         .is_visible = aspm_ctrl_attrs_are_visible,
1340 };
1341
1342 static int __init pcie_aspm_disable(char *str)
1343 {
1344         if (!strcmp(str, "off")) {
1345                 aspm_policy = POLICY_DEFAULT;
1346                 aspm_disabled = 1;
1347                 aspm_support_enabled = false;
1348                 printk(KERN_INFO "PCIe ASPM is disabled\n");
1349         } else if (!strcmp(str, "force")) {
1350                 aspm_force = 1;
1351                 printk(KERN_INFO "PCIe ASPM is forcibly enabled\n");
1352         }
1353         return 1;
1354 }
1355
1356 __setup("pcie_aspm=", pcie_aspm_disable);
1357
1358 void pcie_no_aspm(void)
1359 {
1360         /*
1361          * Disabling ASPM is intended to prevent the kernel from modifying
1362          * existing hardware state, not to clear existing state. To that end:
1363          * (a) set policy to POLICY_DEFAULT in order to avoid changing state
1364          * (b) prevent userspace from changing policy
1365          */
1366         if (!aspm_force) {
1367                 aspm_policy = POLICY_DEFAULT;
1368                 aspm_disabled = 1;
1369         }
1370 }
1371
1372 bool pcie_aspm_support_enabled(void)
1373 {
1374         return aspm_support_enabled;
1375 }
1376 EXPORT_SYMBOL(pcie_aspm_support_enabled);