Merge tag 'acpi-4.18-rc1' of git://git.kernel.org/pub/scm/linux/kernel/git/rafael...
[linux-2.6-microblaze.git] / drivers / pci / pci.c
1 // SPDX-License-Identifier: GPL-2.0
2 /*
3  * PCI Bus Services, see include/linux/pci.h for further explanation.
4  *
5  * Copyright 1993 -- 1997 Drew Eckhardt, Frederic Potter,
6  * David Mosberger-Tang
7  *
8  * Copyright 1997 -- 2000 Martin Mares <mj@ucw.cz>
9  */
10
11 #include <linux/acpi.h>
12 #include <linux/kernel.h>
13 #include <linux/delay.h>
14 #include <linux/dmi.h>
15 #include <linux/init.h>
16 #include <linux/of.h>
17 #include <linux/of_pci.h>
18 #include <linux/pci.h>
19 #include <linux/pm.h>
20 #include <linux/slab.h>
21 #include <linux/module.h>
22 #include <linux/spinlock.h>
23 #include <linux/string.h>
24 #include <linux/log2.h>
25 #include <linux/logic_pio.h>
26 #include <linux/pci-aspm.h>
27 #include <linux/pm_wakeup.h>
28 #include <linux/interrupt.h>
29 #include <linux/device.h>
30 #include <linux/pm_runtime.h>
31 #include <linux/pci_hotplug.h>
32 #include <linux/vmalloc.h>
33 #include <linux/pci-ats.h>
34 #include <asm/setup.h>
35 #include <asm/dma.h>
36 #include <linux/aer.h>
37 #include "pci.h"
38
39 const char *pci_power_names[] = {
40         "error", "D0", "D1", "D2", "D3hot", "D3cold", "unknown",
41 };
42 EXPORT_SYMBOL_GPL(pci_power_names);
43
44 int isa_dma_bridge_buggy;
45 EXPORT_SYMBOL(isa_dma_bridge_buggy);
46
47 int pci_pci_problems;
48 EXPORT_SYMBOL(pci_pci_problems);
49
50 unsigned int pci_pm_d3_delay;
51
52 static void pci_pme_list_scan(struct work_struct *work);
53
54 static LIST_HEAD(pci_pme_list);
55 static DEFINE_MUTEX(pci_pme_list_mutex);
56 static DECLARE_DELAYED_WORK(pci_pme_work, pci_pme_list_scan);
57
58 struct pci_pme_device {
59         struct list_head list;
60         struct pci_dev *dev;
61 };
62
63 #define PME_TIMEOUT 1000 /* How long between PME checks */
64
65 static void pci_dev_d3_sleep(struct pci_dev *dev)
66 {
67         unsigned int delay = dev->d3_delay;
68
69         if (delay < pci_pm_d3_delay)
70                 delay = pci_pm_d3_delay;
71
72         if (delay)
73                 msleep(delay);
74 }
75
76 #ifdef CONFIG_PCI_DOMAINS
77 int pci_domains_supported = 1;
78 #endif
79
80 #define DEFAULT_CARDBUS_IO_SIZE         (256)
81 #define DEFAULT_CARDBUS_MEM_SIZE        (64*1024*1024)
82 /* pci=cbmemsize=nnM,cbiosize=nn can override this */
83 unsigned long pci_cardbus_io_size = DEFAULT_CARDBUS_IO_SIZE;
84 unsigned long pci_cardbus_mem_size = DEFAULT_CARDBUS_MEM_SIZE;
85
86 #define DEFAULT_HOTPLUG_IO_SIZE         (256)
87 #define DEFAULT_HOTPLUG_MEM_SIZE        (2*1024*1024)
88 /* pci=hpmemsize=nnM,hpiosize=nn can override this */
89 unsigned long pci_hotplug_io_size  = DEFAULT_HOTPLUG_IO_SIZE;
90 unsigned long pci_hotplug_mem_size = DEFAULT_HOTPLUG_MEM_SIZE;
91
92 #define DEFAULT_HOTPLUG_BUS_SIZE        1
93 unsigned long pci_hotplug_bus_size = DEFAULT_HOTPLUG_BUS_SIZE;
94
95 enum pcie_bus_config_types pcie_bus_config = PCIE_BUS_DEFAULT;
96
97 /*
98  * The default CLS is used if arch didn't set CLS explicitly and not
99  * all pci devices agree on the same value.  Arch can override either
100  * the dfl or actual value as it sees fit.  Don't forget this is
101  * measured in 32-bit words, not bytes.
102  */
103 u8 pci_dfl_cache_line_size = L1_CACHE_BYTES >> 2;
104 u8 pci_cache_line_size;
105
106 /*
107  * If we set up a device for bus mastering, we need to check the latency
108  * timer as certain BIOSes forget to set it properly.
109  */
110 unsigned int pcibios_max_latency = 255;
111
112 /* If set, the PCIe ARI capability will not be used. */
113 static bool pcie_ari_disabled;
114
115 /* Disable bridge_d3 for all PCIe ports */
116 static bool pci_bridge_d3_disable;
117 /* Force bridge_d3 for all PCIe ports */
118 static bool pci_bridge_d3_force;
119
120 static int __init pcie_port_pm_setup(char *str)
121 {
122         if (!strcmp(str, "off"))
123                 pci_bridge_d3_disable = true;
124         else if (!strcmp(str, "force"))
125                 pci_bridge_d3_force = true;
126         return 1;
127 }
128 __setup("pcie_port_pm=", pcie_port_pm_setup);
129
130 /* Time to wait after a reset for device to become responsive */
131 #define PCIE_RESET_READY_POLL_MS 60000
132
133 /**
134  * pci_bus_max_busnr - returns maximum PCI bus number of given bus' children
135  * @bus: pointer to PCI bus structure to search
136  *
137  * Given a PCI bus, returns the highest PCI bus number present in the set
138  * including the given PCI bus and its list of child PCI buses.
139  */
140 unsigned char pci_bus_max_busnr(struct pci_bus *bus)
141 {
142         struct pci_bus *tmp;
143         unsigned char max, n;
144
145         max = bus->busn_res.end;
146         list_for_each_entry(tmp, &bus->children, node) {
147                 n = pci_bus_max_busnr(tmp);
148                 if (n > max)
149                         max = n;
150         }
151         return max;
152 }
153 EXPORT_SYMBOL_GPL(pci_bus_max_busnr);
154
155 #ifdef CONFIG_HAS_IOMEM
156 void __iomem *pci_ioremap_bar(struct pci_dev *pdev, int bar)
157 {
158         struct resource *res = &pdev->resource[bar];
159
160         /*
161          * Make sure the BAR is actually a memory resource, not an IO resource
162          */
163         if (res->flags & IORESOURCE_UNSET || !(res->flags & IORESOURCE_MEM)) {
164                 pci_warn(pdev, "can't ioremap BAR %d: %pR\n", bar, res);
165                 return NULL;
166         }
167         return ioremap_nocache(res->start, resource_size(res));
168 }
169 EXPORT_SYMBOL_GPL(pci_ioremap_bar);
170
171 void __iomem *pci_ioremap_wc_bar(struct pci_dev *pdev, int bar)
172 {
173         /*
174          * Make sure the BAR is actually a memory resource, not an IO resource
175          */
176         if (!(pci_resource_flags(pdev, bar) & IORESOURCE_MEM)) {
177                 WARN_ON(1);
178                 return NULL;
179         }
180         return ioremap_wc(pci_resource_start(pdev, bar),
181                           pci_resource_len(pdev, bar));
182 }
183 EXPORT_SYMBOL_GPL(pci_ioremap_wc_bar);
184 #endif
185
186
187 static int __pci_find_next_cap_ttl(struct pci_bus *bus, unsigned int devfn,
188                                    u8 pos, int cap, int *ttl)
189 {
190         u8 id;
191         u16 ent;
192
193         pci_bus_read_config_byte(bus, devfn, pos, &pos);
194
195         while ((*ttl)--) {
196                 if (pos < 0x40)
197                         break;
198                 pos &= ~3;
199                 pci_bus_read_config_word(bus, devfn, pos, &ent);
200
201                 id = ent & 0xff;
202                 if (id == 0xff)
203                         break;
204                 if (id == cap)
205                         return pos;
206                 pos = (ent >> 8);
207         }
208         return 0;
209 }
210
211 static int __pci_find_next_cap(struct pci_bus *bus, unsigned int devfn,
212                                u8 pos, int cap)
213 {
214         int ttl = PCI_FIND_CAP_TTL;
215
216         return __pci_find_next_cap_ttl(bus, devfn, pos, cap, &ttl);
217 }
218
219 int pci_find_next_capability(struct pci_dev *dev, u8 pos, int cap)
220 {
221         return __pci_find_next_cap(dev->bus, dev->devfn,
222                                    pos + PCI_CAP_LIST_NEXT, cap);
223 }
224 EXPORT_SYMBOL_GPL(pci_find_next_capability);
225
226 static int __pci_bus_find_cap_start(struct pci_bus *bus,
227                                     unsigned int devfn, u8 hdr_type)
228 {
229         u16 status;
230
231         pci_bus_read_config_word(bus, devfn, PCI_STATUS, &status);
232         if (!(status & PCI_STATUS_CAP_LIST))
233                 return 0;
234
235         switch (hdr_type) {
236         case PCI_HEADER_TYPE_NORMAL:
237         case PCI_HEADER_TYPE_BRIDGE:
238                 return PCI_CAPABILITY_LIST;
239         case PCI_HEADER_TYPE_CARDBUS:
240                 return PCI_CB_CAPABILITY_LIST;
241         }
242
243         return 0;
244 }
245
246 /**
247  * pci_find_capability - query for devices' capabilities
248  * @dev: PCI device to query
249  * @cap: capability code
250  *
251  * Tell if a device supports a given PCI capability.
252  * Returns the address of the requested capability structure within the
253  * device's PCI configuration space or 0 in case the device does not
254  * support it.  Possible values for @cap:
255  *
256  *  %PCI_CAP_ID_PM           Power Management
257  *  %PCI_CAP_ID_AGP          Accelerated Graphics Port
258  *  %PCI_CAP_ID_VPD          Vital Product Data
259  *  %PCI_CAP_ID_SLOTID       Slot Identification
260  *  %PCI_CAP_ID_MSI          Message Signalled Interrupts
261  *  %PCI_CAP_ID_CHSWP        CompactPCI HotSwap
262  *  %PCI_CAP_ID_PCIX         PCI-X
263  *  %PCI_CAP_ID_EXP          PCI Express
264  */
265 int pci_find_capability(struct pci_dev *dev, int cap)
266 {
267         int pos;
268
269         pos = __pci_bus_find_cap_start(dev->bus, dev->devfn, dev->hdr_type);
270         if (pos)
271                 pos = __pci_find_next_cap(dev->bus, dev->devfn, pos, cap);
272
273         return pos;
274 }
275 EXPORT_SYMBOL(pci_find_capability);
276
277 /**
278  * pci_bus_find_capability - query for devices' capabilities
279  * @bus:   the PCI bus to query
280  * @devfn: PCI device to query
281  * @cap:   capability code
282  *
283  * Like pci_find_capability() but works for pci devices that do not have a
284  * pci_dev structure set up yet.
285  *
286  * Returns the address of the requested capability structure within the
287  * device's PCI configuration space or 0 in case the device does not
288  * support it.
289  */
290 int pci_bus_find_capability(struct pci_bus *bus, unsigned int devfn, int cap)
291 {
292         int pos;
293         u8 hdr_type;
294
295         pci_bus_read_config_byte(bus, devfn, PCI_HEADER_TYPE, &hdr_type);
296
297         pos = __pci_bus_find_cap_start(bus, devfn, hdr_type & 0x7f);
298         if (pos)
299                 pos = __pci_find_next_cap(bus, devfn, pos, cap);
300
301         return pos;
302 }
303 EXPORT_SYMBOL(pci_bus_find_capability);
304
305 /**
306  * pci_find_next_ext_capability - Find an extended capability
307  * @dev: PCI device to query
308  * @start: address at which to start looking (0 to start at beginning of list)
309  * @cap: capability code
310  *
311  * Returns the address of the next matching extended capability structure
312  * within the device's PCI configuration space or 0 if the device does
313  * not support it.  Some capabilities can occur several times, e.g., the
314  * vendor-specific capability, and this provides a way to find them all.
315  */
316 int pci_find_next_ext_capability(struct pci_dev *dev, int start, int cap)
317 {
318         u32 header;
319         int ttl;
320         int pos = PCI_CFG_SPACE_SIZE;
321
322         /* minimum 8 bytes per capability */
323         ttl = (PCI_CFG_SPACE_EXP_SIZE - PCI_CFG_SPACE_SIZE) / 8;
324
325         if (dev->cfg_size <= PCI_CFG_SPACE_SIZE)
326                 return 0;
327
328         if (start)
329                 pos = start;
330
331         if (pci_read_config_dword(dev, pos, &header) != PCIBIOS_SUCCESSFUL)
332                 return 0;
333
334         /*
335          * If we have no capabilities, this is indicated by cap ID,
336          * cap version and next pointer all being 0.
337          */
338         if (header == 0)
339                 return 0;
340
341         while (ttl-- > 0) {
342                 if (PCI_EXT_CAP_ID(header) == cap && pos != start)
343                         return pos;
344
345                 pos = PCI_EXT_CAP_NEXT(header);
346                 if (pos < PCI_CFG_SPACE_SIZE)
347                         break;
348
349                 if (pci_read_config_dword(dev, pos, &header) != PCIBIOS_SUCCESSFUL)
350                         break;
351         }
352
353         return 0;
354 }
355 EXPORT_SYMBOL_GPL(pci_find_next_ext_capability);
356
357 /**
358  * pci_find_ext_capability - Find an extended capability
359  * @dev: PCI device to query
360  * @cap: capability code
361  *
362  * Returns the address of the requested extended capability structure
363  * within the device's PCI configuration space or 0 if the device does
364  * not support it.  Possible values for @cap:
365  *
366  *  %PCI_EXT_CAP_ID_ERR         Advanced Error Reporting
367  *  %PCI_EXT_CAP_ID_VC          Virtual Channel
368  *  %PCI_EXT_CAP_ID_DSN         Device Serial Number
369  *  %PCI_EXT_CAP_ID_PWR         Power Budgeting
370  */
371 int pci_find_ext_capability(struct pci_dev *dev, int cap)
372 {
373         return pci_find_next_ext_capability(dev, 0, cap);
374 }
375 EXPORT_SYMBOL_GPL(pci_find_ext_capability);
376
377 static int __pci_find_next_ht_cap(struct pci_dev *dev, int pos, int ht_cap)
378 {
379         int rc, ttl = PCI_FIND_CAP_TTL;
380         u8 cap, mask;
381
382         if (ht_cap == HT_CAPTYPE_SLAVE || ht_cap == HT_CAPTYPE_HOST)
383                 mask = HT_3BIT_CAP_MASK;
384         else
385                 mask = HT_5BIT_CAP_MASK;
386
387         pos = __pci_find_next_cap_ttl(dev->bus, dev->devfn, pos,
388                                       PCI_CAP_ID_HT, &ttl);
389         while (pos) {
390                 rc = pci_read_config_byte(dev, pos + 3, &cap);
391                 if (rc != PCIBIOS_SUCCESSFUL)
392                         return 0;
393
394                 if ((cap & mask) == ht_cap)
395                         return pos;
396
397                 pos = __pci_find_next_cap_ttl(dev->bus, dev->devfn,
398                                               pos + PCI_CAP_LIST_NEXT,
399                                               PCI_CAP_ID_HT, &ttl);
400         }
401
402         return 0;
403 }
404 /**
405  * pci_find_next_ht_capability - query a device's Hypertransport capabilities
406  * @dev: PCI device to query
407  * @pos: Position from which to continue searching
408  * @ht_cap: Hypertransport capability code
409  *
410  * To be used in conjunction with pci_find_ht_capability() to search for
411  * all capabilities matching @ht_cap. @pos should always be a value returned
412  * from pci_find_ht_capability().
413  *
414  * NB. To be 100% safe against broken PCI devices, the caller should take
415  * steps to avoid an infinite loop.
416  */
417 int pci_find_next_ht_capability(struct pci_dev *dev, int pos, int ht_cap)
418 {
419         return __pci_find_next_ht_cap(dev, pos + PCI_CAP_LIST_NEXT, ht_cap);
420 }
421 EXPORT_SYMBOL_GPL(pci_find_next_ht_capability);
422
423 /**
424  * pci_find_ht_capability - query a device's Hypertransport capabilities
425  * @dev: PCI device to query
426  * @ht_cap: Hypertransport capability code
427  *
428  * Tell if a device supports a given Hypertransport capability.
429  * Returns an address within the device's PCI configuration space
430  * or 0 in case the device does not support the request capability.
431  * The address points to the PCI capability, of type PCI_CAP_ID_HT,
432  * which has a Hypertransport capability matching @ht_cap.
433  */
434 int pci_find_ht_capability(struct pci_dev *dev, int ht_cap)
435 {
436         int pos;
437
438         pos = __pci_bus_find_cap_start(dev->bus, dev->devfn, dev->hdr_type);
439         if (pos)
440                 pos = __pci_find_next_ht_cap(dev, pos, ht_cap);
441
442         return pos;
443 }
444 EXPORT_SYMBOL_GPL(pci_find_ht_capability);
445
446 /**
447  * pci_find_parent_resource - return resource region of parent bus of given region
448  * @dev: PCI device structure contains resources to be searched
449  * @res: child resource record for which parent is sought
450  *
451  *  For given resource region of given device, return the resource
452  *  region of parent bus the given region is contained in.
453  */
454 struct resource *pci_find_parent_resource(const struct pci_dev *dev,
455                                           struct resource *res)
456 {
457         const struct pci_bus *bus = dev->bus;
458         struct resource *r;
459         int i;
460
461         pci_bus_for_each_resource(bus, r, i) {
462                 if (!r)
463                         continue;
464                 if (resource_contains(r, res)) {
465
466                         /*
467                          * If the window is prefetchable but the BAR is
468                          * not, the allocator made a mistake.
469                          */
470                         if (r->flags & IORESOURCE_PREFETCH &&
471                             !(res->flags & IORESOURCE_PREFETCH))
472                                 return NULL;
473
474                         /*
475                          * If we're below a transparent bridge, there may
476                          * be both a positively-decoded aperture and a
477                          * subtractively-decoded region that contain the BAR.
478                          * We want the positively-decoded one, so this depends
479                          * on pci_bus_for_each_resource() giving us those
480                          * first.
481                          */
482                         return r;
483                 }
484         }
485         return NULL;
486 }
487 EXPORT_SYMBOL(pci_find_parent_resource);
488
489 /**
490  * pci_find_resource - Return matching PCI device resource
491  * @dev: PCI device to query
492  * @res: Resource to look for
493  *
494  * Goes over standard PCI resources (BARs) and checks if the given resource
495  * is partially or fully contained in any of them. In that case the
496  * matching resource is returned, %NULL otherwise.
497  */
498 struct resource *pci_find_resource(struct pci_dev *dev, struct resource *res)
499 {
500         int i;
501
502         for (i = 0; i < PCI_ROM_RESOURCE; i++) {
503                 struct resource *r = &dev->resource[i];
504
505                 if (r->start && resource_contains(r, res))
506                         return r;
507         }
508
509         return NULL;
510 }
511 EXPORT_SYMBOL(pci_find_resource);
512
513 /**
514  * pci_find_pcie_root_port - return PCIe Root Port
515  * @dev: PCI device to query
516  *
517  * Traverse up the parent chain and return the PCIe Root Port PCI Device
518  * for a given PCI Device.
519  */
520 struct pci_dev *pci_find_pcie_root_port(struct pci_dev *dev)
521 {
522         struct pci_dev *bridge, *highest_pcie_bridge = dev;
523
524         bridge = pci_upstream_bridge(dev);
525         while (bridge && pci_is_pcie(bridge)) {
526                 highest_pcie_bridge = bridge;
527                 bridge = pci_upstream_bridge(bridge);
528         }
529
530         if (pci_pcie_type(highest_pcie_bridge) != PCI_EXP_TYPE_ROOT_PORT)
531                 return NULL;
532
533         return highest_pcie_bridge;
534 }
535 EXPORT_SYMBOL(pci_find_pcie_root_port);
536
537 /**
538  * pci_wait_for_pending - wait for @mask bit(s) to clear in status word @pos
539  * @dev: the PCI device to operate on
540  * @pos: config space offset of status word
541  * @mask: mask of bit(s) to care about in status word
542  *
543  * Return 1 when mask bit(s) in status word clear, 0 otherwise.
544  */
545 int pci_wait_for_pending(struct pci_dev *dev, int pos, u16 mask)
546 {
547         int i;
548
549         /* Wait for Transaction Pending bit clean */
550         for (i = 0; i < 4; i++) {
551                 u16 status;
552                 if (i)
553                         msleep((1 << (i - 1)) * 100);
554
555                 pci_read_config_word(dev, pos, &status);
556                 if (!(status & mask))
557                         return 1;
558         }
559
560         return 0;
561 }
562
563 /**
564  * pci_restore_bars - restore a device's BAR values (e.g. after wake-up)
565  * @dev: PCI device to have its BARs restored
566  *
567  * Restore the BAR values for a given device, so as to make it
568  * accessible by its driver.
569  */
570 static void pci_restore_bars(struct pci_dev *dev)
571 {
572         int i;
573
574         for (i = 0; i < PCI_BRIDGE_RESOURCES; i++)
575                 pci_update_resource(dev, i);
576 }
577
578 static const struct pci_platform_pm_ops *pci_platform_pm;
579
580 int pci_set_platform_pm(const struct pci_platform_pm_ops *ops)
581 {
582         if (!ops->is_manageable || !ops->set_state  || !ops->get_state ||
583             !ops->choose_state  || !ops->set_wakeup || !ops->need_resume)
584                 return -EINVAL;
585         pci_platform_pm = ops;
586         return 0;
587 }
588
589 static inline bool platform_pci_power_manageable(struct pci_dev *dev)
590 {
591         return pci_platform_pm ? pci_platform_pm->is_manageable(dev) : false;
592 }
593
594 static inline int platform_pci_set_power_state(struct pci_dev *dev,
595                                                pci_power_t t)
596 {
597         return pci_platform_pm ? pci_platform_pm->set_state(dev, t) : -ENOSYS;
598 }
599
600 static inline pci_power_t platform_pci_get_power_state(struct pci_dev *dev)
601 {
602         return pci_platform_pm ? pci_platform_pm->get_state(dev) : PCI_UNKNOWN;
603 }
604
605 static inline pci_power_t platform_pci_choose_state(struct pci_dev *dev)
606 {
607         return pci_platform_pm ?
608                         pci_platform_pm->choose_state(dev) : PCI_POWER_ERROR;
609 }
610
611 static inline int platform_pci_set_wakeup(struct pci_dev *dev, bool enable)
612 {
613         return pci_platform_pm ?
614                         pci_platform_pm->set_wakeup(dev, enable) : -ENODEV;
615 }
616
617 static inline bool platform_pci_need_resume(struct pci_dev *dev)
618 {
619         return pci_platform_pm ? pci_platform_pm->need_resume(dev) : false;
620 }
621
622 /**
623  * pci_raw_set_power_state - Use PCI PM registers to set the power state of
624  *                           given PCI device
625  * @dev: PCI device to handle.
626  * @state: PCI power state (D0, D1, D2, D3hot) to put the device into.
627  *
628  * RETURN VALUE:
629  * -EINVAL if the requested state is invalid.
630  * -EIO if device does not support PCI PM or its PM capabilities register has a
631  * wrong version, or device doesn't support the requested state.
632  * 0 if device already is in the requested state.
633  * 0 if device's power state has been successfully changed.
634  */
635 static int pci_raw_set_power_state(struct pci_dev *dev, pci_power_t state)
636 {
637         u16 pmcsr;
638         bool need_restore = false;
639
640         /* Check if we're already there */
641         if (dev->current_state == state)
642                 return 0;
643
644         if (!dev->pm_cap)
645                 return -EIO;
646
647         if (state < PCI_D0 || state > PCI_D3hot)
648                 return -EINVAL;
649
650         /* Validate current state:
651          * Can enter D0 from any state, but if we can only go deeper
652          * to sleep if we're already in a low power state
653          */
654         if (state != PCI_D0 && dev->current_state <= PCI_D3cold
655             && dev->current_state > state) {
656                 pci_err(dev, "invalid power transition (from state %d to %d)\n",
657                         dev->current_state, state);
658                 return -EINVAL;
659         }
660
661         /* check if this device supports the desired state */
662         if ((state == PCI_D1 && !dev->d1_support)
663            || (state == PCI_D2 && !dev->d2_support))
664                 return -EIO;
665
666         pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &pmcsr);
667
668         /* If we're (effectively) in D3, force entire word to 0.
669          * This doesn't affect PME_Status, disables PME_En, and
670          * sets PowerState to 0.
671          */
672         switch (dev->current_state) {
673         case PCI_D0:
674         case PCI_D1:
675         case PCI_D2:
676                 pmcsr &= ~PCI_PM_CTRL_STATE_MASK;
677                 pmcsr |= state;
678                 break;
679         case PCI_D3hot:
680         case PCI_D3cold:
681         case PCI_UNKNOWN: /* Boot-up */
682                 if ((pmcsr & PCI_PM_CTRL_STATE_MASK) == PCI_D3hot
683                  && !(pmcsr & PCI_PM_CTRL_NO_SOFT_RESET))
684                         need_restore = true;
685                 /* Fall-through: force to D0 */
686         default:
687                 pmcsr = 0;
688                 break;
689         }
690
691         /* enter specified state */
692         pci_write_config_word(dev, dev->pm_cap + PCI_PM_CTRL, pmcsr);
693
694         /* Mandatory power management transition delays */
695         /* see PCI PM 1.1 5.6.1 table 18 */
696         if (state == PCI_D3hot || dev->current_state == PCI_D3hot)
697                 pci_dev_d3_sleep(dev);
698         else if (state == PCI_D2 || dev->current_state == PCI_D2)
699                 udelay(PCI_PM_D2_DELAY);
700
701         pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &pmcsr);
702         dev->current_state = (pmcsr & PCI_PM_CTRL_STATE_MASK);
703         if (dev->current_state != state && printk_ratelimit())
704                 pci_info(dev, "Refused to change power state, currently in D%d\n",
705                          dev->current_state);
706
707         /*
708          * According to section 5.4.1 of the "PCI BUS POWER MANAGEMENT
709          * INTERFACE SPECIFICATION, REV. 1.2", a device transitioning
710          * from D3hot to D0 _may_ perform an internal reset, thereby
711          * going to "D0 Uninitialized" rather than "D0 Initialized".
712          * For example, at least some versions of the 3c905B and the
713          * 3c556B exhibit this behaviour.
714          *
715          * At least some laptop BIOSen (e.g. the Thinkpad T21) leave
716          * devices in a D3hot state at boot.  Consequently, we need to
717          * restore at least the BARs so that the device will be
718          * accessible to its driver.
719          */
720         if (need_restore)
721                 pci_restore_bars(dev);
722
723         if (dev->bus->self)
724                 pcie_aspm_pm_state_change(dev->bus->self);
725
726         return 0;
727 }
728
729 /**
730  * pci_update_current_state - Read power state of given device and cache it
731  * @dev: PCI device to handle.
732  * @state: State to cache in case the device doesn't have the PM capability
733  *
734  * The power state is read from the PMCSR register, which however is
735  * inaccessible in D3cold.  The platform firmware is therefore queried first
736  * to detect accessibility of the register.  In case the platform firmware
737  * reports an incorrect state or the device isn't power manageable by the
738  * platform at all, we try to detect D3cold by testing accessibility of the
739  * vendor ID in config space.
740  */
741 void pci_update_current_state(struct pci_dev *dev, pci_power_t state)
742 {
743         if (platform_pci_get_power_state(dev) == PCI_D3cold ||
744             !pci_device_is_present(dev)) {
745                 dev->current_state = PCI_D3cold;
746         } else if (dev->pm_cap) {
747                 u16 pmcsr;
748
749                 pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &pmcsr);
750                 dev->current_state = (pmcsr & PCI_PM_CTRL_STATE_MASK);
751         } else {
752                 dev->current_state = state;
753         }
754 }
755
756 /**
757  * pci_power_up - Put the given device into D0 forcibly
758  * @dev: PCI device to power up
759  */
760 void pci_power_up(struct pci_dev *dev)
761 {
762         if (platform_pci_power_manageable(dev))
763                 platform_pci_set_power_state(dev, PCI_D0);
764
765         pci_raw_set_power_state(dev, PCI_D0);
766         pci_update_current_state(dev, PCI_D0);
767 }
768
769 /**
770  * pci_platform_power_transition - Use platform to change device power state
771  * @dev: PCI device to handle.
772  * @state: State to put the device into.
773  */
774 static int pci_platform_power_transition(struct pci_dev *dev, pci_power_t state)
775 {
776         int error;
777
778         if (platform_pci_power_manageable(dev)) {
779                 error = platform_pci_set_power_state(dev, state);
780                 if (!error)
781                         pci_update_current_state(dev, state);
782         } else
783                 error = -ENODEV;
784
785         if (error && !dev->pm_cap) /* Fall back to PCI_D0 */
786                 dev->current_state = PCI_D0;
787
788         return error;
789 }
790
791 /**
792  * pci_wakeup - Wake up a PCI device
793  * @pci_dev: Device to handle.
794  * @ign: ignored parameter
795  */
796 static int pci_wakeup(struct pci_dev *pci_dev, void *ign)
797 {
798         pci_wakeup_event(pci_dev);
799         pm_request_resume(&pci_dev->dev);
800         return 0;
801 }
802
803 /**
804  * pci_wakeup_bus - Walk given bus and wake up devices on it
805  * @bus: Top bus of the subtree to walk.
806  */
807 void pci_wakeup_bus(struct pci_bus *bus)
808 {
809         if (bus)
810                 pci_walk_bus(bus, pci_wakeup, NULL);
811 }
812
813 /**
814  * __pci_start_power_transition - Start power transition of a PCI device
815  * @dev: PCI device to handle.
816  * @state: State to put the device into.
817  */
818 static void __pci_start_power_transition(struct pci_dev *dev, pci_power_t state)
819 {
820         if (state == PCI_D0) {
821                 pci_platform_power_transition(dev, PCI_D0);
822                 /*
823                  * Mandatory power management transition delays, see
824                  * PCI Express Base Specification Revision 2.0 Section
825                  * 6.6.1: Conventional Reset.  Do not delay for
826                  * devices powered on/off by corresponding bridge,
827                  * because have already delayed for the bridge.
828                  */
829                 if (dev->runtime_d3cold) {
830                         if (dev->d3cold_delay)
831                                 msleep(dev->d3cold_delay);
832                         /*
833                          * When powering on a bridge from D3cold, the
834                          * whole hierarchy may be powered on into
835                          * D0uninitialized state, resume them to give
836                          * them a chance to suspend again
837                          */
838                         pci_wakeup_bus(dev->subordinate);
839                 }
840         }
841 }
842
843 /**
844  * __pci_dev_set_current_state - Set current state of a PCI device
845  * @dev: Device to handle
846  * @data: pointer to state to be set
847  */
848 static int __pci_dev_set_current_state(struct pci_dev *dev, void *data)
849 {
850         pci_power_t state = *(pci_power_t *)data;
851
852         dev->current_state = state;
853         return 0;
854 }
855
856 /**
857  * pci_bus_set_current_state - Walk given bus and set current state of devices
858  * @bus: Top bus of the subtree to walk.
859  * @state: state to be set
860  */
861 void pci_bus_set_current_state(struct pci_bus *bus, pci_power_t state)
862 {
863         if (bus)
864                 pci_walk_bus(bus, __pci_dev_set_current_state, &state);
865 }
866
867 /**
868  * __pci_complete_power_transition - Complete power transition of a PCI device
869  * @dev: PCI device to handle.
870  * @state: State to put the device into.
871  *
872  * This function should not be called directly by device drivers.
873  */
874 int __pci_complete_power_transition(struct pci_dev *dev, pci_power_t state)
875 {
876         int ret;
877
878         if (state <= PCI_D0)
879                 return -EINVAL;
880         ret = pci_platform_power_transition(dev, state);
881         /* Power off the bridge may power off the whole hierarchy */
882         if (!ret && state == PCI_D3cold)
883                 pci_bus_set_current_state(dev->subordinate, PCI_D3cold);
884         return ret;
885 }
886 EXPORT_SYMBOL_GPL(__pci_complete_power_transition);
887
888 /**
889  * pci_set_power_state - Set the power state of a PCI device
890  * @dev: PCI device to handle.
891  * @state: PCI power state (D0, D1, D2, D3hot) to put the device into.
892  *
893  * Transition a device to a new power state, using the platform firmware and/or
894  * the device's PCI PM registers.
895  *
896  * RETURN VALUE:
897  * -EINVAL if the requested state is invalid.
898  * -EIO if device does not support PCI PM or its PM capabilities register has a
899  * wrong version, or device doesn't support the requested state.
900  * 0 if the transition is to D1 or D2 but D1 and D2 are not supported.
901  * 0 if device already is in the requested state.
902  * 0 if the transition is to D3 but D3 is not supported.
903  * 0 if device's power state has been successfully changed.
904  */
905 int pci_set_power_state(struct pci_dev *dev, pci_power_t state)
906 {
907         int error;
908
909         /* bound the state we're entering */
910         if (state > PCI_D3cold)
911                 state = PCI_D3cold;
912         else if (state < PCI_D0)
913                 state = PCI_D0;
914         else if ((state == PCI_D1 || state == PCI_D2) && pci_no_d1d2(dev))
915                 /*
916                  * If the device or the parent bridge do not support PCI PM,
917                  * ignore the request if we're doing anything other than putting
918                  * it into D0 (which would only happen on boot).
919                  */
920                 return 0;
921
922         /* Check if we're already there */
923         if (dev->current_state == state)
924                 return 0;
925
926         __pci_start_power_transition(dev, state);
927
928         /* This device is quirked not to be put into D3, so
929            don't put it in D3 */
930         if (state >= PCI_D3hot && (dev->dev_flags & PCI_DEV_FLAGS_NO_D3))
931                 return 0;
932
933         /*
934          * To put device in D3cold, we put device into D3hot in native
935          * way, then put device into D3cold with platform ops
936          */
937         error = pci_raw_set_power_state(dev, state > PCI_D3hot ?
938                                         PCI_D3hot : state);
939
940         if (!__pci_complete_power_transition(dev, state))
941                 error = 0;
942
943         return error;
944 }
945 EXPORT_SYMBOL(pci_set_power_state);
946
947 /**
948  * pci_choose_state - Choose the power state of a PCI device
949  * @dev: PCI device to be suspended
950  * @state: target sleep state for the whole system. This is the value
951  *      that is passed to suspend() function.
952  *
953  * Returns PCI power state suitable for given device and given system
954  * message.
955  */
956
957 pci_power_t pci_choose_state(struct pci_dev *dev, pm_message_t state)
958 {
959         pci_power_t ret;
960
961         if (!dev->pm_cap)
962                 return PCI_D0;
963
964         ret = platform_pci_choose_state(dev);
965         if (ret != PCI_POWER_ERROR)
966                 return ret;
967
968         switch (state.event) {
969         case PM_EVENT_ON:
970                 return PCI_D0;
971         case PM_EVENT_FREEZE:
972         case PM_EVENT_PRETHAW:
973                 /* REVISIT both freeze and pre-thaw "should" use D0 */
974         case PM_EVENT_SUSPEND:
975         case PM_EVENT_HIBERNATE:
976                 return PCI_D3hot;
977         default:
978                 pci_info(dev, "unrecognized suspend event %d\n",
979                          state.event);
980                 BUG();
981         }
982         return PCI_D0;
983 }
984 EXPORT_SYMBOL(pci_choose_state);
985
986 #define PCI_EXP_SAVE_REGS       7
987
988 static struct pci_cap_saved_state *_pci_find_saved_cap(struct pci_dev *pci_dev,
989                                                        u16 cap, bool extended)
990 {
991         struct pci_cap_saved_state *tmp;
992
993         hlist_for_each_entry(tmp, &pci_dev->saved_cap_space, next) {
994                 if (tmp->cap.cap_extended == extended && tmp->cap.cap_nr == cap)
995                         return tmp;
996         }
997         return NULL;
998 }
999
1000 struct pci_cap_saved_state *pci_find_saved_cap(struct pci_dev *dev, char cap)
1001 {
1002         return _pci_find_saved_cap(dev, cap, false);
1003 }
1004
1005 struct pci_cap_saved_state *pci_find_saved_ext_cap(struct pci_dev *dev, u16 cap)
1006 {
1007         return _pci_find_saved_cap(dev, cap, true);
1008 }
1009
1010 static int pci_save_pcie_state(struct pci_dev *dev)
1011 {
1012         int i = 0;
1013         struct pci_cap_saved_state *save_state;
1014         u16 *cap;
1015
1016         if (!pci_is_pcie(dev))
1017                 return 0;
1018
1019         save_state = pci_find_saved_cap(dev, PCI_CAP_ID_EXP);
1020         if (!save_state) {
1021                 pci_err(dev, "buffer not found in %s\n", __func__);
1022                 return -ENOMEM;
1023         }
1024
1025         cap = (u16 *)&save_state->cap.data[0];
1026         pcie_capability_read_word(dev, PCI_EXP_DEVCTL, &cap[i++]);
1027         pcie_capability_read_word(dev, PCI_EXP_LNKCTL, &cap[i++]);
1028         pcie_capability_read_word(dev, PCI_EXP_SLTCTL, &cap[i++]);
1029         pcie_capability_read_word(dev, PCI_EXP_RTCTL,  &cap[i++]);
1030         pcie_capability_read_word(dev, PCI_EXP_DEVCTL2, &cap[i++]);
1031         pcie_capability_read_word(dev, PCI_EXP_LNKCTL2, &cap[i++]);
1032         pcie_capability_read_word(dev, PCI_EXP_SLTCTL2, &cap[i++]);
1033
1034         return 0;
1035 }
1036
1037 static void pci_restore_pcie_state(struct pci_dev *dev)
1038 {
1039         int i = 0;
1040         struct pci_cap_saved_state *save_state;
1041         u16 *cap;
1042
1043         save_state = pci_find_saved_cap(dev, PCI_CAP_ID_EXP);
1044         if (!save_state)
1045                 return;
1046
1047         cap = (u16 *)&save_state->cap.data[0];
1048         pcie_capability_write_word(dev, PCI_EXP_DEVCTL, cap[i++]);
1049         pcie_capability_write_word(dev, PCI_EXP_LNKCTL, cap[i++]);
1050         pcie_capability_write_word(dev, PCI_EXP_SLTCTL, cap[i++]);
1051         pcie_capability_write_word(dev, PCI_EXP_RTCTL, cap[i++]);
1052         pcie_capability_write_word(dev, PCI_EXP_DEVCTL2, cap[i++]);
1053         pcie_capability_write_word(dev, PCI_EXP_LNKCTL2, cap[i++]);
1054         pcie_capability_write_word(dev, PCI_EXP_SLTCTL2, cap[i++]);
1055 }
1056
1057
1058 static int pci_save_pcix_state(struct pci_dev *dev)
1059 {
1060         int pos;
1061         struct pci_cap_saved_state *save_state;
1062
1063         pos = pci_find_capability(dev, PCI_CAP_ID_PCIX);
1064         if (!pos)
1065                 return 0;
1066
1067         save_state = pci_find_saved_cap(dev, PCI_CAP_ID_PCIX);
1068         if (!save_state) {
1069                 pci_err(dev, "buffer not found in %s\n", __func__);
1070                 return -ENOMEM;
1071         }
1072
1073         pci_read_config_word(dev, pos + PCI_X_CMD,
1074                              (u16 *)save_state->cap.data);
1075
1076         return 0;
1077 }
1078
1079 static void pci_restore_pcix_state(struct pci_dev *dev)
1080 {
1081         int i = 0, pos;
1082         struct pci_cap_saved_state *save_state;
1083         u16 *cap;
1084
1085         save_state = pci_find_saved_cap(dev, PCI_CAP_ID_PCIX);
1086         pos = pci_find_capability(dev, PCI_CAP_ID_PCIX);
1087         if (!save_state || !pos)
1088                 return;
1089         cap = (u16 *)&save_state->cap.data[0];
1090
1091         pci_write_config_word(dev, pos + PCI_X_CMD, cap[i++]);
1092 }
1093
1094
1095 /**
1096  * pci_save_state - save the PCI configuration space of a device before suspending
1097  * @dev: - PCI device that we're dealing with
1098  */
1099 int pci_save_state(struct pci_dev *dev)
1100 {
1101         int i;
1102         /* XXX: 100% dword access ok here? */
1103         for (i = 0; i < 16; i++)
1104                 pci_read_config_dword(dev, i * 4, &dev->saved_config_space[i]);
1105         dev->state_saved = true;
1106
1107         i = pci_save_pcie_state(dev);
1108         if (i != 0)
1109                 return i;
1110
1111         i = pci_save_pcix_state(dev);
1112         if (i != 0)
1113                 return i;
1114
1115         return pci_save_vc_state(dev);
1116 }
1117 EXPORT_SYMBOL(pci_save_state);
1118
1119 static void pci_restore_config_dword(struct pci_dev *pdev, int offset,
1120                                      u32 saved_val, int retry)
1121 {
1122         u32 val;
1123
1124         pci_read_config_dword(pdev, offset, &val);
1125         if (val == saved_val)
1126                 return;
1127
1128         for (;;) {
1129                 pci_dbg(pdev, "restoring config space at offset %#x (was %#x, writing %#x)\n",
1130                         offset, val, saved_val);
1131                 pci_write_config_dword(pdev, offset, saved_val);
1132                 if (retry-- <= 0)
1133                         return;
1134
1135                 pci_read_config_dword(pdev, offset, &val);
1136                 if (val == saved_val)
1137                         return;
1138
1139                 mdelay(1);
1140         }
1141 }
1142
1143 static void pci_restore_config_space_range(struct pci_dev *pdev,
1144                                            int start, int end, int retry)
1145 {
1146         int index;
1147
1148         for (index = end; index >= start; index--)
1149                 pci_restore_config_dword(pdev, 4 * index,
1150                                          pdev->saved_config_space[index],
1151                                          retry);
1152 }
1153
1154 static void pci_restore_config_space(struct pci_dev *pdev)
1155 {
1156         if (pdev->hdr_type == PCI_HEADER_TYPE_NORMAL) {
1157                 pci_restore_config_space_range(pdev, 10, 15, 0);
1158                 /* Restore BARs before the command register. */
1159                 pci_restore_config_space_range(pdev, 4, 9, 10);
1160                 pci_restore_config_space_range(pdev, 0, 3, 0);
1161         } else {
1162                 pci_restore_config_space_range(pdev, 0, 15, 0);
1163         }
1164 }
1165
1166 /**
1167  * pci_restore_state - Restore the saved state of a PCI device
1168  * @dev: - PCI device that we're dealing with
1169  */
1170 void pci_restore_state(struct pci_dev *dev)
1171 {
1172         if (!dev->state_saved)
1173                 return;
1174
1175         /* PCI Express register must be restored first */
1176         pci_restore_pcie_state(dev);
1177         pci_restore_pasid_state(dev);
1178         pci_restore_pri_state(dev);
1179         pci_restore_ats_state(dev);
1180         pci_restore_vc_state(dev);
1181
1182         pci_cleanup_aer_error_status_regs(dev);
1183
1184         pci_restore_config_space(dev);
1185
1186         pci_restore_pcix_state(dev);
1187         pci_restore_msi_state(dev);
1188
1189         /* Restore ACS and IOV configuration state */
1190         pci_enable_acs(dev);
1191         pci_restore_iov_state(dev);
1192
1193         dev->state_saved = false;
1194 }
1195 EXPORT_SYMBOL(pci_restore_state);
1196
1197 struct pci_saved_state {
1198         u32 config_space[16];
1199         struct pci_cap_saved_data cap[0];
1200 };
1201
1202 /**
1203  * pci_store_saved_state - Allocate and return an opaque struct containing
1204  *                         the device saved state.
1205  * @dev: PCI device that we're dealing with
1206  *
1207  * Return NULL if no state or error.
1208  */
1209 struct pci_saved_state *pci_store_saved_state(struct pci_dev *dev)
1210 {
1211         struct pci_saved_state *state;
1212         struct pci_cap_saved_state *tmp;
1213         struct pci_cap_saved_data *cap;
1214         size_t size;
1215
1216         if (!dev->state_saved)
1217                 return NULL;
1218
1219         size = sizeof(*state) + sizeof(struct pci_cap_saved_data);
1220
1221         hlist_for_each_entry(tmp, &dev->saved_cap_space, next)
1222                 size += sizeof(struct pci_cap_saved_data) + tmp->cap.size;
1223
1224         state = kzalloc(size, GFP_KERNEL);
1225         if (!state)
1226                 return NULL;
1227
1228         memcpy(state->config_space, dev->saved_config_space,
1229                sizeof(state->config_space));
1230
1231         cap = state->cap;
1232         hlist_for_each_entry(tmp, &dev->saved_cap_space, next) {
1233                 size_t len = sizeof(struct pci_cap_saved_data) + tmp->cap.size;
1234                 memcpy(cap, &tmp->cap, len);
1235                 cap = (struct pci_cap_saved_data *)((u8 *)cap + len);
1236         }
1237         /* Empty cap_save terminates list */
1238
1239         return state;
1240 }
1241 EXPORT_SYMBOL_GPL(pci_store_saved_state);
1242
1243 /**
1244  * pci_load_saved_state - Reload the provided save state into struct pci_dev.
1245  * @dev: PCI device that we're dealing with
1246  * @state: Saved state returned from pci_store_saved_state()
1247  */
1248 int pci_load_saved_state(struct pci_dev *dev,
1249                          struct pci_saved_state *state)
1250 {
1251         struct pci_cap_saved_data *cap;
1252
1253         dev->state_saved = false;
1254
1255         if (!state)
1256                 return 0;
1257
1258         memcpy(dev->saved_config_space, state->config_space,
1259                sizeof(state->config_space));
1260
1261         cap = state->cap;
1262         while (cap->size) {
1263                 struct pci_cap_saved_state *tmp;
1264
1265                 tmp = _pci_find_saved_cap(dev, cap->cap_nr, cap->cap_extended);
1266                 if (!tmp || tmp->cap.size != cap->size)
1267                         return -EINVAL;
1268
1269                 memcpy(tmp->cap.data, cap->data, tmp->cap.size);
1270                 cap = (struct pci_cap_saved_data *)((u8 *)cap +
1271                        sizeof(struct pci_cap_saved_data) + cap->size);
1272         }
1273
1274         dev->state_saved = true;
1275         return 0;
1276 }
1277 EXPORT_SYMBOL_GPL(pci_load_saved_state);
1278
1279 /**
1280  * pci_load_and_free_saved_state - Reload the save state pointed to by state,
1281  *                                 and free the memory allocated for it.
1282  * @dev: PCI device that we're dealing with
1283  * @state: Pointer to saved state returned from pci_store_saved_state()
1284  */
1285 int pci_load_and_free_saved_state(struct pci_dev *dev,
1286                                   struct pci_saved_state **state)
1287 {
1288         int ret = pci_load_saved_state(dev, *state);
1289         kfree(*state);
1290         *state = NULL;
1291         return ret;
1292 }
1293 EXPORT_SYMBOL_GPL(pci_load_and_free_saved_state);
1294
1295 int __weak pcibios_enable_device(struct pci_dev *dev, int bars)
1296 {
1297         return pci_enable_resources(dev, bars);
1298 }
1299
1300 static int do_pci_enable_device(struct pci_dev *dev, int bars)
1301 {
1302         int err;
1303         struct pci_dev *bridge;
1304         u16 cmd;
1305         u8 pin;
1306
1307         err = pci_set_power_state(dev, PCI_D0);
1308         if (err < 0 && err != -EIO)
1309                 return err;
1310
1311         bridge = pci_upstream_bridge(dev);
1312         if (bridge)
1313                 pcie_aspm_powersave_config_link(bridge);
1314
1315         err = pcibios_enable_device(dev, bars);
1316         if (err < 0)
1317                 return err;
1318         pci_fixup_device(pci_fixup_enable, dev);
1319
1320         if (dev->msi_enabled || dev->msix_enabled)
1321                 return 0;
1322
1323         pci_read_config_byte(dev, PCI_INTERRUPT_PIN, &pin);
1324         if (pin) {
1325                 pci_read_config_word(dev, PCI_COMMAND, &cmd);
1326                 if (cmd & PCI_COMMAND_INTX_DISABLE)
1327                         pci_write_config_word(dev, PCI_COMMAND,
1328                                               cmd & ~PCI_COMMAND_INTX_DISABLE);
1329         }
1330
1331         return 0;
1332 }
1333
1334 /**
1335  * pci_reenable_device - Resume abandoned device
1336  * @dev: PCI device to be resumed
1337  *
1338  *  Note this function is a backend of pci_default_resume and is not supposed
1339  *  to be called by normal code, write proper resume handler and use it instead.
1340  */
1341 int pci_reenable_device(struct pci_dev *dev)
1342 {
1343         if (pci_is_enabled(dev))
1344                 return do_pci_enable_device(dev, (1 << PCI_NUM_RESOURCES) - 1);
1345         return 0;
1346 }
1347 EXPORT_SYMBOL(pci_reenable_device);
1348
1349 static void pci_enable_bridge(struct pci_dev *dev)
1350 {
1351         struct pci_dev *bridge;
1352         int retval;
1353
1354         bridge = pci_upstream_bridge(dev);
1355         if (bridge)
1356                 pci_enable_bridge(bridge);
1357
1358         if (pci_is_enabled(dev)) {
1359                 if (!dev->is_busmaster)
1360                         pci_set_master(dev);
1361                 return;
1362         }
1363
1364         retval = pci_enable_device(dev);
1365         if (retval)
1366                 pci_err(dev, "Error enabling bridge (%d), continuing\n",
1367                         retval);
1368         pci_set_master(dev);
1369 }
1370
1371 static int pci_enable_device_flags(struct pci_dev *dev, unsigned long flags)
1372 {
1373         struct pci_dev *bridge;
1374         int err;
1375         int i, bars = 0;
1376
1377         /*
1378          * Power state could be unknown at this point, either due to a fresh
1379          * boot or a device removal call.  So get the current power state
1380          * so that things like MSI message writing will behave as expected
1381          * (e.g. if the device really is in D0 at enable time).
1382          */
1383         if (dev->pm_cap) {
1384                 u16 pmcsr;
1385                 pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &pmcsr);
1386                 dev->current_state = (pmcsr & PCI_PM_CTRL_STATE_MASK);
1387         }
1388
1389         if (atomic_inc_return(&dev->enable_cnt) > 1)
1390                 return 0;               /* already enabled */
1391
1392         bridge = pci_upstream_bridge(dev);
1393         if (bridge)
1394                 pci_enable_bridge(bridge);
1395
1396         /* only skip sriov related */
1397         for (i = 0; i <= PCI_ROM_RESOURCE; i++)
1398                 if (dev->resource[i].flags & flags)
1399                         bars |= (1 << i);
1400         for (i = PCI_BRIDGE_RESOURCES; i < DEVICE_COUNT_RESOURCE; i++)
1401                 if (dev->resource[i].flags & flags)
1402                         bars |= (1 << i);
1403
1404         err = do_pci_enable_device(dev, bars);
1405         if (err < 0)
1406                 atomic_dec(&dev->enable_cnt);
1407         return err;
1408 }
1409
1410 /**
1411  * pci_enable_device_io - Initialize a device for use with IO space
1412  * @dev: PCI device to be initialized
1413  *
1414  *  Initialize device before it's used by a driver. Ask low-level code
1415  *  to enable I/O resources. Wake up the device if it was suspended.
1416  *  Beware, this function can fail.
1417  */
1418 int pci_enable_device_io(struct pci_dev *dev)
1419 {
1420         return pci_enable_device_flags(dev, IORESOURCE_IO);
1421 }
1422 EXPORT_SYMBOL(pci_enable_device_io);
1423
1424 /**
1425  * pci_enable_device_mem - Initialize a device for use with Memory space
1426  * @dev: PCI device to be initialized
1427  *
1428  *  Initialize device before it's used by a driver. Ask low-level code
1429  *  to enable Memory resources. Wake up the device if it was suspended.
1430  *  Beware, this function can fail.
1431  */
1432 int pci_enable_device_mem(struct pci_dev *dev)
1433 {
1434         return pci_enable_device_flags(dev, IORESOURCE_MEM);
1435 }
1436 EXPORT_SYMBOL(pci_enable_device_mem);
1437
1438 /**
1439  * pci_enable_device - Initialize device before it's used by a driver.
1440  * @dev: PCI device to be initialized
1441  *
1442  *  Initialize device before it's used by a driver. Ask low-level code
1443  *  to enable I/O and memory. Wake up the device if it was suspended.
1444  *  Beware, this function can fail.
1445  *
1446  *  Note we don't actually enable the device many times if we call
1447  *  this function repeatedly (we just increment the count).
1448  */
1449 int pci_enable_device(struct pci_dev *dev)
1450 {
1451         return pci_enable_device_flags(dev, IORESOURCE_MEM | IORESOURCE_IO);
1452 }
1453 EXPORT_SYMBOL(pci_enable_device);
1454
1455 /*
1456  * Managed PCI resources.  This manages device on/off, intx/msi/msix
1457  * on/off and BAR regions.  pci_dev itself records msi/msix status, so
1458  * there's no need to track it separately.  pci_devres is initialized
1459  * when a device is enabled using managed PCI device enable interface.
1460  */
1461 struct pci_devres {
1462         unsigned int enabled:1;
1463         unsigned int pinned:1;
1464         unsigned int orig_intx:1;
1465         unsigned int restore_intx:1;
1466         unsigned int mwi:1;
1467         u32 region_mask;
1468 };
1469
1470 static void pcim_release(struct device *gendev, void *res)
1471 {
1472         struct pci_dev *dev = to_pci_dev(gendev);
1473         struct pci_devres *this = res;
1474         int i;
1475
1476         if (dev->msi_enabled)
1477                 pci_disable_msi(dev);
1478         if (dev->msix_enabled)
1479                 pci_disable_msix(dev);
1480
1481         for (i = 0; i < DEVICE_COUNT_RESOURCE; i++)
1482                 if (this->region_mask & (1 << i))
1483                         pci_release_region(dev, i);
1484
1485         if (this->mwi)
1486                 pci_clear_mwi(dev);
1487
1488         if (this->restore_intx)
1489                 pci_intx(dev, this->orig_intx);
1490
1491         if (this->enabled && !this->pinned)
1492                 pci_disable_device(dev);
1493 }
1494
1495 static struct pci_devres *get_pci_dr(struct pci_dev *pdev)
1496 {
1497         struct pci_devres *dr, *new_dr;
1498
1499         dr = devres_find(&pdev->dev, pcim_release, NULL, NULL);
1500         if (dr)
1501                 return dr;
1502
1503         new_dr = devres_alloc(pcim_release, sizeof(*new_dr), GFP_KERNEL);
1504         if (!new_dr)
1505                 return NULL;
1506         return devres_get(&pdev->dev, new_dr, NULL, NULL);
1507 }
1508
1509 static struct pci_devres *find_pci_dr(struct pci_dev *pdev)
1510 {
1511         if (pci_is_managed(pdev))
1512                 return devres_find(&pdev->dev, pcim_release, NULL, NULL);
1513         return NULL;
1514 }
1515
1516 /**
1517  * pcim_enable_device - Managed pci_enable_device()
1518  * @pdev: PCI device to be initialized
1519  *
1520  * Managed pci_enable_device().
1521  */
1522 int pcim_enable_device(struct pci_dev *pdev)
1523 {
1524         struct pci_devres *dr;
1525         int rc;
1526
1527         dr = get_pci_dr(pdev);
1528         if (unlikely(!dr))
1529                 return -ENOMEM;
1530         if (dr->enabled)
1531                 return 0;
1532
1533         rc = pci_enable_device(pdev);
1534         if (!rc) {
1535                 pdev->is_managed = 1;
1536                 dr->enabled = 1;
1537         }
1538         return rc;
1539 }
1540 EXPORT_SYMBOL(pcim_enable_device);
1541
1542 /**
1543  * pcim_pin_device - Pin managed PCI device
1544  * @pdev: PCI device to pin
1545  *
1546  * Pin managed PCI device @pdev.  Pinned device won't be disabled on
1547  * driver detach.  @pdev must have been enabled with
1548  * pcim_enable_device().
1549  */
1550 void pcim_pin_device(struct pci_dev *pdev)
1551 {
1552         struct pci_devres *dr;
1553
1554         dr = find_pci_dr(pdev);
1555         WARN_ON(!dr || !dr->enabled);
1556         if (dr)
1557                 dr->pinned = 1;
1558 }
1559 EXPORT_SYMBOL(pcim_pin_device);
1560
1561 /*
1562  * pcibios_add_device - provide arch specific hooks when adding device dev
1563  * @dev: the PCI device being added
1564  *
1565  * Permits the platform to provide architecture specific functionality when
1566  * devices are added. This is the default implementation. Architecture
1567  * implementations can override this.
1568  */
1569 int __weak pcibios_add_device(struct pci_dev *dev)
1570 {
1571         return 0;
1572 }
1573
1574 /**
1575  * pcibios_release_device - provide arch specific hooks when releasing device dev
1576  * @dev: the PCI device being released
1577  *
1578  * Permits the platform to provide architecture specific functionality when
1579  * devices are released. This is the default implementation. Architecture
1580  * implementations can override this.
1581  */
1582 void __weak pcibios_release_device(struct pci_dev *dev) {}
1583
1584 /**
1585  * pcibios_disable_device - disable arch specific PCI resources for device dev
1586  * @dev: the PCI device to disable
1587  *
1588  * Disables architecture specific PCI resources for the device. This
1589  * is the default implementation. Architecture implementations can
1590  * override this.
1591  */
1592 void __weak pcibios_disable_device(struct pci_dev *dev) {}
1593
1594 /**
1595  * pcibios_penalize_isa_irq - penalize an ISA IRQ
1596  * @irq: ISA IRQ to penalize
1597  * @active: IRQ active or not
1598  *
1599  * Permits the platform to provide architecture-specific functionality when
1600  * penalizing ISA IRQs. This is the default implementation. Architecture
1601  * implementations can override this.
1602  */
1603 void __weak pcibios_penalize_isa_irq(int irq, int active) {}
1604
1605 static void do_pci_disable_device(struct pci_dev *dev)
1606 {
1607         u16 pci_command;
1608
1609         pci_read_config_word(dev, PCI_COMMAND, &pci_command);
1610         if (pci_command & PCI_COMMAND_MASTER) {
1611                 pci_command &= ~PCI_COMMAND_MASTER;
1612                 pci_write_config_word(dev, PCI_COMMAND, pci_command);
1613         }
1614
1615         pcibios_disable_device(dev);
1616 }
1617
1618 /**
1619  * pci_disable_enabled_device - Disable device without updating enable_cnt
1620  * @dev: PCI device to disable
1621  *
1622  * NOTE: This function is a backend of PCI power management routines and is
1623  * not supposed to be called drivers.
1624  */
1625 void pci_disable_enabled_device(struct pci_dev *dev)
1626 {
1627         if (pci_is_enabled(dev))
1628                 do_pci_disable_device(dev);
1629 }
1630
1631 /**
1632  * pci_disable_device - Disable PCI device after use
1633  * @dev: PCI device to be disabled
1634  *
1635  * Signal to the system that the PCI device is not in use by the system
1636  * anymore.  This only involves disabling PCI bus-mastering, if active.
1637  *
1638  * Note we don't actually disable the device until all callers of
1639  * pci_enable_device() have called pci_disable_device().
1640  */
1641 void pci_disable_device(struct pci_dev *dev)
1642 {
1643         struct pci_devres *dr;
1644
1645         dr = find_pci_dr(dev);
1646         if (dr)
1647                 dr->enabled = 0;
1648
1649         dev_WARN_ONCE(&dev->dev, atomic_read(&dev->enable_cnt) <= 0,
1650                       "disabling already-disabled device");
1651
1652         if (atomic_dec_return(&dev->enable_cnt) != 0)
1653                 return;
1654
1655         do_pci_disable_device(dev);
1656
1657         dev->is_busmaster = 0;
1658 }
1659 EXPORT_SYMBOL(pci_disable_device);
1660
1661 /**
1662  * pcibios_set_pcie_reset_state - set reset state for device dev
1663  * @dev: the PCIe device reset
1664  * @state: Reset state to enter into
1665  *
1666  *
1667  * Sets the PCIe reset state for the device. This is the default
1668  * implementation. Architecture implementations can override this.
1669  */
1670 int __weak pcibios_set_pcie_reset_state(struct pci_dev *dev,
1671                                         enum pcie_reset_state state)
1672 {
1673         return -EINVAL;
1674 }
1675
1676 /**
1677  * pci_set_pcie_reset_state - set reset state for device dev
1678  * @dev: the PCIe device reset
1679  * @state: Reset state to enter into
1680  *
1681  *
1682  * Sets the PCI reset state for the device.
1683  */
1684 int pci_set_pcie_reset_state(struct pci_dev *dev, enum pcie_reset_state state)
1685 {
1686         return pcibios_set_pcie_reset_state(dev, state);
1687 }
1688 EXPORT_SYMBOL_GPL(pci_set_pcie_reset_state);
1689
1690 /**
1691  * pcie_clear_root_pme_status - Clear root port PME interrupt status.
1692  * @dev: PCIe root port or event collector.
1693  */
1694 void pcie_clear_root_pme_status(struct pci_dev *dev)
1695 {
1696         pcie_capability_set_dword(dev, PCI_EXP_RTSTA, PCI_EXP_RTSTA_PME);
1697 }
1698
1699 /**
1700  * pci_check_pme_status - Check if given device has generated PME.
1701  * @dev: Device to check.
1702  *
1703  * Check the PME status of the device and if set, clear it and clear PME enable
1704  * (if set).  Return 'true' if PME status and PME enable were both set or
1705  * 'false' otherwise.
1706  */
1707 bool pci_check_pme_status(struct pci_dev *dev)
1708 {
1709         int pmcsr_pos;
1710         u16 pmcsr;
1711         bool ret = false;
1712
1713         if (!dev->pm_cap)
1714                 return false;
1715
1716         pmcsr_pos = dev->pm_cap + PCI_PM_CTRL;
1717         pci_read_config_word(dev, pmcsr_pos, &pmcsr);
1718         if (!(pmcsr & PCI_PM_CTRL_PME_STATUS))
1719                 return false;
1720
1721         /* Clear PME status. */
1722         pmcsr |= PCI_PM_CTRL_PME_STATUS;
1723         if (pmcsr & PCI_PM_CTRL_PME_ENABLE) {
1724                 /* Disable PME to avoid interrupt flood. */
1725                 pmcsr &= ~PCI_PM_CTRL_PME_ENABLE;
1726                 ret = true;
1727         }
1728
1729         pci_write_config_word(dev, pmcsr_pos, pmcsr);
1730
1731         return ret;
1732 }
1733
1734 /**
1735  * pci_pme_wakeup - Wake up a PCI device if its PME Status bit is set.
1736  * @dev: Device to handle.
1737  * @pme_poll_reset: Whether or not to reset the device's pme_poll flag.
1738  *
1739  * Check if @dev has generated PME and queue a resume request for it in that
1740  * case.
1741  */
1742 static int pci_pme_wakeup(struct pci_dev *dev, void *pme_poll_reset)
1743 {
1744         if (pme_poll_reset && dev->pme_poll)
1745                 dev->pme_poll = false;
1746
1747         if (pci_check_pme_status(dev)) {
1748                 pci_wakeup_event(dev);
1749                 pm_request_resume(&dev->dev);
1750         }
1751         return 0;
1752 }
1753
1754 /**
1755  * pci_pme_wakeup_bus - Walk given bus and wake up devices on it, if necessary.
1756  * @bus: Top bus of the subtree to walk.
1757  */
1758 void pci_pme_wakeup_bus(struct pci_bus *bus)
1759 {
1760         if (bus)
1761                 pci_walk_bus(bus, pci_pme_wakeup, (void *)true);
1762 }
1763
1764
1765 /**
1766  * pci_pme_capable - check the capability of PCI device to generate PME#
1767  * @dev: PCI device to handle.
1768  * @state: PCI state from which device will issue PME#.
1769  */
1770 bool pci_pme_capable(struct pci_dev *dev, pci_power_t state)
1771 {
1772         if (!dev->pm_cap)
1773                 return false;
1774
1775         return !!(dev->pme_support & (1 << state));
1776 }
1777 EXPORT_SYMBOL(pci_pme_capable);
1778
1779 static void pci_pme_list_scan(struct work_struct *work)
1780 {
1781         struct pci_pme_device *pme_dev, *n;
1782
1783         mutex_lock(&pci_pme_list_mutex);
1784         list_for_each_entry_safe(pme_dev, n, &pci_pme_list, list) {
1785                 if (pme_dev->dev->pme_poll) {
1786                         struct pci_dev *bridge;
1787
1788                         bridge = pme_dev->dev->bus->self;
1789                         /*
1790                          * If bridge is in low power state, the
1791                          * configuration space of subordinate devices
1792                          * may be not accessible
1793                          */
1794                         if (bridge && bridge->current_state != PCI_D0)
1795                                 continue;
1796                         pci_pme_wakeup(pme_dev->dev, NULL);
1797                 } else {
1798                         list_del(&pme_dev->list);
1799                         kfree(pme_dev);
1800                 }
1801         }
1802         if (!list_empty(&pci_pme_list))
1803                 queue_delayed_work(system_freezable_wq, &pci_pme_work,
1804                                    msecs_to_jiffies(PME_TIMEOUT));
1805         mutex_unlock(&pci_pme_list_mutex);
1806 }
1807
1808 static void __pci_pme_active(struct pci_dev *dev, bool enable)
1809 {
1810         u16 pmcsr;
1811
1812         if (!dev->pme_support)
1813                 return;
1814
1815         pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &pmcsr);
1816         /* Clear PME_Status by writing 1 to it and enable PME# */
1817         pmcsr |= PCI_PM_CTRL_PME_STATUS | PCI_PM_CTRL_PME_ENABLE;
1818         if (!enable)
1819                 pmcsr &= ~PCI_PM_CTRL_PME_ENABLE;
1820
1821         pci_write_config_word(dev, dev->pm_cap + PCI_PM_CTRL, pmcsr);
1822 }
1823
1824 /**
1825  * pci_pme_restore - Restore PME configuration after config space restore.
1826  * @dev: PCI device to update.
1827  */
1828 void pci_pme_restore(struct pci_dev *dev)
1829 {
1830         u16 pmcsr;
1831
1832         if (!dev->pme_support)
1833                 return;
1834
1835         pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &pmcsr);
1836         if (dev->wakeup_prepared) {
1837                 pmcsr |= PCI_PM_CTRL_PME_ENABLE;
1838                 pmcsr &= ~PCI_PM_CTRL_PME_STATUS;
1839         } else {
1840                 pmcsr &= ~PCI_PM_CTRL_PME_ENABLE;
1841                 pmcsr |= PCI_PM_CTRL_PME_STATUS;
1842         }
1843         pci_write_config_word(dev, dev->pm_cap + PCI_PM_CTRL, pmcsr);
1844 }
1845
1846 /**
1847  * pci_pme_active - enable or disable PCI device's PME# function
1848  * @dev: PCI device to handle.
1849  * @enable: 'true' to enable PME# generation; 'false' to disable it.
1850  *
1851  * The caller must verify that the device is capable of generating PME# before
1852  * calling this function with @enable equal to 'true'.
1853  */
1854 void pci_pme_active(struct pci_dev *dev, bool enable)
1855 {
1856         __pci_pme_active(dev, enable);
1857
1858         /*
1859          * PCI (as opposed to PCIe) PME requires that the device have
1860          * its PME# line hooked up correctly. Not all hardware vendors
1861          * do this, so the PME never gets delivered and the device
1862          * remains asleep. The easiest way around this is to
1863          * periodically walk the list of suspended devices and check
1864          * whether any have their PME flag set. The assumption is that
1865          * we'll wake up often enough anyway that this won't be a huge
1866          * hit, and the power savings from the devices will still be a
1867          * win.
1868          *
1869          * Although PCIe uses in-band PME message instead of PME# line
1870          * to report PME, PME does not work for some PCIe devices in
1871          * reality.  For example, there are devices that set their PME
1872          * status bits, but don't really bother to send a PME message;
1873          * there are PCI Express Root Ports that don't bother to
1874          * trigger interrupts when they receive PME messages from the
1875          * devices below.  So PME poll is used for PCIe devices too.
1876          */
1877
1878         if (dev->pme_poll) {
1879                 struct pci_pme_device *pme_dev;
1880                 if (enable) {
1881                         pme_dev = kmalloc(sizeof(struct pci_pme_device),
1882                                           GFP_KERNEL);
1883                         if (!pme_dev) {
1884                                 pci_warn(dev, "can't enable PME#\n");
1885                                 return;
1886                         }
1887                         pme_dev->dev = dev;
1888                         mutex_lock(&pci_pme_list_mutex);
1889                         list_add(&pme_dev->list, &pci_pme_list);
1890                         if (list_is_singular(&pci_pme_list))
1891                                 queue_delayed_work(system_freezable_wq,
1892                                                    &pci_pme_work,
1893                                                    msecs_to_jiffies(PME_TIMEOUT));
1894                         mutex_unlock(&pci_pme_list_mutex);
1895                 } else {
1896                         mutex_lock(&pci_pme_list_mutex);
1897                         list_for_each_entry(pme_dev, &pci_pme_list, list) {
1898                                 if (pme_dev->dev == dev) {
1899                                         list_del(&pme_dev->list);
1900                                         kfree(pme_dev);
1901                                         break;
1902                                 }
1903                         }
1904                         mutex_unlock(&pci_pme_list_mutex);
1905                 }
1906         }
1907
1908         pci_dbg(dev, "PME# %s\n", enable ? "enabled" : "disabled");
1909 }
1910 EXPORT_SYMBOL(pci_pme_active);
1911
1912 /**
1913  * __pci_enable_wake - enable PCI device as wakeup event source
1914  * @dev: PCI device affected
1915  * @state: PCI state from which device will issue wakeup events
1916  * @enable: True to enable event generation; false to disable
1917  *
1918  * This enables the device as a wakeup event source, or disables it.
1919  * When such events involves platform-specific hooks, those hooks are
1920  * called automatically by this routine.
1921  *
1922  * Devices with legacy power management (no standard PCI PM capabilities)
1923  * always require such platform hooks.
1924  *
1925  * RETURN VALUE:
1926  * 0 is returned on success
1927  * -EINVAL is returned if device is not supposed to wake up the system
1928  * Error code depending on the platform is returned if both the platform and
1929  * the native mechanism fail to enable the generation of wake-up events
1930  */
1931 static int __pci_enable_wake(struct pci_dev *dev, pci_power_t state, bool enable)
1932 {
1933         int ret = 0;
1934
1935         /*
1936          * Bridges can only signal wakeup on behalf of subordinate devices,
1937          * but that is set up elsewhere, so skip them.
1938          */
1939         if (pci_has_subordinate(dev))
1940                 return 0;
1941
1942         /* Don't do the same thing twice in a row for one device. */
1943         if (!!enable == !!dev->wakeup_prepared)
1944                 return 0;
1945
1946         /*
1947          * According to "PCI System Architecture" 4th ed. by Tom Shanley & Don
1948          * Anderson we should be doing PME# wake enable followed by ACPI wake
1949          * enable.  To disable wake-up we call the platform first, for symmetry.
1950          */
1951
1952         if (enable) {
1953                 int error;
1954
1955                 if (pci_pme_capable(dev, state))
1956                         pci_pme_active(dev, true);
1957                 else
1958                         ret = 1;
1959                 error = platform_pci_set_wakeup(dev, true);
1960                 if (ret)
1961                         ret = error;
1962                 if (!ret)
1963                         dev->wakeup_prepared = true;
1964         } else {
1965                 platform_pci_set_wakeup(dev, false);
1966                 pci_pme_active(dev, false);
1967                 dev->wakeup_prepared = false;
1968         }
1969
1970         return ret;
1971 }
1972
1973 /**
1974  * pci_enable_wake - change wakeup settings for a PCI device
1975  * @pci_dev: Target device
1976  * @state: PCI state from which device will issue wakeup events
1977  * @enable: Whether or not to enable event generation
1978  *
1979  * If @enable is set, check device_may_wakeup() for the device before calling
1980  * __pci_enable_wake() for it.
1981  */
1982 int pci_enable_wake(struct pci_dev *pci_dev, pci_power_t state, bool enable)
1983 {
1984         if (enable && !device_may_wakeup(&pci_dev->dev))
1985                 return -EINVAL;
1986
1987         return __pci_enable_wake(pci_dev, state, enable);
1988 }
1989 EXPORT_SYMBOL(pci_enable_wake);
1990
1991 /**
1992  * pci_wake_from_d3 - enable/disable device to wake up from D3_hot or D3_cold
1993  * @dev: PCI device to prepare
1994  * @enable: True to enable wake-up event generation; false to disable
1995  *
1996  * Many drivers want the device to wake up the system from D3_hot or D3_cold
1997  * and this function allows them to set that up cleanly - pci_enable_wake()
1998  * should not be called twice in a row to enable wake-up due to PCI PM vs ACPI
1999  * ordering constraints.
2000  *
2001  * This function only returns error code if the device is not allowed to wake
2002  * up the system from sleep or it is not capable of generating PME# from both
2003  * D3_hot and D3_cold and the platform is unable to enable wake-up power for it.
2004  */
2005 int pci_wake_from_d3(struct pci_dev *dev, bool enable)
2006 {
2007         return pci_pme_capable(dev, PCI_D3cold) ?
2008                         pci_enable_wake(dev, PCI_D3cold, enable) :
2009                         pci_enable_wake(dev, PCI_D3hot, enable);
2010 }
2011 EXPORT_SYMBOL(pci_wake_from_d3);
2012
2013 /**
2014  * pci_target_state - find an appropriate low power state for a given PCI dev
2015  * @dev: PCI device
2016  * @wakeup: Whether or not wakeup functionality will be enabled for the device.
2017  *
2018  * Use underlying platform code to find a supported low power state for @dev.
2019  * If the platform can't manage @dev, return the deepest state from which it
2020  * can generate wake events, based on any available PME info.
2021  */
2022 static pci_power_t pci_target_state(struct pci_dev *dev, bool wakeup)
2023 {
2024         pci_power_t target_state = PCI_D3hot;
2025
2026         if (platform_pci_power_manageable(dev)) {
2027                 /*
2028                  * Call the platform to find the target state for the device.
2029                  */
2030                 pci_power_t state = platform_pci_choose_state(dev);
2031
2032                 switch (state) {
2033                 case PCI_POWER_ERROR:
2034                 case PCI_UNKNOWN:
2035                         break;
2036                 case PCI_D1:
2037                 case PCI_D2:
2038                         if (pci_no_d1d2(dev))
2039                                 break;
2040                 default:
2041                         target_state = state;
2042                 }
2043
2044                 return target_state;
2045         }
2046
2047         if (!dev->pm_cap)
2048                 target_state = PCI_D0;
2049
2050         /*
2051          * If the device is in D3cold even though it's not power-manageable by
2052          * the platform, it may have been powered down by non-standard means.
2053          * Best to let it slumber.
2054          */
2055         if (dev->current_state == PCI_D3cold)
2056                 target_state = PCI_D3cold;
2057
2058         if (wakeup) {
2059                 /*
2060                  * Find the deepest state from which the device can generate
2061                  * PME#.
2062                  */
2063                 if (dev->pme_support) {
2064                         while (target_state
2065                               && !(dev->pme_support & (1 << target_state)))
2066                                 target_state--;
2067                 }
2068         }
2069
2070         return target_state;
2071 }
2072
2073 /**
2074  * pci_prepare_to_sleep - prepare PCI device for system-wide transition into a sleep state
2075  * @dev: Device to handle.
2076  *
2077  * Choose the power state appropriate for the device depending on whether
2078  * it can wake up the system and/or is power manageable by the platform
2079  * (PCI_D3hot is the default) and put the device into that state.
2080  */
2081 int pci_prepare_to_sleep(struct pci_dev *dev)
2082 {
2083         bool wakeup = device_may_wakeup(&dev->dev);
2084         pci_power_t target_state = pci_target_state(dev, wakeup);
2085         int error;
2086
2087         if (target_state == PCI_POWER_ERROR)
2088                 return -EIO;
2089
2090         pci_enable_wake(dev, target_state, wakeup);
2091
2092         error = pci_set_power_state(dev, target_state);
2093
2094         if (error)
2095                 pci_enable_wake(dev, target_state, false);
2096
2097         return error;
2098 }
2099 EXPORT_SYMBOL(pci_prepare_to_sleep);
2100
2101 /**
2102  * pci_back_from_sleep - turn PCI device on during system-wide transition into working state
2103  * @dev: Device to handle.
2104  *
2105  * Disable device's system wake-up capability and put it into D0.
2106  */
2107 int pci_back_from_sleep(struct pci_dev *dev)
2108 {
2109         pci_enable_wake(dev, PCI_D0, false);
2110         return pci_set_power_state(dev, PCI_D0);
2111 }
2112 EXPORT_SYMBOL(pci_back_from_sleep);
2113
2114 /**
2115  * pci_finish_runtime_suspend - Carry out PCI-specific part of runtime suspend.
2116  * @dev: PCI device being suspended.
2117  *
2118  * Prepare @dev to generate wake-up events at run time and put it into a low
2119  * power state.
2120  */
2121 int pci_finish_runtime_suspend(struct pci_dev *dev)
2122 {
2123         pci_power_t target_state;
2124         int error;
2125
2126         target_state = pci_target_state(dev, device_can_wakeup(&dev->dev));
2127         if (target_state == PCI_POWER_ERROR)
2128                 return -EIO;
2129
2130         dev->runtime_d3cold = target_state == PCI_D3cold;
2131
2132         __pci_enable_wake(dev, target_state, pci_dev_run_wake(dev));
2133
2134         error = pci_set_power_state(dev, target_state);
2135
2136         if (error) {
2137                 pci_enable_wake(dev, target_state, false);
2138                 dev->runtime_d3cold = false;
2139         }
2140
2141         return error;
2142 }
2143
2144 /**
2145  * pci_dev_run_wake - Check if device can generate run-time wake-up events.
2146  * @dev: Device to check.
2147  *
2148  * Return true if the device itself is capable of generating wake-up events
2149  * (through the platform or using the native PCIe PME) or if the device supports
2150  * PME and one of its upstream bridges can generate wake-up events.
2151  */
2152 bool pci_dev_run_wake(struct pci_dev *dev)
2153 {
2154         struct pci_bus *bus = dev->bus;
2155
2156         if (!dev->pme_support)
2157                 return false;
2158
2159         /* PME-capable in principle, but not from the target power state */
2160         if (!pci_pme_capable(dev, pci_target_state(dev, true)))
2161                 return false;
2162
2163         if (device_can_wakeup(&dev->dev))
2164                 return true;
2165
2166         while (bus->parent) {
2167                 struct pci_dev *bridge = bus->self;
2168
2169                 if (device_can_wakeup(&bridge->dev))
2170                         return true;
2171
2172                 bus = bus->parent;
2173         }
2174
2175         /* We have reached the root bus. */
2176         if (bus->bridge)
2177                 return device_can_wakeup(bus->bridge);
2178
2179         return false;
2180 }
2181 EXPORT_SYMBOL_GPL(pci_dev_run_wake);
2182
2183 /**
2184  * pci_dev_keep_suspended - Check if the device can stay in the suspended state.
2185  * @pci_dev: Device to check.
2186  *
2187  * Return 'true' if the device is runtime-suspended, it doesn't have to be
2188  * reconfigured due to wakeup settings difference between system and runtime
2189  * suspend and the current power state of it is suitable for the upcoming
2190  * (system) transition.
2191  *
2192  * If the device is not configured for system wakeup, disable PME for it before
2193  * returning 'true' to prevent it from waking up the system unnecessarily.
2194  */
2195 bool pci_dev_keep_suspended(struct pci_dev *pci_dev)
2196 {
2197         struct device *dev = &pci_dev->dev;
2198         bool wakeup = device_may_wakeup(dev);
2199
2200         if (!pm_runtime_suspended(dev)
2201             || pci_target_state(pci_dev, wakeup) != pci_dev->current_state
2202             || platform_pci_need_resume(pci_dev))
2203                 return false;
2204
2205         /*
2206          * At this point the device is good to go unless it's been configured
2207          * to generate PME at the runtime suspend time, but it is not supposed
2208          * to wake up the system.  In that case, simply disable PME for it
2209          * (it will have to be re-enabled on exit from system resume).
2210          *
2211          * If the device's power state is D3cold and the platform check above
2212          * hasn't triggered, the device's configuration is suitable and we don't
2213          * need to manipulate it at all.
2214          */
2215         spin_lock_irq(&dev->power.lock);
2216
2217         if (pm_runtime_suspended(dev) && pci_dev->current_state < PCI_D3cold &&
2218             !wakeup)
2219                 __pci_pme_active(pci_dev, false);
2220
2221         spin_unlock_irq(&dev->power.lock);
2222         return true;
2223 }
2224
2225 /**
2226  * pci_dev_complete_resume - Finalize resume from system sleep for a device.
2227  * @pci_dev: Device to handle.
2228  *
2229  * If the device is runtime suspended and wakeup-capable, enable PME for it as
2230  * it might have been disabled during the prepare phase of system suspend if
2231  * the device was not configured for system wakeup.
2232  */
2233 void pci_dev_complete_resume(struct pci_dev *pci_dev)
2234 {
2235         struct device *dev = &pci_dev->dev;
2236
2237         if (!pci_dev_run_wake(pci_dev))
2238                 return;
2239
2240         spin_lock_irq(&dev->power.lock);
2241
2242         if (pm_runtime_suspended(dev) && pci_dev->current_state < PCI_D3cold)
2243                 __pci_pme_active(pci_dev, true);
2244
2245         spin_unlock_irq(&dev->power.lock);
2246 }
2247
2248 void pci_config_pm_runtime_get(struct pci_dev *pdev)
2249 {
2250         struct device *dev = &pdev->dev;
2251         struct device *parent = dev->parent;
2252
2253         if (parent)
2254                 pm_runtime_get_sync(parent);
2255         pm_runtime_get_noresume(dev);
2256         /*
2257          * pdev->current_state is set to PCI_D3cold during suspending,
2258          * so wait until suspending completes
2259          */
2260         pm_runtime_barrier(dev);
2261         /*
2262          * Only need to resume devices in D3cold, because config
2263          * registers are still accessible for devices suspended but
2264          * not in D3cold.
2265          */
2266         if (pdev->current_state == PCI_D3cold)
2267                 pm_runtime_resume(dev);
2268 }
2269
2270 void pci_config_pm_runtime_put(struct pci_dev *pdev)
2271 {
2272         struct device *dev = &pdev->dev;
2273         struct device *parent = dev->parent;
2274
2275         pm_runtime_put(dev);
2276         if (parent)
2277                 pm_runtime_put_sync(parent);
2278 }
2279
2280 /**
2281  * pci_bridge_d3_possible - Is it possible to put the bridge into D3
2282  * @bridge: Bridge to check
2283  *
2284  * This function checks if it is possible to move the bridge to D3.
2285  * Currently we only allow D3 for recent enough PCIe ports.
2286  */
2287 bool pci_bridge_d3_possible(struct pci_dev *bridge)
2288 {
2289         if (!pci_is_pcie(bridge))
2290                 return false;
2291
2292         switch (pci_pcie_type(bridge)) {
2293         case PCI_EXP_TYPE_ROOT_PORT:
2294         case PCI_EXP_TYPE_UPSTREAM:
2295         case PCI_EXP_TYPE_DOWNSTREAM:
2296                 if (pci_bridge_d3_disable)
2297                         return false;
2298
2299                 /*
2300                  * Hotplug interrupts cannot be delivered if the link is down,
2301                  * so parents of a hotplug port must stay awake. In addition,
2302                  * hotplug ports handled by firmware in System Management Mode
2303                  * may not be put into D3 by the OS (Thunderbolt on non-Macs).
2304                  * For simplicity, disallow in general for now.
2305                  */
2306                 if (bridge->is_hotplug_bridge)
2307                         return false;
2308
2309                 if (pci_bridge_d3_force)
2310                         return true;
2311
2312                 /*
2313                  * It should be safe to put PCIe ports from 2015 or newer
2314                  * to D3.
2315                  */
2316                 if (dmi_get_bios_year() >= 2015)
2317                         return true;
2318                 break;
2319         }
2320
2321         return false;
2322 }
2323
2324 static int pci_dev_check_d3cold(struct pci_dev *dev, void *data)
2325 {
2326         bool *d3cold_ok = data;
2327
2328         if (/* The device needs to be allowed to go D3cold ... */
2329             dev->no_d3cold || !dev->d3cold_allowed ||
2330
2331             /* ... and if it is wakeup capable to do so from D3cold. */
2332             (device_may_wakeup(&dev->dev) &&
2333              !pci_pme_capable(dev, PCI_D3cold)) ||
2334
2335             /* If it is a bridge it must be allowed to go to D3. */
2336             !pci_power_manageable(dev))
2337
2338                 *d3cold_ok = false;
2339
2340         return !*d3cold_ok;
2341 }
2342
2343 /*
2344  * pci_bridge_d3_update - Update bridge D3 capabilities
2345  * @dev: PCI device which is changed
2346  *
2347  * Update upstream bridge PM capabilities accordingly depending on if the
2348  * device PM configuration was changed or the device is being removed.  The
2349  * change is also propagated upstream.
2350  */
2351 void pci_bridge_d3_update(struct pci_dev *dev)
2352 {
2353         bool remove = !device_is_registered(&dev->dev);
2354         struct pci_dev *bridge;
2355         bool d3cold_ok = true;
2356
2357         bridge = pci_upstream_bridge(dev);
2358         if (!bridge || !pci_bridge_d3_possible(bridge))
2359                 return;
2360
2361         /*
2362          * If D3 is currently allowed for the bridge, removing one of its
2363          * children won't change that.
2364          */
2365         if (remove && bridge->bridge_d3)
2366                 return;
2367
2368         /*
2369          * If D3 is currently allowed for the bridge and a child is added or
2370          * changed, disallowance of D3 can only be caused by that child, so
2371          * we only need to check that single device, not any of its siblings.
2372          *
2373          * If D3 is currently not allowed for the bridge, checking the device
2374          * first may allow us to skip checking its siblings.
2375          */
2376         if (!remove)
2377                 pci_dev_check_d3cold(dev, &d3cold_ok);
2378
2379         /*
2380          * If D3 is currently not allowed for the bridge, this may be caused
2381          * either by the device being changed/removed or any of its siblings,
2382          * so we need to go through all children to find out if one of them
2383          * continues to block D3.
2384          */
2385         if (d3cold_ok && !bridge->bridge_d3)
2386                 pci_walk_bus(bridge->subordinate, pci_dev_check_d3cold,
2387                              &d3cold_ok);
2388
2389         if (bridge->bridge_d3 != d3cold_ok) {
2390                 bridge->bridge_d3 = d3cold_ok;
2391                 /* Propagate change to upstream bridges */
2392                 pci_bridge_d3_update(bridge);
2393         }
2394 }
2395
2396 /**
2397  * pci_d3cold_enable - Enable D3cold for device
2398  * @dev: PCI device to handle
2399  *
2400  * This function can be used in drivers to enable D3cold from the device
2401  * they handle.  It also updates upstream PCI bridge PM capabilities
2402  * accordingly.
2403  */
2404 void pci_d3cold_enable(struct pci_dev *dev)
2405 {
2406         if (dev->no_d3cold) {
2407                 dev->no_d3cold = false;
2408                 pci_bridge_d3_update(dev);
2409         }
2410 }
2411 EXPORT_SYMBOL_GPL(pci_d3cold_enable);
2412
2413 /**
2414  * pci_d3cold_disable - Disable D3cold for device
2415  * @dev: PCI device to handle
2416  *
2417  * This function can be used in drivers to disable D3cold from the device
2418  * they handle.  It also updates upstream PCI bridge PM capabilities
2419  * accordingly.
2420  */
2421 void pci_d3cold_disable(struct pci_dev *dev)
2422 {
2423         if (!dev->no_d3cold) {
2424                 dev->no_d3cold = true;
2425                 pci_bridge_d3_update(dev);
2426         }
2427 }
2428 EXPORT_SYMBOL_GPL(pci_d3cold_disable);
2429
2430 /**
2431  * pci_pm_init - Initialize PM functions of given PCI device
2432  * @dev: PCI device to handle.
2433  */
2434 void pci_pm_init(struct pci_dev *dev)
2435 {
2436         int pm;
2437         u16 pmc;
2438
2439         pm_runtime_forbid(&dev->dev);
2440         pm_runtime_set_active(&dev->dev);
2441         pm_runtime_enable(&dev->dev);
2442         device_enable_async_suspend(&dev->dev);
2443         dev->wakeup_prepared = false;
2444
2445         dev->pm_cap = 0;
2446         dev->pme_support = 0;
2447
2448         /* find PCI PM capability in list */
2449         pm = pci_find_capability(dev, PCI_CAP_ID_PM);
2450         if (!pm)
2451                 return;
2452         /* Check device's ability to generate PME# */
2453         pci_read_config_word(dev, pm + PCI_PM_PMC, &pmc);
2454
2455         if ((pmc & PCI_PM_CAP_VER_MASK) > 3) {
2456                 pci_err(dev, "unsupported PM cap regs version (%u)\n",
2457                         pmc & PCI_PM_CAP_VER_MASK);
2458                 return;
2459         }
2460
2461         dev->pm_cap = pm;
2462         dev->d3_delay = PCI_PM_D3_WAIT;
2463         dev->d3cold_delay = PCI_PM_D3COLD_WAIT;
2464         dev->bridge_d3 = pci_bridge_d3_possible(dev);
2465         dev->d3cold_allowed = true;
2466
2467         dev->d1_support = false;
2468         dev->d2_support = false;
2469         if (!pci_no_d1d2(dev)) {
2470                 if (pmc & PCI_PM_CAP_D1)
2471                         dev->d1_support = true;
2472                 if (pmc & PCI_PM_CAP_D2)
2473                         dev->d2_support = true;
2474
2475                 if (dev->d1_support || dev->d2_support)
2476                         pci_printk(KERN_DEBUG, dev, "supports%s%s\n",
2477                                    dev->d1_support ? " D1" : "",
2478                                    dev->d2_support ? " D2" : "");
2479         }
2480
2481         pmc &= PCI_PM_CAP_PME_MASK;
2482         if (pmc) {
2483                 pci_printk(KERN_DEBUG, dev, "PME# supported from%s%s%s%s%s\n",
2484                          (pmc & PCI_PM_CAP_PME_D0) ? " D0" : "",
2485                          (pmc & PCI_PM_CAP_PME_D1) ? " D1" : "",
2486                          (pmc & PCI_PM_CAP_PME_D2) ? " D2" : "",
2487                          (pmc & PCI_PM_CAP_PME_D3) ? " D3hot" : "",
2488                          (pmc & PCI_PM_CAP_PME_D3cold) ? " D3cold" : "");
2489                 dev->pme_support = pmc >> PCI_PM_CAP_PME_SHIFT;
2490                 dev->pme_poll = true;
2491                 /*
2492                  * Make device's PM flags reflect the wake-up capability, but
2493                  * let the user space enable it to wake up the system as needed.
2494                  */
2495                 device_set_wakeup_capable(&dev->dev, true);
2496                 /* Disable the PME# generation functionality */
2497                 pci_pme_active(dev, false);
2498         }
2499 }
2500
2501 static unsigned long pci_ea_flags(struct pci_dev *dev, u8 prop)
2502 {
2503         unsigned long flags = IORESOURCE_PCI_FIXED | IORESOURCE_PCI_EA_BEI;
2504
2505         switch (prop) {
2506         case PCI_EA_P_MEM:
2507         case PCI_EA_P_VF_MEM:
2508                 flags |= IORESOURCE_MEM;
2509                 break;
2510         case PCI_EA_P_MEM_PREFETCH:
2511         case PCI_EA_P_VF_MEM_PREFETCH:
2512                 flags |= IORESOURCE_MEM | IORESOURCE_PREFETCH;
2513                 break;
2514         case PCI_EA_P_IO:
2515                 flags |= IORESOURCE_IO;
2516                 break;
2517         default:
2518                 return 0;
2519         }
2520
2521         return flags;
2522 }
2523
2524 static struct resource *pci_ea_get_resource(struct pci_dev *dev, u8 bei,
2525                                             u8 prop)
2526 {
2527         if (bei <= PCI_EA_BEI_BAR5 && prop <= PCI_EA_P_IO)
2528                 return &dev->resource[bei];
2529 #ifdef CONFIG_PCI_IOV
2530         else if (bei >= PCI_EA_BEI_VF_BAR0 && bei <= PCI_EA_BEI_VF_BAR5 &&
2531                  (prop == PCI_EA_P_VF_MEM || prop == PCI_EA_P_VF_MEM_PREFETCH))
2532                 return &dev->resource[PCI_IOV_RESOURCES +
2533                                       bei - PCI_EA_BEI_VF_BAR0];
2534 #endif
2535         else if (bei == PCI_EA_BEI_ROM)
2536                 return &dev->resource[PCI_ROM_RESOURCE];
2537         else
2538                 return NULL;
2539 }
2540
2541 /* Read an Enhanced Allocation (EA) entry */
2542 static int pci_ea_read(struct pci_dev *dev, int offset)
2543 {
2544         struct resource *res;
2545         int ent_size, ent_offset = offset;
2546         resource_size_t start, end;
2547         unsigned long flags;
2548         u32 dw0, bei, base, max_offset;
2549         u8 prop;
2550         bool support_64 = (sizeof(resource_size_t) >= 8);
2551
2552         pci_read_config_dword(dev, ent_offset, &dw0);
2553         ent_offset += 4;
2554
2555         /* Entry size field indicates DWORDs after 1st */
2556         ent_size = ((dw0 & PCI_EA_ES) + 1) << 2;
2557
2558         if (!(dw0 & PCI_EA_ENABLE)) /* Entry not enabled */
2559                 goto out;
2560
2561         bei = (dw0 & PCI_EA_BEI) >> 4;
2562         prop = (dw0 & PCI_EA_PP) >> 8;
2563
2564         /*
2565          * If the Property is in the reserved range, try the Secondary
2566          * Property instead.
2567          */
2568         if (prop > PCI_EA_P_BRIDGE_IO && prop < PCI_EA_P_MEM_RESERVED)
2569                 prop = (dw0 & PCI_EA_SP) >> 16;
2570         if (prop > PCI_EA_P_BRIDGE_IO)
2571                 goto out;
2572
2573         res = pci_ea_get_resource(dev, bei, prop);
2574         if (!res) {
2575                 pci_err(dev, "Unsupported EA entry BEI: %u\n", bei);
2576                 goto out;
2577         }
2578
2579         flags = pci_ea_flags(dev, prop);
2580         if (!flags) {
2581                 pci_err(dev, "Unsupported EA properties: %#x\n", prop);
2582                 goto out;
2583         }
2584
2585         /* Read Base */
2586         pci_read_config_dword(dev, ent_offset, &base);
2587         start = (base & PCI_EA_FIELD_MASK);
2588         ent_offset += 4;
2589
2590         /* Read MaxOffset */
2591         pci_read_config_dword(dev, ent_offset, &max_offset);
2592         ent_offset += 4;
2593
2594         /* Read Base MSBs (if 64-bit entry) */
2595         if (base & PCI_EA_IS_64) {
2596                 u32 base_upper;
2597
2598                 pci_read_config_dword(dev, ent_offset, &base_upper);
2599                 ent_offset += 4;
2600
2601                 flags |= IORESOURCE_MEM_64;
2602
2603                 /* entry starts above 32-bit boundary, can't use */
2604                 if (!support_64 && base_upper)
2605                         goto out;
2606
2607                 if (support_64)
2608                         start |= ((u64)base_upper << 32);
2609         }
2610
2611         end = start + (max_offset | 0x03);
2612
2613         /* Read MaxOffset MSBs (if 64-bit entry) */
2614         if (max_offset & PCI_EA_IS_64) {
2615                 u32 max_offset_upper;
2616
2617                 pci_read_config_dword(dev, ent_offset, &max_offset_upper);
2618                 ent_offset += 4;
2619
2620                 flags |= IORESOURCE_MEM_64;
2621
2622                 /* entry too big, can't use */
2623                 if (!support_64 && max_offset_upper)
2624                         goto out;
2625
2626                 if (support_64)
2627                         end += ((u64)max_offset_upper << 32);
2628         }
2629
2630         if (end < start) {
2631                 pci_err(dev, "EA Entry crosses address boundary\n");
2632                 goto out;
2633         }
2634
2635         if (ent_size != ent_offset - offset) {
2636                 pci_err(dev, "EA Entry Size (%d) does not match length read (%d)\n",
2637                         ent_size, ent_offset - offset);
2638                 goto out;
2639         }
2640
2641         res->name = pci_name(dev);
2642         res->start = start;
2643         res->end = end;
2644         res->flags = flags;
2645
2646         if (bei <= PCI_EA_BEI_BAR5)
2647                 pci_printk(KERN_DEBUG, dev, "BAR %d: %pR (from Enhanced Allocation, properties %#02x)\n",
2648                            bei, res, prop);
2649         else if (bei == PCI_EA_BEI_ROM)
2650                 pci_printk(KERN_DEBUG, dev, "ROM: %pR (from Enhanced Allocation, properties %#02x)\n",
2651                            res, prop);
2652         else if (bei >= PCI_EA_BEI_VF_BAR0 && bei <= PCI_EA_BEI_VF_BAR5)
2653                 pci_printk(KERN_DEBUG, dev, "VF BAR %d: %pR (from Enhanced Allocation, properties %#02x)\n",
2654                            bei - PCI_EA_BEI_VF_BAR0, res, prop);
2655         else
2656                 pci_printk(KERN_DEBUG, dev, "BEI %d res: %pR (from Enhanced Allocation, properties %#02x)\n",
2657                            bei, res, prop);
2658
2659 out:
2660         return offset + ent_size;
2661 }
2662
2663 /* Enhanced Allocation Initialization */
2664 void pci_ea_init(struct pci_dev *dev)
2665 {
2666         int ea;
2667         u8 num_ent;
2668         int offset;
2669         int i;
2670
2671         /* find PCI EA capability in list */
2672         ea = pci_find_capability(dev, PCI_CAP_ID_EA);
2673         if (!ea)
2674                 return;
2675
2676         /* determine the number of entries */
2677         pci_bus_read_config_byte(dev->bus, dev->devfn, ea + PCI_EA_NUM_ENT,
2678                                         &num_ent);
2679         num_ent &= PCI_EA_NUM_ENT_MASK;
2680
2681         offset = ea + PCI_EA_FIRST_ENT;
2682
2683         /* Skip DWORD 2 for type 1 functions */
2684         if (dev->hdr_type == PCI_HEADER_TYPE_BRIDGE)
2685                 offset += 4;
2686
2687         /* parse each EA entry */
2688         for (i = 0; i < num_ent; ++i)
2689                 offset = pci_ea_read(dev, offset);
2690 }
2691
2692 static void pci_add_saved_cap(struct pci_dev *pci_dev,
2693         struct pci_cap_saved_state *new_cap)
2694 {
2695         hlist_add_head(&new_cap->next, &pci_dev->saved_cap_space);
2696 }
2697
2698 /**
2699  * _pci_add_cap_save_buffer - allocate buffer for saving given
2700  *                            capability registers
2701  * @dev: the PCI device
2702  * @cap: the capability to allocate the buffer for
2703  * @extended: Standard or Extended capability ID
2704  * @size: requested size of the buffer
2705  */
2706 static int _pci_add_cap_save_buffer(struct pci_dev *dev, u16 cap,
2707                                     bool extended, unsigned int size)
2708 {
2709         int pos;
2710         struct pci_cap_saved_state *save_state;
2711
2712         if (extended)
2713                 pos = pci_find_ext_capability(dev, cap);
2714         else
2715                 pos = pci_find_capability(dev, cap);
2716
2717         if (!pos)
2718                 return 0;
2719
2720         save_state = kzalloc(sizeof(*save_state) + size, GFP_KERNEL);
2721         if (!save_state)
2722                 return -ENOMEM;
2723
2724         save_state->cap.cap_nr = cap;
2725         save_state->cap.cap_extended = extended;
2726         save_state->cap.size = size;
2727         pci_add_saved_cap(dev, save_state);
2728
2729         return 0;
2730 }
2731
2732 int pci_add_cap_save_buffer(struct pci_dev *dev, char cap, unsigned int size)
2733 {
2734         return _pci_add_cap_save_buffer(dev, cap, false, size);
2735 }
2736
2737 int pci_add_ext_cap_save_buffer(struct pci_dev *dev, u16 cap, unsigned int size)
2738 {
2739         return _pci_add_cap_save_buffer(dev, cap, true, size);
2740 }
2741
2742 /**
2743  * pci_allocate_cap_save_buffers - allocate buffers for saving capabilities
2744  * @dev: the PCI device
2745  */
2746 void pci_allocate_cap_save_buffers(struct pci_dev *dev)
2747 {
2748         int error;
2749
2750         error = pci_add_cap_save_buffer(dev, PCI_CAP_ID_EXP,
2751                                         PCI_EXP_SAVE_REGS * sizeof(u16));
2752         if (error)
2753                 pci_err(dev, "unable to preallocate PCI Express save buffer\n");
2754
2755         error = pci_add_cap_save_buffer(dev, PCI_CAP_ID_PCIX, sizeof(u16));
2756         if (error)
2757                 pci_err(dev, "unable to preallocate PCI-X save buffer\n");
2758
2759         pci_allocate_vc_save_buffers(dev);
2760 }
2761
2762 void pci_free_cap_save_buffers(struct pci_dev *dev)
2763 {
2764         struct pci_cap_saved_state *tmp;
2765         struct hlist_node *n;
2766
2767         hlist_for_each_entry_safe(tmp, n, &dev->saved_cap_space, next)
2768                 kfree(tmp);
2769 }
2770
2771 /**
2772  * pci_configure_ari - enable or disable ARI forwarding
2773  * @dev: the PCI device
2774  *
2775  * If @dev and its upstream bridge both support ARI, enable ARI in the
2776  * bridge.  Otherwise, disable ARI in the bridge.
2777  */
2778 void pci_configure_ari(struct pci_dev *dev)
2779 {
2780         u32 cap;
2781         struct pci_dev *bridge;
2782
2783         if (pcie_ari_disabled || !pci_is_pcie(dev) || dev->devfn)
2784                 return;
2785
2786         bridge = dev->bus->self;
2787         if (!bridge)
2788                 return;
2789
2790         pcie_capability_read_dword(bridge, PCI_EXP_DEVCAP2, &cap);
2791         if (!(cap & PCI_EXP_DEVCAP2_ARI))
2792                 return;
2793
2794         if (pci_find_ext_capability(dev, PCI_EXT_CAP_ID_ARI)) {
2795                 pcie_capability_set_word(bridge, PCI_EXP_DEVCTL2,
2796                                          PCI_EXP_DEVCTL2_ARI);
2797                 bridge->ari_enabled = 1;
2798         } else {
2799                 pcie_capability_clear_word(bridge, PCI_EXP_DEVCTL2,
2800                                            PCI_EXP_DEVCTL2_ARI);
2801                 bridge->ari_enabled = 0;
2802         }
2803 }
2804
2805 static int pci_acs_enable;
2806
2807 /**
2808  * pci_request_acs - ask for ACS to be enabled if supported
2809  */
2810 void pci_request_acs(void)
2811 {
2812         pci_acs_enable = 1;
2813 }
2814
2815 /**
2816  * pci_std_enable_acs - enable ACS on devices using standard ACS capabilites
2817  * @dev: the PCI device
2818  */
2819 static void pci_std_enable_acs(struct pci_dev *dev)
2820 {
2821         int pos;
2822         u16 cap;
2823         u16 ctrl;
2824
2825         pos = pci_find_ext_capability(dev, PCI_EXT_CAP_ID_ACS);
2826         if (!pos)
2827                 return;
2828
2829         pci_read_config_word(dev, pos + PCI_ACS_CAP, &cap);
2830         pci_read_config_word(dev, pos + PCI_ACS_CTRL, &ctrl);
2831
2832         /* Source Validation */
2833         ctrl |= (cap & PCI_ACS_SV);
2834
2835         /* P2P Request Redirect */
2836         ctrl |= (cap & PCI_ACS_RR);
2837
2838         /* P2P Completion Redirect */
2839         ctrl |= (cap & PCI_ACS_CR);
2840
2841         /* Upstream Forwarding */
2842         ctrl |= (cap & PCI_ACS_UF);
2843
2844         pci_write_config_word(dev, pos + PCI_ACS_CTRL, ctrl);
2845 }
2846
2847 /**
2848  * pci_enable_acs - enable ACS if hardware support it
2849  * @dev: the PCI device
2850  */
2851 void pci_enable_acs(struct pci_dev *dev)
2852 {
2853         if (!pci_acs_enable)
2854                 return;
2855
2856         if (!pci_dev_specific_enable_acs(dev))
2857                 return;
2858
2859         pci_std_enable_acs(dev);
2860 }
2861
2862 static bool pci_acs_flags_enabled(struct pci_dev *pdev, u16 acs_flags)
2863 {
2864         int pos;
2865         u16 cap, ctrl;
2866
2867         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_ACS);
2868         if (!pos)
2869                 return false;
2870
2871         /*
2872          * Except for egress control, capabilities are either required
2873          * or only required if controllable.  Features missing from the
2874          * capability field can therefore be assumed as hard-wired enabled.
2875          */
2876         pci_read_config_word(pdev, pos + PCI_ACS_CAP, &cap);
2877         acs_flags &= (cap | PCI_ACS_EC);
2878
2879         pci_read_config_word(pdev, pos + PCI_ACS_CTRL, &ctrl);
2880         return (ctrl & acs_flags) == acs_flags;
2881 }
2882
2883 /**
2884  * pci_acs_enabled - test ACS against required flags for a given device
2885  * @pdev: device to test
2886  * @acs_flags: required PCI ACS flags
2887  *
2888  * Return true if the device supports the provided flags.  Automatically
2889  * filters out flags that are not implemented on multifunction devices.
2890  *
2891  * Note that this interface checks the effective ACS capabilities of the
2892  * device rather than the actual capabilities.  For instance, most single
2893  * function endpoints are not required to support ACS because they have no
2894  * opportunity for peer-to-peer access.  We therefore return 'true'
2895  * regardless of whether the device exposes an ACS capability.  This makes
2896  * it much easier for callers of this function to ignore the actual type
2897  * or topology of the device when testing ACS support.
2898  */
2899 bool pci_acs_enabled(struct pci_dev *pdev, u16 acs_flags)
2900 {
2901         int ret;
2902
2903         ret = pci_dev_specific_acs_enabled(pdev, acs_flags);
2904         if (ret >= 0)
2905                 return ret > 0;
2906
2907         /*
2908          * Conventional PCI and PCI-X devices never support ACS, either
2909          * effectively or actually.  The shared bus topology implies that
2910          * any device on the bus can receive or snoop DMA.
2911          */
2912         if (!pci_is_pcie(pdev))
2913                 return false;
2914
2915         switch (pci_pcie_type(pdev)) {
2916         /*
2917          * PCI/X-to-PCIe bridges are not specifically mentioned by the spec,
2918          * but since their primary interface is PCI/X, we conservatively
2919          * handle them as we would a non-PCIe device.
2920          */
2921         case PCI_EXP_TYPE_PCIE_BRIDGE:
2922         /*
2923          * PCIe 3.0, 6.12.1 excludes ACS on these devices.  "ACS is never
2924          * applicable... must never implement an ACS Extended Capability...".
2925          * This seems arbitrary, but we take a conservative interpretation
2926          * of this statement.
2927          */
2928         case PCI_EXP_TYPE_PCI_BRIDGE:
2929         case PCI_EXP_TYPE_RC_EC:
2930                 return false;
2931         /*
2932          * PCIe 3.0, 6.12.1.1 specifies that downstream and root ports should
2933          * implement ACS in order to indicate their peer-to-peer capabilities,
2934          * regardless of whether they are single- or multi-function devices.
2935          */
2936         case PCI_EXP_TYPE_DOWNSTREAM:
2937         case PCI_EXP_TYPE_ROOT_PORT:
2938                 return pci_acs_flags_enabled(pdev, acs_flags);
2939         /*
2940          * PCIe 3.0, 6.12.1.2 specifies ACS capabilities that should be
2941          * implemented by the remaining PCIe types to indicate peer-to-peer
2942          * capabilities, but only when they are part of a multifunction
2943          * device.  The footnote for section 6.12 indicates the specific
2944          * PCIe types included here.
2945          */
2946         case PCI_EXP_TYPE_ENDPOINT:
2947         case PCI_EXP_TYPE_UPSTREAM:
2948         case PCI_EXP_TYPE_LEG_END:
2949         case PCI_EXP_TYPE_RC_END:
2950                 if (!pdev->multifunction)
2951                         break;
2952
2953                 return pci_acs_flags_enabled(pdev, acs_flags);
2954         }
2955
2956         /*
2957          * PCIe 3.0, 6.12.1.3 specifies no ACS capabilities are applicable
2958          * to single function devices with the exception of downstream ports.
2959          */
2960         return true;
2961 }
2962
2963 /**
2964  * pci_acs_path_enable - test ACS flags from start to end in a hierarchy
2965  * @start: starting downstream device
2966  * @end: ending upstream device or NULL to search to the root bus
2967  * @acs_flags: required flags
2968  *
2969  * Walk up a device tree from start to end testing PCI ACS support.  If
2970  * any step along the way does not support the required flags, return false.
2971  */
2972 bool pci_acs_path_enabled(struct pci_dev *start,
2973                           struct pci_dev *end, u16 acs_flags)
2974 {
2975         struct pci_dev *pdev, *parent = start;
2976
2977         do {
2978                 pdev = parent;
2979
2980                 if (!pci_acs_enabled(pdev, acs_flags))
2981                         return false;
2982
2983                 if (pci_is_root_bus(pdev->bus))
2984                         return (end == NULL);
2985
2986                 parent = pdev->bus->self;
2987         } while (pdev != end);
2988
2989         return true;
2990 }
2991
2992 /**
2993  * pci_rebar_find_pos - find position of resize ctrl reg for BAR
2994  * @pdev: PCI device
2995  * @bar: BAR to find
2996  *
2997  * Helper to find the position of the ctrl register for a BAR.
2998  * Returns -ENOTSUPP if resizable BARs are not supported at all.
2999  * Returns -ENOENT if no ctrl register for the BAR could be found.
3000  */
3001 static int pci_rebar_find_pos(struct pci_dev *pdev, int bar)
3002 {
3003         unsigned int pos, nbars, i;
3004         u32 ctrl;
3005
3006         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_REBAR);
3007         if (!pos)
3008                 return -ENOTSUPP;
3009
3010         pci_read_config_dword(pdev, pos + PCI_REBAR_CTRL, &ctrl);
3011         nbars = (ctrl & PCI_REBAR_CTRL_NBAR_MASK) >>
3012                     PCI_REBAR_CTRL_NBAR_SHIFT;
3013
3014         for (i = 0; i < nbars; i++, pos += 8) {
3015                 int bar_idx;
3016
3017                 pci_read_config_dword(pdev, pos + PCI_REBAR_CTRL, &ctrl);
3018                 bar_idx = ctrl & PCI_REBAR_CTRL_BAR_IDX;
3019                 if (bar_idx == bar)
3020                         return pos;
3021         }
3022
3023         return -ENOENT;
3024 }
3025
3026 /**
3027  * pci_rebar_get_possible_sizes - get possible sizes for BAR
3028  * @pdev: PCI device
3029  * @bar: BAR to query
3030  *
3031  * Get the possible sizes of a resizable BAR as bitmask defined in the spec
3032  * (bit 0=1MB, bit 19=512GB). Returns 0 if BAR isn't resizable.
3033  */
3034 u32 pci_rebar_get_possible_sizes(struct pci_dev *pdev, int bar)
3035 {
3036         int pos;
3037         u32 cap;
3038
3039         pos = pci_rebar_find_pos(pdev, bar);
3040         if (pos < 0)
3041                 return 0;
3042
3043         pci_read_config_dword(pdev, pos + PCI_REBAR_CAP, &cap);
3044         return (cap & PCI_REBAR_CAP_SIZES) >> 4;
3045 }
3046
3047 /**
3048  * pci_rebar_get_current_size - get the current size of a BAR
3049  * @pdev: PCI device
3050  * @bar: BAR to set size to
3051  *
3052  * Read the size of a BAR from the resizable BAR config.
3053  * Returns size if found or negative error code.
3054  */
3055 int pci_rebar_get_current_size(struct pci_dev *pdev, int bar)
3056 {
3057         int pos;
3058         u32 ctrl;
3059
3060         pos = pci_rebar_find_pos(pdev, bar);
3061         if (pos < 0)
3062                 return pos;
3063
3064         pci_read_config_dword(pdev, pos + PCI_REBAR_CTRL, &ctrl);
3065         return (ctrl & PCI_REBAR_CTRL_BAR_SIZE) >> 8;
3066 }
3067
3068 /**
3069  * pci_rebar_set_size - set a new size for a BAR
3070  * @pdev: PCI device
3071  * @bar: BAR to set size to
3072  * @size: new size as defined in the spec (0=1MB, 19=512GB)
3073  *
3074  * Set the new size of a BAR as defined in the spec.
3075  * Returns zero if resizing was successful, error code otherwise.
3076  */
3077 int pci_rebar_set_size(struct pci_dev *pdev, int bar, int size)
3078 {
3079         int pos;
3080         u32 ctrl;
3081
3082         pos = pci_rebar_find_pos(pdev, bar);
3083         if (pos < 0)
3084                 return pos;
3085
3086         pci_read_config_dword(pdev, pos + PCI_REBAR_CTRL, &ctrl);
3087         ctrl &= ~PCI_REBAR_CTRL_BAR_SIZE;
3088         ctrl |= size << 8;
3089         pci_write_config_dword(pdev, pos + PCI_REBAR_CTRL, ctrl);
3090         return 0;
3091 }
3092
3093 /**
3094  * pci_enable_atomic_ops_to_root - enable AtomicOp requests to root port
3095  * @dev: the PCI device
3096  * @cap_mask: mask of desired AtomicOp sizes, including one or more of:
3097  *      PCI_EXP_DEVCAP2_ATOMIC_COMP32
3098  *      PCI_EXP_DEVCAP2_ATOMIC_COMP64
3099  *      PCI_EXP_DEVCAP2_ATOMIC_COMP128
3100  *
3101  * Return 0 if all upstream bridges support AtomicOp routing, egress
3102  * blocking is disabled on all upstream ports, and the root port supports
3103  * the requested completion capabilities (32-bit, 64-bit and/or 128-bit
3104  * AtomicOp completion), or negative otherwise.
3105  */
3106 int pci_enable_atomic_ops_to_root(struct pci_dev *dev, u32 cap_mask)
3107 {
3108         struct pci_bus *bus = dev->bus;
3109         struct pci_dev *bridge;
3110         u32 cap, ctl2;
3111
3112         if (!pci_is_pcie(dev))
3113                 return -EINVAL;
3114
3115         /*
3116          * Per PCIe r4.0, sec 6.15, endpoints and root ports may be
3117          * AtomicOp requesters.  For now, we only support endpoints as
3118          * requesters and root ports as completers.  No endpoints as
3119          * completers, and no peer-to-peer.
3120          */
3121
3122         switch (pci_pcie_type(dev)) {
3123         case PCI_EXP_TYPE_ENDPOINT:
3124         case PCI_EXP_TYPE_LEG_END:
3125         case PCI_EXP_TYPE_RC_END:
3126                 break;
3127         default:
3128                 return -EINVAL;
3129         }
3130
3131         while (bus->parent) {
3132                 bridge = bus->self;
3133
3134                 pcie_capability_read_dword(bridge, PCI_EXP_DEVCAP2, &cap);
3135
3136                 switch (pci_pcie_type(bridge)) {
3137                 /* Ensure switch ports support AtomicOp routing */
3138                 case PCI_EXP_TYPE_UPSTREAM:
3139                 case PCI_EXP_TYPE_DOWNSTREAM:
3140                         if (!(cap & PCI_EXP_DEVCAP2_ATOMIC_ROUTE))
3141                                 return -EINVAL;
3142                         break;
3143
3144                 /* Ensure root port supports all the sizes we care about */
3145                 case PCI_EXP_TYPE_ROOT_PORT:
3146                         if ((cap & cap_mask) != cap_mask)
3147                                 return -EINVAL;
3148                         break;
3149                 }
3150
3151                 /* Ensure upstream ports don't block AtomicOps on egress */
3152                 if (!bridge->has_secondary_link) {
3153                         pcie_capability_read_dword(bridge, PCI_EXP_DEVCTL2,
3154                                                    &ctl2);
3155                         if (ctl2 & PCI_EXP_DEVCTL2_ATOMIC_EGRESS_BLOCK)
3156                                 return -EINVAL;
3157                 }
3158
3159                 bus = bus->parent;
3160         }
3161
3162         pcie_capability_set_word(dev, PCI_EXP_DEVCTL2,
3163                                  PCI_EXP_DEVCTL2_ATOMIC_REQ);
3164         return 0;
3165 }
3166 EXPORT_SYMBOL(pci_enable_atomic_ops_to_root);
3167
3168 /**
3169  * pci_swizzle_interrupt_pin - swizzle INTx for device behind bridge
3170  * @dev: the PCI device
3171  * @pin: the INTx pin (1=INTA, 2=INTB, 3=INTC, 4=INTD)
3172  *
3173  * Perform INTx swizzling for a device behind one level of bridge.  This is
3174  * required by section 9.1 of the PCI-to-PCI bridge specification for devices
3175  * behind bridges on add-in cards.  For devices with ARI enabled, the slot
3176  * number is always 0 (see the Implementation Note in section 2.2.8.1 of
3177  * the PCI Express Base Specification, Revision 2.1)
3178  */
3179 u8 pci_swizzle_interrupt_pin(const struct pci_dev *dev, u8 pin)
3180 {
3181         int slot;
3182
3183         if (pci_ari_enabled(dev->bus))
3184                 slot = 0;
3185         else
3186                 slot = PCI_SLOT(dev->devfn);
3187
3188         return (((pin - 1) + slot) % 4) + 1;
3189 }
3190
3191 int pci_get_interrupt_pin(struct pci_dev *dev, struct pci_dev **bridge)
3192 {
3193         u8 pin;
3194
3195         pin = dev->pin;
3196         if (!pin)
3197                 return -1;
3198
3199         while (!pci_is_root_bus(dev->bus)) {
3200                 pin = pci_swizzle_interrupt_pin(dev, pin);
3201                 dev = dev->bus->self;
3202         }
3203         *bridge = dev;
3204         return pin;
3205 }
3206
3207 /**
3208  * pci_common_swizzle - swizzle INTx all the way to root bridge
3209  * @dev: the PCI device
3210  * @pinp: pointer to the INTx pin value (1=INTA, 2=INTB, 3=INTD, 4=INTD)
3211  *
3212  * Perform INTx swizzling for a device.  This traverses through all PCI-to-PCI
3213  * bridges all the way up to a PCI root bus.
3214  */
3215 u8 pci_common_swizzle(struct pci_dev *dev, u8 *pinp)
3216 {
3217         u8 pin = *pinp;
3218
3219         while (!pci_is_root_bus(dev->bus)) {
3220                 pin = pci_swizzle_interrupt_pin(dev, pin);
3221                 dev = dev->bus->self;
3222         }
3223         *pinp = pin;
3224         return PCI_SLOT(dev->devfn);
3225 }
3226 EXPORT_SYMBOL_GPL(pci_common_swizzle);
3227
3228 /**
3229  *      pci_release_region - Release a PCI bar
3230  *      @pdev: PCI device whose resources were previously reserved by pci_request_region
3231  *      @bar: BAR to release
3232  *
3233  *      Releases the PCI I/O and memory resources previously reserved by a
3234  *      successful call to pci_request_region.  Call this function only
3235  *      after all use of the PCI regions has ceased.
3236  */
3237 void pci_release_region(struct pci_dev *pdev, int bar)
3238 {
3239         struct pci_devres *dr;
3240
3241         if (pci_resource_len(pdev, bar) == 0)
3242                 return;
3243         if (pci_resource_flags(pdev, bar) & IORESOURCE_IO)
3244                 release_region(pci_resource_start(pdev, bar),
3245                                 pci_resource_len(pdev, bar));
3246         else if (pci_resource_flags(pdev, bar) & IORESOURCE_MEM)
3247                 release_mem_region(pci_resource_start(pdev, bar),
3248                                 pci_resource_len(pdev, bar));
3249
3250         dr = find_pci_dr(pdev);
3251         if (dr)
3252                 dr->region_mask &= ~(1 << bar);
3253 }
3254 EXPORT_SYMBOL(pci_release_region);
3255
3256 /**
3257  *      __pci_request_region - Reserved PCI I/O and memory resource
3258  *      @pdev: PCI device whose resources are to be reserved
3259  *      @bar: BAR to be reserved
3260  *      @res_name: Name to be associated with resource.
3261  *      @exclusive: whether the region access is exclusive or not
3262  *
3263  *      Mark the PCI region associated with PCI device @pdev BR @bar as
3264  *      being reserved by owner @res_name.  Do not access any
3265  *      address inside the PCI regions unless this call returns
3266  *      successfully.
3267  *
3268  *      If @exclusive is set, then the region is marked so that userspace
3269  *      is explicitly not allowed to map the resource via /dev/mem or
3270  *      sysfs MMIO access.
3271  *
3272  *      Returns 0 on success, or %EBUSY on error.  A warning
3273  *      message is also printed on failure.
3274  */
3275 static int __pci_request_region(struct pci_dev *pdev, int bar,
3276                                 const char *res_name, int exclusive)
3277 {
3278         struct pci_devres *dr;
3279
3280         if (pci_resource_len(pdev, bar) == 0)
3281                 return 0;
3282
3283         if (pci_resource_flags(pdev, bar) & IORESOURCE_IO) {
3284                 if (!request_region(pci_resource_start(pdev, bar),
3285                             pci_resource_len(pdev, bar), res_name))
3286                         goto err_out;
3287         } else if (pci_resource_flags(pdev, bar) & IORESOURCE_MEM) {
3288                 if (!__request_mem_region(pci_resource_start(pdev, bar),
3289                                         pci_resource_len(pdev, bar), res_name,
3290                                         exclusive))
3291                         goto err_out;
3292         }
3293
3294         dr = find_pci_dr(pdev);
3295         if (dr)
3296                 dr->region_mask |= 1 << bar;
3297
3298         return 0;
3299
3300 err_out:
3301         pci_warn(pdev, "BAR %d: can't reserve %pR\n", bar,
3302                  &pdev->resource[bar]);
3303         return -EBUSY;
3304 }
3305
3306 /**
3307  *      pci_request_region - Reserve PCI I/O and memory resource
3308  *      @pdev: PCI device whose resources are to be reserved
3309  *      @bar: BAR to be reserved
3310  *      @res_name: Name to be associated with resource
3311  *
3312  *      Mark the PCI region associated with PCI device @pdev BAR @bar as
3313  *      being reserved by owner @res_name.  Do not access any
3314  *      address inside the PCI regions unless this call returns
3315  *      successfully.
3316  *
3317  *      Returns 0 on success, or %EBUSY on error.  A warning
3318  *      message is also printed on failure.
3319  */
3320 int pci_request_region(struct pci_dev *pdev, int bar, const char *res_name)
3321 {
3322         return __pci_request_region(pdev, bar, res_name, 0);
3323 }
3324 EXPORT_SYMBOL(pci_request_region);
3325
3326 /**
3327  *      pci_request_region_exclusive - Reserved PCI I/O and memory resource
3328  *      @pdev: PCI device whose resources are to be reserved
3329  *      @bar: BAR to be reserved
3330  *      @res_name: Name to be associated with resource.
3331  *
3332  *      Mark the PCI region associated with PCI device @pdev BR @bar as
3333  *      being reserved by owner @res_name.  Do not access any
3334  *      address inside the PCI regions unless this call returns
3335  *      successfully.
3336  *
3337  *      Returns 0 on success, or %EBUSY on error.  A warning
3338  *      message is also printed on failure.
3339  *
3340  *      The key difference that _exclusive makes it that userspace is
3341  *      explicitly not allowed to map the resource via /dev/mem or
3342  *      sysfs.
3343  */
3344 int pci_request_region_exclusive(struct pci_dev *pdev, int bar,
3345                                  const char *res_name)
3346 {
3347         return __pci_request_region(pdev, bar, res_name, IORESOURCE_EXCLUSIVE);
3348 }
3349 EXPORT_SYMBOL(pci_request_region_exclusive);
3350
3351 /**
3352  * pci_release_selected_regions - Release selected PCI I/O and memory resources
3353  * @pdev: PCI device whose resources were previously reserved
3354  * @bars: Bitmask of BARs to be released
3355  *
3356  * Release selected PCI I/O and memory resources previously reserved.
3357  * Call this function only after all use of the PCI regions has ceased.
3358  */
3359 void pci_release_selected_regions(struct pci_dev *pdev, int bars)
3360 {
3361         int i;
3362
3363         for (i = 0; i < 6; i++)
3364                 if (bars & (1 << i))
3365                         pci_release_region(pdev, i);
3366 }
3367 EXPORT_SYMBOL(pci_release_selected_regions);
3368
3369 static int __pci_request_selected_regions(struct pci_dev *pdev, int bars,
3370                                           const char *res_name, int excl)
3371 {
3372         int i;
3373
3374         for (i = 0; i < 6; i++)
3375                 if (bars & (1 << i))
3376                         if (__pci_request_region(pdev, i, res_name, excl))
3377                                 goto err_out;
3378         return 0;
3379
3380 err_out:
3381         while (--i >= 0)
3382                 if (bars & (1 << i))
3383                         pci_release_region(pdev, i);
3384
3385         return -EBUSY;
3386 }
3387
3388
3389 /**
3390  * pci_request_selected_regions - Reserve selected PCI I/O and memory resources
3391  * @pdev: PCI device whose resources are to be reserved
3392  * @bars: Bitmask of BARs to be requested
3393  * @res_name: Name to be associated with resource
3394  */
3395 int pci_request_selected_regions(struct pci_dev *pdev, int bars,
3396                                  const char *res_name)
3397 {
3398         return __pci_request_selected_regions(pdev, bars, res_name, 0);
3399 }
3400 EXPORT_SYMBOL(pci_request_selected_regions);
3401
3402 int pci_request_selected_regions_exclusive(struct pci_dev *pdev, int bars,
3403                                            const char *res_name)
3404 {
3405         return __pci_request_selected_regions(pdev, bars, res_name,
3406                         IORESOURCE_EXCLUSIVE);
3407 }
3408 EXPORT_SYMBOL(pci_request_selected_regions_exclusive);
3409
3410 /**
3411  *      pci_release_regions - Release reserved PCI I/O and memory resources
3412  *      @pdev: PCI device whose resources were previously reserved by pci_request_regions
3413  *
3414  *      Releases all PCI I/O and memory resources previously reserved by a
3415  *      successful call to pci_request_regions.  Call this function only
3416  *      after all use of the PCI regions has ceased.
3417  */
3418
3419 void pci_release_regions(struct pci_dev *pdev)
3420 {
3421         pci_release_selected_regions(pdev, (1 << 6) - 1);
3422 }
3423 EXPORT_SYMBOL(pci_release_regions);
3424
3425 /**
3426  *      pci_request_regions - Reserved PCI I/O and memory resources
3427  *      @pdev: PCI device whose resources are to be reserved
3428  *      @res_name: Name to be associated with resource.
3429  *
3430  *      Mark all PCI regions associated with PCI device @pdev as
3431  *      being reserved by owner @res_name.  Do not access any
3432  *      address inside the PCI regions unless this call returns
3433  *      successfully.
3434  *
3435  *      Returns 0 on success, or %EBUSY on error.  A warning
3436  *      message is also printed on failure.
3437  */
3438 int pci_request_regions(struct pci_dev *pdev, const char *res_name)
3439 {
3440         return pci_request_selected_regions(pdev, ((1 << 6) - 1), res_name);
3441 }
3442 EXPORT_SYMBOL(pci_request_regions);
3443
3444 /**
3445  *      pci_request_regions_exclusive - Reserved PCI I/O and memory resources
3446  *      @pdev: PCI device whose resources are to be reserved
3447  *      @res_name: Name to be associated with resource.
3448  *
3449  *      Mark all PCI regions associated with PCI device @pdev as
3450  *      being reserved by owner @res_name.  Do not access any
3451  *      address inside the PCI regions unless this call returns
3452  *      successfully.
3453  *
3454  *      pci_request_regions_exclusive() will mark the region so that
3455  *      /dev/mem and the sysfs MMIO access will not be allowed.
3456  *
3457  *      Returns 0 on success, or %EBUSY on error.  A warning
3458  *      message is also printed on failure.
3459  */
3460 int pci_request_regions_exclusive(struct pci_dev *pdev, const char *res_name)
3461 {
3462         return pci_request_selected_regions_exclusive(pdev,
3463                                         ((1 << 6) - 1), res_name);
3464 }
3465 EXPORT_SYMBOL(pci_request_regions_exclusive);
3466
3467 /*
3468  * Record the PCI IO range (expressed as CPU physical address + size).
3469  * Return a negative value if an error has occured, zero otherwise
3470  */
3471 int pci_register_io_range(struct fwnode_handle *fwnode, phys_addr_t addr,
3472                         resource_size_t size)
3473 {
3474         int ret = 0;
3475 #ifdef PCI_IOBASE
3476         struct logic_pio_hwaddr *range;
3477
3478         if (!size || addr + size < addr)
3479                 return -EINVAL;
3480
3481         range = kzalloc(sizeof(*range), GFP_ATOMIC);
3482         if (!range)
3483                 return -ENOMEM;
3484
3485         range->fwnode = fwnode;
3486         range->size = size;
3487         range->hw_start = addr;
3488         range->flags = LOGIC_PIO_CPU_MMIO;
3489
3490         ret = logic_pio_register_range(range);
3491         if (ret)
3492                 kfree(range);
3493 #endif
3494
3495         return ret;
3496 }
3497
3498 phys_addr_t pci_pio_to_address(unsigned long pio)
3499 {
3500         phys_addr_t address = (phys_addr_t)OF_BAD_ADDR;
3501
3502 #ifdef PCI_IOBASE
3503         if (pio >= MMIO_UPPER_LIMIT)
3504                 return address;
3505
3506         address = logic_pio_to_hwaddr(pio);
3507 #endif
3508
3509         return address;
3510 }
3511
3512 unsigned long __weak pci_address_to_pio(phys_addr_t address)
3513 {
3514 #ifdef PCI_IOBASE
3515         return logic_pio_trans_cpuaddr(address);
3516 #else
3517         if (address > IO_SPACE_LIMIT)
3518                 return (unsigned long)-1;
3519
3520         return (unsigned long) address;
3521 #endif
3522 }
3523
3524 /**
3525  *      pci_remap_iospace - Remap the memory mapped I/O space
3526  *      @res: Resource describing the I/O space
3527  *      @phys_addr: physical address of range to be mapped
3528  *
3529  *      Remap the memory mapped I/O space described by the @res
3530  *      and the CPU physical address @phys_addr into virtual address space.
3531  *      Only architectures that have memory mapped IO functions defined
3532  *      (and the PCI_IOBASE value defined) should call this function.
3533  */
3534 int pci_remap_iospace(const struct resource *res, phys_addr_t phys_addr)
3535 {
3536 #if defined(PCI_IOBASE) && defined(CONFIG_MMU)
3537         unsigned long vaddr = (unsigned long)PCI_IOBASE + res->start;
3538
3539         if (!(res->flags & IORESOURCE_IO))
3540                 return -EINVAL;
3541
3542         if (res->end > IO_SPACE_LIMIT)
3543                 return -EINVAL;
3544
3545         return ioremap_page_range(vaddr, vaddr + resource_size(res), phys_addr,
3546                                   pgprot_device(PAGE_KERNEL));
3547 #else
3548         /* this architecture does not have memory mapped I/O space,
3549            so this function should never be called */
3550         WARN_ONCE(1, "This architecture does not support memory mapped I/O\n");
3551         return -ENODEV;
3552 #endif
3553 }
3554 EXPORT_SYMBOL(pci_remap_iospace);
3555
3556 /**
3557  *      pci_unmap_iospace - Unmap the memory mapped I/O space
3558  *      @res: resource to be unmapped
3559  *
3560  *      Unmap the CPU virtual address @res from virtual address space.
3561  *      Only architectures that have memory mapped IO functions defined
3562  *      (and the PCI_IOBASE value defined) should call this function.
3563  */
3564 void pci_unmap_iospace(struct resource *res)
3565 {
3566 #if defined(PCI_IOBASE) && defined(CONFIG_MMU)
3567         unsigned long vaddr = (unsigned long)PCI_IOBASE + res->start;
3568
3569         unmap_kernel_range(vaddr, resource_size(res));
3570 #endif
3571 }
3572 EXPORT_SYMBOL(pci_unmap_iospace);
3573
3574 /**
3575  * devm_pci_remap_cfgspace - Managed pci_remap_cfgspace()
3576  * @dev: Generic device to remap IO address for
3577  * @offset: Resource address to map
3578  * @size: Size of map
3579  *
3580  * Managed pci_remap_cfgspace().  Map is automatically unmapped on driver
3581  * detach.
3582  */
3583 void __iomem *devm_pci_remap_cfgspace(struct device *dev,
3584                                       resource_size_t offset,
3585                                       resource_size_t size)
3586 {
3587         void __iomem **ptr, *addr;
3588
3589         ptr = devres_alloc(devm_ioremap_release, sizeof(*ptr), GFP_KERNEL);
3590         if (!ptr)
3591                 return NULL;
3592
3593         addr = pci_remap_cfgspace(offset, size);
3594         if (addr) {
3595                 *ptr = addr;
3596                 devres_add(dev, ptr);
3597         } else
3598                 devres_free(ptr);
3599
3600         return addr;
3601 }
3602 EXPORT_SYMBOL(devm_pci_remap_cfgspace);
3603
3604 /**
3605  * devm_pci_remap_cfg_resource - check, request region and ioremap cfg resource
3606  * @dev: generic device to handle the resource for
3607  * @res: configuration space resource to be handled
3608  *
3609  * Checks that a resource is a valid memory region, requests the memory
3610  * region and ioremaps with pci_remap_cfgspace() API that ensures the
3611  * proper PCI configuration space memory attributes are guaranteed.
3612  *
3613  * All operations are managed and will be undone on driver detach.
3614  *
3615  * Returns a pointer to the remapped memory or an ERR_PTR() encoded error code
3616  * on failure. Usage example::
3617  *
3618  *      res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
3619  *      base = devm_pci_remap_cfg_resource(&pdev->dev, res);
3620  *      if (IS_ERR(base))
3621  *              return PTR_ERR(base);
3622  */
3623 void __iomem *devm_pci_remap_cfg_resource(struct device *dev,
3624                                           struct resource *res)
3625 {
3626         resource_size_t size;
3627         const char *name;
3628         void __iomem *dest_ptr;
3629
3630         BUG_ON(!dev);
3631
3632         if (!res || resource_type(res) != IORESOURCE_MEM) {
3633                 dev_err(dev, "invalid resource\n");
3634                 return IOMEM_ERR_PTR(-EINVAL);
3635         }
3636
3637         size = resource_size(res);
3638         name = res->name ?: dev_name(dev);
3639
3640         if (!devm_request_mem_region(dev, res->start, size, name)) {
3641                 dev_err(dev, "can't request region for resource %pR\n", res);
3642                 return IOMEM_ERR_PTR(-EBUSY);
3643         }
3644
3645         dest_ptr = devm_pci_remap_cfgspace(dev, res->start, size);
3646         if (!dest_ptr) {
3647                 dev_err(dev, "ioremap failed for resource %pR\n", res);
3648                 devm_release_mem_region(dev, res->start, size);
3649                 dest_ptr = IOMEM_ERR_PTR(-ENOMEM);
3650         }
3651
3652         return dest_ptr;
3653 }
3654 EXPORT_SYMBOL(devm_pci_remap_cfg_resource);
3655
3656 static void __pci_set_master(struct pci_dev *dev, bool enable)
3657 {
3658         u16 old_cmd, cmd;
3659
3660         pci_read_config_word(dev, PCI_COMMAND, &old_cmd);
3661         if (enable)
3662                 cmd = old_cmd | PCI_COMMAND_MASTER;
3663         else
3664                 cmd = old_cmd & ~PCI_COMMAND_MASTER;
3665         if (cmd != old_cmd) {
3666                 pci_dbg(dev, "%s bus mastering\n",
3667                         enable ? "enabling" : "disabling");
3668                 pci_write_config_word(dev, PCI_COMMAND, cmd);
3669         }
3670         dev->is_busmaster = enable;
3671 }
3672
3673 /**
3674  * pcibios_setup - process "pci=" kernel boot arguments
3675  * @str: string used to pass in "pci=" kernel boot arguments
3676  *
3677  * Process kernel boot arguments.  This is the default implementation.
3678  * Architecture specific implementations can override this as necessary.
3679  */
3680 char * __weak __init pcibios_setup(char *str)
3681 {
3682         return str;
3683 }
3684
3685 /**
3686  * pcibios_set_master - enable PCI bus-mastering for device dev
3687  * @dev: the PCI device to enable
3688  *
3689  * Enables PCI bus-mastering for the device.  This is the default
3690  * implementation.  Architecture specific implementations can override
3691  * this if necessary.
3692  */
3693 void __weak pcibios_set_master(struct pci_dev *dev)
3694 {
3695         u8 lat;
3696
3697         /* The latency timer doesn't apply to PCIe (either Type 0 or Type 1) */
3698         if (pci_is_pcie(dev))
3699                 return;
3700
3701         pci_read_config_byte(dev, PCI_LATENCY_TIMER, &lat);
3702         if (lat < 16)
3703                 lat = (64 <= pcibios_max_latency) ? 64 : pcibios_max_latency;
3704         else if (lat > pcibios_max_latency)
3705                 lat = pcibios_max_latency;
3706         else
3707                 return;
3708
3709         pci_write_config_byte(dev, PCI_LATENCY_TIMER, lat);
3710 }
3711
3712 /**
3713  * pci_set_master - enables bus-mastering for device dev
3714  * @dev: the PCI device to enable
3715  *
3716  * Enables bus-mastering on the device and calls pcibios_set_master()
3717  * to do the needed arch specific settings.
3718  */
3719 void pci_set_master(struct pci_dev *dev)
3720 {
3721         __pci_set_master(dev, true);
3722         pcibios_set_master(dev);
3723 }
3724 EXPORT_SYMBOL(pci_set_master);
3725
3726 /**
3727  * pci_clear_master - disables bus-mastering for device dev
3728  * @dev: the PCI device to disable
3729  */
3730 void pci_clear_master(struct pci_dev *dev)
3731 {
3732         __pci_set_master(dev, false);
3733 }
3734 EXPORT_SYMBOL(pci_clear_master);
3735
3736 /**
3737  * pci_set_cacheline_size - ensure the CACHE_LINE_SIZE register is programmed
3738  * @dev: the PCI device for which MWI is to be enabled
3739  *
3740  * Helper function for pci_set_mwi.
3741  * Originally copied from drivers/net/acenic.c.
3742  * Copyright 1998-2001 by Jes Sorensen, <jes@trained-monkey.org>.
3743  *
3744  * RETURNS: An appropriate -ERRNO error value on error, or zero for success.
3745  */
3746 int pci_set_cacheline_size(struct pci_dev *dev)
3747 {
3748         u8 cacheline_size;
3749
3750         if (!pci_cache_line_size)
3751                 return -EINVAL;
3752
3753         /* Validate current setting: the PCI_CACHE_LINE_SIZE must be
3754            equal to or multiple of the right value. */
3755         pci_read_config_byte(dev, PCI_CACHE_LINE_SIZE, &cacheline_size);
3756         if (cacheline_size >= pci_cache_line_size &&
3757             (cacheline_size % pci_cache_line_size) == 0)
3758                 return 0;
3759
3760         /* Write the correct value. */
3761         pci_write_config_byte(dev, PCI_CACHE_LINE_SIZE, pci_cache_line_size);
3762         /* Read it back. */
3763         pci_read_config_byte(dev, PCI_CACHE_LINE_SIZE, &cacheline_size);
3764         if (cacheline_size == pci_cache_line_size)
3765                 return 0;
3766
3767         pci_printk(KERN_DEBUG, dev, "cache line size of %d is not supported\n",
3768                    pci_cache_line_size << 2);
3769
3770         return -EINVAL;
3771 }
3772 EXPORT_SYMBOL_GPL(pci_set_cacheline_size);
3773
3774 /**
3775  * pci_set_mwi - enables memory-write-invalidate PCI transaction
3776  * @dev: the PCI device for which MWI is enabled
3777  *
3778  * Enables the Memory-Write-Invalidate transaction in %PCI_COMMAND.
3779  *
3780  * RETURNS: An appropriate -ERRNO error value on error, or zero for success.
3781  */
3782 int pci_set_mwi(struct pci_dev *dev)
3783 {
3784 #ifdef PCI_DISABLE_MWI
3785         return 0;
3786 #else
3787         int rc;
3788         u16 cmd;
3789
3790         rc = pci_set_cacheline_size(dev);
3791         if (rc)
3792                 return rc;
3793
3794         pci_read_config_word(dev, PCI_COMMAND, &cmd);
3795         if (!(cmd & PCI_COMMAND_INVALIDATE)) {
3796                 pci_dbg(dev, "enabling Mem-Wr-Inval\n");
3797                 cmd |= PCI_COMMAND_INVALIDATE;
3798                 pci_write_config_word(dev, PCI_COMMAND, cmd);
3799         }
3800         return 0;
3801 #endif
3802 }
3803 EXPORT_SYMBOL(pci_set_mwi);
3804
3805 /**
3806  * pcim_set_mwi - a device-managed pci_set_mwi()
3807  * @dev: the PCI device for which MWI is enabled
3808  *
3809  * Managed pci_set_mwi().
3810  *
3811  * RETURNS: An appropriate -ERRNO error value on error, or zero for success.
3812  */
3813 int pcim_set_mwi(struct pci_dev *dev)
3814 {
3815         struct pci_devres *dr;
3816
3817         dr = find_pci_dr(dev);
3818         if (!dr)
3819                 return -ENOMEM;
3820
3821         dr->mwi = 1;
3822         return pci_set_mwi(dev);
3823 }
3824 EXPORT_SYMBOL(pcim_set_mwi);
3825
3826 /**
3827  * pci_try_set_mwi - enables memory-write-invalidate PCI transaction
3828  * @dev: the PCI device for which MWI is enabled
3829  *
3830  * Enables the Memory-Write-Invalidate transaction in %PCI_COMMAND.
3831  * Callers are not required to check the return value.
3832  *
3833  * RETURNS: An appropriate -ERRNO error value on error, or zero for success.
3834  */
3835 int pci_try_set_mwi(struct pci_dev *dev)
3836 {
3837 #ifdef PCI_DISABLE_MWI
3838         return 0;
3839 #else
3840         return pci_set_mwi(dev);
3841 #endif
3842 }
3843 EXPORT_SYMBOL(pci_try_set_mwi);
3844
3845 /**
3846  * pci_clear_mwi - disables Memory-Write-Invalidate for device dev
3847  * @dev: the PCI device to disable
3848  *
3849  * Disables PCI Memory-Write-Invalidate transaction on the device
3850  */
3851 void pci_clear_mwi(struct pci_dev *dev)
3852 {
3853 #ifndef PCI_DISABLE_MWI
3854         u16 cmd;
3855
3856         pci_read_config_word(dev, PCI_COMMAND, &cmd);
3857         if (cmd & PCI_COMMAND_INVALIDATE) {
3858                 cmd &= ~PCI_COMMAND_INVALIDATE;
3859                 pci_write_config_word(dev, PCI_COMMAND, cmd);
3860         }
3861 #endif
3862 }
3863 EXPORT_SYMBOL(pci_clear_mwi);
3864
3865 /**
3866  * pci_intx - enables/disables PCI INTx for device dev
3867  * @pdev: the PCI device to operate on
3868  * @enable: boolean: whether to enable or disable PCI INTx
3869  *
3870  * Enables/disables PCI INTx for device dev
3871  */
3872 void pci_intx(struct pci_dev *pdev, int enable)
3873 {
3874         u16 pci_command, new;
3875
3876         pci_read_config_word(pdev, PCI_COMMAND, &pci_command);
3877
3878         if (enable)
3879                 new = pci_command & ~PCI_COMMAND_INTX_DISABLE;
3880         else
3881                 new = pci_command | PCI_COMMAND_INTX_DISABLE;
3882
3883         if (new != pci_command) {
3884                 struct pci_devres *dr;
3885
3886                 pci_write_config_word(pdev, PCI_COMMAND, new);
3887
3888                 dr = find_pci_dr(pdev);
3889                 if (dr && !dr->restore_intx) {
3890                         dr->restore_intx = 1;
3891                         dr->orig_intx = !enable;
3892                 }
3893         }
3894 }
3895 EXPORT_SYMBOL_GPL(pci_intx);
3896
3897 static bool pci_check_and_set_intx_mask(struct pci_dev *dev, bool mask)
3898 {
3899         struct pci_bus *bus = dev->bus;
3900         bool mask_updated = true;
3901         u32 cmd_status_dword;
3902         u16 origcmd, newcmd;
3903         unsigned long flags;
3904         bool irq_pending;
3905
3906         /*
3907          * We do a single dword read to retrieve both command and status.
3908          * Document assumptions that make this possible.
3909          */
3910         BUILD_BUG_ON(PCI_COMMAND % 4);
3911         BUILD_BUG_ON(PCI_COMMAND + 2 != PCI_STATUS);
3912
3913         raw_spin_lock_irqsave(&pci_lock, flags);
3914
3915         bus->ops->read(bus, dev->devfn, PCI_COMMAND, 4, &cmd_status_dword);
3916
3917         irq_pending = (cmd_status_dword >> 16) & PCI_STATUS_INTERRUPT;
3918
3919         /*
3920          * Check interrupt status register to see whether our device
3921          * triggered the interrupt (when masking) or the next IRQ is
3922          * already pending (when unmasking).
3923          */
3924         if (mask != irq_pending) {
3925                 mask_updated = false;
3926                 goto done;
3927         }
3928
3929         origcmd = cmd_status_dword;
3930         newcmd = origcmd & ~PCI_COMMAND_INTX_DISABLE;
3931         if (mask)
3932                 newcmd |= PCI_COMMAND_INTX_DISABLE;
3933         if (newcmd != origcmd)
3934                 bus->ops->write(bus, dev->devfn, PCI_COMMAND, 2, newcmd);
3935
3936 done:
3937         raw_spin_unlock_irqrestore(&pci_lock, flags);
3938
3939         return mask_updated;
3940 }
3941
3942 /**
3943  * pci_check_and_mask_intx - mask INTx on pending interrupt
3944  * @dev: the PCI device to operate on
3945  *
3946  * Check if the device dev has its INTx line asserted, mask it and
3947  * return true in that case. False is returned if no interrupt was
3948  * pending.
3949  */
3950 bool pci_check_and_mask_intx(struct pci_dev *dev)
3951 {
3952         return pci_check_and_set_intx_mask(dev, true);
3953 }
3954 EXPORT_SYMBOL_GPL(pci_check_and_mask_intx);
3955
3956 /**
3957  * pci_check_and_unmask_intx - unmask INTx if no interrupt is pending
3958  * @dev: the PCI device to operate on
3959  *
3960  * Check if the device dev has its INTx line asserted, unmask it if not
3961  * and return true. False is returned and the mask remains active if
3962  * there was still an interrupt pending.
3963  */
3964 bool pci_check_and_unmask_intx(struct pci_dev *dev)
3965 {
3966         return pci_check_and_set_intx_mask(dev, false);
3967 }
3968 EXPORT_SYMBOL_GPL(pci_check_and_unmask_intx);
3969
3970 /**
3971  * pci_wait_for_pending_transaction - waits for pending transaction
3972  * @dev: the PCI device to operate on
3973  *
3974  * Return 0 if transaction is pending 1 otherwise.
3975  */
3976 int pci_wait_for_pending_transaction(struct pci_dev *dev)
3977 {
3978         if (!pci_is_pcie(dev))
3979                 return 1;
3980
3981         return pci_wait_for_pending(dev, pci_pcie_cap(dev) + PCI_EXP_DEVSTA,
3982                                     PCI_EXP_DEVSTA_TRPND);
3983 }
3984 EXPORT_SYMBOL(pci_wait_for_pending_transaction);
3985
3986 static int pci_dev_wait(struct pci_dev *dev, char *reset_type, int timeout)
3987 {
3988         int delay = 1;
3989         u32 id;
3990
3991         /*
3992          * After reset, the device should not silently discard config
3993          * requests, but it may still indicate that it needs more time by
3994          * responding to them with CRS completions.  The Root Port will
3995          * generally synthesize ~0 data to complete the read (except when
3996          * CRS SV is enabled and the read was for the Vendor ID; in that
3997          * case it synthesizes 0x0001 data).
3998          *
3999          * Wait for the device to return a non-CRS completion.  Read the
4000          * Command register instead of Vendor ID so we don't have to
4001          * contend with the CRS SV value.
4002          */
4003         pci_read_config_dword(dev, PCI_COMMAND, &id);
4004         while (id == ~0) {
4005                 if (delay > timeout) {
4006                         pci_warn(dev, "not ready %dms after %s; giving up\n",
4007                                  delay - 1, reset_type);
4008                         return -ENOTTY;
4009                 }
4010
4011                 if (delay > 1000)
4012                         pci_info(dev, "not ready %dms after %s; waiting\n",
4013                                  delay - 1, reset_type);
4014
4015                 msleep(delay);
4016                 delay *= 2;
4017                 pci_read_config_dword(dev, PCI_COMMAND, &id);
4018         }
4019
4020         if (delay > 1000)
4021                 pci_info(dev, "ready %dms after %s\n", delay - 1,
4022                          reset_type);
4023
4024         return 0;
4025 }
4026
4027 /**
4028  * pcie_has_flr - check if a device supports function level resets
4029  * @dev:        device to check
4030  *
4031  * Returns true if the device advertises support for PCIe function level
4032  * resets.
4033  */
4034 static bool pcie_has_flr(struct pci_dev *dev)
4035 {
4036         u32 cap;
4037
4038         if (dev->dev_flags & PCI_DEV_FLAGS_NO_FLR_RESET)
4039                 return false;
4040
4041         pcie_capability_read_dword(dev, PCI_EXP_DEVCAP, &cap);
4042         return cap & PCI_EXP_DEVCAP_FLR;
4043 }
4044
4045 /**
4046  * pcie_flr - initiate a PCIe function level reset
4047  * @dev:        device to reset
4048  *
4049  * Initiate a function level reset on @dev.  The caller should ensure the
4050  * device supports FLR before calling this function, e.g. by using the
4051  * pcie_has_flr() helper.
4052  */
4053 int pcie_flr(struct pci_dev *dev)
4054 {
4055         if (!pci_wait_for_pending_transaction(dev))
4056                 pci_err(dev, "timed out waiting for pending transaction; performing function level reset anyway\n");
4057
4058         pcie_capability_set_word(dev, PCI_EXP_DEVCTL, PCI_EXP_DEVCTL_BCR_FLR);
4059
4060         /*
4061          * Per PCIe r4.0, sec 6.6.2, a device must complete an FLR within
4062          * 100ms, but may silently discard requests while the FLR is in
4063          * progress.  Wait 100ms before trying to access the device.
4064          */
4065         msleep(100);
4066
4067         return pci_dev_wait(dev, "FLR", PCIE_RESET_READY_POLL_MS);
4068 }
4069 EXPORT_SYMBOL_GPL(pcie_flr);
4070
4071 static int pci_af_flr(struct pci_dev *dev, int probe)
4072 {
4073         int pos;
4074         u8 cap;
4075
4076         pos = pci_find_capability(dev, PCI_CAP_ID_AF);
4077         if (!pos)
4078                 return -ENOTTY;
4079
4080         if (dev->dev_flags & PCI_DEV_FLAGS_NO_FLR_RESET)
4081                 return -ENOTTY;
4082
4083         pci_read_config_byte(dev, pos + PCI_AF_CAP, &cap);
4084         if (!(cap & PCI_AF_CAP_TP) || !(cap & PCI_AF_CAP_FLR))
4085                 return -ENOTTY;
4086
4087         if (probe)
4088                 return 0;
4089
4090         /*
4091          * Wait for Transaction Pending bit to clear.  A word-aligned test
4092          * is used, so we use the conrol offset rather than status and shift
4093          * the test bit to match.
4094          */
4095         if (!pci_wait_for_pending(dev, pos + PCI_AF_CTRL,
4096                                  PCI_AF_STATUS_TP << 8))
4097                 pci_err(dev, "timed out waiting for pending transaction; performing AF function level reset anyway\n");
4098
4099         pci_write_config_byte(dev, pos + PCI_AF_CTRL, PCI_AF_CTRL_FLR);
4100
4101         /*
4102          * Per Advanced Capabilities for Conventional PCI ECN, 13 April 2006,
4103          * updated 27 July 2006; a device must complete an FLR within
4104          * 100ms, but may silently discard requests while the FLR is in
4105          * progress.  Wait 100ms before trying to access the device.
4106          */
4107         msleep(100);
4108
4109         return pci_dev_wait(dev, "AF_FLR", PCIE_RESET_READY_POLL_MS);
4110 }
4111
4112 /**
4113  * pci_pm_reset - Put device into PCI_D3 and back into PCI_D0.
4114  * @dev: Device to reset.
4115  * @probe: If set, only check if the device can be reset this way.
4116  *
4117  * If @dev supports native PCI PM and its PCI_PM_CTRL_NO_SOFT_RESET flag is
4118  * unset, it will be reinitialized internally when going from PCI_D3hot to
4119  * PCI_D0.  If that's the case and the device is not in a low-power state
4120  * already, force it into PCI_D3hot and back to PCI_D0, causing it to be reset.
4121  *
4122  * NOTE: This causes the caller to sleep for twice the device power transition
4123  * cooldown period, which for the D0->D3hot and D3hot->D0 transitions is 10 ms
4124  * by default (i.e. unless the @dev's d3_delay field has a different value).
4125  * Moreover, only devices in D0 can be reset by this function.
4126  */
4127 static int pci_pm_reset(struct pci_dev *dev, int probe)
4128 {
4129         u16 csr;
4130
4131         if (!dev->pm_cap || dev->dev_flags & PCI_DEV_FLAGS_NO_PM_RESET)
4132                 return -ENOTTY;
4133
4134         pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &csr);
4135         if (csr & PCI_PM_CTRL_NO_SOFT_RESET)
4136                 return -ENOTTY;
4137
4138         if (probe)
4139                 return 0;
4140
4141         if (dev->current_state != PCI_D0)
4142                 return -EINVAL;
4143
4144         csr &= ~PCI_PM_CTRL_STATE_MASK;
4145         csr |= PCI_D3hot;
4146         pci_write_config_word(dev, dev->pm_cap + PCI_PM_CTRL, csr);
4147         pci_dev_d3_sleep(dev);
4148
4149         csr &= ~PCI_PM_CTRL_STATE_MASK;
4150         csr |= PCI_D0;
4151         pci_write_config_word(dev, dev->pm_cap + PCI_PM_CTRL, csr);
4152         pci_dev_d3_sleep(dev);
4153
4154         return pci_dev_wait(dev, "PM D3->D0", PCIE_RESET_READY_POLL_MS);
4155 }
4156
4157 void pci_reset_secondary_bus(struct pci_dev *dev)
4158 {
4159         u16 ctrl;
4160
4161         pci_read_config_word(dev, PCI_BRIDGE_CONTROL, &ctrl);
4162         ctrl |= PCI_BRIDGE_CTL_BUS_RESET;
4163         pci_write_config_word(dev, PCI_BRIDGE_CONTROL, ctrl);
4164
4165         /*
4166          * PCI spec v3.0 7.6.4.2 requires minimum Trst of 1ms.  Double
4167          * this to 2ms to ensure that we meet the minimum requirement.
4168          */
4169         msleep(2);
4170
4171         ctrl &= ~PCI_BRIDGE_CTL_BUS_RESET;
4172         pci_write_config_word(dev, PCI_BRIDGE_CONTROL, ctrl);
4173
4174         /*
4175          * Trhfa for conventional PCI is 2^25 clock cycles.
4176          * Assuming a minimum 33MHz clock this results in a 1s
4177          * delay before we can consider subordinate devices to
4178          * be re-initialized.  PCIe has some ways to shorten this,
4179          * but we don't make use of them yet.
4180          */
4181         ssleep(1);
4182 }
4183
4184 void __weak pcibios_reset_secondary_bus(struct pci_dev *dev)
4185 {
4186         pci_reset_secondary_bus(dev);
4187 }
4188
4189 /**
4190  * pci_reset_bridge_secondary_bus - Reset the secondary bus on a PCI bridge.
4191  * @dev: Bridge device
4192  *
4193  * Use the bridge control register to assert reset on the secondary bus.
4194  * Devices on the secondary bus are left in power-on state.
4195  */
4196 int pci_reset_bridge_secondary_bus(struct pci_dev *dev)
4197 {
4198         pcibios_reset_secondary_bus(dev);
4199
4200         return pci_dev_wait(dev, "bus reset", PCIE_RESET_READY_POLL_MS);
4201 }
4202 EXPORT_SYMBOL_GPL(pci_reset_bridge_secondary_bus);
4203
4204 static int pci_parent_bus_reset(struct pci_dev *dev, int probe)
4205 {
4206         struct pci_dev *pdev;
4207
4208         if (pci_is_root_bus(dev->bus) || dev->subordinate ||
4209             !dev->bus->self || dev->dev_flags & PCI_DEV_FLAGS_NO_BUS_RESET)
4210                 return -ENOTTY;
4211
4212         list_for_each_entry(pdev, &dev->bus->devices, bus_list)
4213                 if (pdev != dev)
4214                         return -ENOTTY;
4215
4216         if (probe)
4217                 return 0;
4218
4219         pci_reset_bridge_secondary_bus(dev->bus->self);
4220
4221         return 0;
4222 }
4223
4224 static int pci_reset_hotplug_slot(struct hotplug_slot *hotplug, int probe)
4225 {
4226         int rc = -ENOTTY;
4227
4228         if (!hotplug || !try_module_get(hotplug->ops->owner))
4229                 return rc;
4230
4231         if (hotplug->ops->reset_slot)
4232                 rc = hotplug->ops->reset_slot(hotplug, probe);
4233
4234         module_put(hotplug->ops->owner);
4235
4236         return rc;
4237 }
4238
4239 static int pci_dev_reset_slot_function(struct pci_dev *dev, int probe)
4240 {
4241         struct pci_dev *pdev;
4242
4243         if (dev->subordinate || !dev->slot ||
4244             dev->dev_flags & PCI_DEV_FLAGS_NO_BUS_RESET)
4245                 return -ENOTTY;
4246
4247         list_for_each_entry(pdev, &dev->bus->devices, bus_list)
4248                 if (pdev != dev && pdev->slot == dev->slot)
4249                         return -ENOTTY;
4250
4251         return pci_reset_hotplug_slot(dev->slot->hotplug, probe);
4252 }
4253
4254 static void pci_dev_lock(struct pci_dev *dev)
4255 {
4256         pci_cfg_access_lock(dev);
4257         /* block PM suspend, driver probe, etc. */
4258         device_lock(&dev->dev);
4259 }
4260
4261 /* Return 1 on successful lock, 0 on contention */
4262 static int pci_dev_trylock(struct pci_dev *dev)
4263 {
4264         if (pci_cfg_access_trylock(dev)) {
4265                 if (device_trylock(&dev->dev))
4266                         return 1;
4267                 pci_cfg_access_unlock(dev);
4268         }
4269
4270         return 0;
4271 }
4272
4273 static void pci_dev_unlock(struct pci_dev *dev)
4274 {
4275         device_unlock(&dev->dev);
4276         pci_cfg_access_unlock(dev);
4277 }
4278
4279 static void pci_dev_save_and_disable(struct pci_dev *dev)
4280 {
4281         const struct pci_error_handlers *err_handler =
4282                         dev->driver ? dev->driver->err_handler : NULL;
4283
4284         /*
4285          * dev->driver->err_handler->reset_prepare() is protected against
4286          * races with ->remove() by the device lock, which must be held by
4287          * the caller.
4288          */
4289         if (err_handler && err_handler->reset_prepare)
4290                 err_handler->reset_prepare(dev);
4291
4292         /*
4293          * Wake-up device prior to save.  PM registers default to D0 after
4294          * reset and a simple register restore doesn't reliably return
4295          * to a non-D0 state anyway.
4296          */
4297         pci_set_power_state(dev, PCI_D0);
4298
4299         pci_save_state(dev);
4300         /*
4301          * Disable the device by clearing the Command register, except for
4302          * INTx-disable which is set.  This not only disables MMIO and I/O port
4303          * BARs, but also prevents the device from being Bus Master, preventing
4304          * DMA from the device including MSI/MSI-X interrupts.  For PCI 2.3
4305          * compliant devices, INTx-disable prevents legacy interrupts.
4306          */
4307         pci_write_config_word(dev, PCI_COMMAND, PCI_COMMAND_INTX_DISABLE);
4308 }
4309
4310 static void pci_dev_restore(struct pci_dev *dev)
4311 {
4312         const struct pci_error_handlers *err_handler =
4313                         dev->driver ? dev->driver->err_handler : NULL;
4314
4315         pci_restore_state(dev);
4316
4317         /*
4318          * dev->driver->err_handler->reset_done() is protected against
4319          * races with ->remove() by the device lock, which must be held by
4320          * the caller.
4321          */
4322         if (err_handler && err_handler->reset_done)
4323                 err_handler->reset_done(dev);
4324 }
4325
4326 /**
4327  * __pci_reset_function_locked - reset a PCI device function while holding
4328  * the @dev mutex lock.
4329  * @dev: PCI device to reset
4330  *
4331  * Some devices allow an individual function to be reset without affecting
4332  * other functions in the same device.  The PCI device must be responsive
4333  * to PCI config space in order to use this function.
4334  *
4335  * The device function is presumed to be unused and the caller is holding
4336  * the device mutex lock when this function is called.
4337  * Resetting the device will make the contents of PCI configuration space
4338  * random, so any caller of this must be prepared to reinitialise the
4339  * device including MSI, bus mastering, BARs, decoding IO and memory spaces,
4340  * etc.
4341  *
4342  * Returns 0 if the device function was successfully reset or negative if the
4343  * device doesn't support resetting a single function.
4344  */
4345 int __pci_reset_function_locked(struct pci_dev *dev)
4346 {
4347         int rc;
4348
4349         might_sleep();
4350
4351         /*
4352          * A reset method returns -ENOTTY if it doesn't support this device
4353          * and we should try the next method.
4354          *
4355          * If it returns 0 (success), we're finished.  If it returns any
4356          * other error, we're also finished: this indicates that further
4357          * reset mechanisms might be broken on the device.
4358          */
4359         rc = pci_dev_specific_reset(dev, 0);
4360         if (rc != -ENOTTY)
4361                 return rc;
4362         if (pcie_has_flr(dev)) {
4363                 rc = pcie_flr(dev);
4364                 if (rc != -ENOTTY)
4365                         return rc;
4366         }
4367         rc = pci_af_flr(dev, 0);
4368         if (rc != -ENOTTY)
4369                 return rc;
4370         rc = pci_pm_reset(dev, 0);
4371         if (rc != -ENOTTY)
4372                 return rc;
4373         rc = pci_dev_reset_slot_function(dev, 0);
4374         if (rc != -ENOTTY)
4375                 return rc;
4376         return pci_parent_bus_reset(dev, 0);
4377 }
4378 EXPORT_SYMBOL_GPL(__pci_reset_function_locked);
4379
4380 /**
4381  * pci_probe_reset_function - check whether the device can be safely reset
4382  * @dev: PCI device to reset
4383  *
4384  * Some devices allow an individual function to be reset without affecting
4385  * other functions in the same device.  The PCI device must be responsive
4386  * to PCI config space in order to use this function.
4387  *
4388  * Returns 0 if the device function can be reset or negative if the
4389  * device doesn't support resetting a single function.
4390  */
4391 int pci_probe_reset_function(struct pci_dev *dev)
4392 {
4393         int rc;
4394
4395         might_sleep();
4396
4397         rc = pci_dev_specific_reset(dev, 1);
4398         if (rc != -ENOTTY)
4399                 return rc;
4400         if (pcie_has_flr(dev))
4401                 return 0;
4402         rc = pci_af_flr(dev, 1);
4403         if (rc != -ENOTTY)
4404                 return rc;
4405         rc = pci_pm_reset(dev, 1);
4406         if (rc != -ENOTTY)
4407                 return rc;
4408         rc = pci_dev_reset_slot_function(dev, 1);
4409         if (rc != -ENOTTY)
4410                 return rc;
4411
4412         return pci_parent_bus_reset(dev, 1);
4413 }
4414
4415 /**
4416  * pci_reset_function - quiesce and reset a PCI device function
4417  * @dev: PCI device to reset
4418  *
4419  * Some devices allow an individual function to be reset without affecting
4420  * other functions in the same device.  The PCI device must be responsive
4421  * to PCI config space in order to use this function.
4422  *
4423  * This function does not just reset the PCI portion of a device, but
4424  * clears all the state associated with the device.  This function differs
4425  * from __pci_reset_function_locked() in that it saves and restores device state
4426  * over the reset and takes the PCI device lock.
4427  *
4428  * Returns 0 if the device function was successfully reset or negative if the
4429  * device doesn't support resetting a single function.
4430  */
4431 int pci_reset_function(struct pci_dev *dev)
4432 {
4433         int rc;
4434
4435         if (!dev->reset_fn)
4436                 return -ENOTTY;
4437
4438         pci_dev_lock(dev);
4439         pci_dev_save_and_disable(dev);
4440
4441         rc = __pci_reset_function_locked(dev);
4442
4443         pci_dev_restore(dev);
4444         pci_dev_unlock(dev);
4445
4446         return rc;
4447 }
4448 EXPORT_SYMBOL_GPL(pci_reset_function);
4449
4450 /**
4451  * pci_reset_function_locked - quiesce and reset a PCI device function
4452  * @dev: PCI device to reset
4453  *
4454  * Some devices allow an individual function to be reset without affecting
4455  * other functions in the same device.  The PCI device must be responsive
4456  * to PCI config space in order to use this function.
4457  *
4458  * This function does not just reset the PCI portion of a device, but
4459  * clears all the state associated with the device.  This function differs
4460  * from __pci_reset_function_locked() in that it saves and restores device state
4461  * over the reset.  It also differs from pci_reset_function() in that it
4462  * requires the PCI device lock to be held.
4463  *
4464  * Returns 0 if the device function was successfully reset or negative if the
4465  * device doesn't support resetting a single function.
4466  */
4467 int pci_reset_function_locked(struct pci_dev *dev)
4468 {
4469         int rc;
4470
4471         if (!dev->reset_fn)
4472                 return -ENOTTY;
4473
4474         pci_dev_save_and_disable(dev);
4475
4476         rc = __pci_reset_function_locked(dev);
4477
4478         pci_dev_restore(dev);
4479
4480         return rc;
4481 }
4482 EXPORT_SYMBOL_GPL(pci_reset_function_locked);
4483
4484 /**
4485  * pci_try_reset_function - quiesce and reset a PCI device function
4486  * @dev: PCI device to reset
4487  *
4488  * Same as above, except return -EAGAIN if unable to lock device.
4489  */
4490 int pci_try_reset_function(struct pci_dev *dev)
4491 {
4492         int rc;
4493
4494         if (!dev->reset_fn)
4495                 return -ENOTTY;
4496
4497         if (!pci_dev_trylock(dev))
4498                 return -EAGAIN;
4499
4500         pci_dev_save_and_disable(dev);
4501         rc = __pci_reset_function_locked(dev);
4502         pci_dev_restore(dev);
4503         pci_dev_unlock(dev);
4504
4505         return rc;
4506 }
4507 EXPORT_SYMBOL_GPL(pci_try_reset_function);
4508
4509 /* Do any devices on or below this bus prevent a bus reset? */
4510 static bool pci_bus_resetable(struct pci_bus *bus)
4511 {
4512         struct pci_dev *dev;
4513
4514
4515         if (bus->self && (bus->self->dev_flags & PCI_DEV_FLAGS_NO_BUS_RESET))
4516                 return false;
4517
4518         list_for_each_entry(dev, &bus->devices, bus_list) {
4519                 if (dev->dev_flags & PCI_DEV_FLAGS_NO_BUS_RESET ||
4520                     (dev->subordinate && !pci_bus_resetable(dev->subordinate)))
4521                         return false;
4522         }
4523
4524         return true;
4525 }
4526
4527 /* Lock devices from the top of the tree down */
4528 static void pci_bus_lock(struct pci_bus *bus)
4529 {
4530         struct pci_dev *dev;
4531
4532         list_for_each_entry(dev, &bus->devices, bus_list) {
4533                 pci_dev_lock(dev);
4534                 if (dev->subordinate)
4535                         pci_bus_lock(dev->subordinate);
4536         }
4537 }
4538
4539 /* Unlock devices from the bottom of the tree up */
4540 static void pci_bus_unlock(struct pci_bus *bus)
4541 {
4542         struct pci_dev *dev;
4543
4544         list_for_each_entry(dev, &bus->devices, bus_list) {
4545                 if (dev->subordinate)
4546                         pci_bus_unlock(dev->subordinate);
4547                 pci_dev_unlock(dev);
4548         }
4549 }
4550
4551 /* Return 1 on successful lock, 0 on contention */
4552 static int pci_bus_trylock(struct pci_bus *bus)
4553 {
4554         struct pci_dev *dev;
4555
4556         list_for_each_entry(dev, &bus->devices, bus_list) {
4557                 if (!pci_dev_trylock(dev))
4558                         goto unlock;
4559                 if (dev->subordinate) {
4560                         if (!pci_bus_trylock(dev->subordinate)) {
4561                                 pci_dev_unlock(dev);
4562                                 goto unlock;
4563                         }
4564                 }
4565         }
4566         return 1;
4567
4568 unlock:
4569         list_for_each_entry_continue_reverse(dev, &bus->devices, bus_list) {
4570                 if (dev->subordinate)
4571                         pci_bus_unlock(dev->subordinate);
4572                 pci_dev_unlock(dev);
4573         }
4574         return 0;
4575 }
4576
4577 /* Do any devices on or below this slot prevent a bus reset? */
4578 static bool pci_slot_resetable(struct pci_slot *slot)
4579 {
4580         struct pci_dev *dev;
4581
4582         if (slot->bus->self &&
4583             (slot->bus->self->dev_flags & PCI_DEV_FLAGS_NO_BUS_RESET))
4584                 return false;
4585
4586         list_for_each_entry(dev, &slot->bus->devices, bus_list) {
4587                 if (!dev->slot || dev->slot != slot)
4588                         continue;
4589                 if (dev->dev_flags & PCI_DEV_FLAGS_NO_BUS_RESET ||
4590                     (dev->subordinate && !pci_bus_resetable(dev->subordinate)))
4591                         return false;
4592         }
4593
4594         return true;
4595 }
4596
4597 /* Lock devices from the top of the tree down */
4598 static void pci_slot_lock(struct pci_slot *slot)
4599 {
4600         struct pci_dev *dev;
4601
4602         list_for_each_entry(dev, &slot->bus->devices, bus_list) {
4603                 if (!dev->slot || dev->slot != slot)
4604                         continue;
4605                 pci_dev_lock(dev);
4606                 if (dev->subordinate)
4607                         pci_bus_lock(dev->subordinate);
4608         }
4609 }
4610
4611 /* Unlock devices from the bottom of the tree up */
4612 static void pci_slot_unlock(struct pci_slot *slot)
4613 {
4614         struct pci_dev *dev;
4615
4616         list_for_each_entry(dev, &slot->bus->devices, bus_list) {
4617                 if (!dev->slot || dev->slot != slot)
4618                         continue;
4619                 if (dev->subordinate)
4620                         pci_bus_unlock(dev->subordinate);
4621                 pci_dev_unlock(dev);
4622         }
4623 }
4624
4625 /* Return 1 on successful lock, 0 on contention */
4626 static int pci_slot_trylock(struct pci_slot *slot)
4627 {
4628         struct pci_dev *dev;
4629
4630         list_for_each_entry(dev, &slot->bus->devices, bus_list) {
4631                 if (!dev->slot || dev->slot != slot)
4632                         continue;
4633                 if (!pci_dev_trylock(dev))
4634                         goto unlock;
4635                 if (dev->subordinate) {
4636                         if (!pci_bus_trylock(dev->subordinate)) {
4637                                 pci_dev_unlock(dev);
4638                                 goto unlock;
4639                         }
4640                 }
4641         }
4642         return 1;
4643
4644 unlock:
4645         list_for_each_entry_continue_reverse(dev,
4646                                              &slot->bus->devices, bus_list) {
4647                 if (!dev->slot || dev->slot != slot)
4648                         continue;
4649                 if (dev->subordinate)
4650                         pci_bus_unlock(dev->subordinate);
4651                 pci_dev_unlock(dev);
4652         }
4653         return 0;
4654 }
4655
4656 /* Save and disable devices from the top of the tree down */
4657 static void pci_bus_save_and_disable(struct pci_bus *bus)
4658 {
4659         struct pci_dev *dev;
4660
4661         list_for_each_entry(dev, &bus->devices, bus_list) {
4662                 pci_dev_lock(dev);
4663                 pci_dev_save_and_disable(dev);
4664                 pci_dev_unlock(dev);
4665                 if (dev->subordinate)
4666                         pci_bus_save_and_disable(dev->subordinate);
4667         }
4668 }
4669
4670 /*
4671  * Restore devices from top of the tree down - parent bridges need to be
4672  * restored before we can get to subordinate devices.
4673  */
4674 static void pci_bus_restore(struct pci_bus *bus)
4675 {
4676         struct pci_dev *dev;
4677
4678         list_for_each_entry(dev, &bus->devices, bus_list) {
4679                 pci_dev_lock(dev);
4680                 pci_dev_restore(dev);
4681                 pci_dev_unlock(dev);
4682                 if (dev->subordinate)
4683                         pci_bus_restore(dev->subordinate);
4684         }
4685 }
4686
4687 /* Save and disable devices from the top of the tree down */
4688 static void pci_slot_save_and_disable(struct pci_slot *slot)
4689 {
4690         struct pci_dev *dev;
4691
4692         list_for_each_entry(dev, &slot->bus->devices, bus_list) {
4693                 if (!dev->slot || dev->slot != slot)
4694                         continue;
4695                 pci_dev_save_and_disable(dev);
4696                 if (dev->subordinate)
4697                         pci_bus_save_and_disable(dev->subordinate);
4698         }
4699 }
4700
4701 /*
4702  * Restore devices from top of the tree down - parent bridges need to be
4703  * restored before we can get to subordinate devices.
4704  */
4705 static void pci_slot_restore(struct pci_slot *slot)
4706 {
4707         struct pci_dev *dev;
4708
4709         list_for_each_entry(dev, &slot->bus->devices, bus_list) {
4710                 if (!dev->slot || dev->slot != slot)
4711                         continue;
4712                 pci_dev_lock(dev);
4713                 pci_dev_restore(dev);
4714                 pci_dev_unlock(dev);
4715                 if (dev->subordinate)
4716                         pci_bus_restore(dev->subordinate);
4717         }
4718 }
4719
4720 static int pci_slot_reset(struct pci_slot *slot, int probe)
4721 {
4722         int rc;
4723
4724         if (!slot || !pci_slot_resetable(slot))
4725                 return -ENOTTY;
4726
4727         if (!probe)
4728                 pci_slot_lock(slot);
4729
4730         might_sleep();
4731
4732         rc = pci_reset_hotplug_slot(slot->hotplug, probe);
4733
4734         if (!probe)
4735                 pci_slot_unlock(slot);
4736
4737         return rc;
4738 }
4739
4740 /**
4741  * pci_probe_reset_slot - probe whether a PCI slot can be reset
4742  * @slot: PCI slot to probe
4743  *
4744  * Return 0 if slot can be reset, negative if a slot reset is not supported.
4745  */
4746 int pci_probe_reset_slot(struct pci_slot *slot)
4747 {
4748         return pci_slot_reset(slot, 1);
4749 }
4750 EXPORT_SYMBOL_GPL(pci_probe_reset_slot);
4751
4752 /**
4753  * pci_reset_slot - reset a PCI slot
4754  * @slot: PCI slot to reset
4755  *
4756  * A PCI bus may host multiple slots, each slot may support a reset mechanism
4757  * independent of other slots.  For instance, some slots may support slot power
4758  * control.  In the case of a 1:1 bus to slot architecture, this function may
4759  * wrap the bus reset to avoid spurious slot related events such as hotplug.
4760  * Generally a slot reset should be attempted before a bus reset.  All of the
4761  * function of the slot and any subordinate buses behind the slot are reset
4762  * through this function.  PCI config space of all devices in the slot and
4763  * behind the slot is saved before and restored after reset.
4764  *
4765  * Return 0 on success, non-zero on error.
4766  */
4767 int pci_reset_slot(struct pci_slot *slot)
4768 {
4769         int rc;
4770
4771         rc = pci_slot_reset(slot, 1);
4772         if (rc)
4773                 return rc;
4774
4775         pci_slot_save_and_disable(slot);
4776
4777         rc = pci_slot_reset(slot, 0);
4778
4779         pci_slot_restore(slot);
4780
4781         return rc;
4782 }
4783 EXPORT_SYMBOL_GPL(pci_reset_slot);
4784
4785 /**
4786  * pci_try_reset_slot - Try to reset a PCI slot
4787  * @slot: PCI slot to reset
4788  *
4789  * Same as above except return -EAGAIN if the slot cannot be locked
4790  */
4791 int pci_try_reset_slot(struct pci_slot *slot)
4792 {
4793         int rc;
4794
4795         rc = pci_slot_reset(slot, 1);
4796         if (rc)
4797                 return rc;
4798
4799         pci_slot_save_and_disable(slot);
4800
4801         if (pci_slot_trylock(slot)) {
4802                 might_sleep();
4803                 rc = pci_reset_hotplug_slot(slot->hotplug, 0);
4804                 pci_slot_unlock(slot);
4805         } else
4806                 rc = -EAGAIN;
4807
4808         pci_slot_restore(slot);
4809
4810         return rc;
4811 }
4812 EXPORT_SYMBOL_GPL(pci_try_reset_slot);
4813
4814 static int pci_bus_reset(struct pci_bus *bus, int probe)
4815 {
4816         if (!bus->self || !pci_bus_resetable(bus))
4817                 return -ENOTTY;
4818
4819         if (probe)
4820                 return 0;
4821
4822         pci_bus_lock(bus);
4823
4824         might_sleep();
4825
4826         pci_reset_bridge_secondary_bus(bus->self);
4827
4828         pci_bus_unlock(bus);
4829
4830         return 0;
4831 }
4832
4833 /**
4834  * pci_probe_reset_bus - probe whether a PCI bus can be reset
4835  * @bus: PCI bus to probe
4836  *
4837  * Return 0 if bus can be reset, negative if a bus reset is not supported.
4838  */
4839 int pci_probe_reset_bus(struct pci_bus *bus)
4840 {
4841         return pci_bus_reset(bus, 1);
4842 }
4843 EXPORT_SYMBOL_GPL(pci_probe_reset_bus);
4844
4845 /**
4846  * pci_reset_bus - reset a PCI bus
4847  * @bus: top level PCI bus to reset
4848  *
4849  * Do a bus reset on the given bus and any subordinate buses, saving
4850  * and restoring state of all devices.
4851  *
4852  * Return 0 on success, non-zero on error.
4853  */
4854 int pci_reset_bus(struct pci_bus *bus)
4855 {
4856         int rc;
4857
4858         rc = pci_bus_reset(bus, 1);
4859         if (rc)
4860                 return rc;
4861
4862         pci_bus_save_and_disable(bus);
4863
4864         rc = pci_bus_reset(bus, 0);
4865
4866         pci_bus_restore(bus);
4867
4868         return rc;
4869 }
4870 EXPORT_SYMBOL_GPL(pci_reset_bus);
4871
4872 /**
4873  * pci_try_reset_bus - Try to reset a PCI bus
4874  * @bus: top level PCI bus to reset
4875  *
4876  * Same as above except return -EAGAIN if the bus cannot be locked
4877  */
4878 int pci_try_reset_bus(struct pci_bus *bus)
4879 {
4880         int rc;
4881
4882         rc = pci_bus_reset(bus, 1);
4883         if (rc)
4884                 return rc;
4885
4886         pci_bus_save_and_disable(bus);
4887
4888         if (pci_bus_trylock(bus)) {
4889                 might_sleep();
4890                 pci_reset_bridge_secondary_bus(bus->self);
4891                 pci_bus_unlock(bus);
4892         } else
4893                 rc = -EAGAIN;
4894
4895         pci_bus_restore(bus);
4896
4897         return rc;
4898 }
4899 EXPORT_SYMBOL_GPL(pci_try_reset_bus);
4900
4901 /**
4902  * pcix_get_max_mmrbc - get PCI-X maximum designed memory read byte count
4903  * @dev: PCI device to query
4904  *
4905  * Returns mmrbc: maximum designed memory read count in bytes
4906  *    or appropriate error value.
4907  */
4908 int pcix_get_max_mmrbc(struct pci_dev *dev)
4909 {
4910         int cap;
4911         u32 stat;
4912
4913         cap = pci_find_capability(dev, PCI_CAP_ID_PCIX);
4914         if (!cap)
4915                 return -EINVAL;
4916
4917         if (pci_read_config_dword(dev, cap + PCI_X_STATUS, &stat))
4918                 return -EINVAL;
4919
4920         return 512 << ((stat & PCI_X_STATUS_MAX_READ) >> 21);
4921 }
4922 EXPORT_SYMBOL(pcix_get_max_mmrbc);
4923
4924 /**
4925  * pcix_get_mmrbc - get PCI-X maximum memory read byte count
4926  * @dev: PCI device to query
4927  *
4928  * Returns mmrbc: maximum memory read count in bytes
4929  *    or appropriate error value.
4930  */
4931 int pcix_get_mmrbc(struct pci_dev *dev)
4932 {
4933         int cap;
4934         u16 cmd;
4935
4936         cap = pci_find_capability(dev, PCI_CAP_ID_PCIX);
4937         if (!cap)
4938                 return -EINVAL;
4939
4940         if (pci_read_config_word(dev, cap + PCI_X_CMD, &cmd))
4941                 return -EINVAL;
4942
4943         return 512 << ((cmd & PCI_X_CMD_MAX_READ) >> 2);
4944 }
4945 EXPORT_SYMBOL(pcix_get_mmrbc);
4946
4947 /**
4948  * pcix_set_mmrbc - set PCI-X maximum memory read byte count
4949  * @dev: PCI device to query
4950  * @mmrbc: maximum memory read count in bytes
4951  *    valid values are 512, 1024, 2048, 4096
4952  *
4953  * If possible sets maximum memory read byte count, some bridges have erratas
4954  * that prevent this.
4955  */
4956 int pcix_set_mmrbc(struct pci_dev *dev, int mmrbc)
4957 {
4958         int cap;
4959         u32 stat, v, o;
4960         u16 cmd;
4961
4962         if (mmrbc < 512 || mmrbc > 4096 || !is_power_of_2(mmrbc))
4963                 return -EINVAL;
4964
4965         v = ffs(mmrbc) - 10;
4966
4967         cap = pci_find_capability(dev, PCI_CAP_ID_PCIX);
4968         if (!cap)
4969                 return -EINVAL;
4970
4971         if (pci_read_config_dword(dev, cap + PCI_X_STATUS, &stat))
4972                 return -EINVAL;
4973
4974         if (v > (stat & PCI_X_STATUS_MAX_READ) >> 21)
4975                 return -E2BIG;
4976
4977         if (pci_read_config_word(dev, cap + PCI_X_CMD, &cmd))
4978                 return -EINVAL;
4979
4980         o = (cmd & PCI_X_CMD_MAX_READ) >> 2;
4981         if (o != v) {
4982                 if (v > o && (dev->bus->bus_flags & PCI_BUS_FLAGS_NO_MMRBC))
4983                         return -EIO;
4984
4985                 cmd &= ~PCI_X_CMD_MAX_READ;
4986                 cmd |= v << 2;
4987                 if (pci_write_config_word(dev, cap + PCI_X_CMD, cmd))
4988                         return -EIO;
4989         }
4990         return 0;
4991 }
4992 EXPORT_SYMBOL(pcix_set_mmrbc);
4993
4994 /**
4995  * pcie_get_readrq - get PCI Express read request size
4996  * @dev: PCI device to query
4997  *
4998  * Returns maximum memory read request in bytes
4999  *    or appropriate error value.
5000  */
5001 int pcie_get_readrq(struct pci_dev *dev)
5002 {
5003         u16 ctl;
5004
5005         pcie_capability_read_word(dev, PCI_EXP_DEVCTL, &ctl);
5006
5007         return 128 << ((ctl & PCI_EXP_DEVCTL_READRQ) >> 12);
5008 }
5009 EXPORT_SYMBOL(pcie_get_readrq);
5010
5011 /**
5012  * pcie_set_readrq - set PCI Express maximum memory read request
5013  * @dev: PCI device to query
5014  * @rq: maximum memory read count in bytes
5015  *    valid values are 128, 256, 512, 1024, 2048, 4096
5016  *
5017  * If possible sets maximum memory read request in bytes
5018  */
5019 int pcie_set_readrq(struct pci_dev *dev, int rq)
5020 {
5021         u16 v;
5022
5023         if (rq < 128 || rq > 4096 || !is_power_of_2(rq))
5024                 return -EINVAL;
5025
5026         /*
5027          * If using the "performance" PCIe config, we clamp the
5028          * read rq size to the max packet size to prevent the
5029          * host bridge generating requests larger than we can
5030          * cope with
5031          */
5032         if (pcie_bus_config == PCIE_BUS_PERFORMANCE) {
5033                 int mps = pcie_get_mps(dev);
5034
5035                 if (mps < rq)
5036                         rq = mps;
5037         }
5038
5039         v = (ffs(rq) - 8) << 12;
5040
5041         return pcie_capability_clear_and_set_word(dev, PCI_EXP_DEVCTL,
5042                                                   PCI_EXP_DEVCTL_READRQ, v);
5043 }
5044 EXPORT_SYMBOL(pcie_set_readrq);
5045
5046 /**
5047  * pcie_get_mps - get PCI Express maximum payload size
5048  * @dev: PCI device to query
5049  *
5050  * Returns maximum payload size in bytes
5051  */
5052 int pcie_get_mps(struct pci_dev *dev)
5053 {
5054         u16 ctl;
5055
5056         pcie_capability_read_word(dev, PCI_EXP_DEVCTL, &ctl);
5057
5058         return 128 << ((ctl & PCI_EXP_DEVCTL_PAYLOAD) >> 5);
5059 }
5060 EXPORT_SYMBOL(pcie_get_mps);
5061
5062 /**
5063  * pcie_set_mps - set PCI Express maximum payload size
5064  * @dev: PCI device to query
5065  * @mps: maximum payload size in bytes
5066  *    valid values are 128, 256, 512, 1024, 2048, 4096
5067  *
5068  * If possible sets maximum payload size
5069  */
5070 int pcie_set_mps(struct pci_dev *dev, int mps)
5071 {
5072         u16 v;
5073
5074         if (mps < 128 || mps > 4096 || !is_power_of_2(mps))
5075                 return -EINVAL;
5076
5077         v = ffs(mps) - 8;
5078         if (v > dev->pcie_mpss)
5079                 return -EINVAL;
5080         v <<= 5;
5081
5082         return pcie_capability_clear_and_set_word(dev, PCI_EXP_DEVCTL,
5083                                                   PCI_EXP_DEVCTL_PAYLOAD, v);
5084 }
5085 EXPORT_SYMBOL(pcie_set_mps);
5086
5087 /**
5088  * pcie_get_minimum_link - determine minimum link settings of a PCI device
5089  * @dev: PCI device to query
5090  * @speed: storage for minimum speed
5091  * @width: storage for minimum width
5092  *
5093  * This function will walk up the PCI device chain and determine the minimum
5094  * link width and speed of the device.
5095  */
5096 int pcie_get_minimum_link(struct pci_dev *dev, enum pci_bus_speed *speed,
5097                           enum pcie_link_width *width)
5098 {
5099         int ret;
5100
5101         *speed = PCI_SPEED_UNKNOWN;
5102         *width = PCIE_LNK_WIDTH_UNKNOWN;
5103
5104         while (dev) {
5105                 u16 lnksta;
5106                 enum pci_bus_speed next_speed;
5107                 enum pcie_link_width next_width;
5108
5109                 ret = pcie_capability_read_word(dev, PCI_EXP_LNKSTA, &lnksta);
5110                 if (ret)
5111                         return ret;
5112
5113                 next_speed = pcie_link_speed[lnksta & PCI_EXP_LNKSTA_CLS];
5114                 next_width = (lnksta & PCI_EXP_LNKSTA_NLW) >>
5115                         PCI_EXP_LNKSTA_NLW_SHIFT;
5116
5117                 if (next_speed < *speed)
5118                         *speed = next_speed;
5119
5120                 if (next_width < *width)
5121                         *width = next_width;
5122
5123                 dev = dev->bus->self;
5124         }
5125
5126         return 0;
5127 }
5128 EXPORT_SYMBOL(pcie_get_minimum_link);
5129
5130 /**
5131  * pcie_bandwidth_available - determine minimum link settings of a PCIe
5132  *                            device and its bandwidth limitation
5133  * @dev: PCI device to query
5134  * @limiting_dev: storage for device causing the bandwidth limitation
5135  * @speed: storage for speed of limiting device
5136  * @width: storage for width of limiting device
5137  *
5138  * Walk up the PCI device chain and find the point where the minimum
5139  * bandwidth is available.  Return the bandwidth available there and (if
5140  * limiting_dev, speed, and width pointers are supplied) information about
5141  * that point.  The bandwidth returned is in Mb/s, i.e., megabits/second of
5142  * raw bandwidth.
5143  */
5144 u32 pcie_bandwidth_available(struct pci_dev *dev, struct pci_dev **limiting_dev,
5145                              enum pci_bus_speed *speed,
5146                              enum pcie_link_width *width)
5147 {
5148         u16 lnksta;
5149         enum pci_bus_speed next_speed;
5150         enum pcie_link_width next_width;
5151         u32 bw, next_bw;
5152
5153         if (speed)
5154                 *speed = PCI_SPEED_UNKNOWN;
5155         if (width)
5156                 *width = PCIE_LNK_WIDTH_UNKNOWN;
5157
5158         bw = 0;
5159
5160         while (dev) {
5161                 pcie_capability_read_word(dev, PCI_EXP_LNKSTA, &lnksta);
5162
5163                 next_speed = pcie_link_speed[lnksta & PCI_EXP_LNKSTA_CLS];
5164                 next_width = (lnksta & PCI_EXP_LNKSTA_NLW) >>
5165                         PCI_EXP_LNKSTA_NLW_SHIFT;
5166
5167                 next_bw = next_width * PCIE_SPEED2MBS_ENC(next_speed);
5168
5169                 /* Check if current device limits the total bandwidth */
5170                 if (!bw || next_bw <= bw) {
5171                         bw = next_bw;
5172
5173                         if (limiting_dev)
5174                                 *limiting_dev = dev;
5175                         if (speed)
5176                                 *speed = next_speed;
5177                         if (width)
5178                                 *width = next_width;
5179                 }
5180
5181                 dev = pci_upstream_bridge(dev);
5182         }
5183
5184         return bw;
5185 }
5186 EXPORT_SYMBOL(pcie_bandwidth_available);
5187
5188 /**
5189  * pcie_get_speed_cap - query for the PCI device's link speed capability
5190  * @dev: PCI device to query
5191  *
5192  * Query the PCI device speed capability.  Return the maximum link speed
5193  * supported by the device.
5194  */
5195 enum pci_bus_speed pcie_get_speed_cap(struct pci_dev *dev)
5196 {
5197         u32 lnkcap2, lnkcap;
5198
5199         /*
5200          * PCIe r4.0 sec 7.5.3.18 recommends using the Supported Link
5201          * Speeds Vector in Link Capabilities 2 when supported, falling
5202          * back to Max Link Speed in Link Capabilities otherwise.
5203          */
5204         pcie_capability_read_dword(dev, PCI_EXP_LNKCAP2, &lnkcap2);
5205         if (lnkcap2) { /* PCIe r3.0-compliant */
5206                 if (lnkcap2 & PCI_EXP_LNKCAP2_SLS_16_0GB)
5207                         return PCIE_SPEED_16_0GT;
5208                 else if (lnkcap2 & PCI_EXP_LNKCAP2_SLS_8_0GB)
5209                         return PCIE_SPEED_8_0GT;
5210                 else if (lnkcap2 & PCI_EXP_LNKCAP2_SLS_5_0GB)
5211                         return PCIE_SPEED_5_0GT;
5212                 else if (lnkcap2 & PCI_EXP_LNKCAP2_SLS_2_5GB)
5213                         return PCIE_SPEED_2_5GT;
5214                 return PCI_SPEED_UNKNOWN;
5215         }
5216
5217         pcie_capability_read_dword(dev, PCI_EXP_LNKCAP, &lnkcap);
5218         if (lnkcap) {
5219                 if (lnkcap & PCI_EXP_LNKCAP_SLS_16_0GB)
5220                         return PCIE_SPEED_16_0GT;
5221                 else if (lnkcap & PCI_EXP_LNKCAP_SLS_8_0GB)
5222                         return PCIE_SPEED_8_0GT;
5223                 else if (lnkcap & PCI_EXP_LNKCAP_SLS_5_0GB)
5224                         return PCIE_SPEED_5_0GT;
5225                 else if (lnkcap & PCI_EXP_LNKCAP_SLS_2_5GB)
5226                         return PCIE_SPEED_2_5GT;
5227         }
5228
5229         return PCI_SPEED_UNKNOWN;
5230 }
5231
5232 /**
5233  * pcie_get_width_cap - query for the PCI device's link width capability
5234  * @dev: PCI device to query
5235  *
5236  * Query the PCI device width capability.  Return the maximum link width
5237  * supported by the device.
5238  */
5239 enum pcie_link_width pcie_get_width_cap(struct pci_dev *dev)
5240 {
5241         u32 lnkcap;
5242
5243         pcie_capability_read_dword(dev, PCI_EXP_LNKCAP, &lnkcap);
5244         if (lnkcap)
5245                 return (lnkcap & PCI_EXP_LNKCAP_MLW) >> 4;
5246
5247         return PCIE_LNK_WIDTH_UNKNOWN;
5248 }
5249
5250 /**
5251  * pcie_bandwidth_capable - calculate a PCI device's link bandwidth capability
5252  * @dev: PCI device
5253  * @speed: storage for link speed
5254  * @width: storage for link width
5255  *
5256  * Calculate a PCI device's link bandwidth by querying for its link speed
5257  * and width, multiplying them, and applying encoding overhead.  The result
5258  * is in Mb/s, i.e., megabits/second of raw bandwidth.
5259  */
5260 u32 pcie_bandwidth_capable(struct pci_dev *dev, enum pci_bus_speed *speed,
5261                            enum pcie_link_width *width)
5262 {
5263         *speed = pcie_get_speed_cap(dev);
5264         *width = pcie_get_width_cap(dev);
5265
5266         if (*speed == PCI_SPEED_UNKNOWN || *width == PCIE_LNK_WIDTH_UNKNOWN)
5267                 return 0;
5268
5269         return *width * PCIE_SPEED2MBS_ENC(*speed);
5270 }
5271
5272 /**
5273  * pcie_print_link_status - Report the PCI device's link speed and width
5274  * @dev: PCI device to query
5275  *
5276  * Report the available bandwidth at the device.  If this is less than the
5277  * device is capable of, report the device's maximum possible bandwidth and
5278  * the upstream link that limits its performance to less than that.
5279  */
5280 void pcie_print_link_status(struct pci_dev *dev)
5281 {
5282         enum pcie_link_width width, width_cap;
5283         enum pci_bus_speed speed, speed_cap;
5284         struct pci_dev *limiting_dev = NULL;
5285         u32 bw_avail, bw_cap;
5286
5287         bw_cap = pcie_bandwidth_capable(dev, &speed_cap, &width_cap);
5288         bw_avail = pcie_bandwidth_available(dev, &limiting_dev, &speed, &width);
5289
5290         if (bw_avail >= bw_cap)
5291                 pci_info(dev, "%u.%03u Gb/s available PCIe bandwidth (%s x%d link)\n",
5292                          bw_cap / 1000, bw_cap % 1000,
5293                          PCIE_SPEED2STR(speed_cap), width_cap);
5294         else
5295                 pci_info(dev, "%u.%03u Gb/s available PCIe bandwidth, limited by %s x%d link at %s (capable of %u.%03u Gb/s with %s x%d link)\n",
5296                          bw_avail / 1000, bw_avail % 1000,
5297                          PCIE_SPEED2STR(speed), width,
5298                          limiting_dev ? pci_name(limiting_dev) : "<unknown>",
5299                          bw_cap / 1000, bw_cap % 1000,
5300                          PCIE_SPEED2STR(speed_cap), width_cap);
5301 }
5302 EXPORT_SYMBOL(pcie_print_link_status);
5303
5304 /**
5305  * pci_select_bars - Make BAR mask from the type of resource
5306  * @dev: the PCI device for which BAR mask is made
5307  * @flags: resource type mask to be selected
5308  *
5309  * This helper routine makes bar mask from the type of resource.
5310  */
5311 int pci_select_bars(struct pci_dev *dev, unsigned long flags)
5312 {
5313         int i, bars = 0;
5314         for (i = 0; i < PCI_NUM_RESOURCES; i++)
5315                 if (pci_resource_flags(dev, i) & flags)
5316                         bars |= (1 << i);
5317         return bars;
5318 }
5319 EXPORT_SYMBOL(pci_select_bars);
5320
5321 /* Some architectures require additional programming to enable VGA */
5322 static arch_set_vga_state_t arch_set_vga_state;
5323
5324 void __init pci_register_set_vga_state(arch_set_vga_state_t func)
5325 {
5326         arch_set_vga_state = func;      /* NULL disables */
5327 }
5328
5329 static int pci_set_vga_state_arch(struct pci_dev *dev, bool decode,
5330                                   unsigned int command_bits, u32 flags)
5331 {
5332         if (arch_set_vga_state)
5333                 return arch_set_vga_state(dev, decode, command_bits,
5334                                                 flags);
5335         return 0;
5336 }
5337
5338 /**
5339  * pci_set_vga_state - set VGA decode state on device and parents if requested
5340  * @dev: the PCI device
5341  * @decode: true = enable decoding, false = disable decoding
5342  * @command_bits: PCI_COMMAND_IO and/or PCI_COMMAND_MEMORY
5343  * @flags: traverse ancestors and change bridges
5344  * CHANGE_BRIDGE_ONLY / CHANGE_BRIDGE
5345  */
5346 int pci_set_vga_state(struct pci_dev *dev, bool decode,
5347                       unsigned int command_bits, u32 flags)
5348 {
5349         struct pci_bus *bus;
5350         struct pci_dev *bridge;
5351         u16 cmd;
5352         int rc;
5353
5354         WARN_ON((flags & PCI_VGA_STATE_CHANGE_DECODES) && (command_bits & ~(PCI_COMMAND_IO|PCI_COMMAND_MEMORY)));
5355
5356         /* ARCH specific VGA enables */
5357         rc = pci_set_vga_state_arch(dev, decode, command_bits, flags);
5358         if (rc)
5359                 return rc;
5360
5361         if (flags & PCI_VGA_STATE_CHANGE_DECODES) {
5362                 pci_read_config_word(dev, PCI_COMMAND, &cmd);
5363                 if (decode == true)
5364                         cmd |= command_bits;
5365                 else
5366                         cmd &= ~command_bits;
5367                 pci_write_config_word(dev, PCI_COMMAND, cmd);
5368         }
5369
5370         if (!(flags & PCI_VGA_STATE_CHANGE_BRIDGE))
5371                 return 0;
5372
5373         bus = dev->bus;
5374         while (bus) {
5375                 bridge = bus->self;
5376                 if (bridge) {
5377                         pci_read_config_word(bridge, PCI_BRIDGE_CONTROL,
5378                                              &cmd);
5379                         if (decode == true)
5380                                 cmd |= PCI_BRIDGE_CTL_VGA;
5381                         else
5382                                 cmd &= ~PCI_BRIDGE_CTL_VGA;
5383                         pci_write_config_word(bridge, PCI_BRIDGE_CONTROL,
5384                                               cmd);
5385                 }
5386                 bus = bus->parent;
5387         }
5388         return 0;
5389 }
5390
5391 /**
5392  * pci_add_dma_alias - Add a DMA devfn alias for a device
5393  * @dev: the PCI device for which alias is added
5394  * @devfn: alias slot and function
5395  *
5396  * This helper encodes 8-bit devfn as bit number in dma_alias_mask.
5397  * It should be called early, preferably as PCI fixup header quirk.
5398  */
5399 void pci_add_dma_alias(struct pci_dev *dev, u8 devfn)
5400 {
5401         if (!dev->dma_alias_mask)
5402                 dev->dma_alias_mask = kcalloc(BITS_TO_LONGS(U8_MAX),
5403                                               sizeof(long), GFP_KERNEL);
5404         if (!dev->dma_alias_mask) {
5405                 pci_warn(dev, "Unable to allocate DMA alias mask\n");
5406                 return;
5407         }
5408
5409         set_bit(devfn, dev->dma_alias_mask);
5410         pci_info(dev, "Enabling fixed DMA alias to %02x.%d\n",
5411                  PCI_SLOT(devfn), PCI_FUNC(devfn));
5412 }
5413
5414 bool pci_devs_are_dma_aliases(struct pci_dev *dev1, struct pci_dev *dev2)
5415 {
5416         return (dev1->dma_alias_mask &&
5417                 test_bit(dev2->devfn, dev1->dma_alias_mask)) ||
5418                (dev2->dma_alias_mask &&
5419                 test_bit(dev1->devfn, dev2->dma_alias_mask));
5420 }
5421
5422 bool pci_device_is_present(struct pci_dev *pdev)
5423 {
5424         u32 v;
5425
5426         if (pci_dev_is_disconnected(pdev))
5427                 return false;
5428         return pci_bus_read_dev_vendor_id(pdev->bus, pdev->devfn, &v, 0);
5429 }
5430 EXPORT_SYMBOL_GPL(pci_device_is_present);
5431
5432 void pci_ignore_hotplug(struct pci_dev *dev)
5433 {
5434         struct pci_dev *bridge = dev->bus->self;
5435
5436         dev->ignore_hotplug = 1;
5437         /* Propagate the "ignore hotplug" setting to the parent bridge. */
5438         if (bridge)
5439                 bridge->ignore_hotplug = 1;
5440 }
5441 EXPORT_SYMBOL_GPL(pci_ignore_hotplug);
5442
5443 resource_size_t __weak pcibios_default_alignment(void)
5444 {
5445         return 0;
5446 }
5447
5448 #define RESOURCE_ALIGNMENT_PARAM_SIZE COMMAND_LINE_SIZE
5449 static char resource_alignment_param[RESOURCE_ALIGNMENT_PARAM_SIZE] = {0};
5450 static DEFINE_SPINLOCK(resource_alignment_lock);
5451
5452 /**
5453  * pci_specified_resource_alignment - get resource alignment specified by user.
5454  * @dev: the PCI device to get
5455  * @resize: whether or not to change resources' size when reassigning alignment
5456  *
5457  * RETURNS: Resource alignment if it is specified.
5458  *          Zero if it is not specified.
5459  */
5460 static resource_size_t pci_specified_resource_alignment(struct pci_dev *dev,
5461                                                         bool *resize)
5462 {
5463         int seg, bus, slot, func, align_order, count;
5464         unsigned short vendor, device, subsystem_vendor, subsystem_device;
5465         resource_size_t align = pcibios_default_alignment();
5466         char *p;
5467
5468         spin_lock(&resource_alignment_lock);
5469         p = resource_alignment_param;
5470         if (!*p && !align)
5471                 goto out;
5472         if (pci_has_flag(PCI_PROBE_ONLY)) {
5473                 align = 0;
5474                 pr_info_once("PCI: Ignoring requested alignments (PCI_PROBE_ONLY)\n");
5475                 goto out;
5476         }
5477
5478         while (*p) {
5479                 count = 0;
5480                 if (sscanf(p, "%d%n", &align_order, &count) == 1 &&
5481                                                         p[count] == '@') {
5482                         p += count + 1;
5483                 } else {
5484                         align_order = -1;
5485                 }
5486                 if (strncmp(p, "pci:", 4) == 0) {
5487                         /* PCI vendor/device (subvendor/subdevice) ids are specified */
5488                         p += 4;
5489                         if (sscanf(p, "%hx:%hx:%hx:%hx%n",
5490                                 &vendor, &device, &subsystem_vendor, &subsystem_device, &count) != 4) {
5491                                 if (sscanf(p, "%hx:%hx%n", &vendor, &device, &count) != 2) {
5492                                         printk(KERN_ERR "PCI: Can't parse resource_alignment parameter: pci:%s\n",
5493                                                 p);
5494                                         break;
5495                                 }
5496                                 subsystem_vendor = subsystem_device = 0;
5497                         }
5498                         p += count;
5499                         if ((!vendor || (vendor == dev->vendor)) &&
5500                                 (!device || (device == dev->device)) &&
5501                                 (!subsystem_vendor || (subsystem_vendor == dev->subsystem_vendor)) &&
5502                                 (!subsystem_device || (subsystem_device == dev->subsystem_device))) {
5503                                 *resize = true;
5504                                 if (align_order == -1)
5505                                         align = PAGE_SIZE;
5506                                 else
5507                                         align = 1 << align_order;
5508                                 /* Found */
5509                                 break;
5510                         }
5511                 }
5512                 else {
5513                         if (sscanf(p, "%x:%x:%x.%x%n",
5514                                 &seg, &bus, &slot, &func, &count) != 4) {
5515                                 seg = 0;
5516                                 if (sscanf(p, "%x:%x.%x%n",
5517                                                 &bus, &slot, &func, &count) != 3) {
5518                                         /* Invalid format */
5519                                         printk(KERN_ERR "PCI: Can't parse resource_alignment parameter: %s\n",
5520                                                 p);
5521                                         break;
5522                                 }
5523                         }
5524                         p += count;
5525                         if (seg == pci_domain_nr(dev->bus) &&
5526                                 bus == dev->bus->number &&
5527                                 slot == PCI_SLOT(dev->devfn) &&
5528                                 func == PCI_FUNC(dev->devfn)) {
5529                                 *resize = true;
5530                                 if (align_order == -1)
5531                                         align = PAGE_SIZE;
5532                                 else
5533                                         align = 1 << align_order;
5534                                 /* Found */
5535                                 break;
5536                         }
5537                 }
5538                 if (*p != ';' && *p != ',') {
5539                         /* End of param or invalid format */
5540                         break;
5541                 }
5542                 p++;
5543         }
5544 out:
5545         spin_unlock(&resource_alignment_lock);
5546         return align;
5547 }
5548
5549 static void pci_request_resource_alignment(struct pci_dev *dev, int bar,
5550                                            resource_size_t align, bool resize)
5551 {
5552         struct resource *r = &dev->resource[bar];
5553         resource_size_t size;
5554
5555         if (!(r->flags & IORESOURCE_MEM))
5556                 return;
5557
5558         if (r->flags & IORESOURCE_PCI_FIXED) {
5559                 pci_info(dev, "BAR%d %pR: ignoring requested alignment %#llx\n",
5560                          bar, r, (unsigned long long)align);
5561                 return;
5562         }
5563
5564         size = resource_size(r);
5565         if (size >= align)
5566                 return;
5567
5568         /*
5569          * Increase the alignment of the resource.  There are two ways we
5570          * can do this:
5571          *
5572          * 1) Increase the size of the resource.  BARs are aligned on their
5573          *    size, so when we reallocate space for this resource, we'll
5574          *    allocate it with the larger alignment.  This also prevents
5575          *    assignment of any other BARs inside the alignment region, so
5576          *    if we're requesting page alignment, this means no other BARs
5577          *    will share the page.
5578          *
5579          *    The disadvantage is that this makes the resource larger than
5580          *    the hardware BAR, which may break drivers that compute things
5581          *    based on the resource size, e.g., to find registers at a
5582          *    fixed offset before the end of the BAR.
5583          *
5584          * 2) Retain the resource size, but use IORESOURCE_STARTALIGN and
5585          *    set r->start to the desired alignment.  By itself this
5586          *    doesn't prevent other BARs being put inside the alignment
5587          *    region, but if we realign *every* resource of every device in
5588          *    the system, none of them will share an alignment region.
5589          *
5590          * When the user has requested alignment for only some devices via
5591          * the "pci=resource_alignment" argument, "resize" is true and we
5592          * use the first method.  Otherwise we assume we're aligning all
5593          * devices and we use the second.
5594          */
5595
5596         pci_info(dev, "BAR%d %pR: requesting alignment to %#llx\n",
5597                  bar, r, (unsigned long long)align);
5598
5599         if (resize) {
5600                 r->start = 0;
5601                 r->end = align - 1;
5602         } else {
5603                 r->flags &= ~IORESOURCE_SIZEALIGN;
5604                 r->flags |= IORESOURCE_STARTALIGN;
5605                 r->start = align;
5606                 r->end = r->start + size - 1;
5607         }
5608         r->flags |= IORESOURCE_UNSET;
5609 }
5610
5611 /*
5612  * This function disables memory decoding and releases memory resources
5613  * of the device specified by kernel's boot parameter 'pci=resource_alignment='.
5614  * It also rounds up size to specified alignment.
5615  * Later on, the kernel will assign page-aligned memory resource back
5616  * to the device.
5617  */
5618 void pci_reassigndev_resource_alignment(struct pci_dev *dev)
5619 {
5620         int i;
5621         struct resource *r;
5622         resource_size_t align;
5623         u16 command;
5624         bool resize = false;
5625
5626         /*
5627          * VF BARs are read-only zero according to SR-IOV spec r1.1, sec
5628          * 3.4.1.11.  Their resources are allocated from the space
5629          * described by the VF BARx register in the PF's SR-IOV capability.
5630          * We can't influence their alignment here.
5631          */
5632         if (dev->is_virtfn)
5633                 return;
5634
5635         /* check if specified PCI is target device to reassign */
5636         align = pci_specified_resource_alignment(dev, &resize);
5637         if (!align)
5638                 return;
5639
5640         if (dev->hdr_type == PCI_HEADER_TYPE_NORMAL &&
5641             (dev->class >> 8) == PCI_CLASS_BRIDGE_HOST) {
5642                 pci_warn(dev, "Can't reassign resources to host bridge\n");
5643                 return;
5644         }
5645
5646         pci_read_config_word(dev, PCI_COMMAND, &command);
5647         command &= ~PCI_COMMAND_MEMORY;
5648         pci_write_config_word(dev, PCI_COMMAND, command);
5649
5650         for (i = 0; i <= PCI_ROM_RESOURCE; i++)
5651                 pci_request_resource_alignment(dev, i, align, resize);
5652
5653         /*
5654          * Need to disable bridge's resource window,
5655          * to enable the kernel to reassign new resource
5656          * window later on.
5657          */
5658         if (dev->hdr_type == PCI_HEADER_TYPE_BRIDGE &&
5659             (dev->class >> 8) == PCI_CLASS_BRIDGE_PCI) {
5660                 for (i = PCI_BRIDGE_RESOURCES; i < PCI_NUM_RESOURCES; i++) {
5661                         r = &dev->resource[i];
5662                         if (!(r->flags & IORESOURCE_MEM))
5663                                 continue;
5664                         r->flags |= IORESOURCE_UNSET;
5665                         r->end = resource_size(r) - 1;
5666                         r->start = 0;
5667                 }
5668                 pci_disable_bridge_window(dev);
5669         }
5670 }
5671
5672 static ssize_t pci_set_resource_alignment_param(const char *buf, size_t count)
5673 {
5674         if (count > RESOURCE_ALIGNMENT_PARAM_SIZE - 1)
5675                 count = RESOURCE_ALIGNMENT_PARAM_SIZE - 1;
5676         spin_lock(&resource_alignment_lock);
5677         strncpy(resource_alignment_param, buf, count);
5678         resource_alignment_param[count] = '\0';
5679         spin_unlock(&resource_alignment_lock);
5680         return count;
5681 }
5682
5683 static ssize_t pci_get_resource_alignment_param(char *buf, size_t size)
5684 {
5685         size_t count;
5686         spin_lock(&resource_alignment_lock);
5687         count = snprintf(buf, size, "%s", resource_alignment_param);
5688         spin_unlock(&resource_alignment_lock);
5689         return count;
5690 }
5691
5692 static ssize_t pci_resource_alignment_show(struct bus_type *bus, char *buf)
5693 {
5694         return pci_get_resource_alignment_param(buf, PAGE_SIZE);
5695 }
5696
5697 static ssize_t pci_resource_alignment_store(struct bus_type *bus,
5698                                         const char *buf, size_t count)
5699 {
5700         return pci_set_resource_alignment_param(buf, count);
5701 }
5702
5703 static BUS_ATTR(resource_alignment, 0644, pci_resource_alignment_show,
5704                                         pci_resource_alignment_store);
5705
5706 static int __init pci_resource_alignment_sysfs_init(void)
5707 {
5708         return bus_create_file(&pci_bus_type,
5709                                         &bus_attr_resource_alignment);
5710 }
5711 late_initcall(pci_resource_alignment_sysfs_init);
5712
5713 static void pci_no_domains(void)
5714 {
5715 #ifdef CONFIG_PCI_DOMAINS
5716         pci_domains_supported = 0;
5717 #endif
5718 }
5719
5720 #ifdef CONFIG_PCI_DOMAINS
5721 static atomic_t __domain_nr = ATOMIC_INIT(-1);
5722
5723 int pci_get_new_domain_nr(void)
5724 {
5725         return atomic_inc_return(&__domain_nr);
5726 }
5727
5728 #ifdef CONFIG_PCI_DOMAINS_GENERIC
5729 static int of_pci_bus_find_domain_nr(struct device *parent)
5730 {
5731         static int use_dt_domains = -1;
5732         int domain = -1;
5733
5734         if (parent)
5735                 domain = of_get_pci_domain_nr(parent->of_node);
5736         /*
5737          * Check DT domain and use_dt_domains values.
5738          *
5739          * If DT domain property is valid (domain >= 0) and
5740          * use_dt_domains != 0, the DT assignment is valid since this means
5741          * we have not previously allocated a domain number by using
5742          * pci_get_new_domain_nr(); we should also update use_dt_domains to
5743          * 1, to indicate that we have just assigned a domain number from
5744          * DT.
5745          *
5746          * If DT domain property value is not valid (ie domain < 0), and we
5747          * have not previously assigned a domain number from DT
5748          * (use_dt_domains != 1) we should assign a domain number by
5749          * using the:
5750          *
5751          * pci_get_new_domain_nr()
5752          *
5753          * API and update the use_dt_domains value to keep track of method we
5754          * are using to assign domain numbers (use_dt_domains = 0).
5755          *
5756          * All other combinations imply we have a platform that is trying
5757          * to mix domain numbers obtained from DT and pci_get_new_domain_nr(),
5758          * which is a recipe for domain mishandling and it is prevented by
5759          * invalidating the domain value (domain = -1) and printing a
5760          * corresponding error.
5761          */
5762         if (domain >= 0 && use_dt_domains) {
5763                 use_dt_domains = 1;
5764         } else if (domain < 0 && use_dt_domains != 1) {
5765                 use_dt_domains = 0;
5766                 domain = pci_get_new_domain_nr();
5767         } else {
5768                 if (parent)
5769                         pr_err("Node %pOF has ", parent->of_node);
5770                 pr_err("Inconsistent \"linux,pci-domain\" property in DT\n");
5771                 domain = -1;
5772         }
5773
5774         return domain;
5775 }
5776
5777 int pci_bus_find_domain_nr(struct pci_bus *bus, struct device *parent)
5778 {
5779         return acpi_disabled ? of_pci_bus_find_domain_nr(parent) :
5780                                acpi_pci_bus_find_domain_nr(bus);
5781 }
5782 #endif
5783 #endif
5784
5785 /**
5786  * pci_ext_cfg_avail - can we access extended PCI config space?
5787  *
5788  * Returns 1 if we can access PCI extended config space (offsets
5789  * greater than 0xff). This is the default implementation. Architecture
5790  * implementations can override this.
5791  */
5792 int __weak pci_ext_cfg_avail(void)
5793 {
5794         return 1;
5795 }
5796
5797 void __weak pci_fixup_cardbus(struct pci_bus *bus)
5798 {
5799 }
5800 EXPORT_SYMBOL(pci_fixup_cardbus);
5801
5802 static int __init pci_setup(char *str)
5803 {
5804         while (str) {
5805                 char *k = strchr(str, ',');
5806                 if (k)
5807                         *k++ = 0;
5808                 if (*str && (str = pcibios_setup(str)) && *str) {
5809                         if (!strcmp(str, "nomsi")) {
5810                                 pci_no_msi();
5811                         } else if (!strcmp(str, "noaer")) {
5812                                 pci_no_aer();
5813                         } else if (!strncmp(str, "realloc=", 8)) {
5814                                 pci_realloc_get_opt(str + 8);
5815                         } else if (!strncmp(str, "realloc", 7)) {
5816                                 pci_realloc_get_opt("on");
5817                         } else if (!strcmp(str, "nodomains")) {
5818                                 pci_no_domains();
5819                         } else if (!strncmp(str, "noari", 5)) {
5820                                 pcie_ari_disabled = true;
5821                         } else if (!strncmp(str, "cbiosize=", 9)) {
5822                                 pci_cardbus_io_size = memparse(str + 9, &str);
5823                         } else if (!strncmp(str, "cbmemsize=", 10)) {
5824                                 pci_cardbus_mem_size = memparse(str + 10, &str);
5825                         } else if (!strncmp(str, "resource_alignment=", 19)) {
5826                                 pci_set_resource_alignment_param(str + 19,
5827                                                         strlen(str + 19));
5828                         } else if (!strncmp(str, "ecrc=", 5)) {
5829                                 pcie_ecrc_get_policy(str + 5);
5830                         } else if (!strncmp(str, "hpiosize=", 9)) {
5831                                 pci_hotplug_io_size = memparse(str + 9, &str);
5832                         } else if (!strncmp(str, "hpmemsize=", 10)) {
5833                                 pci_hotplug_mem_size = memparse(str + 10, &str);
5834                         } else if (!strncmp(str, "hpbussize=", 10)) {
5835                                 pci_hotplug_bus_size =
5836                                         simple_strtoul(str + 10, &str, 0);
5837                                 if (pci_hotplug_bus_size > 0xff)
5838                                         pci_hotplug_bus_size = DEFAULT_HOTPLUG_BUS_SIZE;
5839                         } else if (!strncmp(str, "pcie_bus_tune_off", 17)) {
5840                                 pcie_bus_config = PCIE_BUS_TUNE_OFF;
5841                         } else if (!strncmp(str, "pcie_bus_safe", 13)) {
5842                                 pcie_bus_config = PCIE_BUS_SAFE;
5843                         } else if (!strncmp(str, "pcie_bus_perf", 13)) {
5844                                 pcie_bus_config = PCIE_BUS_PERFORMANCE;
5845                         } else if (!strncmp(str, "pcie_bus_peer2peer", 18)) {
5846                                 pcie_bus_config = PCIE_BUS_PEER2PEER;
5847                         } else if (!strncmp(str, "pcie_scan_all", 13)) {
5848                                 pci_add_flags(PCI_SCAN_ALL_PCIE_DEVS);
5849                         } else {
5850                                 printk(KERN_ERR "PCI: Unknown option `%s'\n",
5851                                                 str);
5852                         }
5853                 }
5854                 str = k;
5855         }
5856         return 0;
5857 }
5858 early_param("pci", pci_setup);