drivers/pci/controller/pci-aardvark.c

   1 // SPDX-License-Identifier: GPL-2.0
   2 /*
   3  * Driver for the Aardvark PCIe controller, used on Marvell Armada
   4  * 3700.
   5  *
   6  * Copyright (C) 2016 Marvell
   7  *
   8  * Author: Hezi Shahmoon <hezi.shahmoon@marvell.com>
   9  */
  10
  11 #include <linux/delay.h>
  12 #include <linux/gpio.h>
  13 #include <linux/interrupt.h>
  14 #include <linux/irq.h>
  15 #include <linux/irqdomain.h>
  16 #include <linux/kernel.h>
  17 #include <linux/pci.h>
  18 #include <linux/init.h>
  19 #include <linux/phy/phy.h>
  20 #include <linux/platform_device.h>
  21 #include <linux/msi.h>
  22 #include <linux/of_address.h>
  23 #include <linux/of_gpio.h>
  24 #include <linux/of_pci.h>
  25
  26 #include "../pci.h"
  27 #include "../pci-bridge-emul.h"
  28
  29 /* PCIe core registers */
  30 #define PCIE_CORE_DEV_ID_REG                                    0x0
  31 #define PCIE_CORE_CMD_STATUS_REG                                0x4
  32 #define     PCIE_CORE_CMD_IO_ACCESS_EN                          BIT(0)
  33 #define     PCIE_CORE_CMD_MEM_ACCESS_EN                         BIT(1)
  34 #define     PCIE_CORE_CMD_MEM_IO_REQ_EN                         BIT(2)
  35 #define PCIE_CORE_DEV_REV_REG                                   0x8
  36 #define PCIE_CORE_PCIEXP_CAP                                    0xc0
  37 #define PCIE_CORE_ERR_CAPCTL_REG                                0x118
  38 #define     PCIE_CORE_ERR_CAPCTL_ECRC_CHK_TX                    BIT(5)
  39 #define     PCIE_CORE_ERR_CAPCTL_ECRC_CHK_TX_EN                 BIT(6)
  40 #define     PCIE_CORE_ERR_CAPCTL_ECRC_CHCK                      BIT(7)
  41 #define     PCIE_CORE_ERR_CAPCTL_ECRC_CHCK_RCV                  BIT(8)
  42 #define     PCIE_CORE_INT_A_ASSERT_ENABLE                       1
  43 #define     PCIE_CORE_INT_B_ASSERT_ENABLE                       2
  44 #define     PCIE_CORE_INT_C_ASSERT_ENABLE                       3
  45 #define     PCIE_CORE_INT_D_ASSERT_ENABLE                       4
  46 /* PIO registers base address and register offsets */
  47 #define PIO_BASE_ADDR                           0x4000
  48 #define PIO_CTRL                                (PIO_BASE_ADDR + 0x0)
  49 #define   PIO_CTRL_TYPE_MASK                    GENMASK(3, 0)
  50 #define   PIO_CTRL_ADDR_WIN_DISABLE             BIT(24)
  51 #define PIO_STAT                                (PIO_BASE_ADDR + 0x4)
  52 #define   PIO_COMPLETION_STATUS_SHIFT           7
  53 #define   PIO_COMPLETION_STATUS_MASK            GENMASK(9, 7)
  54 #define   PIO_COMPLETION_STATUS_OK              0
  55 #define   PIO_COMPLETION_STATUS_UR              1
  56 #define   PIO_COMPLETION_STATUS_CRS             2
  57 #define   PIO_COMPLETION_STATUS_CA              4
  58 #define   PIO_NON_POSTED_REQ                    BIT(0)
  59 #define PIO_ADDR_LS                             (PIO_BASE_ADDR + 0x8)
  60 #define PIO_ADDR_MS                             (PIO_BASE_ADDR + 0xc)
  61 #define PIO_WR_DATA                             (PIO_BASE_ADDR + 0x10)
  62 #define PIO_WR_DATA_STRB                        (PIO_BASE_ADDR + 0x14)
  63 #define PIO_RD_DATA                             (PIO_BASE_ADDR + 0x18)
  64 #define PIO_START                               (PIO_BASE_ADDR + 0x1c)
  65 #define PIO_ISR                                 (PIO_BASE_ADDR + 0x20)
  66 #define PIO_ISRM                                (PIO_BASE_ADDR + 0x24)
  67
  68 /* Aardvark Control registers */
  69 #define CONTROL_BASE_ADDR                       0x4800
  70 #define PCIE_CORE_CTRL0_REG                     (CONTROL_BASE_ADDR + 0x0)
  71 #define     PCIE_GEN_SEL_MSK                    0x3
  72 #define     PCIE_GEN_SEL_SHIFT                  0x0
  73 #define     SPEED_GEN_1                         0
  74 #define     SPEED_GEN_2                         1
  75 #define     SPEED_GEN_3                         2
  76 #define     IS_RC_MSK                           1
  77 #define     IS_RC_SHIFT                         2
  78 #define     LANE_CNT_MSK                        0x18
  79 #define     LANE_CNT_SHIFT                      0x3
  80 #define     LANE_COUNT_1                        (0 << LANE_CNT_SHIFT)
  81 #define     LANE_COUNT_2                        (1 << LANE_CNT_SHIFT)
  82 #define     LANE_COUNT_4                        (2 << LANE_CNT_SHIFT)
  83 #define     LANE_COUNT_8                        (3 << LANE_CNT_SHIFT)
  84 #define     LINK_TRAINING_EN                    BIT(6)
  85 #define     LEGACY_INTA                         BIT(28)
  86 #define     LEGACY_INTB                         BIT(29)
  87 #define     LEGACY_INTC                         BIT(30)
  88 #define     LEGACY_INTD                         BIT(31)
  89 #define PCIE_CORE_CTRL1_REG                     (CONTROL_BASE_ADDR + 0x4)
  90 #define     HOT_RESET_GEN                       BIT(0)
  91 #define PCIE_CORE_CTRL2_REG                     (CONTROL_BASE_ADDR + 0x8)
  92 #define     PCIE_CORE_CTRL2_RESERVED            0x7
  93 #define     PCIE_CORE_CTRL2_TD_ENABLE           BIT(4)
  94 #define     PCIE_CORE_CTRL2_STRICT_ORDER_ENABLE BIT(5)
  95 #define     PCIE_CORE_CTRL2_OB_WIN_ENABLE       BIT(6)
  96 #define     PCIE_CORE_CTRL2_MSI_ENABLE          BIT(10)
  97 #define PCIE_CORE_REF_CLK_REG                   (CONTROL_BASE_ADDR + 0x14)
  98 #define     PCIE_CORE_REF_CLK_TX_ENABLE         BIT(1)
  99 #define PCIE_MSG_LOG_REG                        (CONTROL_BASE_ADDR + 0x30)
 100 #define PCIE_ISR0_REG                           (CONTROL_BASE_ADDR + 0x40)
 101 #define PCIE_MSG_PM_PME_MASK                    BIT(7)
 102 #define PCIE_ISR0_MASK_REG                      (CONTROL_BASE_ADDR + 0x44)
 103 #define     PCIE_ISR0_MSI_INT_PENDING           BIT(24)
 104 #define     PCIE_ISR0_INTX_ASSERT(val)          BIT(16 + (val))
 105 #define     PCIE_ISR0_INTX_DEASSERT(val)        BIT(20 + (val))
 106 #define     PCIE_ISR0_ALL_MASK                  GENMASK(26, 0)
 107 #define PCIE_ISR1_REG                           (CONTROL_BASE_ADDR + 0x48)
 108 #define PCIE_ISR1_MASK_REG                      (CONTROL_BASE_ADDR + 0x4C)
 109 #define     PCIE_ISR1_POWER_STATE_CHANGE        BIT(4)
 110 #define     PCIE_ISR1_FLUSH                     BIT(5)
 111 #define     PCIE_ISR1_INTX_ASSERT(val)          BIT(8 + (val))
 112 #define     PCIE_ISR1_ALL_MASK                  GENMASK(11, 4)
 113 #define PCIE_MSI_ADDR_LOW_REG                   (CONTROL_BASE_ADDR + 0x50)
 114 #define PCIE_MSI_ADDR_HIGH_REG                  (CONTROL_BASE_ADDR + 0x54)
 115 #define PCIE_MSI_STATUS_REG                     (CONTROL_BASE_ADDR + 0x58)
 116 #define PCIE_MSI_MASK_REG                       (CONTROL_BASE_ADDR + 0x5C)
 117 #define PCIE_MSI_PAYLOAD_REG                    (CONTROL_BASE_ADDR + 0x9C)
 118
 119 /* LMI registers base address and register offsets */
 120 #define LMI_BASE_ADDR                           0x6000
 121 #define CFG_REG                                 (LMI_BASE_ADDR + 0x0)
 122 #define     LTSSM_SHIFT                         24
 123 #define     LTSSM_MASK                          0x3f
 124 #define     LTSSM_L0                            0x10
 125 #define     RC_BAR_CONFIG                       0x300
 126
 127 /* PCIe core controller registers */
 128 #define CTRL_CORE_BASE_ADDR                     0x18000
 129 #define CTRL_CONFIG_REG                         (CTRL_CORE_BASE_ADDR + 0x0)
 130 #define     CTRL_MODE_SHIFT                     0x0
 131 #define     CTRL_MODE_MASK                      0x1
 132 #define     PCIE_CORE_MODE_DIRECT               0x0
 133 #define     PCIE_CORE_MODE_COMMAND              0x1
 134
 135 /* PCIe Central Interrupts Registers */
 136 #define CENTRAL_INT_BASE_ADDR                   0x1b000
 137 #define HOST_CTRL_INT_STATUS_REG                (CENTRAL_INT_BASE_ADDR + 0x0)
 138 #define HOST_CTRL_INT_MASK_REG                  (CENTRAL_INT_BASE_ADDR + 0x4)
 139 #define     PCIE_IRQ_CMDQ_INT                   BIT(0)
 140 #define     PCIE_IRQ_MSI_STATUS_INT             BIT(1)
 141 #define     PCIE_IRQ_CMD_SENT_DONE              BIT(3)
 142 #define     PCIE_IRQ_DMA_INT                    BIT(4)
 143 #define     PCIE_IRQ_IB_DXFERDONE               BIT(5)
 144 #define     PCIE_IRQ_OB_DXFERDONE               BIT(6)
 145 #define     PCIE_IRQ_OB_RXFERDONE               BIT(7)
 146 #define     PCIE_IRQ_COMPQ_INT                  BIT(12)
 147 #define     PCIE_IRQ_DIR_RD_DDR_DET             BIT(13)
 148 #define     PCIE_IRQ_DIR_WR_DDR_DET             BIT(14)
 149 #define     PCIE_IRQ_CORE_INT                   BIT(16)
 150 #define     PCIE_IRQ_CORE_INT_PIO               BIT(17)
 151 #define     PCIE_IRQ_DPMU_INT                   BIT(18)
 152 #define     PCIE_IRQ_PCIE_MIS_INT               BIT(19)
 153 #define     PCIE_IRQ_MSI_INT1_DET               BIT(20)
 154 #define     PCIE_IRQ_MSI_INT2_DET               BIT(21)
 155 #define     PCIE_IRQ_RC_DBELL_DET               BIT(22)
 156 #define     PCIE_IRQ_EP_STATUS                  BIT(23)
 157 #define     PCIE_IRQ_ALL_MASK                   0xfff0fb
 158 #define     PCIE_IRQ_ENABLE_INTS_MASK           PCIE_IRQ_CORE_INT
 159
 160 /* Transaction types */
 161 #define PCIE_CONFIG_RD_TYPE0                    0x8
 162 #define PCIE_CONFIG_RD_TYPE1                    0x9
 163 #define PCIE_CONFIG_WR_TYPE0                    0xa
 164 #define PCIE_CONFIG_WR_TYPE1                    0xb
 165
 166 #define PCIE_CONF_BUS(bus)                      (((bus) & 0xff) << 20)
 167 #define PCIE_CONF_DEV(dev)                      (((dev) & 0x1f) << 15)
 168 #define PCIE_CONF_FUNC(fun)                     (((fun) & 0x7)  << 12)
 169 #define PCIE_CONF_REG(reg)                      ((reg) & 0xffc)
 170 #define PCIE_CONF_ADDR(bus, devfn, where)       \
 171         (PCIE_CONF_BUS(bus) | PCIE_CONF_DEV(PCI_SLOT(devfn))    | \
 172          PCIE_CONF_FUNC(PCI_FUNC(devfn)) | PCIE_CONF_REG(where))
 173
 174 #define PIO_RETRY_CNT                   500
 175 #define PIO_RETRY_DELAY                 2 /* 2 us*/
 176
 177 #define LINK_WAIT_MAX_RETRIES           10
 178 #define LINK_WAIT_USLEEP_MIN            90000
 179 #define LINK_WAIT_USLEEP_MAX            100000
 180 #define RETRAIN_WAIT_MAX_RETRIES        10
 181 #define RETRAIN_WAIT_USLEEP_US          2000
 182
 183 #define MSI_IRQ_NUM                     32
 184
 185 struct advk_pcie {
 186         struct platform_device *pdev;
 187         void __iomem *base;
 188         struct irq_domain *irq_domain;
 189         struct irq_chip irq_chip;
 190         struct irq_domain *msi_domain;
 191         struct irq_domain *msi_inner_domain;
 192         struct irq_chip msi_bottom_irq_chip;
 193         struct irq_chip msi_irq_chip;
 194         struct msi_domain_info msi_domain_info;
 195         DECLARE_BITMAP(msi_used, MSI_IRQ_NUM);
 196         struct mutex msi_used_lock;
 197         u16 msi_msg;
 198         int link_gen;
 199         struct pci_bridge_emul bridge;
 200         struct gpio_desc *reset_gpio;
 201         struct phy *phy;
 202 };
 203
 204 static inline void advk_writel(struct advk_pcie *pcie, u32 val, u64 reg)
 205 {
 206         writel(val, pcie->base + reg);
 207 }
 208
 209 static inline u32 advk_readl(struct advk_pcie *pcie, u64 reg)
 210 {
 211         return readl(pcie->base + reg);
 212 }
 213
 214 static inline u16 advk_read16(struct advk_pcie *pcie, u64 reg)
 215 {
 216         return advk_readl(pcie, (reg & ~0x3)) >> ((reg & 0x3) * 8);
 217 }
 218
 219 static int advk_pcie_link_up(struct advk_pcie *pcie)
 220 {
 221         u32 val, ltssm_state;
 222
 223         val = advk_readl(pcie, CFG_REG);
 224         ltssm_state = (val >> LTSSM_SHIFT) & LTSSM_MASK;
 225         return ltssm_state >= LTSSM_L0;
 226 }
 227
 228 static int advk_pcie_wait_for_link(struct advk_pcie *pcie)
 229 {
 230         int retries;
 231
 232         /* check if the link is up or not */
 233         for (retries = 0; retries < LINK_WAIT_MAX_RETRIES; retries++) {
 234                 if (advk_pcie_link_up(pcie))
 235                         return 0;
 236
 237                 usleep_range(LINK_WAIT_USLEEP_MIN, LINK_WAIT_USLEEP_MAX);
 238         }
 239
 240         return -ETIMEDOUT;
 241 }
 242
 243 static void advk_pcie_wait_for_retrain(struct advk_pcie *pcie)
 244 {
 245         size_t retries;
 246
 247         for (retries = 0; retries < RETRAIN_WAIT_MAX_RETRIES; ++retries) {
 248                 if (!advk_pcie_link_up(pcie))
 249                         break;
 250                 udelay(RETRAIN_WAIT_USLEEP_US);
 251         }
 252 }
 253
 254 static int advk_pcie_train_at_gen(struct advk_pcie *pcie, int gen)
 255 {
 256         int ret, neg_gen;
 257         u32 reg;
 258
 259         /* Setup link speed */
 260         reg = advk_readl(pcie, PCIE_CORE_CTRL0_REG);
 261         reg &= ~PCIE_GEN_SEL_MSK;
 262         if (gen == 3)
 263                 reg |= SPEED_GEN_3;
 264         else if (gen == 2)
 265                 reg |= SPEED_GEN_2;
 266         else
 267                 reg |= SPEED_GEN_1;
 268         advk_writel(pcie, reg, PCIE_CORE_CTRL0_REG);
 269
 270         /*
 271          * Enable link training. This is not needed in every call to this
 272          * function, just once suffices, but it does not break anything either.
 273          */
 274         reg = advk_readl(pcie, PCIE_CORE_CTRL0_REG);
 275         reg |= LINK_TRAINING_EN;
 276         advk_writel(pcie, reg, PCIE_CORE_CTRL0_REG);
 277
 278         /*
 279          * Start link training immediately after enabling it.
 280          * This solves problems for some buggy cards.
 281          */
 282         reg = advk_readl(pcie, PCIE_CORE_PCIEXP_CAP + PCI_EXP_LNKCTL);
 283         reg |= PCI_EXP_LNKCTL_RL;
 284         advk_writel(pcie, reg, PCIE_CORE_PCIEXP_CAP + PCI_EXP_LNKCTL);
 285
 286         ret = advk_pcie_wait_for_link(pcie);
 287         if (ret)
 288                 return ret;
 289
 290         reg = advk_read16(pcie, PCIE_CORE_PCIEXP_CAP + PCI_EXP_LNKSTA);
 291         neg_gen = reg & PCI_EXP_LNKSTA_CLS;
 292
 293         return neg_gen;
 294 }
 295
 296 static void advk_pcie_train_link(struct advk_pcie *pcie)
 297 {
 298         struct device *dev = &pcie->pdev->dev;
 299         int neg_gen = -1, gen;
 300
 301         /*
 302          * Try link training at link gen specified by device tree property
 303          * 'max-link-speed'. If this fails, iteratively train at lower gen.
 304          */
 305         for (gen = pcie->link_gen; gen > 0; --gen) {
 306                 neg_gen = advk_pcie_train_at_gen(pcie, gen);
 307                 if (neg_gen > 0)
 308                         break;
 309         }
 310
 311         if (neg_gen < 0)
 312                 goto err;
 313
 314         /*
 315          * After successful training if negotiated gen is lower than requested,
 316          * train again on negotiated gen. This solves some stability issues for
 317          * some buggy gen1 cards.
 318          */
 319         if (neg_gen < gen) {
 320                 gen = neg_gen;
 321                 neg_gen = advk_pcie_train_at_gen(pcie, gen);
 322         }
 323
 324         if (neg_gen == gen) {
 325                 dev_info(dev, "link up at gen %i\n", gen);
 326                 return;
 327         }
 328
 329 err:
 330         dev_err(dev, "link never came up\n");
 331 }
 332
 333 static void advk_pcie_issue_perst(struct advk_pcie *pcie)
 334 {
 335         u32 reg;
 336
 337         if (!pcie->reset_gpio)
 338                 return;
 339
 340         /* PERST does not work for some cards when link training is enabled */
 341         reg = advk_readl(pcie, PCIE_CORE_CTRL0_REG);
 342         reg &= ~LINK_TRAINING_EN;
 343         advk_writel(pcie, reg, PCIE_CORE_CTRL0_REG);
 344
 345         /* 10ms delay is needed for some cards */
 346         dev_info(&pcie->pdev->dev, "issuing PERST via reset GPIO for 10ms\n");
 347         gpiod_set_value_cansleep(pcie->reset_gpio, 1);
 348         usleep_range(10000, 11000);
 349         gpiod_set_value_cansleep(pcie->reset_gpio, 0);
 350 }
 351
 352 static void advk_pcie_setup_hw(struct advk_pcie *pcie)
 353 {
 354         u32 reg;
 355
 356         advk_pcie_issue_perst(pcie);
 357
 358         /* Enable TX */
 359         reg = advk_readl(pcie, PCIE_CORE_REF_CLK_REG);
 360         reg |= PCIE_CORE_REF_CLK_TX_ENABLE;
 361         advk_writel(pcie, reg, PCIE_CORE_REF_CLK_REG);
 362
 363         /* Set to Direct mode */
 364         reg = advk_readl(pcie, CTRL_CONFIG_REG);
 365         reg &= ~(CTRL_MODE_MASK << CTRL_MODE_SHIFT);
 366         reg |= ((PCIE_CORE_MODE_DIRECT & CTRL_MODE_MASK) << CTRL_MODE_SHIFT);
 367         advk_writel(pcie, reg, CTRL_CONFIG_REG);
 368
 369         /* Set PCI global control register to RC mode */
 370         reg = advk_readl(pcie, PCIE_CORE_CTRL0_REG);
 371         reg |= (IS_RC_MSK << IS_RC_SHIFT);
 372         advk_writel(pcie, reg, PCIE_CORE_CTRL0_REG);
 373
 374         /* Set Advanced Error Capabilities and Control PF0 register */
 375         reg = PCIE_CORE_ERR_CAPCTL_ECRC_CHK_TX |
 376                 PCIE_CORE_ERR_CAPCTL_ECRC_CHK_TX_EN |
 377                 PCIE_CORE_ERR_CAPCTL_ECRC_CHCK |
 378                 PCIE_CORE_ERR_CAPCTL_ECRC_CHCK_RCV;
 379         advk_writel(pcie, reg, PCIE_CORE_ERR_CAPCTL_REG);
 380
 381         /* Set PCIe Device Control register */
 382         reg = advk_readl(pcie, PCIE_CORE_PCIEXP_CAP + PCI_EXP_DEVCTL);
 383         reg &= ~PCI_EXP_DEVCTL_RELAX_EN;
 384         reg &= ~PCI_EXP_DEVCTL_NOSNOOP_EN;
 385         reg &= ~PCI_EXP_DEVCTL_READRQ;
 386         reg |= PCI_EXP_DEVCTL_PAYLOAD; /* Set max payload size */
 387         reg |= PCI_EXP_DEVCTL_READRQ_512B;
 388         advk_writel(pcie, reg, PCIE_CORE_PCIEXP_CAP + PCI_EXP_DEVCTL);
 389
 390         /* Program PCIe Control 2 to disable strict ordering */
 391         reg = PCIE_CORE_CTRL2_RESERVED |
 392                 PCIE_CORE_CTRL2_TD_ENABLE;
 393         advk_writel(pcie, reg, PCIE_CORE_CTRL2_REG);
 394
 395         /* Set lane X1 */
 396         reg = advk_readl(pcie, PCIE_CORE_CTRL0_REG);
 397         reg &= ~LANE_CNT_MSK;
 398         reg |= LANE_COUNT_1;
 399         advk_writel(pcie, reg, PCIE_CORE_CTRL0_REG);
 400
 401         /* Enable MSI */
 402         reg = advk_readl(pcie, PCIE_CORE_CTRL2_REG);
 403         reg |= PCIE_CORE_CTRL2_MSI_ENABLE;
 404         advk_writel(pcie, reg, PCIE_CORE_CTRL2_REG);
 405
 406         /* Clear all interrupts */
 407         advk_writel(pcie, PCIE_ISR0_ALL_MASK, PCIE_ISR0_REG);
 408         advk_writel(pcie, PCIE_ISR1_ALL_MASK, PCIE_ISR1_REG);
 409         advk_writel(pcie, PCIE_IRQ_ALL_MASK, HOST_CTRL_INT_STATUS_REG);
 410
 411         /* Disable All ISR0/1 Sources */
 412         reg = PCIE_ISR0_ALL_MASK;
 413         reg &= ~PCIE_ISR0_MSI_INT_PENDING;
 414         advk_writel(pcie, reg, PCIE_ISR0_MASK_REG);
 415
 416         advk_writel(pcie, PCIE_ISR1_ALL_MASK, PCIE_ISR1_MASK_REG);
 417
 418         /* Unmask all MSIs */
 419         advk_writel(pcie, 0, PCIE_MSI_MASK_REG);
 420
 421         /* Enable summary interrupt for GIC SPI source */
 422         reg = PCIE_IRQ_ALL_MASK & (~PCIE_IRQ_ENABLE_INTS_MASK);
 423         advk_writel(pcie, reg, HOST_CTRL_INT_MASK_REG);
 424
 425         reg = advk_readl(pcie, PCIE_CORE_CTRL2_REG);
 426         reg |= PCIE_CORE_CTRL2_OB_WIN_ENABLE;
 427         advk_writel(pcie, reg, PCIE_CORE_CTRL2_REG);
 428
 429         /* Bypass the address window mapping for PIO */
 430         reg = advk_readl(pcie, PIO_CTRL);
 431         reg |= PIO_CTRL_ADDR_WIN_DISABLE;
 432         advk_writel(pcie, reg, PIO_CTRL);
 433
 434         /*
 435          * PERST# signal could have been asserted by pinctrl subsystem before
 436          * probe() callback has been called or issued explicitly by reset gpio
 437          * function advk_pcie_issue_perst(), making the endpoint going into
 438          * fundamental reset. As required by PCI Express spec a delay for at
 439          * least 100ms after such a reset before link training is needed.
 440          */
 441         msleep(PCI_PM_D3COLD_WAIT);
 442
 443         advk_pcie_train_link(pcie);
 444
 445         /*
 446          * FIXME: The following register update is suspicious. This register is
 447          * applicable only when the PCI controller is configured for Endpoint
 448          * mode, not as a Root Complex. But apparently when this code is
 449          * removed, some cards stop working. This should be investigated and
 450          * a comment explaining this should be put here.
 451          */
 452         reg = advk_readl(pcie, PCIE_CORE_CMD_STATUS_REG);
 453         reg |= PCIE_CORE_CMD_MEM_ACCESS_EN |
 454                 PCIE_CORE_CMD_IO_ACCESS_EN |
 455                 PCIE_CORE_CMD_MEM_IO_REQ_EN;
 456         advk_writel(pcie, reg, PCIE_CORE_CMD_STATUS_REG);
 457 }
 458
 459 static void advk_pcie_check_pio_status(struct advk_pcie *pcie)
 460 {
 461         struct device *dev = &pcie->pdev->dev;
 462         u32 reg;
 463         unsigned int status;
 464         char *strcomp_status, *str_posted;
 465
 466         reg = advk_readl(pcie, PIO_STAT);
 467         status = (reg & PIO_COMPLETION_STATUS_MASK) >>
 468                 PIO_COMPLETION_STATUS_SHIFT;
 469
 470         if (!status)
 471                 return;
 472
 473         switch (status) {
 474         case PIO_COMPLETION_STATUS_UR:
 475                 strcomp_status = "UR";
 476                 break;
 477         case PIO_COMPLETION_STATUS_CRS:
 478                 strcomp_status = "CRS";
 479                 break;
 480         case PIO_COMPLETION_STATUS_CA:
 481                 strcomp_status = "CA";
 482                 break;
 483         default:
 484                 strcomp_status = "Unknown";
 485                 break;
 486         }
 487
 488         if (reg & PIO_NON_POSTED_REQ)
 489                 str_posted = "Non-posted";
 490         else
 491                 str_posted = "Posted";
 492
 493         dev_err(dev, "%s PIO Response Status: %s, %#x @ %#x\n",
 494                 str_posted, strcomp_status, reg, advk_readl(pcie, PIO_ADDR_LS));
 495 }
 496
 497 static int advk_pcie_wait_pio(struct advk_pcie *pcie)
 498 {
 499         struct device *dev = &pcie->pdev->dev;
 500         int i;
 501
 502         for (i = 0; i < PIO_RETRY_CNT; i++) {
 503                 u32 start, isr;
 504
 505                 start = advk_readl(pcie, PIO_START);
 506                 isr = advk_readl(pcie, PIO_ISR);
 507                 if (!start && isr)
 508                         return 0;
 509                 udelay(PIO_RETRY_DELAY);
 510         }
 511
 512         dev_err(dev, "config read/write timed out\n");
 513         return -ETIMEDOUT;
 514 }
 515
 516
 517 static pci_bridge_emul_read_status_t
 518 advk_pci_bridge_emul_pcie_conf_read(struct pci_bridge_emul *bridge,
 519                                     int reg, u32 *value)
 520 {
 521         struct advk_pcie *pcie = bridge->data;
 522
 523
 524         switch (reg) {
 525         case PCI_EXP_SLTCTL:
 526                 *value = PCI_EXP_SLTSTA_PDS << 16;
 527                 return PCI_BRIDGE_EMUL_HANDLED;
 528
 529         case PCI_EXP_RTCTL: {
 530                 u32 val = advk_readl(pcie, PCIE_ISR0_MASK_REG);
 531                 *value = (val & PCIE_MSG_PM_PME_MASK) ? 0 : PCI_EXP_RTCTL_PMEIE;
 532                 return PCI_BRIDGE_EMUL_HANDLED;
 533         }
 534
 535         case PCI_EXP_RTSTA: {
 536                 u32 isr0 = advk_readl(pcie, PCIE_ISR0_REG);
 537                 u32 msglog = advk_readl(pcie, PCIE_MSG_LOG_REG);
 538                 *value = (isr0 & PCIE_MSG_PM_PME_MASK) << 16 | (msglog >> 16);
 539                 return PCI_BRIDGE_EMUL_HANDLED;
 540         }
 541
 542         case PCI_EXP_LNKCTL: {
 543                 /* u32 contains both PCI_EXP_LNKCTL and PCI_EXP_LNKSTA */
 544                 u32 val = advk_readl(pcie, PCIE_CORE_PCIEXP_CAP + reg) &
 545                         ~(PCI_EXP_LNKSTA_LT << 16);
 546                 if (!advk_pcie_link_up(pcie))
 547                         val |= (PCI_EXP_LNKSTA_LT << 16);
 548                 *value = val;
 549                 return PCI_BRIDGE_EMUL_HANDLED;
 550         }
 551
 552         case PCI_CAP_LIST_ID:
 553         case PCI_EXP_DEVCAP:
 554         case PCI_EXP_DEVCTL:
 555         case PCI_EXP_LNKCAP:
 556                 *value = advk_readl(pcie, PCIE_CORE_PCIEXP_CAP + reg);
 557                 return PCI_BRIDGE_EMUL_HANDLED;
 558         default:
 559                 return PCI_BRIDGE_EMUL_NOT_HANDLED;
 560         }
 561
 562 }
 563
 564 static void
 565 advk_pci_bridge_emul_pcie_conf_write(struct pci_bridge_emul *bridge,
 566                                      int reg, u32 old, u32 new, u32 mask)
 567 {
 568         struct advk_pcie *pcie = bridge->data;
 569
 570         switch (reg) {
 571         case PCI_EXP_DEVCTL:
 572                 advk_writel(pcie, new, PCIE_CORE_PCIEXP_CAP + reg);
 573                 break;
 574
 575         case PCI_EXP_LNKCTL:
 576                 advk_writel(pcie, new, PCIE_CORE_PCIEXP_CAP + reg);
 577                 if (new & PCI_EXP_LNKCTL_RL)
 578                         advk_pcie_wait_for_retrain(pcie);
 579                 break;
 580
 581         case PCI_EXP_RTCTL: {
 582                 /* Only mask/unmask PME interrupt */
 583                 u32 val = advk_readl(pcie, PCIE_ISR0_MASK_REG) &
 584                         ~PCIE_MSG_PM_PME_MASK;
 585                 if ((new & PCI_EXP_RTCTL_PMEIE) == 0)
 586                         val |= PCIE_MSG_PM_PME_MASK;
 587                 advk_writel(pcie, val, PCIE_ISR0_MASK_REG);
 588                 break;
 589         }
 590
 591         case PCI_EXP_RTSTA:
 592                 new = (new & PCI_EXP_RTSTA_PME) >> 9;
 593                 advk_writel(pcie, new, PCIE_ISR0_REG);
 594                 break;
 595
 596         default:
 597                 break;
 598         }
 599 }
 600
 601 static struct pci_bridge_emul_ops advk_pci_bridge_emul_ops = {
 602         .read_pcie = advk_pci_bridge_emul_pcie_conf_read,
 603         .write_pcie = advk_pci_bridge_emul_pcie_conf_write,
 604 };
 605
 606 /*
 607  * Initialize the configuration space of the PCI-to-PCI bridge
 608  * associated with the given PCIe interface.
 609  */
 610 static void advk_sw_pci_bridge_init(struct advk_pcie *pcie)
 611 {
 612         struct pci_bridge_emul *bridge = &pcie->bridge;
 613
 614         bridge->conf.vendor =
 615                 cpu_to_le16(advk_readl(pcie, PCIE_CORE_DEV_ID_REG) & 0xffff);
 616         bridge->conf.device =
 617                 cpu_to_le16(advk_readl(pcie, PCIE_CORE_DEV_ID_REG) >> 16);
 618         bridge->conf.class_revision =
 619                 cpu_to_le32(advk_readl(pcie, PCIE_CORE_DEV_REV_REG) & 0xff);
 620
 621         /* Support 32 bits I/O addressing */
 622         bridge->conf.iobase = PCI_IO_RANGE_TYPE_32;
 623         bridge->conf.iolimit = PCI_IO_RANGE_TYPE_32;
 624
 625         /* Support 64 bits memory pref */
 626         bridge->conf.pref_mem_base = cpu_to_le16(PCI_PREF_RANGE_TYPE_64);
 627         bridge->conf.pref_mem_limit = cpu_to_le16(PCI_PREF_RANGE_TYPE_64);
 628
 629         /* Support interrupt A for MSI feature */
 630         bridge->conf.intpin = PCIE_CORE_INT_A_ASSERT_ENABLE;
 631
 632         bridge->has_pcie = true;
 633         bridge->data = pcie;
 634         bridge->ops = &advk_pci_bridge_emul_ops;
 635
 636         pci_bridge_emul_init(bridge, 0);
 637
 638 }
 639
 640 static bool advk_pcie_valid_device(struct advk_pcie *pcie, struct pci_bus *bus,
 641                                   int devfn)
 642 {
 643         if (pci_is_root_bus(bus) && PCI_SLOT(devfn) != 0)
 644                 return false;
 645
 646         return true;
 647 }
 648
 649 static int advk_pcie_rd_conf(struct pci_bus *bus, u32 devfn,
 650                              int where, int size, u32 *val)
 651 {
 652         struct advk_pcie *pcie = bus->sysdata;
 653         u32 reg;
 654         int ret;
 655
 656         if (!advk_pcie_valid_device(pcie, bus, devfn)) {
 657                 *val = 0xffffffff;
 658                 return PCIBIOS_DEVICE_NOT_FOUND;
 659         }
 660
 661         if (pci_is_root_bus(bus))
 662                 return pci_bridge_emul_conf_read(&pcie->bridge, where,
 663                                                  size, val);
 664
 665         /* Start PIO */
 666         advk_writel(pcie, 0, PIO_START);
 667         advk_writel(pcie, 1, PIO_ISR);
 668
 669         /* Program the control register */
 670         reg = advk_readl(pcie, PIO_CTRL);
 671         reg &= ~PIO_CTRL_TYPE_MASK;
 672         if (pci_is_root_bus(bus->parent))
 673                 reg |= PCIE_CONFIG_RD_TYPE0;
 674         else
 675                 reg |= PCIE_CONFIG_RD_TYPE1;
 676         advk_writel(pcie, reg, PIO_CTRL);
 677
 678         /* Program the address registers */
 679         reg = PCIE_CONF_ADDR(bus->number, devfn, where);
 680         advk_writel(pcie, reg, PIO_ADDR_LS);
 681         advk_writel(pcie, 0, PIO_ADDR_MS);
 682
 683         /* Program the data strobe */
 684         advk_writel(pcie, 0xf, PIO_WR_DATA_STRB);
 685
 686         /* Start the transfer */
 687         advk_writel(pcie, 1, PIO_START);
 688
 689         ret = advk_pcie_wait_pio(pcie);
 690         if (ret < 0)
 691                 return PCIBIOS_SET_FAILED;
 692
 693         advk_pcie_check_pio_status(pcie);
 694
 695         /* Get the read result */
 696         *val = advk_readl(pcie, PIO_RD_DATA);
 697         if (size == 1)
 698                 *val = (*val >> (8 * (where & 3))) & 0xff;
 699         else if (size == 2)
 700                 *val = (*val >> (8 * (where & 3))) & 0xffff;
 701
 702         return PCIBIOS_SUCCESSFUL;
 703 }
 704
 705 static int advk_pcie_wr_conf(struct pci_bus *bus, u32 devfn,
 706                                 int where, int size, u32 val)
 707 {
 708         struct advk_pcie *pcie = bus->sysdata;
 709         u32 reg;
 710         u32 data_strobe = 0x0;
 711         int offset;
 712         int ret;
 713
 714         if (!advk_pcie_valid_device(pcie, bus, devfn))
 715                 return PCIBIOS_DEVICE_NOT_FOUND;
 716
 717         if (pci_is_root_bus(bus))
 718                 return pci_bridge_emul_conf_write(&pcie->bridge, where,
 719                                                   size, val);
 720
 721         if (where % size)
 722                 return PCIBIOS_SET_FAILED;
 723
 724         /* Start PIO */
 725         advk_writel(pcie, 0, PIO_START);
 726         advk_writel(pcie, 1, PIO_ISR);
 727
 728         /* Program the control register */
 729         reg = advk_readl(pcie, PIO_CTRL);
 730         reg &= ~PIO_CTRL_TYPE_MASK;
 731         if (pci_is_root_bus(bus->parent))
 732                 reg |= PCIE_CONFIG_WR_TYPE0;
 733         else
 734                 reg |= PCIE_CONFIG_WR_TYPE1;
 735         advk_writel(pcie, reg, PIO_CTRL);
 736
 737         /* Program the address registers */
 738         reg = PCIE_CONF_ADDR(bus->number, devfn, where);
 739         advk_writel(pcie, reg, PIO_ADDR_LS);
 740         advk_writel(pcie, 0, PIO_ADDR_MS);
 741
 742         /* Calculate the write strobe */
 743         offset      = where & 0x3;
 744         reg         = val << (8 * offset);
 745         data_strobe = GENMASK(size - 1, 0) << offset;
 746
 747         /* Program the data register */
 748         advk_writel(pcie, reg, PIO_WR_DATA);
 749
 750         /* Program the data strobe */
 751         advk_writel(pcie, data_strobe, PIO_WR_DATA_STRB);
 752
 753         /* Start the transfer */
 754         advk_writel(pcie, 1, PIO_START);
 755
 756         ret = advk_pcie_wait_pio(pcie);
 757         if (ret < 0)
 758                 return PCIBIOS_SET_FAILED;
 759
 760         advk_pcie_check_pio_status(pcie);
 761
 762         return PCIBIOS_SUCCESSFUL;
 763 }
 764
 765 static struct pci_ops advk_pcie_ops = {
 766         .read = advk_pcie_rd_conf,
 767         .write = advk_pcie_wr_conf,
 768 };
 769
 770 static void advk_msi_irq_compose_msi_msg(struct irq_data *data,
 771                                          struct msi_msg *msg)
 772 {
 773         struct advk_pcie *pcie = irq_data_get_irq_chip_data(data);
 774         phys_addr_t msi_msg = virt_to_phys(&pcie->msi_msg);
 775
 776         msg->address_lo = lower_32_bits(msi_msg);
 777         msg->address_hi = upper_32_bits(msi_msg);
 778         msg->data = data->irq;
 779 }
 780
 781 static int advk_msi_set_affinity(struct irq_data *irq_data,
 782                                  const struct cpumask *mask, bool force)
 783 {
 784         return -EINVAL;
 785 }
 786
 787 static int advk_msi_irq_domain_alloc(struct irq_domain *domain,
 788                                      unsigned int virq,
 789                                      unsigned int nr_irqs, void *args)
 790 {
 791         struct advk_pcie *pcie = domain->host_data;
 792         int hwirq, i;
 793
 794         mutex_lock(&pcie->msi_used_lock);
 795         hwirq = bitmap_find_next_zero_area(pcie->msi_used, MSI_IRQ_NUM,
 796                                            0, nr_irqs, 0);
 797         if (hwirq >= MSI_IRQ_NUM) {
 798                 mutex_unlock(&pcie->msi_used_lock);
 799                 return -ENOSPC;
 800         }
 801
 802         bitmap_set(pcie->msi_used, hwirq, nr_irqs);
 803         mutex_unlock(&pcie->msi_used_lock);
 804
 805         for (i = 0; i < nr_irqs; i++)
 806                 irq_domain_set_info(domain, virq + i, hwirq + i,
 807                                     &pcie->msi_bottom_irq_chip,
 808                                     domain->host_data, handle_simple_irq,
 809                                     NULL, NULL);
 810
 811         return hwirq;
 812 }
 813
 814 static void advk_msi_irq_domain_free(struct irq_domain *domain,
 815                                      unsigned int virq, unsigned int nr_irqs)
 816 {
 817         struct irq_data *d = irq_domain_get_irq_data(domain, virq);
 818         struct advk_pcie *pcie = domain->host_data;
 819
 820         mutex_lock(&pcie->msi_used_lock);
 821         bitmap_clear(pcie->msi_used, d->hwirq, nr_irqs);
 822         mutex_unlock(&pcie->msi_used_lock);
 823 }
 824
 825 static const struct irq_domain_ops advk_msi_domain_ops = {
 826         .alloc = advk_msi_irq_domain_alloc,
 827         .free = advk_msi_irq_domain_free,
 828 };
 829
 830 static void advk_pcie_irq_mask(struct irq_data *d)
 831 {
 832         struct advk_pcie *pcie = d->domain->host_data;
 833         irq_hw_number_t hwirq = irqd_to_hwirq(d);
 834         u32 mask;
 835
 836         mask = advk_readl(pcie, PCIE_ISR1_MASK_REG);
 837         mask |= PCIE_ISR1_INTX_ASSERT(hwirq);
 838         advk_writel(pcie, mask, PCIE_ISR1_MASK_REG);
 839 }
 840
 841 static void advk_pcie_irq_unmask(struct irq_data *d)
 842 {
 843         struct advk_pcie *pcie = d->domain->host_data;
 844         irq_hw_number_t hwirq = irqd_to_hwirq(d);
 845         u32 mask;
 846
 847         mask = advk_readl(pcie, PCIE_ISR1_MASK_REG);
 848         mask &= ~PCIE_ISR1_INTX_ASSERT(hwirq);
 849         advk_writel(pcie, mask, PCIE_ISR1_MASK_REG);
 850 }
 851
 852 static int advk_pcie_irq_map(struct irq_domain *h,
 853                              unsigned int virq, irq_hw_number_t hwirq)
 854 {
 855         struct advk_pcie *pcie = h->host_data;
 856
 857         advk_pcie_irq_mask(irq_get_irq_data(virq));
 858         irq_set_status_flags(virq, IRQ_LEVEL);
 859         irq_set_chip_and_handler(virq, &pcie->irq_chip,
 860                                  handle_level_irq);
 861         irq_set_chip_data(virq, pcie);
 862
 863         return 0;
 864 }
 865
 866 static const struct irq_domain_ops advk_pcie_irq_domain_ops = {
 867         .map = advk_pcie_irq_map,
 868         .xlate = irq_domain_xlate_onecell,
 869 };
 870
 871 static int advk_pcie_init_msi_irq_domain(struct advk_pcie *pcie)
 872 {
 873         struct device *dev = &pcie->pdev->dev;
 874         struct device_node *node = dev->of_node;
 875         struct irq_chip *bottom_ic, *msi_ic;
 876         struct msi_domain_info *msi_di;
 877         phys_addr_t msi_msg_phys;
 878
 879         mutex_init(&pcie->msi_used_lock);
 880
 881         bottom_ic = &pcie->msi_bottom_irq_chip;
 882
 883         bottom_ic->name = "MSI";
 884         bottom_ic->irq_compose_msi_msg = advk_msi_irq_compose_msi_msg;
 885         bottom_ic->irq_set_affinity = advk_msi_set_affinity;
 886
 887         msi_ic = &pcie->msi_irq_chip;
 888         msi_ic->name = "advk-MSI";
 889
 890         msi_di = &pcie->msi_domain_info;
 891         msi_di->flags = MSI_FLAG_USE_DEF_DOM_OPS | MSI_FLAG_USE_DEF_CHIP_OPS |
 892                 MSI_FLAG_MULTI_PCI_MSI;
 893         msi_di->chip = msi_ic;
 894
 895         msi_msg_phys = virt_to_phys(&pcie->msi_msg);
 896
 897         advk_writel(pcie, lower_32_bits(msi_msg_phys),
 898                     PCIE_MSI_ADDR_LOW_REG);
 899         advk_writel(pcie, upper_32_bits(msi_msg_phys),
 900                     PCIE_MSI_ADDR_HIGH_REG);
 901
 902         pcie->msi_inner_domain =
 903                 irq_domain_add_linear(NULL, MSI_IRQ_NUM,
 904                                       &advk_msi_domain_ops, pcie);
 905         if (!pcie->msi_inner_domain)
 906                 return -ENOMEM;
 907
 908         pcie->msi_domain =
 909                 pci_msi_create_irq_domain(of_node_to_fwnode(node),
 910                                           msi_di, pcie->msi_inner_domain);
 911         if (!pcie->msi_domain) {
 912                 irq_domain_remove(pcie->msi_inner_domain);
 913                 return -ENOMEM;
 914         }
 915
 916         return 0;
 917 }
 918
 919 static void advk_pcie_remove_msi_irq_domain(struct advk_pcie *pcie)
 920 {
 921         irq_domain_remove(pcie->msi_domain);
 922         irq_domain_remove(pcie->msi_inner_domain);
 923 }
 924
 925 static int advk_pcie_init_irq_domain(struct advk_pcie *pcie)
 926 {
 927         struct device *dev = &pcie->pdev->dev;
 928         struct device_node *node = dev->of_node;
 929         struct device_node *pcie_intc_node;
 930         struct irq_chip *irq_chip;
 931         int ret = 0;
 932
 933         pcie_intc_node =  of_get_next_child(node, NULL);
 934         if (!pcie_intc_node) {
 935                 dev_err(dev, "No PCIe Intc node found\n");
 936                 return -ENODEV;
 937         }
 938
 939         irq_chip = &pcie->irq_chip;
 940
 941         irq_chip->name = devm_kasprintf(dev, GFP_KERNEL, "%s-irq",
 942                                         dev_name(dev));
 943         if (!irq_chip->name) {
 944                 ret = -ENOMEM;
 945                 goto out_put_node;
 946         }
 947
 948         irq_chip->irq_mask = advk_pcie_irq_mask;
 949         irq_chip->irq_mask_ack = advk_pcie_irq_mask;
 950         irq_chip->irq_unmask = advk_pcie_irq_unmask;
 951
 952         pcie->irq_domain =
 953                 irq_domain_add_linear(pcie_intc_node, PCI_NUM_INTX,
 954                                       &advk_pcie_irq_domain_ops, pcie);
 955         if (!pcie->irq_domain) {
 956                 dev_err(dev, "Failed to get a INTx IRQ domain\n");
 957                 ret = -ENOMEM;
 958                 goto out_put_node;
 959         }
 960
 961 out_put_node:
 962         of_node_put(pcie_intc_node);
 963         return ret;
 964 }
 965
 966 static void advk_pcie_remove_irq_domain(struct advk_pcie *pcie)
 967 {
 968         irq_domain_remove(pcie->irq_domain);
 969 }
 970
 971 static void advk_pcie_handle_msi(struct advk_pcie *pcie)
 972 {
 973         u32 msi_val, msi_mask, msi_status, msi_idx;
 974         u16 msi_data;
 975
 976         msi_mask = advk_readl(pcie, PCIE_MSI_MASK_REG);
 977         msi_val = advk_readl(pcie, PCIE_MSI_STATUS_REG);
 978         msi_status = msi_val & ~msi_mask;
 979
 980         for (msi_idx = 0; msi_idx < MSI_IRQ_NUM; msi_idx++) {
 981                 if (!(BIT(msi_idx) & msi_status))
 982                         continue;
 983
 984                 advk_writel(pcie, BIT(msi_idx), PCIE_MSI_STATUS_REG);
 985                 msi_data = advk_readl(pcie, PCIE_MSI_PAYLOAD_REG) & 0xFF;
 986                 generic_handle_irq(msi_data);
 987         }
 988
 989         advk_writel(pcie, PCIE_ISR0_MSI_INT_PENDING,
 990                     PCIE_ISR0_REG);
 991 }
 992
 993 static void advk_pcie_handle_int(struct advk_pcie *pcie)
 994 {
 995         u32 isr0_val, isr0_mask, isr0_status;
 996         u32 isr1_val, isr1_mask, isr1_status;
 997         int i, virq;
 998
 999         isr0_val = advk_readl(pcie, PCIE_ISR0_REG);
1000         isr0_mask = advk_readl(pcie, PCIE_ISR0_MASK_REG);
1001         isr0_status = isr0_val & ((~isr0_mask) & PCIE_ISR0_ALL_MASK);
1002
1003         isr1_val = advk_readl(pcie, PCIE_ISR1_REG);
1004         isr1_mask = advk_readl(pcie, PCIE_ISR1_MASK_REG);
1005         isr1_status = isr1_val & ((~isr1_mask) & PCIE_ISR1_ALL_MASK);
1006
1007         if (!isr0_status && !isr1_status) {
1008                 advk_writel(pcie, isr0_val, PCIE_ISR0_REG);
1009                 advk_writel(pcie, isr1_val, PCIE_ISR1_REG);
1010                 return;
1011         }
1012
1013         /* Process MSI interrupts */
1014         if (isr0_status & PCIE_ISR0_MSI_INT_PENDING)
1015                 advk_pcie_handle_msi(pcie);
1016
1017         /* Process legacy interrupts */
1018         for (i = 0; i < PCI_NUM_INTX; i++) {
1019                 if (!(isr1_status & PCIE_ISR1_INTX_ASSERT(i)))
1020                         continue;
1021
1022                 advk_writel(pcie, PCIE_ISR1_INTX_ASSERT(i),
1023                             PCIE_ISR1_REG);
1024
1025                 virq = irq_find_mapping(pcie->irq_domain, i);
1026                 generic_handle_irq(virq);
1027         }
1028 }
1029
1030 static irqreturn_t advk_pcie_irq_handler(int irq, void *arg)
1031 {
1032         struct advk_pcie *pcie = arg;
1033         u32 status;
1034
1035         status = advk_readl(pcie, HOST_CTRL_INT_STATUS_REG);
1036         if (!(status & PCIE_IRQ_CORE_INT))
1037                 return IRQ_NONE;
1038
1039         advk_pcie_handle_int(pcie);
1040
1041         /* Clear interrupt */
1042         advk_writel(pcie, PCIE_IRQ_CORE_INT, HOST_CTRL_INT_STATUS_REG);
1043
1044         return IRQ_HANDLED;
1045 }
1046
1047 static void __maybe_unused advk_pcie_disable_phy(struct advk_pcie *pcie)
1048 {
1049         phy_power_off(pcie->phy);
1050         phy_exit(pcie->phy);
1051 }
1052
1053 static int advk_pcie_enable_phy(struct advk_pcie *pcie)
1054 {
1055         int ret;
1056
1057         if (!pcie->phy)
1058                 return 0;
1059
1060         ret = phy_init(pcie->phy);
1061         if (ret)
1062                 return ret;
1063
1064         ret = phy_set_mode(pcie->phy, PHY_MODE_PCIE);
1065         if (ret) {
1066                 phy_exit(pcie->phy);
1067                 return ret;
1068         }
1069
1070         ret = phy_power_on(pcie->phy);
1071         if (ret) {
1072                 phy_exit(pcie->phy);
1073                 return ret;
1074         }
1075
1076         return 0;
1077 }
1078
1079 static int advk_pcie_setup_phy(struct advk_pcie *pcie)
1080 {
1081         struct device *dev = &pcie->pdev->dev;
1082         struct device_node *node = dev->of_node;
1083         int ret = 0;
1084
1085         pcie->phy = devm_of_phy_get(dev, node, NULL);
1086         if (IS_ERR(pcie->phy) && (PTR_ERR(pcie->phy) == -EPROBE_DEFER))
1087                 return PTR_ERR(pcie->phy);
1088
1089         /* Old bindings miss the PHY handle */
1090         if (IS_ERR(pcie->phy)) {
1091                 dev_warn(dev, "PHY unavailable (%ld)\n", PTR_ERR(pcie->phy));
1092                 pcie->phy = NULL;
1093                 return 0;
1094         }
1095
1096         ret = advk_pcie_enable_phy(pcie);
1097         if (ret)
1098                 dev_err(dev, "Failed to initialize PHY (%d)\n", ret);
1099
1100         return ret;
1101 }
1102
1103 static int advk_pcie_probe(struct platform_device *pdev)
1104 {
1105         struct device *dev = &pdev->dev;
1106         struct advk_pcie *pcie;
1107         struct resource *bus;
1108         struct pci_host_bridge *bridge;
1109         int ret, irq;
1110
1111         bridge = devm_pci_alloc_host_bridge(dev, sizeof(struct advk_pcie));
1112         if (!bridge)
1113                 return -ENOMEM;
1114
1115         pcie = pci_host_bridge_priv(bridge);
1116         pcie->pdev = pdev;
1117
1118         pcie->base = devm_platform_ioremap_resource(pdev, 0);
1119         if (IS_ERR(pcie->base))
1120                 return PTR_ERR(pcie->base);
1121
1122         irq = platform_get_irq(pdev, 0);
1123         if (irq < 0)
1124                 return irq;
1125
1126         ret = devm_request_irq(dev, irq, advk_pcie_irq_handler,
1127                                IRQF_SHARED | IRQF_NO_THREAD, "advk-pcie",
1128                                pcie);
1129         if (ret) {
1130                 dev_err(dev, "Failed to register interrupt\n");
1131                 return ret;
1132         }
1133
1134         ret = pci_parse_request_of_pci_ranges(dev, &bridge->windows,
1135                                               &bridge->dma_ranges, &bus);
1136         if (ret) {
1137                 dev_err(dev, "Failed to parse resources\n");
1138                 return ret;
1139         }
1140         bridge->busnr = bus->start;
1141
1142         pcie->reset_gpio = devm_gpiod_get_from_of_node(dev, dev->of_node,
1143                                                        "reset-gpios", 0,
1144                                                        GPIOD_OUT_LOW,
1145                                                        "pcie1-reset");
1146         ret = PTR_ERR_OR_ZERO(pcie->reset_gpio);
1147         if (ret) {
1148                 if (ret == -ENOENT) {
1149                         pcie->reset_gpio = NULL;
1150                 } else {
1151                         if (ret != -EPROBE_DEFER)
1152                                 dev_err(dev, "Failed to get reset-gpio: %i\n",
1153                                         ret);
1154                         return ret;
1155                 }
1156         }
1157
1158         ret = of_pci_get_max_link_speed(dev->of_node);
1159         if (ret <= 0 || ret > 3)
1160                 pcie->link_gen = 3;
1161         else
1162                 pcie->link_gen = ret;
1163
1164         ret = advk_pcie_setup_phy(pcie);
1165         if (ret)
1166                 return ret;
1167
1168         advk_pcie_setup_hw(pcie);
1169
1170         advk_sw_pci_bridge_init(pcie);
1171
1172         ret = advk_pcie_init_irq_domain(pcie);
1173         if (ret) {
1174                 dev_err(dev, "Failed to initialize irq\n");
1175                 return ret;
1176         }
1177
1178         ret = advk_pcie_init_msi_irq_domain(pcie);
1179         if (ret) {
1180                 dev_err(dev, "Failed to initialize irq\n");
1181                 advk_pcie_remove_irq_domain(pcie);
1182                 return ret;
1183         }
1184
1185         bridge->sysdata = pcie;
1186         bridge->ops = &advk_pcie_ops;
1187         bridge->map_irq = of_irq_parse_and_map_pci;
1188         bridge->swizzle_irq = pci_common_swizzle;
1189
1190         ret = pci_host_probe(bridge);
1191         if (ret < 0) {
1192                 advk_pcie_remove_msi_irq_domain(pcie);
1193                 advk_pcie_remove_irq_domain(pcie);
1194                 return ret;
1195         }
1196
1197         return 0;
1198 }
1199
1200 static const struct of_device_id advk_pcie_of_match_table[] = {
1201         { .compatible = "marvell,armada-3700-pcie", },
1202         {},
1203 };
1204
1205 static struct platform_driver advk_pcie_driver = {
1206         .driver = {
1207                 .name = "advk-pcie",
1208                 .of_match_table = advk_pcie_of_match_table,
1209                 /* Driver unloading/unbinding currently not supported */
1210                 .suppress_bind_attrs = true,
1211         },
1212         .probe = advk_pcie_probe,
1213 };
1214 builtin_platform_driver(advk_pcie_driver);