drivers/pci/controller/dwc/pci-imx6.c

   1 // SPDX-License-Identifier: GPL-2.0
   2 /*
   3  * PCIe host controller driver for Freescale i.MX6 SoCs
   4  *
   5  * Copyright (C) 2013 Kosagi
   6  *              http://www.kosagi.com
   7  *
   8  * Author: Sean Cross <xobs@kosagi.com>
   9  */
  10
  11 #include <linux/bitfield.h>
  12 #include <linux/clk.h>
  13 #include <linux/delay.h>
  14 #include <linux/gpio.h>
  15 #include <linux/kernel.h>
  16 #include <linux/mfd/syscon.h>
  17 #include <linux/mfd/syscon/imx6q-iomuxc-gpr.h>
  18 #include <linux/mfd/syscon/imx7-iomuxc-gpr.h>
  19 #include <linux/module.h>
  20 #include <linux/of_gpio.h>
  21 #include <linux/of_device.h>
  22 #include <linux/of_address.h>
  23 #include <linux/pci.h>
  24 #include <linux/platform_device.h>
  25 #include <linux/regmap.h>
  26 #include <linux/regulator/consumer.h>
  27 #include <linux/resource.h>
  28 #include <linux/signal.h>
  29 #include <linux/types.h>
  30 #include <linux/interrupt.h>
  31 #include <linux/reset.h>
  32 #include <linux/pm_domain.h>
  33 #include <linux/pm_runtime.h>
  34
  35 #include "pcie-designware.h"
  36
  37 #define IMX8MQ_GPR_PCIE_REF_USE_PAD             BIT(9)
  38 #define IMX8MQ_GPR_PCIE_CLK_REQ_OVERRIDE_EN     BIT(10)
  39 #define IMX8MQ_GPR_PCIE_CLK_REQ_OVERRIDE        BIT(11)
  40 #define IMX8MQ_GPR12_PCIE2_CTRL_DEVICE_TYPE     GENMASK(11, 8)
  41 #define IMX8MQ_PCIE2_BASE_ADDR                  0x33c00000
  42
  43 #define to_imx6_pcie(x) dev_get_drvdata((x)->dev)
  44
  45 enum imx6_pcie_variants {
  46         IMX6Q,
  47         IMX6SX,
  48         IMX6QP,
  49         IMX7D,
  50         IMX8MQ,
  51 };
  52
  53 #define IMX6_PCIE_FLAG_IMX6_PHY                 BIT(0)
  54 #define IMX6_PCIE_FLAG_IMX6_SPEED_CHANGE        BIT(1)
  55
  56 struct imx6_pcie_drvdata {
  57         enum imx6_pcie_variants variant;
  58         u32 flags;
  59 };
  60
  61 struct imx6_pcie {
  62         struct dw_pcie          *pci;
  63         int                     reset_gpio;
  64         bool                    gpio_active_high;
  65         struct clk              *pcie_bus;
  66         struct clk              *pcie_phy;
  67         struct clk              *pcie_inbound_axi;
  68         struct clk              *pcie;
  69         struct clk              *pcie_aux;
  70         struct regmap           *iomuxc_gpr;
  71         u32                     controller_id;
  72         struct reset_control    *pciephy_reset;
  73         struct reset_control    *apps_reset;
  74         struct reset_control    *turnoff_reset;
  75         u32                     tx_deemph_gen1;
  76         u32                     tx_deemph_gen2_3p5db;
  77         u32                     tx_deemph_gen2_6db;
  78         u32                     tx_swing_full;
  79         u32                     tx_swing_low;
  80         int                     link_gen;
  81         struct regulator        *vpcie;
  82         void __iomem            *phy_base;
  83
  84         /* power domain for pcie */
  85         struct device           *pd_pcie;
  86         /* power domain for pcie phy */
  87         struct device           *pd_pcie_phy;
  88         const struct imx6_pcie_drvdata *drvdata;
  89 };
  90
  91 /* Parameters for the waiting for PCIe PHY PLL to lock on i.MX7 */
  92 #define PHY_PLL_LOCK_WAIT_MAX_RETRIES   2000
  93 #define PHY_PLL_LOCK_WAIT_USLEEP_MIN    50
  94 #define PHY_PLL_LOCK_WAIT_USLEEP_MAX    200
  95
  96 /* PCIe Root Complex registers (memory-mapped) */
  97 #define PCIE_RC_IMX6_MSI_CAP                    0x50
  98 #define PCIE_RC_LCR                             0x7c
  99 #define PCIE_RC_LCR_MAX_LINK_SPEEDS_GEN1        0x1
 100 #define PCIE_RC_LCR_MAX_LINK_SPEEDS_GEN2        0x2
 101 #define PCIE_RC_LCR_MAX_LINK_SPEEDS_MASK        0xf
 102
 103 #define PCIE_RC_LCSR                            0x80
 104
 105 /* PCIe Port Logic registers (memory-mapped) */
 106 #define PL_OFFSET 0x700
 107 #define PCIE_PL_PFLR (PL_OFFSET + 0x08)
 108 #define PCIE_PL_PFLR_LINK_STATE_MASK            (0x3f << 16)
 109 #define PCIE_PL_PFLR_FORCE_LINK                 (1 << 15)
 110 #define PCIE_PHY_DEBUG_R0 (PL_OFFSET + 0x28)
 111 #define PCIE_PHY_DEBUG_R1 (PL_OFFSET + 0x2c)
 112
 113 #define PCIE_PHY_CTRL (PL_OFFSET + 0x114)
 114 #define PCIE_PHY_CTRL_DATA_LOC 0
 115 #define PCIE_PHY_CTRL_CAP_ADR_LOC 16
 116 #define PCIE_PHY_CTRL_CAP_DAT_LOC 17
 117 #define PCIE_PHY_CTRL_WR_LOC 18
 118 #define PCIE_PHY_CTRL_RD_LOC 19
 119
 120 #define PCIE_PHY_STAT (PL_OFFSET + 0x110)
 121 #define PCIE_PHY_STAT_ACK_LOC 16
 122
 123 #define PCIE_LINK_WIDTH_SPEED_CONTROL   0x80C
 124
 125 /* PHY registers (not memory-mapped) */
 126 #define PCIE_PHY_ATEOVRD                        0x10
 127 #define  PCIE_PHY_ATEOVRD_EN                    (0x1 << 2)
 128 #define  PCIE_PHY_ATEOVRD_REF_CLKDIV_SHIFT      0
 129 #define  PCIE_PHY_ATEOVRD_REF_CLKDIV_MASK       0x1
 130
 131 #define PCIE_PHY_MPLL_OVRD_IN_LO                0x11
 132 #define  PCIE_PHY_MPLL_MULTIPLIER_SHIFT         2
 133 #define  PCIE_PHY_MPLL_MULTIPLIER_MASK          0x7f
 134 #define  PCIE_PHY_MPLL_MULTIPLIER_OVRD          (0x1 << 9)
 135
 136 #define PCIE_PHY_RX_ASIC_OUT 0x100D
 137 #define PCIE_PHY_RX_ASIC_OUT_VALID      (1 << 0)
 138
 139 /* iMX7 PCIe PHY registers */
 140 #define PCIE_PHY_CMN_REG4               0x14
 141 /* These are probably the bits that *aren't* DCC_FB_EN */
 142 #define PCIE_PHY_CMN_REG4_DCC_FB_EN     0x29
 143
 144 #define PCIE_PHY_CMN_REG15              0x54
 145 #define PCIE_PHY_CMN_REG15_DLY_4        BIT(2)
 146 #define PCIE_PHY_CMN_REG15_PLL_PD       BIT(5)
 147 #define PCIE_PHY_CMN_REG15_OVRD_PLL_PD  BIT(7)
 148
 149 #define PCIE_PHY_CMN_REG24              0x90
 150 #define PCIE_PHY_CMN_REG24_RX_EQ        BIT(6)
 151 #define PCIE_PHY_CMN_REG24_RX_EQ_SEL    BIT(3)
 152
 153 #define PCIE_PHY_CMN_REG26              0x98
 154 #define PCIE_PHY_CMN_REG26_ATT_MODE     0xBC
 155
 156 #define PHY_RX_OVRD_IN_LO 0x1005
 157 #define PHY_RX_OVRD_IN_LO_RX_DATA_EN (1 << 5)
 158 #define PHY_RX_OVRD_IN_LO_RX_PLL_EN (1 << 3)
 159
 160 static int pcie_phy_poll_ack(struct imx6_pcie *imx6_pcie, int exp_val)
 161 {
 162         struct dw_pcie *pci = imx6_pcie->pci;
 163         u32 val;
 164         u32 max_iterations = 10;
 165         u32 wait_counter = 0;
 166
 167         do {
 168                 val = dw_pcie_readl_dbi(pci, PCIE_PHY_STAT);
 169                 val = (val >> PCIE_PHY_STAT_ACK_LOC) & 0x1;
 170                 wait_counter++;
 171
 172                 if (val == exp_val)
 173                         return 0;
 174
 175                 udelay(1);
 176         } while (wait_counter < max_iterations);
 177
 178         return -ETIMEDOUT;
 179 }
 180
 181 static int pcie_phy_wait_ack(struct imx6_pcie *imx6_pcie, int addr)
 182 {
 183         struct dw_pcie *pci = imx6_pcie->pci;
 184         u32 val;
 185         int ret;
 186
 187         val = addr << PCIE_PHY_CTRL_DATA_LOC;
 188         dw_pcie_writel_dbi(pci, PCIE_PHY_CTRL, val);
 189
 190         val |= (0x1 << PCIE_PHY_CTRL_CAP_ADR_LOC);
 191         dw_pcie_writel_dbi(pci, PCIE_PHY_CTRL, val);
 192
 193         ret = pcie_phy_poll_ack(imx6_pcie, 1);
 194         if (ret)
 195                 return ret;
 196
 197         val = addr << PCIE_PHY_CTRL_DATA_LOC;
 198         dw_pcie_writel_dbi(pci, PCIE_PHY_CTRL, val);
 199
 200         return pcie_phy_poll_ack(imx6_pcie, 0);
 201 }
 202
 203 /* Read from the 16-bit PCIe PHY control registers (not memory-mapped) */
 204 static int pcie_phy_read(struct imx6_pcie *imx6_pcie, int addr, int *data)
 205 {
 206         struct dw_pcie *pci = imx6_pcie->pci;
 207         u32 val, phy_ctl;
 208         int ret;
 209
 210         ret = pcie_phy_wait_ack(imx6_pcie, addr);
 211         if (ret)
 212                 return ret;
 213
 214         /* assert Read signal */
 215         phy_ctl = 0x1 << PCIE_PHY_CTRL_RD_LOC;
 216         dw_pcie_writel_dbi(pci, PCIE_PHY_CTRL, phy_ctl);
 217
 218         ret = pcie_phy_poll_ack(imx6_pcie, 1);
 219         if (ret)
 220                 return ret;
 221
 222         val = dw_pcie_readl_dbi(pci, PCIE_PHY_STAT);
 223         *data = val & 0xffff;
 224
 225         /* deassert Read signal */
 226         dw_pcie_writel_dbi(pci, PCIE_PHY_CTRL, 0x00);
 227
 228         return pcie_phy_poll_ack(imx6_pcie, 0);
 229 }
 230
 231 static int pcie_phy_write(struct imx6_pcie *imx6_pcie, int addr, int data)
 232 {
 233         struct dw_pcie *pci = imx6_pcie->pci;
 234         u32 var;
 235         int ret;
 236
 237         /* write addr */
 238         /* cap addr */
 239         ret = pcie_phy_wait_ack(imx6_pcie, addr);
 240         if (ret)
 241                 return ret;
 242
 243         var = data << PCIE_PHY_CTRL_DATA_LOC;
 244         dw_pcie_writel_dbi(pci, PCIE_PHY_CTRL, var);
 245
 246         /* capture data */
 247         var |= (0x1 << PCIE_PHY_CTRL_CAP_DAT_LOC);
 248         dw_pcie_writel_dbi(pci, PCIE_PHY_CTRL, var);
 249
 250         ret = pcie_phy_poll_ack(imx6_pcie, 1);
 251         if (ret)
 252                 return ret;
 253
 254         /* deassert cap data */
 255         var = data << PCIE_PHY_CTRL_DATA_LOC;
 256         dw_pcie_writel_dbi(pci, PCIE_PHY_CTRL, var);
 257
 258         /* wait for ack de-assertion */
 259         ret = pcie_phy_poll_ack(imx6_pcie, 0);
 260         if (ret)
 261                 return ret;
 262
 263         /* assert wr signal */
 264         var = 0x1 << PCIE_PHY_CTRL_WR_LOC;
 265         dw_pcie_writel_dbi(pci, PCIE_PHY_CTRL, var);
 266
 267         /* wait for ack */
 268         ret = pcie_phy_poll_ack(imx6_pcie, 1);
 269         if (ret)
 270                 return ret;
 271
 272         /* deassert wr signal */
 273         var = data << PCIE_PHY_CTRL_DATA_LOC;
 274         dw_pcie_writel_dbi(pci, PCIE_PHY_CTRL, var);
 275
 276         /* wait for ack de-assertion */
 277         ret = pcie_phy_poll_ack(imx6_pcie, 0);
 278         if (ret)
 279                 return ret;
 280
 281         dw_pcie_writel_dbi(pci, PCIE_PHY_CTRL, 0x0);
 282
 283         return 0;
 284 }
 285
 286 static void imx6_pcie_reset_phy(struct imx6_pcie *imx6_pcie)
 287 {
 288         u32 tmp;
 289
 290         if (!(imx6_pcie->drvdata->flags & IMX6_PCIE_FLAG_IMX6_PHY))
 291                 return;
 292
 293         pcie_phy_read(imx6_pcie, PHY_RX_OVRD_IN_LO, &tmp);
 294         tmp |= (PHY_RX_OVRD_IN_LO_RX_DATA_EN |
 295                 PHY_RX_OVRD_IN_LO_RX_PLL_EN);
 296         pcie_phy_write(imx6_pcie, PHY_RX_OVRD_IN_LO, tmp);
 297
 298         usleep_range(2000, 3000);
 299
 300         pcie_phy_read(imx6_pcie, PHY_RX_OVRD_IN_LO, &tmp);
 301         tmp &= ~(PHY_RX_OVRD_IN_LO_RX_DATA_EN |
 302                   PHY_RX_OVRD_IN_LO_RX_PLL_EN);
 303         pcie_phy_write(imx6_pcie, PHY_RX_OVRD_IN_LO, tmp);
 304 }
 305
 306 #ifdef CONFIG_ARM
 307 /*  Added for PCI abort handling */
 308 static int imx6q_pcie_abort_handler(unsigned long addr,
 309                 unsigned int fsr, struct pt_regs *regs)
 310 {
 311         unsigned long pc = instruction_pointer(regs);
 312         unsigned long instr = *(unsigned long *)pc;
 313         int reg = (instr >> 12) & 15;
 314
 315         /*
 316          * If the instruction being executed was a read,
 317          * make it look like it read all-ones.
 318          */
 319         if ((instr & 0x0c100000) == 0x04100000) {
 320                 unsigned long val;
 321
 322                 if (instr & 0x00400000)
 323                         val = 255;
 324                 else
 325                         val = -1;
 326
 327                 regs->uregs[reg] = val;
 328                 regs->ARM_pc += 4;
 329                 return 0;
 330         }
 331
 332         if ((instr & 0x0e100090) == 0x00100090) {
 333                 regs->uregs[reg] = -1;
 334                 regs->ARM_pc += 4;
 335                 return 0;
 336         }
 337
 338         return 1;
 339 }
 340 #endif
 341
 342 static int imx6_pcie_attach_pd(struct device *dev)
 343 {
 344         struct imx6_pcie *imx6_pcie = dev_get_drvdata(dev);
 345         struct device_link *link;
 346
 347         /* Do nothing when in a single power domain */
 348         if (dev->pm_domain)
 349                 return 0;
 350
 351         imx6_pcie->pd_pcie = dev_pm_domain_attach_by_name(dev, "pcie");
 352         if (IS_ERR(imx6_pcie->pd_pcie))
 353                 return PTR_ERR(imx6_pcie->pd_pcie);
 354         link = device_link_add(dev, imx6_pcie->pd_pcie,
 355                         DL_FLAG_STATELESS |
 356                         DL_FLAG_PM_RUNTIME |
 357                         DL_FLAG_RPM_ACTIVE);
 358         if (!link) {
 359                 dev_err(dev, "Failed to add device_link to pcie pd.\n");
 360                 return -EINVAL;
 361         }
 362
 363         imx6_pcie->pd_pcie_phy = dev_pm_domain_attach_by_name(dev, "pcie_phy");
 364         if (IS_ERR(imx6_pcie->pd_pcie_phy))
 365                 return PTR_ERR(imx6_pcie->pd_pcie_phy);
 366
 367         device_link_add(dev, imx6_pcie->pd_pcie_phy,
 368                         DL_FLAG_STATELESS |
 369                         DL_FLAG_PM_RUNTIME |
 370                         DL_FLAG_RPM_ACTIVE);
 371         if (IS_ERR(link)) {
 372                 dev_err(dev, "Failed to add device_link to pcie_phy pd: %ld\n", PTR_ERR(link));
 373                 return PTR_ERR(link);
 374         }
 375
 376         return 0;
 377 }
 378
 379 static void imx6_pcie_assert_core_reset(struct imx6_pcie *imx6_pcie)
 380 {
 381         struct device *dev = imx6_pcie->pci->dev;
 382
 383         switch (imx6_pcie->drvdata->variant) {
 384         case IMX7D:
 385         case IMX8MQ:
 386                 reset_control_assert(imx6_pcie->pciephy_reset);
 387                 reset_control_assert(imx6_pcie->apps_reset);
 388                 break;
 389         case IMX6SX:
 390                 regmap_update_bits(imx6_pcie->iomuxc_gpr, IOMUXC_GPR12,
 391                                    IMX6SX_GPR12_PCIE_TEST_POWERDOWN,
 392                                    IMX6SX_GPR12_PCIE_TEST_POWERDOWN);
 393                 /* Force PCIe PHY reset */
 394                 regmap_update_bits(imx6_pcie->iomuxc_gpr, IOMUXC_GPR5,
 395                                    IMX6SX_GPR5_PCIE_BTNRST_RESET,
 396                                    IMX6SX_GPR5_PCIE_BTNRST_RESET);
 397                 break;
 398         case IMX6QP:
 399                 regmap_update_bits(imx6_pcie->iomuxc_gpr, IOMUXC_GPR1,
 400                                    IMX6Q_GPR1_PCIE_SW_RST,
 401                                    IMX6Q_GPR1_PCIE_SW_RST);
 402                 break;
 403         case IMX6Q:
 404                 regmap_update_bits(imx6_pcie->iomuxc_gpr, IOMUXC_GPR1,
 405                                    IMX6Q_GPR1_PCIE_TEST_PD, 1 << 18);
 406                 regmap_update_bits(imx6_pcie->iomuxc_gpr, IOMUXC_GPR1,
 407                                    IMX6Q_GPR1_PCIE_REF_CLK_EN, 0 << 16);
 408                 break;
 409         }
 410
 411         if (imx6_pcie->vpcie && regulator_is_enabled(imx6_pcie->vpcie) > 0) {
 412                 int ret = regulator_disable(imx6_pcie->vpcie);
 413
 414                 if (ret)
 415                         dev_err(dev, "failed to disable vpcie regulator: %d\n",
 416                                 ret);
 417         }
 418 }
 419
 420 static unsigned int imx6_pcie_grp_offset(const struct imx6_pcie *imx6_pcie)
 421 {
 422         WARN_ON(imx6_pcie->drvdata->variant != IMX8MQ);
 423         return imx6_pcie->controller_id == 1 ? IOMUXC_GPR16 : IOMUXC_GPR14;
 424 }
 425
 426 static int imx6_pcie_enable_ref_clk(struct imx6_pcie *imx6_pcie)
 427 {
 428         struct dw_pcie *pci = imx6_pcie->pci;
 429         struct device *dev = pci->dev;
 430         unsigned int offset;
 431         int ret = 0;
 432
 433         switch (imx6_pcie->drvdata->variant) {
 434         case IMX6SX:
 435                 ret = clk_prepare_enable(imx6_pcie->pcie_inbound_axi);
 436                 if (ret) {
 437                         dev_err(dev, "unable to enable pcie_axi clock\n");
 438                         break;
 439                 }
 440
 441                 regmap_update_bits(imx6_pcie->iomuxc_gpr, IOMUXC_GPR12,
 442                                    IMX6SX_GPR12_PCIE_TEST_POWERDOWN, 0);
 443                 break;
 444         case IMX6QP:            /* FALLTHROUGH */
 445         case IMX6Q:
 446                 /* power up core phy and enable ref clock */
 447                 regmap_update_bits(imx6_pcie->iomuxc_gpr, IOMUXC_GPR1,
 448                                    IMX6Q_GPR1_PCIE_TEST_PD, 0 << 18);
 449                 /*
 450                  * the async reset input need ref clock to sync internally,
 451                  * when the ref clock comes after reset, internal synced
 452                  * reset time is too short, cannot meet the requirement.
 453                  * add one ~10us delay here.
 454                  */
 455                 udelay(10);
 456                 regmap_update_bits(imx6_pcie->iomuxc_gpr, IOMUXC_GPR1,
 457                                    IMX6Q_GPR1_PCIE_REF_CLK_EN, 1 << 16);
 458                 break;
 459         case IMX7D:
 460                 break;
 461         case IMX8MQ:
 462                 ret = clk_prepare_enable(imx6_pcie->pcie_aux);
 463                 if (ret) {
 464                         dev_err(dev, "unable to enable pcie_aux clock\n");
 465                         break;
 466                 }
 467
 468                 offset = imx6_pcie_grp_offset(imx6_pcie);
 469                 /*
 470                  * Set the over ride low and enabled
 471                  * make sure that REF_CLK is turned on.
 472                  */
 473                 regmap_update_bits(imx6_pcie->iomuxc_gpr, offset,
 474                                    IMX8MQ_GPR_PCIE_CLK_REQ_OVERRIDE,
 475                                    0);
 476                 regmap_update_bits(imx6_pcie->iomuxc_gpr, offset,
 477                                    IMX8MQ_GPR_PCIE_CLK_REQ_OVERRIDE_EN,
 478                                    IMX8MQ_GPR_PCIE_CLK_REQ_OVERRIDE_EN);
 479                 break;
 480         }
 481
 482         return ret;
 483 }
 484
 485 static void imx7d_pcie_wait_for_phy_pll_lock(struct imx6_pcie *imx6_pcie)
 486 {
 487         u32 val;
 488         unsigned int retries;
 489         struct device *dev = imx6_pcie->pci->dev;
 490
 491         for (retries = 0; retries < PHY_PLL_LOCK_WAIT_MAX_RETRIES; retries++) {
 492                 regmap_read(imx6_pcie->iomuxc_gpr, IOMUXC_GPR22, &val);
 493
 494                 if (val & IMX7D_GPR22_PCIE_PHY_PLL_LOCKED)
 495                         return;
 496
 497                 usleep_range(PHY_PLL_LOCK_WAIT_USLEEP_MIN,
 498                              PHY_PLL_LOCK_WAIT_USLEEP_MAX);
 499         }
 500
 501         dev_err(dev, "PCIe PLL lock timeout\n");
 502 }
 503
 504 static void imx6_pcie_deassert_core_reset(struct imx6_pcie *imx6_pcie)
 505 {
 506         struct dw_pcie *pci = imx6_pcie->pci;
 507         struct device *dev = pci->dev;
 508         int ret;
 509
 510         if (imx6_pcie->vpcie && !regulator_is_enabled(imx6_pcie->vpcie)) {
 511                 ret = regulator_enable(imx6_pcie->vpcie);
 512                 if (ret) {
 513                         dev_err(dev, "failed to enable vpcie regulator: %d\n",
 514                                 ret);
 515                         return;
 516                 }
 517         }
 518
 519         ret = clk_prepare_enable(imx6_pcie->pcie_phy);
 520         if (ret) {
 521                 dev_err(dev, "unable to enable pcie_phy clock\n");
 522                 goto err_pcie_phy;
 523         }
 524
 525         ret = clk_prepare_enable(imx6_pcie->pcie_bus);
 526         if (ret) {
 527                 dev_err(dev, "unable to enable pcie_bus clock\n");
 528                 goto err_pcie_bus;
 529         }
 530
 531         ret = clk_prepare_enable(imx6_pcie->pcie);
 532         if (ret) {
 533                 dev_err(dev, "unable to enable pcie clock\n");
 534                 goto err_pcie;
 535         }
 536
 537         ret = imx6_pcie_enable_ref_clk(imx6_pcie);
 538         if (ret) {
 539                 dev_err(dev, "unable to enable pcie ref clock\n");
 540                 goto err_ref_clk;
 541         }
 542
 543         /* allow the clocks to stabilize */
 544         usleep_range(200, 500);
 545
 546         /* Some boards don't have PCIe reset GPIO. */
 547         if (gpio_is_valid(imx6_pcie->reset_gpio)) {
 548                 gpio_set_value_cansleep(imx6_pcie->reset_gpio,
 549                                         imx6_pcie->gpio_active_high);
 550                 msleep(100);
 551                 gpio_set_value_cansleep(imx6_pcie->reset_gpio,
 552                                         !imx6_pcie->gpio_active_high);
 553         }
 554
 555         switch (imx6_pcie->drvdata->variant) {
 556         case IMX8MQ:
 557                 reset_control_deassert(imx6_pcie->pciephy_reset);
 558                 break;
 559         case IMX7D:
 560                 reset_control_deassert(imx6_pcie->pciephy_reset);
 561
 562                 /* Workaround for ERR010728, failure of PCI-e PLL VCO to
 563                  * oscillate, especially when cold.  This turns off "Duty-cycle
 564                  * Corrector" and other mysterious undocumented things.
 565                  */
 566                 if (likely(imx6_pcie->phy_base)) {
 567                         /* De-assert DCC_FB_EN */
 568                         writel(PCIE_PHY_CMN_REG4_DCC_FB_EN,
 569                                imx6_pcie->phy_base + PCIE_PHY_CMN_REG4);
 570                         /* Assert RX_EQS and RX_EQS_SEL */
 571                         writel(PCIE_PHY_CMN_REG24_RX_EQ_SEL
 572                                 | PCIE_PHY_CMN_REG24_RX_EQ,
 573                                imx6_pcie->phy_base + PCIE_PHY_CMN_REG24);
 574                         /* Assert ATT_MODE */
 575                         writel(PCIE_PHY_CMN_REG26_ATT_MODE,
 576                                imx6_pcie->phy_base + PCIE_PHY_CMN_REG26);
 577                 } else {
 578                         dev_warn(dev, "Unable to apply ERR010728 workaround. DT missing fsl,imx7d-pcie-phy phandle ?\n");
 579                 }
 580
 581                 imx7d_pcie_wait_for_phy_pll_lock(imx6_pcie);
 582                 break;
 583         case IMX6SX:
 584                 regmap_update_bits(imx6_pcie->iomuxc_gpr, IOMUXC_GPR5,
 585                                    IMX6SX_GPR5_PCIE_BTNRST_RESET, 0);
 586                 break;
 587         case IMX6QP:
 588                 regmap_update_bits(imx6_pcie->iomuxc_gpr, IOMUXC_GPR1,
 589                                    IMX6Q_GPR1_PCIE_SW_RST, 0);
 590
 591                 usleep_range(200, 500);
 592                 break;
 593         case IMX6Q:             /* Nothing to do */
 594                 break;
 595         }
 596
 597         return;
 598
 599 err_ref_clk:
 600         clk_disable_unprepare(imx6_pcie->pcie);
 601 err_pcie:
 602         clk_disable_unprepare(imx6_pcie->pcie_bus);
 603 err_pcie_bus:
 604         clk_disable_unprepare(imx6_pcie->pcie_phy);
 605 err_pcie_phy:
 606         if (imx6_pcie->vpcie && regulator_is_enabled(imx6_pcie->vpcie) > 0) {
 607                 ret = regulator_disable(imx6_pcie->vpcie);
 608                 if (ret)
 609                         dev_err(dev, "failed to disable vpcie regulator: %d\n",
 610                                 ret);
 611         }
 612 }
 613
 614 static void imx6_pcie_configure_type(struct imx6_pcie *imx6_pcie)
 615 {
 616         unsigned int mask, val;
 617
 618         if (imx6_pcie->drvdata->variant == IMX8MQ &&
 619             imx6_pcie->controller_id == 1) {
 620                 mask   = IMX8MQ_GPR12_PCIE2_CTRL_DEVICE_TYPE;
 621                 val    = FIELD_PREP(IMX8MQ_GPR12_PCIE2_CTRL_DEVICE_TYPE,
 622                                     PCI_EXP_TYPE_ROOT_PORT);
 623         } else {
 624                 mask = IMX6Q_GPR12_DEVICE_TYPE;
 625                 val  = FIELD_PREP(IMX6Q_GPR12_DEVICE_TYPE,
 626                                   PCI_EXP_TYPE_ROOT_PORT);
 627         }
 628
 629         regmap_update_bits(imx6_pcie->iomuxc_gpr, IOMUXC_GPR12, mask, val);
 630 }
 631
 632 static void imx6_pcie_init_phy(struct imx6_pcie *imx6_pcie)
 633 {
 634         switch (imx6_pcie->drvdata->variant) {
 635         case IMX8MQ:
 636                 /*
 637                  * TODO: Currently this code assumes external
 638                  * oscillator is being used
 639                  */
 640                 regmap_update_bits(imx6_pcie->iomuxc_gpr,
 641                                    imx6_pcie_grp_offset(imx6_pcie),
 642                                    IMX8MQ_GPR_PCIE_REF_USE_PAD,
 643                                    IMX8MQ_GPR_PCIE_REF_USE_PAD);
 644                 break;
 645         case IMX7D:
 646                 regmap_update_bits(imx6_pcie->iomuxc_gpr, IOMUXC_GPR12,
 647                                    IMX7D_GPR12_PCIE_PHY_REFCLK_SEL, 0);
 648                 break;
 649         case IMX6SX:
 650                 regmap_update_bits(imx6_pcie->iomuxc_gpr, IOMUXC_GPR12,
 651                                    IMX6SX_GPR12_PCIE_RX_EQ_MASK,
 652                                    IMX6SX_GPR12_PCIE_RX_EQ_2);
 653                 /* FALLTHROUGH */
 654         default:
 655                 regmap_update_bits(imx6_pcie->iomuxc_gpr, IOMUXC_GPR12,
 656                                    IMX6Q_GPR12_PCIE_CTL_2, 0 << 10);
 657
 658                 /* configure constant input signal to the pcie ctrl and phy */
 659                 regmap_update_bits(imx6_pcie->iomuxc_gpr, IOMUXC_GPR12,
 660                                    IMX6Q_GPR12_LOS_LEVEL, 9 << 4);
 661
 662                 regmap_update_bits(imx6_pcie->iomuxc_gpr, IOMUXC_GPR8,
 663                                    IMX6Q_GPR8_TX_DEEMPH_GEN1,
 664                                    imx6_pcie->tx_deemph_gen1 << 0);
 665                 regmap_update_bits(imx6_pcie->iomuxc_gpr, IOMUXC_GPR8,
 666                                    IMX6Q_GPR8_TX_DEEMPH_GEN2_3P5DB,
 667                                    imx6_pcie->tx_deemph_gen2_3p5db << 6);
 668                 regmap_update_bits(imx6_pcie->iomuxc_gpr, IOMUXC_GPR8,
 669                                    IMX6Q_GPR8_TX_DEEMPH_GEN2_6DB,
 670                                    imx6_pcie->tx_deemph_gen2_6db << 12);
 671                 regmap_update_bits(imx6_pcie->iomuxc_gpr, IOMUXC_GPR8,
 672                                    IMX6Q_GPR8_TX_SWING_FULL,
 673                                    imx6_pcie->tx_swing_full << 18);
 674                 regmap_update_bits(imx6_pcie->iomuxc_gpr, IOMUXC_GPR8,
 675                                    IMX6Q_GPR8_TX_SWING_LOW,
 676                                    imx6_pcie->tx_swing_low << 25);
 677                 break;
 678         }
 679
 680         imx6_pcie_configure_type(imx6_pcie);
 681 }
 682
 683 static int imx6_setup_phy_mpll(struct imx6_pcie *imx6_pcie)
 684 {
 685         unsigned long phy_rate = clk_get_rate(imx6_pcie->pcie_phy);
 686         int mult, div;
 687         u32 val;
 688
 689         if (!(imx6_pcie->drvdata->flags & IMX6_PCIE_FLAG_IMX6_PHY))
 690                 return 0;
 691
 692         switch (phy_rate) {
 693         case 125000000:
 694                 /*
 695                  * The default settings of the MPLL are for a 125MHz input
 696                  * clock, so no need to reconfigure anything in that case.
 697                  */
 698                 return 0;
 699         case 100000000:
 700                 mult = 25;
 701                 div = 0;
 702                 break;
 703         case 200000000:
 704                 mult = 25;
 705                 div = 1;
 706                 break;
 707         default:
 708                 dev_err(imx6_pcie->pci->dev,
 709                         "Unsupported PHY reference clock rate %lu\n", phy_rate);
 710                 return -EINVAL;
 711         }
 712
 713         pcie_phy_read(imx6_pcie, PCIE_PHY_MPLL_OVRD_IN_LO, &val);
 714         val &= ~(PCIE_PHY_MPLL_MULTIPLIER_MASK <<
 715                  PCIE_PHY_MPLL_MULTIPLIER_SHIFT);
 716         val |= mult << PCIE_PHY_MPLL_MULTIPLIER_SHIFT;
 717         val |= PCIE_PHY_MPLL_MULTIPLIER_OVRD;
 718         pcie_phy_write(imx6_pcie, PCIE_PHY_MPLL_OVRD_IN_LO, val);
 719
 720         pcie_phy_read(imx6_pcie, PCIE_PHY_ATEOVRD, &val);
 721         val &= ~(PCIE_PHY_ATEOVRD_REF_CLKDIV_MASK <<
 722                  PCIE_PHY_ATEOVRD_REF_CLKDIV_SHIFT);
 723         val |= div << PCIE_PHY_ATEOVRD_REF_CLKDIV_SHIFT;
 724         val |= PCIE_PHY_ATEOVRD_EN;
 725         pcie_phy_write(imx6_pcie, PCIE_PHY_ATEOVRD, val);
 726
 727         return 0;
 728 }
 729
 730 static int imx6_pcie_wait_for_link(struct imx6_pcie *imx6_pcie)
 731 {
 732         struct dw_pcie *pci = imx6_pcie->pci;
 733         struct device *dev = pci->dev;
 734
 735         /* check if the link is up or not */
 736         if (!dw_pcie_wait_for_link(pci))
 737                 return 0;
 738
 739         dev_dbg(dev, "DEBUG_R0: 0x%08x, DEBUG_R1: 0x%08x\n",
 740                 dw_pcie_readl_dbi(pci, PCIE_PHY_DEBUG_R0),
 741                 dw_pcie_readl_dbi(pci, PCIE_PHY_DEBUG_R1));
 742         return -ETIMEDOUT;
 743 }
 744
 745 static int imx6_pcie_wait_for_speed_change(struct imx6_pcie *imx6_pcie)
 746 {
 747         struct dw_pcie *pci = imx6_pcie->pci;
 748         struct device *dev = pci->dev;
 749         u32 tmp;
 750         unsigned int retries;
 751
 752         for (retries = 0; retries < 200; retries++) {
 753                 tmp = dw_pcie_readl_dbi(pci, PCIE_LINK_WIDTH_SPEED_CONTROL);
 754                 /* Test if the speed change finished. */
 755                 if (!(tmp & PORT_LOGIC_SPEED_CHANGE))
 756                         return 0;
 757                 usleep_range(100, 1000);
 758         }
 759
 760         dev_err(dev, "Speed change timeout\n");
 761         return -EINVAL;
 762 }
 763
 764 static void imx6_pcie_ltssm_enable(struct device *dev)
 765 {
 766         struct imx6_pcie *imx6_pcie = dev_get_drvdata(dev);
 767
 768         switch (imx6_pcie->drvdata->variant) {
 769         case IMX6Q:
 770         case IMX6SX:
 771         case IMX6QP:
 772                 regmap_update_bits(imx6_pcie->iomuxc_gpr, IOMUXC_GPR12,
 773                                    IMX6Q_GPR12_PCIE_CTL_2,
 774                                    IMX6Q_GPR12_PCIE_CTL_2);
 775                 break;
 776         case IMX7D:
 777         case IMX8MQ:
 778                 reset_control_deassert(imx6_pcie->apps_reset);
 779                 break;
 780         }
 781 }
 782
 783 static int imx6_pcie_establish_link(struct imx6_pcie *imx6_pcie)
 784 {
 785         struct dw_pcie *pci = imx6_pcie->pci;
 786         struct device *dev = pci->dev;
 787         u32 tmp;
 788         int ret;
 789
 790         /*
 791          * Force Gen1 operation when starting the link.  In case the link is
 792          * started in Gen2 mode, there is a possibility the devices on the
 793          * bus will not be detected at all.  This happens with PCIe switches.
 794          */
 795         tmp = dw_pcie_readl_dbi(pci, PCIE_RC_LCR);
 796         tmp &= ~PCIE_RC_LCR_MAX_LINK_SPEEDS_MASK;
 797         tmp |= PCIE_RC_LCR_MAX_LINK_SPEEDS_GEN1;
 798         dw_pcie_writel_dbi(pci, PCIE_RC_LCR, tmp);
 799
 800         /* Start LTSSM. */
 801         imx6_pcie_ltssm_enable(dev);
 802
 803         ret = imx6_pcie_wait_for_link(imx6_pcie);
 804         if (ret)
 805                 goto err_reset_phy;
 806
 807         if (imx6_pcie->link_gen == 2) {
 808                 /* Allow Gen2 mode after the link is up. */
 809                 tmp = dw_pcie_readl_dbi(pci, PCIE_RC_LCR);
 810                 tmp &= ~PCIE_RC_LCR_MAX_LINK_SPEEDS_MASK;
 811                 tmp |= PCIE_RC_LCR_MAX_LINK_SPEEDS_GEN2;
 812                 dw_pcie_writel_dbi(pci, PCIE_RC_LCR, tmp);
 813
 814                 /*
 815                  * Start Directed Speed Change so the best possible
 816                  * speed both link partners support can be negotiated.
 817                  */
 818                 tmp = dw_pcie_readl_dbi(pci, PCIE_LINK_WIDTH_SPEED_CONTROL);
 819                 tmp |= PORT_LOGIC_SPEED_CHANGE;
 820                 dw_pcie_writel_dbi(pci, PCIE_LINK_WIDTH_SPEED_CONTROL, tmp);
 821
 822                 if (imx6_pcie->drvdata->flags &
 823                     IMX6_PCIE_FLAG_IMX6_SPEED_CHANGE) {
 824                         /*
 825                          * On i.MX7, DIRECT_SPEED_CHANGE behaves differently
 826                          * from i.MX6 family when no link speed transition
 827                          * occurs and we go Gen1 -> yep, Gen1. The difference
 828                          * is that, in such case, it will not be cleared by HW
 829                          * which will cause the following code to report false
 830                          * failure.
 831                          */
 832
 833                         ret = imx6_pcie_wait_for_speed_change(imx6_pcie);
 834                         if (ret) {
 835                                 dev_err(dev, "Failed to bring link up!\n");
 836                                 goto err_reset_phy;
 837                         }
 838                 }
 839
 840                 /* Make sure link training is finished as well! */
 841                 ret = imx6_pcie_wait_for_link(imx6_pcie);
 842                 if (ret) {
 843                         dev_err(dev, "Failed to bring link up!\n");
 844                         goto err_reset_phy;
 845                 }
 846         } else {
 847                 dev_info(dev, "Link: Gen2 disabled\n");
 848         }
 849
 850         tmp = dw_pcie_readl_dbi(pci, PCIE_RC_LCSR);
 851         dev_info(dev, "Link up, Gen%i\n", (tmp >> 16) & 0xf);
 852         return 0;
 853
 854 err_reset_phy:
 855         dev_dbg(dev, "PHY DEBUG_R0=0x%08x DEBUG_R1=0x%08x\n",
 856                 dw_pcie_readl_dbi(pci, PCIE_PHY_DEBUG_R0),
 857                 dw_pcie_readl_dbi(pci, PCIE_PHY_DEBUG_R1));
 858         imx6_pcie_reset_phy(imx6_pcie);
 859         return ret;
 860 }
 861
 862 static int imx6_pcie_host_init(struct pcie_port *pp)
 863 {
 864         struct dw_pcie *pci = to_dw_pcie_from_pp(pp);
 865         struct imx6_pcie *imx6_pcie = to_imx6_pcie(pci);
 866
 867         imx6_pcie_assert_core_reset(imx6_pcie);
 868         imx6_pcie_init_phy(imx6_pcie);
 869         imx6_pcie_deassert_core_reset(imx6_pcie);
 870         imx6_setup_phy_mpll(imx6_pcie);
 871         dw_pcie_setup_rc(pp);
 872         imx6_pcie_establish_link(imx6_pcie);
 873
 874         if (IS_ENABLED(CONFIG_PCI_MSI))
 875                 dw_pcie_msi_init(pp);
 876
 877         return 0;
 878 }
 879
 880 static const struct dw_pcie_host_ops imx6_pcie_host_ops = {
 881         .host_init = imx6_pcie_host_init,
 882 };
 883
 884 static int imx6_add_pcie_port(struct imx6_pcie *imx6_pcie,
 885                               struct platform_device *pdev)
 886 {
 887         struct dw_pcie *pci = imx6_pcie->pci;
 888         struct pcie_port *pp = &pci->pp;
 889         struct device *dev = &pdev->dev;
 890         int ret;
 891
 892         if (IS_ENABLED(CONFIG_PCI_MSI)) {
 893                 pp->msi_irq = platform_get_irq_byname(pdev, "msi");
 894                 if (pp->msi_irq <= 0) {
 895                         dev_err(dev, "failed to get MSI irq\n");
 896                         return -ENODEV;
 897                 }
 898         }
 899
 900         pp->ops = &imx6_pcie_host_ops;
 901
 902         ret = dw_pcie_host_init(pp);
 903         if (ret) {
 904                 dev_err(dev, "failed to initialize host\n");
 905                 return ret;
 906         }
 907
 908         return 0;
 909 }
 910
 911 static const struct dw_pcie_ops dw_pcie_ops = {
 912         /* No special ops needed, but pcie-designware still expects this struct */
 913 };
 914
 915 #ifdef CONFIG_PM_SLEEP
 916 static void imx6_pcie_ltssm_disable(struct device *dev)
 917 {
 918         struct imx6_pcie *imx6_pcie = dev_get_drvdata(dev);
 919
 920         switch (imx6_pcie->drvdata->variant) {
 921         case IMX6SX:
 922         case IMX6QP:
 923                 regmap_update_bits(imx6_pcie->iomuxc_gpr, IOMUXC_GPR12,
 924                                    IMX6Q_GPR12_PCIE_CTL_2, 0);
 925                 break;
 926         case IMX7D:
 927                 reset_control_assert(imx6_pcie->apps_reset);
 928                 break;
 929         default:
 930                 dev_err(dev, "ltssm_disable not supported\n");
 931         }
 932 }
 933
 934 static void imx6_pcie_pm_turnoff(struct imx6_pcie *imx6_pcie)
 935 {
 936         struct device *dev = imx6_pcie->pci->dev;
 937
 938         /* Some variants have a turnoff reset in DT */
 939         if (imx6_pcie->turnoff_reset) {
 940                 reset_control_assert(imx6_pcie->turnoff_reset);
 941                 reset_control_deassert(imx6_pcie->turnoff_reset);
 942                 goto pm_turnoff_sleep;
 943         }
 944
 945         /* Others poke directly at IOMUXC registers */
 946         switch (imx6_pcie->drvdata->variant) {
 947         case IMX6SX:
 948                 regmap_update_bits(imx6_pcie->iomuxc_gpr, IOMUXC_GPR12,
 949                                 IMX6SX_GPR12_PCIE_PM_TURN_OFF,
 950                                 IMX6SX_GPR12_PCIE_PM_TURN_OFF);
 951                 regmap_update_bits(imx6_pcie->iomuxc_gpr, IOMUXC_GPR12,
 952                                 IMX6SX_GPR12_PCIE_PM_TURN_OFF, 0);
 953                 break;
 954         default:
 955                 dev_err(dev, "PME_Turn_Off not implemented\n");
 956                 return;
 957         }
 958
 959         /*
 960          * Components with an upstream port must respond to
 961          * PME_Turn_Off with PME_TO_Ack but we can't check.
 962          *
 963          * The standard recommends a 1-10ms timeout after which to
 964          * proceed anyway as if acks were received.
 965          */
 966 pm_turnoff_sleep:
 967         usleep_range(1000, 10000);
 968 }
 969
 970 static void imx6_pcie_clk_disable(struct imx6_pcie *imx6_pcie)
 971 {
 972         clk_disable_unprepare(imx6_pcie->pcie);
 973         clk_disable_unprepare(imx6_pcie->pcie_phy);
 974         clk_disable_unprepare(imx6_pcie->pcie_bus);
 975
 976         switch (imx6_pcie->drvdata->variant) {
 977         case IMX6SX:
 978                 clk_disable_unprepare(imx6_pcie->pcie_inbound_axi);
 979                 break;
 980         case IMX7D:
 981                 regmap_update_bits(imx6_pcie->iomuxc_gpr, IOMUXC_GPR12,
 982                                    IMX7D_GPR12_PCIE_PHY_REFCLK_SEL,
 983                                    IMX7D_GPR12_PCIE_PHY_REFCLK_SEL);
 984                 break;
 985         case IMX8MQ:
 986                 clk_disable_unprepare(imx6_pcie->pcie_aux);
 987                 break;
 988         default:
 989                 break;
 990         }
 991 }
 992
 993 static inline bool imx6_pcie_supports_suspend(struct imx6_pcie *imx6_pcie)
 994 {
 995         return (imx6_pcie->drvdata->variant == IMX7D ||
 996                 imx6_pcie->drvdata->variant == IMX6SX);
 997 }
 998
 999 static int imx6_pcie_suspend_noirq(struct device *dev)
1000 {
1001         struct imx6_pcie *imx6_pcie = dev_get_drvdata(dev);
1002
1003         if (!imx6_pcie_supports_suspend(imx6_pcie))
1004                 return 0;
1005
1006         imx6_pcie_pm_turnoff(imx6_pcie);
1007         imx6_pcie_clk_disable(imx6_pcie);
1008         imx6_pcie_ltssm_disable(dev);
1009
1010         return 0;
1011 }
1012
1013 static int imx6_pcie_resume_noirq(struct device *dev)
1014 {
1015         int ret;
1016         struct imx6_pcie *imx6_pcie = dev_get_drvdata(dev);
1017         struct pcie_port *pp = &imx6_pcie->pci->pp;
1018
1019         if (!imx6_pcie_supports_suspend(imx6_pcie))
1020                 return 0;
1021
1022         imx6_pcie_assert_core_reset(imx6_pcie);
1023         imx6_pcie_init_phy(imx6_pcie);
1024         imx6_pcie_deassert_core_reset(imx6_pcie);
1025         dw_pcie_setup_rc(pp);
1026
1027         ret = imx6_pcie_establish_link(imx6_pcie);
1028         if (ret < 0)
1029                 dev_info(dev, "pcie link is down after resume.\n");
1030
1031         return 0;
1032 }
1033 #endif
1034
1035 static const struct dev_pm_ops imx6_pcie_pm_ops = {
1036         SET_NOIRQ_SYSTEM_SLEEP_PM_OPS(imx6_pcie_suspend_noirq,
1037                                       imx6_pcie_resume_noirq)
1038 };
1039
1040 static int imx6_pcie_probe(struct platform_device *pdev)
1041 {
1042         struct device *dev = &pdev->dev;
1043         struct dw_pcie *pci;
1044         struct imx6_pcie *imx6_pcie;
1045         struct device_node *np;
1046         struct resource *dbi_base;
1047         struct device_node *node = dev->of_node;
1048         int ret;
1049         u16 val;
1050
1051         imx6_pcie = devm_kzalloc(dev, sizeof(*imx6_pcie), GFP_KERNEL);
1052         if (!imx6_pcie)
1053                 return -ENOMEM;
1054
1055         pci = devm_kzalloc(dev, sizeof(*pci), GFP_KERNEL);
1056         if (!pci)
1057                 return -ENOMEM;
1058
1059         pci->dev = dev;
1060         pci->ops = &dw_pcie_ops;
1061
1062         imx6_pcie->pci = pci;
1063         imx6_pcie->drvdata = of_device_get_match_data(dev);
1064
1065         /* Find the PHY if one is defined, only imx7d uses it */
1066         np = of_parse_phandle(node, "fsl,imx7d-pcie-phy", 0);
1067         if (np) {
1068                 struct resource res;
1069
1070                 ret = of_address_to_resource(np, 0, &res);
1071                 if (ret) {
1072                         dev_err(dev, "Unable to map PCIe PHY\n");
1073                         return ret;
1074                 }
1075                 imx6_pcie->phy_base = devm_ioremap_resource(dev, &res);
1076                 if (IS_ERR(imx6_pcie->phy_base)) {
1077                         dev_err(dev, "Unable to map PCIe PHY\n");
1078                         return PTR_ERR(imx6_pcie->phy_base);
1079                 }
1080         }
1081
1082         dbi_base = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1083         pci->dbi_base = devm_ioremap_resource(dev, dbi_base);
1084         if (IS_ERR(pci->dbi_base))
1085                 return PTR_ERR(pci->dbi_base);
1086
1087         /* Fetch GPIOs */
1088         imx6_pcie->reset_gpio = of_get_named_gpio(node, "reset-gpio", 0);
1089         imx6_pcie->gpio_active_high = of_property_read_bool(node,
1090                                                 "reset-gpio-active-high");
1091         if (gpio_is_valid(imx6_pcie->reset_gpio)) {
1092                 ret = devm_gpio_request_one(dev, imx6_pcie->reset_gpio,
1093                                 imx6_pcie->gpio_active_high ?
1094                                         GPIOF_OUT_INIT_HIGH :
1095                                         GPIOF_OUT_INIT_LOW,
1096                                 "PCIe reset");
1097                 if (ret) {
1098                         dev_err(dev, "unable to get reset gpio\n");
1099                         return ret;
1100                 }
1101         } else if (imx6_pcie->reset_gpio == -EPROBE_DEFER) {
1102                 return imx6_pcie->reset_gpio;
1103         }
1104
1105         /* Fetch clocks */
1106         imx6_pcie->pcie_phy = devm_clk_get(dev, "pcie_phy");
1107         if (IS_ERR(imx6_pcie->pcie_phy)) {
1108                 dev_err(dev, "pcie_phy clock source missing or invalid\n");
1109                 return PTR_ERR(imx6_pcie->pcie_phy);
1110         }
1111
1112         imx6_pcie->pcie_bus = devm_clk_get(dev, "pcie_bus");
1113         if (IS_ERR(imx6_pcie->pcie_bus)) {
1114                 dev_err(dev, "pcie_bus clock source missing or invalid\n");
1115                 return PTR_ERR(imx6_pcie->pcie_bus);
1116         }
1117
1118         imx6_pcie->pcie = devm_clk_get(dev, "pcie");
1119         if (IS_ERR(imx6_pcie->pcie)) {
1120                 dev_err(dev, "pcie clock source missing or invalid\n");
1121                 return PTR_ERR(imx6_pcie->pcie);
1122         }
1123
1124         switch (imx6_pcie->drvdata->variant) {
1125         case IMX6SX:
1126                 imx6_pcie->pcie_inbound_axi = devm_clk_get(dev,
1127                                                            "pcie_inbound_axi");
1128                 if (IS_ERR(imx6_pcie->pcie_inbound_axi)) {
1129                         dev_err(dev, "pcie_inbound_axi clock missing or invalid\n");
1130                         return PTR_ERR(imx6_pcie->pcie_inbound_axi);
1131                 }
1132                 break;
1133         case IMX8MQ:
1134                 imx6_pcie->pcie_aux = devm_clk_get(dev, "pcie_aux");
1135                 if (IS_ERR(imx6_pcie->pcie_aux)) {
1136                         dev_err(dev, "pcie_aux clock source missing or invalid\n");
1137                         return PTR_ERR(imx6_pcie->pcie_aux);
1138                 }
1139                 /* fall through */
1140         case IMX7D:
1141                 if (dbi_base->start == IMX8MQ_PCIE2_BASE_ADDR)
1142                         imx6_pcie->controller_id = 1;
1143
1144                 imx6_pcie->pciephy_reset = devm_reset_control_get_exclusive(dev,
1145                                                                             "pciephy");
1146                 if (IS_ERR(imx6_pcie->pciephy_reset)) {
1147                         dev_err(dev, "Failed to get PCIEPHY reset control\n");
1148                         return PTR_ERR(imx6_pcie->pciephy_reset);
1149                 }
1150
1151                 imx6_pcie->apps_reset = devm_reset_control_get_exclusive(dev,
1152                                                                          "apps");
1153                 if (IS_ERR(imx6_pcie->apps_reset)) {
1154                         dev_err(dev, "Failed to get PCIE APPS reset control\n");
1155                         return PTR_ERR(imx6_pcie->apps_reset);
1156                 }
1157                 break;
1158         default:
1159                 break;
1160         }
1161
1162         /* Grab turnoff reset */
1163         imx6_pcie->turnoff_reset = devm_reset_control_get_optional_exclusive(dev, "turnoff");
1164         if (IS_ERR(imx6_pcie->turnoff_reset)) {
1165                 dev_err(dev, "Failed to get TURNOFF reset control\n");
1166                 return PTR_ERR(imx6_pcie->turnoff_reset);
1167         }
1168
1169         /* Grab GPR config register range */
1170         imx6_pcie->iomuxc_gpr =
1171                  syscon_regmap_lookup_by_compatible("fsl,imx6q-iomuxc-gpr");
1172         if (IS_ERR(imx6_pcie->iomuxc_gpr)) {
1173                 dev_err(dev, "unable to find iomuxc registers\n");
1174                 return PTR_ERR(imx6_pcie->iomuxc_gpr);
1175         }
1176
1177         /* Grab PCIe PHY Tx Settings */
1178         if (of_property_read_u32(node, "fsl,tx-deemph-gen1",
1179                                  &imx6_pcie->tx_deemph_gen1))
1180                 imx6_pcie->tx_deemph_gen1 = 0;
1181
1182         if (of_property_read_u32(node, "fsl,tx-deemph-gen2-3p5db",
1183                                  &imx6_pcie->tx_deemph_gen2_3p5db))
1184                 imx6_pcie->tx_deemph_gen2_3p5db = 0;
1185
1186         if (of_property_read_u32(node, "fsl,tx-deemph-gen2-6db",
1187                                  &imx6_pcie->tx_deemph_gen2_6db))
1188                 imx6_pcie->tx_deemph_gen2_6db = 20;
1189
1190         if (of_property_read_u32(node, "fsl,tx-swing-full",
1191                                  &imx6_pcie->tx_swing_full))
1192                 imx6_pcie->tx_swing_full = 127;
1193
1194         if (of_property_read_u32(node, "fsl,tx-swing-low",
1195                                  &imx6_pcie->tx_swing_low))
1196                 imx6_pcie->tx_swing_low = 127;
1197
1198         /* Limit link speed */
1199         ret = of_property_read_u32(node, "fsl,max-link-speed",
1200                                    &imx6_pcie->link_gen);
1201         if (ret)
1202                 imx6_pcie->link_gen = 1;
1203
1204         imx6_pcie->vpcie = devm_regulator_get_optional(&pdev->dev, "vpcie");
1205         if (IS_ERR(imx6_pcie->vpcie)) {
1206                 if (PTR_ERR(imx6_pcie->vpcie) == -EPROBE_DEFER)
1207                         return -EPROBE_DEFER;
1208                 imx6_pcie->vpcie = NULL;
1209         }
1210
1211         platform_set_drvdata(pdev, imx6_pcie);
1212
1213         ret = imx6_pcie_attach_pd(dev);
1214         if (ret)
1215                 return ret;
1216
1217         ret = imx6_add_pcie_port(imx6_pcie, pdev);
1218         if (ret < 0)
1219                 return ret;
1220
1221         if (pci_msi_enabled()) {
1222                 val = dw_pcie_readw_dbi(pci, PCIE_RC_IMX6_MSI_CAP +
1223                                         PCI_MSI_FLAGS);
1224                 val |= PCI_MSI_FLAGS_ENABLE;
1225                 dw_pcie_writew_dbi(pci, PCIE_RC_IMX6_MSI_CAP + PCI_MSI_FLAGS,
1226                                    val);
1227         }
1228
1229         return 0;
1230 }
1231
1232 static void imx6_pcie_shutdown(struct platform_device *pdev)
1233 {
1234         struct imx6_pcie *imx6_pcie = platform_get_drvdata(pdev);
1235
1236         /* bring down link, so bootloader gets clean state in case of reboot */
1237         imx6_pcie_assert_core_reset(imx6_pcie);
1238 }
1239
1240 static const struct imx6_pcie_drvdata drvdata[] = {
1241         [IMX6Q] = {
1242                 .variant = IMX6Q,
1243                 .flags = IMX6_PCIE_FLAG_IMX6_PHY |
1244                          IMX6_PCIE_FLAG_IMX6_SPEED_CHANGE,
1245         },
1246         [IMX6SX] = {
1247                 .variant = IMX6SX,
1248                 .flags = IMX6_PCIE_FLAG_IMX6_PHY |
1249                          IMX6_PCIE_FLAG_IMX6_SPEED_CHANGE,
1250         },
1251         [IMX6QP] = {
1252                 .variant = IMX6QP,
1253                 .flags = IMX6_PCIE_FLAG_IMX6_PHY |
1254                          IMX6_PCIE_FLAG_IMX6_SPEED_CHANGE,
1255         },
1256         [IMX7D] = {
1257                 .variant = IMX7D,
1258         },
1259         [IMX8MQ] = {
1260                 .variant = IMX8MQ,
1261         },
1262 };
1263
1264 static const struct of_device_id imx6_pcie_of_match[] = {
1265         { .compatible = "fsl,imx6q-pcie",  .data = &drvdata[IMX6Q],  },
1266         { .compatible = "fsl,imx6sx-pcie", .data = &drvdata[IMX6SX], },
1267         { .compatible = "fsl,imx6qp-pcie", .data = &drvdata[IMX6QP], },
1268         { .compatible = "fsl,imx7d-pcie",  .data = &drvdata[IMX7D],  },
1269         { .compatible = "fsl,imx8mq-pcie", .data = &drvdata[IMX8MQ], } ,
1270         {},
1271 };
1272
1273 static struct platform_driver imx6_pcie_driver = {
1274         .driver = {
1275                 .name   = "imx6q-pcie",
1276                 .of_match_table = imx6_pcie_of_match,
1277                 .suppress_bind_attrs = true,
1278                 .pm = &imx6_pcie_pm_ops,
1279         },
1280         .probe    = imx6_pcie_probe,
1281         .shutdown = imx6_pcie_shutdown,
1282 };
1283
1284 static int __init imx6_pcie_init(void)
1285 {
1286 #ifdef CONFIG_ARM
1287         /*
1288          * Since probe() can be deferred we need to make sure that
1289          * hook_fault_code is not called after __init memory is freed
1290          * by kernel and since imx6q_pcie_abort_handler() is a no-op,
1291          * we can install the handler here without risking it
1292          * accessing some uninitialized driver state.
1293          */
1294         hook_fault_code(8, imx6q_pcie_abort_handler, SIGBUS, 0,
1295                         "external abort on non-linefetch");
1296 #endif
1297
1298         return platform_driver_register(&imx6_pcie_driver);
1299 }
1300 device_initcall(imx6_pcie_init);