drivers/net/phy/aquantia_main.c

   1 // SPDX-License-Identifier: GPL-2.0
   2 /*
   3  * Driver for Aquantia PHY
   4  *
   5  * Author: Shaohui Xie <Shaohui.Xie@freescale.com>
   6  *
   7  * Copyright 2015 Freescale Semiconductor, Inc.
   8  */
   9
  10 #include <linux/kernel.h>
  11 #include <linux/module.h>
  12 #include <linux/delay.h>
  13 #include <linux/bitfield.h>
  14 #include <linux/phy.h>
  15
  16 #include "aquantia.h"
  17
  18 #define PHY_ID_AQ1202   0x03a1b445
  19 #define PHY_ID_AQ2104   0x03a1b460
  20 #define PHY_ID_AQR105   0x03a1b4a2
  21 #define PHY_ID_AQR106   0x03a1b4d0
  22 #define PHY_ID_AQR107   0x03a1b4e0
  23 #define PHY_ID_AQCS109  0x03a1b5c2
  24 #define PHY_ID_AQR405   0x03a1b4b0
  25
  26 #define MDIO_PHYXS_VEND_IF_STATUS               0xe812
  27 #define MDIO_PHYXS_VEND_IF_STATUS_TYPE_MASK     GENMASK(7, 3)
  28 #define MDIO_PHYXS_VEND_IF_STATUS_TYPE_KR       0
  29 #define MDIO_PHYXS_VEND_IF_STATUS_TYPE_XFI      2
  30 #define MDIO_PHYXS_VEND_IF_STATUS_TYPE_USXGMII  3
  31 #define MDIO_PHYXS_VEND_IF_STATUS_TYPE_SGMII    6
  32 #define MDIO_PHYXS_VEND_IF_STATUS_TYPE_OCSGMII  10
  33
  34 #define MDIO_AN_VEND_PROV                       0xc400
  35 #define MDIO_AN_VEND_PROV_1000BASET_FULL        BIT(15)
  36 #define MDIO_AN_VEND_PROV_1000BASET_HALF        BIT(14)
  37 #define MDIO_AN_VEND_PROV_DOWNSHIFT_EN          BIT(4)
  38 #define MDIO_AN_VEND_PROV_DOWNSHIFT_MASK        GENMASK(3, 0)
  39 #define MDIO_AN_VEND_PROV_DOWNSHIFT_DFLT        4
  40
  41 #define MDIO_AN_TX_VEND_STATUS1                 0xc800
  42 #define MDIO_AN_TX_VEND_STATUS1_RATE_MASK       GENMASK(3, 1)
  43 #define MDIO_AN_TX_VEND_STATUS1_10BASET         0
  44 #define MDIO_AN_TX_VEND_STATUS1_100BASETX       1
  45 #define MDIO_AN_TX_VEND_STATUS1_1000BASET       2
  46 #define MDIO_AN_TX_VEND_STATUS1_10GBASET        3
  47 #define MDIO_AN_TX_VEND_STATUS1_2500BASET       4
  48 #define MDIO_AN_TX_VEND_STATUS1_5000BASET       5
  49 #define MDIO_AN_TX_VEND_STATUS1_FULL_DUPLEX     BIT(0)
  50
  51 #define MDIO_AN_TX_VEND_INT_STATUS1             0xcc00
  52 #define MDIO_AN_TX_VEND_INT_STATUS1_DOWNSHIFT   BIT(1)
  53
  54 #define MDIO_AN_TX_VEND_INT_STATUS2             0xcc01
  55 #define MDIO_AN_TX_VEND_INT_STATUS2_MASK        BIT(0)
  56
  57 #define MDIO_AN_TX_VEND_INT_MASK2               0xd401
  58 #define MDIO_AN_TX_VEND_INT_MASK2_LINK          BIT(0)
  59
  60 #define MDIO_AN_RX_LP_STAT1                     0xe820
  61 #define MDIO_AN_RX_LP_STAT1_1000BASET_FULL      BIT(15)
  62 #define MDIO_AN_RX_LP_STAT1_1000BASET_HALF      BIT(14)
  63 #define MDIO_AN_RX_LP_STAT1_SHORT_REACH         BIT(13)
  64 #define MDIO_AN_RX_LP_STAT1_AQRATE_DOWNSHIFT    BIT(12)
  65 #define MDIO_AN_RX_LP_STAT1_AQ_PHY              BIT(2)
  66
  67 #define MDIO_AN_RX_LP_STAT4                     0xe823
  68 #define MDIO_AN_RX_LP_STAT4_FW_MAJOR            GENMASK(15, 8)
  69 #define MDIO_AN_RX_LP_STAT4_FW_MINOR            GENMASK(7, 0)
  70
  71 #define MDIO_AN_RX_VEND_STAT3                   0xe832
  72 #define MDIO_AN_RX_VEND_STAT3_AFR               BIT(0)
  73
  74 /* MDIO_MMD_C22EXT */
  75 #define MDIO_C22EXT_STAT_SGMII_RX_GOOD_FRAMES           0xd292
  76 #define MDIO_C22EXT_STAT_SGMII_RX_BAD_FRAMES            0xd294
  77 #define MDIO_C22EXT_STAT_SGMII_RX_FALSE_CARRIER         0xd297
  78 #define MDIO_C22EXT_STAT_SGMII_TX_GOOD_FRAMES           0xd313
  79 #define MDIO_C22EXT_STAT_SGMII_TX_BAD_FRAMES            0xd315
  80 #define MDIO_C22EXT_STAT_SGMII_TX_FALSE_CARRIER         0xd317
  81 #define MDIO_C22EXT_STAT_SGMII_TX_COLLISIONS            0xd318
  82 #define MDIO_C22EXT_STAT_SGMII_TX_LINE_COLLISIONS       0xd319
  83 #define MDIO_C22EXT_STAT_SGMII_TX_FRAME_ALIGN_ERR       0xd31a
  84 #define MDIO_C22EXT_STAT_SGMII_TX_RUNT_FRAMES           0xd31b
  85
  86 /* Vendor specific 1, MDIO_MMD_VEND1 */
  87 #define VEND1_GLOBAL_FW_ID                      0x0020
  88 #define VEND1_GLOBAL_FW_ID_MAJOR                GENMASK(15, 8)
  89 #define VEND1_GLOBAL_FW_ID_MINOR                GENMASK(7, 0)
  90
  91 #define VEND1_GLOBAL_RSVD_STAT1                 0xc885
  92 #define VEND1_GLOBAL_RSVD_STAT1_FW_BUILD_ID     GENMASK(7, 4)
  93 #define VEND1_GLOBAL_RSVD_STAT1_PROV_ID         GENMASK(3, 0)
  94
  95 #define VEND1_GLOBAL_RSVD_STAT9                 0xc88d
  96 #define VEND1_GLOBAL_RSVD_STAT9_MODE            GENMASK(7, 0)
  97 #define VEND1_GLOBAL_RSVD_STAT9_1000BT2         0x23
  98
  99 #define VEND1_GLOBAL_INT_STD_STATUS             0xfc00
 100 #define VEND1_GLOBAL_INT_VEND_STATUS            0xfc01
 101
 102 #define VEND1_GLOBAL_INT_STD_MASK               0xff00
 103 #define VEND1_GLOBAL_INT_STD_MASK_PMA1          BIT(15)
 104 #define VEND1_GLOBAL_INT_STD_MASK_PMA2          BIT(14)
 105 #define VEND1_GLOBAL_INT_STD_MASK_PCS1          BIT(13)
 106 #define VEND1_GLOBAL_INT_STD_MASK_PCS2          BIT(12)
 107 #define VEND1_GLOBAL_INT_STD_MASK_PCS3          BIT(11)
 108 #define VEND1_GLOBAL_INT_STD_MASK_PHY_XS1       BIT(10)
 109 #define VEND1_GLOBAL_INT_STD_MASK_PHY_XS2       BIT(9)
 110 #define VEND1_GLOBAL_INT_STD_MASK_AN1           BIT(8)
 111 #define VEND1_GLOBAL_INT_STD_MASK_AN2           BIT(7)
 112 #define VEND1_GLOBAL_INT_STD_MASK_GBE           BIT(6)
 113 #define VEND1_GLOBAL_INT_STD_MASK_ALL           BIT(0)
 114
 115 #define VEND1_GLOBAL_INT_VEND_MASK              0xff01
 116 #define VEND1_GLOBAL_INT_VEND_MASK_PMA          BIT(15)
 117 #define VEND1_GLOBAL_INT_VEND_MASK_PCS          BIT(14)
 118 #define VEND1_GLOBAL_INT_VEND_MASK_PHY_XS       BIT(13)
 119 #define VEND1_GLOBAL_INT_VEND_MASK_AN           BIT(12)
 120 #define VEND1_GLOBAL_INT_VEND_MASK_GBE          BIT(11)
 121 #define VEND1_GLOBAL_INT_VEND_MASK_GLOBAL1      BIT(2)
 122 #define VEND1_GLOBAL_INT_VEND_MASK_GLOBAL2      BIT(1)
 123 #define VEND1_GLOBAL_INT_VEND_MASK_GLOBAL3      BIT(0)
 124
 125 struct aqr107_hw_stat {
 126         const char *name;
 127         int reg;
 128         int size;
 129 };
 130
 131 #define SGMII_STAT(n, r, s) { n, MDIO_C22EXT_STAT_SGMII_ ## r, s }
 132 static const struct aqr107_hw_stat aqr107_hw_stats[] = {
 133         SGMII_STAT("sgmii_rx_good_frames",          RX_GOOD_FRAMES,     26),
 134         SGMII_STAT("sgmii_rx_bad_frames",           RX_BAD_FRAMES,      26),
 135         SGMII_STAT("sgmii_rx_false_carrier_events", RX_FALSE_CARRIER,    8),
 136         SGMII_STAT("sgmii_tx_good_frames",          TX_GOOD_FRAMES,     26),
 137         SGMII_STAT("sgmii_tx_bad_frames",           TX_BAD_FRAMES,      26),
 138         SGMII_STAT("sgmii_tx_false_carrier_events", TX_FALSE_CARRIER,    8),
 139         SGMII_STAT("sgmii_tx_collisions",           TX_COLLISIONS,       8),
 140         SGMII_STAT("sgmii_tx_line_collisions",      TX_LINE_COLLISIONS,  8),
 141         SGMII_STAT("sgmii_tx_frame_alignment_err",  TX_FRAME_ALIGN_ERR, 16),
 142         SGMII_STAT("sgmii_tx_runt_frames",          TX_RUNT_FRAMES,     22),
 143 };
 144 #define AQR107_SGMII_STAT_SZ ARRAY_SIZE(aqr107_hw_stats)
 145
 146 struct aqr107_priv {
 147         u64 sgmii_stats[AQR107_SGMII_STAT_SZ];
 148 };
 149
 150 static int aqr107_get_sset_count(struct phy_device *phydev)
 151 {
 152         return AQR107_SGMII_STAT_SZ;
 153 }
 154
 155 static void aqr107_get_strings(struct phy_device *phydev, u8 *data)
 156 {
 157         int i;
 158
 159         for (i = 0; i < AQR107_SGMII_STAT_SZ; i++)
 160                 strscpy(data + i * ETH_GSTRING_LEN, aqr107_hw_stats[i].name,
 161                         ETH_GSTRING_LEN);
 162 }
 163
 164 static u64 aqr107_get_stat(struct phy_device *phydev, int index)
 165 {
 166         const struct aqr107_hw_stat *stat = aqr107_hw_stats + index;
 167         int len_l = min(stat->size, 16);
 168         int len_h = stat->size - len_l;
 169         u64 ret;
 170         int val;
 171
 172         val = phy_read_mmd(phydev, MDIO_MMD_C22EXT, stat->reg);
 173         if (val < 0)
 174                 return U64_MAX;
 175
 176         ret = val & GENMASK(len_l - 1, 0);
 177         if (len_h) {
 178                 val = phy_read_mmd(phydev, MDIO_MMD_C22EXT, stat->reg + 1);
 179                 if (val < 0)
 180                         return U64_MAX;
 181
 182                 ret += (val & GENMASK(len_h - 1, 0)) << 16;
 183         }
 184
 185         return ret;
 186 }
 187
 188 static void aqr107_get_stats(struct phy_device *phydev,
 189                              struct ethtool_stats *stats, u64 *data)
 190 {
 191         struct aqr107_priv *priv = phydev->priv;
 192         u64 val;
 193         int i;
 194
 195         for (i = 0; i < AQR107_SGMII_STAT_SZ; i++) {
 196                 val = aqr107_get_stat(phydev, i);
 197                 if (val == U64_MAX)
 198                         phydev_err(phydev, "Reading HW Statistics failed for %s\n",
 199                                    aqr107_hw_stats[i].name);
 200                 else
 201                         priv->sgmii_stats[i] += val;
 202
 203                 data[i] = priv->sgmii_stats[i];
 204         }
 205 }
 206
 207 static int aqr_config_aneg(struct phy_device *phydev)
 208 {
 209         bool changed = false;
 210         u16 reg;
 211         int ret;
 212
 213         if (phydev->autoneg == AUTONEG_DISABLE)
 214                 return genphy_c45_pma_setup_forced(phydev);
 215
 216         ret = genphy_c45_an_config_aneg(phydev);
 217         if (ret < 0)
 218                 return ret;
 219         if (ret > 0)
 220                 changed = true;
 221
 222         /* Clause 45 has no standardized support for 1000BaseT, therefore
 223          * use vendor registers for this mode.
 224          */
 225         reg = 0;
 226         if (linkmode_test_bit(ETHTOOL_LINK_MODE_1000baseT_Full_BIT,
 227                               phydev->advertising))
 228                 reg |= MDIO_AN_VEND_PROV_1000BASET_FULL;
 229
 230         if (linkmode_test_bit(ETHTOOL_LINK_MODE_1000baseT_Half_BIT,
 231                               phydev->advertising))
 232                 reg |= MDIO_AN_VEND_PROV_1000BASET_HALF;
 233
 234         ret = phy_modify_mmd_changed(phydev, MDIO_MMD_AN, MDIO_AN_VEND_PROV,
 235                                      MDIO_AN_VEND_PROV_1000BASET_HALF |
 236                                      MDIO_AN_VEND_PROV_1000BASET_FULL, reg);
 237         if (ret < 0)
 238                 return ret;
 239         if (ret > 0)
 240                 changed = true;
 241
 242         return genphy_c45_check_and_restart_aneg(phydev, changed);
 243 }
 244
 245 static int aqr_config_intr(struct phy_device *phydev)
 246 {
 247         bool en = phydev->interrupts == PHY_INTERRUPT_ENABLED;
 248         int err;
 249
 250         err = phy_write_mmd(phydev, MDIO_MMD_AN, MDIO_AN_TX_VEND_INT_MASK2,
 251                             en ? MDIO_AN_TX_VEND_INT_MASK2_LINK : 0);
 252         if (err < 0)
 253                 return err;
 254
 255         err = phy_write_mmd(phydev, MDIO_MMD_VEND1, VEND1_GLOBAL_INT_STD_MASK,
 256                             en ? VEND1_GLOBAL_INT_STD_MASK_ALL : 0);
 257         if (err < 0)
 258                 return err;
 259
 260         return phy_write_mmd(phydev, MDIO_MMD_VEND1, VEND1_GLOBAL_INT_VEND_MASK,
 261                              en ? VEND1_GLOBAL_INT_VEND_MASK_GLOBAL3 |
 262                              VEND1_GLOBAL_INT_VEND_MASK_AN : 0);
 263 }
 264
 265 static int aqr_ack_interrupt(struct phy_device *phydev)
 266 {
 267         int reg;
 268
 269         reg = phy_read_mmd(phydev, MDIO_MMD_AN,
 270                            MDIO_AN_TX_VEND_INT_STATUS2);
 271         return (reg < 0) ? reg : 0;
 272 }
 273
 274 static irqreturn_t aqr_handle_interrupt(struct phy_device *phydev)
 275 {
 276         int irq_status;
 277
 278         irq_status = phy_read_mmd(phydev, MDIO_MMD_AN,
 279                                   MDIO_AN_TX_VEND_INT_STATUS2);
 280         if (irq_status < 0) {
 281                 phy_error(phydev);
 282                 return IRQ_NONE;
 283         }
 284
 285         if (!(irq_status & MDIO_AN_TX_VEND_INT_STATUS2_MASK))
 286                 return IRQ_NONE;
 287
 288         phy_trigger_machine(phydev);
 289
 290         return IRQ_HANDLED;
 291 }
 292
 293 static int aqr_read_status(struct phy_device *phydev)
 294 {
 295         int val;
 296
 297         if (phydev->autoneg == AUTONEG_ENABLE) {
 298                 val = phy_read_mmd(phydev, MDIO_MMD_AN, MDIO_AN_RX_LP_STAT1);
 299                 if (val < 0)
 300                         return val;
 301
 302                 linkmode_mod_bit(ETHTOOL_LINK_MODE_1000baseT_Full_BIT,
 303                                  phydev->lp_advertising,
 304                                  val & MDIO_AN_RX_LP_STAT1_1000BASET_FULL);
 305                 linkmode_mod_bit(ETHTOOL_LINK_MODE_1000baseT_Half_BIT,
 306                                  phydev->lp_advertising,
 307                                  val & MDIO_AN_RX_LP_STAT1_1000BASET_HALF);
 308         }
 309
 310         return genphy_c45_read_status(phydev);
 311 }
 312
 313 static int aqr107_read_rate(struct phy_device *phydev)
 314 {
 315         int val;
 316
 317         val = phy_read_mmd(phydev, MDIO_MMD_AN, MDIO_AN_TX_VEND_STATUS1);
 318         if (val < 0)
 319                 return val;
 320
 321         switch (FIELD_GET(MDIO_AN_TX_VEND_STATUS1_RATE_MASK, val)) {
 322         case MDIO_AN_TX_VEND_STATUS1_10BASET:
 323                 phydev->speed = SPEED_10;
 324                 break;
 325         case MDIO_AN_TX_VEND_STATUS1_100BASETX:
 326                 phydev->speed = SPEED_100;
 327                 break;
 328         case MDIO_AN_TX_VEND_STATUS1_1000BASET:
 329                 phydev->speed = SPEED_1000;
 330                 break;
 331         case MDIO_AN_TX_VEND_STATUS1_2500BASET:
 332                 phydev->speed = SPEED_2500;
 333                 break;
 334         case MDIO_AN_TX_VEND_STATUS1_5000BASET:
 335                 phydev->speed = SPEED_5000;
 336                 break;
 337         case MDIO_AN_TX_VEND_STATUS1_10GBASET:
 338                 phydev->speed = SPEED_10000;
 339                 break;
 340         default:
 341                 phydev->speed = SPEED_UNKNOWN;
 342                 break;
 343         }
 344
 345         if (val & MDIO_AN_TX_VEND_STATUS1_FULL_DUPLEX)
 346                 phydev->duplex = DUPLEX_FULL;
 347         else
 348                 phydev->duplex = DUPLEX_HALF;
 349
 350         return 0;
 351 }
 352
 353 static int aqr107_read_status(struct phy_device *phydev)
 354 {
 355         int val, ret;
 356
 357         ret = aqr_read_status(phydev);
 358         if (ret)
 359                 return ret;
 360
 361         if (!phydev->link || phydev->autoneg == AUTONEG_DISABLE)
 362                 return 0;
 363
 364         val = phy_read_mmd(phydev, MDIO_MMD_PHYXS, MDIO_PHYXS_VEND_IF_STATUS);
 365         if (val < 0)
 366                 return val;
 367
 368         switch (FIELD_GET(MDIO_PHYXS_VEND_IF_STATUS_TYPE_MASK, val)) {
 369         case MDIO_PHYXS_VEND_IF_STATUS_TYPE_KR:
 370                 phydev->interface = PHY_INTERFACE_MODE_10GKR;
 371                 break;
 372         case MDIO_PHYXS_VEND_IF_STATUS_TYPE_XFI:
 373                 phydev->interface = PHY_INTERFACE_MODE_10GBASER;
 374                 break;
 375         case MDIO_PHYXS_VEND_IF_STATUS_TYPE_USXGMII:
 376                 phydev->interface = PHY_INTERFACE_MODE_USXGMII;
 377                 break;
 378         case MDIO_PHYXS_VEND_IF_STATUS_TYPE_SGMII:
 379                 phydev->interface = PHY_INTERFACE_MODE_SGMII;
 380                 break;
 381         case MDIO_PHYXS_VEND_IF_STATUS_TYPE_OCSGMII:
 382                 phydev->interface = PHY_INTERFACE_MODE_2500BASEX;
 383                 break;
 384         default:
 385                 phydev->interface = PHY_INTERFACE_MODE_NA;
 386                 break;
 387         }
 388
 389         /* Read possibly downshifted rate from vendor register */
 390         return aqr107_read_rate(phydev);
 391 }
 392
 393 static int aqr107_get_downshift(struct phy_device *phydev, u8 *data)
 394 {
 395         int val, cnt, enable;
 396
 397         val = phy_read_mmd(phydev, MDIO_MMD_AN, MDIO_AN_VEND_PROV);
 398         if (val < 0)
 399                 return val;
 400
 401         enable = FIELD_GET(MDIO_AN_VEND_PROV_DOWNSHIFT_EN, val);
 402         cnt = FIELD_GET(MDIO_AN_VEND_PROV_DOWNSHIFT_MASK, val);
 403
 404         *data = enable && cnt ? cnt : DOWNSHIFT_DEV_DISABLE;
 405
 406         return 0;
 407 }
 408
 409 static int aqr107_set_downshift(struct phy_device *phydev, u8 cnt)
 410 {
 411         int val = 0;
 412
 413         if (!FIELD_FIT(MDIO_AN_VEND_PROV_DOWNSHIFT_MASK, cnt))
 414                 return -E2BIG;
 415
 416         if (cnt != DOWNSHIFT_DEV_DISABLE) {
 417                 val = MDIO_AN_VEND_PROV_DOWNSHIFT_EN;
 418                 val |= FIELD_PREP(MDIO_AN_VEND_PROV_DOWNSHIFT_MASK, cnt);
 419         }
 420
 421         return phy_modify_mmd(phydev, MDIO_MMD_AN, MDIO_AN_VEND_PROV,
 422                               MDIO_AN_VEND_PROV_DOWNSHIFT_EN |
 423                               MDIO_AN_VEND_PROV_DOWNSHIFT_MASK, val);
 424 }
 425
 426 static int aqr107_get_tunable(struct phy_device *phydev,
 427                               struct ethtool_tunable *tuna, void *data)
 428 {
 429         switch (tuna->id) {
 430         case ETHTOOL_PHY_DOWNSHIFT:
 431                 return aqr107_get_downshift(phydev, data);
 432         default:
 433                 return -EOPNOTSUPP;
 434         }
 435 }
 436
 437 static int aqr107_set_tunable(struct phy_device *phydev,
 438                               struct ethtool_tunable *tuna, const void *data)
 439 {
 440         switch (tuna->id) {
 441         case ETHTOOL_PHY_DOWNSHIFT:
 442                 return aqr107_set_downshift(phydev, *(const u8 *)data);
 443         default:
 444                 return -EOPNOTSUPP;
 445         }
 446 }
 447
 448 /* If we configure settings whilst firmware is still initializing the chip,
 449  * then these settings may be overwritten. Therefore make sure chip
 450  * initialization has completed. Use presence of the firmware ID as
 451  * indicator for initialization having completed.
 452  * The chip also provides a "reset completed" bit, but it's cleared after
 453  * read. Therefore function would time out if called again.
 454  */
 455 static int aqr107_wait_reset_complete(struct phy_device *phydev)
 456 {
 457         int val;
 458
 459         return phy_read_mmd_poll_timeout(phydev, MDIO_MMD_VEND1,
 460                                          VEND1_GLOBAL_FW_ID, val, val != 0,
 461                                          20000, 2000000, false);
 462 }
 463
 464 static void aqr107_chip_info(struct phy_device *phydev)
 465 {
 466         u8 fw_major, fw_minor, build_id, prov_id;
 467         int val;
 468
 469         val = phy_read_mmd(phydev, MDIO_MMD_VEND1, VEND1_GLOBAL_FW_ID);
 470         if (val < 0)
 471                 return;
 472
 473         fw_major = FIELD_GET(VEND1_GLOBAL_FW_ID_MAJOR, val);
 474         fw_minor = FIELD_GET(VEND1_GLOBAL_FW_ID_MINOR, val);
 475
 476         val = phy_read_mmd(phydev, MDIO_MMD_VEND1, VEND1_GLOBAL_RSVD_STAT1);
 477         if (val < 0)
 478                 return;
 479
 480         build_id = FIELD_GET(VEND1_GLOBAL_RSVD_STAT1_FW_BUILD_ID, val);
 481         prov_id = FIELD_GET(VEND1_GLOBAL_RSVD_STAT1_PROV_ID, val);
 482
 483         phydev_dbg(phydev, "FW %u.%u, Build %u, Provisioning %u\n",
 484                    fw_major, fw_minor, build_id, prov_id);
 485 }
 486
 487 static int aqr107_config_init(struct phy_device *phydev)
 488 {
 489         int ret;
 490
 491         /* Check that the PHY interface type is compatible */
 492         if (phydev->interface != PHY_INTERFACE_MODE_SGMII &&
 493             phydev->interface != PHY_INTERFACE_MODE_2500BASEX &&
 494             phydev->interface != PHY_INTERFACE_MODE_XGMII &&
 495             phydev->interface != PHY_INTERFACE_MODE_USXGMII &&
 496             phydev->interface != PHY_INTERFACE_MODE_10GKR &&
 497             phydev->interface != PHY_INTERFACE_MODE_10GBASER)
 498                 return -ENODEV;
 499
 500         WARN(phydev->interface == PHY_INTERFACE_MODE_XGMII,
 501              "Your devicetree is out of date, please update it. The AQR107 family doesn't support XGMII, maybe you mean USXGMII.\n");
 502
 503         ret = aqr107_wait_reset_complete(phydev);
 504         if (!ret)
 505                 aqr107_chip_info(phydev);
 506
 507         return aqr107_set_downshift(phydev, MDIO_AN_VEND_PROV_DOWNSHIFT_DFLT);
 508 }
 509
 510 static int aqcs109_config_init(struct phy_device *phydev)
 511 {
 512         int ret;
 513
 514         /* Check that the PHY interface type is compatible */
 515         if (phydev->interface != PHY_INTERFACE_MODE_SGMII &&
 516             phydev->interface != PHY_INTERFACE_MODE_2500BASEX)
 517                 return -ENODEV;
 518
 519         ret = aqr107_wait_reset_complete(phydev);
 520         if (!ret)
 521                 aqr107_chip_info(phydev);
 522
 523         /* AQCS109 belongs to a chip family partially supporting 10G and 5G.
 524          * PMA speed ability bits are the same for all members of the family,
 525          * AQCS109 however supports speeds up to 2.5G only.
 526          */
 527         ret = phy_set_max_speed(phydev, SPEED_2500);
 528         if (ret)
 529                 return ret;
 530
 531         return aqr107_set_downshift(phydev, MDIO_AN_VEND_PROV_DOWNSHIFT_DFLT);
 532 }
 533
 534 static void aqr107_link_change_notify(struct phy_device *phydev)
 535 {
 536         u8 fw_major, fw_minor;
 537         bool downshift, short_reach, afr;
 538         int mode, val;
 539
 540         if (phydev->state != PHY_RUNNING || phydev->autoneg == AUTONEG_DISABLE)
 541                 return;
 542
 543         val = phy_read_mmd(phydev, MDIO_MMD_AN, MDIO_AN_RX_LP_STAT1);
 544         /* call failed or link partner is no Aquantia PHY */
 545         if (val < 0 || !(val & MDIO_AN_RX_LP_STAT1_AQ_PHY))
 546                 return;
 547
 548         short_reach = val & MDIO_AN_RX_LP_STAT1_SHORT_REACH;
 549         downshift = val & MDIO_AN_RX_LP_STAT1_AQRATE_DOWNSHIFT;
 550
 551         val = phy_read_mmd(phydev, MDIO_MMD_AN, MDIO_AN_RX_LP_STAT4);
 552         if (val < 0)
 553                 return;
 554
 555         fw_major = FIELD_GET(MDIO_AN_RX_LP_STAT4_FW_MAJOR, val);
 556         fw_minor = FIELD_GET(MDIO_AN_RX_LP_STAT4_FW_MINOR, val);
 557
 558         val = phy_read_mmd(phydev, MDIO_MMD_AN, MDIO_AN_RX_VEND_STAT3);
 559         if (val < 0)
 560                 return;
 561
 562         afr = val & MDIO_AN_RX_VEND_STAT3_AFR;
 563
 564         phydev_dbg(phydev, "Link partner is Aquantia PHY, FW %u.%u%s%s%s\n",
 565                    fw_major, fw_minor,
 566                    short_reach ? ", short reach mode" : "",
 567                    downshift ? ", fast-retrain downshift advertised" : "",
 568                    afr ? ", fast reframe advertised" : "");
 569
 570         val = phy_read_mmd(phydev, MDIO_MMD_VEND1, VEND1_GLOBAL_RSVD_STAT9);
 571         if (val < 0)
 572                 return;
 573
 574         mode = FIELD_GET(VEND1_GLOBAL_RSVD_STAT9_MODE, val);
 575         if (mode == VEND1_GLOBAL_RSVD_STAT9_1000BT2)
 576                 phydev_info(phydev, "Aquantia 1000Base-T2 mode active\n");
 577 }
 578
 579 static int aqr107_suspend(struct phy_device *phydev)
 580 {
 581         return phy_set_bits_mmd(phydev, MDIO_MMD_VEND1, MDIO_CTRL1,
 582                                 MDIO_CTRL1_LPOWER);
 583 }
 584
 585 static int aqr107_resume(struct phy_device *phydev)
 586 {
 587         return phy_clear_bits_mmd(phydev, MDIO_MMD_VEND1, MDIO_CTRL1,
 588                                   MDIO_CTRL1_LPOWER);
 589 }
 590
 591 static int aqr107_probe(struct phy_device *phydev)
 592 {
 593         phydev->priv = devm_kzalloc(&phydev->mdio.dev,
 594                                     sizeof(struct aqr107_priv), GFP_KERNEL);
 595         if (!phydev->priv)
 596                 return -ENOMEM;
 597
 598         return aqr_hwmon_probe(phydev);
 599 }
 600
 601 static struct phy_driver aqr_driver[] = {
 602 {
 603         PHY_ID_MATCH_MODEL(PHY_ID_AQ1202),
 604         .name           = "Aquantia AQ1202",
 605         .config_aneg    = aqr_config_aneg,
 606         .config_intr    = aqr_config_intr,
 607         .ack_interrupt  = aqr_ack_interrupt,
 608         .handle_interrupt = aqr_handle_interrupt,
 609         .read_status    = aqr_read_status,
 610 },
 611 {
 612         PHY_ID_MATCH_MODEL(PHY_ID_AQ2104),
 613         .name           = "Aquantia AQ2104",
 614         .config_aneg    = aqr_config_aneg,
 615         .config_intr    = aqr_config_intr,
 616         .ack_interrupt  = aqr_ack_interrupt,
 617         .handle_interrupt = aqr_handle_interrupt,
 618         .read_status    = aqr_read_status,
 619 },
 620 {
 621         PHY_ID_MATCH_MODEL(PHY_ID_AQR105),
 622         .name           = "Aquantia AQR105",
 623         .config_aneg    = aqr_config_aneg,
 624         .config_intr    = aqr_config_intr,
 625         .ack_interrupt  = aqr_ack_interrupt,
 626         .handle_interrupt = aqr_handle_interrupt,
 627         .read_status    = aqr_read_status,
 628         .suspend        = aqr107_suspend,
 629         .resume         = aqr107_resume,
 630 },
 631 {
 632         PHY_ID_MATCH_MODEL(PHY_ID_AQR106),
 633         .name           = "Aquantia AQR106",
 634         .config_aneg    = aqr_config_aneg,
 635         .config_intr    = aqr_config_intr,
 636         .ack_interrupt  = aqr_ack_interrupt,
 637         .handle_interrupt = aqr_handle_interrupt,
 638         .read_status    = aqr_read_status,
 639 },
 640 {
 641         PHY_ID_MATCH_MODEL(PHY_ID_AQR107),
 642         .name           = "Aquantia AQR107",
 643         .probe          = aqr107_probe,
 644         .config_init    = aqr107_config_init,
 645         .config_aneg    = aqr_config_aneg,
 646         .config_intr    = aqr_config_intr,
 647         .ack_interrupt  = aqr_ack_interrupt,
 648         .handle_interrupt = aqr_handle_interrupt,
 649         .read_status    = aqr107_read_status,
 650         .get_tunable    = aqr107_get_tunable,
 651         .set_tunable    = aqr107_set_tunable,
 652         .suspend        = aqr107_suspend,
 653         .resume         = aqr107_resume,
 654         .get_sset_count = aqr107_get_sset_count,
 655         .get_strings    = aqr107_get_strings,
 656         .get_stats      = aqr107_get_stats,
 657         .link_change_notify = aqr107_link_change_notify,
 658 },
 659 {
 660         PHY_ID_MATCH_MODEL(PHY_ID_AQCS109),
 661         .name           = "Aquantia AQCS109",
 662         .probe          = aqr107_probe,
 663         .config_init    = aqcs109_config_init,
 664         .config_aneg    = aqr_config_aneg,
 665         .config_intr    = aqr_config_intr,
 666         .ack_interrupt  = aqr_ack_interrupt,
 667         .handle_interrupt = aqr_handle_interrupt,
 668         .read_status    = aqr107_read_status,
 669         .get_tunable    = aqr107_get_tunable,
 670         .set_tunable    = aqr107_set_tunable,
 671         .suspend        = aqr107_suspend,
 672         .resume         = aqr107_resume,
 673         .get_sset_count = aqr107_get_sset_count,
 674         .get_strings    = aqr107_get_strings,
 675         .get_stats      = aqr107_get_stats,
 676         .link_change_notify = aqr107_link_change_notify,
 677 },
 678 {
 679         PHY_ID_MATCH_MODEL(PHY_ID_AQR405),
 680         .name           = "Aquantia AQR405",
 681         .config_aneg    = aqr_config_aneg,
 682         .config_intr    = aqr_config_intr,
 683         .ack_interrupt  = aqr_ack_interrupt,
 684         .handle_interrupt = aqr_handle_interrupt,
 685         .read_status    = aqr_read_status,
 686 },
 687 };
 688
 689 module_phy_driver(aqr_driver);
 690
 691 static struct mdio_device_id __maybe_unused aqr_tbl[] = {
 692         { PHY_ID_MATCH_MODEL(PHY_ID_AQ1202) },
 693         { PHY_ID_MATCH_MODEL(PHY_ID_AQ2104) },
 694         { PHY_ID_MATCH_MODEL(PHY_ID_AQR105) },
 695         { PHY_ID_MATCH_MODEL(PHY_ID_AQR106) },
 696         { PHY_ID_MATCH_MODEL(PHY_ID_AQR107) },
 697         { PHY_ID_MATCH_MODEL(PHY_ID_AQCS109) },
 698         { PHY_ID_MATCH_MODEL(PHY_ID_AQR405) },
 699         { }
 700 };
 701
 702 MODULE_DEVICE_TABLE(mdio, aqr_tbl);
 703
 704 MODULE_DESCRIPTION("Aquantia PHY driver");
 705 MODULE_AUTHOR("Shaohui Xie <Shaohui.Xie@freescale.com>");
 706 MODULE_LICENSE("GPL v2");