drivers/net/ipa/ipa_reg.h

   1 /* SPDX-License-Identifier: GPL-2.0 */
   2
   3 /* Copyright (c) 2012-2018, The Linux Foundation. All rights reserved.
   4  * Copyright (C) 2018-2020 Linaro Ltd.
   5  */
   6 #ifndef _IPA_REG_H_
   7 #define _IPA_REG_H_
   8
   9 #include <linux/bitfield.h>
  10
  11 #include "ipa_version.h"
  12
  13 struct ipa;
  14
  15 /**
  16  * DOC: IPA Registers
  17  *
  18  * IPA registers are located within the "ipa-reg" address space defined by
  19  * Device Tree.  The offset of each register within that space is specified
  20  * by symbols defined below.  The address space is mapped to virtual memory
  21  * space in ipa_mem_init().  All IPA registers are 32 bits wide.
  22  *
  23  * Certain register types are duplicated for a number of instances of
  24  * something.  For example, each IPA endpoint has an set of registers
  25  * defining its configuration.  The offset to an endpoint's set of registers
  26  * is computed based on an "base" offset, plus an endpoint's ID multiplied
  27  * and a "stride" value for the register.  For such registers, the offset is
  28  * computed by a function-like macro that takes a parameter used in the
  29  * computation.
  30  *
  31  * Some register offsets depend on execution environment.  For these an "ee"
  32  * parameter is supplied to the offset macro.  The "ee" value is a member of
  33  * the gsi_ee enumerated type.
  34  *
  35  * The offset of a register dependent on endpoint ID is computed by a macro
  36  * that is supplied a parameter "ep", "txep", or "rxep".  A register with an
  37  * "ep" parameter is valid for any endpoint; a register with a "txep" or
  38  * "rxep" parameter is valid only for TX or RX endpoints, respectively.  The
  39  * "*ep" value is assumed to be less than the maximum valid endpoint ID
  40  * for the current hardware, and that will not exceed IPA_ENDPOINT_MAX.
  41  *
  42  * The offset of registers related to filter and route tables is computed
  43  * by a macro that is supplied a parameter "er".  The "er" represents an
  44  * endpoint ID for filters, or a route ID for routes.  For filters, the
  45  * endpoint ID must be less than IPA_ENDPOINT_MAX, but is further restricted
  46  * because not all endpoints support filtering.  For routes, the route ID
  47  * must be less than IPA_ROUTE_MAX.
  48  *
  49  * The offset of registers related to resource types is computed by a macro
  50  * that is supplied a parameter "rt".  The "rt" represents a resource type,
  51  * which is is a member of the ipa_resource_type_src enumerated type for
  52  * source endpoint resources or the ipa_resource_type_dst enumerated type
  53  * for destination endpoint resources.
  54  *
  55  * Some registers encode multiple fields within them.  For these, each field
  56  * has a symbol below defining a field mask that encodes both the position
  57  * and width of the field within its register.
  58  *
  59  * In some cases, different versions of IPA hardware use different offset or
  60  * field mask values.  In such cases an inline_function(ipa) is used rather
  61  * than a MACRO to define the offset or field mask to use.
  62  *
  63  * Finally, some registers hold bitmasks representing endpoints.  In such
  64  * cases the @available field in the @ipa structure defines the "full" set
  65  * of valid bits for the register.
  66  */
  67
  68 #define IPA_REG_ENABLED_PIPES_OFFSET                    0x00000038
  69
  70 /* The next field is not supported for IPA v4.1 */
  71 #define IPA_REG_COMP_CFG_OFFSET                         0x0000003c
  72 #define ENABLE_FMASK                            GENMASK(0, 0)
  73 #define GSI_SNOC_BYPASS_DIS_FMASK               GENMASK(1, 1)
  74 #define GEN_QMB_0_SNOC_BYPASS_DIS_FMASK         GENMASK(2, 2)
  75 #define GEN_QMB_1_SNOC_BYPASS_DIS_FMASK         GENMASK(3, 3)
  76 #define IPA_DCMP_FAST_CLK_EN_FMASK              GENMASK(4, 4)
  77 /* The remaining fields are not present for IPA v3.5.1 */
  78 #define IPA_QMB_SELECT_CONS_EN_FMASK            GENMASK(5, 5)
  79 #define IPA_QMB_SELECT_PROD_EN_FMASK            GENMASK(6, 6)
  80 #define GSI_MULTI_INORDER_RD_DIS_FMASK          GENMASK(7, 7)
  81 #define GSI_MULTI_INORDER_WR_DIS_FMASK          GENMASK(8, 8)
  82 #define GEN_QMB_0_MULTI_INORDER_RD_DIS_FMASK    GENMASK(9, 9)
  83 #define GEN_QMB_1_MULTI_INORDER_RD_DIS_FMASK    GENMASK(10, 10)
  84 #define GEN_QMB_0_MULTI_INORDER_WR_DIS_FMASK    GENMASK(11, 11)
  85 #define GEN_QMB_1_MULTI_INORDER_WR_DIS_FMASK    GENMASK(12, 12)
  86 #define GEN_QMB_0_SNOC_CNOC_LOOP_PROT_DIS_FMASK GENMASK(13, 13)
  87 #define GSI_SNOC_CNOC_LOOP_PROT_DISABLE_FMASK   GENMASK(14, 14)
  88 #define GSI_MULTI_AXI_MASTERS_DIS_FMASK         GENMASK(15, 15)
  89 #define IPA_QMB_SELECT_GLOBAL_EN_FMASK          GENMASK(16, 16)
  90 #define IPA_ATOMIC_FETCHER_ARB_LOCK_DIS_FMASK   GENMASK(20, 17)
  91
  92 #define IPA_REG_CLKON_CFG_OFFSET                        0x00000044
  93 #define RX_FMASK                                GENMASK(0, 0)
  94 #define PROC_FMASK                              GENMASK(1, 1)
  95 #define TX_WRAPPER_FMASK                        GENMASK(2, 2)
  96 #define MISC_FMASK                              GENMASK(3, 3)
  97 #define RAM_ARB_FMASK                           GENMASK(4, 4)
  98 #define FTCH_HPS_FMASK                          GENMASK(5, 5)
  99 #define FTCH_DPS_FMASK                          GENMASK(6, 6)
 100 #define HPS_FMASK                               GENMASK(7, 7)
 101 #define DPS_FMASK                               GENMASK(8, 8)
 102 #define RX_HPS_CMDQS_FMASK                      GENMASK(9, 9)
 103 #define HPS_DPS_CMDQS_FMASK                     GENMASK(10, 10)
 104 #define DPS_TX_CMDQS_FMASK                      GENMASK(11, 11)
 105 #define RSRC_MNGR_FMASK                         GENMASK(12, 12)
 106 #define CTX_HANDLER_FMASK                       GENMASK(13, 13)
 107 #define ACK_MNGR_FMASK                          GENMASK(14, 14)
 108 #define D_DCPH_FMASK                            GENMASK(15, 15)
 109 #define H_DCPH_FMASK                            GENMASK(16, 16)
 110 #define DCMP_FMASK                              GENMASK(17, 17)
 111 #define NTF_TX_CMDQS_FMASK                      GENMASK(18, 18)
 112 #define TX_0_FMASK                              GENMASK(19, 19)
 113 #define TX_1_FMASK                              GENMASK(20, 20)
 114 #define FNR_FMASK                               GENMASK(21, 21)
 115 /* The remaining fields are not present for IPA v3.5.1 */
 116 #define QSB2AXI_CMDQ_L_FMASK                    GENMASK(22, 22)
 117 #define AGGR_WRAPPER_FMASK                      GENMASK(23, 23)
 118 #define RAM_SLAVEWAY_FMASK                      GENMASK(24, 24)
 119 #define QMB_FMASK                               GENMASK(25, 25)
 120 #define WEIGHT_ARB_FMASK                        GENMASK(26, 26)
 121 #define GSI_IF_FMASK                            GENMASK(27, 27)
 122 #define GLOBAL_FMASK                            GENMASK(28, 28)
 123 #define GLOBAL_2X_CLK_FMASK                     GENMASK(29, 29)
 124
 125 #define IPA_REG_ROUTE_OFFSET                            0x00000048
 126 #define ROUTE_DIS_FMASK                         GENMASK(0, 0)
 127 #define ROUTE_DEF_PIPE_FMASK                    GENMASK(5, 1)
 128 #define ROUTE_DEF_HDR_TABLE_FMASK               GENMASK(6, 6)
 129 #define ROUTE_DEF_HDR_OFST_FMASK                GENMASK(16, 7)
 130 #define ROUTE_FRAG_DEF_PIPE_FMASK               GENMASK(21, 17)
 131 #define ROUTE_DEF_RETAIN_HDR_FMASK              GENMASK(24, 24)
 132
 133 #define IPA_REG_SHARED_MEM_SIZE_OFFSET                  0x00000054
 134 #define SHARED_MEM_SIZE_FMASK                   GENMASK(15, 0)
 135 #define SHARED_MEM_BADDR_FMASK                  GENMASK(31, 16)
 136
 137 #define IPA_REG_QSB_MAX_WRITES_OFFSET                   0x00000074
 138 #define GEN_QMB_0_MAX_WRITES_FMASK              GENMASK(3, 0)
 139 #define GEN_QMB_1_MAX_WRITES_FMASK              GENMASK(7, 4)
 140
 141 #define IPA_REG_QSB_MAX_READS_OFFSET                    0x00000078
 142 #define GEN_QMB_0_MAX_READS_FMASK               GENMASK(3, 0)
 143 #define GEN_QMB_1_MAX_READS_FMASK               GENMASK(7, 4)
 144 /* The next two fields are not present for IPA v3.5.1 */
 145 #define GEN_QMB_0_MAX_READS_BEATS_FMASK         GENMASK(23, 16)
 146 #define GEN_QMB_1_MAX_READS_BEATS_FMASK         GENMASK(31, 24)
 147
 148 static inline u32 ipa_reg_filt_rout_hash_en_offset(enum ipa_version version)
 149 {
 150         if (version == IPA_VERSION_3_5_1)
 151                 return 0x000008c;
 152
 153         return 0x0000148;
 154 }
 155
 156 static inline u32 ipa_reg_filt_rout_hash_flush_offset(enum ipa_version version)
 157 {
 158         if (version == IPA_VERSION_3_5_1)
 159                 return 0x0000090;
 160
 161         return 0x000014c;
 162 }
 163
 164 /* The next four fields are used for the hash enable and flush registers */
 165 #define IPV6_ROUTER_HASH_FMASK                  GENMASK(0, 0)
 166 #define IPV6_FILTER_HASH_FMASK                  GENMASK(4, 4)
 167 #define IPV4_ROUTER_HASH_FMASK                  GENMASK(8, 8)
 168 #define IPV4_FILTER_HASH_FMASK                  GENMASK(12, 12)
 169
 170 /* ipa->available defines the valid bits in the STATE_AGGR_ACTIVE register */
 171 static inline u32 ipa_reg_state_aggr_active_offset(enum ipa_version version)
 172 {
 173         if (version == IPA_VERSION_3_5_1)
 174                 return 0x0000010c;
 175
 176         return 0x000000b4;
 177 }
 178
 179 #define IPA_REG_BCR_OFFSET                              0x000001d0
 180 /* The next two fields are not present for IPA v4.2 */
 181 #define BCR_CMDQ_L_LACK_ONE_ENTRY_FMASK         GENMASK(0, 0)
 182 #define BCR_TX_NOT_USING_BRESP_FMASK            GENMASK(1, 1)
 183 /* The next field is invalid for IPA v4.1 */
 184 #define BCR_TX_SUSPEND_IRQ_ASSERT_ONCE_FMASK    GENMASK(2, 2)
 185 /* The next two fields are not present for IPA v4.2 */
 186 #define BCR_SUSPEND_L2_IRQ_FMASK                GENMASK(3, 3)
 187 #define BCR_HOLB_DROP_L2_IRQ_FMASK              GENMASK(4, 4)
 188 #define BCR_DUAL_TX_FMASK                       GENMASK(5, 5)
 189 #define BCR_ENABLE_FILTER_DATA_CACHE_FMASK      GENMASK(6, 6)
 190 #define BCR_NOTIF_PRIORITY_OVER_ZLT_FMASK       GENMASK(7, 7)
 191 #define BCR_FILTER_PREFETCH_EN_FMASK            GENMASK(8, 8)
 192 #define BCR_ROUTER_PREFETCH_EN_FMASK            GENMASK(9, 9)
 193
 194 /* Backward compatibility register value to use for each version */
 195 static inline u32 ipa_reg_bcr_val(enum ipa_version version)
 196 {
 197         if (version == IPA_VERSION_3_5_1)
 198                 return BCR_CMDQ_L_LACK_ONE_ENTRY_FMASK |
 199                         BCR_TX_NOT_USING_BRESP_FMASK |
 200                         BCR_SUSPEND_L2_IRQ_FMASK |
 201                         BCR_HOLB_DROP_L2_IRQ_FMASK |
 202                         BCR_DUAL_TX_FMASK;
 203
 204         if (version == IPA_VERSION_4_0 || version == IPA_VERSION_4_1)
 205                 return BCR_CMDQ_L_LACK_ONE_ENTRY_FMASK |
 206                         BCR_SUSPEND_L2_IRQ_FMASK |
 207                         BCR_HOLB_DROP_L2_IRQ_FMASK |
 208                         BCR_DUAL_TX_FMASK;
 209
 210         return 0x00000000;
 211 }
 212
 213 /* The value of the next register must be a multiple of 8 */
 214 #define IPA_REG_LOCAL_PKT_PROC_CNTXT_BASE_OFFSET        0x000001e8
 215
 216 /* ipa->available defines the valid bits in the AGGR_FORCE_CLOSE register */
 217 #define IPA_REG_AGGR_FORCE_CLOSE_OFFSET                 0x000001ec
 218
 219 #define IPA_REG_COUNTER_CFG_OFFSET                      0x000001f0
 220 #define AGGR_GRANULARITY_FMASK                  GENMASK(8, 4)
 221
 222 /* The internal inactivity timer clock is used for the aggregation timer */
 223 #define TIMER_FREQUENCY 32000           /* 32 KHz inactivity timer clock */
 224
 225 /* Compute the value to use in the AGGR_GRANULARITY field representing the
 226  * given number of microseconds.  The value is one less than the number of
 227  * timer ticks in the requested period.  0 not a valid granularity value.
 228  */
 229 static inline u32 ipa_aggr_granularity_val(u32 usec)
 230 {
 231         return DIV_ROUND_CLOSEST(usec * TIMER_FREQUENCY, USEC_PER_SEC) - 1;
 232 }
 233
 234 #define IPA_REG_TX_CFG_OFFSET                           0x000001fc
 235 /* The first three fields are present for IPA v3.5.1 only */
 236 #define TX0_PREFETCH_DISABLE_FMASK              GENMASK(0, 0)
 237 #define TX1_PREFETCH_DISABLE_FMASK              GENMASK(1, 1)
 238 #define PREFETCH_ALMOST_EMPTY_SIZE_FMASK        GENMASK(4, 2)
 239 /* The next six fields are present for IPA v4.0 and above */
 240 #define PREFETCH_ALMOST_EMPTY_SIZE_TX0_FMASK    GENMASK(5, 2)
 241 #define DMAW_SCND_OUTSD_PRED_THRESHOLD_FMASK    GENMASK(9, 6)
 242 #define DMAW_SCND_OUTSD_PRED_EN_FMASK           GENMASK(10, 10)
 243 #define DMAW_MAX_BEATS_256_DIS_FMASK            GENMASK(11, 11)
 244 #define PA_MASK_EN_FMASK                        GENMASK(12, 12)
 245 #define PREFETCH_ALMOST_EMPTY_SIZE_TX1_FMASK    GENMASK(16, 13)
 246 /* The next two fields are present for IPA v4.2 only */
 247 #define SSPND_PA_NO_START_STATE_FMASK           GENMASK(18, 18)
 248 #define SSPND_PA_NO_BQ_STATE_FMASK              GENMASK(19, 19)
 249
 250 #define IPA_REG_FLAVOR_0_OFFSET                         0x00000210
 251 #define BAM_MAX_PIPES_FMASK                     GENMASK(4, 0)
 252 #define BAM_MAX_CONS_PIPES_FMASK                GENMASK(12, 8)
 253 #define BAM_MAX_PROD_PIPES_FMASK                GENMASK(20, 16)
 254 #define BAM_PROD_LOWEST_FMASK                   GENMASK(27, 24)
 255
 256 static inline u32 ipa_reg_idle_indication_cfg_offset(enum ipa_version version)
 257 {
 258         if (version == IPA_VERSION_4_2)
 259                 return 0x00000240;
 260
 261         return 0x00000220;
 262 }
 263
 264 #define ENTER_IDLE_DEBOUNCE_THRESH_FMASK        GENMASK(15, 0)
 265 #define CONST_NON_IDLE_ENABLE_FMASK             GENMASK(16, 16)
 266
 267 /* # IPA source resource groups available based on version */
 268 static inline u32 ipa_resource_group_src_count(enum ipa_version version)
 269 {
 270         switch (version) {
 271         case IPA_VERSION_3_5_1:
 272         case IPA_VERSION_4_0:
 273         case IPA_VERSION_4_1:
 274                 return 4;
 275
 276         case IPA_VERSION_4_2:
 277                 return 1;
 278
 279         default:
 280                 return 0;
 281         }
 282 }
 283
 284 /* # IPA destination resource groups available based on version */
 285 static inline u32 ipa_resource_group_dst_count(enum ipa_version version)
 286 {
 287         switch (version) {
 288         case IPA_VERSION_3_5_1:
 289                 return 3;
 290
 291         case IPA_VERSION_4_0:
 292         case IPA_VERSION_4_1:
 293                 return 4;
 294
 295         case IPA_VERSION_4_2:
 296                 return 1;
 297
 298         default:
 299                 return 0;
 300         }
 301 }
 302
 303 /* Not all of the following are valid (depends on the count, above) */
 304 #define IPA_REG_SRC_RSRC_GRP_01_RSRC_TYPE_N_OFFSET(rt) \
 305                                         (0x00000400 + 0x0020 * (rt))
 306 #define IPA_REG_SRC_RSRC_GRP_23_RSRC_TYPE_N_OFFSET(rt) \
 307                                         (0x00000404 + 0x0020 * (rt))
 308 #define IPA_REG_SRC_RSRC_GRP_45_RSRC_TYPE_N_OFFSET(rt) \
 309                                         (0x00000408 + 0x0020 * (rt))
 310 #define IPA_REG_DST_RSRC_GRP_01_RSRC_TYPE_N_OFFSET(rt) \
 311                                         (0x00000500 + 0x0020 * (rt))
 312 #define IPA_REG_DST_RSRC_GRP_23_RSRC_TYPE_N_OFFSET(rt) \
 313                                         (0x00000504 + 0x0020 * (rt))
 314 #define IPA_REG_DST_RSRC_GRP_45_RSRC_TYPE_N_OFFSET(rt) \
 315                                         (0x00000508 + 0x0020 * (rt))
 316 /* The next four fields are used for all resource group registers */
 317 #define X_MIN_LIM_FMASK                         GENMASK(5, 0)
 318 #define X_MAX_LIM_FMASK                         GENMASK(13, 8)
 319 /* The next two fields are not always present (if resource count is odd) */
 320 #define Y_MIN_LIM_FMASK                         GENMASK(21, 16)
 321 #define Y_MAX_LIM_FMASK                         GENMASK(29, 24)
 322
 323 #define IPA_REG_ENDP_INIT_CTRL_N_OFFSET(ep) \
 324                                         (0x00000800 + 0x0070 * (ep))
 325 /* The next field should only used for IPA v3.5.1 */
 326 #define ENDP_SUSPEND_FMASK                      GENMASK(0, 0)
 327 #define ENDP_DELAY_FMASK                        GENMASK(1, 1)
 328
 329 #define IPA_REG_ENDP_INIT_CFG_N_OFFSET(ep) \
 330                                         (0x00000808 + 0x0070 * (ep))
 331 #define FRAG_OFFLOAD_EN_FMASK                   GENMASK(0, 0)
 332 #define CS_OFFLOAD_EN_FMASK                     GENMASK(2, 1)
 333 #define CS_METADATA_HDR_OFFSET_FMASK            GENMASK(6, 3)
 334 #define CS_GEN_QMB_MASTER_SEL_FMASK             GENMASK(8, 8)
 335
 336 /** enum ipa_cs_offload_en - checksum offload field in ENDP_INIT_CFG_N */
 337 enum ipa_cs_offload_en {
 338         IPA_CS_OFFLOAD_NONE             = 0x0,
 339         IPA_CS_OFFLOAD_UL               = 0x1,
 340         IPA_CS_OFFLOAD_DL               = 0x2,
 341         IPA_CS_RSVD                     = 0x3,
 342 };
 343
 344 #define IPA_REG_ENDP_INIT_HDR_N_OFFSET(ep) \
 345                                         (0x00000810 + 0x0070 * (ep))
 346 #define HDR_LEN_FMASK                           GENMASK(5, 0)
 347 #define HDR_OFST_METADATA_VALID_FMASK           GENMASK(6, 6)
 348 #define HDR_OFST_METADATA_FMASK                 GENMASK(12, 7)
 349 #define HDR_ADDITIONAL_CONST_LEN_FMASK          GENMASK(18, 13)
 350 #define HDR_OFST_PKT_SIZE_VALID_FMASK           GENMASK(19, 19)
 351 #define HDR_OFST_PKT_SIZE_FMASK                 GENMASK(25, 20)
 352 #define HDR_A5_MUX_FMASK                        GENMASK(26, 26)
 353 #define HDR_LEN_INC_DEAGG_HDR_FMASK             GENMASK(27, 27)
 354 #define HDR_METADATA_REG_VALID_FMASK            GENMASK(28, 28)
 355
 356 #define IPA_REG_ENDP_INIT_HDR_EXT_N_OFFSET(ep) \
 357                                         (0x00000814 + 0x0070 * (ep))
 358 #define HDR_ENDIANNESS_FMASK                    GENMASK(0, 0)
 359 #define HDR_TOTAL_LEN_OR_PAD_VALID_FMASK        GENMASK(1, 1)
 360 #define HDR_TOTAL_LEN_OR_PAD_FMASK              GENMASK(2, 2)
 361 #define HDR_PAYLOAD_LEN_INC_PADDING_FMASK       GENMASK(3, 3)
 362 #define HDR_TOTAL_LEN_OR_PAD_OFFSET_FMASK       GENMASK(9, 4)
 363 #define HDR_PAD_TO_ALIGNMENT_FMASK              GENMASK(13, 10)
 364
 365 /* Valid only for RX (IPA producer) endpoints */
 366 #define IPA_REG_ENDP_INIT_HDR_METADATA_MASK_N_OFFSET(rxep) \
 367                                         (0x00000818 + 0x0070 * (rxep))
 368
 369 /* Valid only for TX (IPA consumer) endpoints */
 370 #define IPA_REG_ENDP_INIT_MODE_N_OFFSET(txep) \
 371                                         (0x00000820 + 0x0070 * (txep))
 372 #define MODE_FMASK                              GENMASK(2, 0)
 373 #define DEST_PIPE_INDEX_FMASK                   GENMASK(8, 4)
 374 #define BYTE_THRESHOLD_FMASK                    GENMASK(27, 12)
 375 #define PIPE_REPLICATION_EN_FMASK               GENMASK(28, 28)
 376 #define PAD_EN_FMASK                            GENMASK(29, 29)
 377 #define HDR_FTCH_DISABLE_FMASK                  GENMASK(30, 30)
 378
 379 /** enum ipa_mode - mode field in ENDP_INIT_MODE_N */
 380 enum ipa_mode {
 381         IPA_BASIC                       = 0x0,
 382         IPA_ENABLE_FRAMING_HDLC         = 0x1,
 383         IPA_ENABLE_DEFRAMING_HDLC       = 0x2,
 384         IPA_DMA                         = 0x3,
 385 };
 386
 387 #define IPA_REG_ENDP_INIT_AGGR_N_OFFSET(ep) \
 388                                         (0x00000824 +  0x0070 * (ep))
 389 #define AGGR_EN_FMASK                           GENMASK(1, 0)
 390 #define AGGR_TYPE_FMASK                         GENMASK(4, 2)
 391 #define AGGR_BYTE_LIMIT_FMASK                   GENMASK(9, 5)
 392 #define AGGR_TIME_LIMIT_FMASK                   GENMASK(14, 10)
 393 #define AGGR_PKT_LIMIT_FMASK                    GENMASK(20, 15)
 394 #define AGGR_SW_EOF_ACTIVE_FMASK                GENMASK(21, 21)
 395 #define AGGR_FORCE_CLOSE_FMASK                  GENMASK(22, 22)
 396 #define AGGR_HARD_BYTE_LIMIT_ENABLE_FMASK       GENMASK(24, 24)
 397
 398 /** enum ipa_aggr_en - aggregation enable field in ENDP_INIT_AGGR_N */
 399 enum ipa_aggr_en {
 400         IPA_BYPASS_AGGR                 = 0x0,
 401         IPA_ENABLE_AGGR                 = 0x1,
 402         IPA_ENABLE_DEAGGR               = 0x2,
 403 };
 404
 405 /** enum ipa_aggr_type - aggregation type field in ENDP_INIT_AGGR_N */
 406 enum ipa_aggr_type {
 407         IPA_MBIM_16                     = 0x0,
 408         IPA_HDLC                        = 0x1,
 409         IPA_TLP                         = 0x2,
 410         IPA_RNDIS                       = 0x3,
 411         IPA_GENERIC                     = 0x4,
 412         IPA_COALESCE                    = 0x5,
 413         IPA_QCMAP                       = 0x6,
 414 };
 415
 416 /* Valid only for RX (IPA producer) endpoints */
 417 #define IPA_REG_ENDP_INIT_HOL_BLOCK_EN_N_OFFSET(rxep) \
 418                                         (0x0000082c +  0x0070 * (rxep))
 419 #define HOL_BLOCK_EN_FMASK                      GENMASK(0, 0)
 420
 421 /* Valid only for RX (IPA producer) endpoints */
 422 #define IPA_REG_ENDP_INIT_HOL_BLOCK_TIMER_N_OFFSET(rxep) \
 423                                         (0x00000830 +  0x0070 * (rxep))
 424 /* The next two fields are present for IPA v4.2 only */
 425 #define BASE_VALUE_FMASK                        GENMASK(4, 0)
 426 #define SCALE_FMASK                             GENMASK(12, 8)
 427
 428 /* Valid only for TX (IPA consumer) endpoints */
 429 #define IPA_REG_ENDP_INIT_DEAGGR_N_OFFSET(txep) \
 430                                         (0x00000834 + 0x0070 * (txep))
 431 #define DEAGGR_HDR_LEN_FMASK                    GENMASK(5, 0)
 432 #define PACKET_OFFSET_VALID_FMASK               GENMASK(7, 7)
 433 #define PACKET_OFFSET_LOCATION_FMASK            GENMASK(13, 8)
 434 #define MAX_PACKET_LEN_FMASK                    GENMASK(31, 16)
 435
 436 #define IPA_REG_ENDP_INIT_RSRC_GRP_N_OFFSET(ep) \
 437                                         (0x00000838 + 0x0070 * (ep))
 438 /* Encoded value for RSRC_GRP endpoint register RSRC_GRP field */
 439 static inline u32 rsrc_grp_encoded(enum ipa_version version, u32 rsrc_grp)
 440 {
 441         switch (version) {
 442         case IPA_VERSION_4_2:
 443                 return u32_encode_bits(rsrc_grp, GENMASK(0, 0));
 444         default:
 445                 return u32_encode_bits(rsrc_grp, GENMASK(1, 0));
 446         }
 447 }
 448
 449 /* Valid only for TX (IPA consumer) endpoints */
 450 #define IPA_REG_ENDP_INIT_SEQ_N_OFFSET(txep) \
 451                                         (0x0000083c + 0x0070 * (txep))
 452 #define HPS_SEQ_TYPE_FMASK                      GENMASK(3, 0)
 453 #define DPS_SEQ_TYPE_FMASK                      GENMASK(7, 4)
 454 #define HPS_REP_SEQ_TYPE_FMASK                  GENMASK(11, 8)
 455 #define DPS_REP_SEQ_TYPE_FMASK                  GENMASK(15, 12)
 456
 457 /**
 458  * enum ipa_seq_type - HPS and DPS sequencer type fields in ENDP_INIT_SEQ_N
 459  * @IPA_SEQ_DMA_ONLY:           only DMA is performed
 460  * @IPA_SEQ_PKT_PROCESS_NO_DEC_UCP:
 461  *      packet processing + no decipher + microcontroller (Ethernet Bridging)
 462  * @IPA_SEQ_2ND_PKT_PROCESS_PASS_NO_DEC_UCP:
 463  *      second packet processing pass + no decipher + microcontroller
 464  * @IPA_SEQ_DMA_DEC:            DMA + cipher/decipher
 465  * @IPA_SEQ_DMA_COMP_DECOMP:    DMA + compression/decompression
 466  * @IPA_SEQ_PKT_PROCESS_NO_DEC_NO_UCP_DMAP:
 467  *      packet processing + no decipher + no uCP + HPS REP DMA parser
 468  * @IPA_SEQ_INVALID:            invalid sequencer type
 469  *
 470  * The values defined here are broken into 4-bit nibbles that are written
 471  * into fields of the INIT_SEQ_N endpoint registers.
 472  */
 473 enum ipa_seq_type {
 474         IPA_SEQ_DMA_ONLY                        = 0x0000,
 475         IPA_SEQ_PKT_PROCESS_NO_DEC_UCP          = 0x0002,
 476         IPA_SEQ_2ND_PKT_PROCESS_PASS_NO_DEC_UCP = 0x0004,
 477         IPA_SEQ_DMA_DEC                         = 0x0011,
 478         IPA_SEQ_DMA_COMP_DECOMP                 = 0x0020,
 479         IPA_SEQ_PKT_PROCESS_NO_DEC_NO_UCP_DMAP  = 0x0806,
 480         IPA_SEQ_INVALID                         = 0xffff,
 481 };
 482
 483 #define IPA_REG_ENDP_STATUS_N_OFFSET(ep) \
 484                                         (0x00000840 + 0x0070 * (ep))
 485 #define STATUS_EN_FMASK                         GENMASK(0, 0)
 486 #define STATUS_ENDP_FMASK                       GENMASK(5, 1)
 487 #define STATUS_LOCATION_FMASK                   GENMASK(8, 8)
 488 /* The next field is not present for IPA v3.5.1 */
 489 #define STATUS_PKT_SUPPRESS_FMASK               GENMASK(9, 9)
 490
 491 /* The next register is only present for IPA versions that support hashing */
 492 #define IPA_REG_ENDP_FILTER_ROUTER_HSH_CFG_N_OFFSET(er) \
 493                                         (0x0000085c + 0x0070 * (er))
 494 #define FILTER_HASH_MSK_SRC_ID_FMASK            GENMASK(0, 0)
 495 #define FILTER_HASH_MSK_SRC_IP_FMASK            GENMASK(1, 1)
 496 #define FILTER_HASH_MSK_DST_IP_FMASK            GENMASK(2, 2)
 497 #define FILTER_HASH_MSK_SRC_PORT_FMASK          GENMASK(3, 3)
 498 #define FILTER_HASH_MSK_DST_PORT_FMASK          GENMASK(4, 4)
 499 #define FILTER_HASH_MSK_PROTOCOL_FMASK          GENMASK(5, 5)
 500 #define FILTER_HASH_MSK_METADATA_FMASK          GENMASK(6, 6)
 501 #define IPA_REG_ENDP_FILTER_HASH_MSK_ALL        GENMASK(6, 0)
 502
 503 #define ROUTER_HASH_MSK_SRC_ID_FMASK            GENMASK(16, 16)
 504 #define ROUTER_HASH_MSK_SRC_IP_FMASK            GENMASK(17, 17)
 505 #define ROUTER_HASH_MSK_DST_IP_FMASK            GENMASK(18, 18)
 506 #define ROUTER_HASH_MSK_SRC_PORT_FMASK          GENMASK(19, 19)
 507 #define ROUTER_HASH_MSK_DST_PORT_FMASK          GENMASK(20, 20)
 508 #define ROUTER_HASH_MSK_PROTOCOL_FMASK          GENMASK(21, 21)
 509 #define ROUTER_HASH_MSK_METADATA_FMASK          GENMASK(22, 22)
 510 #define IPA_REG_ENDP_ROUTER_HASH_MSK_ALL        GENMASK(22, 16)
 511
 512 #define IPA_REG_IRQ_STTS_OFFSET \
 513                                 IPA_REG_IRQ_STTS_EE_N_OFFSET(GSI_EE_AP)
 514 #define IPA_REG_IRQ_STTS_EE_N_OFFSET(ee) \
 515                                         (0x00003008 + 0x1000 * (ee))
 516
 517 #define IPA_REG_IRQ_EN_OFFSET \
 518                                 IPA_REG_IRQ_EN_EE_N_OFFSET(GSI_EE_AP)
 519 #define IPA_REG_IRQ_EN_EE_N_OFFSET(ee) \
 520                                         (0x0000300c + 0x1000 * (ee))
 521
 522 #define IPA_REG_IRQ_CLR_OFFSET \
 523                                 IPA_REG_IRQ_CLR_EE_N_OFFSET(GSI_EE_AP)
 524 #define IPA_REG_IRQ_CLR_EE_N_OFFSET(ee) \
 525                                         (0x00003010 + 0x1000 * (ee))
 526
 527 #define IPA_REG_IRQ_UC_OFFSET \
 528                                 IPA_REG_IRQ_UC_EE_N_OFFSET(GSI_EE_AP)
 529 #define IPA_REG_IRQ_UC_EE_N_OFFSET(ee) \
 530                                         (0x0000301c + 0x1000 * (ee))
 531
 532 /* ipa->available defines the valid bits in the SUSPEND_INFO register */
 533 #define IPA_REG_IRQ_SUSPEND_INFO_OFFSET \
 534                                 IPA_REG_IRQ_SUSPEND_INFO_EE_N_OFFSET(GSI_EE_AP)
 535 #define IPA_REG_IRQ_SUSPEND_INFO_EE_N_OFFSET(ee) \
 536                                         (0x00003030 + 0x1000 * (ee))
 537
 538 /* ipa->available defines the valid bits in the IRQ_SUSPEND_EN register */
 539 #define IPA_REG_IRQ_SUSPEND_EN_OFFSET \
 540                                 IPA_REG_IRQ_SUSPEND_EN_EE_N_OFFSET(GSI_EE_AP)
 541 #define IPA_REG_IRQ_SUSPEND_EN_EE_N_OFFSET(ee) \
 542                                         (0x00003034 + 0x1000 * (ee))
 543
 544 /* ipa->available defines the valid bits in the IRQ_SUSPEND_CLR register */
 545 #define IPA_REG_IRQ_SUSPEND_CLR_OFFSET \
 546                                 IPA_REG_IRQ_SUSPEND_CLR_EE_N_OFFSET(GSI_EE_AP)
 547 #define IPA_REG_IRQ_SUSPEND_CLR_EE_N_OFFSET(ee) \
 548                                         (0x00003038 + 0x1000 * (ee))
 549
 550 int ipa_reg_init(struct ipa *ipa);
 551 void ipa_reg_exit(struct ipa *ipa);
 552
 553 #endif /* _IPA_REG_H_ */