drivers/net/fjes/fjes_regs.h

   1 /*
   2  *  FUJITSU Extended Socket Network Device driver
   3  *  Copyright (c) 2015 FUJITSU LIMITED
   4  *
   5  * This program is free software; you can redistribute it and/or modify it
   6  * under the terms and conditions of the GNU General Public License,
   7  * version 2, as published by the Free Software Foundation.
   8  *
   9  * This program is distributed in the hope it will be useful, but WITHOUT
  10  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  11  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  12  * more details.
  13  *
  14  * You should have received a copy of the GNU General Public License along with
  15  * this program; if not, see <http://www.gnu.org/licenses/>.
  16  *
  17  * The full GNU General Public License is included in this distribution in
  18  * the file called "COPYING".
  19  *
  20  */
  21
  22 #ifndef FJES_REGS_H_
  23 #define FJES_REGS_H_
  24
  25 #include <linux/bitops.h>
  26
  27 #define XSCT_DEVICE_REGISTER_SIZE 0x1000
  28
  29 /* register offset */
  30 /* Information registers */
  31 #define XSCT_OWNER_EPID     0x0000  /* Owner EPID */
  32 #define XSCT_MAX_EP         0x0004  /* Maximum EP */
  33
  34 /* Device Control registers */
  35 #define XSCT_DCTL           0x0010  /* Device Control */
  36
  37 /* Command Control registers */
  38 #define XSCT_CR             0x0020  /* Command request */
  39 #define XSCT_CS             0x0024  /* Command status */
  40 #define XSCT_SHSTSAL        0x0028  /* Share status address Low */
  41 #define XSCT_SHSTSAH        0x002C  /* Share status address High */
  42
  43 #define XSCT_REQBL          0x0034  /* Request Buffer length */
  44 #define XSCT_REQBAL         0x0038  /* Request Buffer Address Low */
  45 #define XSCT_REQBAH         0x003C  /* Request Buffer Address High */
  46
  47 #define XSCT_RESPBL         0x0044  /* Response Buffer Length */
  48 #define XSCT_RESPBAL        0x0048  /* Response Buffer Address Low */
  49 #define XSCT_RESPBAH        0x004C  /* Response Buffer Address High */
  50
  51 /* Interrupt Control registers */
  52 #define XSCT_IMS            0x0084  /* Interrupt mask set */
  53 #define XSCT_IMC            0x0088  /* Interrupt mask clear */
  54
  55 /* register structure */
  56 /* Information registers */
  57 union REG_OWNER_EPID {
  58         struct {
  59                 __le32 epid:16;
  60                 __le32:16;
  61         } bits;
  62         __le32 reg;
  63 };
  64
  65 union REG_MAX_EP {
  66         struct {
  67                 __le32 maxep:16;
  68                 __le32:16;
  69         } bits;
  70         __le32 reg;
  71 };
  72
  73 /* Device Control registers */
  74 union REG_DCTL {
  75         struct {
  76                 __le32 reset:1;
  77                 __le32 rsv0:15;
  78                 __le32 rsv1:16;
  79         } bits;
  80         __le32 reg;
  81 };
  82
  83 /* Command Control registers */
  84 union REG_CR {
  85         struct {
  86                 __le32 req_code:16;
  87                 __le32 err_info:14;
  88                 __le32 error:1;
  89                 __le32 req_start:1;
  90         } bits;
  91         __le32 reg;
  92 };
  93
  94 union REG_CS {
  95         struct {
  96                 __le32 req_code:16;
  97                 __le32 rsv0:14;
  98                 __le32 busy:1;
  99                 __le32 complete:1;
 100         } bits;
 101         __le32 reg;
 102 };
 103
 104 enum REG_ICTL_MASK {
 105         REG_ICTL_MASK_INFO_UPDATE     = 1 << 20,
 106         REG_ICTL_MASK_DEV_STOP_REQ    = 1 << 19,
 107         REG_ICTL_MASK_TXRX_STOP_REQ   = 1 << 18,
 108         REG_ICTL_MASK_TXRX_STOP_DONE  = 1 << 17,
 109         REG_ICTL_MASK_RX_DATA         = 1 << 16,
 110         REG_ICTL_MASK_ALL             = GENMASK(20, 16),
 111 };
 112
 113 struct fjes_hw;
 114
 115 u32 fjes_hw_rd32(struct fjes_hw *hw, u32 reg);
 116
 117 #define wr32(reg, val) \
 118 do { \
 119         u8 *base = hw->base; \
 120         writel((val), &base[(reg)]); \
 121 } while (0)
 122
 123 #define rd32(reg) (fjes_hw_rd32(hw, reg))
 124
 125 #endif /* FJES_REGS_H_ */