drivers/net/ethernet/mellanox/mlxsw/reg.h

   1 /* SPDX-License-Identifier: BSD-3-Clause OR GPL-2.0 */
   2 /* Copyright (c) 2015-2018 Mellanox Technologies. All rights reserved */
   3
   4 #ifndef _MLXSW_REG_H
   5 #define _MLXSW_REG_H
   6
   7 #include <linux/kernel.h>
   8 #include <linux/string.h>
   9 #include <linux/bitops.h>
  10 #include <linux/if_vlan.h>
  11
  12 #include "item.h"
  13 #include "port.h"
  14
  15 struct mlxsw_reg_info {
  16         u16 id;
  17         u16 len; /* In u8 */
  18         const char *name;
  19 };
  20
  21 #define MLXSW_REG_DEFINE(_name, _id, _len)                              \
  22 static const struct mlxsw_reg_info mlxsw_reg_##_name = {                \
  23         .id = _id,                                                      \
  24         .len = _len,                                                    \
  25         .name = #_name,                                                 \
  26 }
  27
  28 #define MLXSW_REG(type) (&mlxsw_reg_##type)
  29 #define MLXSW_REG_LEN(type) MLXSW_REG(type)->len
  30 #define MLXSW_REG_ZERO(type, payload) memset(payload, 0, MLXSW_REG(type)->len)
  31
  32 /* SGCR - Switch General Configuration Register
  33  * --------------------------------------------
  34  * This register is used for configuration of the switch capabilities.
  35  */
  36 #define MLXSW_REG_SGCR_ID 0x2000
  37 #define MLXSW_REG_SGCR_LEN 0x10
  38
  39 MLXSW_REG_DEFINE(sgcr, MLXSW_REG_SGCR_ID, MLXSW_REG_SGCR_LEN);
  40
  41 /* reg_sgcr_llb
  42  * Link Local Broadcast (Default=0)
  43  * When set, all Link Local packets (224.0.0.X) will be treated as broadcast
  44  * packets and ignore the IGMP snooping entries.
  45  * Access: RW
  46  */
  47 MLXSW_ITEM32(reg, sgcr, llb, 0x04, 0, 1);
  48
  49 static inline void mlxsw_reg_sgcr_pack(char *payload, bool llb)
  50 {
  51         MLXSW_REG_ZERO(sgcr, payload);
  52         mlxsw_reg_sgcr_llb_set(payload, !!llb);
  53 }
  54
  55 /* SPAD - Switch Physical Address Register
  56  * ---------------------------------------
  57  * The SPAD register configures the switch physical MAC address.
  58  */
  59 #define MLXSW_REG_SPAD_ID 0x2002
  60 #define MLXSW_REG_SPAD_LEN 0x10
  61
  62 MLXSW_REG_DEFINE(spad, MLXSW_REG_SPAD_ID, MLXSW_REG_SPAD_LEN);
  63
  64 /* reg_spad_base_mac
  65  * Base MAC address for the switch partitions.
  66  * Per switch partition MAC address is equal to:
  67  * base_mac + swid
  68  * Access: RW
  69  */
  70 MLXSW_ITEM_BUF(reg, spad, base_mac, 0x02, 6);
  71
  72 /* SSPR - Switch System Port Record Register
  73  * -----------------------------------------
  74  * Configures the system port to local port mapping.
  75  */
  76 #define MLXSW_REG_SSPR_ID 0x2008
  77 #define MLXSW_REG_SSPR_LEN 0x8
  78
  79 MLXSW_REG_DEFINE(sspr, MLXSW_REG_SSPR_ID, MLXSW_REG_SSPR_LEN);
  80
  81 /* reg_sspr_m
  82  * Master - if set, then the record describes the master system port.
  83  * This is needed in case a local port is mapped into several system ports
  84  * (for multipathing). That number will be reported as the source system
  85  * port when packets are forwarded to the CPU. Only one master port is allowed
  86  * per local port.
  87  *
  88  * Note: Must be set for Spectrum.
  89  * Access: RW
  90  */
  91 MLXSW_ITEM32(reg, sspr, m, 0x00, 31, 1);
  92
  93 /* reg_sspr_local_port
  94  * Local port number.
  95  *
  96  * Access: RW
  97  */
  98 MLXSW_ITEM32_LP(reg, sspr, 0x00, 16, 0x00, 12);
  99
 100 /* reg_sspr_sub_port
 101  * Virtual port within the physical port.
 102  * Should be set to 0 when virtual ports are not enabled on the port.
 103  *
 104  * Access: RW
 105  */
 106 MLXSW_ITEM32(reg, sspr, sub_port, 0x00, 8, 8);
 107
 108 /* reg_sspr_system_port
 109  * Unique identifier within the stacking domain that represents all the ports
 110  * that are available in the system (external ports).
 111  *
 112  * Currently, only single-ASIC configurations are supported, so we default to
 113  * 1:1 mapping between system ports and local ports.
 114  * Access: Index
 115  */
 116 MLXSW_ITEM32(reg, sspr, system_port, 0x04, 0, 16);
 117
 118 static inline void mlxsw_reg_sspr_pack(char *payload, u16 local_port)
 119 {
 120         MLXSW_REG_ZERO(sspr, payload);
 121         mlxsw_reg_sspr_m_set(payload, 1);
 122         mlxsw_reg_sspr_local_port_set(payload, local_port);
 123         mlxsw_reg_sspr_sub_port_set(payload, 0);
 124         mlxsw_reg_sspr_system_port_set(payload, local_port);
 125 }
 126
 127 /* SFDAT - Switch Filtering Database Aging Time
 128  * --------------------------------------------
 129  * Controls the Switch aging time. Aging time is able to be set per Switch
 130  * Partition.
 131  */
 132 #define MLXSW_REG_SFDAT_ID 0x2009
 133 #define MLXSW_REG_SFDAT_LEN 0x8
 134
 135 MLXSW_REG_DEFINE(sfdat, MLXSW_REG_SFDAT_ID, MLXSW_REG_SFDAT_LEN);
 136
 137 /* reg_sfdat_swid
 138  * Switch partition ID.
 139  * Access: Index
 140  */
 141 MLXSW_ITEM32(reg, sfdat, swid, 0x00, 24, 8);
 142
 143 /* reg_sfdat_age_time
 144  * Aging time in seconds
 145  * Min - 10 seconds
 146  * Max - 1,000,000 seconds
 147  * Default is 300 seconds.
 148  * Access: RW
 149  */
 150 MLXSW_ITEM32(reg, sfdat, age_time, 0x04, 0, 20);
 151
 152 static inline void mlxsw_reg_sfdat_pack(char *payload, u32 age_time)
 153 {
 154         MLXSW_REG_ZERO(sfdat, payload);
 155         mlxsw_reg_sfdat_swid_set(payload, 0);
 156         mlxsw_reg_sfdat_age_time_set(payload, age_time);
 157 }
 158
 159 /* SFD - Switch Filtering Database
 160  * -------------------------------
 161  * The following register defines the access to the filtering database.
 162  * The register supports querying, adding, removing and modifying the database.
 163  * The access is optimized for bulk updates in which case more than one
 164  * FDB record is present in the same command.
 165  */
 166 #define MLXSW_REG_SFD_ID 0x200A
 167 #define MLXSW_REG_SFD_BASE_LEN 0x10 /* base length, without records */
 168 #define MLXSW_REG_SFD_REC_LEN 0x10 /* record length */
 169 #define MLXSW_REG_SFD_REC_MAX_COUNT 64
 170 #define MLXSW_REG_SFD_LEN (MLXSW_REG_SFD_BASE_LEN +     \
 171                            MLXSW_REG_SFD_REC_LEN * MLXSW_REG_SFD_REC_MAX_COUNT)
 172
 173 MLXSW_REG_DEFINE(sfd, MLXSW_REG_SFD_ID, MLXSW_REG_SFD_LEN);
 174
 175 /* reg_sfd_swid
 176  * Switch partition ID for queries. Reserved on Write.
 177  * Access: Index
 178  */
 179 MLXSW_ITEM32(reg, sfd, swid, 0x00, 24, 8);
 180
 181 enum mlxsw_reg_sfd_op {
 182         /* Dump entire FDB a (process according to record_locator) */
 183         MLXSW_REG_SFD_OP_QUERY_DUMP = 0,
 184         /* Query records by {MAC, VID/FID} value */
 185         MLXSW_REG_SFD_OP_QUERY_QUERY = 1,
 186         /* Query and clear activity. Query records by {MAC, VID/FID} value */
 187         MLXSW_REG_SFD_OP_QUERY_QUERY_AND_CLEAR_ACTIVITY = 2,
 188         /* Test. Response indicates if each of the records could be
 189          * added to the FDB.
 190          */
 191         MLXSW_REG_SFD_OP_WRITE_TEST = 0,
 192         /* Add/modify. Aged-out records cannot be added. This command removes
 193          * the learning notification of the {MAC, VID/FID}. Response includes
 194          * the entries that were added to the FDB.
 195          */
 196         MLXSW_REG_SFD_OP_WRITE_EDIT = 1,
 197         /* Remove record by {MAC, VID/FID}. This command also removes
 198          * the learning notification and aged-out notifications
 199          * of the {MAC, VID/FID}. The response provides current (pre-removal)
 200          * entries as non-aged-out.
 201          */
 202         MLXSW_REG_SFD_OP_WRITE_REMOVE = 2,
 203         /* Remove learned notification by {MAC, VID/FID}. The response provides
 204          * the removed learning notification.
 205          */
 206         MLXSW_REG_SFD_OP_WRITE_REMOVE_NOTIFICATION = 2,
 207 };
 208
 209 /* reg_sfd_op
 210  * Operation.
 211  * Access: OP
 212  */
 213 MLXSW_ITEM32(reg, sfd, op, 0x04, 30, 2);
 214
 215 /* reg_sfd_record_locator
 216  * Used for querying the FDB. Use record_locator=0 to initiate the
 217  * query. When a record is returned, a new record_locator is
 218  * returned to be used in the subsequent query.
 219  * Reserved for database update.
 220  * Access: Index
 221  */
 222 MLXSW_ITEM32(reg, sfd, record_locator, 0x04, 0, 30);
 223
 224 /* reg_sfd_num_rec
 225  * Request: Number of records to read/add/modify/remove
 226  * Response: Number of records read/added/replaced/removed
 227  * See above description for more details.
 228  * Ranges 0..64
 229  * Access: RW
 230  */
 231 MLXSW_ITEM32(reg, sfd, num_rec, 0x08, 0, 8);
 232
 233 static inline void mlxsw_reg_sfd_pack(char *payload, enum mlxsw_reg_sfd_op op,
 234                                       u32 record_locator)
 235 {
 236         MLXSW_REG_ZERO(sfd, payload);
 237         mlxsw_reg_sfd_op_set(payload, op);
 238         mlxsw_reg_sfd_record_locator_set(payload, record_locator);
 239 }
 240
 241 /* reg_sfd_rec_swid
 242  * Switch partition ID.
 243  * Access: Index
 244  */
 245 MLXSW_ITEM32_INDEXED(reg, sfd, rec_swid, MLXSW_REG_SFD_BASE_LEN, 24, 8,
 246                      MLXSW_REG_SFD_REC_LEN, 0x00, false);
 247
 248 enum mlxsw_reg_sfd_rec_type {
 249         MLXSW_REG_SFD_REC_TYPE_UNICAST = 0x0,
 250         MLXSW_REG_SFD_REC_TYPE_UNICAST_LAG = 0x1,
 251         MLXSW_REG_SFD_REC_TYPE_MULTICAST = 0x2,
 252         MLXSW_REG_SFD_REC_TYPE_UNICAST_TUNNEL = 0xC,
 253 };
 254
 255 /* reg_sfd_rec_type
 256  * FDB record type.
 257  * Access: RW
 258  */
 259 MLXSW_ITEM32_INDEXED(reg, sfd, rec_type, MLXSW_REG_SFD_BASE_LEN, 20, 4,
 260                      MLXSW_REG_SFD_REC_LEN, 0x00, false);
 261
 262 enum mlxsw_reg_sfd_rec_policy {
 263         /* Replacement disabled, aging disabled. */
 264         MLXSW_REG_SFD_REC_POLICY_STATIC_ENTRY = 0,
 265         /* (mlag remote): Replacement enabled, aging disabled,
 266          * learning notification enabled on this port.
 267          */
 268         MLXSW_REG_SFD_REC_POLICY_DYNAMIC_ENTRY_MLAG = 1,
 269         /* (ingress device): Replacement enabled, aging enabled. */
 270         MLXSW_REG_SFD_REC_POLICY_DYNAMIC_ENTRY_INGRESS = 3,
 271 };
 272
 273 /* reg_sfd_rec_policy
 274  * Policy.
 275  * Access: RW
 276  */
 277 MLXSW_ITEM32_INDEXED(reg, sfd, rec_policy, MLXSW_REG_SFD_BASE_LEN, 18, 2,
 278                      MLXSW_REG_SFD_REC_LEN, 0x00, false);
 279
 280 /* reg_sfd_rec_a
 281  * Activity. Set for new static entries. Set for static entries if a frame SMAC
 282  * lookup hits on the entry.
 283  * To clear the a bit, use "query and clear activity" op.
 284  * Access: RO
 285  */
 286 MLXSW_ITEM32_INDEXED(reg, sfd, rec_a, MLXSW_REG_SFD_BASE_LEN, 16, 1,
 287                      MLXSW_REG_SFD_REC_LEN, 0x00, false);
 288
 289 /* reg_sfd_rec_mac
 290  * MAC address.
 291  * Access: Index
 292  */
 293 MLXSW_ITEM_BUF_INDEXED(reg, sfd, rec_mac, MLXSW_REG_SFD_BASE_LEN, 6,
 294                        MLXSW_REG_SFD_REC_LEN, 0x02);
 295
 296 enum mlxsw_reg_sfd_rec_action {
 297         /* forward */
 298         MLXSW_REG_SFD_REC_ACTION_NOP = 0,
 299         /* forward and trap, trap_id is FDB_TRAP */
 300         MLXSW_REG_SFD_REC_ACTION_MIRROR_TO_CPU = 1,
 301         /* trap and do not forward, trap_id is FDB_TRAP */
 302         MLXSW_REG_SFD_REC_ACTION_TRAP = 2,
 303         /* forward to IP router */
 304         MLXSW_REG_SFD_REC_ACTION_FORWARD_IP_ROUTER = 3,
 305         MLXSW_REG_SFD_REC_ACTION_DISCARD_ERROR = 15,
 306 };
 307
 308 /* reg_sfd_rec_action
 309  * Action to apply on the packet.
 310  * Note: Dynamic entries can only be configured with NOP action.
 311  * Access: RW
 312  */
 313 MLXSW_ITEM32_INDEXED(reg, sfd, rec_action, MLXSW_REG_SFD_BASE_LEN, 28, 4,
 314                      MLXSW_REG_SFD_REC_LEN, 0x0C, false);
 315
 316 /* reg_sfd_uc_sub_port
 317  * VEPA channel on local port.
 318  * Valid only if local port is a non-stacking port. Must be 0 if multichannel
 319  * VEPA is not enabled.
 320  * Access: RW
 321  */
 322 MLXSW_ITEM32_INDEXED(reg, sfd, uc_sub_port, MLXSW_REG_SFD_BASE_LEN, 16, 8,
 323                      MLXSW_REG_SFD_REC_LEN, 0x08, false);
 324
 325 /* reg_sfd_uc_fid_vid
 326  * Filtering ID or VLAN ID
 327  * For SwitchX and SwitchX-2:
 328  * - Dynamic entries (policy 2,3) use FID
 329  * - Static entries (policy 0) use VID
 330  * - When independent learning is configured, VID=FID
 331  * For Spectrum: use FID for both Dynamic and Static entries.
 332  * VID should not be used.
 333  * Access: Index
 334  */
 335 MLXSW_ITEM32_INDEXED(reg, sfd, uc_fid_vid, MLXSW_REG_SFD_BASE_LEN, 0, 16,
 336                      MLXSW_REG_SFD_REC_LEN, 0x08, false);
 337
 338 /* reg_sfd_uc_system_port
 339  * Unique port identifier for the final destination of the packet.
 340  * Access: RW
 341  */
 342 MLXSW_ITEM32_INDEXED(reg, sfd, uc_system_port, MLXSW_REG_SFD_BASE_LEN, 0, 16,
 343                      MLXSW_REG_SFD_REC_LEN, 0x0C, false);
 344
 345 static inline void mlxsw_reg_sfd_rec_pack(char *payload, int rec_index,
 346                                           enum mlxsw_reg_sfd_rec_type rec_type,
 347                                           const char *mac,
 348                                           enum mlxsw_reg_sfd_rec_action action)
 349 {
 350         u8 num_rec = mlxsw_reg_sfd_num_rec_get(payload);
 351
 352         if (rec_index >= num_rec)
 353                 mlxsw_reg_sfd_num_rec_set(payload, rec_index + 1);
 354         mlxsw_reg_sfd_rec_swid_set(payload, rec_index, 0);
 355         mlxsw_reg_sfd_rec_type_set(payload, rec_index, rec_type);
 356         mlxsw_reg_sfd_rec_mac_memcpy_to(payload, rec_index, mac);
 357         mlxsw_reg_sfd_rec_action_set(payload, rec_index, action);
 358 }
 359
 360 static inline void mlxsw_reg_sfd_uc_pack(char *payload, int rec_index,
 361                                          enum mlxsw_reg_sfd_rec_policy policy,
 362                                          const char *mac, u16 fid_vid,
 363                                          enum mlxsw_reg_sfd_rec_action action,
 364                                          u16 local_port)
 365 {
 366         mlxsw_reg_sfd_rec_pack(payload, rec_index,
 367                                MLXSW_REG_SFD_REC_TYPE_UNICAST, mac, action);
 368         mlxsw_reg_sfd_rec_policy_set(payload, rec_index, policy);
 369         mlxsw_reg_sfd_uc_sub_port_set(payload, rec_index, 0);
 370         mlxsw_reg_sfd_uc_fid_vid_set(payload, rec_index, fid_vid);
 371         mlxsw_reg_sfd_uc_system_port_set(payload, rec_index, local_port);
 372 }
 373
 374 /* reg_sfd_uc_lag_sub_port
 375  * LAG sub port.
 376  * Must be 0 if multichannel VEPA is not enabled.
 377  * Access: RW
 378  */
 379 MLXSW_ITEM32_INDEXED(reg, sfd, uc_lag_sub_port, MLXSW_REG_SFD_BASE_LEN, 16, 8,
 380                      MLXSW_REG_SFD_REC_LEN, 0x08, false);
 381
 382 /* reg_sfd_uc_lag_fid_vid
 383  * Filtering ID or VLAN ID
 384  * For SwitchX and SwitchX-2:
 385  * - Dynamic entries (policy 2,3) use FID
 386  * - Static entries (policy 0) use VID
 387  * - When independent learning is configured, VID=FID
 388  * For Spectrum: use FID for both Dynamic and Static entries.
 389  * VID should not be used.
 390  * Access: Index
 391  */
 392 MLXSW_ITEM32_INDEXED(reg, sfd, uc_lag_fid_vid, MLXSW_REG_SFD_BASE_LEN, 0, 16,
 393                      MLXSW_REG_SFD_REC_LEN, 0x08, false);
 394
 395 /* reg_sfd_uc_lag_lag_vid
 396  * Indicates VID in case of vFIDs. Reserved for FIDs.
 397  * Access: RW
 398  */
 399 MLXSW_ITEM32_INDEXED(reg, sfd, uc_lag_lag_vid, MLXSW_REG_SFD_BASE_LEN, 16, 12,
 400                      MLXSW_REG_SFD_REC_LEN, 0x0C, false);
 401
 402 /* reg_sfd_uc_lag_lag_id
 403  * LAG Identifier - pointer into the LAG descriptor table.
 404  * Access: RW
 405  */
 406 MLXSW_ITEM32_INDEXED(reg, sfd, uc_lag_lag_id, MLXSW_REG_SFD_BASE_LEN, 0, 10,
 407                      MLXSW_REG_SFD_REC_LEN, 0x0C, false);
 408
 409 static inline void
 410 mlxsw_reg_sfd_uc_lag_pack(char *payload, int rec_index,
 411                           enum mlxsw_reg_sfd_rec_policy policy,
 412                           const char *mac, u16 fid_vid,
 413                           enum mlxsw_reg_sfd_rec_action action, u16 lag_vid,
 414                           u16 lag_id)
 415 {
 416         mlxsw_reg_sfd_rec_pack(payload, rec_index,
 417                                MLXSW_REG_SFD_REC_TYPE_UNICAST_LAG,
 418                                mac, action);
 419         mlxsw_reg_sfd_rec_policy_set(payload, rec_index, policy);
 420         mlxsw_reg_sfd_uc_lag_sub_port_set(payload, rec_index, 0);
 421         mlxsw_reg_sfd_uc_lag_fid_vid_set(payload, rec_index, fid_vid);
 422         mlxsw_reg_sfd_uc_lag_lag_vid_set(payload, rec_index, lag_vid);
 423         mlxsw_reg_sfd_uc_lag_lag_id_set(payload, rec_index, lag_id);
 424 }
 425
 426 /* reg_sfd_mc_pgi
 427  *
 428  * Multicast port group index - index into the port group table.
 429  * Value 0x1FFF indicates the pgi should point to the MID entry.
 430  * For Spectrum this value must be set to 0x1FFF
 431  * Access: RW
 432  */
 433 MLXSW_ITEM32_INDEXED(reg, sfd, mc_pgi, MLXSW_REG_SFD_BASE_LEN, 16, 13,
 434                      MLXSW_REG_SFD_REC_LEN, 0x08, false);
 435
 436 /* reg_sfd_mc_fid_vid
 437  *
 438  * Filtering ID or VLAN ID
 439  * Access: Index
 440  */
 441 MLXSW_ITEM32_INDEXED(reg, sfd, mc_fid_vid, MLXSW_REG_SFD_BASE_LEN, 0, 16,
 442                      MLXSW_REG_SFD_REC_LEN, 0x08, false);
 443
 444 /* reg_sfd_mc_mid
 445  *
 446  * Multicast identifier - global identifier that represents the multicast
 447  * group across all devices.
 448  * Access: RW
 449  */
 450 MLXSW_ITEM32_INDEXED(reg, sfd, mc_mid, MLXSW_REG_SFD_BASE_LEN, 0, 16,
 451                      MLXSW_REG_SFD_REC_LEN, 0x0C, false);
 452
 453 static inline void
 454 mlxsw_reg_sfd_mc_pack(char *payload, int rec_index,
 455                       const char *mac, u16 fid_vid,
 456                       enum mlxsw_reg_sfd_rec_action action, u16 mid)
 457 {
 458         mlxsw_reg_sfd_rec_pack(payload, rec_index,
 459                                MLXSW_REG_SFD_REC_TYPE_MULTICAST, mac, action);
 460         mlxsw_reg_sfd_mc_pgi_set(payload, rec_index, 0x1FFF);
 461         mlxsw_reg_sfd_mc_fid_vid_set(payload, rec_index, fid_vid);
 462         mlxsw_reg_sfd_mc_mid_set(payload, rec_index, mid);
 463 }
 464
 465 /* reg_sfd_uc_tunnel_uip_msb
 466  * When protocol is IPv4, the most significant byte of the underlay IPv4
 467  * destination IP.
 468  * When protocol is IPv6, reserved.
 469  * Access: RW
 470  */
 471 MLXSW_ITEM32_INDEXED(reg, sfd, uc_tunnel_uip_msb, MLXSW_REG_SFD_BASE_LEN, 24,
 472                      8, MLXSW_REG_SFD_REC_LEN, 0x08, false);
 473
 474 /* reg_sfd_uc_tunnel_fid
 475  * Filtering ID.
 476  * Access: Index
 477  */
 478 MLXSW_ITEM32_INDEXED(reg, sfd, uc_tunnel_fid, MLXSW_REG_SFD_BASE_LEN, 0, 16,
 479                      MLXSW_REG_SFD_REC_LEN, 0x08, false);
 480
 481 enum mlxsw_reg_sfd_uc_tunnel_protocol {
 482         MLXSW_REG_SFD_UC_TUNNEL_PROTOCOL_IPV4,
 483         MLXSW_REG_SFD_UC_TUNNEL_PROTOCOL_IPV6,
 484 };
 485
 486 /* reg_sfd_uc_tunnel_protocol
 487  * IP protocol.
 488  * Access: RW
 489  */
 490 MLXSW_ITEM32_INDEXED(reg, sfd, uc_tunnel_protocol, MLXSW_REG_SFD_BASE_LEN, 27,
 491                      1, MLXSW_REG_SFD_REC_LEN, 0x0C, false);
 492
 493 /* reg_sfd_uc_tunnel_uip_lsb
 494  * When protocol is IPv4, the least significant bytes of the underlay
 495  * IPv4 destination IP.
 496  * When protocol is IPv6, pointer to the underlay IPv6 destination IP
 497  * which is configured by RIPS.
 498  * Access: RW
 499  */
 500 MLXSW_ITEM32_INDEXED(reg, sfd, uc_tunnel_uip_lsb, MLXSW_REG_SFD_BASE_LEN, 0,
 501                      24, MLXSW_REG_SFD_REC_LEN, 0x0C, false);
 502
 503 static inline void
 504 mlxsw_reg_sfd_uc_tunnel_pack(char *payload, int rec_index,
 505                              enum mlxsw_reg_sfd_rec_policy policy,
 506                              const char *mac, u16 fid,
 507                              enum mlxsw_reg_sfd_rec_action action,
 508                              enum mlxsw_reg_sfd_uc_tunnel_protocol proto)
 509 {
 510         mlxsw_reg_sfd_rec_pack(payload, rec_index,
 511                                MLXSW_REG_SFD_REC_TYPE_UNICAST_TUNNEL, mac,
 512                                action);
 513         mlxsw_reg_sfd_rec_policy_set(payload, rec_index, policy);
 514         mlxsw_reg_sfd_uc_tunnel_fid_set(payload, rec_index, fid);
 515         mlxsw_reg_sfd_uc_tunnel_protocol_set(payload, rec_index, proto);
 516 }
 517
 518 static inline void
 519 mlxsw_reg_sfd_uc_tunnel_pack4(char *payload, int rec_index,
 520                               enum mlxsw_reg_sfd_rec_policy policy,
 521                               const char *mac, u16 fid,
 522                               enum mlxsw_reg_sfd_rec_action action, u32 uip)
 523 {
 524         mlxsw_reg_sfd_uc_tunnel_uip_msb_set(payload, rec_index, uip >> 24);
 525         mlxsw_reg_sfd_uc_tunnel_uip_lsb_set(payload, rec_index, uip);
 526         mlxsw_reg_sfd_uc_tunnel_pack(payload, rec_index, policy, mac, fid,
 527                                      action,
 528                                      MLXSW_REG_SFD_UC_TUNNEL_PROTOCOL_IPV4);
 529 }
 530
 531 static inline void
 532 mlxsw_reg_sfd_uc_tunnel_pack6(char *payload, int rec_index, const char *mac,
 533                               u16 fid, enum mlxsw_reg_sfd_rec_action action,
 534                               u32 uip_ptr)
 535 {
 536         mlxsw_reg_sfd_uc_tunnel_uip_lsb_set(payload, rec_index, uip_ptr);
 537         /* Only static policy is supported for IPv6 unicast tunnel entry. */
 538         mlxsw_reg_sfd_uc_tunnel_pack(payload, rec_index,
 539                                      MLXSW_REG_SFD_REC_POLICY_STATIC_ENTRY,
 540                                      mac, fid, action,
 541                                      MLXSW_REG_SFD_UC_TUNNEL_PROTOCOL_IPV6);
 542 }
 543
 544 enum mlxsw_reg_tunnel_port {
 545         MLXSW_REG_TUNNEL_PORT_NVE,
 546         MLXSW_REG_TUNNEL_PORT_VPLS,
 547         MLXSW_REG_TUNNEL_PORT_FLEX_TUNNEL0,
 548         MLXSW_REG_TUNNEL_PORT_FLEX_TUNNEL1,
 549 };
 550
 551 /* SFN - Switch FDB Notification Register
 552  * -------------------------------------------
 553  * The switch provides notifications on newly learned FDB entries and
 554  * aged out entries. The notifications can be polled by software.
 555  */
 556 #define MLXSW_REG_SFN_ID 0x200B
 557 #define MLXSW_REG_SFN_BASE_LEN 0x10 /* base length, without records */
 558 #define MLXSW_REG_SFN_REC_LEN 0x10 /* record length */
 559 #define MLXSW_REG_SFN_REC_MAX_COUNT 64
 560 #define MLXSW_REG_SFN_LEN (MLXSW_REG_SFN_BASE_LEN +     \
 561                            MLXSW_REG_SFN_REC_LEN * MLXSW_REG_SFN_REC_MAX_COUNT)
 562
 563 MLXSW_REG_DEFINE(sfn, MLXSW_REG_SFN_ID, MLXSW_REG_SFN_LEN);
 564
 565 /* reg_sfn_swid
 566  * Switch partition ID.
 567  * Access: Index
 568  */
 569 MLXSW_ITEM32(reg, sfn, swid, 0x00, 24, 8);
 570
 571 /* reg_sfn_end
 572  * Forces the current session to end.
 573  * Access: OP
 574  */
 575 MLXSW_ITEM32(reg, sfn, end, 0x04, 20, 1);
 576
 577 /* reg_sfn_num_rec
 578  * Request: Number of learned notifications and aged-out notification
 579  * records requested.
 580  * Response: Number of notification records returned (must be smaller
 581  * than or equal to the value requested)
 582  * Ranges 0..64
 583  * Access: OP
 584  */
 585 MLXSW_ITEM32(reg, sfn, num_rec, 0x04, 0, 8);
 586
 587 static inline void mlxsw_reg_sfn_pack(char *payload)
 588 {
 589         MLXSW_REG_ZERO(sfn, payload);
 590         mlxsw_reg_sfn_swid_set(payload, 0);
 591         mlxsw_reg_sfn_end_set(payload, 0);
 592         mlxsw_reg_sfn_num_rec_set(payload, MLXSW_REG_SFN_REC_MAX_COUNT);
 593 }
 594
 595 /* reg_sfn_rec_swid
 596  * Switch partition ID.
 597  * Access: RO
 598  */
 599 MLXSW_ITEM32_INDEXED(reg, sfn, rec_swid, MLXSW_REG_SFN_BASE_LEN, 24, 8,
 600                      MLXSW_REG_SFN_REC_LEN, 0x00, false);
 601
 602 enum mlxsw_reg_sfn_rec_type {
 603         /* MAC addresses learned on a regular port. */
 604         MLXSW_REG_SFN_REC_TYPE_LEARNED_MAC = 0x5,
 605         /* MAC addresses learned on a LAG port. */
 606         MLXSW_REG_SFN_REC_TYPE_LEARNED_MAC_LAG = 0x6,
 607         /* Aged-out MAC address on a regular port. */
 608         MLXSW_REG_SFN_REC_TYPE_AGED_OUT_MAC = 0x7,
 609         /* Aged-out MAC address on a LAG port. */
 610         MLXSW_REG_SFN_REC_TYPE_AGED_OUT_MAC_LAG = 0x8,
 611         /* Learned unicast tunnel record. */
 612         MLXSW_REG_SFN_REC_TYPE_LEARNED_UNICAST_TUNNEL = 0xD,
 613         /* Aged-out unicast tunnel record. */
 614         MLXSW_REG_SFN_REC_TYPE_AGED_OUT_UNICAST_TUNNEL = 0xE,
 615 };
 616
 617 /* reg_sfn_rec_type
 618  * Notification record type.
 619  * Access: RO
 620  */
 621 MLXSW_ITEM32_INDEXED(reg, sfn, rec_type, MLXSW_REG_SFN_BASE_LEN, 20, 4,
 622                      MLXSW_REG_SFN_REC_LEN, 0x00, false);
 623
 624 /* reg_sfn_rec_mac
 625  * MAC address.
 626  * Access: RO
 627  */
 628 MLXSW_ITEM_BUF_INDEXED(reg, sfn, rec_mac, MLXSW_REG_SFN_BASE_LEN, 6,
 629                        MLXSW_REG_SFN_REC_LEN, 0x02);
 630
 631 /* reg_sfn_mac_sub_port
 632  * VEPA channel on the local port.
 633  * 0 if multichannel VEPA is not enabled.
 634  * Access: RO
 635  */
 636 MLXSW_ITEM32_INDEXED(reg, sfn, mac_sub_port, MLXSW_REG_SFN_BASE_LEN, 16, 8,
 637                      MLXSW_REG_SFN_REC_LEN, 0x08, false);
 638
 639 /* reg_sfn_mac_fid
 640  * Filtering identifier.
 641  * Access: RO
 642  */
 643 MLXSW_ITEM32_INDEXED(reg, sfn, mac_fid, MLXSW_REG_SFN_BASE_LEN, 0, 16,
 644                      MLXSW_REG_SFN_REC_LEN, 0x08, false);
 645
 646 /* reg_sfn_mac_system_port
 647  * Unique port identifier for the final destination of the packet.
 648  * Access: RO
 649  */
 650 MLXSW_ITEM32_INDEXED(reg, sfn, mac_system_port, MLXSW_REG_SFN_BASE_LEN, 0, 16,
 651                      MLXSW_REG_SFN_REC_LEN, 0x0C, false);
 652
 653 static inline void mlxsw_reg_sfn_mac_unpack(char *payload, int rec_index,
 654                                             char *mac, u16 *p_vid,
 655                                             u16 *p_local_port)
 656 {
 657         mlxsw_reg_sfn_rec_mac_memcpy_from(payload, rec_index, mac);
 658         *p_vid = mlxsw_reg_sfn_mac_fid_get(payload, rec_index);
 659         *p_local_port = mlxsw_reg_sfn_mac_system_port_get(payload, rec_index);
 660 }
 661
 662 /* reg_sfn_mac_lag_lag_id
 663  * LAG ID (pointer into the LAG descriptor table).
 664  * Access: RO
 665  */
 666 MLXSW_ITEM32_INDEXED(reg, sfn, mac_lag_lag_id, MLXSW_REG_SFN_BASE_LEN, 0, 10,
 667                      MLXSW_REG_SFN_REC_LEN, 0x0C, false);
 668
 669 static inline void mlxsw_reg_sfn_mac_lag_unpack(char *payload, int rec_index,
 670                                                 char *mac, u16 *p_vid,
 671                                                 u16 *p_lag_id)
 672 {
 673         mlxsw_reg_sfn_rec_mac_memcpy_from(payload, rec_index, mac);
 674         *p_vid = mlxsw_reg_sfn_mac_fid_get(payload, rec_index);
 675         *p_lag_id = mlxsw_reg_sfn_mac_lag_lag_id_get(payload, rec_index);
 676 }
 677
 678 /* reg_sfn_uc_tunnel_uip_msb
 679  * When protocol is IPv4, the most significant byte of the underlay IPv4
 680  * address of the remote VTEP.
 681  * When protocol is IPv6, reserved.
 682  * Access: RO
 683  */
 684 MLXSW_ITEM32_INDEXED(reg, sfn, uc_tunnel_uip_msb, MLXSW_REG_SFN_BASE_LEN, 24,
 685                      8, MLXSW_REG_SFN_REC_LEN, 0x08, false);
 686
 687 enum mlxsw_reg_sfn_uc_tunnel_protocol {
 688         MLXSW_REG_SFN_UC_TUNNEL_PROTOCOL_IPV4,
 689         MLXSW_REG_SFN_UC_TUNNEL_PROTOCOL_IPV6,
 690 };
 691
 692 /* reg_sfn_uc_tunnel_protocol
 693  * IP protocol.
 694  * Access: RO
 695  */
 696 MLXSW_ITEM32_INDEXED(reg, sfn, uc_tunnel_protocol, MLXSW_REG_SFN_BASE_LEN, 27,
 697                      1, MLXSW_REG_SFN_REC_LEN, 0x0C, false);
 698
 699 /* reg_sfn_uc_tunnel_uip_lsb
 700  * When protocol is IPv4, the least significant bytes of the underlay
 701  * IPv4 address of the remote VTEP.
 702  * When protocol is IPv6, ipv6_id to be queried from TNIPSD.
 703  * Access: RO
 704  */
 705 MLXSW_ITEM32_INDEXED(reg, sfn, uc_tunnel_uip_lsb, MLXSW_REG_SFN_BASE_LEN, 0,
 706                      24, MLXSW_REG_SFN_REC_LEN, 0x0C, false);
 707
 708 /* reg_sfn_uc_tunnel_port
 709  * Tunnel port.
 710  * Reserved on Spectrum.
 711  * Access: RO
 712  */
 713 MLXSW_ITEM32_INDEXED(reg, sfn, tunnel_port, MLXSW_REG_SFN_BASE_LEN, 0, 4,
 714                      MLXSW_REG_SFN_REC_LEN, 0x10, false);
 715
 716 static inline void
 717 mlxsw_reg_sfn_uc_tunnel_unpack(char *payload, int rec_index, char *mac,
 718                                u16 *p_fid, u32 *p_uip,
 719                                enum mlxsw_reg_sfn_uc_tunnel_protocol *p_proto)
 720 {
 721         u32 uip_msb, uip_lsb;
 722
 723         mlxsw_reg_sfn_rec_mac_memcpy_from(payload, rec_index, mac);
 724         *p_fid = mlxsw_reg_sfn_mac_fid_get(payload, rec_index);
 725         uip_msb = mlxsw_reg_sfn_uc_tunnel_uip_msb_get(payload, rec_index);
 726         uip_lsb = mlxsw_reg_sfn_uc_tunnel_uip_lsb_get(payload, rec_index);
 727         *p_uip = uip_msb << 24 | uip_lsb;
 728         *p_proto = mlxsw_reg_sfn_uc_tunnel_protocol_get(payload, rec_index);
 729 }
 730
 731 /* SPMS - Switch Port MSTP/RSTP State Register
 732  * -------------------------------------------
 733  * Configures the spanning tree state of a physical port.
 734  */
 735 #define MLXSW_REG_SPMS_ID 0x200D
 736 #define MLXSW_REG_SPMS_LEN 0x404
 737
 738 MLXSW_REG_DEFINE(spms, MLXSW_REG_SPMS_ID, MLXSW_REG_SPMS_LEN);
 739
 740 /* reg_spms_local_port
 741  * Local port number.
 742  * Access: Index
 743  */
 744 MLXSW_ITEM32_LP(reg, spms, 0x00, 16, 0x00, 12);
 745
 746 enum mlxsw_reg_spms_state {
 747         MLXSW_REG_SPMS_STATE_NO_CHANGE,
 748         MLXSW_REG_SPMS_STATE_DISCARDING,
 749         MLXSW_REG_SPMS_STATE_LEARNING,
 750         MLXSW_REG_SPMS_STATE_FORWARDING,
 751 };
 752
 753 /* reg_spms_state
 754  * Spanning tree state of each VLAN ID (VID) of the local port.
 755  * 0 - Do not change spanning tree state (used only when writing).
 756  * 1 - Discarding. No learning or forwarding to/from this port (default).
 757  * 2 - Learning. Port is learning, but not forwarding.
 758  * 3 - Forwarding. Port is learning and forwarding.
 759  * Access: RW
 760  */
 761 MLXSW_ITEM_BIT_ARRAY(reg, spms, state, 0x04, 0x400, 2);
 762
 763 static inline void mlxsw_reg_spms_pack(char *payload, u16 local_port)
 764 {
 765         MLXSW_REG_ZERO(spms, payload);
 766         mlxsw_reg_spms_local_port_set(payload, local_port);
 767 }
 768
 769 static inline void mlxsw_reg_spms_vid_pack(char *payload, u16 vid,
 770                                            enum mlxsw_reg_spms_state state)
 771 {
 772         mlxsw_reg_spms_state_set(payload, vid, state);
 773 }
 774
 775 /* SPVID - Switch Port VID
 776  * -----------------------
 777  * The switch port VID configures the default VID for a port.
 778  */
 779 #define MLXSW_REG_SPVID_ID 0x200E
 780 #define MLXSW_REG_SPVID_LEN 0x08
 781
 782 MLXSW_REG_DEFINE(spvid, MLXSW_REG_SPVID_ID, MLXSW_REG_SPVID_LEN);
 783
 784 /* reg_spvid_tport
 785  * Port is tunnel port.
 786  * Reserved when SwitchX/-2 or Spectrum-1.
 787  * Access: Index
 788  */
 789 MLXSW_ITEM32(reg, spvid, tport, 0x00, 24, 1);
 790
 791 /* reg_spvid_local_port
 792  * When tport = 0: Local port number. Not supported for CPU port.
 793  * When tport = 1: Tunnel port.
 794  * Access: Index
 795  */
 796 MLXSW_ITEM32_LP(reg, spvid, 0x00, 16, 0x00, 12);
 797
 798 /* reg_spvid_sub_port
 799  * Virtual port within the physical port.
 800  * Should be set to 0 when virtual ports are not enabled on the port.
 801  * Access: Index
 802  */
 803 MLXSW_ITEM32(reg, spvid, sub_port, 0x00, 8, 8);
 804
 805 /* reg_spvid_egr_et_set
 806  * When VLAN is pushed at ingress (for untagged packets or for
 807  * QinQ push mode) then the EtherType is decided at the egress port.
 808  * Reserved when Spectrum-1.
 809  * Access: RW
 810  */
 811 MLXSW_ITEM32(reg, spvid, egr_et_set, 0x04, 24, 1);
 812
 813 /* reg_spvid_et_vlan
 814  * EtherType used for when VLAN is pushed at ingress (for untagged
 815  * packets or for QinQ push mode).
 816  * 0: ether_type0 - (default)
 817  * 1: ether_type1
 818  * 2: ether_type2 - Reserved when Spectrum-1, supported by Spectrum-2
 819  * Ethertype IDs are configured by SVER.
 820  * Reserved when egr_et_set = 1.
 821  * Access: RW
 822  */
 823 MLXSW_ITEM32(reg, spvid, et_vlan, 0x04, 16, 2);
 824
 825 /* reg_spvid_pvid
 826  * Port default VID
 827  * Access: RW
 828  */
 829 MLXSW_ITEM32(reg, spvid, pvid, 0x04, 0, 12);
 830
 831 static inline void mlxsw_reg_spvid_pack(char *payload, u16 local_port, u16 pvid,
 832                                         u8 et_vlan)
 833 {
 834         MLXSW_REG_ZERO(spvid, payload);
 835         mlxsw_reg_spvid_local_port_set(payload, local_port);
 836         mlxsw_reg_spvid_pvid_set(payload, pvid);
 837         mlxsw_reg_spvid_et_vlan_set(payload, et_vlan);
 838 }
 839
 840 /* SPVM - Switch Port VLAN Membership
 841  * ----------------------------------
 842  * The Switch Port VLAN Membership register configures the VLAN membership
 843  * of a port in a VLAN denoted by VID. VLAN membership is managed per
 844  * virtual port. The register can be used to add and remove VID(s) from a port.
 845  */
 846 #define MLXSW_REG_SPVM_ID 0x200F
 847 #define MLXSW_REG_SPVM_BASE_LEN 0x04 /* base length, without records */
 848 #define MLXSW_REG_SPVM_REC_LEN 0x04 /* record length */
 849 #define MLXSW_REG_SPVM_REC_MAX_COUNT 255
 850 #define MLXSW_REG_SPVM_LEN (MLXSW_REG_SPVM_BASE_LEN +   \
 851                     MLXSW_REG_SPVM_REC_LEN * MLXSW_REG_SPVM_REC_MAX_COUNT)
 852
 853 MLXSW_REG_DEFINE(spvm, MLXSW_REG_SPVM_ID, MLXSW_REG_SPVM_LEN);
 854
 855 /* reg_spvm_pt
 856  * Priority tagged. If this bit is set, packets forwarded to the port with
 857  * untagged VLAN membership (u bit is set) will be tagged with priority tag
 858  * (VID=0)
 859  * Access: RW
 860  */
 861 MLXSW_ITEM32(reg, spvm, pt, 0x00, 31, 1);
 862
 863 /* reg_spvm_pte
 864  * Priority Tagged Update Enable. On Write operations, if this bit is cleared,
 865  * the pt bit will NOT be updated. To update the pt bit, pte must be set.
 866  * Access: WO
 867  */
 868 MLXSW_ITEM32(reg, spvm, pte, 0x00, 30, 1);
 869
 870 /* reg_spvm_local_port
 871  * Local port number.
 872  * Access: Index
 873  */
 874 MLXSW_ITEM32_LP(reg, spvm, 0x00, 16, 0x00, 12);
 875
 876 /* reg_spvm_sub_port
 877  * Virtual port within the physical port.
 878  * Should be set to 0 when virtual ports are not enabled on the port.
 879  * Access: Index
 880  */
 881 MLXSW_ITEM32(reg, spvm, sub_port, 0x00, 8, 8);
 882
 883 /* reg_spvm_num_rec
 884  * Number of records to update. Each record contains: i, e, u, vid.
 885  * Access: OP
 886  */
 887 MLXSW_ITEM32(reg, spvm, num_rec, 0x00, 0, 8);
 888
 889 /* reg_spvm_rec_i
 890  * Ingress membership in VLAN ID.
 891  * Access: Index
 892  */
 893 MLXSW_ITEM32_INDEXED(reg, spvm, rec_i,
 894                      MLXSW_REG_SPVM_BASE_LEN, 14, 1,
 895                      MLXSW_REG_SPVM_REC_LEN, 0, false);
 896
 897 /* reg_spvm_rec_e
 898  * Egress membership in VLAN ID.
 899  * Access: Index
 900  */
 901 MLXSW_ITEM32_INDEXED(reg, spvm, rec_e,
 902                      MLXSW_REG_SPVM_BASE_LEN, 13, 1,
 903                      MLXSW_REG_SPVM_REC_LEN, 0, false);
 904
 905 /* reg_spvm_rec_u
 906  * Untagged - port is an untagged member - egress transmission uses untagged
 907  * frames on VID<n>
 908  * Access: Index
 909  */
 910 MLXSW_ITEM32_INDEXED(reg, spvm, rec_u,
 911                      MLXSW_REG_SPVM_BASE_LEN, 12, 1,
 912                      MLXSW_REG_SPVM_REC_LEN, 0, false);
 913
 914 /* reg_spvm_rec_vid
 915  * Egress membership in VLAN ID.
 916  * Access: Index
 917  */
 918 MLXSW_ITEM32_INDEXED(reg, spvm, rec_vid,
 919                      MLXSW_REG_SPVM_BASE_LEN, 0, 12,
 920                      MLXSW_REG_SPVM_REC_LEN, 0, false);
 921
 922 static inline void mlxsw_reg_spvm_pack(char *payload, u16 local_port,
 923                                        u16 vid_begin, u16 vid_end,
 924                                        bool is_member, bool untagged)
 925 {
 926         int size = vid_end - vid_begin + 1;
 927         int i;
 928
 929         MLXSW_REG_ZERO(spvm, payload);
 930         mlxsw_reg_spvm_local_port_set(payload, local_port);
 931         mlxsw_reg_spvm_num_rec_set(payload, size);
 932
 933         for (i = 0; i < size; i++) {
 934                 mlxsw_reg_spvm_rec_i_set(payload, i, is_member);
 935                 mlxsw_reg_spvm_rec_e_set(payload, i, is_member);
 936                 mlxsw_reg_spvm_rec_u_set(payload, i, untagged);
 937                 mlxsw_reg_spvm_rec_vid_set(payload, i, vid_begin + i);
 938         }
 939 }
 940
 941 /* SPAFT - Switch Port Acceptable Frame Types
 942  * ------------------------------------------
 943  * The Switch Port Acceptable Frame Types register configures the frame
 944  * admittance of the port.
 945  */
 946 #define MLXSW_REG_SPAFT_ID 0x2010
 947 #define MLXSW_REG_SPAFT_LEN 0x08
 948
 949 MLXSW_REG_DEFINE(spaft, MLXSW_REG_SPAFT_ID, MLXSW_REG_SPAFT_LEN);
 950
 951 /* reg_spaft_local_port
 952  * Local port number.
 953  * Access: Index
 954  *
 955  * Note: CPU port is not supported (all tag types are allowed).
 956  */
 957 MLXSW_ITEM32_LP(reg, spaft, 0x00, 16, 0x00, 12);
 958
 959 /* reg_spaft_sub_port
 960  * Virtual port within the physical port.
 961  * Should be set to 0 when virtual ports are not enabled on the port.
 962  * Access: RW
 963  */
 964 MLXSW_ITEM32(reg, spaft, sub_port, 0x00, 8, 8);
 965
 966 /* reg_spaft_allow_untagged
 967  * When set, untagged frames on the ingress are allowed (default).
 968  * Access: RW
 969  */
 970 MLXSW_ITEM32(reg, spaft, allow_untagged, 0x04, 31, 1);
 971
 972 /* reg_spaft_allow_prio_tagged
 973  * When set, priority tagged frames on the ingress are allowed (default).
 974  * Access: RW
 975  */
 976 MLXSW_ITEM32(reg, spaft, allow_prio_tagged, 0x04, 30, 1);
 977
 978 /* reg_spaft_allow_tagged
 979  * When set, tagged frames on the ingress are allowed (default).
 980  * Access: RW
 981  */
 982 MLXSW_ITEM32(reg, spaft, allow_tagged, 0x04, 29, 1);
 983
 984 static inline void mlxsw_reg_spaft_pack(char *payload, u16 local_port,
 985                                         bool allow_untagged)
 986 {
 987         MLXSW_REG_ZERO(spaft, payload);
 988         mlxsw_reg_spaft_local_port_set(payload, local_port);
 989         mlxsw_reg_spaft_allow_untagged_set(payload, allow_untagged);
 990         mlxsw_reg_spaft_allow_prio_tagged_set(payload, allow_untagged);
 991         mlxsw_reg_spaft_allow_tagged_set(payload, true);
 992 }
 993
 994 /* SFGC - Switch Flooding Group Configuration
 995  * ------------------------------------------
 996  * The following register controls the association of flooding tables and MIDs
 997  * to packet types used for flooding.
 998  */
 999 #define MLXSW_REG_SFGC_ID 0x2011
1000 #define MLXSW_REG_SFGC_LEN 0x10
1001
1002 MLXSW_REG_DEFINE(sfgc, MLXSW_REG_SFGC_ID, MLXSW_REG_SFGC_LEN);
1003
1004 enum mlxsw_reg_sfgc_type {
1005         MLXSW_REG_SFGC_TYPE_BROADCAST,
1006         MLXSW_REG_SFGC_TYPE_UNKNOWN_UNICAST,
1007         MLXSW_REG_SFGC_TYPE_UNREGISTERED_MULTICAST_IPV4,
1008         MLXSW_REG_SFGC_TYPE_UNREGISTERED_MULTICAST_IPV6,
1009         MLXSW_REG_SFGC_TYPE_RESERVED,
1010         MLXSW_REG_SFGC_TYPE_UNREGISTERED_MULTICAST_NON_IP,
1011         MLXSW_REG_SFGC_TYPE_IPV4_LINK_LOCAL,
1012         MLXSW_REG_SFGC_TYPE_IPV6_ALL_HOST,
1013         MLXSW_REG_SFGC_TYPE_MAX,
1014 };
1015
1016 /* reg_sfgc_type
1017  * The traffic type to reach the flooding table.
1018  * Access: Index
1019  */
1020 MLXSW_ITEM32(reg, sfgc, type, 0x00, 0, 4);
1021
1022 enum mlxsw_reg_sfgc_bridge_type {
1023         MLXSW_REG_SFGC_BRIDGE_TYPE_1Q_FID = 0,
1024         MLXSW_REG_SFGC_BRIDGE_TYPE_VFID = 1,
1025 };
1026
1027 /* reg_sfgc_bridge_type
1028  * Access: Index
1029  *
1030  * Note: SwitchX-2 only supports 802.1Q mode.
1031  */
1032 MLXSW_ITEM32(reg, sfgc, bridge_type, 0x04, 24, 3);
1033
1034 enum mlxsw_flood_table_type {
1035         MLXSW_REG_SFGC_TABLE_TYPE_VID = 1,
1036         MLXSW_REG_SFGC_TABLE_TYPE_SINGLE = 2,
1037         MLXSW_REG_SFGC_TABLE_TYPE_ANY = 0,
1038         MLXSW_REG_SFGC_TABLE_TYPE_FID_OFFSET = 3,
1039         MLXSW_REG_SFGC_TABLE_TYPE_FID = 4,
1040 };
1041
1042 /* reg_sfgc_table_type
1043  * See mlxsw_flood_table_type
1044  * Access: RW
1045  *
1046  * Note: FID offset and FID types are not supported in SwitchX-2.
1047  */
1048 MLXSW_ITEM32(reg, sfgc, table_type, 0x04, 16, 3);
1049
1050 /* reg_sfgc_flood_table
1051  * Flooding table index to associate with the specific type on the specific
1052  * switch partition.
1053  * Access: RW
1054  */
1055 MLXSW_ITEM32(reg, sfgc, flood_table, 0x04, 0, 6);
1056
1057 /* reg_sfgc_mid
1058  * The multicast ID for the swid. Not supported for Spectrum
1059  * Access: RW
1060  */
1061 MLXSW_ITEM32(reg, sfgc, mid, 0x08, 0, 16);
1062
1063 /* reg_sfgc_counter_set_type
1064  * Counter Set Type for flow counters.
1065  * Access: RW
1066  */
1067 MLXSW_ITEM32(reg, sfgc, counter_set_type, 0x0C, 24, 8);
1068
1069 /* reg_sfgc_counter_index
1070  * Counter Index for flow counters.
1071  * Access: RW
1072  */
1073 MLXSW_ITEM32(reg, sfgc, counter_index, 0x0C, 0, 24);
1074
1075 static inline void
1076 mlxsw_reg_sfgc_pack(char *payload, enum mlxsw_reg_sfgc_type type,
1077                     enum mlxsw_reg_sfgc_bridge_type bridge_type,
1078                     enum mlxsw_flood_table_type table_type,
1079                     unsigned int flood_table)
1080 {
1081         MLXSW_REG_ZERO(sfgc, payload);
1082         mlxsw_reg_sfgc_type_set(payload, type);
1083         mlxsw_reg_sfgc_bridge_type_set(payload, bridge_type);
1084         mlxsw_reg_sfgc_table_type_set(payload, table_type);
1085         mlxsw_reg_sfgc_flood_table_set(payload, flood_table);
1086         mlxsw_reg_sfgc_mid_set(payload, MLXSW_PORT_MID);
1087 }
1088
1089 /* SFDF - Switch Filtering DB Flush
1090  * --------------------------------
1091  * The switch filtering DB flush register is used to flush the FDB.
1092  * Note that FDB notifications are flushed as well.
1093  */
1094 #define MLXSW_REG_SFDF_ID 0x2013
1095 #define MLXSW_REG_SFDF_LEN 0x14
1096
1097 MLXSW_REG_DEFINE(sfdf, MLXSW_REG_SFDF_ID, MLXSW_REG_SFDF_LEN);
1098
1099 /* reg_sfdf_swid
1100  * Switch partition ID.
1101  * Access: Index
1102  */
1103 MLXSW_ITEM32(reg, sfdf, swid, 0x00, 24, 8);
1104
1105 enum mlxsw_reg_sfdf_flush_type {
1106         MLXSW_REG_SFDF_FLUSH_PER_SWID,
1107         MLXSW_REG_SFDF_FLUSH_PER_FID,
1108         MLXSW_REG_SFDF_FLUSH_PER_PORT,
1109         MLXSW_REG_SFDF_FLUSH_PER_PORT_AND_FID,
1110         MLXSW_REG_SFDF_FLUSH_PER_LAG,
1111         MLXSW_REG_SFDF_FLUSH_PER_LAG_AND_FID,
1112         MLXSW_REG_SFDF_FLUSH_PER_NVE,
1113         MLXSW_REG_SFDF_FLUSH_PER_NVE_AND_FID,
1114 };
1115
1116 /* reg_sfdf_flush_type
1117  * Flush type.
1118  * 0 - All SWID dynamic entries are flushed.
1119  * 1 - All FID dynamic entries are flushed.
1120  * 2 - All dynamic entries pointing to port are flushed.
1121  * 3 - All FID dynamic entries pointing to port are flushed.
1122  * 4 - All dynamic entries pointing to LAG are flushed.
1123  * 5 - All FID dynamic entries pointing to LAG are flushed.
1124  * 6 - All entries of type "Unicast Tunnel" or "Multicast Tunnel" are
1125  *     flushed.
1126  * 7 - All entries of type "Unicast Tunnel" or "Multicast Tunnel" are
1127  *     flushed, per FID.
1128  * Access: RW
1129  */
1130 MLXSW_ITEM32(reg, sfdf, flush_type, 0x04, 28, 4);
1131
1132 /* reg_sfdf_flush_static
1133  * Static.
1134  * 0 - Flush only dynamic entries.
1135  * 1 - Flush both dynamic and static entries.
1136  * Access: RW
1137  */
1138 MLXSW_ITEM32(reg, sfdf, flush_static, 0x04, 24, 1);
1139
1140 static inline void mlxsw_reg_sfdf_pack(char *payload,
1141                                        enum mlxsw_reg_sfdf_flush_type type)
1142 {
1143         MLXSW_REG_ZERO(sfdf, payload);
1144         mlxsw_reg_sfdf_flush_type_set(payload, type);
1145         mlxsw_reg_sfdf_flush_static_set(payload, true);
1146 }
1147
1148 /* reg_sfdf_fid
1149  * FID to flush.
1150  * Access: RW
1151  */
1152 MLXSW_ITEM32(reg, sfdf, fid, 0x0C, 0, 16);
1153
1154 /* reg_sfdf_system_port
1155  * Port to flush.
1156  * Access: RW
1157  */
1158 MLXSW_ITEM32(reg, sfdf, system_port, 0x0C, 0, 16);
1159
1160 /* reg_sfdf_port_fid_system_port
1161  * Port to flush, pointed to by FID.
1162  * Access: RW
1163  */
1164 MLXSW_ITEM32(reg, sfdf, port_fid_system_port, 0x08, 0, 16);
1165
1166 /* reg_sfdf_lag_id
1167  * LAG ID to flush.
1168  * Access: RW
1169  */
1170 MLXSW_ITEM32(reg, sfdf, lag_id, 0x0C, 0, 10);
1171
1172 /* reg_sfdf_lag_fid_lag_id
1173  * LAG ID to flush, pointed to by FID.
1174  * Access: RW
1175  */
1176 MLXSW_ITEM32(reg, sfdf, lag_fid_lag_id, 0x08, 0, 10);
1177
1178 /* SLDR - Switch LAG Descriptor Register
1179  * -----------------------------------------
1180  * The switch LAG descriptor register is populated by LAG descriptors.
1181  * Each LAG descriptor is indexed by lag_id. The LAG ID runs from 0 to
1182  * max_lag-1.
1183  */
1184 #define MLXSW_REG_SLDR_ID 0x2014
1185 #define MLXSW_REG_SLDR_LEN 0x0C /* counting in only one port in list */
1186
1187 MLXSW_REG_DEFINE(sldr, MLXSW_REG_SLDR_ID, MLXSW_REG_SLDR_LEN);
1188
1189 enum mlxsw_reg_sldr_op {
1190         /* Indicates a creation of a new LAG-ID, lag_id must be valid */
1191         MLXSW_REG_SLDR_OP_LAG_CREATE,
1192         MLXSW_REG_SLDR_OP_LAG_DESTROY,
1193         /* Ports that appear in the list have the Distributor enabled */
1194         MLXSW_REG_SLDR_OP_LAG_ADD_PORT_LIST,
1195         /* Removes ports from the disributor list */
1196         MLXSW_REG_SLDR_OP_LAG_REMOVE_PORT_LIST,
1197 };
1198
1199 /* reg_sldr_op
1200  * Operation.
1201  * Access: RW
1202  */
1203 MLXSW_ITEM32(reg, sldr, op, 0x00, 29, 3);
1204
1205 /* reg_sldr_lag_id
1206  * LAG identifier. The lag_id is the index into the LAG descriptor table.
1207  * Access: Index
1208  */
1209 MLXSW_ITEM32(reg, sldr, lag_id, 0x00, 0, 10);
1210
1211 static inline void mlxsw_reg_sldr_lag_create_pack(char *payload, u8 lag_id)
1212 {
1213         MLXSW_REG_ZERO(sldr, payload);
1214         mlxsw_reg_sldr_op_set(payload, MLXSW_REG_SLDR_OP_LAG_CREATE);
1215         mlxsw_reg_sldr_lag_id_set(payload, lag_id);
1216 }
1217
1218 static inline void mlxsw_reg_sldr_lag_destroy_pack(char *payload, u8 lag_id)
1219 {
1220         MLXSW_REG_ZERO(sldr, payload);
1221         mlxsw_reg_sldr_op_set(payload, MLXSW_REG_SLDR_OP_LAG_DESTROY);
1222         mlxsw_reg_sldr_lag_id_set(payload, lag_id);
1223 }
1224
1225 /* reg_sldr_num_ports
1226  * The number of member ports of the LAG.
1227  * Reserved for Create / Destroy operations
1228  * For Add / Remove operations - indicates the number of ports in the list.
1229  * Access: RW
1230  */
1231 MLXSW_ITEM32(reg, sldr, num_ports, 0x04, 24, 8);
1232
1233 /* reg_sldr_system_port
1234  * System port.
1235  * Access: RW
1236  */
1237 MLXSW_ITEM32_INDEXED(reg, sldr, system_port, 0x08, 0, 16, 4, 0, false);
1238
1239 static inline void mlxsw_reg_sldr_lag_add_port_pack(char *payload, u8 lag_id,
1240                                                     u16 local_port)
1241 {
1242         MLXSW_REG_ZERO(sldr, payload);
1243         mlxsw_reg_sldr_op_set(payload, MLXSW_REG_SLDR_OP_LAG_ADD_PORT_LIST);
1244         mlxsw_reg_sldr_lag_id_set(payload, lag_id);
1245         mlxsw_reg_sldr_num_ports_set(payload, 1);
1246         mlxsw_reg_sldr_system_port_set(payload, 0, local_port);
1247 }
1248
1249 static inline void mlxsw_reg_sldr_lag_remove_port_pack(char *payload, u8 lag_id,
1250                                                        u16 local_port)
1251 {
1252         MLXSW_REG_ZERO(sldr, payload);
1253         mlxsw_reg_sldr_op_set(payload, MLXSW_REG_SLDR_OP_LAG_REMOVE_PORT_LIST);
1254         mlxsw_reg_sldr_lag_id_set(payload, lag_id);
1255         mlxsw_reg_sldr_num_ports_set(payload, 1);
1256         mlxsw_reg_sldr_system_port_set(payload, 0, local_port);
1257 }
1258
1259 /* SLCR - Switch LAG Configuration 2 Register
1260  * -------------------------------------------
1261  * The Switch LAG Configuration register is used for configuring the
1262  * LAG properties of the switch.
1263  */
1264 #define MLXSW_REG_SLCR_ID 0x2015
1265 #define MLXSW_REG_SLCR_LEN 0x10
1266
1267 MLXSW_REG_DEFINE(slcr, MLXSW_REG_SLCR_ID, MLXSW_REG_SLCR_LEN);
1268
1269 enum mlxsw_reg_slcr_pp {
1270         /* Global Configuration (for all ports) */
1271         MLXSW_REG_SLCR_PP_GLOBAL,
1272         /* Per port configuration, based on local_port field */
1273         MLXSW_REG_SLCR_PP_PER_PORT,
1274 };
1275
1276 /* reg_slcr_pp
1277  * Per Port Configuration
1278  * Note: Reading at Global mode results in reading port 1 configuration.
1279  * Access: Index
1280  */
1281 MLXSW_ITEM32(reg, slcr, pp, 0x00, 24, 1);
1282
1283 /* reg_slcr_local_port
1284  * Local port number
1285  * Supported from CPU port
1286  * Not supported from router port
1287  * Reserved when pp = Global Configuration
1288  * Access: Index
1289  */
1290 MLXSW_ITEM32_LP(reg, slcr, 0x00, 16, 0x00, 12);
1291
1292 enum mlxsw_reg_slcr_type {
1293         MLXSW_REG_SLCR_TYPE_CRC, /* default */
1294         MLXSW_REG_SLCR_TYPE_XOR,
1295         MLXSW_REG_SLCR_TYPE_RANDOM,
1296 };
1297
1298 /* reg_slcr_type
1299  * Hash type
1300  * Access: RW
1301  */
1302 MLXSW_ITEM32(reg, slcr, type, 0x00, 0, 4);
1303
1304 /* Ingress port */
1305 #define MLXSW_REG_SLCR_LAG_HASH_IN_PORT         BIT(0)
1306 /* SMAC - for IPv4 and IPv6 packets */
1307 #define MLXSW_REG_SLCR_LAG_HASH_SMAC_IP         BIT(1)
1308 /* SMAC - for non-IP packets */
1309 #define MLXSW_REG_SLCR_LAG_HASH_SMAC_NONIP      BIT(2)
1310 #define MLXSW_REG_SLCR_LAG_HASH_SMAC \
1311         (MLXSW_REG_SLCR_LAG_HASH_SMAC_IP | \
1312          MLXSW_REG_SLCR_LAG_HASH_SMAC_NONIP)
1313 /* DMAC - for IPv4 and IPv6 packets */
1314 #define MLXSW_REG_SLCR_LAG_HASH_DMAC_IP         BIT(3)
1315 /* DMAC - for non-IP packets */
1316 #define MLXSW_REG_SLCR_LAG_HASH_DMAC_NONIP      BIT(4)
1317 #define MLXSW_REG_SLCR_LAG_HASH_DMAC \
1318         (MLXSW_REG_SLCR_LAG_HASH_DMAC_IP | \
1319          MLXSW_REG_SLCR_LAG_HASH_DMAC_NONIP)
1320 /* Ethertype - for IPv4 and IPv6 packets */
1321 #define MLXSW_REG_SLCR_LAG_HASH_ETHERTYPE_IP    BIT(5)
1322 /* Ethertype - for non-IP packets */
1323 #define MLXSW_REG_SLCR_LAG_HASH_ETHERTYPE_NONIP BIT(6)
1324 #define MLXSW_REG_SLCR_LAG_HASH_ETHERTYPE \
1325         (MLXSW_REG_SLCR_LAG_HASH_ETHERTYPE_IP | \
1326          MLXSW_REG_SLCR_LAG_HASH_ETHERTYPE_NONIP)
1327 /* VLAN ID - for IPv4 and IPv6 packets */
1328 #define MLXSW_REG_SLCR_LAG_HASH_VLANID_IP       BIT(7)
1329 /* VLAN ID - for non-IP packets */
1330 #define MLXSW_REG_SLCR_LAG_HASH_VLANID_NONIP    BIT(8)
1331 #define MLXSW_REG_SLCR_LAG_HASH_VLANID \
1332         (MLXSW_REG_SLCR_LAG_HASH_VLANID_IP | \
1333          MLXSW_REG_SLCR_LAG_HASH_VLANID_NONIP)
1334 /* Source IP address (can be IPv4 or IPv6) */
1335 #define MLXSW_REG_SLCR_LAG_HASH_SIP             BIT(9)
1336 /* Destination IP address (can be IPv4 or IPv6) */
1337 #define MLXSW_REG_SLCR_LAG_HASH_DIP             BIT(10)
1338 /* TCP/UDP source port */
1339 #define MLXSW_REG_SLCR_LAG_HASH_SPORT           BIT(11)
1340 /* TCP/UDP destination port*/
1341 #define MLXSW_REG_SLCR_LAG_HASH_DPORT           BIT(12)
1342 /* IPv4 Protocol/IPv6 Next Header */
1343 #define MLXSW_REG_SLCR_LAG_HASH_IPPROTO         BIT(13)
1344 /* IPv6 Flow label */
1345 #define MLXSW_REG_SLCR_LAG_HASH_FLOWLABEL       BIT(14)
1346 /* SID - FCoE source ID */
1347 #define MLXSW_REG_SLCR_LAG_HASH_FCOE_SID        BIT(15)
1348 /* DID - FCoE destination ID */
1349 #define MLXSW_REG_SLCR_LAG_HASH_FCOE_DID        BIT(16)
1350 /* OXID - FCoE originator exchange ID */
1351 #define MLXSW_REG_SLCR_LAG_HASH_FCOE_OXID       BIT(17)
1352 /* Destination QP number - for RoCE packets */
1353 #define MLXSW_REG_SLCR_LAG_HASH_ROCE_DQP        BIT(19)
1354
1355 /* reg_slcr_lag_hash
1356  * LAG hashing configuration. This is a bitmask, in which each set
1357  * bit includes the corresponding item in the LAG hash calculation.
1358  * The default lag_hash contains SMAC, DMAC, VLANID and
1359  * Ethertype (for all packet types).
1360  * Access: RW
1361  */
1362 MLXSW_ITEM32(reg, slcr, lag_hash, 0x04, 0, 20);
1363
1364 /* reg_slcr_seed
1365  * LAG seed value. The seed is the same for all ports.
1366  * Access: RW
1367  */
1368 MLXSW_ITEM32(reg, slcr, seed, 0x08, 0, 32);
1369
1370 static inline void mlxsw_reg_slcr_pack(char *payload, u16 lag_hash, u32 seed)
1371 {
1372         MLXSW_REG_ZERO(slcr, payload);
1373         mlxsw_reg_slcr_pp_set(payload, MLXSW_REG_SLCR_PP_GLOBAL);
1374         mlxsw_reg_slcr_type_set(payload, MLXSW_REG_SLCR_TYPE_CRC);
1375         mlxsw_reg_slcr_lag_hash_set(payload, lag_hash);
1376         mlxsw_reg_slcr_seed_set(payload, seed);
1377 }
1378
1379 /* SLCOR - Switch LAG Collector Register
1380  * -------------------------------------
1381  * The Switch LAG Collector register controls the Local Port membership
1382  * in a LAG and enablement of the collector.
1383  */
1384 #define MLXSW_REG_SLCOR_ID 0x2016
1385 #define MLXSW_REG_SLCOR_LEN 0x10
1386
1387 MLXSW_REG_DEFINE(slcor, MLXSW_REG_SLCOR_ID, MLXSW_REG_SLCOR_LEN);
1388
1389 enum mlxsw_reg_slcor_col {
1390         /* Port is added with collector disabled */
1391         MLXSW_REG_SLCOR_COL_LAG_ADD_PORT,
1392         MLXSW_REG_SLCOR_COL_LAG_COLLECTOR_ENABLED,
1393         MLXSW_REG_SLCOR_COL_LAG_COLLECTOR_DISABLED,
1394         MLXSW_REG_SLCOR_COL_LAG_REMOVE_PORT,
1395 };
1396
1397 /* reg_slcor_col
1398  * Collector configuration
1399  * Access: RW
1400  */
1401 MLXSW_ITEM32(reg, slcor, col, 0x00, 30, 2);
1402
1403 /* reg_slcor_local_port
1404  * Local port number
1405  * Not supported for CPU port
1406  * Access: Index
1407  */
1408 MLXSW_ITEM32_LP(reg, slcor, 0x00, 16, 0x00, 12);
1409
1410 /* reg_slcor_lag_id
1411  * LAG Identifier. Index into the LAG descriptor table.
1412  * Access: Index
1413  */
1414 MLXSW_ITEM32(reg, slcor, lag_id, 0x00, 0, 10);
1415
1416 /* reg_slcor_port_index
1417  * Port index in the LAG list. Only valid on Add Port to LAG col.
1418  * Valid range is from 0 to cap_max_lag_members-1
1419  * Access: RW
1420  */
1421 MLXSW_ITEM32(reg, slcor, port_index, 0x04, 0, 10);
1422
1423 static inline void mlxsw_reg_slcor_pack(char *payload,
1424                                         u16 local_port, u16 lag_id,
1425                                         enum mlxsw_reg_slcor_col col)
1426 {
1427         MLXSW_REG_ZERO(slcor, payload);
1428         mlxsw_reg_slcor_col_set(payload, col);
1429         mlxsw_reg_slcor_local_port_set(payload, local_port);
1430         mlxsw_reg_slcor_lag_id_set(payload, lag_id);
1431 }
1432
1433 static inline void mlxsw_reg_slcor_port_add_pack(char *payload,
1434                                                  u16 local_port, u16 lag_id,
1435                                                  u8 port_index)
1436 {
1437         mlxsw_reg_slcor_pack(payload, local_port, lag_id,
1438                              MLXSW_REG_SLCOR_COL_LAG_ADD_PORT);
1439         mlxsw_reg_slcor_port_index_set(payload, port_index);
1440 }
1441
1442 static inline void mlxsw_reg_slcor_port_remove_pack(char *payload,
1443                                                     u16 local_port, u16 lag_id)
1444 {
1445         mlxsw_reg_slcor_pack(payload, local_port, lag_id,
1446                              MLXSW_REG_SLCOR_COL_LAG_REMOVE_PORT);
1447 }
1448
1449 static inline void mlxsw_reg_slcor_col_enable_pack(char *payload,
1450                                                    u16 local_port, u16 lag_id)
1451 {
1452         mlxsw_reg_slcor_pack(payload, local_port, lag_id,
1453                              MLXSW_REG_SLCOR_COL_LAG_COLLECTOR_ENABLED);
1454 }
1455
1456 static inline void mlxsw_reg_slcor_col_disable_pack(char *payload,
1457                                                     u16 local_port, u16 lag_id)
1458 {
1459         mlxsw_reg_slcor_pack(payload, local_port, lag_id,
1460                              MLXSW_REG_SLCOR_COL_LAG_COLLECTOR_ENABLED);
1461 }
1462
1463 /* SPMLR - Switch Port MAC Learning Register
1464  * -----------------------------------------
1465  * Controls the Switch MAC learning policy per port.
1466  */
1467 #define MLXSW_REG_SPMLR_ID 0x2018
1468 #define MLXSW_REG_SPMLR_LEN 0x8
1469
1470 MLXSW_REG_DEFINE(spmlr, MLXSW_REG_SPMLR_ID, MLXSW_REG_SPMLR_LEN);
1471
1472 /* reg_spmlr_local_port
1473  * Local port number.
1474  * Access: Index
1475  */
1476 MLXSW_ITEM32_LP(reg, spmlr, 0x00, 16, 0x00, 12);
1477
1478 /* reg_spmlr_sub_port
1479  * Virtual port within the physical port.
1480  * Should be set to 0 when virtual ports are not enabled on the port.
1481  * Access: Index
1482  */
1483 MLXSW_ITEM32(reg, spmlr, sub_port, 0x00, 8, 8);
1484
1485 enum mlxsw_reg_spmlr_learn_mode {
1486         MLXSW_REG_SPMLR_LEARN_MODE_DISABLE = 0,
1487         MLXSW_REG_SPMLR_LEARN_MODE_ENABLE = 2,
1488         MLXSW_REG_SPMLR_LEARN_MODE_SEC = 3,
1489 };
1490
1491 /* reg_spmlr_learn_mode
1492  * Learning mode on the port.
1493  * 0 - Learning disabled.
1494  * 2 - Learning enabled.
1495  * 3 - Security mode.
1496  *
1497  * In security mode the switch does not learn MACs on the port, but uses the
1498  * SMAC to see if it exists on another ingress port. If so, the packet is
1499  * classified as a bad packet and is discarded unless the software registers
1500  * to receive port security error packets usign HPKT.
1501  */
1502 MLXSW_ITEM32(reg, spmlr, learn_mode, 0x04, 30, 2);
1503
1504 static inline void mlxsw_reg_spmlr_pack(char *payload, u16 local_port,
1505                                         enum mlxsw_reg_spmlr_learn_mode mode)
1506 {
1507         MLXSW_REG_ZERO(spmlr, payload);
1508         mlxsw_reg_spmlr_local_port_set(payload, local_port);
1509         mlxsw_reg_spmlr_sub_port_set(payload, 0);
1510         mlxsw_reg_spmlr_learn_mode_set(payload, mode);
1511 }
1512
1513 /* SVFA - Switch VID to FID Allocation Register
1514  * --------------------------------------------
1515  * Controls the VID to FID mapping and {Port, VID} to FID mapping for
1516  * virtualized ports.
1517  */
1518 #define MLXSW_REG_SVFA_ID 0x201C
1519 #define MLXSW_REG_SVFA_LEN 0x10
1520
1521 MLXSW_REG_DEFINE(svfa, MLXSW_REG_SVFA_ID, MLXSW_REG_SVFA_LEN);
1522
1523 /* reg_svfa_swid
1524  * Switch partition ID.
1525  * Access: Index
1526  */
1527 MLXSW_ITEM32(reg, svfa, swid, 0x00, 24, 8);
1528
1529 /* reg_svfa_local_port
1530  * Local port number.
1531  * Access: Index
1532  *
1533  * Note: Reserved for 802.1Q FIDs.
1534  */
1535 MLXSW_ITEM32_LP(reg, svfa, 0x00, 16, 0x00, 12);
1536
1537 enum mlxsw_reg_svfa_mt {
1538         MLXSW_REG_SVFA_MT_VID_TO_FID,
1539         MLXSW_REG_SVFA_MT_PORT_VID_TO_FID,
1540 };
1541
1542 /* reg_svfa_mapping_table
1543  * Mapping table:
1544  * 0 - VID to FID
1545  * 1 - {Port, VID} to FID
1546  * Access: Index
1547  *
1548  * Note: Reserved for SwitchX-2.
1549  */
1550 MLXSW_ITEM32(reg, svfa, mapping_table, 0x00, 8, 3);
1551
1552 /* reg_svfa_v
1553  * Valid.
1554  * Valid if set.
1555  * Access: RW
1556  *
1557  * Note: Reserved for SwitchX-2.
1558  */
1559 MLXSW_ITEM32(reg, svfa, v, 0x00, 0, 1);
1560
1561 /* reg_svfa_fid
1562  * Filtering ID.
1563  * Access: RW
1564  */
1565 MLXSW_ITEM32(reg, svfa, fid, 0x04, 16, 16);
1566
1567 /* reg_svfa_vid
1568  * VLAN ID.
1569  * Access: Index
1570  */
1571 MLXSW_ITEM32(reg, svfa, vid, 0x04, 0, 12);
1572
1573 /* reg_svfa_counter_set_type
1574  * Counter set type for flow counters.
1575  * Access: RW
1576  *
1577  * Note: Reserved for SwitchX-2.
1578  */
1579 MLXSW_ITEM32(reg, svfa, counter_set_type, 0x08, 24, 8);
1580
1581 /* reg_svfa_counter_index
1582  * Counter index for flow counters.
1583  * Access: RW
1584  *
1585  * Note: Reserved for SwitchX-2.
1586  */
1587 MLXSW_ITEM32(reg, svfa, counter_index, 0x08, 0, 24);
1588
1589 static inline void mlxsw_reg_svfa_pack(char *payload, u16 local_port,
1590                                        enum mlxsw_reg_svfa_mt mt, bool valid,
1591                                        u16 fid, u16 vid)
1592 {
1593         MLXSW_REG_ZERO(svfa, payload);
1594         local_port = mt == MLXSW_REG_SVFA_MT_VID_TO_FID ? 0 : local_port;
1595         mlxsw_reg_svfa_swid_set(payload, 0);
1596         mlxsw_reg_svfa_local_port_set(payload, local_port);
1597         mlxsw_reg_svfa_mapping_table_set(payload, mt);
1598         mlxsw_reg_svfa_v_set(payload, valid);
1599         mlxsw_reg_svfa_fid_set(payload, fid);
1600         mlxsw_reg_svfa_vid_set(payload, vid);
1601 }
1602
1603 /*  SPVTR - Switch Port VLAN Stacking Register
1604  *  ------------------------------------------
1605  *  The Switch Port VLAN Stacking register configures the VLAN mode of the port
1606  *  to enable VLAN stacking.
1607  */
1608 #define MLXSW_REG_SPVTR_ID 0x201D
1609 #define MLXSW_REG_SPVTR_LEN 0x10
1610
1611 MLXSW_REG_DEFINE(spvtr, MLXSW_REG_SPVTR_ID, MLXSW_REG_SPVTR_LEN);
1612
1613 /* reg_spvtr_tport
1614  * Port is tunnel port.
1615  * Access: Index
1616  *
1617  * Note: Reserved when SwitchX/-2 or Spectrum-1.
1618  */
1619 MLXSW_ITEM32(reg, spvtr, tport, 0x00, 24, 1);
1620
1621 /* reg_spvtr_local_port
1622  * When tport = 0: local port number (Not supported from/to CPU).
1623  * When tport = 1: tunnel port.
1624  * Access: Index
1625  */
1626 MLXSW_ITEM32_LP(reg, spvtr, 0x00, 16, 0x00, 12);
1627
1628 /* reg_spvtr_ippe
1629  * Ingress Port Prio Mode Update Enable.
1630  * When set, the Port Prio Mode is updated with the provided ipprio_mode field.
1631  * Reserved on Get operations.
1632  * Access: OP
1633  */
1634 MLXSW_ITEM32(reg, spvtr, ippe, 0x04, 31, 1);
1635
1636 /* reg_spvtr_ipve
1637  * Ingress Port VID Mode Update Enable.
1638  * When set, the Ingress Port VID Mode is updated with the provided ipvid_mode
1639  * field.
1640  * Reserved on Get operations.
1641  * Access: OP
1642  */
1643 MLXSW_ITEM32(reg, spvtr, ipve, 0x04, 30, 1);
1644
1645 /* reg_spvtr_epve
1646  * Egress Port VID Mode Update Enable.
1647  * When set, the Egress Port VID Mode is updated with the provided epvid_mode
1648  * field.
1649  * Access: OP
1650  */
1651 MLXSW_ITEM32(reg, spvtr, epve, 0x04, 29, 1);
1652
1653 /* reg_spvtr_ipprio_mode
1654  * Ingress Port Priority Mode.
1655  * This controls the PCP and DEI of the new outer VLAN
1656  * Note: for SwitchX/-2 the DEI is not affected.
1657  * 0: use port default PCP and DEI (configured by QPDPC).
1658  * 1: use C-VLAN PCP and DEI.
1659  * Has no effect when ipvid_mode = 0.
1660  * Reserved when tport = 1.
1661  * Access: RW
1662  */
1663 MLXSW_ITEM32(reg, spvtr, ipprio_mode, 0x04, 20, 4);
1664
1665 enum mlxsw_reg_spvtr_ipvid_mode {
1666         /* IEEE Compliant PVID (default) */
1667         MLXSW_REG_SPVTR_IPVID_MODE_IEEE_COMPLIANT_PVID,
1668         /* Push VLAN (for VLAN stacking, except prio tagged packets) */
1669         MLXSW_REG_SPVTR_IPVID_MODE_PUSH_VLAN_FOR_UNTAGGED_PACKET,
1670         /* Always push VLAN (also for prio tagged packets) */
1671         MLXSW_REG_SPVTR_IPVID_MODE_ALWAYS_PUSH_VLAN,
1672 };
1673
1674 /* reg_spvtr_ipvid_mode
1675  * Ingress Port VLAN-ID Mode.
1676  * For Spectrum family, this affects the values of SPVM.i
1677  * Access: RW
1678  */
1679 MLXSW_ITEM32(reg, spvtr, ipvid_mode, 0x04, 16, 4);
1680
1681 enum mlxsw_reg_spvtr_epvid_mode {
1682         /* IEEE Compliant VLAN membership */
1683         MLXSW_REG_SPVTR_EPVID_MODE_IEEE_COMPLIANT_VLAN_MEMBERSHIP,
1684         /* Pop VLAN (for VLAN stacking) */
1685         MLXSW_REG_SPVTR_EPVID_MODE_POP_VLAN,
1686 };
1687
1688 /* reg_spvtr_epvid_mode
1689  * Egress Port VLAN-ID Mode.
1690  * For Spectrum family, this affects the values of SPVM.e,u,pt.
1691  * Access: WO
1692  */
1693 MLXSW_ITEM32(reg, spvtr, epvid_mode, 0x04, 0, 4);
1694
1695 static inline void mlxsw_reg_spvtr_pack(char *payload, bool tport,
1696                                         u16 local_port,
1697                                         enum mlxsw_reg_spvtr_ipvid_mode ipvid_mode)
1698 {
1699         MLXSW_REG_ZERO(spvtr, payload);
1700         mlxsw_reg_spvtr_tport_set(payload, tport);
1701         mlxsw_reg_spvtr_local_port_set(payload, local_port);
1702         mlxsw_reg_spvtr_ipvid_mode_set(payload, ipvid_mode);
1703         mlxsw_reg_spvtr_ipve_set(payload, true);
1704 }
1705
1706 /* SVPE - Switch Virtual-Port Enabling Register
1707  * --------------------------------------------
1708  * Enables port virtualization.
1709  */
1710 #define MLXSW_REG_SVPE_ID 0x201E
1711 #define MLXSW_REG_SVPE_LEN 0x4
1712
1713 MLXSW_REG_DEFINE(svpe, MLXSW_REG_SVPE_ID, MLXSW_REG_SVPE_LEN);
1714
1715 /* reg_svpe_local_port
1716  * Local port number
1717  * Access: Index
1718  *
1719  * Note: CPU port is not supported (uses VLAN mode only).
1720  */
1721 MLXSW_ITEM32_LP(reg, svpe, 0x00, 16, 0x00, 12);
1722
1723 /* reg_svpe_vp_en
1724  * Virtual port enable.
1725  * 0 - Disable, VLAN mode (VID to FID).
1726  * 1 - Enable, Virtual port mode ({Port, VID} to FID).
1727  * Access: RW
1728  */
1729 MLXSW_ITEM32(reg, svpe, vp_en, 0x00, 8, 1);
1730
1731 static inline void mlxsw_reg_svpe_pack(char *payload, u16 local_port,
1732                                        bool enable)
1733 {
1734         MLXSW_REG_ZERO(svpe, payload);
1735         mlxsw_reg_svpe_local_port_set(payload, local_port);
1736         mlxsw_reg_svpe_vp_en_set(payload, enable);
1737 }
1738
1739 /* SFMR - Switch FID Management Register
1740  * -------------------------------------
1741  * Creates and configures FIDs.
1742  */
1743 #define MLXSW_REG_SFMR_ID 0x201F
1744 #define MLXSW_REG_SFMR_LEN 0x18
1745
1746 MLXSW_REG_DEFINE(sfmr, MLXSW_REG_SFMR_ID, MLXSW_REG_SFMR_LEN);
1747
1748 enum mlxsw_reg_sfmr_op {
1749         MLXSW_REG_SFMR_OP_CREATE_FID,
1750         MLXSW_REG_SFMR_OP_DESTROY_FID,
1751 };
1752
1753 /* reg_sfmr_op
1754  * Operation.
1755  * 0 - Create or edit FID.
1756  * 1 - Destroy FID.
1757  * Access: WO
1758  */
1759 MLXSW_ITEM32(reg, sfmr, op, 0x00, 24, 4);
1760
1761 /* reg_sfmr_fid
1762  * Filtering ID.
1763  * Access: Index
1764  */
1765 MLXSW_ITEM32(reg, sfmr, fid, 0x00, 0, 16);
1766
1767 /* reg_sfmr_fid_offset
1768  * FID offset.
1769  * Used to point into the flooding table selected by SFGC register if
1770  * the table is of type FID-Offset. Otherwise, this field is reserved.
1771  * Access: RW
1772  */
1773 MLXSW_ITEM32(reg, sfmr, fid_offset, 0x08, 0, 16);
1774
1775 /* reg_sfmr_vtfp
1776  * Valid Tunnel Flood Pointer.
1777  * If not set, then nve_tunnel_flood_ptr is reserved and considered NULL.
1778  * Access: RW
1779  *
1780  * Note: Reserved for 802.1Q FIDs.
1781  */
1782 MLXSW_ITEM32(reg, sfmr, vtfp, 0x0C, 31, 1);
1783
1784 /* reg_sfmr_nve_tunnel_flood_ptr
1785  * Underlay Flooding and BC Pointer.
1786  * Used as a pointer to the first entry of the group based link lists of
1787  * flooding or BC entries (for NVE tunnels).
1788  * Access: RW
1789  */
1790 MLXSW_ITEM32(reg, sfmr, nve_tunnel_flood_ptr, 0x0C, 0, 24);
1791
1792 /* reg_sfmr_vv
1793  * VNI Valid.
1794  * If not set, then vni is reserved.
1795  * Access: RW
1796  *
1797  * Note: Reserved for 802.1Q FIDs.
1798  */
1799 MLXSW_ITEM32(reg, sfmr, vv, 0x10, 31, 1);
1800
1801 /* reg_sfmr_vni
1802  * Virtual Network Identifier.
1803  * Access: RW
1804  *
1805  * Note: A given VNI can only be assigned to one FID.
1806  */
1807 MLXSW_ITEM32(reg, sfmr, vni, 0x10, 0, 24);
1808
1809 static inline void mlxsw_reg_sfmr_pack(char *payload,
1810                                        enum mlxsw_reg_sfmr_op op, u16 fid,
1811                                        u16 fid_offset)
1812 {
1813         MLXSW_REG_ZERO(sfmr, payload);
1814         mlxsw_reg_sfmr_op_set(payload, op);
1815         mlxsw_reg_sfmr_fid_set(payload, fid);
1816         mlxsw_reg_sfmr_fid_offset_set(payload, fid_offset);
1817         mlxsw_reg_sfmr_vtfp_set(payload, false);
1818         mlxsw_reg_sfmr_vv_set(payload, false);
1819 }
1820
1821 /* SPVMLR - Switch Port VLAN MAC Learning Register
1822  * -----------------------------------------------
1823  * Controls the switch MAC learning policy per {Port, VID}.
1824  */
1825 #define MLXSW_REG_SPVMLR_ID 0x2020
1826 #define MLXSW_REG_SPVMLR_BASE_LEN 0x04 /* base length, without records */
1827 #define MLXSW_REG_SPVMLR_REC_LEN 0x04 /* record length */
1828 #define MLXSW_REG_SPVMLR_REC_MAX_COUNT 255
1829 #define MLXSW_REG_SPVMLR_LEN (MLXSW_REG_SPVMLR_BASE_LEN + \
1830                               MLXSW_REG_SPVMLR_REC_LEN * \
1831                               MLXSW_REG_SPVMLR_REC_MAX_COUNT)
1832
1833 MLXSW_REG_DEFINE(spvmlr, MLXSW_REG_SPVMLR_ID, MLXSW_REG_SPVMLR_LEN);
1834
1835 /* reg_spvmlr_local_port
1836  * Local ingress port.
1837  * Access: Index
1838  *
1839  * Note: CPU port is not supported.
1840  */
1841 MLXSW_ITEM32_LP(reg, spvmlr, 0x00, 16, 0x00, 12);
1842
1843 /* reg_spvmlr_num_rec
1844  * Number of records to update.
1845  * Access: OP
1846  */
1847 MLXSW_ITEM32(reg, spvmlr, num_rec, 0x00, 0, 8);
1848
1849 /* reg_spvmlr_rec_learn_enable
1850  * 0 - Disable learning for {Port, VID}.
1851  * 1 - Enable learning for {Port, VID}.
1852  * Access: RW
1853  */
1854 MLXSW_ITEM32_INDEXED(reg, spvmlr, rec_learn_enable, MLXSW_REG_SPVMLR_BASE_LEN,
1855                      31, 1, MLXSW_REG_SPVMLR_REC_LEN, 0x00, false);
1856
1857 /* reg_spvmlr_rec_vid
1858  * VLAN ID to be added/removed from port or for querying.
1859  * Access: Index
1860  */
1861 MLXSW_ITEM32_INDEXED(reg, spvmlr, rec_vid, MLXSW_REG_SPVMLR_BASE_LEN, 0, 12,
1862                      MLXSW_REG_SPVMLR_REC_LEN, 0x00, false);
1863
1864 static inline void mlxsw_reg_spvmlr_pack(char *payload, u16 local_port,
1865                                          u16 vid_begin, u16 vid_end,
1866                                          bool learn_enable)
1867 {
1868         int num_rec = vid_end - vid_begin + 1;
1869         int i;
1870
1871         WARN_ON(num_rec < 1 || num_rec > MLXSW_REG_SPVMLR_REC_MAX_COUNT);
1872
1873         MLXSW_REG_ZERO(spvmlr, payload);
1874         mlxsw_reg_spvmlr_local_port_set(payload, local_port);
1875         mlxsw_reg_spvmlr_num_rec_set(payload, num_rec);
1876
1877         for (i = 0; i < num_rec; i++) {
1878                 mlxsw_reg_spvmlr_rec_learn_enable_set(payload, i, learn_enable);
1879                 mlxsw_reg_spvmlr_rec_vid_set(payload, i, vid_begin + i);
1880         }
1881 }
1882
1883 /* SPVC - Switch Port VLAN Classification Register
1884  * -----------------------------------------------
1885  * Configures the port to identify packets as untagged / single tagged /
1886  * double packets based on the packet EtherTypes.
1887  * Ethertype IDs are configured by SVER.
1888  */
1889 #define MLXSW_REG_SPVC_ID 0x2026
1890 #define MLXSW_REG_SPVC_LEN 0x0C
1891
1892 MLXSW_REG_DEFINE(spvc, MLXSW_REG_SPVC_ID, MLXSW_REG_SPVC_LEN);
1893
1894 /* reg_spvc_local_port
1895  * Local port.
1896  * Access: Index
1897  *
1898  * Note: applies both to Rx port and Tx port, so if a packet traverses
1899  * through Rx port i and a Tx port j then port i and port j must have the
1900  * same configuration.
1901  */
1902 MLXSW_ITEM32_LP(reg, spvc, 0x00, 16, 0x00, 12);
1903
1904 /* reg_spvc_inner_et2
1905  * Vlan Tag1 EtherType2 enable.
1906  * Packet is initially classified as double VLAN Tag if in addition to
1907  * being classified with a tag0 VLAN Tag its tag1 EtherType value is
1908  * equal to ether_type2.
1909  * 0: disable (default)
1910  * 1: enable
1911  * Access: RW
1912  */
1913 MLXSW_ITEM32(reg, spvc, inner_et2, 0x08, 17, 1);
1914
1915 /* reg_spvc_et2
1916  * Vlan Tag0 EtherType2 enable.
1917  * Packet is initially classified as VLAN Tag if its tag0 EtherType is
1918  * equal to ether_type2.
1919  * 0: disable (default)
1920  * 1: enable
1921  * Access: RW
1922  */
1923 MLXSW_ITEM32(reg, spvc, et2, 0x08, 16, 1);
1924
1925 /* reg_spvc_inner_et1
1926  * Vlan Tag1 EtherType1 enable.
1927  * Packet is initially classified as double VLAN Tag if in addition to
1928  * being classified with a tag0 VLAN Tag its tag1 EtherType value is
1929  * equal to ether_type1.
1930  * 0: disable
1931  * 1: enable (default)
1932  * Access: RW
1933  */
1934 MLXSW_ITEM32(reg, spvc, inner_et1, 0x08, 9, 1);
1935
1936 /* reg_spvc_et1
1937  * Vlan Tag0 EtherType1 enable.
1938  * Packet is initially classified as VLAN Tag if its tag0 EtherType is
1939  * equal to ether_type1.
1940  * 0: disable
1941  * 1: enable (default)
1942  * Access: RW
1943  */
1944 MLXSW_ITEM32(reg, spvc, et1, 0x08, 8, 1);
1945
1946 /* reg_inner_et0
1947  * Vlan Tag1 EtherType0 enable.
1948  * Packet is initially classified as double VLAN Tag if in addition to
1949  * being classified with a tag0 VLAN Tag its tag1 EtherType value is
1950  * equal to ether_type0.
1951  * 0: disable
1952  * 1: enable (default)
1953  * Access: RW
1954  */
1955 MLXSW_ITEM32(reg, spvc, inner_et0, 0x08, 1, 1);
1956
1957 /* reg_et0
1958  * Vlan Tag0 EtherType0 enable.
1959  * Packet is initially classified as VLAN Tag if its tag0 EtherType is
1960  * equal to ether_type0.
1961  * 0: disable
1962  * 1: enable (default)
1963  * Access: RW
1964  */
1965 MLXSW_ITEM32(reg, spvc, et0, 0x08, 0, 1);
1966
1967 static inline void mlxsw_reg_spvc_pack(char *payload, u16 local_port, bool et1,
1968                                        bool et0)
1969 {
1970         MLXSW_REG_ZERO(spvc, payload);
1971         mlxsw_reg_spvc_local_port_set(payload, local_port);
1972         /* Enable inner_et1 and inner_et0 to enable identification of double
1973          * tagged packets.
1974          */
1975         mlxsw_reg_spvc_inner_et1_set(payload, 1);
1976         mlxsw_reg_spvc_inner_et0_set(payload, 1);
1977         mlxsw_reg_spvc_et1_set(payload, et1);
1978         mlxsw_reg_spvc_et0_set(payload, et0);
1979 }
1980
1981 /* SPEVET - Switch Port Egress VLAN EtherType
1982  * ------------------------------------------
1983  * The switch port egress VLAN EtherType configures which EtherType to push at
1984  * egress for packets incoming through a local port for which 'SPVID.egr_et_set'
1985  * is set.
1986  */
1987 #define MLXSW_REG_SPEVET_ID 0x202A
1988 #define MLXSW_REG_SPEVET_LEN 0x08
1989
1990 MLXSW_REG_DEFINE(spevet, MLXSW_REG_SPEVET_ID, MLXSW_REG_SPEVET_LEN);
1991
1992 /* reg_spevet_local_port
1993  * Egress Local port number.
1994  * Not supported to CPU port.
1995  * Access: Index
1996  */
1997 MLXSW_ITEM32_LP(reg, spevet, 0x00, 16, 0x00, 12);
1998
1999 /* reg_spevet_et_vlan
2000  * Egress EtherType VLAN to push when SPVID.egr_et_set field set for the packet:
2001  * 0: ether_type0 - (default)
2002  * 1: ether_type1
2003  * 2: ether_type2
2004  * Access: RW
2005  */
2006 MLXSW_ITEM32(reg, spevet, et_vlan, 0x04, 16, 2);
2007
2008 static inline void mlxsw_reg_spevet_pack(char *payload, u16 local_port,
2009                                          u8 et_vlan)
2010 {
2011         MLXSW_REG_ZERO(spevet, payload);
2012         mlxsw_reg_spevet_local_port_set(payload, local_port);
2013         mlxsw_reg_spevet_et_vlan_set(payload, et_vlan);
2014 }
2015
2016 /* SFTR-V2 - Switch Flooding Table Version 2 Register
2017  * --------------------------------------------------
2018  * The switch flooding table is used for flooding packet replication. The table
2019  * defines a bit mask of ports for packet replication.
2020  */
2021 #define MLXSW_REG_SFTR2_ID 0x202F
2022 #define MLXSW_REG_SFTR2_LEN 0x120
2023
2024 MLXSW_REG_DEFINE(sftr2, MLXSW_REG_SFTR2_ID, MLXSW_REG_SFTR2_LEN);
2025
2026 /* reg_sftr2_swid
2027  * Switch partition ID with which to associate the port.
2028  * Access: Index
2029  */
2030 MLXSW_ITEM32(reg, sftr2, swid, 0x00, 24, 8);
2031
2032 /* reg_sftr2_flood_table
2033  * Flooding table index to associate with the specific type on the specific
2034  * switch partition.
2035  * Access: Index
2036  */
2037 MLXSW_ITEM32(reg, sftr2, flood_table, 0x00, 16, 6);
2038
2039 /* reg_sftr2_index
2040  * Index. Used as an index into the Flooding Table in case the table is
2041  * configured to use VID / FID or FID Offset.
2042  * Access: Index
2043  */
2044 MLXSW_ITEM32(reg, sftr2, index, 0x00, 0, 16);
2045
2046 /* reg_sftr2_table_type
2047  * See mlxsw_flood_table_type
2048  * Access: RW
2049  */
2050 MLXSW_ITEM32(reg, sftr2, table_type, 0x04, 16, 3);
2051
2052 /* reg_sftr2_range
2053  * Range of entries to update
2054  * Access: Index
2055  */
2056 MLXSW_ITEM32(reg, sftr2, range, 0x04, 0, 16);
2057
2058 /* reg_sftr2_port
2059  * Local port membership (1 bit per port).
2060  * Access: RW
2061  */
2062 MLXSW_ITEM_BIT_ARRAY(reg, sftr2, port, 0x20, 0x80, 1);
2063
2064 /* reg_sftr2_port_mask
2065  * Local port mask (1 bit per port).
2066  * Access: WO
2067  */
2068 MLXSW_ITEM_BIT_ARRAY(reg, sftr2, port_mask, 0xA0, 0x80, 1);
2069
2070 static inline void mlxsw_reg_sftr2_pack(char *payload,
2071                                         unsigned int flood_table,
2072                                         unsigned int index,
2073                                         enum mlxsw_flood_table_type table_type,
2074                                         unsigned int range, u16 port, bool set)
2075 {
2076         MLXSW_REG_ZERO(sftr2, payload);
2077         mlxsw_reg_sftr2_swid_set(payload, 0);
2078         mlxsw_reg_sftr2_flood_table_set(payload, flood_table);
2079         mlxsw_reg_sftr2_index_set(payload, index);
2080         mlxsw_reg_sftr2_table_type_set(payload, table_type);
2081         mlxsw_reg_sftr2_range_set(payload, range);
2082         mlxsw_reg_sftr2_port_set(payload, port, set);
2083         mlxsw_reg_sftr2_port_mask_set(payload, port, 1);
2084 }
2085
2086 /* SMID-V2 - Switch Multicast ID Version 2 Register
2087  * ------------------------------------------------
2088  * The MID record maps from a MID (Multicast ID), which is a unique identifier
2089  * of the multicast group within the stacking domain, into a list of local
2090  * ports into which the packet is replicated.
2091  */
2092 #define MLXSW_REG_SMID2_ID 0x2034
2093 #define MLXSW_REG_SMID2_LEN 0x120
2094
2095 MLXSW_REG_DEFINE(smid2, MLXSW_REG_SMID2_ID, MLXSW_REG_SMID2_LEN);
2096
2097 /* reg_smid2_swid
2098  * Switch partition ID.
2099  * Access: Index
2100  */
2101 MLXSW_ITEM32(reg, smid2, swid, 0x00, 24, 8);
2102
2103 /* reg_smid2_mid
2104  * Multicast identifier - global identifier that represents the multicast group
2105  * across all devices.
2106  * Access: Index
2107  */
2108 MLXSW_ITEM32(reg, smid2, mid, 0x00, 0, 16);
2109
2110 /* reg_smid2_port
2111  * Local port memebership (1 bit per port).
2112  * Access: RW
2113  */
2114 MLXSW_ITEM_BIT_ARRAY(reg, smid2, port, 0x20, 0x80, 1);
2115
2116 /* reg_smid2_port_mask
2117  * Local port mask (1 bit per port).
2118  * Access: WO
2119  */
2120 MLXSW_ITEM_BIT_ARRAY(reg, smid2, port_mask, 0xA0, 0x80, 1);
2121
2122 static inline void mlxsw_reg_smid2_pack(char *payload, u16 mid, u16 port,
2123                                         bool set)
2124 {
2125         MLXSW_REG_ZERO(smid2, payload);
2126         mlxsw_reg_smid2_swid_set(payload, 0);
2127         mlxsw_reg_smid2_mid_set(payload, mid);
2128         mlxsw_reg_smid2_port_set(payload, port, set);
2129         mlxsw_reg_smid2_port_mask_set(payload, port, 1);
2130 }
2131
2132 /* CWTP - Congetion WRED ECN TClass Profile
2133  * ----------------------------------------
2134  * Configures the profiles for queues of egress port and traffic class
2135  */
2136 #define MLXSW_REG_CWTP_ID 0x2802
2137 #define MLXSW_REG_CWTP_BASE_LEN 0x28
2138 #define MLXSW_REG_CWTP_PROFILE_DATA_REC_LEN 0x08
2139 #define MLXSW_REG_CWTP_LEN 0x40
2140
2141 MLXSW_REG_DEFINE(cwtp, MLXSW_REG_CWTP_ID, MLXSW_REG_CWTP_LEN);
2142
2143 /* reg_cwtp_local_port
2144  * Local port number
2145  * Not supported for CPU port
2146  * Access: Index
2147  */
2148 MLXSW_ITEM32_LP(reg, cwtp, 0x00, 16, 0x00, 12);
2149
2150 /* reg_cwtp_traffic_class
2151  * Traffic Class to configure
2152  * Access: Index
2153  */
2154 MLXSW_ITEM32(reg, cwtp, traffic_class, 32, 0, 8);
2155
2156 /* reg_cwtp_profile_min
2157  * Minimum Average Queue Size of the profile in cells.
2158  * Access: RW
2159  */
2160 MLXSW_ITEM32_INDEXED(reg, cwtp, profile_min, MLXSW_REG_CWTP_BASE_LEN,
2161                      0, 20, MLXSW_REG_CWTP_PROFILE_DATA_REC_LEN, 0, false);
2162
2163 /* reg_cwtp_profile_percent
2164  * Percentage of WRED and ECN marking for maximum Average Queue size
2165  * Range is 0 to 100, units of integer percentage
2166  * Access: RW
2167  */
2168 MLXSW_ITEM32_INDEXED(reg, cwtp, profile_percent, MLXSW_REG_CWTP_BASE_LEN,
2169                      24, 7, MLXSW_REG_CWTP_PROFILE_DATA_REC_LEN, 4, false);
2170
2171 /* reg_cwtp_profile_max
2172  * Maximum Average Queue size of the profile in cells
2173  * Access: RW
2174  */
2175 MLXSW_ITEM32_INDEXED(reg, cwtp, profile_max, MLXSW_REG_CWTP_BASE_LEN,
2176                      0, 20, MLXSW_REG_CWTP_PROFILE_DATA_REC_LEN, 4, false);
2177
2178 #define MLXSW_REG_CWTP_MIN_VALUE 64
2179 #define MLXSW_REG_CWTP_MAX_PROFILE 2
2180 #define MLXSW_REG_CWTP_DEFAULT_PROFILE 1
2181
2182 static inline void mlxsw_reg_cwtp_pack(char *payload, u16 local_port,
2183                                        u8 traffic_class)
2184 {
2185         int i;
2186
2187         MLXSW_REG_ZERO(cwtp, payload);
2188         mlxsw_reg_cwtp_local_port_set(payload, local_port);
2189         mlxsw_reg_cwtp_traffic_class_set(payload, traffic_class);
2190
2191         for (i = 0; i <= MLXSW_REG_CWTP_MAX_PROFILE; i++) {
2192                 mlxsw_reg_cwtp_profile_min_set(payload, i,
2193                                                MLXSW_REG_CWTP_MIN_VALUE);
2194                 mlxsw_reg_cwtp_profile_max_set(payload, i,
2195                                                MLXSW_REG_CWTP_MIN_VALUE);
2196         }
2197 }
2198
2199 #define MLXSW_REG_CWTP_PROFILE_TO_INDEX(profile) (profile - 1)
2200
2201 static inline void
2202 mlxsw_reg_cwtp_profile_pack(char *payload, u8 profile, u32 min, u32 max,
2203                             u32 probability)
2204 {
2205         u8 index = MLXSW_REG_CWTP_PROFILE_TO_INDEX(profile);
2206
2207         mlxsw_reg_cwtp_profile_min_set(payload, index, min);
2208         mlxsw_reg_cwtp_profile_max_set(payload, index, max);
2209         mlxsw_reg_cwtp_profile_percent_set(payload, index, probability);
2210 }
2211
2212 /* CWTPM - Congestion WRED ECN TClass and Pool Mapping
2213  * ---------------------------------------------------
2214  * The CWTPM register maps each egress port and traffic class to profile num.
2215  */
2216 #define MLXSW_REG_CWTPM_ID 0x2803
2217 #define MLXSW_REG_CWTPM_LEN 0x44
2218
2219 MLXSW_REG_DEFINE(cwtpm, MLXSW_REG_CWTPM_ID, MLXSW_REG_CWTPM_LEN);
2220
2221 /* reg_cwtpm_local_port
2222  * Local port number
2223  * Not supported for CPU port
2224  * Access: Index
2225  */
2226 MLXSW_ITEM32_LP(reg, cwtpm, 0x00, 16, 0x00, 12);
2227
2228 /* reg_cwtpm_traffic_class
2229  * Traffic Class to configure
2230  * Access: Index
2231  */
2232 MLXSW_ITEM32(reg, cwtpm, traffic_class, 32, 0, 8);
2233
2234 /* reg_cwtpm_ew
2235  * Control enablement of WRED for traffic class:
2236  * 0 - Disable
2237  * 1 - Enable
2238  * Access: RW
2239  */
2240 MLXSW_ITEM32(reg, cwtpm, ew, 36, 1, 1);
2241
2242 /* reg_cwtpm_ee
2243  * Control enablement of ECN for traffic class:
2244  * 0 - Disable
2245  * 1 - Enable
2246  * Access: RW
2247  */
2248 MLXSW_ITEM32(reg, cwtpm, ee, 36, 0, 1);
2249
2250 /* reg_cwtpm_tcp_g
2251  * TCP Green Profile.
2252  * Index of the profile within {port, traffic class} to use.
2253  * 0 for disabling both WRED and ECN for this type of traffic.
2254  * Access: RW
2255  */
2256 MLXSW_ITEM32(reg, cwtpm, tcp_g, 52, 0, 2);
2257
2258 /* reg_cwtpm_tcp_y
2259  * TCP Yellow Profile.
2260  * Index of the profile within {port, traffic class} to use.
2261  * 0 for disabling both WRED and ECN for this type of traffic.
2262  * Access: RW
2263  */
2264 MLXSW_ITEM32(reg, cwtpm, tcp_y, 56, 16, 2);
2265
2266 /* reg_cwtpm_tcp_r
2267  * TCP Red Profile.
2268  * Index of the profile within {port, traffic class} to use.
2269  * 0 for disabling both WRED and ECN for this type of traffic.
2270  * Access: RW
2271  */
2272 MLXSW_ITEM32(reg, cwtpm, tcp_r, 56, 0, 2);
2273
2274 /* reg_cwtpm_ntcp_g
2275  * Non-TCP Green Profile.
2276  * Index of the profile within {port, traffic class} to use.
2277  * 0 for disabling both WRED and ECN for this type of traffic.
2278  * Access: RW
2279  */
2280 MLXSW_ITEM32(reg, cwtpm, ntcp_g, 60, 0, 2);
2281
2282 /* reg_cwtpm_ntcp_y
2283  * Non-TCP Yellow Profile.
2284  * Index of the profile within {port, traffic class} to use.
2285  * 0 for disabling both WRED and ECN for this type of traffic.
2286  * Access: RW
2287  */
2288 MLXSW_ITEM32(reg, cwtpm, ntcp_y, 64, 16, 2);
2289
2290 /* reg_cwtpm_ntcp_r
2291  * Non-TCP Red Profile.
2292  * Index of the profile within {port, traffic class} to use.
2293  * 0 for disabling both WRED and ECN for this type of traffic.
2294  * Access: RW
2295  */
2296 MLXSW_ITEM32(reg, cwtpm, ntcp_r, 64, 0, 2);
2297
2298 #define MLXSW_REG_CWTPM_RESET_PROFILE 0
2299
2300 static inline void mlxsw_reg_cwtpm_pack(char *payload, u16 local_port,
2301                                         u8 traffic_class, u8 profile,
2302                                         bool wred, bool ecn)
2303 {
2304         MLXSW_REG_ZERO(cwtpm, payload);
2305         mlxsw_reg_cwtpm_local_port_set(payload, local_port);
2306         mlxsw_reg_cwtpm_traffic_class_set(payload, traffic_class);
2307         mlxsw_reg_cwtpm_ew_set(payload, wred);
2308         mlxsw_reg_cwtpm_ee_set(payload, ecn);
2309         mlxsw_reg_cwtpm_tcp_g_set(payload, profile);
2310         mlxsw_reg_cwtpm_tcp_y_set(payload, profile);
2311         mlxsw_reg_cwtpm_tcp_r_set(payload, profile);
2312         mlxsw_reg_cwtpm_ntcp_g_set(payload, profile);
2313         mlxsw_reg_cwtpm_ntcp_y_set(payload, profile);
2314         mlxsw_reg_cwtpm_ntcp_r_set(payload, profile);
2315 }
2316
2317 /* PGCR - Policy-Engine General Configuration Register
2318  * ---------------------------------------------------
2319  * This register configures general Policy-Engine settings.
2320  */
2321 #define MLXSW_REG_PGCR_ID 0x3001
2322 #define MLXSW_REG_PGCR_LEN 0x20
2323
2324 MLXSW_REG_DEFINE(pgcr, MLXSW_REG_PGCR_ID, MLXSW_REG_PGCR_LEN);
2325
2326 /* reg_pgcr_default_action_pointer_base
2327  * Default action pointer base. Each region has a default action pointer
2328  * which is equal to default_action_pointer_base + region_id.
2329  * Access: RW
2330  */
2331 MLXSW_ITEM32(reg, pgcr, default_action_pointer_base, 0x1C, 0, 24);
2332
2333 static inline void mlxsw_reg_pgcr_pack(char *payload, u32 pointer_base)
2334 {
2335         MLXSW_REG_ZERO(pgcr, payload);
2336         mlxsw_reg_pgcr_default_action_pointer_base_set(payload, pointer_base);
2337 }
2338
2339 /* PPBT - Policy-Engine Port Binding Table
2340  * ---------------------------------------
2341  * This register is used for configuration of the Port Binding Table.
2342  */
2343 #define MLXSW_REG_PPBT_ID 0x3002
2344 #define MLXSW_REG_PPBT_LEN 0x14
2345
2346 MLXSW_REG_DEFINE(ppbt, MLXSW_REG_PPBT_ID, MLXSW_REG_PPBT_LEN);
2347
2348 enum mlxsw_reg_pxbt_e {
2349         MLXSW_REG_PXBT_E_IACL,
2350         MLXSW_REG_PXBT_E_EACL,
2351 };
2352
2353 /* reg_ppbt_e
2354  * Access: Index
2355  */
2356 MLXSW_ITEM32(reg, ppbt, e, 0x00, 31, 1);
2357
2358 enum mlxsw_reg_pxbt_op {
2359         MLXSW_REG_PXBT_OP_BIND,
2360         MLXSW_REG_PXBT_OP_UNBIND,
2361 };
2362
2363 /* reg_ppbt_op
2364  * Access: RW
2365  */
2366 MLXSW_ITEM32(reg, ppbt, op, 0x00, 28, 3);
2367
2368 /* reg_ppbt_local_port
2369  * Local port. Not including CPU port.
2370  * Access: Index
2371  */
2372 MLXSW_ITEM32_LP(reg, ppbt, 0x00, 16, 0x00, 12);
2373
2374 /* reg_ppbt_g
2375  * group - When set, the binding is of an ACL group. When cleared,
2376  * the binding is of an ACL.
2377  * Must be set to 1 for Spectrum.
2378  * Access: RW
2379  */
2380 MLXSW_ITEM32(reg, ppbt, g, 0x10, 31, 1);
2381
2382 /* reg_ppbt_acl_info
2383  * ACL/ACL group identifier. If the g bit is set, this field should hold
2384  * the acl_group_id, else it should hold the acl_id.
2385  * Access: RW
2386  */
2387 MLXSW_ITEM32(reg, ppbt, acl_info, 0x10, 0, 16);
2388
2389 static inline void mlxsw_reg_ppbt_pack(char *payload, enum mlxsw_reg_pxbt_e e,
2390                                        enum mlxsw_reg_pxbt_op op,
2391                                        u16 local_port, u16 acl_info)
2392 {
2393         MLXSW_REG_ZERO(ppbt, payload);
2394         mlxsw_reg_ppbt_e_set(payload, e);
2395         mlxsw_reg_ppbt_op_set(payload, op);
2396         mlxsw_reg_ppbt_local_port_set(payload, local_port);
2397         mlxsw_reg_ppbt_g_set(payload, true);
2398         mlxsw_reg_ppbt_acl_info_set(payload, acl_info);
2399 }
2400
2401 /* PACL - Policy-Engine ACL Register
2402  * ---------------------------------
2403  * This register is used for configuration of the ACL.
2404  */
2405 #define MLXSW_REG_PACL_ID 0x3004
2406 #define MLXSW_REG_PACL_LEN 0x70
2407
2408 MLXSW_REG_DEFINE(pacl, MLXSW_REG_PACL_ID, MLXSW_REG_PACL_LEN);
2409
2410 /* reg_pacl_v
2411  * Valid. Setting the v bit makes the ACL valid. It should not be cleared
2412  * while the ACL is bounded to either a port, VLAN or ACL rule.
2413  * Access: RW
2414  */
2415 MLXSW_ITEM32(reg, pacl, v, 0x00, 24, 1);
2416
2417 /* reg_pacl_acl_id
2418  * An identifier representing the ACL (managed by software)
2419  * Range 0 .. cap_max_acl_regions - 1
2420  * Access: Index
2421  */
2422 MLXSW_ITEM32(reg, pacl, acl_id, 0x08, 0, 16);
2423
2424 #define MLXSW_REG_PXXX_TCAM_REGION_INFO_LEN 16
2425
2426 /* reg_pacl_tcam_region_info
2427  * Opaque object that represents a TCAM region.
2428  * Obtained through PTAR register.
2429  * Access: RW
2430  */
2431 MLXSW_ITEM_BUF(reg, pacl, tcam_region_info, 0x30,
2432                MLXSW_REG_PXXX_TCAM_REGION_INFO_LEN);
2433
2434 static inline void mlxsw_reg_pacl_pack(char *payload, u16 acl_id,
2435                                        bool valid, const char *tcam_region_info)
2436 {
2437         MLXSW_REG_ZERO(pacl, payload);
2438         mlxsw_reg_pacl_acl_id_set(payload, acl_id);
2439         mlxsw_reg_pacl_v_set(payload, valid);
2440         mlxsw_reg_pacl_tcam_region_info_memcpy_to(payload, tcam_region_info);
2441 }
2442
2443 /* PAGT - Policy-Engine ACL Group Table
2444  * ------------------------------------
2445  * This register is used for configuration of the ACL Group Table.
2446  */
2447 #define MLXSW_REG_PAGT_ID 0x3005
2448 #define MLXSW_REG_PAGT_BASE_LEN 0x30
2449 #define MLXSW_REG_PAGT_ACL_LEN 4
2450 #define MLXSW_REG_PAGT_ACL_MAX_NUM 16
2451 #define MLXSW_REG_PAGT_LEN (MLXSW_REG_PAGT_BASE_LEN + \
2452                 MLXSW_REG_PAGT_ACL_MAX_NUM * MLXSW_REG_PAGT_ACL_LEN)
2453
2454 MLXSW_REG_DEFINE(pagt, MLXSW_REG_PAGT_ID, MLXSW_REG_PAGT_LEN);
2455
2456 /* reg_pagt_size
2457  * Number of ACLs in the group.
2458  * Size 0 invalidates a group.
2459  * Range 0 .. cap_max_acl_group_size (hard coded to 16 for now)
2460  * Total number of ACLs in all groups must be lower or equal
2461  * to cap_max_acl_tot_groups
2462  * Note: a group which is binded must not be invalidated
2463  * Access: Index
2464  */
2465 MLXSW_ITEM32(reg, pagt, size, 0x00, 0, 8);
2466
2467 /* reg_pagt_acl_group_id
2468  * An identifier (numbered from 0..cap_max_acl_groups-1) representing
2469  * the ACL Group identifier (managed by software).
2470  * Access: Index
2471  */
2472 MLXSW_ITEM32(reg, pagt, acl_group_id, 0x08, 0, 16);
2473
2474 /* reg_pagt_multi
2475  * Multi-ACL
2476  * 0 - This ACL is the last ACL in the multi-ACL
2477  * 1 - This ACL is part of a multi-ACL
2478  * Access: RW
2479  */
2480 MLXSW_ITEM32_INDEXED(reg, pagt, multi, 0x30, 31, 1, 0x04, 0x00, false);
2481
2482 /* reg_pagt_acl_id
2483  * ACL identifier
2484  * Access: RW
2485  */
2486 MLXSW_ITEM32_INDEXED(reg, pagt, acl_id, 0x30, 0, 16, 0x04, 0x00, false);
2487
2488 static inline void mlxsw_reg_pagt_pack(char *payload, u16 acl_group_id)
2489 {
2490         MLXSW_REG_ZERO(pagt, payload);
2491         mlxsw_reg_pagt_acl_group_id_set(payload, acl_group_id);
2492 }
2493
2494 static inline void mlxsw_reg_pagt_acl_id_pack(char *payload, int index,
2495                                               u16 acl_id, bool multi)
2496 {
2497         u8 size = mlxsw_reg_pagt_size_get(payload);
2498
2499         if (index >= size)
2500                 mlxsw_reg_pagt_size_set(payload, index + 1);
2501         mlxsw_reg_pagt_multi_set(payload, index, multi);
2502         mlxsw_reg_pagt_acl_id_set(payload, index, acl_id);
2503 }
2504
2505 /* PTAR - Policy-Engine TCAM Allocation Register
2506  * ---------------------------------------------
2507  * This register is used for allocation of regions in the TCAM.
2508  * Note: Query method is not supported on this register.
2509  */
2510 #define MLXSW_REG_PTAR_ID 0x3006
2511 #define MLXSW_REG_PTAR_BASE_LEN 0x20
2512 #define MLXSW_REG_PTAR_KEY_ID_LEN 1
2513 #define MLXSW_REG_PTAR_KEY_ID_MAX_NUM 16
2514 #define MLXSW_REG_PTAR_LEN (MLXSW_REG_PTAR_BASE_LEN + \
2515                 MLXSW_REG_PTAR_KEY_ID_MAX_NUM * MLXSW_REG_PTAR_KEY_ID_LEN)
2516
2517 MLXSW_REG_DEFINE(ptar, MLXSW_REG_PTAR_ID, MLXSW_REG_PTAR_LEN);
2518
2519 enum mlxsw_reg_ptar_op {
2520         /* allocate a TCAM region */
2521         MLXSW_REG_PTAR_OP_ALLOC,
2522         /* resize a TCAM region */
2523         MLXSW_REG_PTAR_OP_RESIZE,
2524         /* deallocate TCAM region */
2525         MLXSW_REG_PTAR_OP_FREE,
2526         /* test allocation */
2527         MLXSW_REG_PTAR_OP_TEST,
2528 };
2529
2530 /* reg_ptar_op
2531  * Access: OP
2532  */
2533 MLXSW_ITEM32(reg, ptar, op, 0x00, 28, 4);
2534
2535 /* reg_ptar_action_set_type
2536  * Type of action set to be used on this region.
2537  * For Spectrum and Spectrum-2, this is always type 2 - "flexible"
2538  * Access: WO
2539  */
2540 MLXSW_ITEM32(reg, ptar, action_set_type, 0x00, 16, 8);
2541
2542 enum mlxsw_reg_ptar_key_type {
2543         MLXSW_REG_PTAR_KEY_TYPE_FLEX = 0x50, /* Spetrum */
2544         MLXSW_REG_PTAR_KEY_TYPE_FLEX2 = 0x51, /* Spectrum-2 */
2545 };
2546
2547 /* reg_ptar_key_type
2548  * TCAM key type for the region.
2549  * Access: WO
2550  */
2551 MLXSW_ITEM32(reg, ptar, key_type, 0x00, 0, 8);
2552
2553 /* reg_ptar_region_size
2554  * TCAM region size. When allocating/resizing this is the requested size,
2555  * the response is the actual size. Note that actual size may be
2556  * larger than requested.
2557  * Allowed range 1 .. cap_max_rules-1
2558  * Reserved during op deallocate.
2559  * Access: WO
2560  */
2561 MLXSW_ITEM32(reg, ptar, region_size, 0x04, 0, 16);
2562
2563 /* reg_ptar_region_id
2564  * Region identifier
2565  * Range 0 .. cap_max_regions-1
2566  * Access: Index
2567  */
2568 MLXSW_ITEM32(reg, ptar, region_id, 0x08, 0, 16);
2569
2570 /* reg_ptar_tcam_region_info
2571  * Opaque object that represents the TCAM region.
2572  * Returned when allocating a region.
2573  * Provided by software for ACL generation and region deallocation and resize.
2574  * Access: RW
2575  */
2576 MLXSW_ITEM_BUF(reg, ptar, tcam_region_info, 0x10,
2577                MLXSW_REG_PXXX_TCAM_REGION_INFO_LEN);
2578
2579 /* reg_ptar_flexible_key_id
2580  * Identifier of the Flexible Key.
2581  * Only valid if key_type == "FLEX_KEY"
2582  * The key size will be rounded up to one of the following values:
2583  * 9B, 18B, 36B, 54B.
2584  * This field is reserved for in resize operation.
2585  * Access: WO
2586  */
2587 MLXSW_ITEM8_INDEXED(reg, ptar, flexible_key_id, 0x20, 0, 8,
2588                     MLXSW_REG_PTAR_KEY_ID_LEN, 0x00, false);
2589
2590 static inline void mlxsw_reg_ptar_pack(char *payload, enum mlxsw_reg_ptar_op op,
2591                                        enum mlxsw_reg_ptar_key_type key_type,
2592                                        u16 region_size, u16 region_id,
2593                                        const char *tcam_region_info)
2594 {
2595         MLXSW_REG_ZERO(ptar, payload);
2596         mlxsw_reg_ptar_op_set(payload, op);
2597         mlxsw_reg_ptar_action_set_type_set(payload, 2); /* "flexible" */
2598         mlxsw_reg_ptar_key_type_set(payload, key_type);
2599         mlxsw_reg_ptar_region_size_set(payload, region_size);
2600         mlxsw_reg_ptar_region_id_set(payload, region_id);
2601         mlxsw_reg_ptar_tcam_region_info_memcpy_to(payload, tcam_region_info);
2602 }
2603
2604 static inline void mlxsw_reg_ptar_key_id_pack(char *payload, int index,
2605                                               u16 key_id)
2606 {
2607         mlxsw_reg_ptar_flexible_key_id_set(payload, index, key_id);
2608 }
2609
2610 static inline void mlxsw_reg_ptar_unpack(char *payload, char *tcam_region_info)
2611 {
2612         mlxsw_reg_ptar_tcam_region_info_memcpy_from(payload, tcam_region_info);
2613 }
2614
2615 /* PPBS - Policy-Engine Policy Based Switching Register
2616  * ----------------------------------------------------
2617  * This register retrieves and sets Policy Based Switching Table entries.
2618  */
2619 #define MLXSW_REG_PPBS_ID 0x300C
2620 #define MLXSW_REG_PPBS_LEN 0x14
2621
2622 MLXSW_REG_DEFINE(ppbs, MLXSW_REG_PPBS_ID, MLXSW_REG_PPBS_LEN);
2623
2624 /* reg_ppbs_pbs_ptr
2625  * Index into the PBS table.
2626  * For Spectrum, the index points to the KVD Linear.
2627  * Access: Index
2628  */
2629 MLXSW_ITEM32(reg, ppbs, pbs_ptr, 0x08, 0, 24);
2630
2631 /* reg_ppbs_system_port
2632  * Unique port identifier for the final destination of the packet.
2633  * Access: RW
2634  */
2635 MLXSW_ITEM32(reg, ppbs, system_port, 0x10, 0, 16);
2636
2637 static inline void mlxsw_reg_ppbs_pack(char *payload, u32 pbs_ptr,
2638                                        u16 system_port)
2639 {
2640         MLXSW_REG_ZERO(ppbs, payload);
2641         mlxsw_reg_ppbs_pbs_ptr_set(payload, pbs_ptr);
2642         mlxsw_reg_ppbs_system_port_set(payload, system_port);
2643 }
2644
2645 /* PRCR - Policy-Engine Rules Copy Register
2646  * ----------------------------------------
2647  * This register is used for accessing rules within a TCAM region.
2648  */
2649 #define MLXSW_REG_PRCR_ID 0x300D
2650 #define MLXSW_REG_PRCR_LEN 0x40
2651
2652 MLXSW_REG_DEFINE(prcr, MLXSW_REG_PRCR_ID, MLXSW_REG_PRCR_LEN);
2653
2654 enum mlxsw_reg_prcr_op {
2655         /* Move rules. Moves the rules from "tcam_region_info" starting
2656          * at offset "offset" to "dest_tcam_region_info"
2657          * at offset "dest_offset."
2658          */
2659         MLXSW_REG_PRCR_OP_MOVE,
2660         /* Copy rules. Copies the rules from "tcam_region_info" starting
2661          * at offset "offset" to "dest_tcam_region_info"
2662          * at offset "dest_offset."
2663          */
2664         MLXSW_REG_PRCR_OP_COPY,
2665 };
2666
2667 /* reg_prcr_op
2668  * Access: OP
2669  */
2670 MLXSW_ITEM32(reg, prcr, op, 0x00, 28, 4);
2671
2672 /* reg_prcr_offset
2673  * Offset within the source region to copy/move from.
2674  * Access: Index
2675  */
2676 MLXSW_ITEM32(reg, prcr, offset, 0x00, 0, 16);
2677
2678 /* reg_prcr_size
2679  * The number of rules to copy/move.
2680  * Access: WO
2681  */
2682 MLXSW_ITEM32(reg, prcr, size, 0x04, 0, 16);
2683
2684 /* reg_prcr_tcam_region_info
2685  * Opaque object that represents the source TCAM region.
2686  * Access: Index
2687  */
2688 MLXSW_ITEM_BUF(reg, prcr, tcam_region_info, 0x10,
2689                MLXSW_REG_PXXX_TCAM_REGION_INFO_LEN);
2690
2691 /* reg_prcr_dest_offset
2692  * Offset within the source region to copy/move to.
2693  * Access: Index
2694  */
2695 MLXSW_ITEM32(reg, prcr, dest_offset, 0x20, 0, 16);
2696
2697 /* reg_prcr_dest_tcam_region_info
2698  * Opaque object that represents the destination TCAM region.
2699  * Access: Index
2700  */
2701 MLXSW_ITEM_BUF(reg, prcr, dest_tcam_region_info, 0x30,
2702                MLXSW_REG_PXXX_TCAM_REGION_INFO_LEN);
2703
2704 static inline void mlxsw_reg_prcr_pack(char *payload, enum mlxsw_reg_prcr_op op,
2705                                        const char *src_tcam_region_info,
2706                                        u16 src_offset,
2707                                        const char *dest_tcam_region_info,
2708                                        u16 dest_offset, u16 size)
2709 {
2710         MLXSW_REG_ZERO(prcr, payload);
2711         mlxsw_reg_prcr_op_set(payload, op);
2712         mlxsw_reg_prcr_offset_set(payload, src_offset);
2713         mlxsw_reg_prcr_size_set(payload, size);
2714         mlxsw_reg_prcr_tcam_region_info_memcpy_to(payload,
2715                                                   src_tcam_region_info);
2716         mlxsw_reg_prcr_dest_offset_set(payload, dest_offset);
2717         mlxsw_reg_prcr_dest_tcam_region_info_memcpy_to(payload,
2718                                                        dest_tcam_region_info);
2719 }
2720
2721 /* PEFA - Policy-Engine Extended Flexible Action Register
2722  * ------------------------------------------------------
2723  * This register is used for accessing an extended flexible action entry
2724  * in the central KVD Linear Database.
2725  */
2726 #define MLXSW_REG_PEFA_ID 0x300F
2727 #define MLXSW_REG_PEFA_LEN 0xB0
2728
2729 MLXSW_REG_DEFINE(pefa, MLXSW_REG_PEFA_ID, MLXSW_REG_PEFA_LEN);
2730
2731 /* reg_pefa_index
2732  * Index in the KVD Linear Centralized Database.
2733  * Access: Index
2734  */
2735 MLXSW_ITEM32(reg, pefa, index, 0x00, 0, 24);
2736
2737 /* reg_pefa_a
2738  * Index in the KVD Linear Centralized Database.
2739  * Activity
2740  * For a new entry: set if ca=0, clear if ca=1
2741  * Set if a packet lookup has hit on the specific entry
2742  * Access: RO
2743  */
2744 MLXSW_ITEM32(reg, pefa, a, 0x04, 29, 1);
2745
2746 /* reg_pefa_ca
2747  * Clear activity
2748  * When write: activity is according to this field
2749  * When read: after reading the activity is cleared according to ca
2750  * Access: OP
2751  */
2752 MLXSW_ITEM32(reg, pefa, ca, 0x04, 24, 1);
2753
2754 #define MLXSW_REG_FLEX_ACTION_SET_LEN 0xA8
2755
2756 /* reg_pefa_flex_action_set
2757  * Action-set to perform when rule is matched.
2758  * Must be zero padded if action set is shorter.
2759  * Access: RW
2760  */
2761 MLXSW_ITEM_BUF(reg, pefa, flex_action_set, 0x08, MLXSW_REG_FLEX_ACTION_SET_LEN);
2762
2763 static inline void mlxsw_reg_pefa_pack(char *payload, u32 index, bool ca,
2764                                        const char *flex_action_set)
2765 {
2766         MLXSW_REG_ZERO(pefa, payload);
2767         mlxsw_reg_pefa_index_set(payload, index);
2768         mlxsw_reg_pefa_ca_set(payload, ca);
2769         if (flex_action_set)
2770                 mlxsw_reg_pefa_flex_action_set_memcpy_to(payload,
2771                                                          flex_action_set);
2772 }
2773
2774 static inline void mlxsw_reg_pefa_unpack(char *payload, bool *p_a)
2775 {
2776         *p_a = mlxsw_reg_pefa_a_get(payload);
2777 }
2778
2779 /* PEMRBT - Policy-Engine Multicast Router Binding Table Register
2780  * --------------------------------------------------------------
2781  * This register is used for binding Multicast router to an ACL group
2782  * that serves the MC router.
2783  * This register is not supported by SwitchX/-2 and Spectrum.
2784  */
2785 #define MLXSW_REG_PEMRBT_ID 0x3014
2786 #define MLXSW_REG_PEMRBT_LEN 0x14
2787
2788 MLXSW_REG_DEFINE(pemrbt, MLXSW_REG_PEMRBT_ID, MLXSW_REG_PEMRBT_LEN);
2789
2790 enum mlxsw_reg_pemrbt_protocol {
2791         MLXSW_REG_PEMRBT_PROTO_IPV4,
2792         MLXSW_REG_PEMRBT_PROTO_IPV6,
2793 };
2794
2795 /* reg_pemrbt_protocol
2796  * Access: Index
2797  */
2798 MLXSW_ITEM32(reg, pemrbt, protocol, 0x00, 0, 1);
2799
2800 /* reg_pemrbt_group_id
2801  * ACL group identifier.
2802  * Range 0..cap_max_acl_groups-1
2803  * Access: RW
2804  */
2805 MLXSW_ITEM32(reg, pemrbt, group_id, 0x10, 0, 16);
2806
2807 static inline void
2808 mlxsw_reg_pemrbt_pack(char *payload, enum mlxsw_reg_pemrbt_protocol protocol,
2809                       u16 group_id)
2810 {
2811         MLXSW_REG_ZERO(pemrbt, payload);
2812         mlxsw_reg_pemrbt_protocol_set(payload, protocol);
2813         mlxsw_reg_pemrbt_group_id_set(payload, group_id);
2814 }
2815
2816 /* PTCE-V2 - Policy-Engine TCAM Entry Register Version 2
2817  * -----------------------------------------------------
2818  * This register is used for accessing rules within a TCAM region.
2819  * It is a new version of PTCE in order to support wider key,
2820  * mask and action within a TCAM region. This register is not supported
2821  * by SwitchX and SwitchX-2.
2822  */
2823 #define MLXSW_REG_PTCE2_ID 0x3017
2824 #define MLXSW_REG_PTCE2_LEN 0x1D8
2825
2826 MLXSW_REG_DEFINE(ptce2, MLXSW_REG_PTCE2_ID, MLXSW_REG_PTCE2_LEN);
2827
2828 /* reg_ptce2_v
2829  * Valid.
2830  * Access: RW
2831  */
2832 MLXSW_ITEM32(reg, ptce2, v, 0x00, 31, 1);
2833
2834 /* reg_ptce2_a
2835  * Activity. Set if a packet lookup has hit on the specific entry.
2836  * To clear the "a" bit, use "clear activity" op or "clear on read" op.
2837  * Access: RO
2838  */
2839 MLXSW_ITEM32(reg, ptce2, a, 0x00, 30, 1);
2840
2841 enum mlxsw_reg_ptce2_op {
2842         /* Read operation. */
2843         MLXSW_REG_PTCE2_OP_QUERY_READ = 0,
2844         /* clear on read operation. Used to read entry
2845          * and clear Activity bit.
2846          */
2847         MLXSW_REG_PTCE2_OP_QUERY_CLEAR_ON_READ = 1,
2848         /* Write operation. Used to write a new entry to the table.
2849          * All R/W fields are relevant for new entry. Activity bit is set
2850          * for new entries - Note write with v = 0 will delete the entry.
2851          */
2852         MLXSW_REG_PTCE2_OP_WRITE_WRITE = 0,
2853         /* Update action. Only action set will be updated. */
2854         MLXSW_REG_PTCE2_OP_WRITE_UPDATE = 1,
2855         /* Clear activity. A bit is cleared for the entry. */
2856         MLXSW_REG_PTCE2_OP_WRITE_CLEAR_ACTIVITY = 2,
2857 };
2858
2859 /* reg_ptce2_op
2860  * Access: OP
2861  */
2862 MLXSW_ITEM32(reg, ptce2, op, 0x00, 20, 3);
2863
2864 /* reg_ptce2_offset
2865  * Access: Index
2866  */
2867 MLXSW_ITEM32(reg, ptce2, offset, 0x00, 0, 16);
2868
2869 /* reg_ptce2_priority
2870  * Priority of the rule, higher values win. The range is 1..cap_kvd_size-1.
2871  * Note: priority does not have to be unique per rule.
2872  * Within a region, higher priority should have lower offset (no limitation
2873  * between regions in a multi-region).
2874  * Access: RW
2875  */
2876 MLXSW_ITEM32(reg, ptce2, priority, 0x04, 0, 24);
2877
2878 /* reg_ptce2_tcam_region_info
2879  * Opaque object that represents the TCAM region.
2880  * Access: Index
2881  */
2882 MLXSW_ITEM_BUF(reg, ptce2, tcam_region_info, 0x10,
2883                MLXSW_REG_PXXX_TCAM_REGION_INFO_LEN);
2884
2885 #define MLXSW_REG_PTCEX_FLEX_KEY_BLOCKS_LEN 96
2886
2887 /* reg_ptce2_flex_key_blocks
2888  * ACL Key.
2889  * Access: RW
2890  */
2891 MLXSW_ITEM_BUF(reg, ptce2, flex_key_blocks, 0x20,
2892                MLXSW_REG_PTCEX_FLEX_KEY_BLOCKS_LEN);
2893
2894 /* reg_ptce2_mask
2895  * mask- in the same size as key. A bit that is set directs the TCAM
2896  * to compare the corresponding bit in key. A bit that is clear directs
2897  * the TCAM to ignore the corresponding bit in key.
2898  * Access: RW
2899  */
2900 MLXSW_ITEM_BUF(reg, ptce2, mask, 0x80,
2901                MLXSW_REG_PTCEX_FLEX_KEY_BLOCKS_LEN);
2902
2903 /* reg_ptce2_flex_action_set
2904  * ACL action set.
2905  * Access: RW
2906  */
2907 MLXSW_ITEM_BUF(reg, ptce2, flex_action_set, 0xE0,
2908                MLXSW_REG_FLEX_ACTION_SET_LEN);
2909
2910 static inline void mlxsw_reg_ptce2_pack(char *payload, bool valid,
2911                                         enum mlxsw_reg_ptce2_op op,
2912                                         const char *tcam_region_info,
2913                                         u16 offset, u32 priority)
2914 {
2915         MLXSW_REG_ZERO(ptce2, payload);
2916         mlxsw_reg_ptce2_v_set(payload, valid);
2917         mlxsw_reg_ptce2_op_set(payload, op);
2918         mlxsw_reg_ptce2_offset_set(payload, offset);
2919         mlxsw_reg_ptce2_priority_set(payload, priority);
2920         mlxsw_reg_ptce2_tcam_region_info_memcpy_to(payload, tcam_region_info);
2921 }
2922
2923 /* PERPT - Policy-Engine ERP Table Register
2924  * ----------------------------------------
2925  * This register adds and removes eRPs from the eRP table.
2926  */
2927 #define MLXSW_REG_PERPT_ID 0x3021
2928 #define MLXSW_REG_PERPT_LEN 0x80
2929
2930 MLXSW_REG_DEFINE(perpt, MLXSW_REG_PERPT_ID, MLXSW_REG_PERPT_LEN);
2931
2932 /* reg_perpt_erpt_bank
2933  * eRP table bank.
2934  * Range 0 .. cap_max_erp_table_banks - 1
2935  * Access: Index
2936  */
2937 MLXSW_ITEM32(reg, perpt, erpt_bank, 0x00, 16, 4);
2938
2939 /* reg_perpt_erpt_index
2940  * Index to eRP table within the eRP bank.
2941  * Range is 0 .. cap_max_erp_table_bank_size - 1
2942  * Access: Index
2943  */
2944 MLXSW_ITEM32(reg, perpt, erpt_index, 0x00, 0, 8);
2945
2946 enum mlxsw_reg_perpt_key_size {
2947         MLXSW_REG_PERPT_KEY_SIZE_2KB,
2948         MLXSW_REG_PERPT_KEY_SIZE_4KB,
2949         MLXSW_REG_PERPT_KEY_SIZE_8KB,
2950         MLXSW_REG_PERPT_KEY_SIZE_12KB,
2951 };
2952
2953 /* reg_perpt_key_size
2954  * Access: OP
2955  */
2956 MLXSW_ITEM32(reg, perpt, key_size, 0x04, 0, 4);
2957
2958 /* reg_perpt_bf_bypass
2959  * 0 - The eRP is used only if bloom filter state is set for the given
2960  * rule.
2961  * 1 - The eRP is used regardless of bloom filter state.
2962  * The bypass is an OR condition of region_id or eRP. See PERCR.bf_bypass
2963  * Access: RW
2964  */
2965 MLXSW_ITEM32(reg, perpt, bf_bypass, 0x08, 8, 1);
2966
2967 /* reg_perpt_erp_id
2968  * eRP ID for use by the rules.
2969  * Access: RW
2970  */
2971 MLXSW_ITEM32(reg, perpt, erp_id, 0x08, 0, 4);
2972
2973 /* reg_perpt_erpt_base_bank
2974  * Base eRP table bank, points to head of erp_vector
2975  * Range is 0 .. cap_max_erp_table_banks - 1
2976  * Access: OP
2977  */
2978 MLXSW_ITEM32(reg, perpt, erpt_base_bank, 0x0C, 16, 4);
2979
2980 /* reg_perpt_erpt_base_index
2981  * Base index to eRP table within the eRP bank
2982  * Range is 0 .. cap_max_erp_table_bank_size - 1
2983  * Access: OP
2984  */
2985 MLXSW_ITEM32(reg, perpt, erpt_base_index, 0x0C, 0, 8);
2986
2987 /* reg_perpt_erp_index_in_vector
2988  * eRP index in the vector.
2989  * Access: OP
2990  */
2991 MLXSW_ITEM32(reg, perpt, erp_index_in_vector, 0x10, 0, 4);
2992
2993 /* reg_perpt_erp_vector
2994  * eRP vector.
2995  * Access: OP
2996  */
2997 MLXSW_ITEM_BIT_ARRAY(reg, perpt, erp_vector, 0x14, 4, 1);
2998
2999 /* reg_perpt_mask
3000  * Mask
3001  * 0 - A-TCAM will ignore the bit in key
3002  * 1 - A-TCAM will compare the bit in key
3003  * Access: RW
3004  */
3005 MLXSW_ITEM_BUF(reg, perpt, mask, 0x20, MLXSW_REG_PTCEX_FLEX_KEY_BLOCKS_LEN);
3006
3007 static inline void mlxsw_reg_perpt_erp_vector_pack(char *payload,
3008                                                    unsigned long *erp_vector,
3009                                                    unsigned long size)
3010 {
3011         unsigned long bit;
3012
3013         for_each_set_bit(bit, erp_vector, size)
3014                 mlxsw_reg_perpt_erp_vector_set(payload, bit, true);
3015 }
3016
3017 static inline void
3018 mlxsw_reg_perpt_pack(char *payload, u8 erpt_bank, u8 erpt_index,
3019                      enum mlxsw_reg_perpt_key_size key_size, u8 erp_id,
3020                      u8 erpt_base_bank, u8 erpt_base_index, u8 erp_index,
3021                      char *mask)
3022 {
3023         MLXSW_REG_ZERO(perpt, payload);
3024         mlxsw_reg_perpt_erpt_bank_set(payload, erpt_bank);
3025         mlxsw_reg_perpt_erpt_index_set(payload, erpt_index);
3026         mlxsw_reg_perpt_key_size_set(payload, key_size);
3027         mlxsw_reg_perpt_bf_bypass_set(payload, false);
3028         mlxsw_reg_perpt_erp_id_set(payload, erp_id);
3029         mlxsw_reg_perpt_erpt_base_bank_set(payload, erpt_base_bank);
3030         mlxsw_reg_perpt_erpt_base_index_set(payload, erpt_base_index);
3031         mlxsw_reg_perpt_erp_index_in_vector_set(payload, erp_index);
3032         mlxsw_reg_perpt_mask_memcpy_to(payload, mask);
3033 }
3034
3035 /* PERAR - Policy-Engine Region Association Register
3036  * -------------------------------------------------
3037  * This register associates a hw region for region_id's. Changing on the fly
3038  * is supported by the device.
3039  */
3040 #define MLXSW_REG_PERAR_ID 0x3026
3041 #define MLXSW_REG_PERAR_LEN 0x08
3042
3043 MLXSW_REG_DEFINE(perar, MLXSW_REG_PERAR_ID, MLXSW_REG_PERAR_LEN);
3044
3045 /* reg_perar_region_id
3046  * Region identifier
3047  * Range 0 .. cap_max_regions-1
3048  * Access: Index
3049  */
3050 MLXSW_ITEM32(reg, perar, region_id, 0x00, 0, 16);
3051
3052 static inline unsigned int
3053 mlxsw_reg_perar_hw_regions_needed(unsigned int block_num)
3054 {
3055         return DIV_ROUND_UP(block_num, 4);
3056 }
3057
3058 /* reg_perar_hw_region
3059  * HW Region
3060  * Range 0 .. cap_max_regions-1
3061  * Default: hw_region = region_id
3062  * For a 8 key block region, 2 consecutive regions are used
3063  * For a 12 key block region, 3 consecutive regions are used
3064  * Access: RW
3065  */
3066 MLXSW_ITEM32(reg, perar, hw_region, 0x04, 0, 16);
3067
3068 static inline void mlxsw_reg_perar_pack(char *payload, u16 region_id,
3069                                         u16 hw_region)
3070 {
3071         MLXSW_REG_ZERO(perar, payload);
3072         mlxsw_reg_perar_region_id_set(payload, region_id);
3073         mlxsw_reg_perar_hw_region_set(payload, hw_region);
3074 }
3075
3076 /* PTCE-V3 - Policy-Engine TCAM Entry Register Version 3
3077  * -----------------------------------------------------
3078  * This register is a new version of PTCE-V2 in order to support the
3079  * A-TCAM. This register is not supported by SwitchX/-2 and Spectrum.
3080  */
3081 #define MLXSW_REG_PTCE3_ID 0x3027
3082 #define MLXSW_REG_PTCE3_LEN 0xF0
3083
3084 MLXSW_REG_DEFINE(ptce3, MLXSW_REG_PTCE3_ID, MLXSW_REG_PTCE3_LEN);
3085
3086 /* reg_ptce3_v
3087  * Valid.
3088  * Access: RW
3089  */
3090 MLXSW_ITEM32(reg, ptce3, v, 0x00, 31, 1);
3091
3092 enum mlxsw_reg_ptce3_op {
3093         /* Write operation. Used to write a new entry to the table.
3094          * All R/W fields are relevant for new entry. Activity bit is set
3095          * for new entries. Write with v = 0 will delete the entry. Must
3096          * not be used if an entry exists.
3097          */
3098          MLXSW_REG_PTCE3_OP_WRITE_WRITE = 0,
3099          /* Update operation */
3100          MLXSW_REG_PTCE3_OP_WRITE_UPDATE = 1,
3101          /* Read operation */
3102          MLXSW_REG_PTCE3_OP_QUERY_READ = 0,
3103 };
3104
3105 /* reg_ptce3_op
3106  * Access: OP
3107  */
3108 MLXSW_ITEM32(reg, ptce3, op, 0x00, 20, 3);
3109
3110 /* reg_ptce3_priority
3111  * Priority of the rule. Higher values win.
3112  * For Spectrum-2 range is 1..cap_kvd_size - 1
3113  * Note: Priority does not have to be unique per rule.
3114  * Access: RW
3115  */
3116 MLXSW_ITEM32(reg, ptce3, priority, 0x04, 0, 24);
3117
3118 /* reg_ptce3_tcam_region_info
3119  * Opaque object that represents the TCAM region.
3120  * Access: Index
3121  */
3122 MLXSW_ITEM_BUF(reg, ptce3, tcam_region_info, 0x10,
3123                MLXSW_REG_PXXX_TCAM_REGION_INFO_LEN);
3124
3125 /* reg_ptce3_flex2_key_blocks
3126  * ACL key. The key must be masked according to eRP (if exists) or
3127  * according to master mask.
3128  * Access: Index
3129  */
3130 MLXSW_ITEM_BUF(reg, ptce3, flex2_key_blocks, 0x20,
3131                MLXSW_REG_PTCEX_FLEX_KEY_BLOCKS_LEN);
3132
3133 /* reg_ptce3_erp_id
3134  * eRP ID.
3135  * Access: Index
3136  */
3137 MLXSW_ITEM32(reg, ptce3, erp_id, 0x80, 0, 4);
3138
3139 /* reg_ptce3_delta_start
3140  * Start point of delta_value and delta_mask, in bits. Must not exceed
3141  * num_key_blocks * 36 - 8. Reserved when delta_mask = 0.
3142  * Access: Index
3143  */
3144 MLXSW_ITEM32(reg, ptce3, delta_start, 0x84, 0, 10);
3145
3146 /* reg_ptce3_delta_mask
3147  * Delta mask.
3148  * 0 - Ignore relevant bit in delta_value
3149  * 1 - Compare relevant bit in delta_value
3150  * Delta mask must not be set for reserved fields in the key blocks.
3151  * Note: No delta when no eRPs. Thus, for regions with
3152  * PERERP.erpt_pointer_valid = 0 the delta mask must be 0.
3153  * Access: Index
3154  */
3155 MLXSW_ITEM32(reg, ptce3, delta_mask, 0x88, 16, 8);
3156
3157 /* reg_ptce3_delta_value
3158  * Delta value.
3159  * Bits which are masked by delta_mask must be 0.
3160  * Access: Index
3161  */
3162 MLXSW_ITEM32(reg, ptce3, delta_value, 0x88, 0, 8);
3163
3164 /* reg_ptce3_prune_vector
3165  * Pruning vector relative to the PERPT.erp_id.
3166  * Used for reducing lookups.
3167  * 0 - NEED: Do a lookup using the eRP.
3168  * 1 - PRUNE: Do not perform a lookup using the eRP.
3169  * Maybe be modified by PEAPBL and PEAPBM.
3170  * Note: In Spectrum-2, a region of 8 key blocks must be set to either
3171  * all 1's or all 0's.
3172  * Access: RW
3173  */
3174 MLXSW_ITEM_BIT_ARRAY(reg, ptce3, prune_vector, 0x90, 4, 1);
3175
3176 /* reg_ptce3_prune_ctcam
3177  * Pruning on C-TCAM. Used for reducing lookups.
3178  * 0 - NEED: Do a lookup in the C-TCAM.
3179  * 1 - PRUNE: Do not perform a lookup in the C-TCAM.
3180  * Access: RW
3181  */
3182 MLXSW_ITEM32(reg, ptce3, prune_ctcam, 0x94, 31, 1);
3183
3184 /* reg_ptce3_large_exists
3185  * Large entry key ID exists.
3186  * Within the region:
3187  * 0 - SINGLE: The large_entry_key_id is not currently in use.
3188  * For rule insert: The MSB of the key (blocks 6..11) will be added.
3189  * For rule delete: The MSB of the key will be removed.
3190  * 1 - NON_SINGLE: The large_entry_key_id is currently in use.
3191  * For rule insert: The MSB of the key (blocks 6..11) will not be added.
3192  * For rule delete: The MSB of the key will not be removed.
3193  * Access: WO
3194  */
3195 MLXSW_ITEM32(reg, ptce3, large_exists, 0x98, 31, 1);
3196
3197 /* reg_ptce3_large_entry_key_id
3198  * Large entry key ID.
3199  * A key for 12 key blocks rules. Reserved when region has less than 12 key
3200  * blocks. Must be different for different keys which have the same common
3201  * 6 key blocks (MSB, blocks 6..11) key within a region.
3202  * Range is 0..cap_max_pe_large_key_id - 1
3203  * Access: RW
3204  */
3205 MLXSW_ITEM32(reg, ptce3, large_entry_key_id, 0x98, 0, 24);
3206
3207 /* reg_ptce3_action_pointer
3208  * Pointer to action.
3209  * Range is 0..cap_max_kvd_action_sets - 1
3210  * Access: RW
3211  */
3212 MLXSW_ITEM32(reg, ptce3, action_pointer, 0xA0, 0, 24);
3213
3214 static inline void mlxsw_reg_ptce3_pack(char *payload, bool valid,
3215                                         enum mlxsw_reg_ptce3_op op,
3216                                         u32 priority,
3217                                         const char *tcam_region_info,
3218                                         const char *key, u8 erp_id,
3219                                         u16 delta_start, u8 delta_mask,
3220                                         u8 delta_value, bool large_exists,
3221                                         u32 lkey_id, u32 action_pointer)
3222 {
3223         MLXSW_REG_ZERO(ptce3, payload);
3224         mlxsw_reg_ptce3_v_set(payload, valid);
3225         mlxsw_reg_ptce3_op_set(payload, op);
3226         mlxsw_reg_ptce3_priority_set(payload, priority);
3227         mlxsw_reg_ptce3_tcam_region_info_memcpy_to(payload, tcam_region_info);
3228         mlxsw_reg_ptce3_flex2_key_blocks_memcpy_to(payload, key);
3229         mlxsw_reg_ptce3_erp_id_set(payload, erp_id);
3230         mlxsw_reg_ptce3_delta_start_set(payload, delta_start);
3231         mlxsw_reg_ptce3_delta_mask_set(payload, delta_mask);
3232         mlxsw_reg_ptce3_delta_value_set(payload, delta_value);
3233         mlxsw_reg_ptce3_large_exists_set(payload, large_exists);
3234         mlxsw_reg_ptce3_large_entry_key_id_set(payload, lkey_id);
3235         mlxsw_reg_ptce3_action_pointer_set(payload, action_pointer);
3236 }
3237
3238 /* PERCR - Policy-Engine Region Configuration Register
3239  * ---------------------------------------------------
3240  * This register configures the region parameters. The region_id must be
3241  * allocated.
3242  */
3243 #define MLXSW_REG_PERCR_ID 0x302A
3244 #define MLXSW_REG_PERCR_LEN 0x80
3245
3246 MLXSW_REG_DEFINE(percr, MLXSW_REG_PERCR_ID, MLXSW_REG_PERCR_LEN);
3247
3248 /* reg_percr_region_id
3249  * Region identifier.
3250  * Range 0..cap_max_regions-1
3251  * Access: Index
3252  */
3253 MLXSW_ITEM32(reg, percr, region_id, 0x00, 0, 16);
3254
3255 /* reg_percr_atcam_ignore_prune
3256  * Ignore prune_vector by other A-TCAM rules. Used e.g., for a new rule.
3257  * Access: RW
3258  */
3259 MLXSW_ITEM32(reg, percr, atcam_ignore_prune, 0x04, 25, 1);
3260
3261 /* reg_percr_ctcam_ignore_prune
3262  * Ignore prune_ctcam by other A-TCAM rules. Used e.g., for a new rule.
3263  * Access: RW
3264  */
3265 MLXSW_ITEM32(reg, percr, ctcam_ignore_prune, 0x04, 24, 1);
3266
3267 /* reg_percr_bf_bypass
3268  * Bloom filter bypass.
3269  * 0 - Bloom filter is used (default)
3270  * 1 - Bloom filter is bypassed. The bypass is an OR condition of
3271  * region_id or eRP. See PERPT.bf_bypass
3272  * Access: RW
3273  */
3274 MLXSW_ITEM32(reg, percr, bf_bypass, 0x04, 16, 1);
3275
3276 /* reg_percr_master_mask
3277  * Master mask. Logical OR mask of all masks of all rules of a region
3278  * (both A-TCAM and C-TCAM). When there are no eRPs
3279  * (erpt_pointer_valid = 0), then this provides the mask.
3280  * Access: RW
3281  */
3282 MLXSW_ITEM_BUF(reg, percr, master_mask, 0x20, 96);
3283
3284 static inline void mlxsw_reg_percr_pack(char *payload, u16 region_id)
3285 {
3286         MLXSW_REG_ZERO(percr, payload);
3287         mlxsw_reg_percr_region_id_set(payload, region_id);
3288         mlxsw_reg_percr_atcam_ignore_prune_set(payload, false);
3289         mlxsw_reg_percr_ctcam_ignore_prune_set(payload, false);
3290         mlxsw_reg_percr_bf_bypass_set(payload, false);
3291 }
3292
3293 /* PERERP - Policy-Engine Region eRP Register
3294  * ------------------------------------------
3295  * This register configures the region eRP. The region_id must be
3296  * allocated.
3297  */
3298 #define MLXSW_REG_PERERP_ID 0x302B
3299 #define MLXSW_REG_PERERP_LEN 0x1C
3300
3301 MLXSW_REG_DEFINE(pererp, MLXSW_REG_PERERP_ID, MLXSW_REG_PERERP_LEN);
3302
3303 /* reg_pererp_region_id
3304  * Region identifier.
3305  * Range 0..cap_max_regions-1
3306  * Access: Index
3307  */
3308 MLXSW_ITEM32(reg, pererp, region_id, 0x00, 0, 16);
3309
3310 /* reg_pererp_ctcam_le
3311  * C-TCAM lookup enable. Reserved when erpt_pointer_valid = 0.
3312  * Access: RW
3313  */
3314 MLXSW_ITEM32(reg, pererp, ctcam_le, 0x04, 28, 1);
3315
3316 /* reg_pererp_erpt_pointer_valid
3317  * erpt_pointer is valid.
3318  * Access: RW
3319  */
3320 MLXSW_ITEM32(reg, pererp, erpt_pointer_valid, 0x10, 31, 1);
3321
3322 /* reg_pererp_erpt_bank_pointer
3323  * Pointer to eRP table bank. May be modified at any time.
3324  * Range 0..cap_max_erp_table_banks-1
3325  * Reserved when erpt_pointer_valid = 0
3326  */
3327 MLXSW_ITEM32(reg, pererp, erpt_bank_pointer, 0x10, 16, 4);
3328
3329 /* reg_pererp_erpt_pointer
3330  * Pointer to eRP table within the eRP bank. Can be changed for an
3331  * existing region.
3332  * Range 0..cap_max_erp_table_size-1
3333  * Reserved when erpt_pointer_valid = 0
3334  * Access: RW
3335  */
3336 MLXSW_ITEM32(reg, pererp, erpt_pointer, 0x10, 0, 8);
3337
3338 /* reg_pererp_erpt_vector
3339  * Vector of allowed eRP indexes starting from erpt_pointer within the
3340  * erpt_bank_pointer. Next entries will be in next bank.
3341  * Note that eRP index is used and not eRP ID.
3342  * Reserved when erpt_pointer_valid = 0
3343  * Access: RW
3344  */
3345 MLXSW_ITEM_BIT_ARRAY(reg, pererp, erpt_vector, 0x14, 4, 1);
3346
3347 /* reg_pererp_master_rp_id
3348  * Master RP ID. When there are no eRPs, then this provides the eRP ID
3349  * for the lookup. Can be changed for an existing region.
3350  * Reserved when erpt_pointer_valid = 1
3351  * Access: RW
3352  */
3353 MLXSW_ITEM32(reg, pererp, master_rp_id, 0x18, 0, 4);
3354
3355 static inline void mlxsw_reg_pererp_erp_vector_pack(char *payload,
3356                                                     unsigned long *erp_vector,
3357                                                     unsigned long size)
3358 {
3359         unsigned long bit;
3360
3361         for_each_set_bit(bit, erp_vector, size)
3362                 mlxsw_reg_pererp_erpt_vector_set(payload, bit, true);
3363 }
3364
3365 static inline void mlxsw_reg_pererp_pack(char *payload, u16 region_id,
3366                                          bool ctcam_le, bool erpt_pointer_valid,
3367                                          u8 erpt_bank_pointer, u8 erpt_pointer,
3368                                          u8 master_rp_id)
3369 {
3370         MLXSW_REG_ZERO(pererp, payload);
3371         mlxsw_reg_pererp_region_id_set(payload, region_id);
3372         mlxsw_reg_pererp_ctcam_le_set(payload, ctcam_le);
3373         mlxsw_reg_pererp_erpt_pointer_valid_set(payload, erpt_pointer_valid);
3374         mlxsw_reg_pererp_erpt_bank_pointer_set(payload, erpt_bank_pointer);
3375         mlxsw_reg_pererp_erpt_pointer_set(payload, erpt_pointer);
3376         mlxsw_reg_pererp_master_rp_id_set(payload, master_rp_id);
3377 }
3378
3379 /* PEABFE - Policy-Engine Algorithmic Bloom Filter Entries Register
3380  * ----------------------------------------------------------------
3381  * This register configures the Bloom filter entries.
3382  */
3383 #define MLXSW_REG_PEABFE_ID 0x3022
3384 #define MLXSW_REG_PEABFE_BASE_LEN 0x10
3385 #define MLXSW_REG_PEABFE_BF_REC_LEN 0x4
3386 #define MLXSW_REG_PEABFE_BF_REC_MAX_COUNT 256
3387 #define MLXSW_REG_PEABFE_LEN (MLXSW_REG_PEABFE_BASE_LEN + \
3388                               MLXSW_REG_PEABFE_BF_REC_LEN * \
3389                               MLXSW_REG_PEABFE_BF_REC_MAX_COUNT)
3390
3391 MLXSW_REG_DEFINE(peabfe, MLXSW_REG_PEABFE_ID, MLXSW_REG_PEABFE_LEN);
3392
3393 /* reg_peabfe_size
3394  * Number of BF entries to be updated.
3395  * Range 1..256
3396  * Access: Op
3397  */
3398 MLXSW_ITEM32(reg, peabfe, size, 0x00, 0, 9);
3399
3400 /* reg_peabfe_bf_entry_state
3401  * Bloom filter state
3402  * 0 - Clear
3403  * 1 - Set
3404  * Access: RW
3405  */
3406 MLXSW_ITEM32_INDEXED(reg, peabfe, bf_entry_state,
3407                      MLXSW_REG_PEABFE_BASE_LEN, 31, 1,
3408                      MLXSW_REG_PEABFE_BF_REC_LEN, 0x00, false);
3409
3410 /* reg_peabfe_bf_entry_bank
3411  * Bloom filter bank ID
3412  * Range 0..cap_max_erp_table_banks-1
3413  * Access: Index
3414  */
3415 MLXSW_ITEM32_INDEXED(reg, peabfe, bf_entry_bank,
3416                      MLXSW_REG_PEABFE_BASE_LEN, 24, 4,
3417                      MLXSW_REG_PEABFE_BF_REC_LEN, 0x00, false);
3418
3419 /* reg_peabfe_bf_entry_index
3420  * Bloom filter entry index
3421  * Range 0..2^cap_max_bf_log-1
3422  * Access: Index
3423  */
3424 MLXSW_ITEM32_INDEXED(reg, peabfe, bf_entry_index,
3425                      MLXSW_REG_PEABFE_BASE_LEN, 0, 24,
3426                      MLXSW_REG_PEABFE_BF_REC_LEN, 0x00, false);
3427
3428 static inline void mlxsw_reg_peabfe_pack(char *payload)
3429 {
3430         MLXSW_REG_ZERO(peabfe, payload);
3431 }
3432
3433 static inline void mlxsw_reg_peabfe_rec_pack(char *payload, int rec_index,
3434                                              u8 state, u8 bank, u32 bf_index)
3435 {
3436         u8 num_rec = mlxsw_reg_peabfe_size_get(payload);
3437
3438         if (rec_index >= num_rec)
3439                 mlxsw_reg_peabfe_size_set(payload, rec_index + 1);
3440         mlxsw_reg_peabfe_bf_entry_state_set(payload, rec_index, state);
3441         mlxsw_reg_peabfe_bf_entry_bank_set(payload, rec_index, bank);
3442         mlxsw_reg_peabfe_bf_entry_index_set(payload, rec_index, bf_index);
3443 }
3444
3445 /* IEDR - Infrastructure Entry Delete Register
3446  * ----------------------------------------------------
3447  * This register is used for deleting entries from the entry tables.
3448  * It is legitimate to attempt to delete a nonexisting entry (the device will
3449  * respond as a good flow).
3450  */
3451 #define MLXSW_REG_IEDR_ID 0x3804
3452 #define MLXSW_REG_IEDR_BASE_LEN 0x10 /* base length, without records */
3453 #define MLXSW_REG_IEDR_REC_LEN 0x8 /* record length */
3454 #define MLXSW_REG_IEDR_REC_MAX_COUNT 64
3455 #define MLXSW_REG_IEDR_LEN (MLXSW_REG_IEDR_BASE_LEN +   \
3456                             MLXSW_REG_IEDR_REC_LEN *    \
3457                             MLXSW_REG_IEDR_REC_MAX_COUNT)
3458
3459 MLXSW_REG_DEFINE(iedr, MLXSW_REG_IEDR_ID, MLXSW_REG_IEDR_LEN);
3460
3461 /* reg_iedr_num_rec
3462  * Number of records.
3463  * Access: OP
3464  */
3465 MLXSW_ITEM32(reg, iedr, num_rec, 0x00, 0, 8);
3466
3467 /* reg_iedr_rec_type
3468  * Resource type.
3469  * Access: OP
3470  */
3471 MLXSW_ITEM32_INDEXED(reg, iedr, rec_type, MLXSW_REG_IEDR_BASE_LEN, 24, 8,
3472                      MLXSW_REG_IEDR_REC_LEN, 0x00, false);
3473
3474 /* reg_iedr_rec_size
3475  * Size of entries do be deleted. The unit is 1 entry, regardless of entry type.
3476  * Access: OP
3477  */
3478 MLXSW_ITEM32_INDEXED(reg, iedr, rec_size, MLXSW_REG_IEDR_BASE_LEN, 0, 13,
3479                      MLXSW_REG_IEDR_REC_LEN, 0x00, false);
3480
3481 /* reg_iedr_rec_index_start
3482  * Resource index start.
3483  * Access: OP
3484  */
3485 MLXSW_ITEM32_INDEXED(reg, iedr, rec_index_start, MLXSW_REG_IEDR_BASE_LEN, 0, 24,
3486                      MLXSW_REG_IEDR_REC_LEN, 0x04, false);
3487
3488 static inline void mlxsw_reg_iedr_pack(char *payload)
3489 {
3490         MLXSW_REG_ZERO(iedr, payload);
3491 }
3492
3493 static inline void mlxsw_reg_iedr_rec_pack(char *payload, int rec_index,
3494                                            u8 rec_type, u16 rec_size,
3495                                            u32 rec_index_start)
3496 {
3497         u8 num_rec = mlxsw_reg_iedr_num_rec_get(payload);
3498
3499         if (rec_index >= num_rec)
3500                 mlxsw_reg_iedr_num_rec_set(payload, rec_index + 1);
3501         mlxsw_reg_iedr_rec_type_set(payload, rec_index, rec_type);
3502         mlxsw_reg_iedr_rec_size_set(payload, rec_index, rec_size);
3503         mlxsw_reg_iedr_rec_index_start_set(payload, rec_index, rec_index_start);
3504 }
3505
3506 /* QPTS - QoS Priority Trust State Register
3507  * ----------------------------------------
3508  * This register controls the port policy to calculate the switch priority and
3509  * packet color based on incoming packet fields.
3510  */
3511 #define MLXSW_REG_QPTS_ID 0x4002
3512 #define MLXSW_REG_QPTS_LEN 0x8
3513
3514 MLXSW_REG_DEFINE(qpts, MLXSW_REG_QPTS_ID, MLXSW_REG_QPTS_LEN);
3515
3516 /* reg_qpts_local_port
3517  * Local port number.
3518  * Access: Index
3519  *
3520  * Note: CPU port is supported.
3521  */
3522 MLXSW_ITEM32_LP(reg, qpts, 0x00, 16, 0x00, 12);
3523
3524 enum mlxsw_reg_qpts_trust_state {
3525         MLXSW_REG_QPTS_TRUST_STATE_PCP = 1,
3526         MLXSW_REG_QPTS_TRUST_STATE_DSCP = 2, /* For MPLS, trust EXP. */
3527 };
3528
3529 /* reg_qpts_trust_state
3530  * Trust state for a given port.
3531  * Access: RW
3532  */
3533 MLXSW_ITEM32(reg, qpts, trust_state, 0x04, 0, 3);
3534
3535 static inline void mlxsw_reg_qpts_pack(char *payload, u16 local_port,
3536                                        enum mlxsw_reg_qpts_trust_state ts)
3537 {
3538         MLXSW_REG_ZERO(qpts, payload);
3539
3540         mlxsw_reg_qpts_local_port_set(payload, local_port);
3541         mlxsw_reg_qpts_trust_state_set(payload, ts);
3542 }
3543
3544 /* QPCR - QoS Policer Configuration Register
3545  * -----------------------------------------
3546  * The QPCR register is used to create policers - that limit
3547  * the rate of bytes or packets via some trap group.
3548  */
3549 #define MLXSW_REG_QPCR_ID 0x4004
3550 #define MLXSW_REG_QPCR_LEN 0x28
3551
3552 MLXSW_REG_DEFINE(qpcr, MLXSW_REG_QPCR_ID, MLXSW_REG_QPCR_LEN);
3553
3554 enum mlxsw_reg_qpcr_g {
3555         MLXSW_REG_QPCR_G_GLOBAL = 2,
3556         MLXSW_REG_QPCR_G_STORM_CONTROL = 3,
3557 };
3558
3559 /* reg_qpcr_g
3560  * The policer type.
3561  * Access: Index
3562  */
3563 MLXSW_ITEM32(reg, qpcr, g, 0x00, 14, 2);
3564
3565 /* reg_qpcr_pid
3566  * Policer ID.
3567  * Access: Index
3568  */
3569 MLXSW_ITEM32(reg, qpcr, pid, 0x00, 0, 14);
3570
3571 /* reg_qpcr_clear_counter
3572  * Clear counters.
3573  * Access: OP
3574  */
3575 MLXSW_ITEM32(reg, qpcr, clear_counter, 0x04, 31, 1);
3576
3577 /* reg_qpcr_color_aware
3578  * Is the policer aware of colors.
3579  * Must be 0 (unaware) for cpu port.
3580  * Access: RW for unbounded policer. RO for bounded policer.
3581  */
3582 MLXSW_ITEM32(reg, qpcr, color_aware, 0x04, 15, 1);
3583
3584 /* reg_qpcr_bytes
3585  * Is policer limit is for bytes per sec or packets per sec.
3586  * 0 - packets
3587  * 1 - bytes
3588  * Access: RW for unbounded policer. RO for bounded policer.
3589  */
3590 MLXSW_ITEM32(reg, qpcr, bytes, 0x04, 14, 1);
3591
3592 enum mlxsw_reg_qpcr_ir_units {
3593         MLXSW_REG_QPCR_IR_UNITS_M,
3594         MLXSW_REG_QPCR_IR_UNITS_K,
3595 };
3596
3597 /* reg_qpcr_ir_units
3598  * Policer's units for cir and eir fields (for bytes limits only)
3599  * 1 - 10^3
3600  * 0 - 10^6
3601  * Access: OP
3602  */
3603 MLXSW_ITEM32(reg, qpcr, ir_units, 0x04, 12, 1);
3604
3605 enum mlxsw_reg_qpcr_rate_type {
3606         MLXSW_REG_QPCR_RATE_TYPE_SINGLE = 1,
3607         MLXSW_REG_QPCR_RATE_TYPE_DOUBLE = 2,
3608 };
3609
3610 /* reg_qpcr_rate_type
3611  * Policer can have one limit (single rate) or 2 limits with specific operation
3612  * for packets that exceed the lower rate but not the upper one.
3613  * (For cpu port must be single rate)
3614  * Access: RW for unbounded policer. RO for bounded policer.
3615  */
3616 MLXSW_ITEM32(reg, qpcr, rate_type, 0x04, 8, 2);
3617
3618 /* reg_qpc_cbs
3619  * Policer's committed burst size.
3620  * The policer is working with time slices of 50 nano sec. By default every
3621  * slice is granted the proportionate share of the committed rate. If we want to
3622  * allow a slice to exceed that share (while still keeping the rate per sec) we
3623  * can allow burst. The burst size is between the default proportionate share
3624  * (and no lower than 8) to 32Gb. (Even though giving a number higher than the
3625  * committed rate will result in exceeding the rate). The burst size must be a
3626  * log of 2 and will be determined by 2^cbs.
3627  * Access: RW
3628  */
3629 MLXSW_ITEM32(reg, qpcr, cbs, 0x08, 24, 6);
3630
3631 /* reg_qpcr_cir
3632  * Policer's committed rate.
3633  * The rate used for sungle rate, the lower rate for double rate.
3634  * For bytes limits, the rate will be this value * the unit from ir_units.
3635  * (Resolution error is up to 1%).
3636  * Access: RW
3637  */
3638 MLXSW_ITEM32(reg, qpcr, cir, 0x0C, 0, 32);
3639
3640 /* reg_qpcr_eir
3641  * Policer's exceed rate.
3642  * The higher rate for double rate, reserved for single rate.
3643  * Lower rate for double rate policer.
3644  * For bytes limits, the rate will be this value * the unit from ir_units.
3645  * (Resolution error is up to 1%).
3646  * Access: RW
3647  */
3648 MLXSW_ITEM32(reg, qpcr, eir, 0x10, 0, 32);
3649
3650 #define MLXSW_REG_QPCR_DOUBLE_RATE_ACTION 2
3651
3652 /* reg_qpcr_exceed_action.
3653  * What to do with packets between the 2 limits for double rate.
3654  * Access: RW for unbounded policer. RO for bounded policer.
3655  */
3656 MLXSW_ITEM32(reg, qpcr, exceed_action, 0x14, 0, 4);
3657
3658 enum mlxsw_reg_qpcr_action {
3659         /* Discard */
3660         MLXSW_REG_QPCR_ACTION_DISCARD = 1,
3661         /* Forward and set color to red.
3662          * If the packet is intended to cpu port, it will be dropped.
3663          */
3664         MLXSW_REG_QPCR_ACTION_FORWARD = 2,
3665 };
3666
3667 /* reg_qpcr_violate_action
3668  * What to do with packets that cross the cir limit (for single rate) or the eir
3669  * limit (for double rate).
3670  * Access: RW for unbounded policer. RO for bounded policer.
3671  */
3672 MLXSW_ITEM32(reg, qpcr, violate_action, 0x18, 0, 4);
3673
3674 /* reg_qpcr_violate_count
3675  * Counts the number of times violate_action happened on this PID.
3676  * Access: RW
3677  */
3678 MLXSW_ITEM64(reg, qpcr, violate_count, 0x20, 0, 64);
3679
3680 /* Packets */
3681 #define MLXSW_REG_QPCR_LOWEST_CIR       1
3682 #define MLXSW_REG_QPCR_HIGHEST_CIR      (2 * 1000 * 1000 * 1000) /* 2Gpps */
3683 #define MLXSW_REG_QPCR_LOWEST_CBS       4
3684 #define MLXSW_REG_QPCR_HIGHEST_CBS      24
3685
3686 /* Bandwidth */
3687 #define MLXSW_REG_QPCR_LOWEST_CIR_BITS          1024 /* bps */
3688 #define MLXSW_REG_QPCR_HIGHEST_CIR_BITS         2000000000000ULL /* 2Tbps */
3689 #define MLXSW_REG_QPCR_LOWEST_CBS_BITS_SP1      4
3690 #define MLXSW_REG_QPCR_LOWEST_CBS_BITS_SP2      4
3691 #define MLXSW_REG_QPCR_HIGHEST_CBS_BITS_SP1     25
3692 #define MLXSW_REG_QPCR_HIGHEST_CBS_BITS_SP2     31
3693
3694 static inline void mlxsw_reg_qpcr_pack(char *payload, u16 pid,
3695                                        enum mlxsw_reg_qpcr_ir_units ir_units,
3696                                        bool bytes, u32 cir, u16 cbs)
3697 {
3698         MLXSW_REG_ZERO(qpcr, payload);
3699         mlxsw_reg_qpcr_pid_set(payload, pid);
3700         mlxsw_reg_qpcr_g_set(payload, MLXSW_REG_QPCR_G_GLOBAL);
3701         mlxsw_reg_qpcr_rate_type_set(payload, MLXSW_REG_QPCR_RATE_TYPE_SINGLE);
3702         mlxsw_reg_qpcr_violate_action_set(payload,
3703                                           MLXSW_REG_QPCR_ACTION_DISCARD);
3704         mlxsw_reg_qpcr_cir_set(payload, cir);
3705         mlxsw_reg_qpcr_ir_units_set(payload, ir_units);
3706         mlxsw_reg_qpcr_bytes_set(payload, bytes);
3707         mlxsw_reg_qpcr_cbs_set(payload, cbs);
3708 }
3709
3710 /* QTCT - QoS Switch Traffic Class Table
3711  * -------------------------------------
3712  * Configures the mapping between the packet switch priority and the
3713  * traffic class on the transmit port.
3714  */
3715 #define MLXSW_REG_QTCT_ID 0x400A
3716 #define MLXSW_REG_QTCT_LEN 0x08
3717
3718 MLXSW_REG_DEFINE(qtct, MLXSW_REG_QTCT_ID, MLXSW_REG_QTCT_LEN);
3719
3720 /* reg_qtct_local_port
3721  * Local port number.
3722  * Access: Index
3723  *
3724  * Note: CPU port is not supported.
3725  */
3726 MLXSW_ITEM32_LP(reg, qtct, 0x00, 16, 0x00, 12);
3727
3728 /* reg_qtct_sub_port
3729  * Virtual port within the physical port.
3730  * Should be set to 0 when virtual ports are not enabled on the port.
3731  * Access: Index
3732  */
3733 MLXSW_ITEM32(reg, qtct, sub_port, 0x00, 8, 8);
3734
3735 /* reg_qtct_switch_prio
3736  * Switch priority.
3737  * Access: Index
3738  */
3739 MLXSW_ITEM32(reg, qtct, switch_prio, 0x00, 0, 4);
3740
3741 /* reg_qtct_tclass
3742  * Traffic class.
3743  * Default values:
3744  * switch_prio 0 : tclass 1
3745  * switch_prio 1 : tclass 0
3746  * switch_prio i : tclass i, for i > 1
3747  * Access: RW
3748  */
3749 MLXSW_ITEM32(reg, qtct, tclass, 0x04, 0, 4);
3750
3751 static inline void mlxsw_reg_qtct_pack(char *payload, u16 local_port,
3752                                        u8 switch_prio, u8 tclass)
3753 {
3754         MLXSW_REG_ZERO(qtct, payload);
3755         mlxsw_reg_qtct_local_port_set(payload, local_port);
3756         mlxsw_reg_qtct_switch_prio_set(payload, switch_prio);
3757         mlxsw_reg_qtct_tclass_set(payload, tclass);
3758 }
3759
3760 /* QEEC - QoS ETS Element Configuration Register
3761  * ---------------------------------------------
3762  * Configures the ETS elements.
3763  */
3764 #define MLXSW_REG_QEEC_ID 0x400D
3765 #define MLXSW_REG_QEEC_LEN 0x20
3766
3767 MLXSW_REG_DEFINE(qeec, MLXSW_REG_QEEC_ID, MLXSW_REG_QEEC_LEN);
3768
3769 /* reg_qeec_local_port
3770  * Local port number.
3771  * Access: Index
3772  *
3773  * Note: CPU port is supported.
3774  */
3775 MLXSW_ITEM32_LP(reg, qeec, 0x00, 16, 0x00, 12);
3776
3777 enum mlxsw_reg_qeec_hr {
3778         MLXSW_REG_QEEC_HR_PORT,
3779         MLXSW_REG_QEEC_HR_GROUP,
3780         MLXSW_REG_QEEC_HR_SUBGROUP,
3781         MLXSW_REG_QEEC_HR_TC,
3782 };
3783
3784 /* reg_qeec_element_hierarchy
3785  * 0 - Port
3786  * 1 - Group
3787  * 2 - Subgroup
3788  * 3 - Traffic Class
3789  * Access: Index
3790  */
3791 MLXSW_ITEM32(reg, qeec, element_hierarchy, 0x04, 16, 4);
3792
3793 /* reg_qeec_element_index
3794  * The index of the element in the hierarchy.
3795  * Access: Index
3796  */
3797 MLXSW_ITEM32(reg, qeec, element_index, 0x04, 0, 8);
3798
3799 /* reg_qeec_next_element_index
3800  * The index of the next (lower) element in the hierarchy.
3801  * Access: RW
3802  *
3803  * Note: Reserved for element_hierarchy 0.
3804  */
3805 MLXSW_ITEM32(reg, qeec, next_element_index, 0x08, 0, 8);
3806
3807 /* reg_qeec_mise
3808  * Min shaper configuration enable. Enables configuration of the min
3809  * shaper on this ETS element
3810  * 0 - Disable
3811  * 1 - Enable
3812  * Access: RW
3813  */
3814 MLXSW_ITEM32(reg, qeec, mise, 0x0C, 31, 1);
3815
3816 /* reg_qeec_ptps
3817  * PTP shaper
3818  * 0: regular shaper mode
3819  * 1: PTP oriented shaper
3820  * Allowed only for hierarchy 0
3821  * Not supported for CPU port
3822  * Note that ptps mode may affect the shaper rates of all hierarchies
3823  * Supported only on Spectrum-1
3824  * Access: RW
3825  */
3826 MLXSW_ITEM32(reg, qeec, ptps, 0x0C, 29, 1);
3827
3828 enum {
3829         MLXSW_REG_QEEC_BYTES_MODE,
3830         MLXSW_REG_QEEC_PACKETS_MODE,
3831 };
3832
3833 /* reg_qeec_pb
3834  * Packets or bytes mode.
3835  * 0 - Bytes mode
3836  * 1 - Packets mode
3837  * Access: RW
3838  *
3839  * Note: Used for max shaper configuration. For Spectrum, packets mode
3840  * is supported only for traffic classes of CPU port.
3841  */
3842 MLXSW_ITEM32(reg, qeec, pb, 0x0C, 28, 1);
3843
3844 /* The smallest permitted min shaper rate. */
3845 #define MLXSW_REG_QEEC_MIS_MIN  200000          /* Kbps */
3846
3847 /* reg_qeec_min_shaper_rate
3848  * Min shaper information rate.
3849  * For CPU port, can only be configured for port hierarchy.
3850  * When in bytes mode, value is specified in units of 1000bps.
3851  * Access: RW
3852  */
3853 MLXSW_ITEM32(reg, qeec, min_shaper_rate, 0x0C, 0, 28);
3854
3855 /* reg_qeec_mase
3856  * Max shaper configuration enable. Enables configuration of the max
3857  * shaper on this ETS element.
3858  * 0 - Disable
3859  * 1 - Enable
3860  * Access: RW
3861  */
3862 MLXSW_ITEM32(reg, qeec, mase, 0x10, 31, 1);
3863
3864 /* The largest max shaper value possible to disable the shaper. */
3865 #define MLXSW_REG_QEEC_MAS_DIS  ((1u << 31) - 1)        /* Kbps */
3866
3867 /* reg_qeec_max_shaper_rate
3868  * Max shaper information rate.
3869  * For CPU port, can only be configured for port hierarchy.
3870  * When in bytes mode, value is specified in units of 1000bps.
3871  * Access: RW
3872  */
3873 MLXSW_ITEM32(reg, qeec, max_shaper_rate, 0x10, 0, 31);
3874
3875 /* reg_qeec_de
3876  * DWRR configuration enable. Enables configuration of the dwrr and
3877  * dwrr_weight.
3878  * 0 - Disable
3879  * 1 - Enable
3880  * Access: RW
3881  */
3882 MLXSW_ITEM32(reg, qeec, de, 0x18, 31, 1);
3883
3884 /* reg_qeec_dwrr
3885  * Transmission selection algorithm to use on the link going down from
3886  * the ETS element.
3887  * 0 - Strict priority
3888  * 1 - DWRR
3889  * Access: RW
3890  */
3891 MLXSW_ITEM32(reg, qeec, dwrr, 0x18, 15, 1);
3892
3893 /* reg_qeec_dwrr_weight
3894  * DWRR weight on the link going down from the ETS element. The
3895  * percentage of bandwidth guaranteed to an ETS element within
3896  * its hierarchy. The sum of all weights across all ETS elements
3897  * within one hierarchy should be equal to 100. Reserved when
3898  * transmission selection algorithm is strict priority.
3899  * Access: RW
3900  */
3901 MLXSW_ITEM32(reg, qeec, dwrr_weight, 0x18, 0, 8);
3902
3903 /* reg_qeec_max_shaper_bs
3904  * Max shaper burst size
3905  * Burst size is 2^max_shaper_bs * 512 bits
3906  * For Spectrum-1: Range is: 5..25
3907  * For Spectrum-2: Range is: 11..25
3908  * Reserved when ptps = 1
3909  * Access: RW
3910  */
3911 MLXSW_ITEM32(reg, qeec, max_shaper_bs, 0x1C, 0, 6);
3912
3913 #define MLXSW_REG_QEEC_HIGHEST_SHAPER_BS        25
3914 #define MLXSW_REG_QEEC_LOWEST_SHAPER_BS_SP1     5
3915 #define MLXSW_REG_QEEC_LOWEST_SHAPER_BS_SP2     11
3916 #define MLXSW_REG_QEEC_LOWEST_SHAPER_BS_SP3     11
3917 #define MLXSW_REG_QEEC_LOWEST_SHAPER_BS_SP4     11
3918
3919 static inline void mlxsw_reg_qeec_pack(char *payload, u16 local_port,
3920                                        enum mlxsw_reg_qeec_hr hr, u8 index,
3921                                        u8 next_index)
3922 {
3923         MLXSW_REG_ZERO(qeec, payload);
3924         mlxsw_reg_qeec_local_port_set(payload, local_port);
3925         mlxsw_reg_qeec_element_hierarchy_set(payload, hr);
3926         mlxsw_reg_qeec_element_index_set(payload, index);
3927         mlxsw_reg_qeec_next_element_index_set(payload, next_index);
3928 }
3929
3930 static inline void mlxsw_reg_qeec_ptps_pack(char *payload, u16 local_port,
3931                                             bool ptps)
3932 {
3933         MLXSW_REG_ZERO(qeec, payload);
3934         mlxsw_reg_qeec_local_port_set(payload, local_port);
3935         mlxsw_reg_qeec_element_hierarchy_set(payload, MLXSW_REG_QEEC_HR_PORT);
3936         mlxsw_reg_qeec_ptps_set(payload, ptps);
3937 }
3938
3939 /* QRWE - QoS ReWrite Enable
3940  * -------------------------
3941  * This register configures the rewrite enable per receive port.
3942  */
3943 #define MLXSW_REG_QRWE_ID 0x400F
3944 #define MLXSW_REG_QRWE_LEN 0x08
3945
3946 MLXSW_REG_DEFINE(qrwe, MLXSW_REG_QRWE_ID, MLXSW_REG_QRWE_LEN);
3947
3948 /* reg_qrwe_local_port
3949  * Local port number.
3950  * Access: Index
3951  *
3952  * Note: CPU port is supported. No support for router port.
3953  */
3954 MLXSW_ITEM32_LP(reg, qrwe, 0x00, 16, 0x00, 12);
3955
3956 /* reg_qrwe_dscp
3957  * Whether to enable DSCP rewrite (default is 0, don't rewrite).
3958  * Access: RW
3959  */
3960 MLXSW_ITEM32(reg, qrwe, dscp, 0x04, 1, 1);
3961
3962 /* reg_qrwe_pcp
3963  * Whether to enable PCP and DEI rewrite (default is 0, don't rewrite).
3964  * Access: RW
3965  */
3966 MLXSW_ITEM32(reg, qrwe, pcp, 0x04, 0, 1);
3967
3968 static inline void mlxsw_reg_qrwe_pack(char *payload, u16 local_port,
3969                                        bool rewrite_pcp, bool rewrite_dscp)
3970 {
3971         MLXSW_REG_ZERO(qrwe, payload);
3972         mlxsw_reg_qrwe_local_port_set(payload, local_port);
3973         mlxsw_reg_qrwe_pcp_set(payload, rewrite_pcp);
3974         mlxsw_reg_qrwe_dscp_set(payload, rewrite_dscp);
3975 }
3976
3977 /* QPDSM - QoS Priority to DSCP Mapping
3978  * ------------------------------------
3979  * QoS Priority to DSCP Mapping Register
3980  */
3981 #define MLXSW_REG_QPDSM_ID 0x4011
3982 #define MLXSW_REG_QPDSM_BASE_LEN 0x04 /* base length, without records */
3983 #define MLXSW_REG_QPDSM_PRIO_ENTRY_REC_LEN 0x4 /* record length */
3984 #define MLXSW_REG_QPDSM_PRIO_ENTRY_REC_MAX_COUNT 16
3985 #define MLXSW_REG_QPDSM_LEN (MLXSW_REG_QPDSM_BASE_LEN +                 \
3986                              MLXSW_REG_QPDSM_PRIO_ENTRY_REC_LEN *       \
3987                              MLXSW_REG_QPDSM_PRIO_ENTRY_REC_MAX_COUNT)
3988
3989 MLXSW_REG_DEFINE(qpdsm, MLXSW_REG_QPDSM_ID, MLXSW_REG_QPDSM_LEN);
3990
3991 /* reg_qpdsm_local_port
3992  * Local Port. Supported for data packets from CPU port.
3993  * Access: Index
3994  */
3995 MLXSW_ITEM32_LP(reg, qpdsm, 0x00, 16, 0x00, 12);
3996
3997 /* reg_qpdsm_prio_entry_color0_e
3998  * Enable update of the entry for color 0 and a given port.
3999  * Access: WO
4000  */
4001 MLXSW_ITEM32_INDEXED(reg, qpdsm, prio_entry_color0_e,
4002                      MLXSW_REG_QPDSM_BASE_LEN, 31, 1,
4003                      MLXSW_REG_QPDSM_PRIO_ENTRY_REC_LEN, 0x00, false);
4004
4005 /* reg_qpdsm_prio_entry_color0_dscp
4006  * DSCP field in the outer label of the packet for color 0 and a given port.
4007  * Reserved when e=0.
4008  * Access: RW
4009  */
4010 MLXSW_ITEM32_INDEXED(reg, qpdsm, prio_entry_color0_dscp,
4011                      MLXSW_REG_QPDSM_BASE_LEN, 24, 6,
4012                      MLXSW_REG_QPDSM_PRIO_ENTRY_REC_LEN, 0x00, false);
4013
4014 /* reg_qpdsm_prio_entry_color1_e
4015  * Enable update of the entry for color 1 and a given port.
4016  * Access: WO
4017  */
4018 MLXSW_ITEM32_INDEXED(reg, qpdsm, prio_entry_color1_e,
4019                      MLXSW_REG_QPDSM_BASE_LEN, 23, 1,
4020                      MLXSW_REG_QPDSM_PRIO_ENTRY_REC_LEN, 0x00, false);
4021
4022 /* reg_qpdsm_prio_entry_color1_dscp
4023  * DSCP field in the outer label of the packet for color 1 and a given port.
4024  * Reserved when e=0.
4025  * Access: RW
4026  */
4027 MLXSW_ITEM32_INDEXED(reg, qpdsm, prio_entry_color1_dscp,
4028                      MLXSW_REG_QPDSM_BASE_LEN, 16, 6,
4029                      MLXSW_REG_QPDSM_PRIO_ENTRY_REC_LEN, 0x00, false);
4030
4031 /* reg_qpdsm_prio_entry_color2_e
4032  * Enable update of the entry for color 2 and a given port.
4033  * Access: WO
4034  */
4035 MLXSW_ITEM32_INDEXED(reg, qpdsm, prio_entry_color2_e,
4036                      MLXSW_REG_QPDSM_BASE_LEN, 15, 1,
4037                      MLXSW_REG_QPDSM_PRIO_ENTRY_REC_LEN, 0x00, false);
4038
4039 /* reg_qpdsm_prio_entry_color2_dscp
4040  * DSCP field in the outer label of the packet for color 2 and a given port.
4041  * Reserved when e=0.
4042  * Access: RW
4043  */
4044 MLXSW_ITEM32_INDEXED(reg, qpdsm, prio_entry_color2_dscp,
4045                      MLXSW_REG_QPDSM_BASE_LEN, 8, 6,
4046                      MLXSW_REG_QPDSM_PRIO_ENTRY_REC_LEN, 0x00, false);
4047
4048 static inline void mlxsw_reg_qpdsm_pack(char *payload, u16 local_port)
4049 {
4050         MLXSW_REG_ZERO(qpdsm, payload);
4051         mlxsw_reg_qpdsm_local_port_set(payload, local_port);
4052 }
4053
4054 static inline void
4055 mlxsw_reg_qpdsm_prio_pack(char *payload, unsigned short prio, u8 dscp)
4056 {
4057         mlxsw_reg_qpdsm_prio_entry_color0_e_set(payload, prio, 1);
4058         mlxsw_reg_qpdsm_prio_entry_color0_dscp_set(payload, prio, dscp);
4059         mlxsw_reg_qpdsm_prio_entry_color1_e_set(payload, prio, 1);
4060         mlxsw_reg_qpdsm_prio_entry_color1_dscp_set(payload, prio, dscp);
4061         mlxsw_reg_qpdsm_prio_entry_color2_e_set(payload, prio, 1);
4062         mlxsw_reg_qpdsm_prio_entry_color2_dscp_set(payload, prio, dscp);
4063 }
4064
4065 /* QPDP - QoS Port DSCP to Priority Mapping Register
4066  * -------------------------------------------------
4067  * This register controls the port default Switch Priority and Color. The
4068  * default Switch Priority and Color are used for frames where the trust state
4069  * uses default values. All member ports of a LAG should be configured with the
4070  * same default values.
4071  */
4072 #define MLXSW_REG_QPDP_ID 0x4007
4073 #define MLXSW_REG_QPDP_LEN 0x8
4074
4075 MLXSW_REG_DEFINE(qpdp, MLXSW_REG_QPDP_ID, MLXSW_REG_QPDP_LEN);
4076
4077 /* reg_qpdp_local_port
4078  * Local Port. Supported for data packets from CPU port.
4079  * Access: Index
4080  */
4081 MLXSW_ITEM32_LP(reg, qpdp, 0x00, 16, 0x00, 12);
4082
4083 /* reg_qpdp_switch_prio
4084  * Default port Switch Priority (default 0)
4085  * Access: RW
4086  */
4087 MLXSW_ITEM32(reg, qpdp, switch_prio, 0x04, 0, 4);
4088
4089 static inline void mlxsw_reg_qpdp_pack(char *payload, u16 local_port,
4090                                        u8 switch_prio)
4091 {
4092         MLXSW_REG_ZERO(qpdp, payload);
4093         mlxsw_reg_qpdp_local_port_set(payload, local_port);
4094         mlxsw_reg_qpdp_switch_prio_set(payload, switch_prio);
4095 }
4096
4097 /* QPDPM - QoS Port DSCP to Priority Mapping Register
4098  * --------------------------------------------------
4099  * This register controls the mapping from DSCP field to
4100  * Switch Priority for IP packets.
4101  */
4102 #define MLXSW_REG_QPDPM_ID 0x4013
4103 #define MLXSW_REG_QPDPM_BASE_LEN 0x4 /* base length, without records */
4104 #define MLXSW_REG_QPDPM_DSCP_ENTRY_REC_LEN 0x2 /* record length */
4105 #define MLXSW_REG_QPDPM_DSCP_ENTRY_REC_MAX_COUNT 64
4106 #define MLXSW_REG_QPDPM_LEN (MLXSW_REG_QPDPM_BASE_LEN +                 \
4107                              MLXSW_REG_QPDPM_DSCP_ENTRY_REC_LEN *       \
4108                              MLXSW_REG_QPDPM_DSCP_ENTRY_REC_MAX_COUNT)
4109
4110 MLXSW_REG_DEFINE(qpdpm, MLXSW_REG_QPDPM_ID, MLXSW_REG_QPDPM_LEN);
4111
4112 /* reg_qpdpm_local_port
4113  * Local Port. Supported for data packets from CPU port.
4114  * Access: Index
4115  */
4116 MLXSW_ITEM32_LP(reg, qpdpm, 0x00, 16, 0x00, 12);
4117
4118 /* reg_qpdpm_dscp_e
4119  * Enable update of the specific entry. When cleared, the switch_prio and color
4120  * fields are ignored and the previous switch_prio and color values are
4121  * preserved.
4122  * Access: WO
4123  */
4124 MLXSW_ITEM16_INDEXED(reg, qpdpm, dscp_entry_e, MLXSW_REG_QPDPM_BASE_LEN, 15, 1,
4125                      MLXSW_REG_QPDPM_DSCP_ENTRY_REC_LEN, 0x00, false);
4126
4127 /* reg_qpdpm_dscp_prio
4128  * The new Switch Priority value for the relevant DSCP value.
4129  * Access: RW
4130  */
4131 MLXSW_ITEM16_INDEXED(reg, qpdpm, dscp_entry_prio,
4132                      MLXSW_REG_QPDPM_BASE_LEN, 0, 4,
4133                      MLXSW_REG_QPDPM_DSCP_ENTRY_REC_LEN, 0x00, false);
4134
4135 static inline void mlxsw_reg_qpdpm_pack(char *payload, u16 local_port)
4136 {
4137         MLXSW_REG_ZERO(qpdpm, payload);
4138         mlxsw_reg_qpdpm_local_port_set(payload, local_port);
4139 }
4140
4141 static inline void
4142 mlxsw_reg_qpdpm_dscp_pack(char *payload, unsigned short dscp, u8 prio)
4143 {
4144         mlxsw_reg_qpdpm_dscp_entry_e_set(payload, dscp, 1);
4145         mlxsw_reg_qpdpm_dscp_entry_prio_set(payload, dscp, prio);
4146 }
4147
4148 /* QTCTM - QoS Switch Traffic Class Table is Multicast-Aware Register
4149  * ------------------------------------------------------------------
4150  * This register configures if the Switch Priority to Traffic Class mapping is
4151  * based on Multicast packet indication. If so, then multicast packets will get
4152  * a Traffic Class that is plus (cap_max_tclass_data/2) the value configured by
4153  * QTCT.
4154  * By default, Switch Priority to Traffic Class mapping is not based on
4155  * Multicast packet indication.
4156  */
4157 #define MLXSW_REG_QTCTM_ID 0x401A
4158 #define MLXSW_REG_QTCTM_LEN 0x08
4159
4160 MLXSW_REG_DEFINE(qtctm, MLXSW_REG_QTCTM_ID, MLXSW_REG_QTCTM_LEN);
4161
4162 /* reg_qtctm_local_port
4163  * Local port number.
4164  * No support for CPU port.
4165  * Access: Index
4166  */
4167 MLXSW_ITEM32_LP(reg, qtctm, 0x00, 16, 0x00, 12);
4168
4169 /* reg_qtctm_mc
4170  * Multicast Mode
4171  * Whether Switch Priority to Traffic Class mapping is based on Multicast packet
4172  * indication (default is 0, not based on Multicast packet indication).
4173  */
4174 MLXSW_ITEM32(reg, qtctm, mc, 0x04, 0, 1);
4175
4176 static inline void
4177 mlxsw_reg_qtctm_pack(char *payload, u16 local_port, bool mc)
4178 {
4179         MLXSW_REG_ZERO(qtctm, payload);
4180         mlxsw_reg_qtctm_local_port_set(payload, local_port);
4181         mlxsw_reg_qtctm_mc_set(payload, mc);
4182 }
4183
4184 /* QPSC - QoS PTP Shaper Configuration Register
4185  * --------------------------------------------
4186  * The QPSC allows advanced configuration of the shapers when QEEC.ptps=1.
4187  * Supported only on Spectrum-1.
4188  */
4189 #define MLXSW_REG_QPSC_ID 0x401B
4190 #define MLXSW_REG_QPSC_LEN 0x28
4191
4192 MLXSW_REG_DEFINE(qpsc, MLXSW_REG_QPSC_ID, MLXSW_REG_QPSC_LEN);
4193
4194 enum mlxsw_reg_qpsc_port_speed {
4195         MLXSW_REG_QPSC_PORT_SPEED_100M,
4196         MLXSW_REG_QPSC_PORT_SPEED_1G,
4197         MLXSW_REG_QPSC_PORT_SPEED_10G,
4198         MLXSW_REG_QPSC_PORT_SPEED_25G,
4199 };
4200
4201 /* reg_qpsc_port_speed
4202  * Port speed.
4203  * Access: Index
4204  */
4205 MLXSW_ITEM32(reg, qpsc, port_speed, 0x00, 0, 4);
4206
4207 /* reg_qpsc_shaper_time_exp
4208  * The base-time-interval for updating the shapers tokens (for all hierarchies).
4209  * shaper_update_rate = 2 ^ shaper_time_exp * (1 + shaper_time_mantissa) * 32nSec
4210  * shaper_rate = 64bit * shaper_inc / shaper_update_rate
4211  * Access: RW
4212  */
4213 MLXSW_ITEM32(reg, qpsc, shaper_time_exp, 0x04, 16, 4);
4214
4215 /* reg_qpsc_shaper_time_mantissa
4216  * The base-time-interval for updating the shapers tokens (for all hierarchies).
4217  * shaper_update_rate = 2 ^ shaper_time_exp * (1 + shaper_time_mantissa) * 32nSec
4218  * shaper_rate = 64bit * shaper_inc / shaper_update_rate
4219  * Access: RW
4220  */
4221 MLXSW_ITEM32(reg, qpsc, shaper_time_mantissa, 0x04, 0, 5);
4222
4223 /* reg_qpsc_shaper_inc
4224  * Number of tokens added to shaper on each update.
4225  * Units of 8B.
4226  * Access: RW
4227  */
4228 MLXSW_ITEM32(reg, qpsc, shaper_inc, 0x08, 0, 5);
4229
4230 /* reg_qpsc_shaper_bs
4231  * Max shaper Burst size.
4232  * Burst size is 2 ^ max_shaper_bs * 512 [bits]
4233  * Range is: 5..25 (from 2KB..2GB)
4234  * Access: RW
4235  */
4236 MLXSW_ITEM32(reg, qpsc, shaper_bs, 0x0C, 0, 6);
4237
4238 /* reg_qpsc_ptsc_we
4239  * Write enable to port_to_shaper_credits.
4240  * Access: WO
4241  */
4242 MLXSW_ITEM32(reg, qpsc, ptsc_we, 0x10, 31, 1);
4243
4244 /* reg_qpsc_port_to_shaper_credits
4245  * For split ports: range 1..57
4246  * For non-split ports: range 1..112
4247  * Written only when ptsc_we is set.
4248  * Access: RW
4249  */
4250 MLXSW_ITEM32(reg, qpsc, port_to_shaper_credits, 0x10, 0, 8);
4251
4252 /* reg_qpsc_ing_timestamp_inc
4253  * Ingress timestamp increment.
4254  * 2's complement.
4255  * The timestamp of MTPPTR at ingress will be incremented by this value. Global
4256  * value for all ports.
4257  * Same units as used by MTPPTR.
4258  * Access: RW
4259  */
4260 MLXSW_ITEM32(reg, qpsc, ing_timestamp_inc, 0x20, 0, 32);
4261
4262 /* reg_qpsc_egr_timestamp_inc
4263  * Egress timestamp increment.
4264  * 2's complement.
4265  * The timestamp of MTPPTR at egress will be incremented by this value. Global
4266  * value for all ports.
4267  * Same units as used by MTPPTR.
4268  * Access: RW
4269  */
4270 MLXSW_ITEM32(reg, qpsc, egr_timestamp_inc, 0x24, 0, 32);
4271
4272 static inline void
4273 mlxsw_reg_qpsc_pack(char *payload, enum mlxsw_reg_qpsc_port_speed port_speed,
4274                     u8 shaper_time_exp, u8 shaper_time_mantissa, u8 shaper_inc,
4275                     u8 shaper_bs, u8 port_to_shaper_credits,
4276                     int ing_timestamp_inc, int egr_timestamp_inc)
4277 {
4278         MLXSW_REG_ZERO(qpsc, payload);
4279         mlxsw_reg_qpsc_port_speed_set(payload, port_speed);
4280         mlxsw_reg_qpsc_shaper_time_exp_set(payload, shaper_time_exp);
4281         mlxsw_reg_qpsc_shaper_time_mantissa_set(payload, shaper_time_mantissa);
4282         mlxsw_reg_qpsc_shaper_inc_set(payload, shaper_inc);
4283         mlxsw_reg_qpsc_shaper_bs_set(payload, shaper_bs);
4284         mlxsw_reg_qpsc_ptsc_we_set(payload, true);
4285         mlxsw_reg_qpsc_port_to_shaper_credits_set(payload, port_to_shaper_credits);
4286         mlxsw_reg_qpsc_ing_timestamp_inc_set(payload, ing_timestamp_inc);
4287         mlxsw_reg_qpsc_egr_timestamp_inc_set(payload, egr_timestamp_inc);
4288 }
4289
4290 /* PMLP - Ports Module to Local Port Register
4291  * ------------------------------------------
4292  * Configures the assignment of modules to local ports.
4293  */
4294 #define MLXSW_REG_PMLP_ID 0x5002
4295 #define MLXSW_REG_PMLP_LEN 0x40
4296
4297 MLXSW_REG_DEFINE(pmlp, MLXSW_REG_PMLP_ID, MLXSW_REG_PMLP_LEN);
4298
4299 /* reg_pmlp_rxtx
4300  * 0 - Tx value is used for both Tx and Rx.
4301  * 1 - Rx value is taken from a separte field.
4302  * Access: RW
4303  */
4304 MLXSW_ITEM32(reg, pmlp, rxtx, 0x00, 31, 1);
4305
4306 /* reg_pmlp_local_port
4307  * Local port number.
4308  * Access: Index
4309  */
4310 MLXSW_ITEM32_LP(reg, pmlp, 0x00, 16, 0x00, 12);
4311
4312 /* reg_pmlp_width
4313  * 0 - Unmap local port.
4314  * 1 - Lane 0 is used.
4315  * 2 - Lanes 0 and 1 are used.
4316  * 4 - Lanes 0, 1, 2 and 3 are used.
4317  * 8 - Lanes 0-7 are used.
4318  * Access: RW
4319  */
4320 MLXSW_ITEM32(reg, pmlp, width, 0x00, 0, 8);
4321
4322 /* reg_pmlp_module
4323  * Module number.
4324  * Access: RW
4325  */
4326 MLXSW_ITEM32_INDEXED(reg, pmlp, module, 0x04, 0, 8, 0x04, 0x00, false);
4327
4328 /* reg_pmlp_tx_lane
4329  * Tx Lane. When rxtx field is cleared, this field is used for Rx as well.
4330  * Access: RW
4331  */
4332 MLXSW_ITEM32_INDEXED(reg, pmlp, tx_lane, 0x04, 16, 4, 0x04, 0x00, false);
4333
4334 /* reg_pmlp_rx_lane
4335  * Rx Lane. When rxtx field is cleared, this field is ignored and Rx lane is
4336  * equal to Tx lane.
4337  * Access: RW
4338  */
4339 MLXSW_ITEM32_INDEXED(reg, pmlp, rx_lane, 0x04, 24, 4, 0x04, 0x00, false);
4340
4341 static inline void mlxsw_reg_pmlp_pack(char *payload, u16 local_port)
4342 {
4343         MLXSW_REG_ZERO(pmlp, payload);
4344         mlxsw_reg_pmlp_local_port_set(payload, local_port);
4345 }
4346
4347 /* PMTU - Port MTU Register
4348  * ------------------------
4349  * Configures and reports the port MTU.
4350  */
4351 #define MLXSW_REG_PMTU_ID 0x5003
4352 #define MLXSW_REG_PMTU_LEN 0x10
4353
4354 MLXSW_REG_DEFINE(pmtu, MLXSW_REG_PMTU_ID, MLXSW_REG_PMTU_LEN);
4355
4356 /* reg_pmtu_local_port
4357  * Local port number.
4358  * Access: Index
4359  */
4360 MLXSW_ITEM32_LP(reg, pmtu, 0x00, 16, 0x00, 12);
4361
4362 /* reg_pmtu_max_mtu
4363  * Maximum MTU.
4364  * When port type (e.g. Ethernet) is configured, the relevant MTU is
4365  * reported, otherwise the minimum between the max_mtu of the different
4366  * types is reported.
4367  * Access: RO
4368  */
4369 MLXSW_ITEM32(reg, pmtu, max_mtu, 0x04, 16, 16);
4370
4371 /* reg_pmtu_admin_mtu
4372  * MTU value to set port to. Must be smaller or equal to max_mtu.
4373  * Note: If port type is Infiniband, then port must be disabled, when its
4374  * MTU is set.
4375  * Access: RW
4376  */
4377 MLXSW_ITEM32(reg, pmtu, admin_mtu, 0x08, 16, 16);
4378
4379 /* reg_pmtu_oper_mtu
4380  * The actual MTU configured on the port. Packets exceeding this size
4381  * will be dropped.
4382  * Note: In Ethernet and FC oper_mtu == admin_mtu, however, in Infiniband
4383  * oper_mtu might be smaller than admin_mtu.
4384  * Access: RO
4385  */
4386 MLXSW_ITEM32(reg, pmtu, oper_mtu, 0x0C, 16, 16);
4387
4388 static inline void mlxsw_reg_pmtu_pack(char *payload, u16 local_port,
4389                                        u16 new_mtu)
4390 {
4391         MLXSW_REG_ZERO(pmtu, payload);
4392         mlxsw_reg_pmtu_local_port_set(payload, local_port);
4393         mlxsw_reg_pmtu_max_mtu_set(payload, 0);
4394         mlxsw_reg_pmtu_admin_mtu_set(payload, new_mtu);
4395         mlxsw_reg_pmtu_oper_mtu_set(payload, 0);
4396 }
4397
4398 /* PTYS - Port Type and Speed Register
4399  * -----------------------------------
4400  * Configures and reports the port speed type.
4401  *
4402  * Note: When set while the link is up, the changes will not take effect
4403  * until the port transitions from down to up state.
4404  */
4405 #define MLXSW_REG_PTYS_ID 0x5004
4406 #define MLXSW_REG_PTYS_LEN 0x40
4407
4408 MLXSW_REG_DEFINE(ptys, MLXSW_REG_PTYS_ID, MLXSW_REG_PTYS_LEN);
4409
4410 /* an_disable_admin
4411  * Auto negotiation disable administrative configuration
4412  * 0 - Device doesn't support AN disable.
4413  * 1 - Device supports AN disable.
4414  * Access: RW
4415  */
4416 MLXSW_ITEM32(reg, ptys, an_disable_admin, 0x00, 30, 1);
4417
4418 /* reg_ptys_local_port
4419  * Local port number.
4420  * Access: Index
4421  */
4422 MLXSW_ITEM32_LP(reg, ptys, 0x00, 16, 0x00, 12);
4423
4424 #define MLXSW_REG_PTYS_PROTO_MASK_IB    BIT(0)
4425 #define MLXSW_REG_PTYS_PROTO_MASK_ETH   BIT(2)
4426
4427 /* reg_ptys_proto_mask
4428  * Protocol mask. Indicates which protocol is used.
4429  * 0 - Infiniband.
4430  * 1 - Fibre Channel.
4431  * 2 - Ethernet.
4432  * Access: Index
4433  */
4434 MLXSW_ITEM32(reg, ptys, proto_mask, 0x00, 0, 3);
4435
4436 enum {
4437         MLXSW_REG_PTYS_AN_STATUS_NA,
4438         MLXSW_REG_PTYS_AN_STATUS_OK,
4439         MLXSW_REG_PTYS_AN_STATUS_FAIL,
4440 };
4441
4442 /* reg_ptys_an_status
4443  * Autonegotiation status.
4444  * Access: RO
4445  */
4446 MLXSW_ITEM32(reg, ptys, an_status, 0x04, 28, 4);
4447
4448 #define MLXSW_REG_PTYS_EXT_ETH_SPEED_SGMII_100M                         BIT(0)
4449 #define MLXSW_REG_PTYS_EXT_ETH_SPEED_1000BASE_X_SGMII                   BIT(1)
4450 #define MLXSW_REG_PTYS_EXT_ETH_SPEED_5GBASE_R                           BIT(3)
4451 #define MLXSW_REG_PTYS_EXT_ETH_SPEED_XFI_XAUI_1_10G                     BIT(4)
4452 #define MLXSW_REG_PTYS_EXT_ETH_SPEED_XLAUI_4_XLPPI_4_40G                BIT(5)
4453 #define MLXSW_REG_PTYS_EXT_ETH_SPEED_25GAUI_1_25GBASE_CR_KR             BIT(6)
4454 #define MLXSW_REG_PTYS_EXT_ETH_SPEED_50GAUI_2_LAUI_2_50GBASE_CR2_KR2    BIT(7)
4455 #define MLXSW_REG_PTYS_EXT_ETH_SPEED_50GAUI_1_LAUI_1_50GBASE_CR_KR      BIT(8)
4456 #define MLXSW_REG_PTYS_EXT_ETH_SPEED_CAUI_4_100GBASE_CR4_KR4            BIT(9)
4457 #define MLXSW_REG_PTYS_EXT_ETH_SPEED_100GAUI_2_100GBASE_CR2_KR2         BIT(10)
4458 #define MLXSW_REG_PTYS_EXT_ETH_SPEED_200GAUI_4_200GBASE_CR4_KR4         BIT(12)
4459 #define MLXSW_REG_PTYS_EXT_ETH_SPEED_400GAUI_8                          BIT(15)
4460
4461 /* reg_ptys_ext_eth_proto_cap
4462  * Extended Ethernet port supported speeds and protocols.
4463  * Access: RO
4464  */
4465 MLXSW_ITEM32(reg, ptys, ext_eth_proto_cap, 0x08, 0, 32);
4466
4467 #define MLXSW_REG_PTYS_ETH_SPEED_SGMII                  BIT(0)
4468 #define MLXSW_REG_PTYS_ETH_SPEED_1000BASE_KX            BIT(1)
4469 #define MLXSW_REG_PTYS_ETH_SPEED_10GBASE_CX4            BIT(2)
4470 #define MLXSW_REG_PTYS_ETH_SPEED_10GBASE_KX4            BIT(3)
4471 #define MLXSW_REG_PTYS_ETH_SPEED_10GBASE_KR             BIT(4)
4472 #define MLXSW_REG_PTYS_ETH_SPEED_40GBASE_CR4            BIT(6)
4473 #define MLXSW_REG_PTYS_ETH_SPEED_40GBASE_KR4            BIT(7)
4474 #define MLXSW_REG_PTYS_ETH_SPEED_10GBASE_CR             BIT(12)
4475 #define MLXSW_REG_PTYS_ETH_SPEED_10GBASE_SR             BIT(13)
4476 #define MLXSW_REG_PTYS_ETH_SPEED_10GBASE_ER_LR          BIT(14)
4477 #define MLXSW_REG_PTYS_ETH_SPEED_40GBASE_SR4            BIT(15)
4478 #define MLXSW_REG_PTYS_ETH_SPEED_40GBASE_LR4_ER4        BIT(16)
4479 #define MLXSW_REG_PTYS_ETH_SPEED_50GBASE_SR2            BIT(18)
4480 #define MLXSW_REG_PTYS_ETH_SPEED_50GBASE_KR4            BIT(19)
4481 #define MLXSW_REG_PTYS_ETH_SPEED_100GBASE_CR4           BIT(20)
4482 #define MLXSW_REG_PTYS_ETH_SPEED_100GBASE_SR4           BIT(21)
4483 #define MLXSW_REG_PTYS_ETH_SPEED_100GBASE_KR4           BIT(22)
4484 #define MLXSW_REG_PTYS_ETH_SPEED_100GBASE_LR4_ER4       BIT(23)
4485 #define MLXSW_REG_PTYS_ETH_SPEED_100BASE_T              BIT(24)
4486 #define MLXSW_REG_PTYS_ETH_SPEED_1000BASE_T             BIT(25)
4487 #define MLXSW_REG_PTYS_ETH_SPEED_25GBASE_CR             BIT(27)
4488 #define MLXSW_REG_PTYS_ETH_SPEED_25GBASE_KR             BIT(28)
4489 #define MLXSW_REG_PTYS_ETH_SPEED_25GBASE_SR             BIT(29)
4490 #define MLXSW_REG_PTYS_ETH_SPEED_50GBASE_CR2            BIT(30)
4491 #define MLXSW_REG_PTYS_ETH_SPEED_50GBASE_KR2            BIT(31)
4492
4493 /* reg_ptys_eth_proto_cap
4494  * Ethernet port supported speeds and protocols.
4495  * Access: RO
4496  */
4497 MLXSW_ITEM32(reg, ptys, eth_proto_cap, 0x0C, 0, 32);
4498
4499 /* reg_ptys_ib_link_width_cap
4500  * IB port supported widths.
4501  * Access: RO
4502  */
4503 MLXSW_ITEM32(reg, ptys, ib_link_width_cap, 0x10, 16, 16);
4504
4505 #define MLXSW_REG_PTYS_IB_SPEED_SDR     BIT(0)
4506 #define MLXSW_REG_PTYS_IB_SPEED_DDR     BIT(1)
4507 #define MLXSW_REG_PTYS_IB_SPEED_QDR     BIT(2)
4508 #define MLXSW_REG_PTYS_IB_SPEED_FDR10   BIT(3)
4509 #define MLXSW_REG_PTYS_IB_SPEED_FDR     BIT(4)
4510 #define MLXSW_REG_PTYS_IB_SPEED_EDR     BIT(5)
4511
4512 /* reg_ptys_ib_proto_cap
4513  * IB port supported speeds and protocols.
4514  * Access: RO
4515  */
4516 MLXSW_ITEM32(reg, ptys, ib_proto_cap, 0x10, 0, 16);
4517
4518 /* reg_ptys_ext_eth_proto_admin
4519  * Extended speed and protocol to set port to.
4520  * Access: RW
4521  */
4522 MLXSW_ITEM32(reg, ptys, ext_eth_proto_admin, 0x14, 0, 32);
4523
4524 /* reg_ptys_eth_proto_admin
4525  * Speed and protocol to set port to.
4526  * Access: RW
4527  */
4528 MLXSW_ITEM32(reg, ptys, eth_proto_admin, 0x18, 0, 32);
4529
4530 /* reg_ptys_ib_link_width_admin
4531  * IB width to set port to.
4532  * Access: RW
4533  */
4534 MLXSW_ITEM32(reg, ptys, ib_link_width_admin, 0x1C, 16, 16);
4535
4536 /* reg_ptys_ib_proto_admin
4537  * IB speeds and protocols to set port to.
4538  * Access: RW
4539  */
4540 MLXSW_ITEM32(reg, ptys, ib_proto_admin, 0x1C, 0, 16);
4541
4542 /* reg_ptys_ext_eth_proto_oper
4543  * The extended current speed and protocol configured for the port.
4544  * Access: RO
4545  */
4546 MLXSW_ITEM32(reg, ptys, ext_eth_proto_oper, 0x20, 0, 32);
4547
4548 /* reg_ptys_eth_proto_oper
4549  * The current speed and protocol configured for the port.
4550  * Access: RO
4551  */
4552 MLXSW_ITEM32(reg, ptys, eth_proto_oper, 0x24, 0, 32);
4553
4554 /* reg_ptys_ib_link_width_oper
4555  * The current IB width to set port to.
4556  * Access: RO
4557  */
4558 MLXSW_ITEM32(reg, ptys, ib_link_width_oper, 0x28, 16, 16);
4559
4560 /* reg_ptys_ib_proto_oper
4561  * The current IB speed and protocol.
4562  * Access: RO
4563  */
4564 MLXSW_ITEM32(reg, ptys, ib_proto_oper, 0x28, 0, 16);
4565
4566 enum mlxsw_reg_ptys_connector_type {
4567         MLXSW_REG_PTYS_CONNECTOR_TYPE_UNKNOWN_OR_NO_CONNECTOR,
4568         MLXSW_REG_PTYS_CONNECTOR_TYPE_PORT_NONE,
4569         MLXSW_REG_PTYS_CONNECTOR_TYPE_PORT_TP,
4570         MLXSW_REG_PTYS_CONNECTOR_TYPE_PORT_AUI,
4571         MLXSW_REG_PTYS_CONNECTOR_TYPE_PORT_BNC,
4572         MLXSW_REG_PTYS_CONNECTOR_TYPE_PORT_MII,
4573         MLXSW_REG_PTYS_CONNECTOR_TYPE_PORT_FIBRE,
4574         MLXSW_REG_PTYS_CONNECTOR_TYPE_PORT_DA,
4575         MLXSW_REG_PTYS_CONNECTOR_TYPE_PORT_OTHER,
4576 };
4577
4578 /* reg_ptys_connector_type
4579  * Connector type indication.
4580  * Access: RO
4581  */
4582 MLXSW_ITEM32(reg, ptys, connector_type, 0x2C, 0, 4);
4583
4584 static inline void mlxsw_reg_ptys_eth_pack(char *payload, u16 local_port,
4585                                            u32 proto_admin, bool autoneg)
4586 {
4587         MLXSW_REG_ZERO(ptys, payload);
4588         mlxsw_reg_ptys_local_port_set(payload, local_port);
4589         mlxsw_reg_ptys_proto_mask_set(payload, MLXSW_REG_PTYS_PROTO_MASK_ETH);
4590         mlxsw_reg_ptys_eth_proto_admin_set(payload, proto_admin);
4591         mlxsw_reg_ptys_an_disable_admin_set(payload, !autoneg);
4592 }
4593
4594 static inline void mlxsw_reg_ptys_ext_eth_pack(char *payload, u16 local_port,
4595                                                u32 proto_admin, bool autoneg)
4596 {
4597         MLXSW_REG_ZERO(ptys, payload);
4598         mlxsw_reg_ptys_local_port_set(payload, local_port);
4599         mlxsw_reg_ptys_proto_mask_set(payload, MLXSW_REG_PTYS_PROTO_MASK_ETH);
4600         mlxsw_reg_ptys_ext_eth_proto_admin_set(payload, proto_admin);
4601         mlxsw_reg_ptys_an_disable_admin_set(payload, !autoneg);
4602 }
4603
4604 static inline void mlxsw_reg_ptys_eth_unpack(char *payload,
4605                                              u32 *p_eth_proto_cap,
4606                                              u32 *p_eth_proto_admin,
4607                                              u32 *p_eth_proto_oper)
4608 {
4609         if (p_eth_proto_cap)
4610                 *p_eth_proto_cap =
4611                         mlxsw_reg_ptys_eth_proto_cap_get(payload);
4612         if (p_eth_proto_admin)
4613                 *p_eth_proto_admin =
4614                         mlxsw_reg_ptys_eth_proto_admin_get(payload);
4615         if (p_eth_proto_oper)
4616                 *p_eth_proto_oper =
4617                         mlxsw_reg_ptys_eth_proto_oper_get(payload);
4618 }
4619
4620 static inline void mlxsw_reg_ptys_ext_eth_unpack(char *payload,
4621                                                  u32 *p_eth_proto_cap,
4622                                                  u32 *p_eth_proto_admin,
4623                                                  u32 *p_eth_proto_oper)
4624 {
4625         if (p_eth_proto_cap)
4626                 *p_eth_proto_cap =
4627                         mlxsw_reg_ptys_ext_eth_proto_cap_get(payload);
4628         if (p_eth_proto_admin)
4629                 *p_eth_proto_admin =
4630                         mlxsw_reg_ptys_ext_eth_proto_admin_get(payload);
4631         if (p_eth_proto_oper)
4632                 *p_eth_proto_oper =
4633                         mlxsw_reg_ptys_ext_eth_proto_oper_get(payload);
4634 }
4635
4636 static inline void mlxsw_reg_ptys_ib_pack(char *payload, u16 local_port,
4637                                           u16 proto_admin, u16 link_width)
4638 {
4639         MLXSW_REG_ZERO(ptys, payload);
4640         mlxsw_reg_ptys_local_port_set(payload, local_port);
4641         mlxsw_reg_ptys_proto_mask_set(payload, MLXSW_REG_PTYS_PROTO_MASK_IB);
4642         mlxsw_reg_ptys_ib_proto_admin_set(payload, proto_admin);
4643         mlxsw_reg_ptys_ib_link_width_admin_set(payload, link_width);
4644 }
4645
4646 static inline void mlxsw_reg_ptys_ib_unpack(char *payload, u16 *p_ib_proto_cap,
4647                                             u16 *p_ib_link_width_cap,
4648                                             u16 *p_ib_proto_oper,
4649                                             u16 *p_ib_link_width_oper)
4650 {
4651         if (p_ib_proto_cap)
4652                 *p_ib_proto_cap = mlxsw_reg_ptys_ib_proto_cap_get(payload);
4653         if (p_ib_link_width_cap)
4654                 *p_ib_link_width_cap =
4655                         mlxsw_reg_ptys_ib_link_width_cap_get(payload);
4656         if (p_ib_proto_oper)
4657                 *p_ib_proto_oper = mlxsw_reg_ptys_ib_proto_oper_get(payload);
4658         if (p_ib_link_width_oper)
4659                 *p_ib_link_width_oper =
4660                         mlxsw_reg_ptys_ib_link_width_oper_get(payload);
4661 }
4662
4663 /* PPAD - Port Physical Address Register
4664  * -------------------------------------
4665  * The PPAD register configures the per port physical MAC address.
4666  */
4667 #define MLXSW_REG_PPAD_ID 0x5005
4668 #define MLXSW_REG_PPAD_LEN 0x10
4669
4670 MLXSW_REG_DEFINE(ppad, MLXSW_REG_PPAD_ID, MLXSW_REG_PPAD_LEN);
4671
4672 /* reg_ppad_single_base_mac
4673  * 0: base_mac, local port should be 0 and mac[7:0] is
4674  * reserved. HW will set incremental
4675  * 1: single_mac - mac of the local_port
4676  * Access: RW
4677  */
4678 MLXSW_ITEM32(reg, ppad, single_base_mac, 0x00, 28, 1);
4679
4680 /* reg_ppad_local_port
4681  * port number, if single_base_mac = 0 then local_port is reserved
4682  * Access: RW
4683  */
4684 MLXSW_ITEM32_LP(reg, ppad, 0x00, 16, 0x00, 24);
4685
4686 /* reg_ppad_mac
4687  * If single_base_mac = 0 - base MAC address, mac[7:0] is reserved.
4688  * If single_base_mac = 1 - the per port MAC address
4689  * Access: RW
4690  */
4691 MLXSW_ITEM_BUF(reg, ppad, mac, 0x02, 6);
4692
4693 static inline void mlxsw_reg_ppad_pack(char *payload, bool single_base_mac,
4694                                        u16 local_port)
4695 {
4696         MLXSW_REG_ZERO(ppad, payload);
4697         mlxsw_reg_ppad_single_base_mac_set(payload, !!single_base_mac);
4698         mlxsw_reg_ppad_local_port_set(payload, local_port);
4699 }
4700
4701 /* PAOS - Ports Administrative and Operational Status Register
4702  * -----------------------------------------------------------
4703  * Configures and retrieves per port administrative and operational status.
4704  */
4705 #define MLXSW_REG_PAOS_ID 0x5006
4706 #define MLXSW_REG_PAOS_LEN 0x10
4707
4708 MLXSW_REG_DEFINE(paos, MLXSW_REG_PAOS_ID, MLXSW_REG_PAOS_LEN);
4709
4710 /* reg_paos_swid
4711  * Switch partition ID with which to associate the port.
4712  * Note: while external ports uses unique local port numbers (and thus swid is
4713  * redundant), router ports use the same local port number where swid is the
4714  * only indication for the relevant port.
4715  * Access: Index
4716  */
4717 MLXSW_ITEM32(reg, paos, swid, 0x00, 24, 8);
4718
4719 /* reg_paos_local_port
4720  * Local port number.
4721  * Access: Index
4722  */
4723 MLXSW_ITEM32_LP(reg, paos, 0x00, 16, 0x00, 12);
4724
4725 /* reg_paos_admin_status
4726  * Port administrative state (the desired state of the port):
4727  * 1 - Up.
4728  * 2 - Down.
4729  * 3 - Up once. This means that in case of link failure, the port won't go
4730  *     into polling mode, but will wait to be re-enabled by software.
4731  * 4 - Disabled by system. Can only be set by hardware.
4732  * Access: RW
4733  */
4734 MLXSW_ITEM32(reg, paos, admin_status, 0x00, 8, 4);
4735
4736 /* reg_paos_oper_status
4737  * Port operational state (the current state):
4738  * 1 - Up.
4739  * 2 - Down.
4740  * 3 - Down by port failure. This means that the device will not let the
4741  *     port up again until explicitly specified by software.
4742  * Access: RO
4743  */
4744 MLXSW_ITEM32(reg, paos, oper_status, 0x00, 0, 4);
4745
4746 /* reg_paos_ase
4747  * Admin state update enabled.
4748  * Access: WO
4749  */
4750 MLXSW_ITEM32(reg, paos, ase, 0x04, 31, 1);
4751
4752 /* reg_paos_ee
4753  * Event update enable. If this bit is set, event generation will be
4754  * updated based on the e field.
4755  * Access: WO
4756  */
4757 MLXSW_ITEM32(reg, paos, ee, 0x04, 30, 1);
4758
4759 /* reg_paos_e
4760  * Event generation on operational state change:
4761  * 0 - Do not generate event.
4762  * 1 - Generate Event.
4763  * 2 - Generate Single Event.
4764  * Access: RW
4765  */
4766 MLXSW_ITEM32(reg, paos, e, 0x04, 0, 2);
4767
4768 static inline void mlxsw_reg_paos_pack(char *payload, u16 local_port,
4769                                        enum mlxsw_port_admin_status status)
4770 {
4771         MLXSW_REG_ZERO(paos, payload);
4772         mlxsw_reg_paos_swid_set(payload, 0);
4773         mlxsw_reg_paos_local_port_set(payload, local_port);
4774         mlxsw_reg_paos_admin_status_set(payload, status);
4775         mlxsw_reg_paos_oper_status_set(payload, 0);
4776         mlxsw_reg_paos_ase_set(payload, 1);
4777         mlxsw_reg_paos_ee_set(payload, 1);
4778         mlxsw_reg_paos_e_set(payload, 1);
4779 }
4780
4781 /* PFCC - Ports Flow Control Configuration Register
4782  * ------------------------------------------------
4783  * Configures and retrieves the per port flow control configuration.
4784  */
4785 #define MLXSW_REG_PFCC_ID 0x5007
4786 #define MLXSW_REG_PFCC_LEN 0x20
4787
4788 MLXSW_REG_DEFINE(pfcc, MLXSW_REG_PFCC_ID, MLXSW_REG_PFCC_LEN);
4789
4790 /* reg_pfcc_local_port
4791  * Local port number.
4792  * Access: Index
4793  */
4794 MLXSW_ITEM32_LP(reg, pfcc, 0x00, 16, 0x00, 12);
4795
4796 /* reg_pfcc_pnat
4797  * Port number access type. Determines the way local_port is interpreted:
4798  * 0 - Local port number.
4799  * 1 - IB / label port number.
4800  * Access: Index
4801  */
4802 MLXSW_ITEM32(reg, pfcc, pnat, 0x00, 14, 2);
4803
4804 /* reg_pfcc_shl_cap
4805  * Send to higher layers capabilities:
4806  * 0 - No capability of sending Pause and PFC frames to higher layers.
4807  * 1 - Device has capability of sending Pause and PFC frames to higher
4808  *     layers.
4809  * Access: RO
4810  */
4811 MLXSW_ITEM32(reg, pfcc, shl_cap, 0x00, 1, 1);
4812
4813 /* reg_pfcc_shl_opr
4814  * Send to higher layers operation:
4815  * 0 - Pause and PFC frames are handled by the port (default).
4816  * 1 - Pause and PFC frames are handled by the port and also sent to
4817  *     higher layers. Only valid if shl_cap = 1.
4818  * Access: RW
4819  */
4820 MLXSW_ITEM32(reg, pfcc, shl_opr, 0x00, 0, 1);
4821
4822 /* reg_pfcc_ppan
4823  * Pause policy auto negotiation.
4824  * 0 - Disabled. Generate / ignore Pause frames based on pptx / pprtx.
4825  * 1 - Enabled. When auto-negotiation is performed, set the Pause policy
4826  *     based on the auto-negotiation resolution.
4827  * Access: RW
4828  *
4829  * Note: The auto-negotiation advertisement is set according to pptx and
4830  * pprtx. When PFC is set on Tx / Rx, ppan must be set to 0.
4831  */
4832 MLXSW_ITEM32(reg, pfcc, ppan, 0x04, 28, 4);
4833
4834 /* reg_pfcc_prio_mask_tx
4835  * Bit per priority indicating if Tx flow control policy should be
4836  * updated based on bit pfctx.
4837  * Access: WO
4838  */
4839 MLXSW_ITEM32(reg, pfcc, prio_mask_tx, 0x04, 16, 8);
4840
4841 /* reg_pfcc_prio_mask_rx
4842  * Bit per priority indicating if Rx flow control policy should be
4843  * updated based on bit pfcrx.
4844  * Access: WO
4845  */
4846 MLXSW_ITEM32(reg, pfcc, prio_mask_rx, 0x04, 0, 8);
4847
4848 /* reg_pfcc_pptx
4849  * Admin Pause policy on Tx.
4850  * 0 - Never generate Pause frames (default).
4851  * 1 - Generate Pause frames according to Rx buffer threshold.
4852  * Access: RW
4853  */
4854 MLXSW_ITEM32(reg, pfcc, pptx, 0x08, 31, 1);
4855
4856 /* reg_pfcc_aptx
4857  * Active (operational) Pause policy on Tx.
4858  * 0 - Never generate Pause frames.
4859  * 1 - Generate Pause frames according to Rx buffer threshold.
4860  * Access: RO
4861  */
4862 MLXSW_ITEM32(reg, pfcc, aptx, 0x08, 30, 1);
4863
4864 /* reg_pfcc_pfctx
4865  * Priority based flow control policy on Tx[7:0]. Per-priority bit mask:
4866  * 0 - Never generate priority Pause frames on the specified priority
4867  *     (default).
4868  * 1 - Generate priority Pause frames according to Rx buffer threshold on
4869  *     the specified priority.
4870  * Access: RW
4871  *
4872  * Note: pfctx and pptx must be mutually exclusive.
4873  */
4874 MLXSW_ITEM32(reg, pfcc, pfctx, 0x08, 16, 8);
4875
4876 /* reg_pfcc_pprx
4877  * Admin Pause policy on Rx.
4878  * 0 - Ignore received Pause frames (default).
4879  * 1 - Respect received Pause frames.
4880  * Access: RW
4881  */
4882 MLXSW_ITEM32(reg, pfcc, pprx, 0x0C, 31, 1);
4883
4884 /* reg_pfcc_aprx
4885  * Active (operational) Pause policy on Rx.
4886  * 0 - Ignore received Pause frames.
4887  * 1 - Respect received Pause frames.
4888  * Access: RO
4889  */
4890 MLXSW_ITEM32(reg, pfcc, aprx, 0x0C, 30, 1);
4891
4892 /* reg_pfcc_pfcrx
4893  * Priority based flow control policy on Rx[7:0]. Per-priority bit mask:
4894  * 0 - Ignore incoming priority Pause frames on the specified priority
4895  *     (default).
4896  * 1 - Respect incoming priority Pause frames on the specified priority.
4897  * Access: RW
4898  */
4899 MLXSW_ITEM32(reg, pfcc, pfcrx, 0x0C, 16, 8);
4900
4901 #define MLXSW_REG_PFCC_ALL_PRIO 0xFF
4902
4903 static inline void mlxsw_reg_pfcc_prio_pack(char *payload, u8 pfc_en)
4904 {
4905         mlxsw_reg_pfcc_prio_mask_tx_set(payload, MLXSW_REG_PFCC_ALL_PRIO);
4906         mlxsw_reg_pfcc_prio_mask_rx_set(payload, MLXSW_REG_PFCC_ALL_PRIO);
4907         mlxsw_reg_pfcc_pfctx_set(payload, pfc_en);
4908         mlxsw_reg_pfcc_pfcrx_set(payload, pfc_en);
4909 }
4910
4911 static inline void mlxsw_reg_pfcc_pack(char *payload, u16 local_port)
4912 {
4913         MLXSW_REG_ZERO(pfcc, payload);
4914         mlxsw_reg_pfcc_local_port_set(payload, local_port);
4915 }
4916
4917 /* PPCNT - Ports Performance Counters Register
4918  * -------------------------------------------
4919  * The PPCNT register retrieves per port performance counters.
4920  */
4921 #define MLXSW_REG_PPCNT_ID 0x5008
4922 #define MLXSW_REG_PPCNT_LEN 0x100
4923 #define MLXSW_REG_PPCNT_COUNTERS_OFFSET 0x08
4924
4925 MLXSW_REG_DEFINE(ppcnt, MLXSW_REG_PPCNT_ID, MLXSW_REG_PPCNT_LEN);
4926
4927 /* reg_ppcnt_swid
4928  * For HCA: must be always 0.
4929  * Switch partition ID to associate port with.
4930  * Switch partitions are numbered from 0 to 7 inclusively.
4931  * Switch partition 254 indicates stacking ports.
4932  * Switch partition 255 indicates all switch partitions.
4933  * Only valid on Set() operation with local_port=255.
4934  * Access: Index
4935  */
4936 MLXSW_ITEM32(reg, ppcnt, swid, 0x00, 24, 8);
4937
4938 /* reg_ppcnt_local_port
4939  * Local port number.
4940  * Access: Index
4941  */
4942 MLXSW_ITEM32_LP(reg, ppcnt, 0x00, 16, 0x00, 12);
4943
4944 /* reg_ppcnt_pnat
4945  * Port number access type:
4946  * 0 - Local port number
4947  * 1 - IB port number
4948  * Access: Index
4949  */
4950 MLXSW_ITEM32(reg, ppcnt, pnat, 0x00, 14, 2);
4951
4952 enum mlxsw_reg_ppcnt_grp {
4953         MLXSW_REG_PPCNT_IEEE_8023_CNT = 0x0,
4954         MLXSW_REG_PPCNT_RFC_2863_CNT = 0x1,
4955         MLXSW_REG_PPCNT_RFC_2819_CNT = 0x2,
4956         MLXSW_REG_PPCNT_RFC_3635_CNT = 0x3,
4957         MLXSW_REG_PPCNT_EXT_CNT = 0x5,
4958         MLXSW_REG_PPCNT_DISCARD_CNT = 0x6,
4959         MLXSW_REG_PPCNT_PRIO_CNT = 0x10,
4960         MLXSW_REG_PPCNT_TC_CNT = 0x11,
4961         MLXSW_REG_PPCNT_TC_CONG_CNT = 0x13,
4962 };
4963
4964 /* reg_ppcnt_grp
4965  * Performance counter group.
4966  * Group 63 indicates all groups. Only valid on Set() operation with
4967  * clr bit set.
4968  * 0x0: IEEE 802.3 Counters
4969  * 0x1: RFC 2863 Counters
4970  * 0x2: RFC 2819 Counters
4971  * 0x3: RFC 3635 Counters
4972  * 0x5: Ethernet Extended Counters
4973  * 0x6: Ethernet Discard Counters
4974  * 0x8: Link Level Retransmission Counters
4975  * 0x10: Per Priority Counters
4976  * 0x11: Per Traffic Class Counters
4977  * 0x12: Physical Layer Counters
4978  * 0x13: Per Traffic Class Congestion Counters
4979  * Access: Index
4980  */
4981 MLXSW_ITEM32(reg, ppcnt, grp, 0x00, 0, 6);
4982
4983 /* reg_ppcnt_clr
4984  * Clear counters. Setting the clr bit will reset the counter value
4985  * for all counters in the counter group. This bit can be set
4986  * for both Set() and Get() operation.
4987  * Access: OP
4988  */
4989 MLXSW_ITEM32(reg, ppcnt, clr, 0x04, 31, 1);
4990
4991 /* reg_ppcnt_lp_gl
4992  * Local port global variable.
4993  * 0: local_port 255 = all ports of the device.
4994  * 1: local_port indicates local port number for all ports.
4995  * Access: OP
4996  */
4997 MLXSW_ITEM32(reg, ppcnt, lp_gl, 0x04, 30, 1);
4998
4999 /* reg_ppcnt_prio_tc
5000  * Priority for counter set that support per priority, valid values: 0-7.
5001  * Traffic class for counter set that support per traffic class,
5002  * valid values: 0- cap_max_tclass-1 .
5003  * For HCA: cap_max_tclass is always 8.
5004  * Otherwise must be 0.
5005  * Access: Index
5006  */
5007 MLXSW_ITEM32(reg, ppcnt, prio_tc, 0x04, 0, 5);
5008
5009 /* Ethernet IEEE 802.3 Counter Group */
5010
5011 /* reg_ppcnt_a_frames_transmitted_ok
5012  * Access: RO
5013  */
5014 MLXSW_ITEM64(reg, ppcnt, a_frames_transmitted_ok,
5015              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x00, 0, 64);
5016
5017 /* reg_ppcnt_a_frames_received_ok
5018  * Access: RO
5019  */
5020 MLXSW_ITEM64(reg, ppcnt, a_frames_received_ok,
5021              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x08, 0, 64);
5022
5023 /* reg_ppcnt_a_frame_check_sequence_errors
5024  * Access: RO
5025  */
5026 MLXSW_ITEM64(reg, ppcnt, a_frame_check_sequence_errors,
5027              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x10, 0, 64);
5028
5029 /* reg_ppcnt_a_alignment_errors
5030  * Access: RO
5031  */
5032 MLXSW_ITEM64(reg, ppcnt, a_alignment_errors,
5033              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x18, 0, 64);
5034
5035 /* reg_ppcnt_a_octets_transmitted_ok
5036  * Access: RO
5037  */
5038 MLXSW_ITEM64(reg, ppcnt, a_octets_transmitted_ok,
5039              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x20, 0, 64);
5040
5041 /* reg_ppcnt_a_octets_received_ok
5042  * Access: RO
5043  */
5044 MLXSW_ITEM64(reg, ppcnt, a_octets_received_ok,
5045              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x28, 0, 64);
5046
5047 /* reg_ppcnt_a_multicast_frames_xmitted_ok
5048  * Access: RO
5049  */
5050 MLXSW_ITEM64(reg, ppcnt, a_multicast_frames_xmitted_ok,
5051              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x30, 0, 64);
5052
5053 /* reg_ppcnt_a_broadcast_frames_xmitted_ok
5054  * Access: RO
5055  */
5056 MLXSW_ITEM64(reg, ppcnt, a_broadcast_frames_xmitted_ok,
5057              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x38, 0, 64);
5058
5059 /* reg_ppcnt_a_multicast_frames_received_ok
5060  * Access: RO
5061  */
5062 MLXSW_ITEM64(reg, ppcnt, a_multicast_frames_received_ok,
5063              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x40, 0, 64);
5064
5065 /* reg_ppcnt_a_broadcast_frames_received_ok
5066  * Access: RO
5067  */
5068 MLXSW_ITEM64(reg, ppcnt, a_broadcast_frames_received_ok,
5069              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x48, 0, 64);
5070
5071 /* reg_ppcnt_a_in_range_length_errors
5072  * Access: RO
5073  */
5074 MLXSW_ITEM64(reg, ppcnt, a_in_range_length_errors,
5075              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x50, 0, 64);
5076
5077 /* reg_ppcnt_a_out_of_range_length_field
5078  * Access: RO
5079  */
5080 MLXSW_ITEM64(reg, ppcnt, a_out_of_range_length_field,
5081              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x58, 0, 64);
5082
5083 /* reg_ppcnt_a_frame_too_long_errors
5084  * Access: RO
5085  */
5086 MLXSW_ITEM64(reg, ppcnt, a_frame_too_long_errors,
5087              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x60, 0, 64);
5088
5089 /* reg_ppcnt_a_symbol_error_during_carrier
5090  * Access: RO
5091  */
5092 MLXSW_ITEM64(reg, ppcnt, a_symbol_error_during_carrier,
5093              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x68, 0, 64);
5094
5095 /* reg_ppcnt_a_mac_control_frames_transmitted
5096  * Access: RO
5097  */
5098 MLXSW_ITEM64(reg, ppcnt, a_mac_control_frames_transmitted,
5099              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x70, 0, 64);
5100
5101 /* reg_ppcnt_a_mac_control_frames_received
5102  * Access: RO
5103  */
5104 MLXSW_ITEM64(reg, ppcnt, a_mac_control_frames_received,
5105              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x78, 0, 64);
5106
5107 /* reg_ppcnt_a_unsupported_opcodes_received
5108  * Access: RO
5109  */
5110 MLXSW_ITEM64(reg, ppcnt, a_unsupported_opcodes_received,
5111              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x80, 0, 64);
5112
5113 /* reg_ppcnt_a_pause_mac_ctrl_frames_received
5114  * Access: RO
5115  */
5116 MLXSW_ITEM64(reg, ppcnt, a_pause_mac_ctrl_frames_received,
5117              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x88, 0, 64);
5118
5119 /* reg_ppcnt_a_pause_mac_ctrl_frames_transmitted
5120  * Access: RO
5121  */
5122 MLXSW_ITEM64(reg, ppcnt, a_pause_mac_ctrl_frames_transmitted,
5123              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x90, 0, 64);
5124
5125 /* Ethernet RFC 2863 Counter Group */
5126
5127 /* reg_ppcnt_if_in_discards
5128  * Access: RO
5129  */
5130 MLXSW_ITEM64(reg, ppcnt, if_in_discards,
5131              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x10, 0, 64);
5132
5133 /* reg_ppcnt_if_out_discards
5134  * Access: RO
5135  */
5136 MLXSW_ITEM64(reg, ppcnt, if_out_discards,
5137              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x38, 0, 64);
5138
5139 /* reg_ppcnt_if_out_errors
5140  * Access: RO
5141  */
5142 MLXSW_ITEM64(reg, ppcnt, if_out_errors,
5143              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x40, 0, 64);
5144
5145 /* Ethernet RFC 2819 Counter Group */
5146
5147 /* reg_ppcnt_ether_stats_undersize_pkts
5148  * Access: RO
5149  */
5150 MLXSW_ITEM64(reg, ppcnt, ether_stats_undersize_pkts,
5151              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x30, 0, 64);
5152
5153 /* reg_ppcnt_ether_stats_oversize_pkts
5154  * Access: RO
5155  */
5156 MLXSW_ITEM64(reg, ppcnt, ether_stats_oversize_pkts,
5157              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x38, 0, 64);
5158
5159 /* reg_ppcnt_ether_stats_fragments
5160  * Access: RO
5161  */
5162 MLXSW_ITEM64(reg, ppcnt, ether_stats_fragments,
5163              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x40, 0, 64);
5164
5165 /* reg_ppcnt_ether_stats_pkts64octets
5166  * Access: RO
5167  */
5168 MLXSW_ITEM64(reg, ppcnt, ether_stats_pkts64octets,
5169              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x58, 0, 64);
5170
5171 /* reg_ppcnt_ether_stats_pkts65to127octets
5172  * Access: RO
5173  */
5174 MLXSW_ITEM64(reg, ppcnt, ether_stats_pkts65to127octets,
5175              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x60, 0, 64);
5176
5177 /* reg_ppcnt_ether_stats_pkts128to255octets
5178  * Access: RO
5179  */
5180 MLXSW_ITEM64(reg, ppcnt, ether_stats_pkts128to255octets,
5181              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x68, 0, 64);
5182
5183 /* reg_ppcnt_ether_stats_pkts256to511octets
5184  * Access: RO
5185  */
5186 MLXSW_ITEM64(reg, ppcnt, ether_stats_pkts256to511octets,
5187              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x70, 0, 64);
5188
5189 /* reg_ppcnt_ether_stats_pkts512to1023octets
5190  * Access: RO
5191  */
5192 MLXSW_ITEM64(reg, ppcnt, ether_stats_pkts512to1023octets,
5193              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x78, 0, 64);
5194
5195 /* reg_ppcnt_ether_stats_pkts1024to1518octets
5196  * Access: RO
5197  */
5198 MLXSW_ITEM64(reg, ppcnt, ether_stats_pkts1024to1518octets,
5199              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x80, 0, 64);
5200
5201 /* reg_ppcnt_ether_stats_pkts1519to2047octets
5202  * Access: RO
5203  */
5204 MLXSW_ITEM64(reg, ppcnt, ether_stats_pkts1519to2047octets,
5205              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x88, 0, 64);
5206
5207 /* reg_ppcnt_ether_stats_pkts2048to4095octets
5208  * Access: RO
5209  */
5210 MLXSW_ITEM64(reg, ppcnt, ether_stats_pkts2048to4095octets,
5211              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x90, 0, 64);
5212
5213 /* reg_ppcnt_ether_stats_pkts4096to8191octets
5214  * Access: RO
5215  */
5216 MLXSW_ITEM64(reg, ppcnt, ether_stats_pkts4096to8191octets,
5217              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x98, 0, 64);
5218
5219 /* reg_ppcnt_ether_stats_pkts8192to10239octets
5220  * Access: RO
5221  */
5222 MLXSW_ITEM64(reg, ppcnt, ether_stats_pkts8192to10239octets,
5223              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0xA0, 0, 64);
5224
5225 /* Ethernet RFC 3635 Counter Group */
5226
5227 /* reg_ppcnt_dot3stats_fcs_errors
5228  * Access: RO
5229  */
5230 MLXSW_ITEM64(reg, ppcnt, dot3stats_fcs_errors,
5231              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x08, 0, 64);
5232
5233 /* reg_ppcnt_dot3stats_symbol_errors
5234  * Access: RO
5235  */
5236 MLXSW_ITEM64(reg, ppcnt, dot3stats_symbol_errors,
5237              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x60, 0, 64);
5238
5239 /* reg_ppcnt_dot3control_in_unknown_opcodes
5240  * Access: RO
5241  */
5242 MLXSW_ITEM64(reg, ppcnt, dot3control_in_unknown_opcodes,
5243              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x68, 0, 64);
5244
5245 /* reg_ppcnt_dot3in_pause_frames
5246  * Access: RO
5247  */
5248 MLXSW_ITEM64(reg, ppcnt, dot3in_pause_frames,
5249              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x70, 0, 64);
5250
5251 /* Ethernet Extended Counter Group Counters */
5252
5253 /* reg_ppcnt_ecn_marked
5254  * Access: RO
5255  */
5256 MLXSW_ITEM64(reg, ppcnt, ecn_marked,
5257              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x08, 0, 64);
5258
5259 /* Ethernet Discard Counter Group Counters */
5260
5261 /* reg_ppcnt_ingress_general
5262  * Access: RO
5263  */
5264 MLXSW_ITEM64(reg, ppcnt, ingress_general,
5265              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x00, 0, 64);
5266
5267 /* reg_ppcnt_ingress_policy_engine
5268  * Access: RO
5269  */
5270 MLXSW_ITEM64(reg, ppcnt, ingress_policy_engine,
5271              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x08, 0, 64);
5272
5273 /* reg_ppcnt_ingress_vlan_membership
5274  * Access: RO
5275  */
5276 MLXSW_ITEM64(reg, ppcnt, ingress_vlan_membership,
5277              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x10, 0, 64);
5278
5279 /* reg_ppcnt_ingress_tag_frame_type
5280  * Access: RO
5281  */
5282 MLXSW_ITEM64(reg, ppcnt, ingress_tag_frame_type,
5283              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x18, 0, 64);
5284
5285 /* reg_ppcnt_egress_vlan_membership
5286  * Access: RO
5287  */
5288 MLXSW_ITEM64(reg, ppcnt, egress_vlan_membership,
5289              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x20, 0, 64);
5290
5291 /* reg_ppcnt_loopback_filter
5292  * Access: RO
5293  */
5294 MLXSW_ITEM64(reg, ppcnt, loopback_filter,
5295              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x28, 0, 64);
5296
5297 /* reg_ppcnt_egress_general
5298  * Access: RO
5299  */
5300 MLXSW_ITEM64(reg, ppcnt, egress_general,
5301              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x30, 0, 64);
5302
5303 /* reg_ppcnt_egress_hoq
5304  * Access: RO
5305  */
5306 MLXSW_ITEM64(reg, ppcnt, egress_hoq,
5307              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x40, 0, 64);
5308
5309 /* reg_ppcnt_egress_policy_engine
5310  * Access: RO
5311  */
5312 MLXSW_ITEM64(reg, ppcnt, egress_policy_engine,
5313              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x50, 0, 64);
5314
5315 /* reg_ppcnt_ingress_tx_link_down
5316  * Access: RO
5317  */
5318 MLXSW_ITEM64(reg, ppcnt, ingress_tx_link_down,
5319              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x58, 0, 64);
5320
5321 /* reg_ppcnt_egress_stp_filter
5322  * Access: RO
5323  */
5324 MLXSW_ITEM64(reg, ppcnt, egress_stp_filter,
5325              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x60, 0, 64);
5326
5327 /* reg_ppcnt_egress_sll
5328  * Access: RO
5329  */
5330 MLXSW_ITEM64(reg, ppcnt, egress_sll,
5331              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x70, 0, 64);
5332
5333 /* Ethernet Per Priority Group Counters */
5334
5335 /* reg_ppcnt_rx_octets
5336  * Access: RO
5337  */
5338 MLXSW_ITEM64(reg, ppcnt, rx_octets,
5339              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x00, 0, 64);
5340
5341 /* reg_ppcnt_rx_frames
5342  * Access: RO
5343  */
5344 MLXSW_ITEM64(reg, ppcnt, rx_frames,
5345              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x20, 0, 64);
5346
5347 /* reg_ppcnt_tx_octets
5348  * Access: RO
5349  */
5350 MLXSW_ITEM64(reg, ppcnt, tx_octets,
5351              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x28, 0, 64);
5352
5353 /* reg_ppcnt_tx_frames
5354  * Access: RO
5355  */
5356 MLXSW_ITEM64(reg, ppcnt, tx_frames,
5357              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x48, 0, 64);
5358
5359 /* reg_ppcnt_rx_pause
5360  * Access: RO
5361  */
5362 MLXSW_ITEM64(reg, ppcnt, rx_pause,
5363              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x50, 0, 64);
5364
5365 /* reg_ppcnt_rx_pause_duration
5366  * Access: RO
5367  */
5368 MLXSW_ITEM64(reg, ppcnt, rx_pause_duration,
5369              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x58, 0, 64);
5370
5371 /* reg_ppcnt_tx_pause
5372  * Access: RO
5373  */
5374 MLXSW_ITEM64(reg, ppcnt, tx_pause,
5375              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x60, 0, 64);
5376
5377 /* reg_ppcnt_tx_pause_duration
5378  * Access: RO
5379  */
5380 MLXSW_ITEM64(reg, ppcnt, tx_pause_duration,
5381              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x68, 0, 64);
5382
5383 /* reg_ppcnt_rx_pause_transition
5384  * Access: RO
5385  */
5386 MLXSW_ITEM64(reg, ppcnt, tx_pause_transition,
5387              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x70, 0, 64);
5388
5389 /* Ethernet Per Traffic Class Counters */
5390
5391 /* reg_ppcnt_tc_transmit_queue
5392  * Contains the transmit queue depth in cells of traffic class
5393  * selected by prio_tc and the port selected by local_port.
5394  * The field cannot be cleared.
5395  * Access: RO
5396  */
5397 MLXSW_ITEM64(reg, ppcnt, tc_transmit_queue,
5398              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x00, 0, 64);
5399
5400 /* reg_ppcnt_tc_no_buffer_discard_uc
5401  * The number of unicast packets dropped due to lack of shared
5402  * buffer resources.
5403  * Access: RO
5404  */
5405 MLXSW_ITEM64(reg, ppcnt, tc_no_buffer_discard_uc,
5406              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x08, 0, 64);
5407
5408 /* Ethernet Per Traffic Class Congestion Group Counters */
5409
5410 /* reg_ppcnt_wred_discard
5411  * Access: RO
5412  */
5413 MLXSW_ITEM64(reg, ppcnt, wred_discard,
5414              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x00, 0, 64);
5415
5416 /* reg_ppcnt_ecn_marked_tc
5417  * Access: RO
5418  */
5419 MLXSW_ITEM64(reg, ppcnt, ecn_marked_tc,
5420              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x08, 0, 64);
5421
5422 static inline void mlxsw_reg_ppcnt_pack(char *payload, u16 local_port,
5423                                         enum mlxsw_reg_ppcnt_grp grp,
5424                                         u8 prio_tc)
5425 {
5426         MLXSW_REG_ZERO(ppcnt, payload);
5427         mlxsw_reg_ppcnt_swid_set(payload, 0);
5428         mlxsw_reg_ppcnt_local_port_set(payload, local_port);
5429         mlxsw_reg_ppcnt_pnat_set(payload, 0);
5430         mlxsw_reg_ppcnt_grp_set(payload, grp);
5431         mlxsw_reg_ppcnt_clr_set(payload, 0);
5432         mlxsw_reg_ppcnt_lp_gl_set(payload, 1);
5433         mlxsw_reg_ppcnt_prio_tc_set(payload, prio_tc);
5434 }
5435
5436 /* PLIB - Port Local to InfiniBand Port
5437  * ------------------------------------
5438  * The PLIB register performs mapping from Local Port into InfiniBand Port.
5439  */
5440 #define MLXSW_REG_PLIB_ID 0x500A
5441 #define MLXSW_REG_PLIB_LEN 0x10
5442
5443 MLXSW_REG_DEFINE(plib, MLXSW_REG_PLIB_ID, MLXSW_REG_PLIB_LEN);
5444
5445 /* reg_plib_local_port
5446  * Local port number.
5447  * Access: Index
5448  */
5449 MLXSW_ITEM32_LP(reg, plib, 0x00, 16, 0x00, 12);
5450
5451 /* reg_plib_ib_port
5452  * InfiniBand port remapping for local_port.
5453  * Access: RW
5454  */
5455 MLXSW_ITEM32(reg, plib, ib_port, 0x00, 0, 8);
5456
5457 /* PPTB - Port Prio To Buffer Register
5458  * -----------------------------------
5459  * Configures the switch priority to buffer table.
5460  */
5461 #define MLXSW_REG_PPTB_ID 0x500B
5462 #define MLXSW_REG_PPTB_LEN 0x10
5463
5464 MLXSW_REG_DEFINE(pptb, MLXSW_REG_PPTB_ID, MLXSW_REG_PPTB_LEN);
5465
5466 enum {
5467         MLXSW_REG_PPTB_MM_UM,
5468         MLXSW_REG_PPTB_MM_UNICAST,
5469         MLXSW_REG_PPTB_MM_MULTICAST,
5470 };
5471
5472 /* reg_pptb_mm
5473  * Mapping mode.
5474  * 0 - Map both unicast and multicast packets to the same buffer.
5475  * 1 - Map only unicast packets.
5476  * 2 - Map only multicast packets.
5477  * Access: Index
5478  *
5479  * Note: SwitchX-2 only supports the first option.
5480  */
5481 MLXSW_ITEM32(reg, pptb, mm, 0x00, 28, 2);
5482
5483 /* reg_pptb_local_port
5484  * Local port number.
5485  * Access: Index
5486  */
5487 MLXSW_ITEM32_LP(reg, pptb, 0x00, 16, 0x00, 12);
5488
5489 /* reg_pptb_um
5490  * Enables the update of the untagged_buf field.
5491  * Access: RW
5492  */
5493 MLXSW_ITEM32(reg, pptb, um, 0x00, 8, 1);
5494
5495 /* reg_pptb_pm
5496  * Enables the update of the prio_to_buff field.
5497  * Bit <i> is a flag for updating the mapping for switch priority <i>.
5498  * Access: RW
5499  */
5500 MLXSW_ITEM32(reg, pptb, pm, 0x00, 0, 8);
5501
5502 /* reg_pptb_prio_to_buff
5503  * Mapping of switch priority <i> to one of the allocated receive port
5504  * buffers.
5505  * Access: RW
5506  */
5507 MLXSW_ITEM_BIT_ARRAY(reg, pptb, prio_to_buff, 0x04, 0x04, 4);
5508
5509 /* reg_pptb_pm_msb
5510  * Enables the update of the prio_to_buff field.
5511  * Bit <i> is a flag for updating the mapping for switch priority <i+8>.
5512  * Access: RW
5513  */
5514 MLXSW_ITEM32(reg, pptb, pm_msb, 0x08, 24, 8);
5515
5516 /* reg_pptb_untagged_buff
5517  * Mapping of untagged frames to one of the allocated receive port buffers.
5518  * Access: RW
5519  *
5520  * Note: In SwitchX-2 this field must be mapped to buffer 8. Reserved for
5521  * Spectrum, as it maps untagged packets based on the default switch priority.
5522  */
5523 MLXSW_ITEM32(reg, pptb, untagged_buff, 0x08, 0, 4);
5524
5525 /* reg_pptb_prio_to_buff_msb
5526  * Mapping of switch priority <i+8> to one of the allocated receive port
5527  * buffers.
5528  * Access: RW
5529  */
5530 MLXSW_ITEM_BIT_ARRAY(reg, pptb, prio_to_buff_msb, 0x0C, 0x04, 4);
5531
5532 #define MLXSW_REG_PPTB_ALL_PRIO 0xFF
5533
5534 static inline void mlxsw_reg_pptb_pack(char *payload, u16 local_port)
5535 {
5536         MLXSW_REG_ZERO(pptb, payload);
5537         mlxsw_reg_pptb_mm_set(payload, MLXSW_REG_PPTB_MM_UM);
5538         mlxsw_reg_pptb_local_port_set(payload, local_port);
5539         mlxsw_reg_pptb_pm_set(payload, MLXSW_REG_PPTB_ALL_PRIO);
5540         mlxsw_reg_pptb_pm_msb_set(payload, MLXSW_REG_PPTB_ALL_PRIO);
5541 }
5542
5543 static inline void mlxsw_reg_pptb_prio_to_buff_pack(char *payload, u8 prio,
5544                                                     u8 buff)
5545 {
5546         mlxsw_reg_pptb_prio_to_buff_set(payload, prio, buff);
5547         mlxsw_reg_pptb_prio_to_buff_msb_set(payload, prio, buff);
5548 }
5549
5550 /* PBMC - Port Buffer Management Control Register
5551  * ----------------------------------------------
5552  * The PBMC register configures and retrieves the port packet buffer
5553  * allocation for different Prios, and the Pause threshold management.
5554  */
5555 #define MLXSW_REG_PBMC_ID 0x500C
5556 #define MLXSW_REG_PBMC_LEN 0x6C
5557
5558 MLXSW_REG_DEFINE(pbmc, MLXSW_REG_PBMC_ID, MLXSW_REG_PBMC_LEN);
5559
5560 /* reg_pbmc_local_port
5561  * Local port number.
5562  * Access: Index
5563  */
5564 MLXSW_ITEM32_LP(reg, pbmc, 0x00, 16, 0x00, 12);
5565
5566 /* reg_pbmc_xoff_timer_value
5567  * When device generates a pause frame, it uses this value as the pause
5568  * timer (time for the peer port to pause in quota-512 bit time).
5569  * Access: RW
5570  */
5571 MLXSW_ITEM32(reg, pbmc, xoff_timer_value, 0x04, 16, 16);
5572
5573 /* reg_pbmc_xoff_refresh
5574  * The time before a new pause frame should be sent to refresh the pause RW
5575  * state. Using the same units as xoff_timer_value above (in quota-512 bit
5576  * time).
5577  * Access: RW
5578  */
5579 MLXSW_ITEM32(reg, pbmc, xoff_refresh, 0x04, 0, 16);
5580
5581 #define MLXSW_REG_PBMC_PORT_SHARED_BUF_IDX 11
5582
5583 /* reg_pbmc_buf_lossy
5584  * The field indicates if the buffer is lossy.
5585  * 0 - Lossless
5586  * 1 - Lossy
5587  * Access: RW
5588  */
5589 MLXSW_ITEM32_INDEXED(reg, pbmc, buf_lossy, 0x0C, 25, 1, 0x08, 0x00, false);
5590
5591 /* reg_pbmc_buf_epsb
5592  * Eligible for Port Shared buffer.
5593  * If epsb is set, packets assigned to buffer are allowed to insert the port
5594  * shared buffer.
5595  * When buf_lossy is MLXSW_REG_PBMC_LOSSY_LOSSY this field is reserved.
5596  * Access: RW
5597  */
5598 MLXSW_ITEM32_INDEXED(reg, pbmc, buf_epsb, 0x0C, 24, 1, 0x08, 0x00, false);
5599
5600 /* reg_pbmc_buf_size
5601  * The part of the packet buffer array is allocated for the specific buffer.
5602  * Units are represented in cells.
5603  * Access: RW
5604  */
5605 MLXSW_ITEM32_INDEXED(reg, pbmc, buf_size, 0x0C, 0, 16, 0x08, 0x00, false);
5606
5607 /* reg_pbmc_buf_xoff_threshold
5608  * Once the amount of data in the buffer goes above this value, device
5609  * starts sending PFC frames for all priorities associated with the
5610  * buffer. Units are represented in cells. Reserved in case of lossy
5611  * buffer.
5612  * Access: RW
5613  *
5614  * Note: In Spectrum, reserved for buffer[9].
5615  */
5616 MLXSW_ITEM32_INDEXED(reg, pbmc, buf_xoff_threshold, 0x0C, 16, 16,
5617                      0x08, 0x04, false);
5618
5619 /* reg_pbmc_buf_xon_threshold
5620  * When the amount of data in the buffer goes below this value, device
5621  * stops sending PFC frames for the priorities associated with the
5622  * buffer. Units are represented in cells. Reserved in case of lossy
5623  * buffer.
5624  * Access: RW
5625  *
5626  * Note: In Spectrum, reserved for buffer[9].
5627  */
5628 MLXSW_ITEM32_INDEXED(reg, pbmc, buf_xon_threshold, 0x0C, 0, 16,
5629                      0x08, 0x04, false);
5630
5631 static inline void mlxsw_reg_pbmc_pack(char *payload, u16 local_port,
5632                                        u16 xoff_timer_value, u16 xoff_refresh)
5633 {
5634         MLXSW_REG_ZERO(pbmc, payload);
5635         mlxsw_reg_pbmc_local_port_set(payload, local_port);
5636         mlxsw_reg_pbmc_xoff_timer_value_set(payload, xoff_timer_value);
5637         mlxsw_reg_pbmc_xoff_refresh_set(payload, xoff_refresh);
5638 }
5639
5640 static inline void mlxsw_reg_pbmc_lossy_buffer_pack(char *payload,
5641                                                     int buf_index,
5642                                                     u16 size)
5643 {
5644         mlxsw_reg_pbmc_buf_lossy_set(payload, buf_index, 1);
5645         mlxsw_reg_pbmc_buf_epsb_set(payload, buf_index, 0);
5646         mlxsw_reg_pbmc_buf_size_set(payload, buf_index, size);
5647 }
5648
5649 static inline void mlxsw_reg_pbmc_lossless_buffer_pack(char *payload,
5650                                                        int buf_index, u16 size,
5651                                                        u16 threshold)
5652 {
5653         mlxsw_reg_pbmc_buf_lossy_set(payload, buf_index, 0);
5654         mlxsw_reg_pbmc_buf_epsb_set(payload, buf_index, 0);
5655         mlxsw_reg_pbmc_buf_size_set(payload, buf_index, size);
5656         mlxsw_reg_pbmc_buf_xoff_threshold_set(payload, buf_index, threshold);
5657         mlxsw_reg_pbmc_buf_xon_threshold_set(payload, buf_index, threshold);
5658 }
5659
5660 /* PSPA - Port Switch Partition Allocation
5661  * ---------------------------------------
5662  * Controls the association of a port with a switch partition and enables
5663  * configuring ports as stacking ports.
5664  */
5665 #define MLXSW_REG_PSPA_ID 0x500D
5666 #define MLXSW_REG_PSPA_LEN 0x8
5667
5668 MLXSW_REG_DEFINE(pspa, MLXSW_REG_PSPA_ID, MLXSW_REG_PSPA_LEN);
5669
5670 /* reg_pspa_swid
5671  * Switch partition ID.
5672  * Access: RW
5673  */
5674 MLXSW_ITEM32(reg, pspa, swid, 0x00, 24, 8);
5675
5676 /* reg_pspa_local_port
5677  * Local port number.
5678  * Access: Index
5679  */
5680 MLXSW_ITEM32_LP(reg, pspa, 0x00, 16, 0x00, 0);
5681
5682 /* reg_pspa_sub_port
5683  * Virtual port within the local port. Set to 0 when virtual ports are
5684  * disabled on the local port.
5685  * Access: Index
5686  */
5687 MLXSW_ITEM32(reg, pspa, sub_port, 0x00, 8, 8);
5688
5689 static inline void mlxsw_reg_pspa_pack(char *payload, u8 swid, u16 local_port)
5690 {
5691         MLXSW_REG_ZERO(pspa, payload);
5692         mlxsw_reg_pspa_swid_set(payload, swid);
5693         mlxsw_reg_pspa_local_port_set(payload, local_port);
5694         mlxsw_reg_pspa_sub_port_set(payload, 0);
5695 }
5696
5697 /* PMAOS - Ports Module Administrative and Operational Status
5698  * ----------------------------------------------------------
5699  * This register configures and retrieves the per module status.
5700  */
5701 #define MLXSW_REG_PMAOS_ID 0x5012
5702 #define MLXSW_REG_PMAOS_LEN 0x10
5703
5704 MLXSW_REG_DEFINE(pmaos, MLXSW_REG_PMAOS_ID, MLXSW_REG_PMAOS_LEN);
5705
5706 /* reg_pmaos_rst
5707  * Module reset toggle.
5708  * Note: Setting reset while module is plugged-in will result in transition to
5709  * "initializing" operational state.
5710  * Access: OP
5711  */
5712 MLXSW_ITEM32(reg, pmaos, rst, 0x00, 31, 1);
5713
5714 /* reg_pmaos_slot_index
5715  * Slot index.
5716  * Access: Index
5717  */
5718 MLXSW_ITEM32(reg, pmaos, slot_index, 0x00, 24, 4);
5719
5720 /* reg_pmaos_module
5721  * Module number.
5722  * Access: Index
5723  */
5724 MLXSW_ITEM32(reg, pmaos, module, 0x00, 16, 8);
5725
5726 enum mlxsw_reg_pmaos_admin_status {
5727         MLXSW_REG_PMAOS_ADMIN_STATUS_ENABLED = 1,
5728         MLXSW_REG_PMAOS_ADMIN_STATUS_DISABLED = 2,
5729         /* If the module is active and then unplugged, or experienced an error
5730          * event, the operational status should go to "disabled" and can only
5731          * be enabled upon explicit enable command.
5732          */
5733         MLXSW_REG_PMAOS_ADMIN_STATUS_ENABLED_ONCE = 3,
5734 };
5735
5736 /* reg_pmaos_admin_status
5737  * Module administrative state (the desired state of the module).
5738  * Note: To disable a module, all ports associated with the port must be
5739  * administatively down first.
5740  * Access: RW
5741  */
5742 MLXSW_ITEM32(reg, pmaos, admin_status, 0x00, 8, 4);
5743
5744 /* reg_pmaos_ase
5745  * Admin state update enable.
5746  * If this bit is set, admin state will be updated based on admin_state field.
5747  * Only relevant on Set() operations.
5748  * Access: WO
5749  */
5750 MLXSW_ITEM32(reg, pmaos, ase, 0x04, 31, 1);
5751
5752 /* reg_pmaos_ee
5753  * Event update enable.
5754  * If this bit is set, event generation will be updated based on the e field.
5755  * Only relevant on Set operations.
5756  * Access: WO
5757  */
5758 MLXSW_ITEM32(reg, pmaos, ee, 0x04, 30, 1);
5759
5760 enum mlxsw_reg_pmaos_e {
5761         MLXSW_REG_PMAOS_E_DO_NOT_GENERATE_EVENT,
5762         MLXSW_REG_PMAOS_E_GENERATE_EVENT,
5763         MLXSW_REG_PMAOS_E_GENERATE_SINGLE_EVENT,
5764 };
5765
5766 /* reg_pmaos_e
5767  * Event Generation on operational state change.
5768  * Access: RW
5769  */
5770 MLXSW_ITEM32(reg, pmaos, e, 0x04, 0, 2);
5771
5772 static inline void mlxsw_reg_pmaos_pack(char *payload, u8 module)
5773 {
5774         MLXSW_REG_ZERO(pmaos, payload);
5775         mlxsw_reg_pmaos_module_set(payload, module);
5776 }
5777
5778 /* PPLR - Port Physical Loopback Register
5779  * --------------------------------------
5780  * This register allows configuration of the port's loopback mode.
5781  */
5782 #define MLXSW_REG_PPLR_ID 0x5018
5783 #define MLXSW_REG_PPLR_LEN 0x8
5784
5785 MLXSW_REG_DEFINE(pplr, MLXSW_REG_PPLR_ID, MLXSW_REG_PPLR_LEN);
5786
5787 /* reg_pplr_local_port
5788  * Local port number.
5789  * Access: Index
5790  */
5791 MLXSW_ITEM32_LP(reg, pplr, 0x00, 16, 0x00, 12);
5792
5793 /* Phy local loopback. When set the port's egress traffic is looped back
5794  * to the receiver and the port transmitter is disabled.
5795  */
5796 #define MLXSW_REG_PPLR_LB_TYPE_BIT_PHY_LOCAL BIT(1)
5797
5798 /* reg_pplr_lb_en
5799  * Loopback enable.
5800  * Access: RW
5801  */
5802 MLXSW_ITEM32(reg, pplr, lb_en, 0x04, 0, 8);
5803
5804 static inline void mlxsw_reg_pplr_pack(char *payload, u16 local_port,
5805                                        bool phy_local)
5806 {
5807         MLXSW_REG_ZERO(pplr, payload);
5808         mlxsw_reg_pplr_local_port_set(payload, local_port);
5809         mlxsw_reg_pplr_lb_en_set(payload,
5810                                  phy_local ?
5811                                  MLXSW_REG_PPLR_LB_TYPE_BIT_PHY_LOCAL : 0);
5812 }
5813
5814 /* PMTDB - Port Module To local DataBase Register
5815  * ----------------------------------------------
5816  * The PMTDB register allows to query the possible module<->local port
5817  * mapping than can be used in PMLP. It does not represent the actual/current
5818  * mapping of the local to module. Actual mapping is only defined by PMLP.
5819  */
5820 #define MLXSW_REG_PMTDB_ID 0x501A
5821 #define MLXSW_REG_PMTDB_LEN 0x40
5822
5823 MLXSW_REG_DEFINE(pmtdb, MLXSW_REG_PMTDB_ID, MLXSW_REG_PMTDB_LEN);
5824
5825 /* reg_pmtdb_slot_index
5826  * Slot index (0: Main board).
5827  * Access: Index
5828  */
5829 MLXSW_ITEM32(reg, pmtdb, slot_index, 0x00, 24, 4);
5830
5831 /* reg_pmtdb_module
5832  * Module number.
5833  * Access: Index
5834  */
5835 MLXSW_ITEM32(reg, pmtdb, module, 0x00, 16, 8);
5836
5837 /* reg_pmtdb_ports_width
5838  * Port's width
5839  * Access: Index
5840  */
5841 MLXSW_ITEM32(reg, pmtdb, ports_width, 0x00, 12, 4);
5842
5843 /* reg_pmtdb_num_ports
5844  * Number of ports in a single module (split/breakout)
5845  * Access: Index
5846  */
5847 MLXSW_ITEM32(reg, pmtdb, num_ports, 0x00, 8, 4);
5848
5849 enum mlxsw_reg_pmtdb_status {
5850         MLXSW_REG_PMTDB_STATUS_SUCCESS,
5851 };
5852
5853 /* reg_pmtdb_status
5854  * Status
5855  * Access: RO
5856  */
5857 MLXSW_ITEM32(reg, pmtdb, status, 0x00, 0, 4);
5858
5859 /* reg_pmtdb_port_num
5860  * The local_port value which can be assigned to the module.
5861  * In case of more than one port, port<x> represent the /<x> port of
5862  * the module.
5863  * Access: RO
5864  */
5865 MLXSW_ITEM16_INDEXED(reg, pmtdb, port_num, 0x04, 0, 10, 0x02, 0x00, false);
5866
5867 static inline void mlxsw_reg_pmtdb_pack(char *payload, u8 slot_index, u8 module,
5868                                         u8 ports_width, u8 num_ports)
5869 {
5870         MLXSW_REG_ZERO(pmtdb, payload);
5871         mlxsw_reg_pmtdb_slot_index_set(payload, slot_index);
5872         mlxsw_reg_pmtdb_module_set(payload, module);
5873         mlxsw_reg_pmtdb_ports_width_set(payload, ports_width);
5874         mlxsw_reg_pmtdb_num_ports_set(payload, num_ports);
5875 }
5876
5877 /* PMPE - Port Module Plug/Unplug Event Register
5878  * ---------------------------------------------
5879  * This register reports any operational status change of a module.
5880  * A change in the module’s state will generate an event only if the change
5881  * happens after arming the event mechanism. Any changes to the module state
5882  * while the event mechanism is not armed will not be reported. Software can
5883  * query the PMPE register for module status.
5884  */
5885 #define MLXSW_REG_PMPE_ID 0x5024
5886 #define MLXSW_REG_PMPE_LEN 0x10
5887
5888 MLXSW_REG_DEFINE(pmpe, MLXSW_REG_PMPE_ID, MLXSW_REG_PMPE_LEN);
5889
5890 /* reg_pmpe_slot_index
5891  * Slot index.
5892  * Access: Index
5893  */
5894 MLXSW_ITEM32(reg, pmpe, slot_index, 0x00, 24, 4);
5895
5896 /* reg_pmpe_module
5897  * Module number.
5898  * Access: Index
5899  */
5900 MLXSW_ITEM32(reg, pmpe, module, 0x00, 16, 8);
5901
5902 enum mlxsw_reg_pmpe_module_status {
5903         MLXSW_REG_PMPE_MODULE_STATUS_PLUGGED_ENABLED = 1,
5904         MLXSW_REG_PMPE_MODULE_STATUS_UNPLUGGED,
5905         MLXSW_REG_PMPE_MODULE_STATUS_PLUGGED_ERROR,
5906         MLXSW_REG_PMPE_MODULE_STATUS_PLUGGED_DISABLED,
5907 };
5908
5909 /* reg_pmpe_module_status
5910  * Module status.
5911  * Access: RO
5912  */
5913 MLXSW_ITEM32(reg, pmpe, module_status, 0x00, 0, 4);
5914
5915 /* reg_pmpe_error_type
5916  * Module error details.
5917  * Access: RO
5918  */
5919 MLXSW_ITEM32(reg, pmpe, error_type, 0x04, 8, 4);
5920
5921 /* PDDR - Port Diagnostics Database Register
5922  * -----------------------------------------
5923  * The PDDR enables to read the Phy debug database
5924  */
5925 #define MLXSW_REG_PDDR_ID 0x5031
5926 #define MLXSW_REG_PDDR_LEN 0x100
5927
5928 MLXSW_REG_DEFINE(pddr, MLXSW_REG_PDDR_ID, MLXSW_REG_PDDR_LEN);
5929
5930 /* reg_pddr_local_port
5931  * Local port number.
5932  * Access: Index
5933  */
5934 MLXSW_ITEM32_LP(reg, pddr, 0x00, 16, 0x00, 12);
5935
5936 enum mlxsw_reg_pddr_page_select {
5937         MLXSW_REG_PDDR_PAGE_SELECT_TROUBLESHOOTING_INFO = 1,
5938 };
5939
5940 /* reg_pddr_page_select
5941  * Page select index.
5942  * Access: Index
5943  */
5944 MLXSW_ITEM32(reg, pddr, page_select, 0x04, 0, 8);
5945
5946 enum mlxsw_reg_pddr_trblsh_group_opcode {
5947         /* Monitor opcodes */
5948         MLXSW_REG_PDDR_TRBLSH_GROUP_OPCODE_MONITOR,
5949 };
5950
5951 /* reg_pddr_group_opcode
5952  * Group selector.
5953  * Access: Index
5954  */
5955 MLXSW_ITEM32(reg, pddr, trblsh_group_opcode, 0x08, 0, 16);
5956
5957 /* reg_pddr_status_opcode
5958  * Group selector.
5959  * Access: RO
5960  */
5961 MLXSW_ITEM32(reg, pddr, trblsh_status_opcode, 0x0C, 0, 16);
5962
5963 static inline void mlxsw_reg_pddr_pack(char *payload, u16 local_port,
5964                                        u8 page_select)
5965 {
5966         MLXSW_REG_ZERO(pddr, payload);
5967         mlxsw_reg_pddr_local_port_set(payload, local_port);
5968         mlxsw_reg_pddr_page_select_set(payload, page_select);
5969 }
5970
5971 /* PMMP - Port Module Memory Map Properties Register
5972  * -------------------------------------------------
5973  * The PMMP register allows to override the module memory map advertisement.
5974  * The register can only be set when the module is disabled by PMAOS register.
5975  */
5976 #define MLXSW_REG_PMMP_ID 0x5044
5977 #define MLXSW_REG_PMMP_LEN 0x2C
5978
5979 MLXSW_REG_DEFINE(pmmp, MLXSW_REG_PMMP_ID, MLXSW_REG_PMMP_LEN);
5980
5981 /* reg_pmmp_module
5982  * Module number.
5983  * Access: Index
5984  */
5985 MLXSW_ITEM32(reg, pmmp, module, 0x00, 16, 8);
5986
5987 /* reg_pmmp_slot_index
5988  * Slot index.
5989  * Access: Index
5990  */
5991 MLXSW_ITEM32(reg, pmmp, slot_index, 0x00, 24, 4);
5992
5993 /* reg_pmmp_sticky
5994  * When set, will keep eeprom_override values after plug-out event.
5995  * Access: OP
5996  */
5997 MLXSW_ITEM32(reg, pmmp, sticky, 0x00, 0, 1);
5998
5999 /* reg_pmmp_eeprom_override_mask
6000  * Write mask bit (negative polarity).
6001  * 0 - Allow write
6002  * 1 - Ignore write
6003  * On write, indicates which of the bits from eeprom_override field are
6004  * updated.
6005  * Access: WO
6006  */
6007 MLXSW_ITEM32(reg, pmmp, eeprom_override_mask, 0x04, 16, 16);
6008
6009 enum {
6010         /* Set module to low power mode */
6011         MLXSW_REG_PMMP_EEPROM_OVERRIDE_LOW_POWER_MASK = BIT(8),
6012 };
6013
6014 /* reg_pmmp_eeprom_override
6015  * Override / ignore EEPROM advertisement properties bitmask
6016  * Access: RW
6017  */
6018 MLXSW_ITEM32(reg, pmmp, eeprom_override, 0x04, 0, 16);
6019
6020 static inline void mlxsw_reg_pmmp_pack(char *payload, u8 slot_index, u8 module)
6021 {
6022         MLXSW_REG_ZERO(pmmp, payload);
6023         mlxsw_reg_pmmp_slot_index_set(payload, slot_index);
6024         mlxsw_reg_pmmp_module_set(payload, module);
6025 }
6026
6027 /* PLLP - Port Local port to Label Port mapping Register
6028  * -----------------------------------------------------
6029  * The PLLP register returns the mapping from Local Port into Label Port.
6030  */
6031 #define MLXSW_REG_PLLP_ID 0x504A
6032 #define MLXSW_REG_PLLP_LEN 0x10
6033
6034 MLXSW_REG_DEFINE(pllp, MLXSW_REG_PLLP_ID, MLXSW_REG_PLLP_LEN);
6035
6036 /* reg_pllp_local_port
6037  * Local port number.
6038  * Access: Index
6039  */
6040 MLXSW_ITEM32_LP(reg, pllp, 0x00, 16, 0x00, 12);
6041
6042 /* reg_pllp_label_port
6043  * Front panel label of the port.
6044  * Access: RO
6045  */
6046 MLXSW_ITEM32(reg, pllp, label_port, 0x00, 0, 8);
6047
6048 /* reg_pllp_split_num
6049  * Label split mapping for local_port.
6050  * Access: RO
6051  */
6052 MLXSW_ITEM32(reg, pllp, split_num, 0x04, 0, 4);
6053
6054 /* reg_pllp_slot_index
6055  * Slot index (0: Main board).
6056  * Access: RO
6057  */
6058 MLXSW_ITEM32(reg, pllp, slot_index, 0x08, 0, 4);
6059
6060 static inline void mlxsw_reg_pllp_pack(char *payload, u16 local_port)
6061 {
6062         MLXSW_REG_ZERO(pllp, payload);
6063         mlxsw_reg_pllp_local_port_set(payload, local_port);
6064 }
6065
6066 static inline void mlxsw_reg_pllp_unpack(char *payload, u8 *label_port,
6067                                          u8 *split_num, u8 *slot_index)
6068 {
6069         *label_port = mlxsw_reg_pllp_label_port_get(payload);
6070         *split_num = mlxsw_reg_pllp_split_num_get(payload);
6071         *slot_index = mlxsw_reg_pllp_slot_index_get(payload);
6072 }
6073
6074 /* PMTM - Port Module Type Mapping Register
6075  * ----------------------------------------
6076  * The PMTM register allows query or configuration of module types.
6077  * The register can only be set when the module is disabled by PMAOS register
6078  */
6079 #define MLXSW_REG_PMTM_ID 0x5067
6080 #define MLXSW_REG_PMTM_LEN 0x10
6081
6082 MLXSW_REG_DEFINE(pmtm, MLXSW_REG_PMTM_ID, MLXSW_REG_PMTM_LEN);
6083
6084 /* reg_pmtm_slot_index
6085  * Slot index.
6086  * Access: Index
6087  */
6088 MLXSW_ITEM32(reg, pmtm, slot_index, 0x00, 24, 4);
6089
6090 /* reg_pmtm_module
6091  * Module number.
6092  * Access: Index
6093  */
6094 MLXSW_ITEM32(reg, pmtm, module, 0x00, 16, 8);
6095
6096 enum mlxsw_reg_pmtm_module_type {
6097         MLXSW_REG_PMTM_MODULE_TYPE_BACKPLANE_4_LANES = 0,
6098         MLXSW_REG_PMTM_MODULE_TYPE_QSFP = 1,
6099         MLXSW_REG_PMTM_MODULE_TYPE_SFP = 2,
6100         MLXSW_REG_PMTM_MODULE_TYPE_BACKPLANE_SINGLE_LANE = 4,
6101         MLXSW_REG_PMTM_MODULE_TYPE_BACKPLANE_2_LANES = 8,
6102         MLXSW_REG_PMTM_MODULE_TYPE_CHIP2CHIP4X = 10,
6103         MLXSW_REG_PMTM_MODULE_TYPE_CHIP2CHIP2X = 11,
6104         MLXSW_REG_PMTM_MODULE_TYPE_CHIP2CHIP1X = 12,
6105         MLXSW_REG_PMTM_MODULE_TYPE_QSFP_DD = 14,
6106         MLXSW_REG_PMTM_MODULE_TYPE_OSFP = 15,
6107         MLXSW_REG_PMTM_MODULE_TYPE_SFP_DD = 16,
6108         MLXSW_REG_PMTM_MODULE_TYPE_DSFP = 17,
6109         MLXSW_REG_PMTM_MODULE_TYPE_CHIP2CHIP8X = 18,
6110         MLXSW_REG_PMTM_MODULE_TYPE_TWISTED_PAIR = 19,
6111 };
6112
6113 /* reg_pmtm_module_type
6114  * Module type.
6115  * Access: RW
6116  */
6117 MLXSW_ITEM32(reg, pmtm, module_type, 0x04, 0, 5);
6118
6119 static inline void mlxsw_reg_pmtm_pack(char *payload, u8 slot_index, u8 module)
6120 {
6121         MLXSW_REG_ZERO(pmtm, payload);
6122         mlxsw_reg_pmtm_slot_index_set(payload, slot_index);
6123         mlxsw_reg_pmtm_module_set(payload, module);
6124 }
6125
6126 /* HTGT - Host Trap Group Table
6127  * ----------------------------
6128  * Configures the properties for forwarding to CPU.
6129  */
6130 #define MLXSW_REG_HTGT_ID 0x7002
6131 #define MLXSW_REG_HTGT_LEN 0x20
6132
6133 MLXSW_REG_DEFINE(htgt, MLXSW_REG_HTGT_ID, MLXSW_REG_HTGT_LEN);
6134
6135 /* reg_htgt_swid
6136  * Switch partition ID.
6137  * Access: Index
6138  */
6139 MLXSW_ITEM32(reg, htgt, swid, 0x00, 24, 8);
6140
6141 #define MLXSW_REG_HTGT_PATH_TYPE_LOCAL 0x0      /* For locally attached CPU */
6142
6143 /* reg_htgt_type
6144  * CPU path type.
6145  * Access: RW
6146  */
6147 MLXSW_ITEM32(reg, htgt, type, 0x00, 8, 4);
6148
6149 enum mlxsw_reg_htgt_trap_group {
6150         MLXSW_REG_HTGT_TRAP_GROUP_EMAD,
6151         MLXSW_REG_HTGT_TRAP_GROUP_CORE_EVENT,
6152         MLXSW_REG_HTGT_TRAP_GROUP_SP_STP,
6153         MLXSW_REG_HTGT_TRAP_GROUP_SP_LACP,
6154         MLXSW_REG_HTGT_TRAP_GROUP_SP_LLDP,
6155         MLXSW_REG_HTGT_TRAP_GROUP_SP_MC_SNOOPING,
6156         MLXSW_REG_HTGT_TRAP_GROUP_SP_BGP,
6157         MLXSW_REG_HTGT_TRAP_GROUP_SP_OSPF,
6158         MLXSW_REG_HTGT_TRAP_GROUP_SP_PIM,
6159         MLXSW_REG_HTGT_TRAP_GROUP_SP_MULTICAST,
6160         MLXSW_REG_HTGT_TRAP_GROUP_SP_NEIGH_DISCOVERY,
6161         MLXSW_REG_HTGT_TRAP_GROUP_SP_ROUTER_EXP,
6162         MLXSW_REG_HTGT_TRAP_GROUP_SP_EXTERNAL_ROUTE,
6163         MLXSW_REG_HTGT_TRAP_GROUP_SP_IP2ME,
6164         MLXSW_REG_HTGT_TRAP_GROUP_SP_DHCP,
6165         MLXSW_REG_HTGT_TRAP_GROUP_SP_EVENT,
6166         MLXSW_REG_HTGT_TRAP_GROUP_SP_IPV6,
6167         MLXSW_REG_HTGT_TRAP_GROUP_SP_LBERROR,
6168         MLXSW_REG_HTGT_TRAP_GROUP_SP_PTP0,
6169         MLXSW_REG_HTGT_TRAP_GROUP_SP_PTP1,
6170         MLXSW_REG_HTGT_TRAP_GROUP_SP_VRRP,
6171         MLXSW_REG_HTGT_TRAP_GROUP_SP_PKT_SAMPLE,
6172         MLXSW_REG_HTGT_TRAP_GROUP_SP_FLOW_LOGGING,
6173         MLXSW_REG_HTGT_TRAP_GROUP_SP_FID_MISS,
6174         MLXSW_REG_HTGT_TRAP_GROUP_SP_BFD,
6175         MLXSW_REG_HTGT_TRAP_GROUP_SP_DUMMY,
6176         MLXSW_REG_HTGT_TRAP_GROUP_SP_L2_DISCARDS,
6177         MLXSW_REG_HTGT_TRAP_GROUP_SP_L3_DISCARDS,
6178         MLXSW_REG_HTGT_TRAP_GROUP_SP_L3_EXCEPTIONS,
6179         MLXSW_REG_HTGT_TRAP_GROUP_SP_TUNNEL_DISCARDS,
6180         MLXSW_REG_HTGT_TRAP_GROUP_SP_ACL_DISCARDS,
6181         MLXSW_REG_HTGT_TRAP_GROUP_SP_BUFFER_DISCARDS,
6182
6183         __MLXSW_REG_HTGT_TRAP_GROUP_MAX,
6184         MLXSW_REG_HTGT_TRAP_GROUP_MAX = __MLXSW_REG_HTGT_TRAP_GROUP_MAX - 1
6185 };
6186
6187 /* reg_htgt_trap_group
6188  * Trap group number. User defined number specifying which trap groups
6189  * should be forwarded to the CPU. The mapping between trap IDs and trap
6190  * groups is configured using HPKT register.
6191  * Access: Index
6192  */
6193 MLXSW_ITEM32(reg, htgt, trap_group, 0x00, 0, 8);
6194
6195 enum {
6196         MLXSW_REG_HTGT_POLICER_DISABLE,
6197         MLXSW_REG_HTGT_POLICER_ENABLE,
6198 };
6199
6200 /* reg_htgt_pide
6201  * Enable policer ID specified using 'pid' field.
6202  * Access: RW
6203  */
6204 MLXSW_ITEM32(reg, htgt, pide, 0x04, 15, 1);
6205
6206 #define MLXSW_REG_HTGT_INVALID_POLICER 0xff
6207
6208 /* reg_htgt_pid
6209  * Policer ID for the trap group.
6210  * Access: RW
6211  */
6212 MLXSW_ITEM32(reg, htgt, pid, 0x04, 0, 8);
6213
6214 #define MLXSW_REG_HTGT_TRAP_TO_CPU 0x0
6215
6216 /* reg_htgt_mirror_action
6217  * Mirror action to use.
6218  * 0 - Trap to CPU.
6219  * 1 - Trap to CPU and mirror to a mirroring agent.
6220  * 2 - Mirror to a mirroring agent and do not trap to CPU.
6221  * Access: RW
6222  *
6223  * Note: Mirroring to a mirroring agent is only supported in Spectrum.
6224  */
6225 MLXSW_ITEM32(reg, htgt, mirror_action, 0x08, 8, 2);
6226
6227 /* reg_htgt_mirroring_agent
6228  * Mirroring agent.
6229  * Access: RW
6230  */
6231 MLXSW_ITEM32(reg, htgt, mirroring_agent, 0x08, 0, 3);
6232
6233 #define MLXSW_REG_HTGT_DEFAULT_PRIORITY 0
6234
6235 /* reg_htgt_priority
6236  * Trap group priority.
6237  * In case a packet matches multiple classification rules, the packet will
6238  * only be trapped once, based on the trap ID associated with the group (via
6239  * register HPKT) with the highest priority.
6240  * Supported values are 0-7, with 7 represnting the highest priority.
6241  * Access: RW
6242  *
6243  * Note: In SwitchX-2 this field is ignored and the priority value is replaced
6244  * by the 'trap_group' field.
6245  */
6246 MLXSW_ITEM32(reg, htgt, priority, 0x0C, 0, 4);
6247
6248 #define MLXSW_REG_HTGT_DEFAULT_TC 7
6249
6250 /* reg_htgt_local_path_cpu_tclass
6251  * CPU ingress traffic class for the trap group.
6252  * Access: RW
6253  */
6254 MLXSW_ITEM32(reg, htgt, local_path_cpu_tclass, 0x10, 16, 6);
6255
6256 enum mlxsw_reg_htgt_local_path_rdq {
6257         MLXSW_REG_HTGT_LOCAL_PATH_RDQ_SX2_CTRL = 0x13,
6258         MLXSW_REG_HTGT_LOCAL_PATH_RDQ_SX2_RX = 0x14,
6259         MLXSW_REG_HTGT_LOCAL_PATH_RDQ_SX2_EMAD = 0x15,
6260         MLXSW_REG_HTGT_LOCAL_PATH_RDQ_SIB_EMAD = 0x15,
6261 };
6262 /* reg_htgt_local_path_rdq
6263  * Receive descriptor queue (RDQ) to use for the trap group.
6264  * Access: RW
6265  */
6266 MLXSW_ITEM32(reg, htgt, local_path_rdq, 0x10, 0, 6);
6267
6268 static inline void mlxsw_reg_htgt_pack(char *payload, u8 group, u8 policer_id,
6269                                        u8 priority, u8 tc)
6270 {
6271         MLXSW_REG_ZERO(htgt, payload);
6272
6273         if (policer_id == MLXSW_REG_HTGT_INVALID_POLICER) {
6274                 mlxsw_reg_htgt_pide_set(payload,
6275                                         MLXSW_REG_HTGT_POLICER_DISABLE);
6276         } else {
6277                 mlxsw_reg_htgt_pide_set(payload,
6278                                         MLXSW_REG_HTGT_POLICER_ENABLE);
6279                 mlxsw_reg_htgt_pid_set(payload, policer_id);
6280         }
6281
6282         mlxsw_reg_htgt_type_set(payload, MLXSW_REG_HTGT_PATH_TYPE_LOCAL);
6283         mlxsw_reg_htgt_trap_group_set(payload, group);
6284         mlxsw_reg_htgt_mirror_action_set(payload, MLXSW_REG_HTGT_TRAP_TO_CPU);
6285         mlxsw_reg_htgt_mirroring_agent_set(payload, 0);
6286         mlxsw_reg_htgt_priority_set(payload, priority);
6287         mlxsw_reg_htgt_local_path_cpu_tclass_set(payload, tc);
6288         mlxsw_reg_htgt_local_path_rdq_set(payload, group);
6289 }
6290
6291 /* HPKT - Host Packet Trap
6292  * -----------------------
6293  * Configures trap IDs inside trap groups.
6294  */
6295 #define MLXSW_REG_HPKT_ID 0x7003
6296 #define MLXSW_REG_HPKT_LEN 0x10
6297
6298 MLXSW_REG_DEFINE(hpkt, MLXSW_REG_HPKT_ID, MLXSW_REG_HPKT_LEN);
6299
6300 enum {
6301         MLXSW_REG_HPKT_ACK_NOT_REQUIRED,
6302         MLXSW_REG_HPKT_ACK_REQUIRED,
6303 };
6304
6305 /* reg_hpkt_ack
6306  * Require acknowledgements from the host for events.
6307  * If set, then the device will wait for the event it sent to be acknowledged
6308  * by the host. This option is only relevant for event trap IDs.
6309  * Access: RW
6310  *
6311  * Note: Currently not supported by firmware.
6312  */
6313 MLXSW_ITEM32(reg, hpkt, ack, 0x00, 24, 1);
6314
6315 enum mlxsw_reg_hpkt_action {
6316         MLXSW_REG_HPKT_ACTION_FORWARD,
6317         MLXSW_REG_HPKT_ACTION_TRAP_TO_CPU,
6318         MLXSW_REG_HPKT_ACTION_MIRROR_TO_CPU,
6319         MLXSW_REG_HPKT_ACTION_DISCARD,
6320         MLXSW_REG_HPKT_ACTION_SOFT_DISCARD,
6321         MLXSW_REG_HPKT_ACTION_TRAP_AND_SOFT_DISCARD,
6322         MLXSW_REG_HPKT_ACTION_TRAP_EXCEPTION_TO_CPU,
6323         MLXSW_REG_HPKT_ACTION_SET_FW_DEFAULT = 15,
6324 };
6325
6326 /* reg_hpkt_action
6327  * Action to perform on packet when trapped.
6328  * 0 - No action. Forward to CPU based on switching rules.
6329  * 1 - Trap to CPU (CPU receives sole copy).
6330  * 2 - Mirror to CPU (CPU receives a replica of the packet).
6331  * 3 - Discard.
6332  * 4 - Soft discard (allow other traps to act on the packet).
6333  * 5 - Trap and soft discard (allow other traps to overwrite this trap).
6334  * 6 - Trap to CPU (CPU receives sole copy) and count it as error.
6335  * 15 - Restore the firmware's default action.
6336  * Access: RW
6337  *
6338  * Note: Must be set to 0 (forward) for event trap IDs, as they are already
6339  * addressed to the CPU.
6340  */
6341 MLXSW_ITEM32(reg, hpkt, action, 0x00, 20, 3);
6342
6343 /* reg_hpkt_trap_group
6344  * Trap group to associate the trap with.
6345  * Access: RW
6346  */
6347 MLXSW_ITEM32(reg, hpkt, trap_group, 0x00, 12, 6);
6348
6349 /* reg_hpkt_trap_id
6350  * Trap ID.
6351  * Access: Index
6352  *
6353  * Note: A trap ID can only be associated with a single trap group. The device
6354  * will associate the trap ID with the last trap group configured.
6355  */
6356 MLXSW_ITEM32(reg, hpkt, trap_id, 0x00, 0, 10);
6357
6358 enum {
6359         MLXSW_REG_HPKT_CTRL_PACKET_DEFAULT,
6360         MLXSW_REG_HPKT_CTRL_PACKET_NO_BUFFER,
6361         MLXSW_REG_HPKT_CTRL_PACKET_USE_BUFFER,
6362 };
6363
6364 /* reg_hpkt_ctrl
6365  * Configure dedicated buffer resources for control packets.
6366  * Ignored by SwitchX-2.
6367  * 0 - Keep factory defaults.
6368  * 1 - Do not use control buffer for this trap ID.
6369  * 2 - Use control buffer for this trap ID.
6370  * Access: RW
6371  */
6372 MLXSW_ITEM32(reg, hpkt, ctrl, 0x04, 16, 2);
6373
6374 static inline void mlxsw_reg_hpkt_pack(char *payload, u8 action, u16 trap_id,
6375                                        enum mlxsw_reg_htgt_trap_group trap_group,
6376                                        bool is_ctrl)
6377 {
6378         MLXSW_REG_ZERO(hpkt, payload);
6379         mlxsw_reg_hpkt_ack_set(payload, MLXSW_REG_HPKT_ACK_NOT_REQUIRED);
6380         mlxsw_reg_hpkt_action_set(payload, action);
6381         mlxsw_reg_hpkt_trap_group_set(payload, trap_group);
6382         mlxsw_reg_hpkt_trap_id_set(payload, trap_id);
6383         mlxsw_reg_hpkt_ctrl_set(payload, is_ctrl ?
6384                                 MLXSW_REG_HPKT_CTRL_PACKET_USE_BUFFER :
6385                                 MLXSW_REG_HPKT_CTRL_PACKET_NO_BUFFER);
6386 }
6387
6388 /* RGCR - Router General Configuration Register
6389  * --------------------------------------------
6390  * The register is used for setting up the router configuration.
6391  */
6392 #define MLXSW_REG_RGCR_ID 0x8001
6393 #define MLXSW_REG_RGCR_LEN 0x28
6394
6395 MLXSW_REG_DEFINE(rgcr, MLXSW_REG_RGCR_ID, MLXSW_REG_RGCR_LEN);
6396
6397 /* reg_rgcr_ipv4_en
6398  * IPv4 router enable.
6399  * Access: RW
6400  */
6401 MLXSW_ITEM32(reg, rgcr, ipv4_en, 0x00, 31, 1);
6402
6403 /* reg_rgcr_ipv6_en
6404  * IPv6 router enable.
6405  * Access: RW
6406  */
6407 MLXSW_ITEM32(reg, rgcr, ipv6_en, 0x00, 30, 1);
6408
6409 /* reg_rgcr_max_router_interfaces
6410  * Defines the maximum number of active router interfaces for all virtual
6411  * routers.
6412  * Access: RW
6413  */
6414 MLXSW_ITEM32(reg, rgcr, max_router_interfaces, 0x10, 0, 16);
6415
6416 /* reg_rgcr_usp
6417  * Update switch priority and packet color.
6418  * 0 - Preserve the value of Switch Priority and packet color.
6419  * 1 - Recalculate the value of Switch Priority and packet color.
6420  * Access: RW
6421  *
6422  * Note: Not supported by SwitchX and SwitchX-2.
6423  */
6424 MLXSW_ITEM32(reg, rgcr, usp, 0x18, 20, 1);
6425
6426 /* reg_rgcr_pcp_rw
6427  * Indicates how to handle the pcp_rewrite_en value:
6428  * 0 - Preserve the value of pcp_rewrite_en.
6429  * 2 - Disable PCP rewrite.
6430  * 3 - Enable PCP rewrite.
6431  * Access: RW
6432  *
6433  * Note: Not supported by SwitchX and SwitchX-2.
6434  */
6435 MLXSW_ITEM32(reg, rgcr, pcp_rw, 0x18, 16, 2);
6436
6437 /* reg_rgcr_activity_dis
6438  * Activity disable:
6439  * 0 - Activity will be set when an entry is hit (default).
6440  * 1 - Activity will not be set when an entry is hit.
6441  *
6442  * Bit 0 - Disable activity bit in Router Algorithmic LPM Unicast Entry
6443  * (RALUE).
6444  * Bit 1 - Disable activity bit in Router Algorithmic LPM Unicast Host
6445  * Entry (RAUHT).
6446  * Bits 2:7 are reserved.
6447  * Access: RW
6448  *
6449  * Note: Not supported by SwitchX, SwitchX-2 and Switch-IB.
6450  */
6451 MLXSW_ITEM32(reg, rgcr, activity_dis, 0x20, 0, 8);
6452
6453 static inline void mlxsw_reg_rgcr_pack(char *payload, bool ipv4_en,
6454                                        bool ipv6_en)
6455 {
6456         MLXSW_REG_ZERO(rgcr, payload);
6457         mlxsw_reg_rgcr_ipv4_en_set(payload, ipv4_en);
6458         mlxsw_reg_rgcr_ipv6_en_set(payload, ipv6_en);
6459 }
6460
6461 /* RITR - Router Interface Table Register
6462  * --------------------------------------
6463  * The register is used to configure the router interface table.
6464  */
6465 #define MLXSW_REG_RITR_ID 0x8002
6466 #define MLXSW_REG_RITR_LEN 0x40
6467
6468 MLXSW_REG_DEFINE(ritr, MLXSW_REG_RITR_ID, MLXSW_REG_RITR_LEN);
6469
6470 /* reg_ritr_enable
6471  * Enables routing on the router interface.
6472  * Access: RW
6473  */
6474 MLXSW_ITEM32(reg, ritr, enable, 0x00, 31, 1);
6475
6476 /* reg_ritr_ipv4
6477  * IPv4 routing enable. Enables routing of IPv4 traffic on the router
6478  * interface.
6479  * Access: RW
6480  */
6481 MLXSW_ITEM32(reg, ritr, ipv4, 0x00, 29, 1);
6482
6483 /* reg_ritr_ipv6
6484  * IPv6 routing enable. Enables routing of IPv6 traffic on the router
6485  * interface.
6486  * Access: RW
6487  */
6488 MLXSW_ITEM32(reg, ritr, ipv6, 0x00, 28, 1);
6489
6490 /* reg_ritr_ipv4_mc
6491  * IPv4 multicast routing enable.
6492  * Access: RW
6493  */
6494 MLXSW_ITEM32(reg, ritr, ipv4_mc, 0x00, 27, 1);
6495
6496 /* reg_ritr_ipv6_mc
6497  * IPv6 multicast routing enable.
6498  * Access: RW
6499  */
6500 MLXSW_ITEM32(reg, ritr, ipv6_mc, 0x00, 26, 1);
6501
6502 enum mlxsw_reg_ritr_if_type {
6503         /* VLAN interface. */
6504         MLXSW_REG_RITR_VLAN_IF,
6505         /* FID interface. */
6506         MLXSW_REG_RITR_FID_IF,
6507         /* Sub-port interface. */
6508         MLXSW_REG_RITR_SP_IF,
6509         /* Loopback Interface. */
6510         MLXSW_REG_RITR_LOOPBACK_IF,
6511 };
6512
6513 /* reg_ritr_type
6514  * Router interface type as per enum mlxsw_reg_ritr_if_type.
6515  * Access: RW
6516  */
6517 MLXSW_ITEM32(reg, ritr, type, 0x00, 23, 3);
6518
6519 enum {
6520         MLXSW_REG_RITR_RIF_CREATE,
6521         MLXSW_REG_RITR_RIF_DEL,
6522 };
6523
6524 /* reg_ritr_op
6525  * Opcode:
6526  * 0 - Create or edit RIF.
6527  * 1 - Delete RIF.
6528  * Reserved for SwitchX-2. For Spectrum, editing of interface properties
6529  * is not supported. An interface must be deleted and re-created in order
6530  * to update properties.
6531  * Access: WO
6532  */
6533 MLXSW_ITEM32(reg, ritr, op, 0x00, 20, 2);
6534
6535 /* reg_ritr_rif
6536  * Router interface index. A pointer to the Router Interface Table.
6537  * Access: Index
6538  */
6539 MLXSW_ITEM32(reg, ritr, rif, 0x00, 0, 16);
6540
6541 /* reg_ritr_ipv4_fe
6542  * IPv4 Forwarding Enable.
6543  * Enables routing of IPv4 traffic on the router interface. When disabled,
6544  * forwarding is blocked but local traffic (traps and IP2ME) will be enabled.
6545  * Not supported in SwitchX-2.
6546  * Access: RW
6547  */
6548 MLXSW_ITEM32(reg, ritr, ipv4_fe, 0x04, 29, 1);
6549
6550 /* reg_ritr_ipv6_fe
6551  * IPv6 Forwarding Enable.
6552  * Enables routing of IPv6 traffic on the router interface. When disabled,
6553  * forwarding is blocked but local traffic (traps and IP2ME) will be enabled.
6554  * Not supported in SwitchX-2.
6555  * Access: RW
6556  */
6557 MLXSW_ITEM32(reg, ritr, ipv6_fe, 0x04, 28, 1);
6558
6559 /* reg_ritr_ipv4_mc_fe
6560  * IPv4 Multicast Forwarding Enable.
6561  * When disabled, forwarding is blocked but local traffic (traps and IP to me)
6562  * will be enabled.
6563  * Access: RW
6564  */
6565 MLXSW_ITEM32(reg, ritr, ipv4_mc_fe, 0x04, 27, 1);
6566
6567 /* reg_ritr_ipv6_mc_fe
6568  * IPv6 Multicast Forwarding Enable.
6569  * When disabled, forwarding is blocked but local traffic (traps and IP to me)
6570  * will be enabled.
6571  * Access: RW
6572  */
6573 MLXSW_ITEM32(reg, ritr, ipv6_mc_fe, 0x04, 26, 1);
6574
6575 /* reg_ritr_lb_en
6576  * Loop-back filter enable for unicast packets.
6577  * If the flag is set then loop-back filter for unicast packets is
6578  * implemented on the RIF. Multicast packets are always subject to
6579  * loop-back filtering.
6580  * Access: RW
6581  */
6582 MLXSW_ITEM32(reg, ritr, lb_en, 0x04, 24, 1);
6583
6584 /* reg_ritr_virtual_router
6585  * Virtual router ID associated with the router interface.
6586  * Access: RW
6587  */
6588 MLXSW_ITEM32(reg, ritr, virtual_router, 0x04, 0, 16);
6589
6590 /* reg_ritr_mtu
6591  * Router interface MTU.
6592  * Access: RW
6593  */
6594 MLXSW_ITEM32(reg, ritr, mtu, 0x34, 0, 16);
6595
6596 /* reg_ritr_if_swid
6597  * Switch partition ID.
6598  * Access: RW
6599  */
6600 MLXSW_ITEM32(reg, ritr, if_swid, 0x08, 24, 8);
6601
6602 /* reg_ritr_if_mac_profile_id
6603  * MAC msb profile ID.
6604  * Access: RW
6605  */
6606 MLXSW_ITEM32(reg, ritr, if_mac_profile_id, 0x10, 16, 4);
6607
6608 /* reg_ritr_if_mac
6609  * Router interface MAC address.
6610  * In Spectrum, all MAC addresses must have the same 38 MSBits.
6611  * Access: RW
6612  */
6613 MLXSW_ITEM_BUF(reg, ritr, if_mac, 0x12, 6);
6614
6615 /* reg_ritr_if_vrrp_id_ipv6
6616  * VRRP ID for IPv6
6617  * Note: Reserved for RIF types other than VLAN, FID and Sub-port.
6618  * Access: RW
6619  */
6620 MLXSW_ITEM32(reg, ritr, if_vrrp_id_ipv6, 0x1C, 8, 8);
6621
6622 /* reg_ritr_if_vrrp_id_ipv4
6623  * VRRP ID for IPv4
6624  * Note: Reserved for RIF types other than VLAN, FID and Sub-port.
6625  * Access: RW
6626  */
6627 MLXSW_ITEM32(reg, ritr, if_vrrp_id_ipv4, 0x1C, 0, 8);
6628
6629 /* VLAN Interface */
6630
6631 /* reg_ritr_vlan_if_vid
6632  * VLAN ID.
6633  * Access: RW
6634  */
6635 MLXSW_ITEM32(reg, ritr, vlan_if_vid, 0x08, 0, 12);
6636
6637 /* FID Interface */
6638
6639 /* reg_ritr_fid_if_fid
6640  * Filtering ID. Used to connect a bridge to the router. Only FIDs from
6641  * the vFID range are supported.
6642  * Access: RW
6643  */
6644 MLXSW_ITEM32(reg, ritr, fid_if_fid, 0x08, 0, 16);
6645
6646 static inline void mlxsw_reg_ritr_fid_set(char *payload,
6647                                           enum mlxsw_reg_ritr_if_type rif_type,
6648                                           u16 fid)
6649 {
6650         if (rif_type == MLXSW_REG_RITR_FID_IF)
6651                 mlxsw_reg_ritr_fid_if_fid_set(payload, fid);
6652         else
6653                 mlxsw_reg_ritr_vlan_if_vid_set(payload, fid);
6654 }
6655
6656 /* Sub-port Interface */
6657
6658 /* reg_ritr_sp_if_lag
6659  * LAG indication. When this bit is set the system_port field holds the
6660  * LAG identifier.
6661  * Access: RW
6662  */
6663 MLXSW_ITEM32(reg, ritr, sp_if_lag, 0x08, 24, 1);
6664
6665 /* reg_ritr_sp_system_port
6666  * Port unique indentifier. When lag bit is set, this field holds the
6667  * lag_id in bits 0:9.
6668  * Access: RW
6669  */
6670 MLXSW_ITEM32(reg, ritr, sp_if_system_port, 0x08, 0, 16);
6671
6672 /* reg_ritr_sp_if_vid
6673  * VLAN ID.
6674  * Access: RW
6675  */
6676 MLXSW_ITEM32(reg, ritr, sp_if_vid, 0x18, 0, 12);
6677
6678 /* Loopback Interface */
6679
6680 enum mlxsw_reg_ritr_loopback_protocol {
6681         /* IPinIP IPv4 underlay Unicast */
6682         MLXSW_REG_RITR_LOOPBACK_PROTOCOL_IPIP_IPV4,
6683         /* IPinIP IPv6 underlay Unicast */
6684         MLXSW_REG_RITR_LOOPBACK_PROTOCOL_IPIP_IPV6,
6685         /* IPinIP generic - used for Spectrum-2 underlay RIF */
6686         MLXSW_REG_RITR_LOOPBACK_GENERIC,
6687 };
6688
6689 /* reg_ritr_loopback_protocol
6690  * Access: RW
6691  */
6692 MLXSW_ITEM32(reg, ritr, loopback_protocol, 0x08, 28, 4);
6693
6694 enum mlxsw_reg_ritr_loopback_ipip_type {
6695         /* Tunnel is IPinIP. */
6696         MLXSW_REG_RITR_LOOPBACK_IPIP_TYPE_IP_IN_IP,
6697         /* Tunnel is GRE, no key. */
6698         MLXSW_REG_RITR_LOOPBACK_IPIP_TYPE_IP_IN_GRE_IN_IP,
6699         /* Tunnel is GRE, with a key. */
6700         MLXSW_REG_RITR_LOOPBACK_IPIP_TYPE_IP_IN_GRE_KEY_IN_IP,
6701 };
6702
6703 /* reg_ritr_loopback_ipip_type
6704  * Encapsulation type.
6705  * Access: RW
6706  */
6707 MLXSW_ITEM32(reg, ritr, loopback_ipip_type, 0x10, 24, 4);
6708
6709 enum mlxsw_reg_ritr_loopback_ipip_options {
6710         /* The key is defined by gre_key. */
6711         MLXSW_REG_RITR_LOOPBACK_IPIP_OPTIONS_GRE_KEY_PRESET,
6712 };
6713
6714 /* reg_ritr_loopback_ipip_options
6715  * Access: RW
6716  */
6717 MLXSW_ITEM32(reg, ritr, loopback_ipip_options, 0x10, 20, 4);
6718
6719 /* reg_ritr_loopback_ipip_uvr
6720  * Underlay Virtual Router ID.
6721  * Range is 0..cap_max_virtual_routers-1.
6722  * Reserved for Spectrum-2.
6723  * Access: RW
6724  */
6725 MLXSW_ITEM32(reg, ritr, loopback_ipip_uvr, 0x10, 0, 16);
6726
6727 /* reg_ritr_loopback_ipip_underlay_rif
6728  * Underlay ingress router interface.
6729  * Reserved for Spectrum.
6730  * Access: RW
6731  */
6732 MLXSW_ITEM32(reg, ritr, loopback_ipip_underlay_rif, 0x14, 0, 16);
6733
6734 /* reg_ritr_loopback_ipip_usip*
6735  * Encapsulation Underlay source IP.
6736  * Access: RW
6737  */
6738 MLXSW_ITEM_BUF(reg, ritr, loopback_ipip_usip6, 0x18, 16);
6739 MLXSW_ITEM32(reg, ritr, loopback_ipip_usip4, 0x24, 0, 32);
6740
6741 /* reg_ritr_loopback_ipip_gre_key
6742  * GRE Key.
6743  * Reserved when ipip_type is not IP_IN_GRE_KEY_IN_IP.
6744  * Access: RW
6745  */
6746 MLXSW_ITEM32(reg, ritr, loopback_ipip_gre_key, 0x28, 0, 32);
6747
6748 /* Shared between ingress/egress */
6749 enum mlxsw_reg_ritr_counter_set_type {
6750         /* No Count. */
6751         MLXSW_REG_RITR_COUNTER_SET_TYPE_NO_COUNT = 0x0,
6752         /* Basic. Used for router interfaces, counting the following:
6753          *      - Error and Discard counters.
6754          *      - Unicast, Multicast and Broadcast counters. Sharing the
6755          *        same set of counters for the different type of traffic
6756          *        (IPv4, IPv6 and mpls).
6757          */
6758         MLXSW_REG_RITR_COUNTER_SET_TYPE_BASIC = 0x9,
6759 };
6760
6761 /* reg_ritr_ingress_counter_index
6762  * Counter Index for flow counter.
6763  * Access: RW
6764  */
6765 MLXSW_ITEM32(reg, ritr, ingress_counter_index, 0x38, 0, 24);
6766
6767 /* reg_ritr_ingress_counter_set_type
6768  * Igress Counter Set Type for router interface counter.
6769  * Access: RW
6770  */
6771 MLXSW_ITEM32(reg, ritr, ingress_counter_set_type, 0x38, 24, 8);
6772
6773 /* reg_ritr_egress_counter_index
6774  * Counter Index for flow counter.
6775  * Access: RW
6776  */
6777 MLXSW_ITEM32(reg, ritr, egress_counter_index, 0x3C, 0, 24);
6778
6779 /* reg_ritr_egress_counter_set_type
6780  * Egress Counter Set Type for router interface counter.
6781  * Access: RW
6782  */
6783 MLXSW_ITEM32(reg, ritr, egress_counter_set_type, 0x3C, 24, 8);
6784
6785 static inline void mlxsw_reg_ritr_counter_pack(char *payload, u32 index,
6786                                                bool enable, bool egress)
6787 {
6788         enum mlxsw_reg_ritr_counter_set_type set_type;
6789
6790         if (enable)
6791                 set_type = MLXSW_REG_RITR_COUNTER_SET_TYPE_BASIC;
6792         else
6793                 set_type = MLXSW_REG_RITR_COUNTER_SET_TYPE_NO_COUNT;
6794
6795         if (egress) {
6796                 mlxsw_reg_ritr_egress_counter_set_type_set(payload, set_type);
6797                 mlxsw_reg_ritr_egress_counter_index_set(payload, index);
6798         } else {
6799                 mlxsw_reg_ritr_ingress_counter_set_type_set(payload, set_type);
6800                 mlxsw_reg_ritr_ingress_counter_index_set(payload, index);
6801         }
6802 }
6803
6804 static inline void mlxsw_reg_ritr_rif_pack(char *payload, u16 rif)
6805 {
6806         MLXSW_REG_ZERO(ritr, payload);
6807         mlxsw_reg_ritr_rif_set(payload, rif);
6808 }
6809
6810 static inline void mlxsw_reg_ritr_sp_if_pack(char *payload, bool lag,
6811                                              u16 system_port, u16 vid)
6812 {
6813         mlxsw_reg_ritr_sp_if_lag_set(payload, lag);
6814         mlxsw_reg_ritr_sp_if_system_port_set(payload, system_port);
6815         mlxsw_reg_ritr_sp_if_vid_set(payload, vid);
6816 }
6817
6818 static inline void mlxsw_reg_ritr_pack(char *payload, bool enable,
6819                                        enum mlxsw_reg_ritr_if_type type,
6820                                        u16 rif, u16 vr_id, u16 mtu)
6821 {
6822         bool op = enable ? MLXSW_REG_RITR_RIF_CREATE : MLXSW_REG_RITR_RIF_DEL;
6823
6824         MLXSW_REG_ZERO(ritr, payload);
6825         mlxsw_reg_ritr_enable_set(payload, enable);
6826         mlxsw_reg_ritr_ipv4_set(payload, 1);
6827         mlxsw_reg_ritr_ipv6_set(payload, 1);
6828         mlxsw_reg_ritr_ipv4_mc_set(payload, 1);
6829         mlxsw_reg_ritr_ipv6_mc_set(payload, 1);
6830         mlxsw_reg_ritr_type_set(payload, type);
6831         mlxsw_reg_ritr_op_set(payload, op);
6832         mlxsw_reg_ritr_rif_set(payload, rif);
6833         mlxsw_reg_ritr_ipv4_fe_set(payload, 1);
6834         mlxsw_reg_ritr_ipv6_fe_set(payload, 1);
6835         mlxsw_reg_ritr_ipv4_mc_fe_set(payload, 1);
6836         mlxsw_reg_ritr_ipv6_mc_fe_set(payload, 1);
6837         mlxsw_reg_ritr_lb_en_set(payload, 1);
6838         mlxsw_reg_ritr_virtual_router_set(payload, vr_id);
6839         mlxsw_reg_ritr_mtu_set(payload, mtu);
6840 }
6841
6842 static inline void mlxsw_reg_ritr_mac_pack(char *payload, const char *mac)
6843 {
6844         mlxsw_reg_ritr_if_mac_memcpy_to(payload, mac);
6845 }
6846
6847 static inline void
6848 mlxsw_reg_ritr_loopback_ipip_common_pack(char *payload,
6849                             enum mlxsw_reg_ritr_loopback_ipip_type ipip_type,
6850                             enum mlxsw_reg_ritr_loopback_ipip_options options,
6851                             u16 uvr_id, u16 underlay_rif, u32 gre_key)
6852 {
6853         mlxsw_reg_ritr_loopback_ipip_type_set(payload, ipip_type);
6854         mlxsw_reg_ritr_loopback_ipip_options_set(payload, options);
6855         mlxsw_reg_ritr_loopback_ipip_uvr_set(payload, uvr_id);
6856         mlxsw_reg_ritr_loopback_ipip_underlay_rif_set(payload, underlay_rif);
6857         mlxsw_reg_ritr_loopback_ipip_gre_key_set(payload, gre_key);
6858 }
6859
6860 static inline void
6861 mlxsw_reg_ritr_loopback_ipip4_pack(char *payload,
6862                             enum mlxsw_reg_ritr_loopback_ipip_type ipip_type,
6863                             enum mlxsw_reg_ritr_loopback_ipip_options options,
6864                             u16 uvr_id, u16 underlay_rif, u32 usip, u32 gre_key)
6865 {
6866         mlxsw_reg_ritr_loopback_protocol_set(payload,
6867                                     MLXSW_REG_RITR_LOOPBACK_PROTOCOL_IPIP_IPV4);
6868         mlxsw_reg_ritr_loopback_ipip_common_pack(payload, ipip_type, options,
6869                                                  uvr_id, underlay_rif, gre_key);
6870         mlxsw_reg_ritr_loopback_ipip_usip4_set(payload, usip);
6871 }
6872
6873 static inline void
6874 mlxsw_reg_ritr_loopback_ipip6_pack(char *payload,
6875                                    enum mlxsw_reg_ritr_loopback_ipip_type ipip_type,
6876                                    enum mlxsw_reg_ritr_loopback_ipip_options options,
6877                                    u16 uvr_id, u16 underlay_rif,
6878                                    const struct in6_addr *usip, u32 gre_key)
6879 {
6880         enum mlxsw_reg_ritr_loopback_protocol protocol =
6881                 MLXSW_REG_RITR_LOOPBACK_PROTOCOL_IPIP_IPV6;
6882
6883         mlxsw_reg_ritr_loopback_protocol_set(payload, protocol);
6884         mlxsw_reg_ritr_loopback_ipip_common_pack(payload, ipip_type, options,
6885                                                  uvr_id, underlay_rif, gre_key);
6886         mlxsw_reg_ritr_loopback_ipip_usip6_memcpy_to(payload,
6887                                                      (const char *)usip);
6888 }
6889
6890 /* RTAR - Router TCAM Allocation Register
6891  * --------------------------------------
6892  * This register is used for allocation of regions in the TCAM table.
6893  */
6894 #define MLXSW_REG_RTAR_ID 0x8004
6895 #define MLXSW_REG_RTAR_LEN 0x20
6896
6897 MLXSW_REG_DEFINE(rtar, MLXSW_REG_RTAR_ID, MLXSW_REG_RTAR_LEN);
6898
6899 enum mlxsw_reg_rtar_op {
6900         MLXSW_REG_RTAR_OP_ALLOCATE,
6901         MLXSW_REG_RTAR_OP_RESIZE,
6902         MLXSW_REG_RTAR_OP_DEALLOCATE,
6903 };
6904
6905 /* reg_rtar_op
6906  * Access: WO
6907  */
6908 MLXSW_ITEM32(reg, rtar, op, 0x00, 28, 4);
6909
6910 enum mlxsw_reg_rtar_key_type {
6911         MLXSW_REG_RTAR_KEY_TYPE_IPV4_MULTICAST = 1,
6912         MLXSW_REG_RTAR_KEY_TYPE_IPV6_MULTICAST = 3
6913 };
6914
6915 /* reg_rtar_key_type
6916  * TCAM key type for the region.
6917  * Access: WO
6918  */
6919 MLXSW_ITEM32(reg, rtar, key_type, 0x00, 0, 8);
6920
6921 /* reg_rtar_region_size
6922  * TCAM region size. When allocating/resizing this is the requested
6923  * size, the response is the actual size.
6924  * Note: Actual size may be larger than requested.
6925  * Reserved for op = Deallocate
6926  * Access: WO
6927  */
6928 MLXSW_ITEM32(reg, rtar, region_size, 0x04, 0, 16);
6929
6930 static inline void mlxsw_reg_rtar_pack(char *payload,
6931                                        enum mlxsw_reg_rtar_op op,
6932                                        enum mlxsw_reg_rtar_key_type key_type,
6933                                        u16 region_size)
6934 {
6935         MLXSW_REG_ZERO(rtar, payload);
6936         mlxsw_reg_rtar_op_set(payload, op);
6937         mlxsw_reg_rtar_key_type_set(payload, key_type);
6938         mlxsw_reg_rtar_region_size_set(payload, region_size);
6939 }
6940
6941 /* RATR - Router Adjacency Table Register
6942  * --------------------------------------
6943  * The RATR register is used to configure the Router Adjacency (next-hop)
6944  * Table.
6945  */
6946 #define MLXSW_REG_RATR_ID 0x8008
6947 #define MLXSW_REG_RATR_LEN 0x2C
6948
6949 MLXSW_REG_DEFINE(ratr, MLXSW_REG_RATR_ID, MLXSW_REG_RATR_LEN);
6950
6951 enum mlxsw_reg_ratr_op {
6952         /* Read */
6953         MLXSW_REG_RATR_OP_QUERY_READ = 0,
6954         /* Read and clear activity */
6955         MLXSW_REG_RATR_OP_QUERY_READ_CLEAR = 2,
6956         /* Write Adjacency entry */
6957         MLXSW_REG_RATR_OP_WRITE_WRITE_ENTRY = 1,
6958         /* Write Adjacency entry only if the activity is cleared.
6959          * The write may not succeed if the activity is set. There is not
6960          * direct feedback if the write has succeeded or not, however
6961          * the get will reveal the actual entry (SW can compare the get
6962          * response to the set command).
6963          */
6964         MLXSW_REG_RATR_OP_WRITE_WRITE_ENTRY_ON_ACTIVITY = 3,
6965 };
6966
6967 /* reg_ratr_op
6968  * Note that Write operation may also be used for updating
6969  * counter_set_type and counter_index. In this case all other
6970  * fields must not be updated.
6971  * Access: OP
6972  */
6973 MLXSW_ITEM32(reg, ratr, op, 0x00, 28, 4);
6974
6975 /* reg_ratr_v
6976  * Valid bit. Indicates if the adjacency entry is valid.
6977  * Note: the device may need some time before reusing an invalidated
6978  * entry. During this time the entry can not be reused. It is
6979  * recommended to use another entry before reusing an invalidated
6980  * entry (e.g. software can put it at the end of the list for
6981  * reusing). Trying to access an invalidated entry not yet cleared
6982  * by the device results with failure indicating "Try Again" status.
6983  * When valid is '0' then egress_router_interface,trap_action,
6984  * adjacency_parameters and counters are reserved
6985  * Access: RW
6986  */
6987 MLXSW_ITEM32(reg, ratr, v, 0x00, 24, 1);
6988
6989 /* reg_ratr_a
6990  * Activity. Set for new entries. Set if a packet lookup has hit on
6991  * the specific entry. To clear the a bit, use "clear activity".
6992  * Access: RO
6993  */
6994 MLXSW_ITEM32(reg, ratr, a, 0x00, 16, 1);
6995
6996 enum mlxsw_reg_ratr_type {
6997         /* Ethernet */
6998         MLXSW_REG_RATR_TYPE_ETHERNET,
6999         /* IPoIB Unicast without GRH.
7000          * Reserved for Spectrum.
7001          */
7002         MLXSW_REG_RATR_TYPE_IPOIB_UC,
7003         /* IPoIB Unicast with GRH. Supported only in table 0 (Ethernet unicast
7004          * adjacency).
7005          * Reserved for Spectrum.
7006          */
7007         MLXSW_REG_RATR_TYPE_IPOIB_UC_W_GRH,
7008         /* IPoIB Multicast.
7009          * Reserved for Spectrum.
7010          */
7011         MLXSW_REG_RATR_TYPE_IPOIB_MC,
7012         /* MPLS.
7013          * Reserved for SwitchX/-2.
7014          */
7015         MLXSW_REG_RATR_TYPE_MPLS,
7016         /* IPinIP Encap.
7017          * Reserved for SwitchX/-2.
7018          */
7019         MLXSW_REG_RATR_TYPE_IPIP,
7020 };
7021
7022 /* reg_ratr_type
7023  * Adjacency entry type.
7024  * Access: RW
7025  */
7026 MLXSW_ITEM32(reg, ratr, type, 0x04, 28, 4);
7027
7028 /* reg_ratr_adjacency_index_low
7029  * Bits 15:0 of index into the adjacency table.
7030  * For SwitchX and SwitchX-2, the adjacency table is linear and
7031  * used for adjacency entries only.
7032  * For Spectrum, the index is to the KVD linear.
7033  * Access: Index
7034  */
7035 MLXSW_ITEM32(reg, ratr, adjacency_index_low, 0x04, 0, 16);
7036
7037 /* reg_ratr_egress_router_interface
7038  * Range is 0 .. cap_max_router_interfaces - 1
7039  * Access: RW
7040  */
7041 MLXSW_ITEM32(reg, ratr, egress_router_interface, 0x08, 0, 16);
7042
7043 enum mlxsw_reg_ratr_trap_action {
7044         MLXSW_REG_RATR_TRAP_ACTION_NOP,
7045         MLXSW_REG_RATR_TRAP_ACTION_TRAP,
7046         MLXSW_REG_RATR_TRAP_ACTION_MIRROR_TO_CPU,
7047         MLXSW_REG_RATR_TRAP_ACTION_MIRROR,
7048         MLXSW_REG_RATR_TRAP_ACTION_DISCARD_ERRORS,
7049 };
7050
7051 /* reg_ratr_trap_action
7052  * see mlxsw_reg_ratr_trap_action
7053  * Access: RW
7054  */
7055 MLXSW_ITEM32(reg, ratr, trap_action, 0x0C, 28, 4);
7056
7057 /* reg_ratr_adjacency_index_high
7058  * Bits 23:16 of the adjacency_index.
7059  * Access: Index
7060  */
7061 MLXSW_ITEM32(reg, ratr, adjacency_index_high, 0x0C, 16, 8);
7062
7063 enum mlxsw_reg_ratr_trap_id {
7064         MLXSW_REG_RATR_TRAP_ID_RTR_EGRESS0,
7065         MLXSW_REG_RATR_TRAP_ID_RTR_EGRESS1,
7066 };
7067
7068 /* reg_ratr_trap_id
7069  * Trap ID to be reported to CPU.
7070  * Trap-ID is RTR_EGRESS0 or RTR_EGRESS1.
7071  * For trap_action of NOP, MIRROR and DISCARD_ERROR
7072  * Access: RW
7073  */
7074 MLXSW_ITEM32(reg, ratr, trap_id, 0x0C, 0, 8);
7075
7076 /* reg_ratr_eth_destination_mac
7077  * MAC address of the destination next-hop.
7078  * Access: RW
7079  */
7080 MLXSW_ITEM_BUF(reg, ratr, eth_destination_mac, 0x12, 6);
7081
7082 enum mlxsw_reg_ratr_ipip_type {
7083         /* IPv4, address set by mlxsw_reg_ratr_ipip_ipv4_udip. */
7084         MLXSW_REG_RATR_IPIP_TYPE_IPV4,
7085         /* IPv6, address set by mlxsw_reg_ratr_ipip_ipv6_ptr. */
7086         MLXSW_REG_RATR_IPIP_TYPE_IPV6,
7087 };
7088
7089 /* reg_ratr_ipip_type
7090  * Underlay destination ip type.
7091  * Note: the type field must match the protocol of the router interface.
7092  * Access: RW
7093  */
7094 MLXSW_ITEM32(reg, ratr, ipip_type, 0x10, 16, 4);
7095
7096 /* reg_ratr_ipip_ipv4_udip
7097  * Underlay ipv4 dip.
7098  * Reserved when ipip_type is IPv6.
7099  * Access: RW
7100  */
7101 MLXSW_ITEM32(reg, ratr, ipip_ipv4_udip, 0x18, 0, 32);
7102
7103 /* reg_ratr_ipip_ipv6_ptr
7104  * Pointer to IPv6 underlay destination ip address.
7105  * For Spectrum: Pointer to KVD linear space.
7106  * Access: RW
7107  */
7108 MLXSW_ITEM32(reg, ratr, ipip_ipv6_ptr, 0x1C, 0, 24);
7109
7110 enum mlxsw_reg_flow_counter_set_type {
7111         /* No count */
7112         MLXSW_REG_FLOW_COUNTER_SET_TYPE_NO_COUNT = 0x00,
7113         /* Count packets and bytes */
7114         MLXSW_REG_FLOW_COUNTER_SET_TYPE_PACKETS_BYTES = 0x03,
7115         /* Count only packets */
7116         MLXSW_REG_FLOW_COUNTER_SET_TYPE_PACKETS = 0x05,
7117 };
7118
7119 /* reg_ratr_counter_set_type
7120  * Counter set type for flow counters
7121  * Access: RW
7122  */
7123 MLXSW_ITEM32(reg, ratr, counter_set_type, 0x28, 24, 8);
7124
7125 /* reg_ratr_counter_index
7126  * Counter index for flow counters
7127  * Access: RW
7128  */
7129 MLXSW_ITEM32(reg, ratr, counter_index, 0x28, 0, 24);
7130
7131 static inline void
7132 mlxsw_reg_ratr_pack(char *payload,
7133                     enum mlxsw_reg_ratr_op op, bool valid,
7134                     enum mlxsw_reg_ratr_type type,
7135                     u32 adjacency_index, u16 egress_rif)
7136 {
7137         MLXSW_REG_ZERO(ratr, payload);
7138         mlxsw_reg_ratr_op_set(payload, op);
7139         mlxsw_reg_ratr_v_set(payload, valid);
7140         mlxsw_reg_ratr_type_set(payload, type);
7141         mlxsw_reg_ratr_adjacency_index_low_set(payload, adjacency_index);
7142         mlxsw_reg_ratr_adjacency_index_high_set(payload, adjacency_index >> 16);
7143         mlxsw_reg_ratr_egress_router_interface_set(payload, egress_rif);
7144 }
7145
7146 static inline void mlxsw_reg_ratr_eth_entry_pack(char *payload,
7147                                                  const char *dest_mac)
7148 {
7149         mlxsw_reg_ratr_eth_destination_mac_memcpy_to(payload, dest_mac);
7150 }
7151
7152 static inline void mlxsw_reg_ratr_ipip4_entry_pack(char *payload, u32 ipv4_udip)
7153 {
7154         mlxsw_reg_ratr_ipip_type_set(payload, MLXSW_REG_RATR_IPIP_TYPE_IPV4);
7155         mlxsw_reg_ratr_ipip_ipv4_udip_set(payload, ipv4_udip);
7156 }
7157
7158 static inline void mlxsw_reg_ratr_ipip6_entry_pack(char *payload, u32 ipv6_ptr)
7159 {
7160         mlxsw_reg_ratr_ipip_type_set(payload, MLXSW_REG_RATR_IPIP_TYPE_IPV6);
7161         mlxsw_reg_ratr_ipip_ipv6_ptr_set(payload, ipv6_ptr);
7162 }
7163
7164 static inline void mlxsw_reg_ratr_counter_pack(char *payload, u64 counter_index,
7165                                                bool counter_enable)
7166 {
7167         enum mlxsw_reg_flow_counter_set_type set_type;
7168
7169         if (counter_enable)
7170                 set_type = MLXSW_REG_FLOW_COUNTER_SET_TYPE_PACKETS_BYTES;
7171         else
7172                 set_type = MLXSW_REG_FLOW_COUNTER_SET_TYPE_NO_COUNT;
7173
7174         mlxsw_reg_ratr_counter_index_set(payload, counter_index);
7175         mlxsw_reg_ratr_counter_set_type_set(payload, set_type);
7176 }
7177
7178 /* RDPM - Router DSCP to Priority Mapping
7179  * --------------------------------------
7180  * Controls the mapping from DSCP field to switch priority on routed packets
7181  */
7182 #define MLXSW_REG_RDPM_ID 0x8009
7183 #define MLXSW_REG_RDPM_BASE_LEN 0x00
7184 #define MLXSW_REG_RDPM_DSCP_ENTRY_REC_LEN 0x01
7185 #define MLXSW_REG_RDPM_DSCP_ENTRY_REC_MAX_COUNT 64
7186 #define MLXSW_REG_RDPM_LEN 0x40
7187 #define MLXSW_REG_RDPM_LAST_ENTRY (MLXSW_REG_RDPM_BASE_LEN + \
7188                                    MLXSW_REG_RDPM_LEN - \
7189                                    MLXSW_REG_RDPM_DSCP_ENTRY_REC_LEN)
7190
7191 MLXSW_REG_DEFINE(rdpm, MLXSW_REG_RDPM_ID, MLXSW_REG_RDPM_LEN);
7192
7193 /* reg_dscp_entry_e
7194  * Enable update of the specific entry
7195  * Access: Index
7196  */
7197 MLXSW_ITEM8_INDEXED(reg, rdpm, dscp_entry_e, MLXSW_REG_RDPM_LAST_ENTRY, 7, 1,
7198                     -MLXSW_REG_RDPM_DSCP_ENTRY_REC_LEN, 0x00, false);
7199
7200 /* reg_dscp_entry_prio
7201  * Switch Priority
7202  * Access: RW
7203  */
7204 MLXSW_ITEM8_INDEXED(reg, rdpm, dscp_entry_prio, MLXSW_REG_RDPM_LAST_ENTRY, 0, 4,
7205                     -MLXSW_REG_RDPM_DSCP_ENTRY_REC_LEN, 0x00, false);
7206
7207 static inline void mlxsw_reg_rdpm_pack(char *payload, unsigned short index,
7208                                        u8 prio)
7209 {
7210         mlxsw_reg_rdpm_dscp_entry_e_set(payload, index, 1);
7211         mlxsw_reg_rdpm_dscp_entry_prio_set(payload, index, prio);
7212 }
7213
7214 /* RICNT - Router Interface Counter Register
7215  * -----------------------------------------
7216  * The RICNT register retrieves per port performance counters
7217  */
7218 #define MLXSW_REG_RICNT_ID 0x800B
7219 #define MLXSW_REG_RICNT_LEN 0x100
7220
7221 MLXSW_REG_DEFINE(ricnt, MLXSW_REG_RICNT_ID, MLXSW_REG_RICNT_LEN);
7222
7223 /* reg_ricnt_counter_index
7224  * Counter index
7225  * Access: RW
7226  */
7227 MLXSW_ITEM32(reg, ricnt, counter_index, 0x04, 0, 24);
7228
7229 enum mlxsw_reg_ricnt_counter_set_type {
7230         /* No Count. */
7231         MLXSW_REG_RICNT_COUNTER_SET_TYPE_NO_COUNT = 0x00,
7232         /* Basic. Used for router interfaces, counting the following:
7233          *      - Error and Discard counters.
7234          *      - Unicast, Multicast and Broadcast counters. Sharing the
7235          *        same set of counters for the different type of traffic
7236          *        (IPv4, IPv6 and mpls).
7237          */
7238         MLXSW_REG_RICNT_COUNTER_SET_TYPE_BASIC = 0x09,
7239 };
7240
7241 /* reg_ricnt_counter_set_type
7242  * Counter Set Type for router interface counter
7243  * Access: RW
7244  */
7245 MLXSW_ITEM32(reg, ricnt, counter_set_type, 0x04, 24, 8);
7246
7247 enum mlxsw_reg_ricnt_opcode {
7248         /* Nop. Supported only for read access*/
7249         MLXSW_REG_RICNT_OPCODE_NOP = 0x00,
7250         /* Clear. Setting the clr bit will reset the counter value for
7251          * all counters of the specified Router Interface.
7252          */
7253         MLXSW_REG_RICNT_OPCODE_CLEAR = 0x08,
7254 };
7255
7256 /* reg_ricnt_opcode
7257  * Opcode
7258  * Access: RW
7259  */
7260 MLXSW_ITEM32(reg, ricnt, op, 0x00, 28, 4);
7261
7262 /* reg_ricnt_good_unicast_packets
7263  * good unicast packets.
7264  * Access: RW
7265  */
7266 MLXSW_ITEM64(reg, ricnt, good_unicast_packets, 0x08, 0, 64);
7267
7268 /* reg_ricnt_good_multicast_packets
7269  * good multicast packets.
7270  * Access: RW
7271  */
7272 MLXSW_ITEM64(reg, ricnt, good_multicast_packets, 0x10, 0, 64);
7273
7274 /* reg_ricnt_good_broadcast_packets
7275  * good broadcast packets
7276  * Access: RW
7277  */
7278 MLXSW_ITEM64(reg, ricnt, good_broadcast_packets, 0x18, 0, 64);
7279
7280 /* reg_ricnt_good_unicast_bytes
7281  * A count of L3 data and padding octets not including L2 headers
7282  * for good unicast frames.
7283  * Access: RW
7284  */
7285 MLXSW_ITEM64(reg, ricnt, good_unicast_bytes, 0x20, 0, 64);
7286
7287 /* reg_ricnt_good_multicast_bytes
7288  * A count of L3 data and padding octets not including L2 headers
7289  * for good multicast frames.
7290  * Access: RW
7291  */
7292 MLXSW_ITEM64(reg, ricnt, good_multicast_bytes, 0x28, 0, 64);
7293
7294 /* reg_ritr_good_broadcast_bytes
7295  * A count of L3 data and padding octets not including L2 headers
7296  * for good broadcast frames.
7297  * Access: RW
7298  */
7299 MLXSW_ITEM64(reg, ricnt, good_broadcast_bytes, 0x30, 0, 64);
7300
7301 /* reg_ricnt_error_packets
7302  * A count of errored frames that do not pass the router checks.
7303  * Access: RW
7304  */
7305 MLXSW_ITEM64(reg, ricnt, error_packets, 0x38, 0, 64);
7306
7307 /* reg_ricnt_discrad_packets
7308  * A count of non-errored frames that do not pass the router checks.
7309  * Access: RW
7310  */
7311 MLXSW_ITEM64(reg, ricnt, discard_packets, 0x40, 0, 64);
7312
7313 /* reg_ricnt_error_bytes
7314  * A count of L3 data and padding octets not including L2 headers
7315  * for errored frames.
7316  * Access: RW
7317  */
7318 MLXSW_ITEM64(reg, ricnt, error_bytes, 0x48, 0, 64);
7319
7320 /* reg_ricnt_discard_bytes
7321  * A count of L3 data and padding octets not including L2 headers
7322  * for non-errored frames that do not pass the router checks.
7323  * Access: RW
7324  */
7325 MLXSW_ITEM64(reg, ricnt, discard_bytes, 0x50, 0, 64);
7326
7327 static inline void mlxsw_reg_ricnt_pack(char *payload, u32 index,
7328                                         enum mlxsw_reg_ricnt_opcode op)
7329 {
7330         MLXSW_REG_ZERO(ricnt, payload);
7331         mlxsw_reg_ricnt_op_set(payload, op);
7332         mlxsw_reg_ricnt_counter_index_set(payload, index);
7333         mlxsw_reg_ricnt_counter_set_type_set(payload,
7334                                              MLXSW_REG_RICNT_COUNTER_SET_TYPE_BASIC);
7335 }
7336
7337 /* RRCR - Router Rules Copy Register Layout
7338  * ----------------------------------------
7339  * This register is used for moving and copying route entry rules.
7340  */
7341 #define MLXSW_REG_RRCR_ID 0x800F
7342 #define MLXSW_REG_RRCR_LEN 0x24
7343
7344 MLXSW_REG_DEFINE(rrcr, MLXSW_REG_RRCR_ID, MLXSW_REG_RRCR_LEN);
7345
7346 enum mlxsw_reg_rrcr_op {
7347         /* Move rules */
7348         MLXSW_REG_RRCR_OP_MOVE,
7349         /* Copy rules */
7350         MLXSW_REG_RRCR_OP_COPY,
7351 };
7352
7353 /* reg_rrcr_op
7354  * Access: WO
7355  */
7356 MLXSW_ITEM32(reg, rrcr, op, 0x00, 28, 4);
7357
7358 /* reg_rrcr_offset
7359  * Offset within the region from which to copy/move.
7360  * Access: Index
7361  */
7362 MLXSW_ITEM32(reg, rrcr, offset, 0x00, 0, 16);
7363
7364 /* reg_rrcr_size
7365  * The number of rules to copy/move.
7366  * Access: WO
7367  */
7368 MLXSW_ITEM32(reg, rrcr, size, 0x04, 0, 16);
7369
7370 /* reg_rrcr_table_id
7371  * Identifier of the table on which to perform the operation. Encoding is the
7372  * same as in RTAR.key_type
7373  * Access: Index
7374  */
7375 MLXSW_ITEM32(reg, rrcr, table_id, 0x10, 0, 4);
7376
7377 /* reg_rrcr_dest_offset
7378  * Offset within the region to which to copy/move
7379  * Access: Index
7380  */
7381 MLXSW_ITEM32(reg, rrcr, dest_offset, 0x20, 0, 16);
7382
7383 static inline void mlxsw_reg_rrcr_pack(char *payload, enum mlxsw_reg_rrcr_op op,
7384                                        u16 offset, u16 size,
7385                                        enum mlxsw_reg_rtar_key_type table_id,
7386                                        u16 dest_offset)
7387 {
7388         MLXSW_REG_ZERO(rrcr, payload);
7389         mlxsw_reg_rrcr_op_set(payload, op);
7390         mlxsw_reg_rrcr_offset_set(payload, offset);
7391         mlxsw_reg_rrcr_size_set(payload, size);
7392         mlxsw_reg_rrcr_table_id_set(payload, table_id);
7393         mlxsw_reg_rrcr_dest_offset_set(payload, dest_offset);
7394 }
7395
7396 /* RALTA - Router Algorithmic LPM Tree Allocation Register
7397  * -------------------------------------------------------
7398  * RALTA is used to allocate the LPM trees of the SHSPM method.
7399  */
7400 #define MLXSW_REG_RALTA_ID 0x8010
7401 #define MLXSW_REG_RALTA_LEN 0x04
7402
7403 MLXSW_REG_DEFINE(ralta, MLXSW_REG_RALTA_ID, MLXSW_REG_RALTA_LEN);
7404
7405 /* reg_ralta_op
7406  * opcode (valid for Write, must be 0 on Read)
7407  * 0 - allocate a tree
7408  * 1 - deallocate a tree
7409  * Access: OP
7410  */
7411 MLXSW_ITEM32(reg, ralta, op, 0x00, 28, 2);
7412
7413 enum mlxsw_reg_ralxx_protocol {
7414         MLXSW_REG_RALXX_PROTOCOL_IPV4,
7415         MLXSW_REG_RALXX_PROTOCOL_IPV6,
7416 };
7417
7418 /* reg_ralta_protocol
7419  * Protocol.
7420  * Deallocation opcode: Reserved.
7421  * Access: RW
7422  */
7423 MLXSW_ITEM32(reg, ralta, protocol, 0x00, 24, 4);
7424
7425 /* reg_ralta_tree_id
7426  * An identifier (numbered from 1..cap_shspm_max_trees-1) representing
7427  * the tree identifier (managed by software).
7428  * Note that tree_id 0 is allocated for a default-route tree.
7429  * Access: Index
7430  */
7431 MLXSW_ITEM32(reg, ralta, tree_id, 0x00, 0, 8);
7432
7433 static inline void mlxsw_reg_ralta_pack(char *payload, bool alloc,
7434                                         enum mlxsw_reg_ralxx_protocol protocol,
7435                                         u8 tree_id)
7436 {
7437         MLXSW_REG_ZERO(ralta, payload);
7438         mlxsw_reg_ralta_op_set(payload, !alloc);
7439         mlxsw_reg_ralta_protocol_set(payload, protocol);
7440         mlxsw_reg_ralta_tree_id_set(payload, tree_id);
7441 }
7442
7443 /* RALST - Router Algorithmic LPM Structure Tree Register
7444  * ------------------------------------------------------
7445  * RALST is used to set and query the structure of an LPM tree.
7446  * The structure of the tree must be sorted as a sorted binary tree, while
7447  * each node is a bin that is tagged as the length of the prefixes the lookup
7448  * will refer to. Therefore, bin X refers to a set of entries with prefixes
7449  * of X bits to match with the destination address. The bin 0 indicates
7450  * the default action, when there is no match of any prefix.
7451  */
7452 #define MLXSW_REG_RALST_ID 0x8011
7453 #define MLXSW_REG_RALST_LEN 0x104
7454
7455 MLXSW_REG_DEFINE(ralst, MLXSW_REG_RALST_ID, MLXSW_REG_RALST_LEN);
7456
7457 /* reg_ralst_root_bin
7458  * The bin number of the root bin.
7459  * 0<root_bin=<(length of IP address)
7460  * For a default-route tree configure 0xff
7461  * Access: RW
7462  */
7463 MLXSW_ITEM32(reg, ralst, root_bin, 0x00, 16, 8);
7464
7465 /* reg_ralst_tree_id
7466  * Tree identifier numbered from 1..(cap_shspm_max_trees-1).
7467  * Access: Index
7468  */
7469 MLXSW_ITEM32(reg, ralst, tree_id, 0x00, 0, 8);
7470
7471 #define MLXSW_REG_RALST_BIN_NO_CHILD 0xff
7472 #define MLXSW_REG_RALST_BIN_OFFSET 0x04
7473 #define MLXSW_REG_RALST_BIN_COUNT 128
7474
7475 /* reg_ralst_left_child_bin
7476  * Holding the children of the bin according to the stored tree's structure.
7477  * For trees composed of less than 4 blocks, the bins in excess are reserved.
7478  * Note that tree_id 0 is allocated for a default-route tree, bins are 0xff
7479  * Access: RW
7480  */
7481 MLXSW_ITEM16_INDEXED(reg, ralst, left_child_bin, 0x04, 8, 8, 0x02, 0x00, false);
7482
7483 /* reg_ralst_right_child_bin
7484  * Holding the children of the bin according to the stored tree's structure.
7485  * For trees composed of less than 4 blocks, the bins in excess are reserved.
7486  * Note that tree_id 0 is allocated for a default-route tree, bins are 0xff
7487  * Access: RW
7488  */
7489 MLXSW_ITEM16_INDEXED(reg, ralst, right_child_bin, 0x04, 0, 8, 0x02, 0x00,
7490                      false);
7491
7492 static inline void mlxsw_reg_ralst_pack(char *payload, u8 root_bin, u8 tree_id)
7493 {
7494         MLXSW_REG_ZERO(ralst, payload);
7495
7496         /* Initialize all bins to have no left or right child */
7497         memset(payload + MLXSW_REG_RALST_BIN_OFFSET,
7498                MLXSW_REG_RALST_BIN_NO_CHILD, MLXSW_REG_RALST_BIN_COUNT * 2);
7499
7500         mlxsw_reg_ralst_root_bin_set(payload, root_bin);
7501         mlxsw_reg_ralst_tree_id_set(payload, tree_id);
7502 }
7503
7504 static inline void mlxsw_reg_ralst_bin_pack(char *payload, u8 bin_number,
7505                                             u8 left_child_bin,
7506                                             u8 right_child_bin)
7507 {
7508         int bin_index = bin_number - 1;
7509
7510         mlxsw_reg_ralst_left_child_bin_set(payload, bin_index, left_child_bin);
7511         mlxsw_reg_ralst_right_child_bin_set(payload, bin_index,
7512                                             right_child_bin);
7513 }
7514
7515 /* RALTB - Router Algorithmic LPM Tree Binding Register
7516  * ----------------------------------------------------
7517  * RALTB is used to bind virtual router and protocol to an allocated LPM tree.
7518  */
7519 #define MLXSW_REG_RALTB_ID 0x8012
7520 #define MLXSW_REG_RALTB_LEN 0x04
7521
7522 MLXSW_REG_DEFINE(raltb, MLXSW_REG_RALTB_ID, MLXSW_REG_RALTB_LEN);
7523
7524 /* reg_raltb_virtual_router
7525  * Virtual Router ID
7526  * Range is 0..cap_max_virtual_routers-1
7527  * Access: Index
7528  */
7529 MLXSW_ITEM32(reg, raltb, virtual_router, 0x00, 16, 16);
7530
7531 /* reg_raltb_protocol
7532  * Protocol.
7533  * Access: Index
7534  */
7535 MLXSW_ITEM32(reg, raltb, protocol, 0x00, 12, 4);
7536
7537 /* reg_raltb_tree_id
7538  * Tree to be used for the {virtual_router, protocol}
7539  * Tree identifier numbered from 1..(cap_shspm_max_trees-1).
7540  * By default, all Unicast IPv4 and IPv6 are bound to tree_id 0.
7541  * Access: RW
7542  */
7543 MLXSW_ITEM32(reg, raltb, tree_id, 0x00, 0, 8);
7544
7545 static inline void mlxsw_reg_raltb_pack(char *payload, u16 virtual_router,
7546                                         enum mlxsw_reg_ralxx_protocol protocol,
7547                                         u8 tree_id)
7548 {
7549         MLXSW_REG_ZERO(raltb, payload);
7550         mlxsw_reg_raltb_virtual_router_set(payload, virtual_router);
7551         mlxsw_reg_raltb_protocol_set(payload, protocol);
7552         mlxsw_reg_raltb_tree_id_set(payload, tree_id);
7553 }
7554
7555 /* RALUE - Router Algorithmic LPM Unicast Entry Register
7556  * -----------------------------------------------------
7557  * RALUE is used to configure and query LPM entries that serve
7558  * the Unicast protocols.
7559  */
7560 #define MLXSW_REG_RALUE_ID 0x8013
7561 #define MLXSW_REG_RALUE_LEN 0x38
7562
7563 MLXSW_REG_DEFINE(ralue, MLXSW_REG_RALUE_ID, MLXSW_REG_RALUE_LEN);
7564
7565 /* reg_ralue_protocol
7566  * Protocol.
7567  * Access: Index
7568  */
7569 MLXSW_ITEM32(reg, ralue, protocol, 0x00, 24, 4);
7570
7571 enum mlxsw_reg_ralue_op {
7572         /* Read operation. If entry doesn't exist, the operation fails. */
7573         MLXSW_REG_RALUE_OP_QUERY_READ = 0,
7574         /* Clear on read operation. Used to read entry and
7575          * clear Activity bit.
7576          */
7577         MLXSW_REG_RALUE_OP_QUERY_CLEAR = 1,
7578         /* Write operation. Used to write a new entry to the table. All RW
7579          * fields are written for new entry. Activity bit is set
7580          * for new entries.
7581          */
7582         MLXSW_REG_RALUE_OP_WRITE_WRITE = 0,
7583         /* Update operation. Used to update an existing route entry and
7584          * only update the RW fields that are detailed in the field
7585          * op_u_mask. If entry doesn't exist, the operation fails.
7586          */
7587         MLXSW_REG_RALUE_OP_WRITE_UPDATE = 1,
7588         /* Clear activity. The Activity bit (the field a) is cleared
7589          * for the entry.
7590          */
7591         MLXSW_REG_RALUE_OP_WRITE_CLEAR = 2,
7592         /* Delete operation. Used to delete an existing entry. If entry
7593          * doesn't exist, the operation fails.
7594          */
7595         MLXSW_REG_RALUE_OP_WRITE_DELETE = 3,
7596 };
7597
7598 /* reg_ralue_op
7599  * Operation.
7600  * Access: OP
7601  */
7602 MLXSW_ITEM32(reg, ralue, op, 0x00, 20, 3);
7603
7604 /* reg_ralue_a
7605  * Activity. Set for new entries. Set if a packet lookup has hit on the
7606  * specific entry, only if the entry is a route. To clear the a bit, use
7607  * "clear activity" op.
7608  * Enabled by activity_dis in RGCR
7609  * Access: RO
7610  */
7611 MLXSW_ITEM32(reg, ralue, a, 0x00, 16, 1);
7612
7613 /* reg_ralue_virtual_router
7614  * Virtual Router ID
7615  * Range is 0..cap_max_virtual_routers-1
7616  * Access: Index
7617  */
7618 MLXSW_ITEM32(reg, ralue, virtual_router, 0x04, 16, 16);
7619
7620 #define MLXSW_REG_RALUE_OP_U_MASK_ENTRY_TYPE    BIT(0)
7621 #define MLXSW_REG_RALUE_OP_U_MASK_BMP_LEN       BIT(1)
7622 #define MLXSW_REG_RALUE_OP_U_MASK_ACTION        BIT(2)
7623
7624 /* reg_ralue_op_u_mask
7625  * opcode update mask.
7626  * On read operation, this field is reserved.
7627  * This field is valid for update opcode, otherwise - reserved.
7628  * This field is a bitmask of the fields that should be updated.
7629  * Access: WO
7630  */
7631 MLXSW_ITEM32(reg, ralue, op_u_mask, 0x04, 8, 3);
7632
7633 /* reg_ralue_prefix_len
7634  * Number of bits in the prefix of the LPM route.
7635  * Note that for IPv6 prefixes, if prefix_len>64 the entry consumes
7636  * two entries in the physical HW table.
7637  * Access: Index
7638  */
7639 MLXSW_ITEM32(reg, ralue, prefix_len, 0x08, 0, 8);
7640
7641 /* reg_ralue_dip*
7642  * The prefix of the route or of the marker that the object of the LPM
7643  * is compared with. The most significant bits of the dip are the prefix.
7644  * The least significant bits must be '0' if the prefix_len is smaller
7645  * than 128 for IPv6 or smaller than 32 for IPv4.
7646  * IPv4 address uses bits dip[31:0] and bits dip[127:32] are reserved.
7647  * Access: Index
7648  */
7649 MLXSW_ITEM32(reg, ralue, dip4, 0x18, 0, 32);
7650 MLXSW_ITEM_BUF(reg, ralue, dip6, 0x0C, 16);
7651
7652 enum mlxsw_reg_ralue_entry_type {
7653         MLXSW_REG_RALUE_ENTRY_TYPE_MARKER_ENTRY = 1,
7654         MLXSW_REG_RALUE_ENTRY_TYPE_ROUTE_ENTRY = 2,
7655         MLXSW_REG_RALUE_ENTRY_TYPE_MARKER_AND_ROUTE_ENTRY = 3,
7656 };
7657
7658 /* reg_ralue_entry_type
7659  * Entry type.
7660  * Note - for Marker entries, the action_type and action fields are reserved.
7661  * Access: RW
7662  */
7663 MLXSW_ITEM32(reg, ralue, entry_type, 0x1C, 30, 2);
7664
7665 /* reg_ralue_bmp_len
7666  * The best match prefix length in the case that there is no match for
7667  * longer prefixes.
7668  * If (entry_type != MARKER_ENTRY), bmp_len must be equal to prefix_len
7669  * Note for any update operation with entry_type modification this
7670  * field must be set.
7671  * Access: RW
7672  */
7673 MLXSW_ITEM32(reg, ralue, bmp_len, 0x1C, 16, 8);
7674
7675 enum mlxsw_reg_ralue_action_type {
7676         MLXSW_REG_RALUE_ACTION_TYPE_REMOTE,
7677         MLXSW_REG_RALUE_ACTION_TYPE_LOCAL,
7678         MLXSW_REG_RALUE_ACTION_TYPE_IP2ME,
7679 };
7680
7681 /* reg_ralue_action_type
7682  * Action Type
7683  * Indicates how the IP address is connected.
7684  * It can be connected to a local subnet through local_erif or can be
7685  * on a remote subnet connected through a next-hop router,
7686  * or transmitted to the CPU.
7687  * Reserved when entry_type = MARKER_ENTRY
7688  * Access: RW
7689  */
7690 MLXSW_ITEM32(reg, ralue, action_type, 0x1C, 0, 2);
7691
7692 enum mlxsw_reg_ralue_trap_action {
7693         MLXSW_REG_RALUE_TRAP_ACTION_NOP,
7694         MLXSW_REG_RALUE_TRAP_ACTION_TRAP,
7695         MLXSW_REG_RALUE_TRAP_ACTION_MIRROR_TO_CPU,
7696         MLXSW_REG_RALUE_TRAP_ACTION_MIRROR,
7697         MLXSW_REG_RALUE_TRAP_ACTION_DISCARD_ERROR,
7698 };
7699
7700 /* reg_ralue_trap_action
7701  * Trap action.
7702  * For IP2ME action, only NOP and MIRROR are possible.
7703  * Access: RW
7704  */
7705 MLXSW_ITEM32(reg, ralue, trap_action, 0x20, 28, 4);
7706
7707 /* reg_ralue_trap_id
7708  * Trap ID to be reported to CPU.
7709  * Trap ID is RTR_INGRESS0 or RTR_INGRESS1.
7710  * For trap_action of NOP, MIRROR and DISCARD_ERROR, trap_id is reserved.
7711  * Access: RW
7712  */
7713 MLXSW_ITEM32(reg, ralue, trap_id, 0x20, 0, 9);
7714
7715 /* reg_ralue_adjacency_index
7716  * Points to the first entry of the group-based ECMP.
7717  * Only relevant in case of REMOTE action.
7718  * Access: RW
7719  */
7720 MLXSW_ITEM32(reg, ralue, adjacency_index, 0x24, 0, 24);
7721
7722 /* reg_ralue_ecmp_size
7723  * Amount of sequential entries starting
7724  * from the adjacency_index (the number of ECMPs).
7725  * The valid range is 1-64, 512, 1024, 2048 and 4096.
7726  * Reserved when trap_action is TRAP or DISCARD_ERROR.
7727  * Only relevant in case of REMOTE action.
7728  * Access: RW
7729  */
7730 MLXSW_ITEM32(reg, ralue, ecmp_size, 0x28, 0, 13);
7731
7732 /* reg_ralue_local_erif
7733  * Egress Router Interface.
7734  * Only relevant in case of LOCAL action.
7735  * Access: RW
7736  */
7737 MLXSW_ITEM32(reg, ralue, local_erif, 0x24, 0, 16);
7738
7739 /* reg_ralue_ip2me_v
7740  * Valid bit for the tunnel_ptr field.
7741  * If valid = 0 then trap to CPU as IP2ME trap ID.
7742  * If valid = 1 and the packet format allows NVE or IPinIP tunnel
7743  * decapsulation then tunnel decapsulation is done.
7744  * If valid = 1 and packet format does not allow NVE or IPinIP tunnel
7745  * decapsulation then trap as IP2ME trap ID.
7746  * Only relevant in case of IP2ME action.
7747  * Access: RW
7748  */
7749 MLXSW_ITEM32(reg, ralue, ip2me_v, 0x24, 31, 1);
7750
7751 /* reg_ralue_ip2me_tunnel_ptr
7752  * Tunnel Pointer for NVE or IPinIP tunnel decapsulation.
7753  * For Spectrum, pointer to KVD Linear.
7754  * Only relevant in case of IP2ME action.
7755  * Access: RW
7756  */
7757 MLXSW_ITEM32(reg, ralue, ip2me_tunnel_ptr, 0x24, 0, 24);
7758
7759 static inline void mlxsw_reg_ralue_pack(char *payload,
7760                                         enum mlxsw_reg_ralxx_protocol protocol,
7761                                         enum mlxsw_reg_ralue_op op,
7762                                         u16 virtual_router, u8 prefix_len)
7763 {
7764         MLXSW_REG_ZERO(ralue, payload);
7765         mlxsw_reg_ralue_protocol_set(payload, protocol);
7766         mlxsw_reg_ralue_op_set(payload, op);
7767         mlxsw_reg_ralue_virtual_router_set(payload, virtual_router);
7768         mlxsw_reg_ralue_prefix_len_set(payload, prefix_len);
7769         mlxsw_reg_ralue_entry_type_set(payload,
7770                                        MLXSW_REG_RALUE_ENTRY_TYPE_ROUTE_ENTRY);
7771         mlxsw_reg_ralue_bmp_len_set(payload, prefix_len);
7772 }
7773
7774 static inline void mlxsw_reg_ralue_pack4(char *payload,
7775                                          enum mlxsw_reg_ralxx_protocol protocol,
7776                                          enum mlxsw_reg_ralue_op op,
7777                                          u16 virtual_router, u8 prefix_len,
7778                                          u32 *dip)
7779 {
7780         mlxsw_reg_ralue_pack(payload, protocol, op, virtual_router, prefix_len);
7781         if (dip)
7782                 mlxsw_reg_ralue_dip4_set(payload, *dip);
7783 }
7784
7785 static inline void mlxsw_reg_ralue_pack6(char *payload,
7786                                          enum mlxsw_reg_ralxx_protocol protocol,
7787                                          enum mlxsw_reg_ralue_op op,
7788                                          u16 virtual_router, u8 prefix_len,
7789                                          const void *dip)
7790 {
7791         mlxsw_reg_ralue_pack(payload, protocol, op, virtual_router, prefix_len);
7792         if (dip)
7793                 mlxsw_reg_ralue_dip6_memcpy_to(payload, dip);
7794 }
7795
7796 static inline void
7797 mlxsw_reg_ralue_act_remote_pack(char *payload,
7798                                 enum mlxsw_reg_ralue_trap_action trap_action,
7799                                 u16 trap_id, u32 adjacency_index, u16 ecmp_size)
7800 {
7801         mlxsw_reg_ralue_action_type_set(payload,
7802                                         MLXSW_REG_RALUE_ACTION_TYPE_REMOTE);
7803         mlxsw_reg_ralue_trap_action_set(payload, trap_action);
7804         mlxsw_reg_ralue_trap_id_set(payload, trap_id);
7805         mlxsw_reg_ralue_adjacency_index_set(payload, adjacency_index);
7806         mlxsw_reg_ralue_ecmp_size_set(payload, ecmp_size);
7807 }
7808
7809 static inline void
7810 mlxsw_reg_ralue_act_local_pack(char *payload,
7811                                enum mlxsw_reg_ralue_trap_action trap_action,
7812                                u16 trap_id, u16 local_erif)
7813 {
7814         mlxsw_reg_ralue_action_type_set(payload,
7815                                         MLXSW_REG_RALUE_ACTION_TYPE_LOCAL);
7816         mlxsw_reg_ralue_trap_action_set(payload, trap_action);
7817         mlxsw_reg_ralue_trap_id_set(payload, trap_id);
7818         mlxsw_reg_ralue_local_erif_set(payload, local_erif);
7819 }
7820
7821 static inline void
7822 mlxsw_reg_ralue_act_ip2me_pack(char *payload)
7823 {
7824         mlxsw_reg_ralue_action_type_set(payload,
7825                                         MLXSW_REG_RALUE_ACTION_TYPE_IP2ME);
7826 }
7827
7828 static inline void
7829 mlxsw_reg_ralue_act_ip2me_tun_pack(char *payload, u32 tunnel_ptr)
7830 {
7831         mlxsw_reg_ralue_action_type_set(payload,
7832                                         MLXSW_REG_RALUE_ACTION_TYPE_IP2ME);
7833         mlxsw_reg_ralue_ip2me_v_set(payload, 1);
7834         mlxsw_reg_ralue_ip2me_tunnel_ptr_set(payload, tunnel_ptr);
7835 }
7836
7837 /* RAUHT - Router Algorithmic LPM Unicast Host Table Register
7838  * ----------------------------------------------------------
7839  * The RAUHT register is used to configure and query the Unicast Host table in
7840  * devices that implement the Algorithmic LPM.
7841  */
7842 #define MLXSW_REG_RAUHT_ID 0x8014
7843 #define MLXSW_REG_RAUHT_LEN 0x74
7844
7845 MLXSW_REG_DEFINE(rauht, MLXSW_REG_RAUHT_ID, MLXSW_REG_RAUHT_LEN);
7846
7847 enum mlxsw_reg_rauht_type {
7848         MLXSW_REG_RAUHT_TYPE_IPV4,
7849         MLXSW_REG_RAUHT_TYPE_IPV6,
7850 };
7851
7852 /* reg_rauht_type
7853  * Access: Index
7854  */
7855 MLXSW_ITEM32(reg, rauht, type, 0x00, 24, 2);
7856
7857 enum mlxsw_reg_rauht_op {
7858         MLXSW_REG_RAUHT_OP_QUERY_READ = 0,
7859         /* Read operation */
7860         MLXSW_REG_RAUHT_OP_QUERY_CLEAR_ON_READ = 1,
7861         /* Clear on read operation. Used to read entry and clear
7862          * activity bit.
7863          */
7864         MLXSW_REG_RAUHT_OP_WRITE_ADD = 0,
7865         /* Add. Used to write a new entry to the table. All R/W fields are
7866          * relevant for new entry. Activity bit is set for new entries.
7867          */
7868         MLXSW_REG_RAUHT_OP_WRITE_UPDATE = 1,
7869         /* Update action. Used to update an existing route entry and
7870          * only update the following fields:
7871          * trap_action, trap_id, mac, counter_set_type, counter_index
7872          */
7873         MLXSW_REG_RAUHT_OP_WRITE_CLEAR_ACTIVITY = 2,
7874         /* Clear activity. A bit is cleared for the entry. */
7875         MLXSW_REG_RAUHT_OP_WRITE_DELETE = 3,
7876         /* Delete entry */
7877         MLXSW_REG_RAUHT_OP_WRITE_DELETE_ALL = 4,
7878         /* Delete all host entries on a RIF. In this command, dip
7879          * field is reserved.
7880          */
7881 };
7882
7883 /* reg_rauht_op
7884  * Access: OP
7885  */
7886 MLXSW_ITEM32(reg, rauht, op, 0x00, 20, 3);
7887
7888 /* reg_rauht_a
7889  * Activity. Set for new entries. Set if a packet lookup has hit on
7890  * the specific entry.
7891  * To clear the a bit, use "clear activity" op.
7892  * Enabled by activity_dis in RGCR
7893  * Access: RO
7894  */
7895 MLXSW_ITEM32(reg, rauht, a, 0x00, 16, 1);
7896
7897 /* reg_rauht_rif
7898  * Router Interface
7899  * Access: Index
7900  */
7901 MLXSW_ITEM32(reg, rauht, rif, 0x00, 0, 16);
7902
7903 /* reg_rauht_dip*
7904  * Destination address.
7905  * Access: Index
7906  */
7907 MLXSW_ITEM32(reg, rauht, dip4, 0x1C, 0x0, 32);
7908 MLXSW_ITEM_BUF(reg, rauht, dip6, 0x10, 16);
7909
7910 enum mlxsw_reg_rauht_trap_action {
7911         MLXSW_REG_RAUHT_TRAP_ACTION_NOP,
7912         MLXSW_REG_RAUHT_TRAP_ACTION_TRAP,
7913         MLXSW_REG_RAUHT_TRAP_ACTION_MIRROR_TO_CPU,
7914         MLXSW_REG_RAUHT_TRAP_ACTION_MIRROR,
7915         MLXSW_REG_RAUHT_TRAP_ACTION_DISCARD_ERRORS,
7916 };
7917
7918 /* reg_rauht_trap_action
7919  * Access: RW
7920  */
7921 MLXSW_ITEM32(reg, rauht, trap_action, 0x60, 28, 4);
7922
7923 enum mlxsw_reg_rauht_trap_id {
7924         MLXSW_REG_RAUHT_TRAP_ID_RTR_EGRESS0,
7925         MLXSW_REG_RAUHT_TRAP_ID_RTR_EGRESS1,
7926 };
7927
7928 /* reg_rauht_trap_id
7929  * Trap ID to be reported to CPU.
7930  * Trap-ID is RTR_EGRESS0 or RTR_EGRESS1.
7931  * For trap_action of NOP, MIRROR and DISCARD_ERROR,
7932  * trap_id is reserved.
7933  * Access: RW
7934  */
7935 MLXSW_ITEM32(reg, rauht, trap_id, 0x60, 0, 9);
7936
7937 /* reg_rauht_counter_set_type
7938  * Counter set type for flow counters
7939  * Access: RW
7940  */
7941 MLXSW_ITEM32(reg, rauht, counter_set_type, 0x68, 24, 8);
7942
7943 /* reg_rauht_counter_index
7944  * Counter index for flow counters
7945  * Access: RW
7946  */
7947 MLXSW_ITEM32(reg, rauht, counter_index, 0x68, 0, 24);
7948
7949 /* reg_rauht_mac
7950  * MAC address.
7951  * Access: RW
7952  */
7953 MLXSW_ITEM_BUF(reg, rauht, mac, 0x6E, 6);
7954
7955 static inline void mlxsw_reg_rauht_pack(char *payload,
7956                                         enum mlxsw_reg_rauht_op op, u16 rif,
7957                                         const char *mac)
7958 {
7959         MLXSW_REG_ZERO(rauht, payload);
7960         mlxsw_reg_rauht_op_set(payload, op);
7961         mlxsw_reg_rauht_rif_set(payload, rif);
7962         mlxsw_reg_rauht_mac_memcpy_to(payload, mac);
7963 }
7964
7965 static inline void mlxsw_reg_rauht_pack4(char *payload,
7966                                          enum mlxsw_reg_rauht_op op, u16 rif,
7967                                          const char *mac, u32 dip)
7968 {
7969         mlxsw_reg_rauht_pack(payload, op, rif, mac);
7970         mlxsw_reg_rauht_dip4_set(payload, dip);
7971 }
7972
7973 static inline void mlxsw_reg_rauht_pack6(char *payload,
7974                                          enum mlxsw_reg_rauht_op op, u16 rif,
7975                                          const char *mac, const char *dip)
7976 {
7977         mlxsw_reg_rauht_pack(payload, op, rif, mac);
7978         mlxsw_reg_rauht_type_set(payload, MLXSW_REG_RAUHT_TYPE_IPV6);
7979         mlxsw_reg_rauht_dip6_memcpy_to(payload, dip);
7980 }
7981
7982 static inline void mlxsw_reg_rauht_pack_counter(char *payload,
7983                                                 u64 counter_index)
7984 {
7985         mlxsw_reg_rauht_counter_index_set(payload, counter_index);
7986         mlxsw_reg_rauht_counter_set_type_set(payload,
7987                                              MLXSW_REG_FLOW_COUNTER_SET_TYPE_PACKETS_BYTES);
7988 }
7989
7990 /* RALEU - Router Algorithmic LPM ECMP Update Register
7991  * ---------------------------------------------------
7992  * The register enables updating the ECMP section in the action for multiple
7993  * LPM Unicast entries in a single operation. The update is executed to
7994  * all entries of a {virtual router, protocol} tuple using the same ECMP group.
7995  */
7996 #define MLXSW_REG_RALEU_ID 0x8015
7997 #define MLXSW_REG_RALEU_LEN 0x28
7998
7999 MLXSW_REG_DEFINE(raleu, MLXSW_REG_RALEU_ID, MLXSW_REG_RALEU_LEN);
8000
8001 /* reg_raleu_protocol
8002  * Protocol.
8003  * Access: Index
8004  */
8005 MLXSW_ITEM32(reg, raleu, protocol, 0x00, 24, 4);
8006
8007 /* reg_raleu_virtual_router
8008  * Virtual Router ID
8009  * Range is 0..cap_max_virtual_routers-1
8010  * Access: Index
8011  */
8012 MLXSW_ITEM32(reg, raleu, virtual_router, 0x00, 0, 16);
8013
8014 /* reg_raleu_adjacency_index
8015  * Adjacency Index used for matching on the existing entries.
8016  * Access: Index
8017  */
8018 MLXSW_ITEM32(reg, raleu, adjacency_index, 0x10, 0, 24);
8019
8020 /* reg_raleu_ecmp_size
8021  * ECMP Size used for matching on the existing entries.
8022  * Access: Index
8023  */
8024 MLXSW_ITEM32(reg, raleu, ecmp_size, 0x14, 0, 13);
8025
8026 /* reg_raleu_new_adjacency_index
8027  * New Adjacency Index.
8028  * Access: WO
8029  */
8030 MLXSW_ITEM32(reg, raleu, new_adjacency_index, 0x20, 0, 24);
8031
8032 /* reg_raleu_new_ecmp_size
8033  * New ECMP Size.
8034  * Access: WO
8035  */
8036 MLXSW_ITEM32(reg, raleu, new_ecmp_size, 0x24, 0, 13);
8037
8038 static inline void mlxsw_reg_raleu_pack(char *payload,
8039                                         enum mlxsw_reg_ralxx_protocol protocol,
8040                                         u16 virtual_router,
8041                                         u32 adjacency_index, u16 ecmp_size,
8042                                         u32 new_adjacency_index,
8043                                         u16 new_ecmp_size)
8044 {
8045         MLXSW_REG_ZERO(raleu, payload);
8046         mlxsw_reg_raleu_protocol_set(payload, protocol);
8047         mlxsw_reg_raleu_virtual_router_set(payload, virtual_router);
8048         mlxsw_reg_raleu_adjacency_index_set(payload, adjacency_index);
8049         mlxsw_reg_raleu_ecmp_size_set(payload, ecmp_size);
8050         mlxsw_reg_raleu_new_adjacency_index_set(payload, new_adjacency_index);
8051         mlxsw_reg_raleu_new_ecmp_size_set(payload, new_ecmp_size);
8052 }
8053
8054 /* RAUHTD - Router Algorithmic LPM Unicast Host Table Dump Register
8055  * ----------------------------------------------------------------
8056  * The RAUHTD register allows dumping entries from the Router Unicast Host
8057  * Table. For a given session an entry is dumped no more than one time. The
8058  * first RAUHTD access after reset is a new session. A session ends when the
8059  * num_rec response is smaller than num_rec request or for IPv4 when the
8060  * num_entries is smaller than 4. The clear activity affect the current session
8061  * or the last session if a new session has not started.
8062  */
8063 #define MLXSW_REG_RAUHTD_ID 0x8018
8064 #define MLXSW_REG_RAUHTD_BASE_LEN 0x20
8065 #define MLXSW_REG_RAUHTD_REC_LEN 0x20
8066 #define MLXSW_REG_RAUHTD_REC_MAX_NUM 32
8067 #define MLXSW_REG_RAUHTD_LEN (MLXSW_REG_RAUHTD_BASE_LEN + \
8068                 MLXSW_REG_RAUHTD_REC_MAX_NUM * MLXSW_REG_RAUHTD_REC_LEN)
8069 #define MLXSW_REG_RAUHTD_IPV4_ENT_PER_REC 4
8070
8071 MLXSW_REG_DEFINE(rauhtd, MLXSW_REG_RAUHTD_ID, MLXSW_REG_RAUHTD_LEN);
8072
8073 #define MLXSW_REG_RAUHTD_FILTER_A BIT(0)
8074 #define MLXSW_REG_RAUHTD_FILTER_RIF BIT(3)
8075
8076 /* reg_rauhtd_filter_fields
8077  * if a bit is '0' then the relevant field is ignored and dump is done
8078  * regardless of the field value
8079  * Bit0 - filter by activity: entry_a
8080  * Bit3 - filter by entry rip: entry_rif
8081  * Access: Index
8082  */
8083 MLXSW_ITEM32(reg, rauhtd, filter_fields, 0x00, 0, 8);
8084
8085 enum mlxsw_reg_rauhtd_op {
8086         MLXSW_REG_RAUHTD_OP_DUMP,
8087         MLXSW_REG_RAUHTD_OP_DUMP_AND_CLEAR,
8088 };
8089
8090 /* reg_rauhtd_op
8091  * Access: OP
8092  */
8093 MLXSW_ITEM32(reg, rauhtd, op, 0x04, 24, 2);
8094
8095 /* reg_rauhtd_num_rec
8096  * At request: number of records requested
8097  * At response: number of records dumped
8098  * For IPv4, each record has 4 entries at request and up to 4 entries
8099  * at response
8100  * Range is 0..MLXSW_REG_RAUHTD_REC_MAX_NUM
8101  * Access: Index
8102  */
8103 MLXSW_ITEM32(reg, rauhtd, num_rec, 0x04, 0, 8);
8104
8105 /* reg_rauhtd_entry_a
8106  * Dump only if activity has value of entry_a
8107  * Reserved if filter_fields bit0 is '0'
8108  * Access: Index
8109  */
8110 MLXSW_ITEM32(reg, rauhtd, entry_a, 0x08, 16, 1);
8111
8112 enum mlxsw_reg_rauhtd_type {
8113         MLXSW_REG_RAUHTD_TYPE_IPV4,
8114         MLXSW_REG_RAUHTD_TYPE_IPV6,
8115 };
8116
8117 /* reg_rauhtd_type
8118  * Dump only if record type is:
8119  * 0 - IPv4
8120  * 1 - IPv6
8121  * Access: Index
8122  */
8123 MLXSW_ITEM32(reg, rauhtd, type, 0x08, 0, 4);
8124
8125 /* reg_rauhtd_entry_rif
8126  * Dump only if RIF has value of entry_rif
8127  * Reserved if filter_fields bit3 is '0'
8128  * Access: Index
8129  */
8130 MLXSW_ITEM32(reg, rauhtd, entry_rif, 0x0C, 0, 16);
8131
8132 static inline void mlxsw_reg_rauhtd_pack(char *payload,
8133                                          enum mlxsw_reg_rauhtd_type type)
8134 {
8135         MLXSW_REG_ZERO(rauhtd, payload);
8136         mlxsw_reg_rauhtd_filter_fields_set(payload, MLXSW_REG_RAUHTD_FILTER_A);
8137         mlxsw_reg_rauhtd_op_set(payload, MLXSW_REG_RAUHTD_OP_DUMP_AND_CLEAR);
8138         mlxsw_reg_rauhtd_num_rec_set(payload, MLXSW_REG_RAUHTD_REC_MAX_NUM);
8139         mlxsw_reg_rauhtd_entry_a_set(payload, 1);
8140         mlxsw_reg_rauhtd_type_set(payload, type);
8141 }
8142
8143 /* reg_rauhtd_ipv4_rec_num_entries
8144  * Number of valid entries in this record:
8145  * 0 - 1 valid entry
8146  * 1 - 2 valid entries
8147  * 2 - 3 valid entries
8148  * 3 - 4 valid entries
8149  * Access: RO
8150  */
8151 MLXSW_ITEM32_INDEXED(reg, rauhtd, ipv4_rec_num_entries,
8152                      MLXSW_REG_RAUHTD_BASE_LEN, 28, 2,
8153                      MLXSW_REG_RAUHTD_REC_LEN, 0x00, false);
8154
8155 /* reg_rauhtd_rec_type
8156  * Record type.
8157  * 0 - IPv4
8158  * 1 - IPv6
8159  * Access: RO
8160  */
8161 MLXSW_ITEM32_INDEXED(reg, rauhtd, rec_type, MLXSW_REG_RAUHTD_BASE_LEN, 24, 2,
8162                      MLXSW_REG_RAUHTD_REC_LEN, 0x00, false);
8163
8164 #define MLXSW_REG_RAUHTD_IPV4_ENT_LEN 0x8
8165
8166 /* reg_rauhtd_ipv4_ent_a
8167  * Activity. Set for new entries. Set if a packet lookup has hit on the
8168  * specific entry.
8169  * Access: RO
8170  */
8171 MLXSW_ITEM32_INDEXED(reg, rauhtd, ipv4_ent_a, MLXSW_REG_RAUHTD_BASE_LEN, 16, 1,
8172                      MLXSW_REG_RAUHTD_IPV4_ENT_LEN, 0x00, false);
8173
8174 /* reg_rauhtd_ipv4_ent_rif
8175  * Router interface.
8176  * Access: RO
8177  */
8178 MLXSW_ITEM32_INDEXED(reg, rauhtd, ipv4_ent_rif, MLXSW_REG_RAUHTD_BASE_LEN, 0,
8179                      16, MLXSW_REG_RAUHTD_IPV4_ENT_LEN, 0x00, false);
8180
8181 /* reg_rauhtd_ipv4_ent_dip
8182  * Destination IPv4 address.
8183  * Access: RO
8184  */
8185 MLXSW_ITEM32_INDEXED(reg, rauhtd, ipv4_ent_dip, MLXSW_REG_RAUHTD_BASE_LEN, 0,
8186                      32, MLXSW_REG_RAUHTD_IPV4_ENT_LEN, 0x04, false);
8187
8188 #define MLXSW_REG_RAUHTD_IPV6_ENT_LEN 0x20
8189
8190 /* reg_rauhtd_ipv6_ent_a
8191  * Activity. Set for new entries. Set if a packet lookup has hit on the
8192  * specific entry.
8193  * Access: RO
8194  */
8195 MLXSW_ITEM32_INDEXED(reg, rauhtd, ipv6_ent_a, MLXSW_REG_RAUHTD_BASE_LEN, 16, 1,
8196                      MLXSW_REG_RAUHTD_IPV6_ENT_LEN, 0x00, false);
8197
8198 /* reg_rauhtd_ipv6_ent_rif
8199  * Router interface.
8200  * Access: RO
8201  */
8202 MLXSW_ITEM32_INDEXED(reg, rauhtd, ipv6_ent_rif, MLXSW_REG_RAUHTD_BASE_LEN, 0,
8203                      16, MLXSW_REG_RAUHTD_IPV6_ENT_LEN, 0x00, false);
8204
8205 /* reg_rauhtd_ipv6_ent_dip
8206  * Destination IPv6 address.
8207  * Access: RO
8208  */
8209 MLXSW_ITEM_BUF_INDEXED(reg, rauhtd, ipv6_ent_dip, MLXSW_REG_RAUHTD_BASE_LEN,
8210                        16, MLXSW_REG_RAUHTD_IPV6_ENT_LEN, 0x10);
8211
8212 static inline void mlxsw_reg_rauhtd_ent_ipv4_unpack(char *payload,
8213                                                     int ent_index, u16 *p_rif,
8214                                                     u32 *p_dip)
8215 {
8216         *p_rif = mlxsw_reg_rauhtd_ipv4_ent_rif_get(payload, ent_index);
8217         *p_dip = mlxsw_reg_rauhtd_ipv4_ent_dip_get(payload, ent_index);
8218 }
8219
8220 static inline void mlxsw_reg_rauhtd_ent_ipv6_unpack(char *payload,
8221                                                     int rec_index, u16 *p_rif,
8222                                                     char *p_dip)
8223 {
8224         *p_rif = mlxsw_reg_rauhtd_ipv6_ent_rif_get(payload, rec_index);
8225         mlxsw_reg_rauhtd_ipv6_ent_dip_memcpy_from(payload, rec_index, p_dip);
8226 }
8227
8228 /* RTDP - Routing Tunnel Decap Properties Register
8229  * -----------------------------------------------
8230  * The RTDP register is used for configuring the tunnel decap properties of NVE
8231  * and IPinIP.
8232  */
8233 #define MLXSW_REG_RTDP_ID 0x8020
8234 #define MLXSW_REG_RTDP_LEN 0x44
8235
8236 MLXSW_REG_DEFINE(rtdp, MLXSW_REG_RTDP_ID, MLXSW_REG_RTDP_LEN);
8237
8238 enum mlxsw_reg_rtdp_type {
8239         MLXSW_REG_RTDP_TYPE_NVE,
8240         MLXSW_REG_RTDP_TYPE_IPIP,
8241 };
8242
8243 /* reg_rtdp_type
8244  * Type of the RTDP entry as per enum mlxsw_reg_rtdp_type.
8245  * Access: RW
8246  */
8247 MLXSW_ITEM32(reg, rtdp, type, 0x00, 28, 4);
8248
8249 /* reg_rtdp_tunnel_index
8250  * Index to the Decap entry.
8251  * For Spectrum, Index to KVD Linear.
8252  * Access: Index
8253  */
8254 MLXSW_ITEM32(reg, rtdp, tunnel_index, 0x00, 0, 24);
8255
8256 /* reg_rtdp_egress_router_interface
8257  * Underlay egress router interface.
8258  * Valid range is from 0 to cap_max_router_interfaces - 1
8259  * Access: RW
8260  */
8261 MLXSW_ITEM32(reg, rtdp, egress_router_interface, 0x40, 0, 16);
8262
8263 /* IPinIP */
8264
8265 /* reg_rtdp_ipip_irif
8266  * Ingress Router Interface for the overlay router
8267  * Access: RW
8268  */
8269 MLXSW_ITEM32(reg, rtdp, ipip_irif, 0x04, 16, 16);
8270
8271 enum mlxsw_reg_rtdp_ipip_sip_check {
8272         /* No sip checks. */
8273         MLXSW_REG_RTDP_IPIP_SIP_CHECK_NO,
8274         /* Filter packet if underlay is not IPv4 or if underlay SIP does not
8275          * equal ipv4_usip.
8276          */
8277         MLXSW_REG_RTDP_IPIP_SIP_CHECK_FILTER_IPV4,
8278         /* Filter packet if underlay is not IPv6 or if underlay SIP does not
8279          * equal ipv6_usip.
8280          */
8281         MLXSW_REG_RTDP_IPIP_SIP_CHECK_FILTER_IPV6 = 3,
8282 };
8283
8284 /* reg_rtdp_ipip_sip_check
8285  * SIP check to perform. If decapsulation failed due to these configurations
8286  * then trap_id is IPIP_DECAP_ERROR.
8287  * Access: RW
8288  */
8289 MLXSW_ITEM32(reg, rtdp, ipip_sip_check, 0x04, 0, 3);
8290
8291 /* If set, allow decapsulation of IPinIP (without GRE). */
8292 #define MLXSW_REG_RTDP_IPIP_TYPE_CHECK_ALLOW_IPIP       BIT(0)
8293 /* If set, allow decapsulation of IPinGREinIP without a key. */
8294 #define MLXSW_REG_RTDP_IPIP_TYPE_CHECK_ALLOW_GRE        BIT(1)
8295 /* If set, allow decapsulation of IPinGREinIP with a key. */
8296 #define MLXSW_REG_RTDP_IPIP_TYPE_CHECK_ALLOW_GRE_KEY    BIT(2)
8297
8298 /* reg_rtdp_ipip_type_check
8299  * Flags as per MLXSW_REG_RTDP_IPIP_TYPE_CHECK_*. If decapsulation failed due to
8300  * these configurations then trap_id is IPIP_DECAP_ERROR.
8301  * Access: RW
8302  */
8303 MLXSW_ITEM32(reg, rtdp, ipip_type_check, 0x08, 24, 3);
8304
8305 /* reg_rtdp_ipip_gre_key_check
8306  * Whether GRE key should be checked. When check is enabled:
8307  * - A packet received as IPinIP (without GRE) will always pass.
8308  * - A packet received as IPinGREinIP without a key will not pass the check.
8309  * - A packet received as IPinGREinIP with a key will pass the check only if the
8310  *   key in the packet is equal to expected_gre_key.
8311  * If decapsulation failed due to GRE key then trap_id is IPIP_DECAP_ERROR.
8312  * Access: RW
8313  */
8314 MLXSW_ITEM32(reg, rtdp, ipip_gre_key_check, 0x08, 23, 1);
8315
8316 /* reg_rtdp_ipip_ipv4_usip
8317  * Underlay IPv4 address for ipv4 source address check.
8318  * Reserved when sip_check is not '1'.
8319  * Access: RW
8320  */
8321 MLXSW_ITEM32(reg, rtdp, ipip_ipv4_usip, 0x0C, 0, 32);
8322
8323 /* reg_rtdp_ipip_ipv6_usip_ptr
8324  * This field is valid when sip_check is "sipv6 check explicitly". This is a
8325  * pointer to the IPv6 DIP which is configured by RIPS. For Spectrum, the index
8326  * is to the KVD linear.
8327  * Reserved when sip_check is not MLXSW_REG_RTDP_IPIP_SIP_CHECK_FILTER_IPV6.
8328  * Access: RW
8329  */
8330 MLXSW_ITEM32(reg, rtdp, ipip_ipv6_usip_ptr, 0x10, 0, 24);
8331
8332 /* reg_rtdp_ipip_expected_gre_key
8333  * GRE key for checking.
8334  * Reserved when gre_key_check is '0'.
8335  * Access: RW
8336  */
8337 MLXSW_ITEM32(reg, rtdp, ipip_expected_gre_key, 0x14, 0, 32);
8338
8339 static inline void mlxsw_reg_rtdp_pack(char *payload,
8340                                        enum mlxsw_reg_rtdp_type type,
8341                                        u32 tunnel_index)
8342 {
8343         MLXSW_REG_ZERO(rtdp, payload);
8344         mlxsw_reg_rtdp_type_set(payload, type);
8345         mlxsw_reg_rtdp_tunnel_index_set(payload, tunnel_index);
8346 }
8347
8348 static inline void
8349 mlxsw_reg_rtdp_ipip_pack(char *payload, u16 irif,
8350                          enum mlxsw_reg_rtdp_ipip_sip_check sip_check,
8351                          unsigned int type_check, bool gre_key_check,
8352                          u32 expected_gre_key)
8353 {
8354         mlxsw_reg_rtdp_ipip_irif_set(payload, irif);
8355         mlxsw_reg_rtdp_ipip_sip_check_set(payload, sip_check);
8356         mlxsw_reg_rtdp_ipip_type_check_set(payload, type_check);
8357         mlxsw_reg_rtdp_ipip_gre_key_check_set(payload, gre_key_check);
8358         mlxsw_reg_rtdp_ipip_expected_gre_key_set(payload, expected_gre_key);
8359 }
8360
8361 static inline void
8362 mlxsw_reg_rtdp_ipip4_pack(char *payload, u16 irif,
8363                           enum mlxsw_reg_rtdp_ipip_sip_check sip_check,
8364                           unsigned int type_check, bool gre_key_check,
8365                           u32 ipv4_usip, u32 expected_gre_key)
8366 {
8367         mlxsw_reg_rtdp_ipip_pack(payload, irif, sip_check, type_check,
8368                                  gre_key_check, expected_gre_key);
8369         mlxsw_reg_rtdp_ipip_ipv4_usip_set(payload, ipv4_usip);
8370 }
8371
8372 static inline void
8373 mlxsw_reg_rtdp_ipip6_pack(char *payload, u16 irif,
8374                           enum mlxsw_reg_rtdp_ipip_sip_check sip_check,
8375                           unsigned int type_check, bool gre_key_check,
8376                           u32 ipv6_usip_ptr, u32 expected_gre_key)
8377 {
8378         mlxsw_reg_rtdp_ipip_pack(payload, irif, sip_check, type_check,
8379                                  gre_key_check, expected_gre_key);
8380         mlxsw_reg_rtdp_ipip_ipv6_usip_ptr_set(payload, ipv6_usip_ptr);
8381 }
8382
8383 /* RIPS - Router IP version Six Register
8384  * -------------------------------------
8385  * The RIPS register is used to store IPv6 addresses for use by the NVE and
8386  * IPinIP
8387  */
8388 #define MLXSW_REG_RIPS_ID 0x8021
8389 #define MLXSW_REG_RIPS_LEN 0x14
8390
8391 MLXSW_REG_DEFINE(rips, MLXSW_REG_RIPS_ID, MLXSW_REG_RIPS_LEN);
8392
8393 /* reg_rips_index
8394  * Index to IPv6 address.
8395  * For Spectrum, the index is to the KVD linear.
8396  * Access: Index
8397  */
8398 MLXSW_ITEM32(reg, rips, index, 0x00, 0, 24);
8399
8400 /* reg_rips_ipv6
8401  * IPv6 address
8402  * Access: RW
8403  */
8404 MLXSW_ITEM_BUF(reg, rips, ipv6, 0x04, 16);
8405
8406 static inline void mlxsw_reg_rips_pack(char *payload, u32 index,
8407                                        const struct in6_addr *ipv6)
8408 {
8409         MLXSW_REG_ZERO(rips, payload);
8410         mlxsw_reg_rips_index_set(payload, index);
8411         mlxsw_reg_rips_ipv6_memcpy_to(payload, (const char *)ipv6);
8412 }
8413
8414 /* RATRAD - Router Adjacency Table Activity Dump Register
8415  * ------------------------------------------------------
8416  * The RATRAD register is used to dump and optionally clear activity bits of
8417  * router adjacency table entries.
8418  */
8419 #define MLXSW_REG_RATRAD_ID 0x8022
8420 #define MLXSW_REG_RATRAD_LEN 0x210
8421
8422 MLXSW_REG_DEFINE(ratrad, MLXSW_REG_RATRAD_ID, MLXSW_REG_RATRAD_LEN);
8423
8424 enum {
8425         /* Read activity */
8426         MLXSW_REG_RATRAD_OP_READ_ACTIVITY,
8427         /* Read and clear activity */
8428         MLXSW_REG_RATRAD_OP_READ_CLEAR_ACTIVITY,
8429 };
8430
8431 /* reg_ratrad_op
8432  * Access: Operation
8433  */
8434 MLXSW_ITEM32(reg, ratrad, op, 0x00, 30, 2);
8435
8436 /* reg_ratrad_ecmp_size
8437  * ecmp_size is the amount of sequential entries from adjacency_index. Valid
8438  * ranges:
8439  * Spectrum-1: 32-64, 512, 1024, 2048, 4096
8440  * Spectrum-2/3: 32-128, 256, 512, 1024, 2048, 4096
8441  * Access: Index
8442  */
8443 MLXSW_ITEM32(reg, ratrad, ecmp_size, 0x00, 0, 13);
8444
8445 /* reg_ratrad_adjacency_index
8446  * Index into the adjacency table.
8447  * Access: Index
8448  */
8449 MLXSW_ITEM32(reg, ratrad, adjacency_index, 0x04, 0, 24);
8450
8451 /* reg_ratrad_activity_vector
8452  * Activity bit per adjacency index.
8453  * Bits higher than ecmp_size are reserved.
8454  * Access: RO
8455  */
8456 MLXSW_ITEM_BIT_ARRAY(reg, ratrad, activity_vector, 0x10, 0x200, 1);
8457
8458 static inline void mlxsw_reg_ratrad_pack(char *payload, u32 adjacency_index,
8459                                          u16 ecmp_size)
8460 {
8461         MLXSW_REG_ZERO(ratrad, payload);
8462         mlxsw_reg_ratrad_op_set(payload,
8463                                 MLXSW_REG_RATRAD_OP_READ_CLEAR_ACTIVITY);
8464         mlxsw_reg_ratrad_ecmp_size_set(payload, ecmp_size);
8465         mlxsw_reg_ratrad_adjacency_index_set(payload, adjacency_index);
8466 }
8467
8468 /* RIGR-V2 - Router Interface Group Register Version 2
8469  * ---------------------------------------------------
8470  * The RIGR_V2 register is used to add, remove and query egress interface list
8471  * of a multicast forwarding entry.
8472  */
8473 #define MLXSW_REG_RIGR2_ID 0x8023
8474 #define MLXSW_REG_RIGR2_LEN 0xB0
8475
8476 #define MLXSW_REG_RIGR2_MAX_ERIFS 32
8477
8478 MLXSW_REG_DEFINE(rigr2, MLXSW_REG_RIGR2_ID, MLXSW_REG_RIGR2_LEN);
8479
8480 /* reg_rigr2_rigr_index
8481  * KVD Linear index.
8482  * Access: Index
8483  */
8484 MLXSW_ITEM32(reg, rigr2, rigr_index, 0x04, 0, 24);
8485
8486 /* reg_rigr2_vnext
8487  * Next RIGR Index is valid.
8488  * Access: RW
8489  */
8490 MLXSW_ITEM32(reg, rigr2, vnext, 0x08, 31, 1);
8491
8492 /* reg_rigr2_next_rigr_index
8493  * Next RIGR Index. The index is to the KVD linear.
8494  * Reserved when vnxet = '0'.
8495  * Access: RW
8496  */
8497 MLXSW_ITEM32(reg, rigr2, next_rigr_index, 0x08, 0, 24);
8498
8499 /* reg_rigr2_vrmid
8500  * RMID Index is valid.
8501  * Access: RW
8502  */
8503 MLXSW_ITEM32(reg, rigr2, vrmid, 0x20, 31, 1);
8504
8505 /* reg_rigr2_rmid_index
8506  * RMID Index.
8507  * Range 0 .. max_mid - 1
8508  * Reserved when vrmid = '0'.
8509  * The index is to the Port Group Table (PGT)
8510  * Access: RW
8511  */
8512 MLXSW_ITEM32(reg, rigr2, rmid_index, 0x20, 0, 16);
8513
8514 /* reg_rigr2_erif_entry_v
8515  * Egress Router Interface is valid.
8516  * Note that low-entries must be set if high-entries are set. For
8517  * example: if erif_entry[2].v is set then erif_entry[1].v and
8518  * erif_entry[0].v must be set.
8519  * Index can be from 0 to cap_mc_erif_list_entries-1
8520  * Access: RW
8521  */
8522 MLXSW_ITEM32_INDEXED(reg, rigr2, erif_entry_v, 0x24, 31, 1, 4, 0, false);
8523
8524 /* reg_rigr2_erif_entry_erif
8525  * Egress Router Interface.
8526  * Valid range is from 0 to cap_max_router_interfaces - 1
8527  * Index can be from 0 to MLXSW_REG_RIGR2_MAX_ERIFS - 1
8528  * Access: RW
8529  */
8530 MLXSW_ITEM32_INDEXED(reg, rigr2, erif_entry_erif, 0x24, 0, 16, 4, 0, false);
8531
8532 static inline void mlxsw_reg_rigr2_pack(char *payload, u32 rigr_index,
8533                                         bool vnext, u32 next_rigr_index)
8534 {
8535         MLXSW_REG_ZERO(rigr2, payload);
8536         mlxsw_reg_rigr2_rigr_index_set(payload, rigr_index);
8537         mlxsw_reg_rigr2_vnext_set(payload, vnext);
8538         mlxsw_reg_rigr2_next_rigr_index_set(payload, next_rigr_index);
8539         mlxsw_reg_rigr2_vrmid_set(payload, 0);
8540         mlxsw_reg_rigr2_rmid_index_set(payload, 0);
8541 }
8542
8543 static inline void mlxsw_reg_rigr2_erif_entry_pack(char *payload, int index,
8544                                                    bool v, u16 erif)
8545 {
8546         mlxsw_reg_rigr2_erif_entry_v_set(payload, index, v);
8547         mlxsw_reg_rigr2_erif_entry_erif_set(payload, index, erif);
8548 }
8549
8550 /* RECR-V2 - Router ECMP Configuration Version 2 Register
8551  * ------------------------------------------------------
8552  */
8553 #define MLXSW_REG_RECR2_ID 0x8025
8554 #define MLXSW_REG_RECR2_LEN 0x38
8555
8556 MLXSW_REG_DEFINE(recr2, MLXSW_REG_RECR2_ID, MLXSW_REG_RECR2_LEN);
8557
8558 /* reg_recr2_pp
8559  * Per-port configuration
8560  * Access: Index
8561  */
8562 MLXSW_ITEM32(reg, recr2, pp, 0x00, 24, 1);
8563
8564 /* reg_recr2_sh
8565  * Symmetric hash
8566  * Access: RW
8567  */
8568 MLXSW_ITEM32(reg, recr2, sh, 0x00, 8, 1);
8569
8570 /* reg_recr2_seed
8571  * Seed
8572  * Access: RW
8573  */
8574 MLXSW_ITEM32(reg, recr2, seed, 0x08, 0, 32);
8575
8576 enum {
8577         /* Enable IPv4 fields if packet is not TCP and not UDP */
8578         MLXSW_REG_RECR2_IPV4_EN_NOT_TCP_NOT_UDP = 3,
8579         /* Enable IPv4 fields if packet is TCP or UDP */
8580         MLXSW_REG_RECR2_IPV4_EN_TCP_UDP         = 4,
8581         /* Enable IPv6 fields if packet is not TCP and not UDP */
8582         MLXSW_REG_RECR2_IPV6_EN_NOT_TCP_NOT_UDP = 5,
8583         /* Enable IPv6 fields if packet is TCP or UDP */
8584         MLXSW_REG_RECR2_IPV6_EN_TCP_UDP         = 6,
8585         /* Enable TCP/UDP header fields if packet is IPv4 */
8586         MLXSW_REG_RECR2_TCP_UDP_EN_IPV4         = 7,
8587         /* Enable TCP/UDP header fields if packet is IPv6 */
8588         MLXSW_REG_RECR2_TCP_UDP_EN_IPV6         = 8,
8589
8590         __MLXSW_REG_RECR2_HEADER_CNT,
8591 };
8592
8593 /* reg_recr2_outer_header_enables
8594  * Bit mask where each bit enables a specific layer to be included in
8595  * the hash calculation.
8596  * Access: RW
8597  */
8598 MLXSW_ITEM_BIT_ARRAY(reg, recr2, outer_header_enables, 0x10, 0x04, 1);
8599
8600 enum {
8601         /* IPv4 Source IP */
8602         MLXSW_REG_RECR2_IPV4_SIP0                       = 9,
8603         MLXSW_REG_RECR2_IPV4_SIP3                       = 12,
8604         /* IPv4 Destination IP */
8605         MLXSW_REG_RECR2_IPV4_DIP0                       = 13,
8606         MLXSW_REG_RECR2_IPV4_DIP3                       = 16,
8607         /* IP Protocol */
8608         MLXSW_REG_RECR2_IPV4_PROTOCOL                   = 17,
8609         /* IPv6 Source IP */
8610         MLXSW_REG_RECR2_IPV6_SIP0_7                     = 21,
8611         MLXSW_REG_RECR2_IPV6_SIP8                       = 29,
8612         MLXSW_REG_RECR2_IPV6_SIP15                      = 36,
8613         /* IPv6 Destination IP */
8614         MLXSW_REG_RECR2_IPV6_DIP0_7                     = 37,
8615         MLXSW_REG_RECR2_IPV6_DIP8                       = 45,
8616         MLXSW_REG_RECR2_IPV6_DIP15                      = 52,
8617         /* IPv6 Next Header */
8618         MLXSW_REG_RECR2_IPV6_NEXT_HEADER                = 53,
8619         /* IPv6 Flow Label */
8620         MLXSW_REG_RECR2_IPV6_FLOW_LABEL                 = 57,
8621         /* TCP/UDP Source Port */
8622         MLXSW_REG_RECR2_TCP_UDP_SPORT                   = 74,
8623         /* TCP/UDP Destination Port */
8624         MLXSW_REG_RECR2_TCP_UDP_DPORT                   = 75,
8625
8626         __MLXSW_REG_RECR2_FIELD_CNT,
8627 };
8628
8629 /* reg_recr2_outer_header_fields_enable
8630  * Packet fields to enable for ECMP hash subject to outer_header_enable.
8631  * Access: RW
8632  */
8633 MLXSW_ITEM_BIT_ARRAY(reg, recr2, outer_header_fields_enable, 0x14, 0x14, 1);
8634
8635 /* reg_recr2_inner_header_enables
8636  * Bit mask where each bit enables a specific inner layer to be included in the
8637  * hash calculation. Same values as reg_recr2_outer_header_enables.
8638  * Access: RW
8639  */
8640 MLXSW_ITEM_BIT_ARRAY(reg, recr2, inner_header_enables, 0x2C, 0x04, 1);
8641
8642 enum {
8643         /* Inner IPv4 Source IP */
8644         MLXSW_REG_RECR2_INNER_IPV4_SIP0                 = 3,
8645         MLXSW_REG_RECR2_INNER_IPV4_SIP3                 = 6,
8646         /* Inner IPv4 Destination IP */
8647         MLXSW_REG_RECR2_INNER_IPV4_DIP0                 = 7,
8648         MLXSW_REG_RECR2_INNER_IPV4_DIP3                 = 10,
8649         /* Inner IP Protocol */
8650         MLXSW_REG_RECR2_INNER_IPV4_PROTOCOL             = 11,
8651         /* Inner IPv6 Source IP */
8652         MLXSW_REG_RECR2_INNER_IPV6_SIP0_7               = 12,
8653         MLXSW_REG_RECR2_INNER_IPV6_SIP8                 = 20,
8654         MLXSW_REG_RECR2_INNER_IPV6_SIP15                = 27,
8655         /* Inner IPv6 Destination IP */
8656         MLXSW_REG_RECR2_INNER_IPV6_DIP0_7               = 28,
8657         MLXSW_REG_RECR2_INNER_IPV6_DIP8                 = 36,
8658         MLXSW_REG_RECR2_INNER_IPV6_DIP15                = 43,
8659         /* Inner IPv6 Next Header */
8660         MLXSW_REG_RECR2_INNER_IPV6_NEXT_HEADER          = 44,
8661         /* Inner IPv6 Flow Label */
8662         MLXSW_REG_RECR2_INNER_IPV6_FLOW_LABEL           = 45,
8663         /* Inner TCP/UDP Source Port */
8664         MLXSW_REG_RECR2_INNER_TCP_UDP_SPORT             = 46,
8665         /* Inner TCP/UDP Destination Port */
8666         MLXSW_REG_RECR2_INNER_TCP_UDP_DPORT             = 47,
8667
8668         __MLXSW_REG_RECR2_INNER_FIELD_CNT,
8669 };
8670
8671 /* reg_recr2_inner_header_fields_enable
8672  * Inner packet fields to enable for ECMP hash subject to inner_header_enables.
8673  * Access: RW
8674  */
8675 MLXSW_ITEM_BIT_ARRAY(reg, recr2, inner_header_fields_enable, 0x30, 0x08, 1);
8676
8677 static inline void mlxsw_reg_recr2_pack(char *payload, u32 seed)
8678 {
8679         MLXSW_REG_ZERO(recr2, payload);
8680         mlxsw_reg_recr2_pp_set(payload, false);
8681         mlxsw_reg_recr2_sh_set(payload, true);
8682         mlxsw_reg_recr2_seed_set(payload, seed);
8683 }
8684
8685 /* RMFT-V2 - Router Multicast Forwarding Table Version 2 Register
8686  * --------------------------------------------------------------
8687  * The RMFT_V2 register is used to configure and query the multicast table.
8688  */
8689 #define MLXSW_REG_RMFT2_ID 0x8027
8690 #define MLXSW_REG_RMFT2_LEN 0x174
8691
8692 MLXSW_REG_DEFINE(rmft2, MLXSW_REG_RMFT2_ID, MLXSW_REG_RMFT2_LEN);
8693
8694 /* reg_rmft2_v
8695  * Valid
8696  * Access: RW
8697  */
8698 MLXSW_ITEM32(reg, rmft2, v, 0x00, 31, 1);
8699
8700 enum mlxsw_reg_rmft2_type {
8701         MLXSW_REG_RMFT2_TYPE_IPV4,
8702         MLXSW_REG_RMFT2_TYPE_IPV6
8703 };
8704
8705 /* reg_rmft2_type
8706  * Access: Index
8707  */
8708 MLXSW_ITEM32(reg, rmft2, type, 0x00, 28, 2);
8709
8710 enum mlxsw_sp_reg_rmft2_op {
8711         /* For Write:
8712          * Write operation. Used to write a new entry to the table. All RW
8713          * fields are relevant for new entry. Activity bit is set for new
8714          * entries - Note write with v (Valid) 0 will delete the entry.
8715          * For Query:
8716          * Read operation
8717          */
8718         MLXSW_REG_RMFT2_OP_READ_WRITE,
8719 };
8720
8721 /* reg_rmft2_op
8722  * Operation.
8723  * Access: OP
8724  */
8725 MLXSW_ITEM32(reg, rmft2, op, 0x00, 20, 2);
8726
8727 /* reg_rmft2_a
8728  * Activity. Set for new entries. Set if a packet lookup has hit on the specific
8729  * entry.
8730  * Access: RO
8731  */
8732 MLXSW_ITEM32(reg, rmft2, a, 0x00, 16, 1);
8733
8734 /* reg_rmft2_offset
8735  * Offset within the multicast forwarding table to write to.
8736  * Access: Index
8737  */
8738 MLXSW_ITEM32(reg, rmft2, offset, 0x00, 0, 16);
8739
8740 /* reg_rmft2_virtual_router
8741  * Virtual Router ID. Range from 0..cap_max_virtual_routers-1
8742  * Access: RW
8743  */
8744 MLXSW_ITEM32(reg, rmft2, virtual_router, 0x04, 0, 16);
8745
8746 enum mlxsw_reg_rmft2_irif_mask {
8747         MLXSW_REG_RMFT2_IRIF_MASK_IGNORE,
8748         MLXSW_REG_RMFT2_IRIF_MASK_COMPARE
8749 };
8750
8751 /* reg_rmft2_irif_mask
8752  * Ingress RIF mask.
8753  * Access: RW
8754  */
8755 MLXSW_ITEM32(reg, rmft2, irif_mask, 0x08, 24, 1);
8756
8757 /* reg_rmft2_irif
8758  * Ingress RIF index.
8759  * Access: RW
8760  */
8761 MLXSW_ITEM32(reg, rmft2, irif, 0x08, 0, 16);
8762
8763 /* reg_rmft2_dip{4,6}
8764  * Destination IPv4/6 address
8765  * Access: RW
8766  */
8767 MLXSW_ITEM_BUF(reg, rmft2, dip6, 0x10, 16);
8768 MLXSW_ITEM32(reg, rmft2, dip4, 0x1C, 0, 32);
8769
8770 /* reg_rmft2_dip{4,6}_mask
8771  * A bit that is set directs the TCAM to compare the corresponding bit in key. A
8772  * bit that is clear directs the TCAM to ignore the corresponding bit in key.
8773  * Access: RW
8774  */
8775 MLXSW_ITEM_BUF(reg, rmft2, dip6_mask, 0x20, 16);
8776 MLXSW_ITEM32(reg, rmft2, dip4_mask, 0x2C, 0, 32);
8777
8778 /* reg_rmft2_sip{4,6}
8779  * Source IPv4/6 address
8780  * Access: RW
8781  */
8782 MLXSW_ITEM_BUF(reg, rmft2, sip6, 0x30, 16);
8783 MLXSW_ITEM32(reg, rmft2, sip4, 0x3C, 0, 32);
8784
8785 /* reg_rmft2_sip{4,6}_mask
8786  * A bit that is set directs the TCAM to compare the corresponding bit in key. A
8787  * bit that is clear directs the TCAM to ignore the corresponding bit in key.
8788  * Access: RW
8789  */
8790 MLXSW_ITEM_BUF(reg, rmft2, sip6_mask, 0x40, 16);
8791 MLXSW_ITEM32(reg, rmft2, sip4_mask, 0x4C, 0, 32);
8792
8793 /* reg_rmft2_flexible_action_set
8794  * ACL action set. The only supported action types in this field and in any
8795  * action-set pointed from here are as follows:
8796  * 00h: ACTION_NULL
8797  * 01h: ACTION_MAC_TTL, only TTL configuration is supported.
8798  * 03h: ACTION_TRAP
8799  * 06h: ACTION_QOS
8800  * 08h: ACTION_POLICING_MONITORING
8801  * 10h: ACTION_ROUTER_MC
8802  * Access: RW
8803  */
8804 MLXSW_ITEM_BUF(reg, rmft2, flexible_action_set, 0x80,
8805                MLXSW_REG_FLEX_ACTION_SET_LEN);
8806
8807 static inline void
8808 mlxsw_reg_rmft2_common_pack(char *payload, bool v, u16 offset,
8809                             u16 virtual_router,
8810                             enum mlxsw_reg_rmft2_irif_mask irif_mask, u16 irif,
8811                             const char *flex_action_set)
8812 {
8813         MLXSW_REG_ZERO(rmft2, payload);
8814         mlxsw_reg_rmft2_v_set(payload, v);
8815         mlxsw_reg_rmft2_op_set(payload, MLXSW_REG_RMFT2_OP_READ_WRITE);
8816         mlxsw_reg_rmft2_offset_set(payload, offset);
8817         mlxsw_reg_rmft2_virtual_router_set(payload, virtual_router);
8818         mlxsw_reg_rmft2_irif_mask_set(payload, irif_mask);
8819         mlxsw_reg_rmft2_irif_set(payload, irif);
8820         if (flex_action_set)
8821                 mlxsw_reg_rmft2_flexible_action_set_memcpy_to(payload,
8822                                                               flex_action_set);
8823 }
8824
8825 static inline void
8826 mlxsw_reg_rmft2_ipv4_pack(char *payload, bool v, u16 offset, u16 virtual_router,
8827                           enum mlxsw_reg_rmft2_irif_mask irif_mask, u16 irif,
8828                           u32 dip4, u32 dip4_mask, u32 sip4, u32 sip4_mask,
8829                           const char *flexible_action_set)
8830 {
8831         mlxsw_reg_rmft2_common_pack(payload, v, offset, virtual_router,
8832                                     irif_mask, irif, flexible_action_set);
8833         mlxsw_reg_rmft2_type_set(payload, MLXSW_REG_RMFT2_TYPE_IPV4);
8834         mlxsw_reg_rmft2_dip4_set(payload, dip4);
8835         mlxsw_reg_rmft2_dip4_mask_set(payload, dip4_mask);
8836         mlxsw_reg_rmft2_sip4_set(payload, sip4);
8837         mlxsw_reg_rmft2_sip4_mask_set(payload, sip4_mask);
8838 }
8839
8840 static inline void
8841 mlxsw_reg_rmft2_ipv6_pack(char *payload, bool v, u16 offset, u16 virtual_router,
8842                           enum mlxsw_reg_rmft2_irif_mask irif_mask, u16 irif,
8843                           struct in6_addr dip6, struct in6_addr dip6_mask,
8844                           struct in6_addr sip6, struct in6_addr sip6_mask,
8845                           const char *flexible_action_set)
8846 {
8847         mlxsw_reg_rmft2_common_pack(payload, v, offset, virtual_router,
8848                                     irif_mask, irif, flexible_action_set);
8849         mlxsw_reg_rmft2_type_set(payload, MLXSW_REG_RMFT2_TYPE_IPV6);
8850         mlxsw_reg_rmft2_dip6_memcpy_to(payload, (void *)&dip6);
8851         mlxsw_reg_rmft2_dip6_mask_memcpy_to(payload, (void *)&dip6_mask);
8852         mlxsw_reg_rmft2_sip6_memcpy_to(payload, (void *)&sip6);
8853         mlxsw_reg_rmft2_sip6_mask_memcpy_to(payload, (void *)&sip6_mask);
8854 }
8855
8856 /* RXLTE - Router XLT Enable Register
8857  * ----------------------------------
8858  * The RXLTE enables XLT (eXtended Lookup Table) LPM lookups if a capable
8859  * XM is present on the system.
8860  */
8861
8862 #define MLXSW_REG_RXLTE_ID 0x8050
8863 #define MLXSW_REG_RXLTE_LEN 0x0C
8864
8865 MLXSW_REG_DEFINE(rxlte, MLXSW_REG_RXLTE_ID, MLXSW_REG_RXLTE_LEN);
8866
8867 /* reg_rxlte_virtual_router
8868  * Virtual router ID associated with the router interface.
8869  * Range is 0..cap_max_virtual_routers-1
8870  * Access: Index
8871  */
8872 MLXSW_ITEM32(reg, rxlte, virtual_router, 0x00, 0, 16);
8873
8874 enum mlxsw_reg_rxlte_protocol {
8875         MLXSW_REG_RXLTE_PROTOCOL_IPV4,
8876         MLXSW_REG_RXLTE_PROTOCOL_IPV6,
8877 };
8878
8879 /* reg_rxlte_protocol
8880  * Access: Index
8881  */
8882 MLXSW_ITEM32(reg, rxlte, protocol, 0x04, 0, 4);
8883
8884 /* reg_rxlte_lpm_xlt_en
8885  * Access: RW
8886  */
8887 MLXSW_ITEM32(reg, rxlte, lpm_xlt_en, 0x08, 0, 1);
8888
8889 static inline void mlxsw_reg_rxlte_pack(char *payload, u16 virtual_router,
8890                                         enum mlxsw_reg_rxlte_protocol protocol,
8891                                         bool lpm_xlt_en)
8892 {
8893         MLXSW_REG_ZERO(rxlte, payload);
8894         mlxsw_reg_rxlte_virtual_router_set(payload, virtual_router);
8895         mlxsw_reg_rxlte_protocol_set(payload, protocol);
8896         mlxsw_reg_rxlte_lpm_xlt_en_set(payload, lpm_xlt_en);
8897 }
8898
8899 /* RXLTM - Router XLT M select Register
8900  * ------------------------------------
8901  * The RXLTM configures and selects the M for the XM lookups.
8902  */
8903
8904 #define MLXSW_REG_RXLTM_ID 0x8051
8905 #define MLXSW_REG_RXLTM_LEN 0x14
8906
8907 MLXSW_REG_DEFINE(rxltm, MLXSW_REG_RXLTM_ID, MLXSW_REG_RXLTM_LEN);
8908
8909 /* reg_rxltm_m0_val_v6
8910  * Global M0 value For IPv6.
8911  * Range 0..128
8912  * Access: RW
8913  */
8914 MLXSW_ITEM32(reg, rxltm, m0_val_v6, 0x10, 16, 8);
8915
8916 /* reg_rxltm_m0_val_v4
8917  * Global M0 value For IPv4.
8918  * Range 0..32
8919  * Access: RW
8920  */
8921 MLXSW_ITEM32(reg, rxltm, m0_val_v4, 0x10, 0, 6);
8922
8923 static inline void mlxsw_reg_rxltm_pack(char *payload, u8 m0_val_v4, u8 m0_val_v6)
8924 {
8925         MLXSW_REG_ZERO(rxltm, payload);
8926         mlxsw_reg_rxltm_m0_val_v6_set(payload, m0_val_v6);
8927         mlxsw_reg_rxltm_m0_val_v4_set(payload, m0_val_v4);
8928 }
8929
8930 /* RLCMLD - Router LPM Cache ML Delete Register
8931  * --------------------------------------------
8932  * The RLCMLD register is used to bulk delete the XLT-LPM cache ML entries.
8933  * This can be used by SW when L is increased or decreased, thus need to
8934  * remove entries with old ML values.
8935  */
8936
8937 #define MLXSW_REG_RLCMLD_ID 0x8055
8938 #define MLXSW_REG_RLCMLD_LEN 0x30
8939
8940 MLXSW_REG_DEFINE(rlcmld, MLXSW_REG_RLCMLD_ID, MLXSW_REG_RLCMLD_LEN);
8941
8942 enum mlxsw_reg_rlcmld_select {
8943         MLXSW_REG_RLCMLD_SELECT_ML_ENTRIES,
8944         MLXSW_REG_RLCMLD_SELECT_M_ENTRIES,
8945         MLXSW_REG_RLCMLD_SELECT_M_AND_ML_ENTRIES,
8946 };
8947
8948 /* reg_rlcmld_select
8949  * Which entries to delete.
8950  * Access: Index
8951  */
8952 MLXSW_ITEM32(reg, rlcmld, select, 0x00, 16, 2);
8953
8954 enum mlxsw_reg_rlcmld_filter_fields {
8955         MLXSW_REG_RLCMLD_FILTER_FIELDS_BY_PROTOCOL = 0x04,
8956         MLXSW_REG_RLCMLD_FILTER_FIELDS_BY_VIRTUAL_ROUTER = 0x08,
8957         MLXSW_REG_RLCMLD_FILTER_FIELDS_BY_DIP = 0x10,
8958 };
8959
8960 /* reg_rlcmld_filter_fields
8961  * If a bit is '0' then the relevant field is ignored.
8962  * Access: Index
8963  */
8964 MLXSW_ITEM32(reg, rlcmld, filter_fields, 0x00, 0, 8);
8965
8966 enum mlxsw_reg_rlcmld_protocol {
8967         MLXSW_REG_RLCMLD_PROTOCOL_UC_IPV4,
8968         MLXSW_REG_RLCMLD_PROTOCOL_UC_IPV6,
8969 };
8970
8971 /* reg_rlcmld_protocol
8972  * Access: Index
8973  */
8974 MLXSW_ITEM32(reg, rlcmld, protocol, 0x08, 0, 4);
8975
8976 /* reg_rlcmld_virtual_router
8977  * Virtual router ID.
8978  * Range is 0..cap_max_virtual_routers-1
8979  * Access: Index
8980  */
8981 MLXSW_ITEM32(reg, rlcmld, virtual_router, 0x0C, 0, 16);
8982
8983 /* reg_rlcmld_dip
8984  * The prefix of the route or of the marker that the object of the LPM
8985  * is compared with. The most significant bits of the dip are the prefix.
8986  * Access: Index
8987  */
8988 MLXSW_ITEM32(reg, rlcmld, dip4, 0x1C, 0, 32);
8989 MLXSW_ITEM_BUF(reg, rlcmld, dip6, 0x10, 16);
8990
8991 /* reg_rlcmld_dip_mask
8992  * per bit:
8993  * 0: no match
8994  * 1: match
8995  * Access: Index
8996  */
8997 MLXSW_ITEM32(reg, rlcmld, dip_mask4, 0x2C, 0, 32);
8998 MLXSW_ITEM_BUF(reg, rlcmld, dip_mask6, 0x20, 16);
8999
9000 static inline void __mlxsw_reg_rlcmld_pack(char *payload,
9001                                            enum mlxsw_reg_rlcmld_select select,
9002                                            enum mlxsw_reg_rlcmld_protocol protocol,
9003                                            u16 virtual_router)
9004 {
9005         u8 filter_fields = MLXSW_REG_RLCMLD_FILTER_FIELDS_BY_PROTOCOL |
9006                            MLXSW_REG_RLCMLD_FILTER_FIELDS_BY_VIRTUAL_ROUTER |
9007                            MLXSW_REG_RLCMLD_FILTER_FIELDS_BY_DIP;
9008
9009         MLXSW_REG_ZERO(rlcmld, payload);
9010         mlxsw_reg_rlcmld_select_set(payload, select);
9011         mlxsw_reg_rlcmld_filter_fields_set(payload, filter_fields);
9012         mlxsw_reg_rlcmld_protocol_set(payload, protocol);
9013         mlxsw_reg_rlcmld_virtual_router_set(payload, virtual_router);
9014 }
9015
9016 static inline void mlxsw_reg_rlcmld_pack4(char *payload,
9017                                           enum mlxsw_reg_rlcmld_select select,
9018                                           u16 virtual_router,
9019                                           u32 dip, u32 dip_mask)
9020 {
9021         __mlxsw_reg_rlcmld_pack(payload, select,
9022                                 MLXSW_REG_RLCMLD_PROTOCOL_UC_IPV4,
9023                                 virtual_router);
9024         mlxsw_reg_rlcmld_dip4_set(payload, dip);
9025         mlxsw_reg_rlcmld_dip_mask4_set(payload, dip_mask);
9026 }
9027
9028 static inline void mlxsw_reg_rlcmld_pack6(char *payload,
9029                                           enum mlxsw_reg_rlcmld_select select,
9030                                           u16 virtual_router,
9031                                           const void *dip, const void *dip_mask)
9032 {
9033         __mlxsw_reg_rlcmld_pack(payload, select,
9034                                 MLXSW_REG_RLCMLD_PROTOCOL_UC_IPV6,
9035                                 virtual_router);
9036         mlxsw_reg_rlcmld_dip6_memcpy_to(payload, dip);
9037         mlxsw_reg_rlcmld_dip_mask6_memcpy_to(payload, dip_mask);
9038 }
9039
9040 /* RLPMCE - Router LPM Cache Enable Register
9041  * -----------------------------------------
9042  * Allows disabling the LPM cache. Can be changed on the fly.
9043  */
9044
9045 #define MLXSW_REG_RLPMCE_ID 0x8056
9046 #define MLXSW_REG_RLPMCE_LEN 0x4
9047
9048 MLXSW_REG_DEFINE(rlpmce, MLXSW_REG_RLPMCE_ID, MLXSW_REG_RLPMCE_LEN);
9049
9050 /* reg_rlpmce_flush
9051  * Flush:
9052  * 0: do not flush the cache (default)
9053  * 1: flush (clear) the cache
9054  * Access: WO
9055  */
9056 MLXSW_ITEM32(reg, rlpmce, flush, 0x00, 4, 1);
9057
9058 /* reg_rlpmce_disable
9059  * LPM cache:
9060  * 0: enabled (default)
9061  * 1: disabled
9062  * Access: RW
9063  */
9064 MLXSW_ITEM32(reg, rlpmce, disable, 0x00, 0, 1);
9065
9066 static inline void mlxsw_reg_rlpmce_pack(char *payload, bool flush,
9067                                          bool disable)
9068 {
9069         MLXSW_REG_ZERO(rlpmce, payload);
9070         mlxsw_reg_rlpmce_flush_set(payload, flush);
9071         mlxsw_reg_rlpmce_disable_set(payload, disable);
9072 }
9073
9074 /* Note that XLTQ, XMDR, XRMT and XRALXX register positions violate the rule
9075  * of ordering register definitions by the ID. However, XRALXX pack helpers are
9076  * using RALXX pack helpers, RALXX registers have higher IDs.
9077  * Also XMDR is using RALUE enums. XLRQ and XRMT are just put alongside with the
9078  * related registers.
9079  */
9080
9081 /* XLTQ - XM Lookup Table Query Register
9082  * -------------------------------------
9083  */
9084 #define MLXSW_REG_XLTQ_ID 0x7802
9085 #define MLXSW_REG_XLTQ_LEN 0x2C
9086
9087 MLXSW_REG_DEFINE(xltq, MLXSW_REG_XLTQ_ID, MLXSW_REG_XLTQ_LEN);
9088
9089 enum mlxsw_reg_xltq_xm_device_id {
9090         MLXSW_REG_XLTQ_XM_DEVICE_ID_UNKNOWN,
9091         MLXSW_REG_XLTQ_XM_DEVICE_ID_XLT = 0xCF71,
9092 };
9093
9094 /* reg_xltq_xm_device_id
9095  * XM device ID.
9096  * Access: RO
9097  */
9098 MLXSW_ITEM32(reg, xltq, xm_device_id, 0x04, 0, 16);
9099
9100 /* reg_xltq_xlt_cap_ipv4_lpm
9101  * Access: RO
9102  */
9103 MLXSW_ITEM32(reg, xltq, xlt_cap_ipv4_lpm, 0x10, 0, 1);
9104
9105 /* reg_xltq_xlt_cap_ipv6_lpm
9106  * Access: RO
9107  */
9108 MLXSW_ITEM32(reg, xltq, xlt_cap_ipv6_lpm, 0x10, 1, 1);
9109
9110 /* reg_xltq_cap_xlt_entries
9111  * Number of XLT entries
9112  * Note: SW must not fill more than 80% in order to avoid overflow
9113  * Access: RO
9114  */
9115 MLXSW_ITEM32(reg, xltq, cap_xlt_entries, 0x20, 0, 32);
9116
9117 /* reg_xltq_cap_xlt_mtable
9118  * XLT M-Table max size
9119  * Access: RO
9120  */
9121 MLXSW_ITEM32(reg, xltq, cap_xlt_mtable, 0x24, 0, 32);
9122
9123 static inline void mlxsw_reg_xltq_pack(char *payload)
9124 {
9125         MLXSW_REG_ZERO(xltq, payload);
9126 }
9127
9128 static inline void mlxsw_reg_xltq_unpack(char *payload, u16 *xm_device_id, bool *xlt_cap_ipv4_lpm,
9129                                          bool *xlt_cap_ipv6_lpm, u32 *cap_xlt_entries,
9130                                          u32 *cap_xlt_mtable)
9131 {
9132         *xm_device_id = mlxsw_reg_xltq_xm_device_id_get(payload);
9133         *xlt_cap_ipv4_lpm = mlxsw_reg_xltq_xlt_cap_ipv4_lpm_get(payload);
9134         *xlt_cap_ipv6_lpm = mlxsw_reg_xltq_xlt_cap_ipv6_lpm_get(payload);
9135         *cap_xlt_entries = mlxsw_reg_xltq_cap_xlt_entries_get(payload);
9136         *cap_xlt_mtable = mlxsw_reg_xltq_cap_xlt_mtable_get(payload);
9137 }
9138
9139 /* XMDR - XM Direct Register
9140  * -------------------------
9141  * The XMDR allows direct access to the XM device via the switch.
9142  * Working in synchronous mode. FW waits for response from the XLT
9143  * for each command. FW acks the XMDR accordingly.
9144  */
9145 #define MLXSW_REG_XMDR_ID 0x7803
9146 #define MLXSW_REG_XMDR_BASE_LEN 0x20
9147 #define MLXSW_REG_XMDR_TRANS_LEN 0x80
9148 #define MLXSW_REG_XMDR_LEN (MLXSW_REG_XMDR_BASE_LEN + \
9149                             MLXSW_REG_XMDR_TRANS_LEN)
9150
9151 MLXSW_REG_DEFINE(xmdr, MLXSW_REG_XMDR_ID, MLXSW_REG_XMDR_LEN);
9152
9153 /* reg_xmdr_bulk_entry
9154  * Bulk_entry
9155  * 0: Last entry - immediate flush of XRT-cache
9156  * 1: Bulk entry - do not flush the XRT-cache
9157  * Access: OP
9158  */
9159 MLXSW_ITEM32(reg, xmdr, bulk_entry, 0x04, 8, 1);
9160
9161 /* reg_xmdr_num_rec
9162  * Number of records for Direct access to XM
9163  * Supported: 0..4 commands (except NOP which is a filler)
9164  * 0 commands is reserved when bulk_entry = 1.
9165  * 0 commands is allowed when bulk_entry = 0 for immediate XRT-cache flush.
9166  * Access: OP
9167  */
9168 MLXSW_ITEM32(reg, xmdr, num_rec, 0x04, 0, 4);
9169
9170 /* reg_xmdr_reply_vect
9171  * Reply Vector
9172  * Bit i for command index i+1
9173  * values per bit:
9174  * 0: failed
9175  * 1: succeeded
9176  * e.g. if commands 1, 2, 4 succeeded and command 3 failed then binary
9177  * value will be 0b1011
9178  * Access: RO
9179  */
9180 MLXSW_ITEM_BIT_ARRAY(reg, xmdr, reply_vect, 0x08, 4, 1);
9181
9182 static inline void mlxsw_reg_xmdr_pack(char *payload, bool bulk_entry)
9183 {
9184         MLXSW_REG_ZERO(xmdr, payload);
9185         mlxsw_reg_xmdr_bulk_entry_set(payload, bulk_entry);
9186 }
9187
9188 enum mlxsw_reg_xmdr_c_cmd_id {
9189         MLXSW_REG_XMDR_C_CMD_ID_LT_ROUTE_V4 = 0x30,
9190         MLXSW_REG_XMDR_C_CMD_ID_LT_ROUTE_V6 = 0x31,
9191 };
9192
9193 #define MLXSW_REG_XMDR_C_LT_ROUTE_V4_LEN 32
9194 #define MLXSW_REG_XMDR_C_LT_ROUTE_V6_LEN 48
9195
9196 /* reg_xmdr_c_cmd_id
9197  */
9198 MLXSW_ITEM32(reg, xmdr_c, cmd_id, 0x00, 24, 8);
9199
9200 /* reg_xmdr_c_seq_number
9201  */
9202 MLXSW_ITEM32(reg, xmdr_c, seq_number, 0x00, 12, 12);
9203
9204 enum mlxsw_reg_xmdr_c_ltr_op {
9205         /* Activity is set */
9206         MLXSW_REG_XMDR_C_LTR_OP_WRITE = 0,
9207         /* There is no update mask. All fields are updated. */
9208         MLXSW_REG_XMDR_C_LTR_OP_UPDATE = 1,
9209         MLXSW_REG_XMDR_C_LTR_OP_DELETE = 2,
9210 };
9211
9212 /* reg_xmdr_c_ltr_op
9213  * Operation.
9214  */
9215 MLXSW_ITEM32(reg, xmdr_c, ltr_op, 0x04, 24, 8);
9216
9217 /* reg_xmdr_c_ltr_trap_action
9218  * Trap action.
9219  * Values are defined in enum mlxsw_reg_ralue_trap_action.
9220  */
9221 MLXSW_ITEM32(reg, xmdr_c, ltr_trap_action, 0x04, 20, 4);
9222
9223 enum mlxsw_reg_xmdr_c_ltr_trap_id_num {
9224         MLXSW_REG_XMDR_C_LTR_TRAP_ID_NUM_RTR_INGRESS0,
9225         MLXSW_REG_XMDR_C_LTR_TRAP_ID_NUM_RTR_INGRESS1,
9226         MLXSW_REG_XMDR_C_LTR_TRAP_ID_NUM_RTR_INGRESS2,
9227         MLXSW_REG_XMDR_C_LTR_TRAP_ID_NUM_RTR_INGRESS3,
9228 };
9229
9230 /* reg_xmdr_c_ltr_trap_id_num
9231  * Trap-ID number.
9232  */
9233 MLXSW_ITEM32(reg, xmdr_c, ltr_trap_id_num, 0x04, 16, 4);
9234
9235 /* reg_xmdr_c_ltr_virtual_router
9236  * Virtual Router ID.
9237  * Range is 0..cap_max_virtual_routers-1
9238  */
9239 MLXSW_ITEM32(reg, xmdr_c, ltr_virtual_router, 0x04, 0, 16);
9240
9241 /* reg_xmdr_c_ltr_prefix_len
9242  * Number of bits in the prefix of the LPM route.
9243  */
9244 MLXSW_ITEM32(reg, xmdr_c, ltr_prefix_len, 0x08, 24, 8);
9245
9246 /* reg_xmdr_c_ltr_bmp_len
9247  * The best match prefix length in the case that there is no match for
9248  * longer prefixes.
9249  * If (entry_type != MARKER_ENTRY), bmp_len must be equal to prefix_len
9250  */
9251 MLXSW_ITEM32(reg, xmdr_c, ltr_bmp_len, 0x08, 16, 8);
9252
9253 /* reg_xmdr_c_ltr_entry_type
9254  * Entry type.
9255  * Values are defined in enum mlxsw_reg_ralue_entry_type.
9256  */
9257 MLXSW_ITEM32(reg, xmdr_c, ltr_entry_type, 0x08, 4, 4);
9258
9259 enum mlxsw_reg_xmdr_c_ltr_action_type {
9260         MLXSW_REG_XMDR_C_LTR_ACTION_TYPE_LOCAL,
9261         MLXSW_REG_XMDR_C_LTR_ACTION_TYPE_REMOTE,
9262         MLXSW_REG_XMDR_C_LTR_ACTION_TYPE_IP2ME,
9263 };
9264
9265 /* reg_xmdr_c_ltr_action_type
9266  * Action Type.
9267  */
9268 MLXSW_ITEM32(reg, xmdr_c, ltr_action_type, 0x08, 0, 4);
9269
9270 /* reg_xmdr_c_ltr_erif
9271  * Egress Router Interface.
9272  * Only relevant in case of LOCAL action.
9273  */
9274 MLXSW_ITEM32(reg, xmdr_c, ltr_erif, 0x10, 0, 16);
9275
9276 /* reg_xmdr_c_ltr_adjacency_index
9277  * Points to the first entry of the group-based ECMP.
9278  * Only relevant in case of REMOTE action.
9279  */
9280 MLXSW_ITEM32(reg, xmdr_c, ltr_adjacency_index, 0x10, 0, 24);
9281
9282 #define MLXSW_REG_XMDR_C_LTR_POINTER_TO_TUNNEL_DISABLED_MAGIC 0xFFFFFF
9283
9284 /* reg_xmdr_c_ltr_pointer_to_tunnel
9285  * Only relevant in case of IP2ME action.
9286  */
9287 MLXSW_ITEM32(reg, xmdr_c, ltr_pointer_to_tunnel, 0x10, 0, 24);
9288
9289 /* reg_xmdr_c_ltr_ecmp_size
9290  * Amount of sequential entries starting
9291  * from the adjacency_index (the number of ECMPs).
9292  * The valid range is 1-64, 512, 1024, 2048 and 4096.
9293  * Only relevant in case of REMOTE action.
9294  */
9295 MLXSW_ITEM32(reg, xmdr_c, ltr_ecmp_size, 0x14, 0, 32);
9296
9297 /* reg_xmdr_c_ltr_dip*
9298  * The prefix of the route or of the marker that the object of the LPM
9299  * is compared with. The most significant bits of the dip are the prefix.
9300  * The least significant bits must be '0' if the prefix_len is smaller
9301  * than 128 for IPv6 or smaller than 32 for IPv4.
9302  */
9303 MLXSW_ITEM32(reg, xmdr_c, ltr_dip4, 0x1C, 0, 32);
9304 MLXSW_ITEM_BUF(reg, xmdr_c, ltr_dip6, 0x1C, 16);
9305
9306 static inline void
9307 mlxsw_reg_xmdr_c_ltr_pack(char *xmdr_payload, unsigned int trans_offset,
9308                           enum mlxsw_reg_xmdr_c_cmd_id cmd_id, u16 seq_number,
9309                           enum mlxsw_reg_xmdr_c_ltr_op op, u16 virtual_router,
9310                           u8 prefix_len)
9311 {
9312         char *payload = xmdr_payload + MLXSW_REG_XMDR_BASE_LEN + trans_offset;
9313         u8 num_rec = mlxsw_reg_xmdr_num_rec_get(xmdr_payload);
9314
9315         mlxsw_reg_xmdr_num_rec_set(xmdr_payload, num_rec + 1);
9316
9317         mlxsw_reg_xmdr_c_cmd_id_set(payload, cmd_id);
9318         mlxsw_reg_xmdr_c_seq_number_set(payload, seq_number);
9319         mlxsw_reg_xmdr_c_ltr_op_set(payload, op);
9320         mlxsw_reg_xmdr_c_ltr_virtual_router_set(payload, virtual_router);
9321         mlxsw_reg_xmdr_c_ltr_prefix_len_set(payload, prefix_len);
9322         mlxsw_reg_xmdr_c_ltr_entry_type_set(payload,
9323                                             MLXSW_REG_RALUE_ENTRY_TYPE_ROUTE_ENTRY);
9324         mlxsw_reg_xmdr_c_ltr_bmp_len_set(payload, prefix_len);
9325 }
9326
9327 static inline unsigned int
9328 mlxsw_reg_xmdr_c_ltr_pack4(char *xmdr_payload, unsigned int trans_offset,
9329                            u16 seq_number, enum mlxsw_reg_xmdr_c_ltr_op op,
9330                            u16 virtual_router, u8 prefix_len, u32 *dip)
9331 {
9332         char *payload = xmdr_payload + MLXSW_REG_XMDR_BASE_LEN + trans_offset;
9333
9334         mlxsw_reg_xmdr_c_ltr_pack(xmdr_payload, trans_offset,
9335                                   MLXSW_REG_XMDR_C_CMD_ID_LT_ROUTE_V4,
9336                                   seq_number, op, virtual_router, prefix_len);
9337         if (dip)
9338                 mlxsw_reg_xmdr_c_ltr_dip4_set(payload, *dip);
9339         return MLXSW_REG_XMDR_C_LT_ROUTE_V4_LEN;
9340 }
9341
9342 static inline unsigned int
9343 mlxsw_reg_xmdr_c_ltr_pack6(char *xmdr_payload, unsigned int trans_offset,
9344                            u16 seq_number, enum mlxsw_reg_xmdr_c_ltr_op op,
9345                            u16 virtual_router, u8 prefix_len, const void *dip)
9346 {
9347         char *payload = xmdr_payload + MLXSW_REG_XMDR_BASE_LEN + trans_offset;
9348
9349         mlxsw_reg_xmdr_c_ltr_pack(xmdr_payload, trans_offset,
9350                                   MLXSW_REG_XMDR_C_CMD_ID_LT_ROUTE_V6,
9351                                   seq_number, op, virtual_router, prefix_len);
9352         if (dip)
9353                 mlxsw_reg_xmdr_c_ltr_dip6_memcpy_to(payload, dip);
9354         return MLXSW_REG_XMDR_C_LT_ROUTE_V6_LEN;
9355 }
9356
9357 static inline void
9358 mlxsw_reg_xmdr_c_ltr_act_remote_pack(char *xmdr_payload, unsigned int trans_offset,
9359                                      enum mlxsw_reg_ralue_trap_action trap_action,
9360                                      enum mlxsw_reg_xmdr_c_ltr_trap_id_num trap_id_num,
9361                                      u32 adjacency_index, u16 ecmp_size)
9362 {
9363         char *payload = xmdr_payload + MLXSW_REG_XMDR_BASE_LEN + trans_offset;
9364
9365         mlxsw_reg_xmdr_c_ltr_action_type_set(payload, MLXSW_REG_XMDR_C_LTR_ACTION_TYPE_REMOTE);
9366         mlxsw_reg_xmdr_c_ltr_trap_action_set(payload, trap_action);
9367         mlxsw_reg_xmdr_c_ltr_trap_id_num_set(payload, trap_id_num);
9368         mlxsw_reg_xmdr_c_ltr_adjacency_index_set(payload, adjacency_index);
9369         mlxsw_reg_xmdr_c_ltr_ecmp_size_set(payload, ecmp_size);
9370 }
9371
9372 static inline void
9373 mlxsw_reg_xmdr_c_ltr_act_local_pack(char *xmdr_payload, unsigned int trans_offset,
9374                                     enum mlxsw_reg_ralue_trap_action trap_action,
9375                                     enum mlxsw_reg_xmdr_c_ltr_trap_id_num trap_id_num, u16 erif)
9376 {
9377         char *payload = xmdr_payload + MLXSW_REG_XMDR_BASE_LEN + trans_offset;
9378
9379         mlxsw_reg_xmdr_c_ltr_action_type_set(payload, MLXSW_REG_XMDR_C_LTR_ACTION_TYPE_LOCAL);
9380         mlxsw_reg_xmdr_c_ltr_trap_action_set(payload, trap_action);
9381         mlxsw_reg_xmdr_c_ltr_trap_id_num_set(payload, trap_id_num);
9382         mlxsw_reg_xmdr_c_ltr_erif_set(payload, erif);
9383 }
9384
9385 static inline void mlxsw_reg_xmdr_c_ltr_act_ip2me_pack(char *xmdr_payload,
9386                                                        unsigned int trans_offset)
9387 {
9388         char *payload = xmdr_payload + MLXSW_REG_XMDR_BASE_LEN + trans_offset;
9389
9390         mlxsw_reg_xmdr_c_ltr_action_type_set(payload, MLXSW_REG_XMDR_C_LTR_ACTION_TYPE_IP2ME);
9391         mlxsw_reg_xmdr_c_ltr_pointer_to_tunnel_set(payload,
9392                                                    MLXSW_REG_XMDR_C_LTR_POINTER_TO_TUNNEL_DISABLED_MAGIC);
9393 }
9394
9395 static inline void mlxsw_reg_xmdr_c_ltr_act_ip2me_tun_pack(char *xmdr_payload,
9396                                                            unsigned int trans_offset,
9397                                                            u32 pointer_to_tunnel)
9398 {
9399         char *payload = xmdr_payload + MLXSW_REG_XMDR_BASE_LEN + trans_offset;
9400
9401         mlxsw_reg_xmdr_c_ltr_action_type_set(payload, MLXSW_REG_XMDR_C_LTR_ACTION_TYPE_IP2ME);
9402         mlxsw_reg_xmdr_c_ltr_pointer_to_tunnel_set(payload, pointer_to_tunnel);
9403 }
9404
9405 /* XRMT - XM Router M Table Register
9406  * ---------------------------------
9407  * The XRMT configures the M-Table for the XLT-LPM.
9408  */
9409 #define MLXSW_REG_XRMT_ID 0x7810
9410 #define MLXSW_REG_XRMT_LEN 0x14
9411
9412 MLXSW_REG_DEFINE(xrmt, MLXSW_REG_XRMT_ID, MLXSW_REG_XRMT_LEN);
9413
9414 /* reg_xrmt_index
9415  * Index in M-Table.
9416  * Range 0..cap_xlt_mtable-1
9417  * Access: Index
9418  */
9419 MLXSW_ITEM32(reg, xrmt, index, 0x04, 0, 20);
9420
9421 /* reg_xrmt_l0_val
9422  * Access: RW
9423  */
9424 MLXSW_ITEM32(reg, xrmt, l0_val, 0x10, 24, 8);
9425
9426 static inline void mlxsw_reg_xrmt_pack(char *payload, u32 index, u8 l0_val)
9427 {
9428         MLXSW_REG_ZERO(xrmt, payload);
9429         mlxsw_reg_xrmt_index_set(payload, index);
9430         mlxsw_reg_xrmt_l0_val_set(payload, l0_val);
9431 }
9432
9433 /* XRALTA - XM Router Algorithmic LPM Tree Allocation Register
9434  * -----------------------------------------------------------
9435  * The XRALTA is used to allocate the XLT LPM trees.
9436  *
9437  * This register embeds original RALTA register.
9438  */
9439 #define MLXSW_REG_XRALTA_ID 0x7811
9440 #define MLXSW_REG_XRALTA_LEN 0x08
9441 #define MLXSW_REG_XRALTA_RALTA_OFFSET 0x04
9442
9443 MLXSW_REG_DEFINE(xralta, MLXSW_REG_XRALTA_ID, MLXSW_REG_XRALTA_LEN);
9444
9445 static inline void mlxsw_reg_xralta_pack(char *payload, bool alloc,
9446                                          enum mlxsw_reg_ralxx_protocol protocol,
9447                                          u8 tree_id)
9448 {
9449         char *ralta_payload = payload + MLXSW_REG_XRALTA_RALTA_OFFSET;
9450
9451         MLXSW_REG_ZERO(xralta, payload);
9452         mlxsw_reg_ralta_pack(ralta_payload, alloc, protocol, tree_id);
9453 }
9454
9455 /* XRALST - XM Router Algorithmic LPM Structure Tree Register
9456  * ----------------------------------------------------------
9457  * The XRALST is used to set and query the structure of an XLT LPM tree.
9458  *
9459  * This register embeds original RALST register.
9460  */
9461 #define MLXSW_REG_XRALST_ID 0x7812
9462 #define MLXSW_REG_XRALST_LEN 0x108
9463 #define MLXSW_REG_XRALST_RALST_OFFSET 0x04
9464
9465 MLXSW_REG_DEFINE(xralst, MLXSW_REG_XRALST_ID, MLXSW_REG_XRALST_LEN);
9466
9467 static inline void mlxsw_reg_xralst_pack(char *payload, u8 root_bin, u8 tree_id)
9468 {
9469         char *ralst_payload = payload + MLXSW_REG_XRALST_RALST_OFFSET;
9470
9471         MLXSW_REG_ZERO(xralst, payload);
9472         mlxsw_reg_ralst_pack(ralst_payload, root_bin, tree_id);
9473 }
9474
9475 static inline void mlxsw_reg_xralst_bin_pack(char *payload, u8 bin_number,
9476                                              u8 left_child_bin,
9477                                              u8 right_child_bin)
9478 {
9479         char *ralst_payload = payload + MLXSW_REG_XRALST_RALST_OFFSET;
9480
9481         mlxsw_reg_ralst_bin_pack(ralst_payload, bin_number, left_child_bin,
9482                                  right_child_bin);
9483 }
9484
9485 /* XRALTB - XM Router Algorithmic LPM Tree Binding Register
9486  * --------------------------------------------------------
9487  * The XRALTB register is used to bind virtual router and protocol
9488  * to an allocated LPM tree.
9489  *
9490  * This register embeds original RALTB register.
9491  */
9492 #define MLXSW_REG_XRALTB_ID 0x7813
9493 #define MLXSW_REG_XRALTB_LEN 0x08
9494 #define MLXSW_REG_XRALTB_RALTB_OFFSET 0x04
9495
9496 MLXSW_REG_DEFINE(xraltb, MLXSW_REG_XRALTB_ID, MLXSW_REG_XRALTB_LEN);
9497
9498 static inline void mlxsw_reg_xraltb_pack(char *payload, u16 virtual_router,
9499                                          enum mlxsw_reg_ralxx_protocol protocol,
9500                                          u8 tree_id)
9501 {
9502         char *raltb_payload = payload + MLXSW_REG_XRALTB_RALTB_OFFSET;
9503
9504         MLXSW_REG_ZERO(xraltb, payload);
9505         mlxsw_reg_raltb_pack(raltb_payload, virtual_router, protocol, tree_id);
9506 }
9507
9508 /* MFCR - Management Fan Control Register
9509  * --------------------------------------
9510  * This register controls the settings of the Fan Speed PWM mechanism.
9511  */
9512 #define MLXSW_REG_MFCR_ID 0x9001
9513 #define MLXSW_REG_MFCR_LEN 0x08
9514
9515 MLXSW_REG_DEFINE(mfcr, MLXSW_REG_MFCR_ID, MLXSW_REG_MFCR_LEN);
9516
9517 enum mlxsw_reg_mfcr_pwm_frequency {
9518         MLXSW_REG_MFCR_PWM_FEQ_11HZ = 0x00,
9519         MLXSW_REG_MFCR_PWM_FEQ_14_7HZ = 0x01,
9520         MLXSW_REG_MFCR_PWM_FEQ_22_1HZ = 0x02,
9521         MLXSW_REG_MFCR_PWM_FEQ_1_4KHZ = 0x40,
9522         MLXSW_REG_MFCR_PWM_FEQ_5KHZ = 0x41,
9523         MLXSW_REG_MFCR_PWM_FEQ_20KHZ = 0x42,
9524         MLXSW_REG_MFCR_PWM_FEQ_22_5KHZ = 0x43,
9525         MLXSW_REG_MFCR_PWM_FEQ_25KHZ = 0x44,
9526 };
9527
9528 /* reg_mfcr_pwm_frequency
9529  * Controls the frequency of the PWM signal.
9530  * Access: RW
9531  */
9532 MLXSW_ITEM32(reg, mfcr, pwm_frequency, 0x00, 0, 7);
9533
9534 #define MLXSW_MFCR_TACHOS_MAX 10
9535
9536 /* reg_mfcr_tacho_active
9537  * Indicates which of the tachometer is active (bit per tachometer).
9538  * Access: RO
9539  */
9540 MLXSW_ITEM32(reg, mfcr, tacho_active, 0x04, 16, MLXSW_MFCR_TACHOS_MAX);
9541
9542 #define MLXSW_MFCR_PWMS_MAX 5
9543
9544 /* reg_mfcr_pwm_active
9545  * Indicates which of the PWM control is active (bit per PWM).
9546  * Access: RO
9547  */
9548 MLXSW_ITEM32(reg, mfcr, pwm_active, 0x04, 0, MLXSW_MFCR_PWMS_MAX);
9549
9550 static inline void
9551 mlxsw_reg_mfcr_pack(char *payload,
9552                     enum mlxsw_reg_mfcr_pwm_frequency pwm_frequency)
9553 {
9554         MLXSW_REG_ZERO(mfcr, payload);
9555         mlxsw_reg_mfcr_pwm_frequency_set(payload, pwm_frequency);
9556 }
9557
9558 static inline void
9559 mlxsw_reg_mfcr_unpack(char *payload,
9560                       enum mlxsw_reg_mfcr_pwm_frequency *p_pwm_frequency,
9561                       u16 *p_tacho_active, u8 *p_pwm_active)
9562 {
9563         *p_pwm_frequency = mlxsw_reg_mfcr_pwm_frequency_get(payload);
9564         *p_tacho_active = mlxsw_reg_mfcr_tacho_active_get(payload);
9565         *p_pwm_active = mlxsw_reg_mfcr_pwm_active_get(payload);
9566 }
9567
9568 /* MFSC - Management Fan Speed Control Register
9569  * --------------------------------------------
9570  * This register controls the settings of the Fan Speed PWM mechanism.
9571  */
9572 #define MLXSW_REG_MFSC_ID 0x9002
9573 #define MLXSW_REG_MFSC_LEN 0x08
9574
9575 MLXSW_REG_DEFINE(mfsc, MLXSW_REG_MFSC_ID, MLXSW_REG_MFSC_LEN);
9576
9577 /* reg_mfsc_pwm
9578  * Fan pwm to control / monitor.
9579  * Access: Index
9580  */
9581 MLXSW_ITEM32(reg, mfsc, pwm, 0x00, 24, 3);
9582
9583 /* reg_mfsc_pwm_duty_cycle
9584  * Controls the duty cycle of the PWM. Value range from 0..255 to
9585  * represent duty cycle of 0%...100%.
9586  * Access: RW
9587  */
9588 MLXSW_ITEM32(reg, mfsc, pwm_duty_cycle, 0x04, 0, 8);
9589
9590 static inline void mlxsw_reg_mfsc_pack(char *payload, u8 pwm,
9591                                        u8 pwm_duty_cycle)
9592 {
9593         MLXSW_REG_ZERO(mfsc, payload);
9594         mlxsw_reg_mfsc_pwm_set(payload, pwm);
9595         mlxsw_reg_mfsc_pwm_duty_cycle_set(payload, pwm_duty_cycle);
9596 }
9597
9598 /* MFSM - Management Fan Speed Measurement
9599  * ---------------------------------------
9600  * This register controls the settings of the Tacho measurements and
9601  * enables reading the Tachometer measurements.
9602  */
9603 #define MLXSW_REG_MFSM_ID 0x9003
9604 #define MLXSW_REG_MFSM_LEN 0x08
9605
9606 MLXSW_REG_DEFINE(mfsm, MLXSW_REG_MFSM_ID, MLXSW_REG_MFSM_LEN);
9607
9608 /* reg_mfsm_tacho
9609  * Fan tachometer index.
9610  * Access: Index
9611  */
9612 MLXSW_ITEM32(reg, mfsm, tacho, 0x00, 24, 4);
9613
9614 /* reg_mfsm_rpm
9615  * Fan speed (round per minute).
9616  * Access: RO
9617  */
9618 MLXSW_ITEM32(reg, mfsm, rpm, 0x04, 0, 16);
9619
9620 static inline void mlxsw_reg_mfsm_pack(char *payload, u8 tacho)
9621 {
9622         MLXSW_REG_ZERO(mfsm, payload);
9623         mlxsw_reg_mfsm_tacho_set(payload, tacho);
9624 }
9625
9626 /* MFSL - Management Fan Speed Limit Register
9627  * ------------------------------------------
9628  * The Fan Speed Limit register is used to configure the fan speed
9629  * event / interrupt notification mechanism. Fan speed threshold are
9630  * defined for both under-speed and over-speed.
9631  */
9632 #define MLXSW_REG_MFSL_ID 0x9004
9633 #define MLXSW_REG_MFSL_LEN 0x0C
9634
9635 MLXSW_REG_DEFINE(mfsl, MLXSW_REG_MFSL_ID, MLXSW_REG_MFSL_LEN);
9636
9637 /* reg_mfsl_tacho
9638  * Fan tachometer index.
9639  * Access: Index
9640  */
9641 MLXSW_ITEM32(reg, mfsl, tacho, 0x00, 24, 4);
9642
9643 /* reg_mfsl_tach_min
9644  * Tachometer minimum value (minimum RPM).
9645  * Access: RW
9646  */
9647 MLXSW_ITEM32(reg, mfsl, tach_min, 0x04, 0, 16);
9648
9649 /* reg_mfsl_tach_max
9650  * Tachometer maximum value (maximum RPM).
9651  * Access: RW
9652  */
9653 MLXSW_ITEM32(reg, mfsl, tach_max, 0x08, 0, 16);
9654
9655 static inline void mlxsw_reg_mfsl_pack(char *payload, u8 tacho,
9656                                        u16 tach_min, u16 tach_max)
9657 {
9658         MLXSW_REG_ZERO(mfsl, payload);
9659         mlxsw_reg_mfsl_tacho_set(payload, tacho);
9660         mlxsw_reg_mfsl_tach_min_set(payload, tach_min);
9661         mlxsw_reg_mfsl_tach_max_set(payload, tach_max);
9662 }
9663
9664 static inline void mlxsw_reg_mfsl_unpack(char *payload, u8 tacho,
9665                                          u16 *p_tach_min, u16 *p_tach_max)
9666 {
9667         if (p_tach_min)
9668                 *p_tach_min = mlxsw_reg_mfsl_tach_min_get(payload);
9669
9670         if (p_tach_max)
9671                 *p_tach_max = mlxsw_reg_mfsl_tach_max_get(payload);
9672 }
9673
9674 /* FORE - Fan Out of Range Event Register
9675  * --------------------------------------
9676  * This register reports the status of the controlled fans compared to the
9677  * range defined by the MFSL register.
9678  */
9679 #define MLXSW_REG_FORE_ID 0x9007
9680 #define MLXSW_REG_FORE_LEN 0x0C
9681
9682 MLXSW_REG_DEFINE(fore, MLXSW_REG_FORE_ID, MLXSW_REG_FORE_LEN);
9683
9684 /* fan_under_limit
9685  * Fan speed is below the low limit defined in MFSL register. Each bit relates
9686  * to a single tachometer and indicates the specific tachometer reading is
9687  * below the threshold.
9688  * Access: RO
9689  */
9690 MLXSW_ITEM32(reg, fore, fan_under_limit, 0x00, 16, 10);
9691
9692 static inline void mlxsw_reg_fore_unpack(char *payload, u8 tacho,
9693                                          bool *fault)
9694 {
9695         u16 limit;
9696
9697         if (fault) {
9698                 limit = mlxsw_reg_fore_fan_under_limit_get(payload);
9699                 *fault = limit & BIT(tacho);
9700         }
9701 }
9702
9703 /* MTCAP - Management Temperature Capabilities
9704  * -------------------------------------------
9705  * This register exposes the capabilities of the device and
9706  * system temperature sensing.
9707  */
9708 #define MLXSW_REG_MTCAP_ID 0x9009
9709 #define MLXSW_REG_MTCAP_LEN 0x08
9710
9711 MLXSW_REG_DEFINE(mtcap, MLXSW_REG_MTCAP_ID, MLXSW_REG_MTCAP_LEN);
9712
9713 /* reg_mtcap_sensor_count
9714  * Number of sensors supported by the device.
9715  * This includes the QSFP module sensors (if exists in the QSFP module).
9716  * Access: RO
9717  */
9718 MLXSW_ITEM32(reg, mtcap, sensor_count, 0x00, 0, 7);
9719
9720 /* MTMP - Management Temperature
9721  * -----------------------------
9722  * This register controls the settings of the temperature measurements
9723  * and enables reading the temperature measurements. Note that temperature
9724  * is in 0.125 degrees Celsius.
9725  */
9726 #define MLXSW_REG_MTMP_ID 0x900A
9727 #define MLXSW_REG_MTMP_LEN 0x20
9728
9729 MLXSW_REG_DEFINE(mtmp, MLXSW_REG_MTMP_ID, MLXSW_REG_MTMP_LEN);
9730
9731 /* reg_mtmp_slot_index
9732  * Slot index (0: Main board).
9733  * Access: Index
9734  */
9735 MLXSW_ITEM32(reg, mtmp, slot_index, 0x00, 16, 4);
9736
9737 #define MLXSW_REG_MTMP_MODULE_INDEX_MIN 64
9738 #define MLXSW_REG_MTMP_GBOX_INDEX_MIN 256
9739 /* reg_mtmp_sensor_index
9740  * Sensors index to access.
9741  * 64-127 of sensor_index are mapped to the SFP+/QSFP modules sequentially
9742  * (module 0 is mapped to sensor_index 64).
9743  * Access: Index
9744  */
9745 MLXSW_ITEM32(reg, mtmp, sensor_index, 0x00, 0, 12);
9746
9747 /* Convert to milli degrees Celsius */
9748 #define MLXSW_REG_MTMP_TEMP_TO_MC(val) ({ typeof(val) v_ = (val); \
9749                                           ((v_) >= 0) ? ((v_) * 125) : \
9750                                           ((s16)((GENMASK(15, 0) + (v_) + 1) \
9751                                            * 125)); })
9752
9753 /* reg_mtmp_max_operational_temperature
9754  * The highest temperature in the nominal operational range. Reading is in
9755  * 0.125 Celsius degrees units.
9756  * In case of module this is SFF critical temperature threshold.
9757  * Access: RO
9758  */
9759 MLXSW_ITEM32(reg, mtmp, max_operational_temperature, 0x04, 16, 16);
9760
9761 /* reg_mtmp_temperature
9762  * Temperature reading from the sensor. Reading is in 0.125 Celsius
9763  * degrees units.
9764  * Access: RO
9765  */
9766 MLXSW_ITEM32(reg, mtmp, temperature, 0x04, 0, 16);
9767
9768 /* reg_mtmp_mte
9769  * Max Temperature Enable - enables measuring the max temperature on a sensor.
9770  * Access: RW
9771  */
9772 MLXSW_ITEM32(reg, mtmp, mte, 0x08, 31, 1);
9773
9774 /* reg_mtmp_mtr
9775  * Max Temperature Reset - clears the value of the max temperature register.
9776  * Access: WO
9777  */
9778 MLXSW_ITEM32(reg, mtmp, mtr, 0x08, 30, 1);
9779
9780 /* reg_mtmp_max_temperature
9781  * The highest measured temperature from the sensor.
9782  * When the bit mte is cleared, the field max_temperature is reserved.
9783  * Access: RO
9784  */
9785 MLXSW_ITEM32(reg, mtmp, max_temperature, 0x08, 0, 16);
9786
9787 /* reg_mtmp_tee
9788  * Temperature Event Enable.
9789  * 0 - Do not generate event
9790  * 1 - Generate event
9791  * 2 - Generate single event
9792  * Access: RW
9793  */
9794
9795 enum mlxsw_reg_mtmp_tee {
9796         MLXSW_REG_MTMP_TEE_NO_EVENT,
9797         MLXSW_REG_MTMP_TEE_GENERATE_EVENT,
9798         MLXSW_REG_MTMP_TEE_GENERATE_SINGLE_EVENT,
9799 };
9800
9801 MLXSW_ITEM32(reg, mtmp, tee, 0x0C, 30, 2);
9802
9803 #define MLXSW_REG_MTMP_THRESH_HI 0x348  /* 105 Celsius */
9804
9805 /* reg_mtmp_temperature_threshold_hi
9806  * High threshold for Temperature Warning Event. In 0.125 Celsius.
9807  * Access: RW
9808  */
9809 MLXSW_ITEM32(reg, mtmp, temperature_threshold_hi, 0x0C, 0, 16);
9810
9811 #define MLXSW_REG_MTMP_HYSTERESIS_TEMP 0x28 /* 5 Celsius */
9812 /* reg_mtmp_temperature_threshold_lo
9813  * Low threshold for Temperature Warning Event. In 0.125 Celsius.
9814  * Access: RW
9815  */
9816 MLXSW_ITEM32(reg, mtmp, temperature_threshold_lo, 0x10, 0, 16);
9817
9818 #define MLXSW_REG_MTMP_SENSOR_NAME_SIZE 8
9819
9820 /* reg_mtmp_sensor_name
9821  * Sensor Name
9822  * Access: RO
9823  */
9824 MLXSW_ITEM_BUF(reg, mtmp, sensor_name, 0x18, MLXSW_REG_MTMP_SENSOR_NAME_SIZE);
9825
9826 static inline void mlxsw_reg_mtmp_pack(char *payload, u8 slot_index,
9827                                        u16 sensor_index, bool max_temp_enable,
9828                                        bool max_temp_reset)
9829 {
9830         MLXSW_REG_ZERO(mtmp, payload);
9831         mlxsw_reg_mtmp_slot_index_set(payload, slot_index);
9832         mlxsw_reg_mtmp_sensor_index_set(payload, sensor_index);
9833         mlxsw_reg_mtmp_mte_set(payload, max_temp_enable);
9834         mlxsw_reg_mtmp_mtr_set(payload, max_temp_reset);
9835         mlxsw_reg_mtmp_temperature_threshold_hi_set(payload,
9836                                                     MLXSW_REG_MTMP_THRESH_HI);
9837 }
9838
9839 static inline void mlxsw_reg_mtmp_unpack(char *payload, int *p_temp,
9840                                          int *p_max_temp, int *p_temp_hi,
9841                                          int *p_max_oper_temp,
9842                                          char *sensor_name)
9843 {
9844         s16 temp;
9845
9846         if (p_temp) {
9847                 temp = mlxsw_reg_mtmp_temperature_get(payload);
9848                 *p_temp = MLXSW_REG_MTMP_TEMP_TO_MC(temp);
9849         }
9850         if (p_max_temp) {
9851                 temp = mlxsw_reg_mtmp_max_temperature_get(payload);
9852                 *p_max_temp = MLXSW_REG_MTMP_TEMP_TO_MC(temp);
9853         }
9854         if (p_temp_hi) {
9855                 temp = mlxsw_reg_mtmp_temperature_threshold_hi_get(payload);
9856                 *p_temp_hi = MLXSW_REG_MTMP_TEMP_TO_MC(temp);
9857         }
9858         if (p_max_oper_temp) {
9859                 temp = mlxsw_reg_mtmp_max_operational_temperature_get(payload);
9860                 *p_max_oper_temp = MLXSW_REG_MTMP_TEMP_TO_MC(temp);
9861         }
9862         if (sensor_name)
9863                 mlxsw_reg_mtmp_sensor_name_memcpy_from(payload, sensor_name);
9864 }
9865
9866 /* MTWE - Management Temperature Warning Event
9867  * -------------------------------------------
9868  * This register is used for over temperature warning.
9869  */
9870 #define MLXSW_REG_MTWE_ID 0x900B
9871 #define MLXSW_REG_MTWE_LEN 0x10
9872
9873 MLXSW_REG_DEFINE(mtwe, MLXSW_REG_MTWE_ID, MLXSW_REG_MTWE_LEN);
9874
9875 /* reg_mtwe_sensor_warning
9876  * Bit vector indicating which of the sensor reading is above threshold.
9877  * Address 00h bit31 is sensor_warning[127].
9878  * Address 0Ch bit0 is sensor_warning[0].
9879  * Access: RO
9880  */
9881 MLXSW_ITEM_BIT_ARRAY(reg, mtwe, sensor_warning, 0x0, 0x10, 1);
9882
9883 /* MTBR - Management Temperature Bulk Register
9884  * -------------------------------------------
9885  * This register is used for bulk temperature reading.
9886  */
9887 #define MLXSW_REG_MTBR_ID 0x900F
9888 #define MLXSW_REG_MTBR_BASE_LEN 0x10 /* base length, without records */
9889 #define MLXSW_REG_MTBR_REC_LEN 0x04 /* record length */
9890 #define MLXSW_REG_MTBR_REC_MAX_COUNT 47 /* firmware limitation */
9891 #define MLXSW_REG_MTBR_LEN (MLXSW_REG_MTBR_BASE_LEN +   \
9892                             MLXSW_REG_MTBR_REC_LEN *    \
9893                             MLXSW_REG_MTBR_REC_MAX_COUNT)
9894
9895 MLXSW_REG_DEFINE(mtbr, MLXSW_REG_MTBR_ID, MLXSW_REG_MTBR_LEN);
9896
9897 /* reg_mtbr_slot_index
9898  * Slot index (0: Main board).
9899  * Access: Index
9900  */
9901 MLXSW_ITEM32(reg, mtbr, slot_index, 0x00, 16, 4);
9902
9903 /* reg_mtbr_base_sensor_index
9904  * Base sensors index to access (0 - ASIC sensor, 1-63 - ambient sensors,
9905  * 64-127 are mapped to the SFP+/QSFP modules sequentially).
9906  * Access: Index
9907  */
9908 MLXSW_ITEM32(reg, mtbr, base_sensor_index, 0x00, 0, 12);
9909
9910 /* reg_mtbr_num_rec
9911  * Request: Number of records to read
9912  * Response: Number of records read
9913  * See above description for more details.
9914  * Range 1..255
9915  * Access: RW
9916  */
9917 MLXSW_ITEM32(reg, mtbr, num_rec, 0x04, 0, 8);
9918
9919 /* reg_mtbr_rec_max_temp
9920  * The highest measured temperature from the sensor.
9921  * When the bit mte is cleared, the field max_temperature is reserved.
9922  * Access: RO
9923  */
9924 MLXSW_ITEM32_INDEXED(reg, mtbr, rec_max_temp, MLXSW_REG_MTBR_BASE_LEN, 16,
9925                      16, MLXSW_REG_MTBR_REC_LEN, 0x00, false);
9926
9927 /* reg_mtbr_rec_temp
9928  * Temperature reading from the sensor. Reading is in 0..125 Celsius
9929  * degrees units.
9930  * Access: RO
9931  */
9932 MLXSW_ITEM32_INDEXED(reg, mtbr, rec_temp, MLXSW_REG_MTBR_BASE_LEN, 0, 16,
9933                      MLXSW_REG_MTBR_REC_LEN, 0x00, false);
9934
9935 static inline void mlxsw_reg_mtbr_pack(char *payload, u8 slot_index,
9936                                        u16 base_sensor_index, u8 num_rec)
9937 {
9938         MLXSW_REG_ZERO(mtbr, payload);
9939         mlxsw_reg_mtbr_slot_index_set(payload, slot_index);
9940         mlxsw_reg_mtbr_base_sensor_index_set(payload, base_sensor_index);
9941         mlxsw_reg_mtbr_num_rec_set(payload, num_rec);
9942 }
9943
9944 /* Error codes from temperatute reading */
9945 enum mlxsw_reg_mtbr_temp_status {
9946         MLXSW_REG_MTBR_NO_CONN          = 0x8000,
9947         MLXSW_REG_MTBR_NO_TEMP_SENS     = 0x8001,
9948         MLXSW_REG_MTBR_INDEX_NA         = 0x8002,
9949         MLXSW_REG_MTBR_BAD_SENS_INFO    = 0x8003,
9950 };
9951
9952 /* Base index for reading modules temperature */
9953 #define MLXSW_REG_MTBR_BASE_MODULE_INDEX 64
9954
9955 static inline void mlxsw_reg_mtbr_temp_unpack(char *payload, int rec_ind,
9956                                               u16 *p_temp, u16 *p_max_temp)
9957 {
9958         if (p_temp)
9959                 *p_temp = mlxsw_reg_mtbr_rec_temp_get(payload, rec_ind);
9960         if (p_max_temp)
9961                 *p_max_temp = mlxsw_reg_mtbr_rec_max_temp_get(payload, rec_ind);
9962 }
9963
9964 /* MCIA - Management Cable Info Access
9965  * -----------------------------------
9966  * MCIA register is used to access the SFP+ and QSFP connector's EPROM.
9967  */
9968
9969 #define MLXSW_REG_MCIA_ID 0x9014
9970 #define MLXSW_REG_MCIA_LEN 0x40
9971
9972 MLXSW_REG_DEFINE(mcia, MLXSW_REG_MCIA_ID, MLXSW_REG_MCIA_LEN);
9973
9974 /* reg_mcia_l
9975  * Lock bit. Setting this bit will lock the access to the specific
9976  * cable. Used for updating a full page in a cable EPROM. Any access
9977  * other then subsequence writes will fail while the port is locked.
9978  * Access: RW
9979  */
9980 MLXSW_ITEM32(reg, mcia, l, 0x00, 31, 1);
9981
9982 /* reg_mcia_module
9983  * Module number.
9984  * Access: Index
9985  */
9986 MLXSW_ITEM32(reg, mcia, module, 0x00, 16, 8);
9987
9988 /* reg_mcia_slot_index
9989  * Slot index (0: Main board)
9990  * Access: Index
9991  */
9992 MLXSW_ITEM32(reg, mcia, slot, 0x00, 12, 4);
9993
9994 enum {
9995         MLXSW_REG_MCIA_STATUS_GOOD = 0,
9996         /* No response from module's EEPROM. */
9997         MLXSW_REG_MCIA_STATUS_NO_EEPROM_MODULE = 1,
9998         /* Module type not supported by the device. */
9999         MLXSW_REG_MCIA_STATUS_MODULE_NOT_SUPPORTED = 2,
10000         /* No module present indication. */
10001         MLXSW_REG_MCIA_STATUS_MODULE_NOT_CONNECTED = 3,
10002         /* Error occurred while trying to access module's EEPROM using I2C. */
10003         MLXSW_REG_MCIA_STATUS_I2C_ERROR = 9,
10004         /* Module is disabled. */
10005         MLXSW_REG_MCIA_STATUS_MODULE_DISABLED = 16,
10006 };
10007
10008 /* reg_mcia_status
10009  * Module status.
10010  * Access: RO
10011  */
10012 MLXSW_ITEM32(reg, mcia, status, 0x00, 0, 8);
10013
10014 /* reg_mcia_i2c_device_address
10015  * I2C device address.
10016  * Access: RW
10017  */
10018 MLXSW_ITEM32(reg, mcia, i2c_device_address, 0x04, 24, 8);
10019
10020 /* reg_mcia_page_number
10021  * Page number.
10022  * Access: RW
10023  */
10024 MLXSW_ITEM32(reg, mcia, page_number, 0x04, 16, 8);
10025
10026 /* reg_mcia_device_address
10027  * Device address.
10028  * Access: RW
10029  */
10030 MLXSW_ITEM32(reg, mcia, device_address, 0x04, 0, 16);
10031
10032 /* reg_mcia_bank_number
10033  * Bank number.
10034  * Access: Index
10035  */
10036 MLXSW_ITEM32(reg, mcia, bank_number, 0x08, 16, 8);
10037
10038 /* reg_mcia_size
10039  * Number of bytes to read/write (up to 48 bytes).
10040  * Access: RW
10041  */
10042 MLXSW_ITEM32(reg, mcia, size, 0x08, 0, 16);
10043
10044 #define MLXSW_REG_MCIA_EEPROM_PAGE_LENGTH       256
10045 #define MLXSW_REG_MCIA_EEPROM_UP_PAGE_LENGTH    128
10046 #define MLXSW_REG_MCIA_EEPROM_SIZE              48
10047 #define MLXSW_REG_MCIA_I2C_ADDR_LOW             0x50
10048 #define MLXSW_REG_MCIA_I2C_ADDR_HIGH            0x51
10049 #define MLXSW_REG_MCIA_PAGE0_LO_OFF             0xa0
10050 #define MLXSW_REG_MCIA_TH_ITEM_SIZE             2
10051 #define MLXSW_REG_MCIA_TH_PAGE_NUM              3
10052 #define MLXSW_REG_MCIA_TH_PAGE_CMIS_NUM         2
10053 #define MLXSW_REG_MCIA_PAGE0_LO                 0
10054 #define MLXSW_REG_MCIA_TH_PAGE_OFF              0x80
10055 #define MLXSW_REG_MCIA_EEPROM_CMIS_FLAT_MEMORY  BIT(7)
10056
10057 enum mlxsw_reg_mcia_eeprom_module_info_rev_id {
10058         MLXSW_REG_MCIA_EEPROM_MODULE_INFO_REV_ID_UNSPC  = 0x00,
10059         MLXSW_REG_MCIA_EEPROM_MODULE_INFO_REV_ID_8436   = 0x01,
10060         MLXSW_REG_MCIA_EEPROM_MODULE_INFO_REV_ID_8636   = 0x03,
10061 };
10062
10063 enum mlxsw_reg_mcia_eeprom_module_info_id {
10064         MLXSW_REG_MCIA_EEPROM_MODULE_INFO_ID_SFP        = 0x03,
10065         MLXSW_REG_MCIA_EEPROM_MODULE_INFO_ID_QSFP       = 0x0C,
10066         MLXSW_REG_MCIA_EEPROM_MODULE_INFO_ID_QSFP_PLUS  = 0x0D,
10067         MLXSW_REG_MCIA_EEPROM_MODULE_INFO_ID_QSFP28     = 0x11,
10068         MLXSW_REG_MCIA_EEPROM_MODULE_INFO_ID_QSFP_DD    = 0x18,
10069         MLXSW_REG_MCIA_EEPROM_MODULE_INFO_ID_OSFP       = 0x19,
10070 };
10071
10072 enum mlxsw_reg_mcia_eeprom_module_info {
10073         MLXSW_REG_MCIA_EEPROM_MODULE_INFO_ID,
10074         MLXSW_REG_MCIA_EEPROM_MODULE_INFO_REV_ID,
10075         MLXSW_REG_MCIA_EEPROM_MODULE_INFO_TYPE_ID,
10076         MLXSW_REG_MCIA_EEPROM_MODULE_INFO_SIZE,
10077 };
10078
10079 /* reg_mcia_eeprom
10080  * Bytes to read/write.
10081  * Access: RW
10082  */
10083 MLXSW_ITEM_BUF(reg, mcia, eeprom, 0x10, MLXSW_REG_MCIA_EEPROM_SIZE);
10084
10085 /* This is used to access the optional upper pages (1-3) in the QSFP+
10086  * memory map. Page 1 is available on offset 256 through 383, page 2 -
10087  * on offset 384 through 511, page 3 - on offset 512 through 639.
10088  */
10089 #define MLXSW_REG_MCIA_PAGE_GET(off) (((off) - \
10090                                 MLXSW_REG_MCIA_EEPROM_PAGE_LENGTH) / \
10091                                 MLXSW_REG_MCIA_EEPROM_UP_PAGE_LENGTH + 1)
10092
10093 static inline void mlxsw_reg_mcia_pack(char *payload, u8 slot_index, u8 module,
10094                                        u8 lock, u8 page_number,
10095                                        u16 device_addr, u8 size,
10096                                        u8 i2c_device_addr)
10097 {
10098         MLXSW_REG_ZERO(mcia, payload);
10099         mlxsw_reg_mcia_slot_set(payload, slot_index);
10100         mlxsw_reg_mcia_module_set(payload, module);
10101         mlxsw_reg_mcia_l_set(payload, lock);
10102         mlxsw_reg_mcia_page_number_set(payload, page_number);
10103         mlxsw_reg_mcia_device_address_set(payload, device_addr);
10104         mlxsw_reg_mcia_size_set(payload, size);
10105         mlxsw_reg_mcia_i2c_device_address_set(payload, i2c_device_addr);
10106 }
10107
10108 /* MPAT - Monitoring Port Analyzer Table
10109  * -------------------------------------
10110  * MPAT Register is used to query and configure the Switch PortAnalyzer Table.
10111  * For an enabled analyzer, all fields except e (enable) cannot be modified.
10112  */
10113 #define MLXSW_REG_MPAT_ID 0x901A
10114 #define MLXSW_REG_MPAT_LEN 0x78
10115
10116 MLXSW_REG_DEFINE(mpat, MLXSW_REG_MPAT_ID, MLXSW_REG_MPAT_LEN);
10117
10118 /* reg_mpat_pa_id
10119  * Port Analyzer ID.
10120  * Access: Index
10121  */
10122 MLXSW_ITEM32(reg, mpat, pa_id, 0x00, 28, 4);
10123
10124 /* reg_mpat_session_id
10125  * Mirror Session ID.
10126  * Used for MIRROR_SESSION<i> trap.
10127  * Access: RW
10128  */
10129 MLXSW_ITEM32(reg, mpat, session_id, 0x00, 24, 4);
10130
10131 /* reg_mpat_system_port
10132  * A unique port identifier for the final destination of the packet.
10133  * Access: RW
10134  */
10135 MLXSW_ITEM32(reg, mpat, system_port, 0x00, 0, 16);
10136
10137 /* reg_mpat_e
10138  * Enable. Indicating the Port Analyzer is enabled.
10139  * Access: RW
10140  */
10141 MLXSW_ITEM32(reg, mpat, e, 0x04, 31, 1);
10142
10143 /* reg_mpat_qos
10144  * Quality Of Service Mode.
10145  * 0: CONFIGURED - QoS parameters (Switch Priority, and encapsulation
10146  * PCP, DEI, DSCP or VL) are configured.
10147  * 1: MAINTAIN - QoS parameters (Switch Priority, Color) are the
10148  * same as in the original packet that has triggered the mirroring. For
10149  * SPAN also the pcp,dei are maintained.
10150  * Access: RW
10151  */
10152 MLXSW_ITEM32(reg, mpat, qos, 0x04, 26, 1);
10153
10154 /* reg_mpat_be
10155  * Best effort mode. Indicates mirroring traffic should not cause packet
10156  * drop or back pressure, but will discard the mirrored packets. Mirrored
10157  * packets will be forwarded on a best effort manner.
10158  * 0: Do not discard mirrored packets
10159  * 1: Discard mirrored packets if causing congestion
10160  * Access: RW
10161  */
10162 MLXSW_ITEM32(reg, mpat, be, 0x04, 25, 1);
10163
10164 enum mlxsw_reg_mpat_span_type {
10165         /* Local SPAN Ethernet.
10166          * The original packet is not encapsulated.
10167          */
10168         MLXSW_REG_MPAT_SPAN_TYPE_LOCAL_ETH = 0x0,
10169
10170         /* Remote SPAN Ethernet VLAN.
10171          * The packet is forwarded to the monitoring port on the monitoring
10172          * VLAN.
10173          */
10174         MLXSW_REG_MPAT_SPAN_TYPE_REMOTE_ETH = 0x1,
10175
10176         /* Encapsulated Remote SPAN Ethernet L3 GRE.
10177          * The packet is encapsulated with GRE header.
10178          */
10179         MLXSW_REG_MPAT_SPAN_TYPE_REMOTE_ETH_L3 = 0x3,
10180 };
10181
10182 /* reg_mpat_span_type
10183  * SPAN type.
10184  * Access: RW
10185  */
10186 MLXSW_ITEM32(reg, mpat, span_type, 0x04, 0, 4);
10187
10188 /* reg_mpat_pide
10189  * Policer enable.
10190  * Access: RW
10191  */
10192 MLXSW_ITEM32(reg, mpat, pide, 0x0C, 15, 1);
10193
10194 /* reg_mpat_pid
10195  * Policer ID.
10196  * Access: RW
10197  */
10198 MLXSW_ITEM32(reg, mpat, pid, 0x0C, 0, 14);
10199
10200 /* Remote SPAN - Ethernet VLAN
10201  * - - - - - - - - - - - - - -
10202  */
10203
10204 /* reg_mpat_eth_rspan_vid
10205  * Encapsulation header VLAN ID.
10206  * Access: RW
10207  */
10208 MLXSW_ITEM32(reg, mpat, eth_rspan_vid, 0x18, 0, 12);
10209
10210 /* Encapsulated Remote SPAN - Ethernet L2
10211  * - - - - - - - - - - - - - - - - - - -
10212  */
10213
10214 enum mlxsw_reg_mpat_eth_rspan_version {
10215         MLXSW_REG_MPAT_ETH_RSPAN_VERSION_NO_HEADER = 15,
10216 };
10217
10218 /* reg_mpat_eth_rspan_version
10219  * RSPAN mirror header version.
10220  * Access: RW
10221  */
10222 MLXSW_ITEM32(reg, mpat, eth_rspan_version, 0x10, 18, 4);
10223
10224 /* reg_mpat_eth_rspan_mac
10225  * Destination MAC address.
10226  * Access: RW
10227  */
10228 MLXSW_ITEM_BUF(reg, mpat, eth_rspan_mac, 0x12, 6);
10229
10230 /* reg_mpat_eth_rspan_tp
10231  * Tag Packet. Indicates whether the mirroring header should be VLAN tagged.
10232  * Access: RW
10233  */
10234 MLXSW_ITEM32(reg, mpat, eth_rspan_tp, 0x18, 16, 1);
10235
10236 /* Encapsulated Remote SPAN - Ethernet L3
10237  * - - - - - - - - - - - - - - - - - - -
10238  */
10239
10240 enum mlxsw_reg_mpat_eth_rspan_protocol {
10241         MLXSW_REG_MPAT_ETH_RSPAN_PROTOCOL_IPV4,
10242         MLXSW_REG_MPAT_ETH_RSPAN_PROTOCOL_IPV6,
10243 };
10244
10245 /* reg_mpat_eth_rspan_protocol
10246  * SPAN encapsulation protocol.
10247  * Access: RW
10248  */
10249 MLXSW_ITEM32(reg, mpat, eth_rspan_protocol, 0x18, 24, 4);
10250
10251 /* reg_mpat_eth_rspan_ttl
10252  * Encapsulation header Time-to-Live/HopLimit.
10253  * Access: RW
10254  */
10255 MLXSW_ITEM32(reg, mpat, eth_rspan_ttl, 0x1C, 4, 8);
10256
10257 /* reg_mpat_eth_rspan_smac
10258  * Source MAC address
10259  * Access: RW
10260  */
10261 MLXSW_ITEM_BUF(reg, mpat, eth_rspan_smac, 0x22, 6);
10262
10263 /* reg_mpat_eth_rspan_dip*
10264  * Destination IP address. The IP version is configured by protocol.
10265  * Access: RW
10266  */
10267 MLXSW_ITEM32(reg, mpat, eth_rspan_dip4, 0x4C, 0, 32);
10268 MLXSW_ITEM_BUF(reg, mpat, eth_rspan_dip6, 0x40, 16);
10269
10270 /* reg_mpat_eth_rspan_sip*
10271  * Source IP address. The IP version is configured by protocol.
10272  * Access: RW
10273  */
10274 MLXSW_ITEM32(reg, mpat, eth_rspan_sip4, 0x5C, 0, 32);
10275 MLXSW_ITEM_BUF(reg, mpat, eth_rspan_sip6, 0x50, 16);
10276
10277 static inline void mlxsw_reg_mpat_pack(char *payload, u8 pa_id,
10278                                        u16 system_port, bool e,
10279                                        enum mlxsw_reg_mpat_span_type span_type)
10280 {
10281         MLXSW_REG_ZERO(mpat, payload);
10282         mlxsw_reg_mpat_pa_id_set(payload, pa_id);
10283         mlxsw_reg_mpat_system_port_set(payload, system_port);
10284         mlxsw_reg_mpat_e_set(payload, e);
10285         mlxsw_reg_mpat_qos_set(payload, 1);
10286         mlxsw_reg_mpat_be_set(payload, 1);
10287         mlxsw_reg_mpat_span_type_set(payload, span_type);
10288 }
10289
10290 static inline void mlxsw_reg_mpat_eth_rspan_pack(char *payload, u16 vid)
10291 {
10292         mlxsw_reg_mpat_eth_rspan_vid_set(payload, vid);
10293 }
10294
10295 static inline void
10296 mlxsw_reg_mpat_eth_rspan_l2_pack(char *payload,
10297                                  enum mlxsw_reg_mpat_eth_rspan_version version,
10298                                  const char *mac,
10299                                  bool tp)
10300 {
10301         mlxsw_reg_mpat_eth_rspan_version_set(payload, version);
10302         mlxsw_reg_mpat_eth_rspan_mac_memcpy_to(payload, mac);
10303         mlxsw_reg_mpat_eth_rspan_tp_set(payload, tp);
10304 }
10305
10306 static inline void
10307 mlxsw_reg_mpat_eth_rspan_l3_ipv4_pack(char *payload, u8 ttl,
10308                                       const char *smac,
10309                                       u32 sip, u32 dip)
10310 {
10311         mlxsw_reg_mpat_eth_rspan_ttl_set(payload, ttl);
10312         mlxsw_reg_mpat_eth_rspan_smac_memcpy_to(payload, smac);
10313         mlxsw_reg_mpat_eth_rspan_protocol_set(payload,
10314                                     MLXSW_REG_MPAT_ETH_RSPAN_PROTOCOL_IPV4);
10315         mlxsw_reg_mpat_eth_rspan_sip4_set(payload, sip);
10316         mlxsw_reg_mpat_eth_rspan_dip4_set(payload, dip);
10317 }
10318
10319 static inline void
10320 mlxsw_reg_mpat_eth_rspan_l3_ipv6_pack(char *payload, u8 ttl,
10321                                       const char *smac,
10322                                       struct in6_addr sip, struct in6_addr dip)
10323 {
10324         mlxsw_reg_mpat_eth_rspan_ttl_set(payload, ttl);
10325         mlxsw_reg_mpat_eth_rspan_smac_memcpy_to(payload, smac);
10326         mlxsw_reg_mpat_eth_rspan_protocol_set(payload,
10327                                     MLXSW_REG_MPAT_ETH_RSPAN_PROTOCOL_IPV6);
10328         mlxsw_reg_mpat_eth_rspan_sip6_memcpy_to(payload, (void *)&sip);
10329         mlxsw_reg_mpat_eth_rspan_dip6_memcpy_to(payload, (void *)&dip);
10330 }
10331
10332 /* MPAR - Monitoring Port Analyzer Register
10333  * ----------------------------------------
10334  * MPAR register is used to query and configure the port analyzer port mirroring
10335  * properties.
10336  */
10337 #define MLXSW_REG_MPAR_ID 0x901B
10338 #define MLXSW_REG_MPAR_LEN 0x0C
10339
10340 MLXSW_REG_DEFINE(mpar, MLXSW_REG_MPAR_ID, MLXSW_REG_MPAR_LEN);
10341
10342 /* reg_mpar_local_port
10343  * The local port to mirror the packets from.
10344  * Access: Index
10345  */
10346 MLXSW_ITEM32_LP(reg, mpar, 0x00, 16, 0x00, 4);
10347
10348 enum mlxsw_reg_mpar_i_e {
10349         MLXSW_REG_MPAR_TYPE_EGRESS,
10350         MLXSW_REG_MPAR_TYPE_INGRESS,
10351 };
10352
10353 /* reg_mpar_i_e
10354  * Ingress/Egress
10355  * Access: Index
10356  */
10357 MLXSW_ITEM32(reg, mpar, i_e, 0x00, 0, 4);
10358
10359 /* reg_mpar_enable
10360  * Enable mirroring
10361  * By default, port mirroring is disabled for all ports.
10362  * Access: RW
10363  */
10364 MLXSW_ITEM32(reg, mpar, enable, 0x04, 31, 1);
10365
10366 /* reg_mpar_pa_id
10367  * Port Analyzer ID.
10368  * Access: RW
10369  */
10370 MLXSW_ITEM32(reg, mpar, pa_id, 0x04, 0, 4);
10371
10372 #define MLXSW_REG_MPAR_RATE_MAX 3500000000UL
10373
10374 /* reg_mpar_probability_rate
10375  * Sampling rate.
10376  * Valid values are: 1 to 3.5*10^9
10377  * Value of 1 means "sample all". Default is 1.
10378  * Reserved when Spectrum-1.
10379  * Access: RW
10380  */
10381 MLXSW_ITEM32(reg, mpar, probability_rate, 0x08, 0, 32);
10382
10383 static inline void mlxsw_reg_mpar_pack(char *payload, u16 local_port,
10384                                        enum mlxsw_reg_mpar_i_e i_e,
10385                                        bool enable, u8 pa_id,
10386                                        u32 probability_rate)
10387 {
10388         MLXSW_REG_ZERO(mpar, payload);
10389         mlxsw_reg_mpar_local_port_set(payload, local_port);
10390         mlxsw_reg_mpar_enable_set(payload, enable);
10391         mlxsw_reg_mpar_i_e_set(payload, i_e);
10392         mlxsw_reg_mpar_pa_id_set(payload, pa_id);
10393         mlxsw_reg_mpar_probability_rate_set(payload, probability_rate);
10394 }
10395
10396 /* MGIR - Management General Information Register
10397  * ----------------------------------------------
10398  * MGIR register allows software to query the hardware and firmware general
10399  * information.
10400  */
10401 #define MLXSW_REG_MGIR_ID 0x9020
10402 #define MLXSW_REG_MGIR_LEN 0x9C
10403
10404 MLXSW_REG_DEFINE(mgir, MLXSW_REG_MGIR_ID, MLXSW_REG_MGIR_LEN);
10405
10406 /* reg_mgir_hw_info_device_hw_revision
10407  * Access: RO
10408  */
10409 MLXSW_ITEM32(reg, mgir, hw_info_device_hw_revision, 0x0, 16, 16);
10410
10411 #define MLXSW_REG_MGIR_FW_INFO_PSID_SIZE 16
10412
10413 /* reg_mgir_fw_info_psid
10414  * PSID (ASCII string).
10415  * Access: RO
10416  */
10417 MLXSW_ITEM_BUF(reg, mgir, fw_info_psid, 0x30, MLXSW_REG_MGIR_FW_INFO_PSID_SIZE);
10418
10419 /* reg_mgir_fw_info_extended_major
10420  * Access: RO
10421  */
10422 MLXSW_ITEM32(reg, mgir, fw_info_extended_major, 0x44, 0, 32);
10423
10424 /* reg_mgir_fw_info_extended_minor
10425  * Access: RO
10426  */
10427 MLXSW_ITEM32(reg, mgir, fw_info_extended_minor, 0x48, 0, 32);
10428
10429 /* reg_mgir_fw_info_extended_sub_minor
10430  * Access: RO
10431  */
10432 MLXSW_ITEM32(reg, mgir, fw_info_extended_sub_minor, 0x4C, 0, 32);
10433
10434 static inline void mlxsw_reg_mgir_pack(char *payload)
10435 {
10436         MLXSW_REG_ZERO(mgir, payload);
10437 }
10438
10439 static inline void
10440 mlxsw_reg_mgir_unpack(char *payload, u32 *hw_rev, char *fw_info_psid,
10441                       u32 *fw_major, u32 *fw_minor, u32 *fw_sub_minor)
10442 {
10443         *hw_rev = mlxsw_reg_mgir_hw_info_device_hw_revision_get(payload);
10444         mlxsw_reg_mgir_fw_info_psid_memcpy_from(payload, fw_info_psid);
10445         *fw_major = mlxsw_reg_mgir_fw_info_extended_major_get(payload);
10446         *fw_minor = mlxsw_reg_mgir_fw_info_extended_minor_get(payload);
10447         *fw_sub_minor = mlxsw_reg_mgir_fw_info_extended_sub_minor_get(payload);
10448 }
10449
10450 /* MRSR - Management Reset and Shutdown Register
10451  * ---------------------------------------------
10452  * MRSR register is used to reset or shutdown the switch or
10453  * the entire system (when applicable).
10454  */
10455 #define MLXSW_REG_MRSR_ID 0x9023
10456 #define MLXSW_REG_MRSR_LEN 0x08
10457
10458 MLXSW_REG_DEFINE(mrsr, MLXSW_REG_MRSR_ID, MLXSW_REG_MRSR_LEN);
10459
10460 /* reg_mrsr_command
10461  * Reset/shutdown command
10462  * 0 - do nothing
10463  * 1 - software reset
10464  * Access: WO
10465  */
10466 MLXSW_ITEM32(reg, mrsr, command, 0x00, 0, 4);
10467
10468 static inline void mlxsw_reg_mrsr_pack(char *payload)
10469 {
10470         MLXSW_REG_ZERO(mrsr, payload);
10471         mlxsw_reg_mrsr_command_set(payload, 1);
10472 }
10473
10474 /* MLCR - Management LED Control Register
10475  * --------------------------------------
10476  * Controls the system LEDs.
10477  */
10478 #define MLXSW_REG_MLCR_ID 0x902B
10479 #define MLXSW_REG_MLCR_LEN 0x0C
10480
10481 MLXSW_REG_DEFINE(mlcr, MLXSW_REG_MLCR_ID, MLXSW_REG_MLCR_LEN);
10482
10483 /* reg_mlcr_local_port
10484  * Local port number.
10485  * Access: RW
10486  */
10487 MLXSW_ITEM32_LP(reg, mlcr, 0x00, 16, 0x00, 24);
10488
10489 #define MLXSW_REG_MLCR_DURATION_MAX 0xFFFF
10490
10491 /* reg_mlcr_beacon_duration
10492  * Duration of the beacon to be active, in seconds.
10493  * 0x0 - Will turn off the beacon.
10494  * 0xFFFF - Will turn on the beacon until explicitly turned off.
10495  * Access: RW
10496  */
10497 MLXSW_ITEM32(reg, mlcr, beacon_duration, 0x04, 0, 16);
10498
10499 /* reg_mlcr_beacon_remain
10500  * Remaining duration of the beacon, in seconds.
10501  * 0xFFFF indicates an infinite amount of time.
10502  * Access: RO
10503  */
10504 MLXSW_ITEM32(reg, mlcr, beacon_remain, 0x08, 0, 16);
10505
10506 static inline void mlxsw_reg_mlcr_pack(char *payload, u16 local_port,
10507                                        bool active)
10508 {
10509         MLXSW_REG_ZERO(mlcr, payload);
10510         mlxsw_reg_mlcr_local_port_set(payload, local_port);
10511         mlxsw_reg_mlcr_beacon_duration_set(payload, active ?
10512                                            MLXSW_REG_MLCR_DURATION_MAX : 0);
10513 }
10514
10515 /* MCION - Management Cable IO and Notifications Register
10516  * ------------------------------------------------------
10517  * The MCION register is used to query transceiver modules' IO pins and other
10518  * notifications.
10519  */
10520 #define MLXSW_REG_MCION_ID 0x9052
10521 #define MLXSW_REG_MCION_LEN 0x18
10522
10523 MLXSW_REG_DEFINE(mcion, MLXSW_REG_MCION_ID, MLXSW_REG_MCION_LEN);
10524
10525 /* reg_mcion_module
10526  * Module number.
10527  * Access: Index
10528  */
10529 MLXSW_ITEM32(reg, mcion, module, 0x00, 16, 8);
10530
10531 /* reg_mcion_slot_index
10532  * Slot index.
10533  * Access: Index
10534  */
10535 MLXSW_ITEM32(reg, mcion, slot_index, 0x00, 12, 4);
10536
10537 enum {
10538         MLXSW_REG_MCION_MODULE_STATUS_BITS_PRESENT_MASK = BIT(0),
10539         MLXSW_REG_MCION_MODULE_STATUS_BITS_LOW_POWER_MASK = BIT(8),
10540 };
10541
10542 /* reg_mcion_module_status_bits
10543  * Module IO status as defined by SFF.
10544  * Access: RO
10545  */
10546 MLXSW_ITEM32(reg, mcion, module_status_bits, 0x04, 0, 16);
10547
10548 static inline void mlxsw_reg_mcion_pack(char *payload, u8 slot_index, u8 module)
10549 {
10550         MLXSW_REG_ZERO(mcion, payload);
10551         mlxsw_reg_mcion_slot_index_set(payload, slot_index);
10552         mlxsw_reg_mcion_module_set(payload, module);
10553 }
10554
10555 /* MTPPS - Management Pulse Per Second Register
10556  * --------------------------------------------
10557  * This register provides the device PPS capabilities, configure the PPS in and
10558  * out modules and holds the PPS in time stamp.
10559  */
10560 #define MLXSW_REG_MTPPS_ID 0x9053
10561 #define MLXSW_REG_MTPPS_LEN 0x3C
10562
10563 MLXSW_REG_DEFINE(mtpps, MLXSW_REG_MTPPS_ID, MLXSW_REG_MTPPS_LEN);
10564
10565 /* reg_mtpps_enable
10566  * Enables the PPS functionality the specific pin.
10567  * A boolean variable.
10568  * Access: RW
10569  */
10570 MLXSW_ITEM32(reg, mtpps, enable, 0x20, 31, 1);
10571
10572 enum mlxsw_reg_mtpps_pin_mode {
10573         MLXSW_REG_MTPPS_PIN_MODE_VIRTUAL_PIN = 0x2,
10574 };
10575
10576 /* reg_mtpps_pin_mode
10577  * Pin mode to be used. The mode must comply with the supported modes of the
10578  * requested pin.
10579  * Access: RW
10580  */
10581 MLXSW_ITEM32(reg, mtpps, pin_mode, 0x20, 8, 4);
10582
10583 #define MLXSW_REG_MTPPS_PIN_SP_VIRTUAL_PIN      7
10584
10585 /* reg_mtpps_pin
10586  * Pin to be configured or queried out of the supported pins.
10587  * Access: Index
10588  */
10589 MLXSW_ITEM32(reg, mtpps, pin, 0x20, 0, 8);
10590
10591 /* reg_mtpps_time_stamp
10592  * When pin_mode = pps_in, the latched device time when it was triggered from
10593  * the external GPIO pin.
10594  * When pin_mode = pps_out or virtual_pin or pps_out_and_virtual_pin, the target
10595  * time to generate next output signal.
10596  * Time is in units of device clock.
10597  * Access: RW
10598  */
10599 MLXSW_ITEM64(reg, mtpps, time_stamp, 0x28, 0, 64);
10600
10601 static inline void
10602 mlxsw_reg_mtpps_vpin_pack(char *payload, u64 time_stamp)
10603 {
10604         MLXSW_REG_ZERO(mtpps, payload);
10605         mlxsw_reg_mtpps_pin_set(payload, MLXSW_REG_MTPPS_PIN_SP_VIRTUAL_PIN);
10606         mlxsw_reg_mtpps_pin_mode_set(payload,
10607                                      MLXSW_REG_MTPPS_PIN_MODE_VIRTUAL_PIN);
10608         mlxsw_reg_mtpps_enable_set(payload, true);
10609         mlxsw_reg_mtpps_time_stamp_set(payload, time_stamp);
10610 }
10611
10612 /* MTUTC - Management UTC Register
10613  * -------------------------------
10614  * Configures the HW UTC counter.
10615  */
10616 #define MLXSW_REG_MTUTC_ID 0x9055
10617 #define MLXSW_REG_MTUTC_LEN 0x1C
10618
10619 MLXSW_REG_DEFINE(mtutc, MLXSW_REG_MTUTC_ID, MLXSW_REG_MTUTC_LEN);
10620
10621 enum mlxsw_reg_mtutc_operation {
10622         MLXSW_REG_MTUTC_OPERATION_SET_TIME_AT_NEXT_SEC = 0,
10623         MLXSW_REG_MTUTC_OPERATION_ADJUST_FREQ = 3,
10624 };
10625
10626 /* reg_mtutc_operation
10627  * Operation.
10628  * Access: OP
10629  */
10630 MLXSW_ITEM32(reg, mtutc, operation, 0x00, 0, 4);
10631
10632 /* reg_mtutc_freq_adjustment
10633  * Frequency adjustment: Every PPS the HW frequency will be
10634  * adjusted by this value. Units of HW clock, where HW counts
10635  * 10^9 HW clocks for 1 HW second.
10636  * Access: RW
10637  */
10638 MLXSW_ITEM32(reg, mtutc, freq_adjustment, 0x04, 0, 32);
10639
10640 /* reg_mtutc_utc_sec
10641  * UTC seconds.
10642  * Access: WO
10643  */
10644 MLXSW_ITEM32(reg, mtutc, utc_sec, 0x10, 0, 32);
10645
10646 static inline void
10647 mlxsw_reg_mtutc_pack(char *payload, enum mlxsw_reg_mtutc_operation oper,
10648                      u32 freq_adj, u32 utc_sec)
10649 {
10650         MLXSW_REG_ZERO(mtutc, payload);
10651         mlxsw_reg_mtutc_operation_set(payload, oper);
10652         mlxsw_reg_mtutc_freq_adjustment_set(payload, freq_adj);
10653         mlxsw_reg_mtutc_utc_sec_set(payload, utc_sec);
10654 }
10655
10656 /* MCQI - Management Component Query Information
10657  * ---------------------------------------------
10658  * This register allows querying information about firmware components.
10659  */
10660 #define MLXSW_REG_MCQI_ID 0x9061
10661 #define MLXSW_REG_MCQI_BASE_LEN 0x18
10662 #define MLXSW_REG_MCQI_CAP_LEN 0x14
10663 #define MLXSW_REG_MCQI_LEN (MLXSW_REG_MCQI_BASE_LEN + MLXSW_REG_MCQI_CAP_LEN)
10664
10665 MLXSW_REG_DEFINE(mcqi, MLXSW_REG_MCQI_ID, MLXSW_REG_MCQI_LEN);
10666
10667 /* reg_mcqi_component_index
10668  * Index of the accessed component.
10669  * Access: Index
10670  */
10671 MLXSW_ITEM32(reg, mcqi, component_index, 0x00, 0, 16);
10672
10673 enum mlxfw_reg_mcqi_info_type {
10674         MLXSW_REG_MCQI_INFO_TYPE_CAPABILITIES,
10675 };
10676
10677 /* reg_mcqi_info_type
10678  * Component properties set.
10679  * Access: RW
10680  */
10681 MLXSW_ITEM32(reg, mcqi, info_type, 0x08, 0, 5);
10682
10683 /* reg_mcqi_offset
10684  * The requested/returned data offset from the section start, given in bytes.
10685  * Must be DWORD aligned.
10686  * Access: RW
10687  */
10688 MLXSW_ITEM32(reg, mcqi, offset, 0x10, 0, 32);
10689
10690 /* reg_mcqi_data_size
10691  * The requested/returned data size, given in bytes. If data_size is not DWORD
10692  * aligned, the last bytes are zero padded.
10693  * Access: RW
10694  */
10695 MLXSW_ITEM32(reg, mcqi, data_size, 0x14, 0, 16);
10696
10697 /* reg_mcqi_cap_max_component_size
10698  * Maximum size for this component, given in bytes.
10699  * Access: RO
10700  */
10701 MLXSW_ITEM32(reg, mcqi, cap_max_component_size, 0x20, 0, 32);
10702
10703 /* reg_mcqi_cap_log_mcda_word_size
10704  * Log 2 of the access word size in bytes. Read and write access must be aligned
10705  * to the word size. Write access must be done for an integer number of words.
10706  * Access: RO
10707  */
10708 MLXSW_ITEM32(reg, mcqi, cap_log_mcda_word_size, 0x24, 28, 4);
10709
10710 /* reg_mcqi_cap_mcda_max_write_size
10711  * Maximal write size for MCDA register
10712  * Access: RO
10713  */
10714 MLXSW_ITEM32(reg, mcqi, cap_mcda_max_write_size, 0x24, 0, 16);
10715
10716 static inline void mlxsw_reg_mcqi_pack(char *payload, u16 component_index)
10717 {
10718         MLXSW_REG_ZERO(mcqi, payload);
10719         mlxsw_reg_mcqi_component_index_set(payload, component_index);
10720         mlxsw_reg_mcqi_info_type_set(payload,
10721                                      MLXSW_REG_MCQI_INFO_TYPE_CAPABILITIES);
10722         mlxsw_reg_mcqi_offset_set(payload, 0);
10723         mlxsw_reg_mcqi_data_size_set(payload, MLXSW_REG_MCQI_CAP_LEN);
10724 }
10725
10726 static inline void mlxsw_reg_mcqi_unpack(char *payload,
10727                                          u32 *p_cap_max_component_size,
10728                                          u8 *p_cap_log_mcda_word_size,
10729                                          u16 *p_cap_mcda_max_write_size)
10730 {
10731         *p_cap_max_component_size =
10732                 mlxsw_reg_mcqi_cap_max_component_size_get(payload);
10733         *p_cap_log_mcda_word_size =
10734                 mlxsw_reg_mcqi_cap_log_mcda_word_size_get(payload);
10735         *p_cap_mcda_max_write_size =
10736                 mlxsw_reg_mcqi_cap_mcda_max_write_size_get(payload);
10737 }
10738
10739 /* MCC - Management Component Control
10740  * ----------------------------------
10741  * Controls the firmware component and updates the FSM.
10742  */
10743 #define MLXSW_REG_MCC_ID 0x9062
10744 #define MLXSW_REG_MCC_LEN 0x1C
10745
10746 MLXSW_REG_DEFINE(mcc, MLXSW_REG_MCC_ID, MLXSW_REG_MCC_LEN);
10747
10748 enum mlxsw_reg_mcc_instruction {
10749         MLXSW_REG_MCC_INSTRUCTION_LOCK_UPDATE_HANDLE = 0x01,
10750         MLXSW_REG_MCC_INSTRUCTION_RELEASE_UPDATE_HANDLE = 0x02,
10751         MLXSW_REG_MCC_INSTRUCTION_UPDATE_COMPONENT = 0x03,
10752         MLXSW_REG_MCC_INSTRUCTION_VERIFY_COMPONENT = 0x04,
10753         MLXSW_REG_MCC_INSTRUCTION_ACTIVATE = 0x06,
10754         MLXSW_REG_MCC_INSTRUCTION_CANCEL = 0x08,
10755 };
10756
10757 /* reg_mcc_instruction
10758  * Command to be executed by the FSM.
10759  * Applicable for write operation only.
10760  * Access: RW
10761  */
10762 MLXSW_ITEM32(reg, mcc, instruction, 0x00, 0, 8);
10763
10764 /* reg_mcc_component_index
10765  * Index of the accessed component. Applicable only for commands that
10766  * refer to components. Otherwise, this field is reserved.
10767  * Access: Index
10768  */
10769 MLXSW_ITEM32(reg, mcc, component_index, 0x04, 0, 16);
10770
10771 /* reg_mcc_update_handle
10772  * Token representing the current flow executed by the FSM.
10773  * Access: WO
10774  */
10775 MLXSW_ITEM32(reg, mcc, update_handle, 0x08, 0, 24);
10776
10777 /* reg_mcc_error_code
10778  * Indicates the successful completion of the instruction, or the reason it
10779  * failed
10780  * Access: RO
10781  */
10782 MLXSW_ITEM32(reg, mcc, error_code, 0x0C, 8, 8);
10783
10784 /* reg_mcc_control_state
10785  * Current FSM state
10786  * Access: RO
10787  */
10788 MLXSW_ITEM32(reg, mcc, control_state, 0x0C, 0, 4);
10789
10790 /* reg_mcc_component_size
10791  * Component size in bytes. Valid for UPDATE_COMPONENT instruction. Specifying
10792  * the size may shorten the update time. Value 0x0 means that size is
10793  * unspecified.
10794  * Access: WO
10795  */
10796 MLXSW_ITEM32(reg, mcc, component_size, 0x10, 0, 32);
10797
10798 static inline void mlxsw_reg_mcc_pack(char *payload,
10799                                       enum mlxsw_reg_mcc_instruction instr,
10800                                       u16 component_index, u32 update_handle,
10801                                       u32 component_size)
10802 {
10803         MLXSW_REG_ZERO(mcc, payload);
10804         mlxsw_reg_mcc_instruction_set(payload, instr);
10805         mlxsw_reg_mcc_component_index_set(payload, component_index);
10806         mlxsw_reg_mcc_update_handle_set(payload, update_handle);
10807         mlxsw_reg_mcc_component_size_set(payload, component_size);
10808 }
10809
10810 static inline void mlxsw_reg_mcc_unpack(char *payload, u32 *p_update_handle,
10811                                         u8 *p_error_code, u8 *p_control_state)
10812 {
10813         if (p_update_handle)
10814                 *p_update_handle = mlxsw_reg_mcc_update_handle_get(payload);
10815         if (p_error_code)
10816                 *p_error_code = mlxsw_reg_mcc_error_code_get(payload);
10817         if (p_control_state)
10818                 *p_control_state = mlxsw_reg_mcc_control_state_get(payload);
10819 }
10820
10821 /* MCDA - Management Component Data Access
10822  * ---------------------------------------
10823  * This register allows reading and writing a firmware component.
10824  */
10825 #define MLXSW_REG_MCDA_ID 0x9063
10826 #define MLXSW_REG_MCDA_BASE_LEN 0x10
10827 #define MLXSW_REG_MCDA_MAX_DATA_LEN 0x80
10828 #define MLXSW_REG_MCDA_LEN \
10829                 (MLXSW_REG_MCDA_BASE_LEN + MLXSW_REG_MCDA_MAX_DATA_LEN)
10830
10831 MLXSW_REG_DEFINE(mcda, MLXSW_REG_MCDA_ID, MLXSW_REG_MCDA_LEN);
10832
10833 /* reg_mcda_update_handle
10834  * Token representing the current flow executed by the FSM.
10835  * Access: RW
10836  */
10837 MLXSW_ITEM32(reg, mcda, update_handle, 0x00, 0, 24);
10838
10839 /* reg_mcda_offset
10840  * Offset of accessed address relative to component start. Accesses must be in
10841  * accordance to log_mcda_word_size in MCQI reg.
10842  * Access: RW
10843  */
10844 MLXSW_ITEM32(reg, mcda, offset, 0x04, 0, 32);
10845
10846 /* reg_mcda_size
10847  * Size of the data accessed, given in bytes.
10848  * Access: RW
10849  */
10850 MLXSW_ITEM32(reg, mcda, size, 0x08, 0, 16);
10851
10852 /* reg_mcda_data
10853  * Data block accessed.
10854  * Access: RW
10855  */
10856 MLXSW_ITEM32_INDEXED(reg, mcda, data, 0x10, 0, 32, 4, 0, false);
10857
10858 static inline void mlxsw_reg_mcda_pack(char *payload, u32 update_handle,
10859                                        u32 offset, u16 size, u8 *data)
10860 {
10861         int i;
10862
10863         MLXSW_REG_ZERO(mcda, payload);
10864         mlxsw_reg_mcda_update_handle_set(payload, update_handle);
10865         mlxsw_reg_mcda_offset_set(payload, offset);
10866         mlxsw_reg_mcda_size_set(payload, size);
10867
10868         for (i = 0; i < size / 4; i++)
10869                 mlxsw_reg_mcda_data_set(payload, i, *(u32 *) &data[i * 4]);
10870 }
10871
10872 /* MPSC - Monitoring Packet Sampling Configuration Register
10873  * --------------------------------------------------------
10874  * MPSC Register is used to configure the Packet Sampling mechanism.
10875  */
10876 #define MLXSW_REG_MPSC_ID 0x9080
10877 #define MLXSW_REG_MPSC_LEN 0x1C
10878
10879 MLXSW_REG_DEFINE(mpsc, MLXSW_REG_MPSC_ID, MLXSW_REG_MPSC_LEN);
10880
10881 /* reg_mpsc_local_port
10882  * Local port number
10883  * Not supported for CPU port
10884  * Access: Index
10885  */
10886 MLXSW_ITEM32_LP(reg, mpsc, 0x00, 16, 0x00, 12);
10887
10888 /* reg_mpsc_e
10889  * Enable sampling on port local_port
10890  * Access: RW
10891  */
10892 MLXSW_ITEM32(reg, mpsc, e, 0x04, 30, 1);
10893
10894 #define MLXSW_REG_MPSC_RATE_MAX 3500000000UL
10895
10896 /* reg_mpsc_rate
10897  * Sampling rate = 1 out of rate packets (with randomization around
10898  * the point). Valid values are: 1 to MLXSW_REG_MPSC_RATE_MAX
10899  * Access: RW
10900  */
10901 MLXSW_ITEM32(reg, mpsc, rate, 0x08, 0, 32);
10902
10903 static inline void mlxsw_reg_mpsc_pack(char *payload, u16 local_port, bool e,
10904                                        u32 rate)
10905 {
10906         MLXSW_REG_ZERO(mpsc, payload);
10907         mlxsw_reg_mpsc_local_port_set(payload, local_port);
10908         mlxsw_reg_mpsc_e_set(payload, e);
10909         mlxsw_reg_mpsc_rate_set(payload, rate);
10910 }
10911
10912 /* MGPC - Monitoring General Purpose Counter Set Register
10913  * The MGPC register retrieves and sets the General Purpose Counter Set.
10914  */
10915 #define MLXSW_REG_MGPC_ID 0x9081
10916 #define MLXSW_REG_MGPC_LEN 0x18
10917
10918 MLXSW_REG_DEFINE(mgpc, MLXSW_REG_MGPC_ID, MLXSW_REG_MGPC_LEN);
10919
10920 /* reg_mgpc_counter_set_type
10921  * Counter set type.
10922  * Access: OP
10923  */
10924 MLXSW_ITEM32(reg, mgpc, counter_set_type, 0x00, 24, 8);
10925
10926 /* reg_mgpc_counter_index
10927  * Counter index.
10928  * Access: Index
10929  */
10930 MLXSW_ITEM32(reg, mgpc, counter_index, 0x00, 0, 24);
10931
10932 enum mlxsw_reg_mgpc_opcode {
10933         /* Nop */
10934         MLXSW_REG_MGPC_OPCODE_NOP = 0x00,
10935         /* Clear counters */
10936         MLXSW_REG_MGPC_OPCODE_CLEAR = 0x08,
10937 };
10938
10939 /* reg_mgpc_opcode
10940  * Opcode.
10941  * Access: OP
10942  */
10943 MLXSW_ITEM32(reg, mgpc, opcode, 0x04, 28, 4);
10944
10945 /* reg_mgpc_byte_counter
10946  * Byte counter value.
10947  * Access: RW
10948  */
10949 MLXSW_ITEM64(reg, mgpc, byte_counter, 0x08, 0, 64);
10950
10951 /* reg_mgpc_packet_counter
10952  * Packet counter value.
10953  * Access: RW
10954  */
10955 MLXSW_ITEM64(reg, mgpc, packet_counter, 0x10, 0, 64);
10956
10957 static inline void mlxsw_reg_mgpc_pack(char *payload, u32 counter_index,
10958                                        enum mlxsw_reg_mgpc_opcode opcode,
10959                                        enum mlxsw_reg_flow_counter_set_type set_type)
10960 {
10961         MLXSW_REG_ZERO(mgpc, payload);
10962         mlxsw_reg_mgpc_counter_index_set(payload, counter_index);
10963         mlxsw_reg_mgpc_counter_set_type_set(payload, set_type);
10964         mlxsw_reg_mgpc_opcode_set(payload, opcode);
10965 }
10966
10967 /* MPRS - Monitoring Parsing State Register
10968  * ----------------------------------------
10969  * The MPRS register is used for setting up the parsing for hash,
10970  * policy-engine and routing.
10971  */
10972 #define MLXSW_REG_MPRS_ID 0x9083
10973 #define MLXSW_REG_MPRS_LEN 0x14
10974
10975 MLXSW_REG_DEFINE(mprs, MLXSW_REG_MPRS_ID, MLXSW_REG_MPRS_LEN);
10976
10977 /* reg_mprs_parsing_depth
10978  * Minimum parsing depth.
10979  * Need to enlarge parsing depth according to L3, MPLS, tunnels, ACL
10980  * rules, traps, hash, etc. Default is 96 bytes. Reserved when SwitchX-2.
10981  * Access: RW
10982  */
10983 MLXSW_ITEM32(reg, mprs, parsing_depth, 0x00, 0, 16);
10984
10985 /* reg_mprs_parsing_en
10986  * Parsing enable.
10987  * Bit 0 - Enable parsing of NVE of types VxLAN, VxLAN-GPE, GENEVE and
10988  * NVGRE. Default is enabled. Reserved when SwitchX-2.
10989  * Access: RW
10990  */
10991 MLXSW_ITEM32(reg, mprs, parsing_en, 0x04, 0, 16);
10992
10993 /* reg_mprs_vxlan_udp_dport
10994  * VxLAN UDP destination port.
10995  * Used for identifying VxLAN packets and for dport field in
10996  * encapsulation. Default is 4789.
10997  * Access: RW
10998  */
10999 MLXSW_ITEM32(reg, mprs, vxlan_udp_dport, 0x10, 0, 16);
11000
11001 static inline void mlxsw_reg_mprs_pack(char *payload, u16 parsing_depth,
11002                                        u16 vxlan_udp_dport)
11003 {
11004         MLXSW_REG_ZERO(mprs, payload);
11005         mlxsw_reg_mprs_parsing_depth_set(payload, parsing_depth);
11006         mlxsw_reg_mprs_parsing_en_set(payload, true);
11007         mlxsw_reg_mprs_vxlan_udp_dport_set(payload, vxlan_udp_dport);
11008 }
11009
11010 /* MOGCR - Monitoring Global Configuration Register
11011  * ------------------------------------------------
11012  */
11013 #define MLXSW_REG_MOGCR_ID 0x9086
11014 #define MLXSW_REG_MOGCR_LEN 0x20
11015
11016 MLXSW_REG_DEFINE(mogcr, MLXSW_REG_MOGCR_ID, MLXSW_REG_MOGCR_LEN);
11017
11018 /* reg_mogcr_ptp_iftc
11019  * PTP Ingress FIFO Trap Clear
11020  * The PTP_ING_FIFO trap provides MTPPTR with clr according
11021  * to this value. Default 0.
11022  * Reserved when IB switches and when SwitchX/-2, Spectrum-2
11023  * Access: RW
11024  */
11025 MLXSW_ITEM32(reg, mogcr, ptp_iftc, 0x00, 1, 1);
11026
11027 /* reg_mogcr_ptp_eftc
11028  * PTP Egress FIFO Trap Clear
11029  * The PTP_EGR_FIFO trap provides MTPPTR with clr according
11030  * to this value. Default 0.
11031  * Reserved when IB switches and when SwitchX/-2, Spectrum-2
11032  * Access: RW
11033  */
11034 MLXSW_ITEM32(reg, mogcr, ptp_eftc, 0x00, 0, 1);
11035
11036 /* reg_mogcr_mirroring_pid_base
11037  * Base policer id for mirroring policers.
11038  * Must have an even value (e.g. 1000, not 1001).
11039  * Reserved when SwitchX/-2, Switch-IB/2, Spectrum-1 and Quantum.
11040  * Access: RW
11041  */
11042 MLXSW_ITEM32(reg, mogcr, mirroring_pid_base, 0x0C, 0, 14);
11043
11044 /* MPAGR - Monitoring Port Analyzer Global Register
11045  * ------------------------------------------------
11046  * This register is used for global port analyzer configurations.
11047  * Note: This register is not supported by current FW versions for Spectrum-1.
11048  */
11049 #define MLXSW_REG_MPAGR_ID 0x9089
11050 #define MLXSW_REG_MPAGR_LEN 0x0C
11051
11052 MLXSW_REG_DEFINE(mpagr, MLXSW_REG_MPAGR_ID, MLXSW_REG_MPAGR_LEN);
11053
11054 enum mlxsw_reg_mpagr_trigger {
11055         MLXSW_REG_MPAGR_TRIGGER_EGRESS,
11056         MLXSW_REG_MPAGR_TRIGGER_INGRESS,
11057         MLXSW_REG_MPAGR_TRIGGER_INGRESS_WRED,
11058         MLXSW_REG_MPAGR_TRIGGER_INGRESS_SHARED_BUFFER,
11059         MLXSW_REG_MPAGR_TRIGGER_INGRESS_ING_CONG,
11060         MLXSW_REG_MPAGR_TRIGGER_INGRESS_EGR_CONG,
11061         MLXSW_REG_MPAGR_TRIGGER_EGRESS_ECN,
11062         MLXSW_REG_MPAGR_TRIGGER_EGRESS_HIGH_LATENCY,
11063 };
11064
11065 /* reg_mpagr_trigger
11066  * Mirror trigger.
11067  * Access: Index
11068  */
11069 MLXSW_ITEM32(reg, mpagr, trigger, 0x00, 0, 4);
11070
11071 /* reg_mpagr_pa_id
11072  * Port analyzer ID.
11073  * Access: RW
11074  */
11075 MLXSW_ITEM32(reg, mpagr, pa_id, 0x04, 0, 4);
11076
11077 #define MLXSW_REG_MPAGR_RATE_MAX 3500000000UL
11078
11079 /* reg_mpagr_probability_rate
11080  * Sampling rate.
11081  * Valid values are: 1 to 3.5*10^9
11082  * Value of 1 means "sample all". Default is 1.
11083  * Access: RW
11084  */
11085 MLXSW_ITEM32(reg, mpagr, probability_rate, 0x08, 0, 32);
11086
11087 static inline void mlxsw_reg_mpagr_pack(char *payload,
11088                                         enum mlxsw_reg_mpagr_trigger trigger,
11089                                         u8 pa_id, u32 probability_rate)
11090 {
11091         MLXSW_REG_ZERO(mpagr, payload);
11092         mlxsw_reg_mpagr_trigger_set(payload, trigger);
11093         mlxsw_reg_mpagr_pa_id_set(payload, pa_id);
11094         mlxsw_reg_mpagr_probability_rate_set(payload, probability_rate);
11095 }
11096
11097 /* MOMTE - Monitoring Mirror Trigger Enable Register
11098  * -------------------------------------------------
11099  * This register is used to configure the mirror enable for different mirror
11100  * reasons.
11101  */
11102 #define MLXSW_REG_MOMTE_ID 0x908D
11103 #define MLXSW_REG_MOMTE_LEN 0x10
11104
11105 MLXSW_REG_DEFINE(momte, MLXSW_REG_MOMTE_ID, MLXSW_REG_MOMTE_LEN);
11106
11107 /* reg_momte_local_port
11108  * Local port number.
11109  * Access: Index
11110  */
11111 MLXSW_ITEM32_LP(reg, momte, 0x00, 16, 0x00, 12);
11112
11113 enum mlxsw_reg_momte_type {
11114         MLXSW_REG_MOMTE_TYPE_WRED = 0x20,
11115         MLXSW_REG_MOMTE_TYPE_SHARED_BUFFER_TCLASS = 0x31,
11116         MLXSW_REG_MOMTE_TYPE_SHARED_BUFFER_TCLASS_DESCRIPTORS = 0x32,
11117         MLXSW_REG_MOMTE_TYPE_SHARED_BUFFER_EGRESS_PORT = 0x33,
11118         MLXSW_REG_MOMTE_TYPE_ING_CONG = 0x40,
11119         MLXSW_REG_MOMTE_TYPE_EGR_CONG = 0x50,
11120         MLXSW_REG_MOMTE_TYPE_ECN = 0x60,
11121         MLXSW_REG_MOMTE_TYPE_HIGH_LATENCY = 0x70,
11122 };
11123
11124 /* reg_momte_type
11125  * Type of mirroring.
11126  * Access: Index
11127  */
11128 MLXSW_ITEM32(reg, momte, type, 0x04, 0, 8);
11129
11130 /* reg_momte_tclass_en
11131  * TClass/PG mirror enable. Each bit represents corresponding tclass.
11132  * 0: disable (default)
11133  * 1: enable
11134  * Access: RW
11135  */
11136 MLXSW_ITEM_BIT_ARRAY(reg, momte, tclass_en, 0x08, 0x08, 1);
11137
11138 static inline void mlxsw_reg_momte_pack(char *payload, u16 local_port,
11139                                         enum mlxsw_reg_momte_type type)
11140 {
11141         MLXSW_REG_ZERO(momte, payload);
11142         mlxsw_reg_momte_local_port_set(payload, local_port);
11143         mlxsw_reg_momte_type_set(payload, type);
11144 }
11145
11146 /* MTPPPC - Time Precision Packet Port Configuration
11147  * -------------------------------------------------
11148  * This register serves for configuration of which PTP messages should be
11149  * timestamped. This is a global configuration, despite the register name.
11150  *
11151  * Reserved when Spectrum-2.
11152  */
11153 #define MLXSW_REG_MTPPPC_ID 0x9090
11154 #define MLXSW_REG_MTPPPC_LEN 0x28
11155
11156 MLXSW_REG_DEFINE(mtpppc, MLXSW_REG_MTPPPC_ID, MLXSW_REG_MTPPPC_LEN);
11157
11158 /* reg_mtpppc_ing_timestamp_message_type
11159  * Bitwise vector of PTP message types to timestamp at ingress.
11160  * MessageType field as defined by IEEE 1588
11161  * Each bit corresponds to a value (e.g. Bit0: Sync, Bit1: Delay_Req)
11162  * Default all 0
11163  * Access: RW
11164  */
11165 MLXSW_ITEM32(reg, mtpppc, ing_timestamp_message_type, 0x08, 0, 16);
11166
11167 /* reg_mtpppc_egr_timestamp_message_type
11168  * Bitwise vector of PTP message types to timestamp at egress.
11169  * MessageType field as defined by IEEE 1588
11170  * Each bit corresponds to a value (e.g. Bit0: Sync, Bit1: Delay_Req)
11171  * Default all 0
11172  * Access: RW
11173  */
11174 MLXSW_ITEM32(reg, mtpppc, egr_timestamp_message_type, 0x0C, 0, 16);
11175
11176 static inline void mlxsw_reg_mtpppc_pack(char *payload, u16 ing, u16 egr)
11177 {
11178         MLXSW_REG_ZERO(mtpppc, payload);
11179         mlxsw_reg_mtpppc_ing_timestamp_message_type_set(payload, ing);
11180         mlxsw_reg_mtpppc_egr_timestamp_message_type_set(payload, egr);
11181 }
11182
11183 /* MTPPTR - Time Precision Packet Timestamping Reading
11184  * ---------------------------------------------------
11185  * The MTPPTR is used for reading the per port PTP timestamp FIFO.
11186  * There is a trap for packets which are latched to the timestamp FIFO, thus the
11187  * SW knows which FIFO to read. Note that packets enter the FIFO before been
11188  * trapped. The sequence number is used to synchronize the timestamp FIFO
11189  * entries and the trapped packets.
11190  * Reserved when Spectrum-2.
11191  */
11192
11193 #define MLXSW_REG_MTPPTR_ID 0x9091
11194 #define MLXSW_REG_MTPPTR_BASE_LEN 0x10 /* base length, without records */
11195 #define MLXSW_REG_MTPPTR_REC_LEN 0x10 /* record length */
11196 #define MLXSW_REG_MTPPTR_REC_MAX_COUNT 4
11197 #define MLXSW_REG_MTPPTR_LEN (MLXSW_REG_MTPPTR_BASE_LEN +               \
11198                     MLXSW_REG_MTPPTR_REC_LEN * MLXSW_REG_MTPPTR_REC_MAX_COUNT)
11199
11200 MLXSW_REG_DEFINE(mtpptr, MLXSW_REG_MTPPTR_ID, MLXSW_REG_MTPPTR_LEN);
11201
11202 /* reg_mtpptr_local_port
11203  * Not supported for CPU port.
11204  * Access: Index
11205  */
11206 MLXSW_ITEM32_LP(reg, mtpptr, 0x00, 16, 0x00, 12);
11207
11208 enum mlxsw_reg_mtpptr_dir {
11209         MLXSW_REG_MTPPTR_DIR_INGRESS,
11210         MLXSW_REG_MTPPTR_DIR_EGRESS,
11211 };
11212
11213 /* reg_mtpptr_dir
11214  * Direction.
11215  * Access: Index
11216  */
11217 MLXSW_ITEM32(reg, mtpptr, dir, 0x00, 0, 1);
11218
11219 /* reg_mtpptr_clr
11220  * Clear the records.
11221  * Access: OP
11222  */
11223 MLXSW_ITEM32(reg, mtpptr, clr, 0x04, 31, 1);
11224
11225 /* reg_mtpptr_num_rec
11226  * Number of valid records in the response
11227  * Range 0.. cap_ptp_timestamp_fifo
11228  * Access: RO
11229  */
11230 MLXSW_ITEM32(reg, mtpptr, num_rec, 0x08, 0, 4);
11231
11232 /* reg_mtpptr_rec_message_type
11233  * MessageType field as defined by IEEE 1588 Each bit corresponds to a value
11234  * (e.g. Bit0: Sync, Bit1: Delay_Req)
11235  * Access: RO
11236  */
11237 MLXSW_ITEM32_INDEXED(reg, mtpptr, rec_message_type,
11238                      MLXSW_REG_MTPPTR_BASE_LEN, 8, 4,
11239                      MLXSW_REG_MTPPTR_REC_LEN, 0, false);
11240
11241 /* reg_mtpptr_rec_domain_number
11242  * DomainNumber field as defined by IEEE 1588
11243  * Access: RO
11244  */
11245 MLXSW_ITEM32_INDEXED(reg, mtpptr, rec_domain_number,
11246                      MLXSW_REG_MTPPTR_BASE_LEN, 0, 8,
11247                      MLXSW_REG_MTPPTR_REC_LEN, 0, false);
11248
11249 /* reg_mtpptr_rec_sequence_id
11250  * SequenceId field as defined by IEEE 1588
11251  * Access: RO
11252  */
11253 MLXSW_ITEM32_INDEXED(reg, mtpptr, rec_sequence_id,
11254                      MLXSW_REG_MTPPTR_BASE_LEN, 0, 16,
11255                      MLXSW_REG_MTPPTR_REC_LEN, 0x4, false);
11256
11257 /* reg_mtpptr_rec_timestamp_high
11258  * Timestamp of when the PTP packet has passed through the port Units of PLL
11259  * clock time.
11260  * For Spectrum-1 the PLL clock is 156.25Mhz and PLL clock time is 6.4nSec.
11261  * Access: RO
11262  */
11263 MLXSW_ITEM32_INDEXED(reg, mtpptr, rec_timestamp_high,
11264                      MLXSW_REG_MTPPTR_BASE_LEN, 0, 32,
11265                      MLXSW_REG_MTPPTR_REC_LEN, 0x8, false);
11266
11267 /* reg_mtpptr_rec_timestamp_low
11268  * See rec_timestamp_high.
11269  * Access: RO
11270  */
11271 MLXSW_ITEM32_INDEXED(reg, mtpptr, rec_timestamp_low,
11272                      MLXSW_REG_MTPPTR_BASE_LEN, 0, 32,
11273                      MLXSW_REG_MTPPTR_REC_LEN, 0xC, false);
11274
11275 static inline void mlxsw_reg_mtpptr_unpack(const char *payload,
11276                                            unsigned int rec,
11277                                            u8 *p_message_type,
11278                                            u8 *p_domain_number,
11279                                            u16 *p_sequence_id,
11280                                            u64 *p_timestamp)
11281 {
11282         u32 timestamp_high, timestamp_low;
11283
11284         *p_message_type = mlxsw_reg_mtpptr_rec_message_type_get(payload, rec);
11285         *p_domain_number = mlxsw_reg_mtpptr_rec_domain_number_get(payload, rec);
11286         *p_sequence_id = mlxsw_reg_mtpptr_rec_sequence_id_get(payload, rec);
11287         timestamp_high = mlxsw_reg_mtpptr_rec_timestamp_high_get(payload, rec);
11288         timestamp_low = mlxsw_reg_mtpptr_rec_timestamp_low_get(payload, rec);
11289         *p_timestamp = (u64)timestamp_high << 32 | timestamp_low;
11290 }
11291
11292 /* MTPTPT - Monitoring Precision Time Protocol Trap Register
11293  * ---------------------------------------------------------
11294  * This register is used for configuring under which trap to deliver PTP
11295  * packets depending on type of the packet.
11296  */
11297 #define MLXSW_REG_MTPTPT_ID 0x9092
11298 #define MLXSW_REG_MTPTPT_LEN 0x08
11299
11300 MLXSW_REG_DEFINE(mtptpt, MLXSW_REG_MTPTPT_ID, MLXSW_REG_MTPTPT_LEN);
11301
11302 enum mlxsw_reg_mtptpt_trap_id {
11303         MLXSW_REG_MTPTPT_TRAP_ID_PTP0,
11304         MLXSW_REG_MTPTPT_TRAP_ID_PTP1,
11305 };
11306
11307 /* reg_mtptpt_trap_id
11308  * Trap id.
11309  * Access: Index
11310  */
11311 MLXSW_ITEM32(reg, mtptpt, trap_id, 0x00, 0, 4);
11312
11313 /* reg_mtptpt_message_type
11314  * Bitwise vector of PTP message types to trap. This is a necessary but
11315  * non-sufficient condition since need to enable also per port. See MTPPPC.
11316  * Message types are defined by IEEE 1588 Each bit corresponds to a value (e.g.
11317  * Bit0: Sync, Bit1: Delay_Req)
11318  */
11319 MLXSW_ITEM32(reg, mtptpt, message_type, 0x04, 0, 16);
11320
11321 static inline void mlxsw_reg_mtptptp_pack(char *payload,
11322                                           enum mlxsw_reg_mtptpt_trap_id trap_id,
11323                                           u16 message_type)
11324 {
11325         MLXSW_REG_ZERO(mtptpt, payload);
11326         mlxsw_reg_mtptpt_trap_id_set(payload, trap_id);
11327         mlxsw_reg_mtptpt_message_type_set(payload, message_type);
11328 }
11329
11330 /* MFGD - Monitoring FW General Debug Register
11331  * -------------------------------------------
11332  */
11333 #define MLXSW_REG_MFGD_ID 0x90F0
11334 #define MLXSW_REG_MFGD_LEN 0x0C
11335
11336 MLXSW_REG_DEFINE(mfgd, MLXSW_REG_MFGD_ID, MLXSW_REG_MFGD_LEN);
11337
11338 /* reg_mfgd_fw_fatal_event_mode
11339  * 0 - don't check FW fatal (default)
11340  * 1 - check FW fatal - enable MFDE trap
11341  * Access: RW
11342  */
11343 MLXSW_ITEM32(reg, mfgd, fatal_event_mode, 0x00, 9, 2);
11344
11345 /* reg_mfgd_trigger_test
11346  * Access: WO
11347  */
11348 MLXSW_ITEM32(reg, mfgd, trigger_test, 0x00, 11, 1);
11349
11350 /* MGPIR - Management General Peripheral Information Register
11351  * ----------------------------------------------------------
11352  * MGPIR register allows software to query the hardware and
11353  * firmware general information of peripheral entities.
11354  */
11355 #define MLXSW_REG_MGPIR_ID 0x9100
11356 #define MLXSW_REG_MGPIR_LEN 0xA0
11357
11358 MLXSW_REG_DEFINE(mgpir, MLXSW_REG_MGPIR_ID, MLXSW_REG_MGPIR_LEN);
11359
11360 enum mlxsw_reg_mgpir_device_type {
11361         MLXSW_REG_MGPIR_DEVICE_TYPE_NONE,
11362         MLXSW_REG_MGPIR_DEVICE_TYPE_GEARBOX_DIE,
11363 };
11364
11365 /* mgpir_device_type
11366  * Access: RO
11367  */
11368 MLXSW_ITEM32(reg, mgpir, device_type, 0x00, 24, 4);
11369
11370 /* mgpir_devices_per_flash
11371  * Number of devices of device_type per flash (can be shared by few devices).
11372  * Access: RO
11373  */
11374 MLXSW_ITEM32(reg, mgpir, devices_per_flash, 0x00, 16, 8);
11375
11376 /* mgpir_num_of_devices
11377  * Number of devices of device_type.
11378  * Access: RO
11379  */
11380 MLXSW_ITEM32(reg, mgpir, num_of_devices, 0x00, 0, 8);
11381
11382 /* mgpir_num_of_modules
11383  * Number of modules.
11384  * Access: RO
11385  */
11386 MLXSW_ITEM32(reg, mgpir, num_of_modules, 0x04, 0, 8);
11387
11388 static inline void mlxsw_reg_mgpir_pack(char *payload)
11389 {
11390         MLXSW_REG_ZERO(mgpir, payload);
11391 }
11392
11393 static inline void
11394 mlxsw_reg_mgpir_unpack(char *payload, u8 *num_of_devices,
11395                        enum mlxsw_reg_mgpir_device_type *device_type,
11396                        u8 *devices_per_flash, u8 *num_of_modules)
11397 {
11398         if (num_of_devices)
11399                 *num_of_devices = mlxsw_reg_mgpir_num_of_devices_get(payload);
11400         if (device_type)
11401                 *device_type = mlxsw_reg_mgpir_device_type_get(payload);
11402         if (devices_per_flash)
11403                 *devices_per_flash =
11404                                 mlxsw_reg_mgpir_devices_per_flash_get(payload);
11405         if (num_of_modules)
11406                 *num_of_modules = mlxsw_reg_mgpir_num_of_modules_get(payload);
11407 }
11408
11409 /* MFDE - Monitoring FW Debug Register
11410  * -----------------------------------
11411  */
11412 #define MLXSW_REG_MFDE_ID 0x9200
11413 #define MLXSW_REG_MFDE_LEN 0x30
11414
11415 MLXSW_REG_DEFINE(mfde, MLXSW_REG_MFDE_ID, MLXSW_REG_MFDE_LEN);
11416
11417 /* reg_mfde_irisc_id
11418  * Which irisc triggered the event
11419  * Access: RO
11420  */
11421 MLXSW_ITEM32(reg, mfde, irisc_id, 0x00, 24, 8);
11422
11423 enum mlxsw_reg_mfde_severity {
11424         /* Unrecoverable switch behavior */
11425         MLXSW_REG_MFDE_SEVERITY_FATL = 2,
11426         /* Unexpected state with possible systemic failure */
11427         MLXSW_REG_MFDE_SEVERITY_NRML = 3,
11428         /* Unexpected state without systemic failure */
11429         MLXSW_REG_MFDE_SEVERITY_INTR = 5,
11430 };
11431
11432 /* reg_mfde_severity
11433  * The severity of the event.
11434  * Access: RO
11435  */
11436 MLXSW_ITEM32(reg, mfde, severity, 0x00, 16, 8);
11437
11438 enum mlxsw_reg_mfde_event_id {
11439         /* CRspace timeout */
11440         MLXSW_REG_MFDE_EVENT_ID_CRSPACE_TO = 1,
11441         /* KVD insertion machine stopped */
11442         MLXSW_REG_MFDE_EVENT_ID_KVD_IM_STOP,
11443         /* Triggered by MFGD.trigger_test */
11444         MLXSW_REG_MFDE_EVENT_ID_TEST,
11445         /* Triggered when firmware hits an assert */
11446         MLXSW_REG_MFDE_EVENT_ID_FW_ASSERT,
11447         /* Fatal error interrupt from hardware */
11448         MLXSW_REG_MFDE_EVENT_ID_FATAL_CAUSE,
11449 };
11450
11451 /* reg_mfde_event_id
11452  * Access: RO
11453  */
11454 MLXSW_ITEM32(reg, mfde, event_id, 0x00, 0, 16);
11455
11456 enum mlxsw_reg_mfde_method {
11457         MLXSW_REG_MFDE_METHOD_QUERY,
11458         MLXSW_REG_MFDE_METHOD_WRITE,
11459 };
11460
11461 /* reg_mfde_method
11462  * Access: RO
11463  */
11464 MLXSW_ITEM32(reg, mfde, method, 0x04, 29, 1);
11465
11466 /* reg_mfde_long_process
11467  * Indicates if the command is in long_process mode.
11468  * Access: RO
11469  */
11470 MLXSW_ITEM32(reg, mfde, long_process, 0x04, 28, 1);
11471
11472 enum mlxsw_reg_mfde_command_type {
11473         MLXSW_REG_MFDE_COMMAND_TYPE_MAD,
11474         MLXSW_REG_MFDE_COMMAND_TYPE_EMAD,
11475         MLXSW_REG_MFDE_COMMAND_TYPE_CMDIF,
11476 };
11477
11478 /* reg_mfde_command_type
11479  * Access: RO
11480  */
11481 MLXSW_ITEM32(reg, mfde, command_type, 0x04, 24, 2);
11482
11483 /* reg_mfde_reg_attr_id
11484  * EMAD - register id, MAD - attibute id
11485  * Access: RO
11486  */
11487 MLXSW_ITEM32(reg, mfde, reg_attr_id, 0x04, 0, 16);
11488
11489 /* reg_mfde_crspace_to_log_address
11490  * crspace address accessed, which resulted in timeout.
11491  * Access: RO
11492  */
11493 MLXSW_ITEM32(reg, mfde, crspace_to_log_address, 0x10, 0, 32);
11494
11495 /* reg_mfde_crspace_to_oe
11496  * 0 - New event
11497  * 1 - Old event, occurred before MFGD activation.
11498  * Access: RO
11499  */
11500 MLXSW_ITEM32(reg, mfde, crspace_to_oe, 0x14, 24, 1);
11501
11502 /* reg_mfde_crspace_to_log_id
11503  * Which irisc triggered the timeout.
11504  * Access: RO
11505  */
11506 MLXSW_ITEM32(reg, mfde, crspace_to_log_id, 0x14, 0, 4);
11507
11508 /* reg_mfde_crspace_to_log_ip
11509  * IP (instruction pointer) that triggered the timeout.
11510  * Access: RO
11511  */
11512 MLXSW_ITEM64(reg, mfde, crspace_to_log_ip, 0x18, 0, 64);
11513
11514 /* reg_mfde_kvd_im_stop_oe
11515  * 0 - New event
11516  * 1 - Old event, occurred before MFGD activation.
11517  * Access: RO
11518  */
11519 MLXSW_ITEM32(reg, mfde, kvd_im_stop_oe, 0x10, 24, 1);
11520
11521 /* reg_mfde_kvd_im_stop_pipes_mask
11522  * Bit per kvh pipe.
11523  * Access: RO
11524  */
11525 MLXSW_ITEM32(reg, mfde, kvd_im_stop_pipes_mask, 0x10, 0, 16);
11526
11527 /* reg_mfde_fw_assert_var0-4
11528  * Variables passed to assert.
11529  * Access: RO
11530  */
11531 MLXSW_ITEM32(reg, mfde, fw_assert_var0, 0x10, 0, 32);
11532 MLXSW_ITEM32(reg, mfde, fw_assert_var1, 0x14, 0, 32);
11533 MLXSW_ITEM32(reg, mfde, fw_assert_var2, 0x18, 0, 32);
11534 MLXSW_ITEM32(reg, mfde, fw_assert_var3, 0x1C, 0, 32);
11535 MLXSW_ITEM32(reg, mfde, fw_assert_var4, 0x20, 0, 32);
11536
11537 /* reg_mfde_fw_assert_existptr
11538  * The instruction pointer when assert was triggered.
11539  * Access: RO
11540  */
11541 MLXSW_ITEM32(reg, mfde, fw_assert_existptr, 0x24, 0, 32);
11542
11543 /* reg_mfde_fw_assert_callra
11544  * The return address after triggering assert.
11545  * Access: RO
11546  */
11547 MLXSW_ITEM32(reg, mfde, fw_assert_callra, 0x28, 0, 32);
11548
11549 /* reg_mfde_fw_assert_oe
11550  * 0 - New event
11551  * 1 - Old event, occurred before MFGD activation.
11552  * Access: RO
11553  */
11554 MLXSW_ITEM32(reg, mfde, fw_assert_oe, 0x2C, 24, 1);
11555
11556 /* reg_mfde_fw_assert_tile_v
11557  * 0: The assert was from main
11558  * 1: The assert was from a tile
11559  * Access: RO
11560  */
11561 MLXSW_ITEM32(reg, mfde, fw_assert_tile_v, 0x2C, 23, 1);
11562
11563 /* reg_mfde_fw_assert_tile_index
11564  * When tile_v=1, the tile_index that caused the assert.
11565  * Access: RO
11566  */
11567 MLXSW_ITEM32(reg, mfde, fw_assert_tile_index, 0x2C, 16, 6);
11568
11569 /* reg_mfde_fw_assert_ext_synd
11570  * A generated one-to-one identifier which is specific per-assert.
11571  * Access: RO
11572  */
11573 MLXSW_ITEM32(reg, mfde, fw_assert_ext_synd, 0x2C, 0, 16);
11574
11575 /* reg_mfde_fatal_cause_id
11576  * HW interrupt cause id.
11577  * Access: RO
11578  */
11579 MLXSW_ITEM32(reg, mfde, fatal_cause_id, 0x10, 0, 18);
11580
11581 /* reg_mfde_fatal_cause_tile_v
11582  * 0: The assert was from main
11583  * 1: The assert was from a tile
11584  * Access: RO
11585  */
11586 MLXSW_ITEM32(reg, mfde, fatal_cause_tile_v, 0x14, 23, 1);
11587
11588 /* reg_mfde_fatal_cause_tile_index
11589  * When tile_v=1, the tile_index that caused the assert.
11590  * Access: RO
11591  */
11592 MLXSW_ITEM32(reg, mfde, fatal_cause_tile_index, 0x14, 16, 6);
11593
11594 /* TNGCR - Tunneling NVE General Configuration Register
11595  * ----------------------------------------------------
11596  * The TNGCR register is used for setting up the NVE Tunneling configuration.
11597  */
11598 #define MLXSW_REG_TNGCR_ID 0xA001
11599 #define MLXSW_REG_TNGCR_LEN 0x44
11600
11601 MLXSW_REG_DEFINE(tngcr, MLXSW_REG_TNGCR_ID, MLXSW_REG_TNGCR_LEN);
11602
11603 enum mlxsw_reg_tngcr_type {
11604         MLXSW_REG_TNGCR_TYPE_VXLAN,
11605         MLXSW_REG_TNGCR_TYPE_VXLAN_GPE,
11606         MLXSW_REG_TNGCR_TYPE_GENEVE,
11607         MLXSW_REG_TNGCR_TYPE_NVGRE,
11608 };
11609
11610 /* reg_tngcr_type
11611  * Tunnel type for encapsulation and decapsulation. The types are mutually
11612  * exclusive.
11613  * Note: For Spectrum the NVE parsing must be enabled in MPRS.
11614  * Access: RW
11615  */
11616 MLXSW_ITEM32(reg, tngcr, type, 0x00, 0, 4);
11617
11618 /* reg_tngcr_nve_valid
11619  * The VTEP is valid. Allows adding FDB entries for tunnel encapsulation.
11620  * Access: RW
11621  */
11622 MLXSW_ITEM32(reg, tngcr, nve_valid, 0x04, 31, 1);
11623
11624 /* reg_tngcr_nve_ttl_uc
11625  * The TTL for NVE tunnel encapsulation underlay unicast packets.
11626  * Access: RW
11627  */
11628 MLXSW_ITEM32(reg, tngcr, nve_ttl_uc, 0x04, 0, 8);
11629
11630 /* reg_tngcr_nve_ttl_mc
11631  * The TTL for NVE tunnel encapsulation underlay multicast packets.
11632  * Access: RW
11633  */
11634 MLXSW_ITEM32(reg, tngcr, nve_ttl_mc, 0x08, 0, 8);
11635
11636 enum {
11637         /* Do not copy flow label. Calculate flow label using nve_flh. */
11638         MLXSW_REG_TNGCR_FL_NO_COPY,
11639         /* Copy flow label from inner packet if packet is IPv6 and
11640          * encapsulation is by IPv6. Otherwise, calculate flow label using
11641          * nve_flh.
11642          */
11643         MLXSW_REG_TNGCR_FL_COPY,
11644 };
11645
11646 /* reg_tngcr_nve_flc
11647  * For NVE tunnel encapsulation: Flow label copy from inner packet.
11648  * Access: RW
11649  */
11650 MLXSW_ITEM32(reg, tngcr, nve_flc, 0x0C, 25, 1);
11651
11652 enum {
11653         /* Flow label is static. In Spectrum this means '0'. Spectrum-2
11654          * uses {nve_fl_prefix, nve_fl_suffix}.
11655          */
11656         MLXSW_REG_TNGCR_FL_NO_HASH,
11657         /* 8 LSBs of the flow label are calculated from ECMP hash of the
11658          * inner packet. 12 MSBs are configured by nve_fl_prefix.
11659          */
11660         MLXSW_REG_TNGCR_FL_HASH,
11661 };
11662
11663 /* reg_tngcr_nve_flh
11664  * NVE flow label hash.
11665  * Access: RW
11666  */
11667 MLXSW_ITEM32(reg, tngcr, nve_flh, 0x0C, 24, 1);
11668
11669 /* reg_tngcr_nve_fl_prefix
11670  * NVE flow label prefix. Constant 12 MSBs of the flow label.
11671  * Access: RW
11672  */
11673 MLXSW_ITEM32(reg, tngcr, nve_fl_prefix, 0x0C, 8, 12);
11674
11675 /* reg_tngcr_nve_fl_suffix
11676  * NVE flow label suffix. Constant 8 LSBs of the flow label.
11677  * Reserved when nve_flh=1 and for Spectrum.
11678  * Access: RW
11679  */
11680 MLXSW_ITEM32(reg, tngcr, nve_fl_suffix, 0x0C, 0, 8);
11681
11682 enum {
11683         /* Source UDP port is fixed (default '0') */
11684         MLXSW_REG_TNGCR_UDP_SPORT_NO_HASH,
11685         /* Source UDP port is calculated based on hash */
11686         MLXSW_REG_TNGCR_UDP_SPORT_HASH,
11687 };
11688
11689 /* reg_tngcr_nve_udp_sport_type
11690  * NVE UDP source port type.
11691  * Spectrum uses LAG hash (SLCRv2). Spectrum-2 uses ECMP hash (RECRv2).
11692  * When the source UDP port is calculated based on hash, then the 8 LSBs
11693  * are calculated from hash the 8 MSBs are configured by
11694  * nve_udp_sport_prefix.
11695  * Access: RW
11696  */
11697 MLXSW_ITEM32(reg, tngcr, nve_udp_sport_type, 0x10, 24, 1);
11698
11699 /* reg_tngcr_nve_udp_sport_prefix
11700  * NVE UDP source port prefix. Constant 8 MSBs of the UDP source port.
11701  * Reserved when NVE type is NVGRE.
11702  * Access: RW
11703  */
11704 MLXSW_ITEM32(reg, tngcr, nve_udp_sport_prefix, 0x10, 8, 8);
11705
11706 /* reg_tngcr_nve_group_size_mc
11707  * The amount of sequential linked lists of MC entries. The first linked
11708  * list is configured by SFD.underlay_mc_ptr.
11709  * Valid values: 1, 2, 4, 8, 16, 32, 64
11710  * The linked list are configured by TNUMT.
11711  * The hash is set by LAG hash.
11712  * Access: RW
11713  */
11714 MLXSW_ITEM32(reg, tngcr, nve_group_size_mc, 0x18, 0, 8);
11715
11716 /* reg_tngcr_nve_group_size_flood
11717  * The amount of sequential linked lists of flooding entries. The first
11718  * linked list is configured by SFMR.nve_tunnel_flood_ptr
11719  * Valid values: 1, 2, 4, 8, 16, 32, 64
11720  * The linked list are configured by TNUMT.
11721  * The hash is set by LAG hash.
11722  * Access: RW
11723  */
11724 MLXSW_ITEM32(reg, tngcr, nve_group_size_flood, 0x1C, 0, 8);
11725
11726 /* reg_tngcr_learn_enable
11727  * During decapsulation, whether to learn from NVE port.
11728  * Reserved when Spectrum-2. See TNPC.
11729  * Access: RW
11730  */
11731 MLXSW_ITEM32(reg, tngcr, learn_enable, 0x20, 31, 1);
11732
11733 /* reg_tngcr_underlay_virtual_router
11734  * Underlay virtual router.
11735  * Reserved when Spectrum-2.
11736  * Access: RW
11737  */
11738 MLXSW_ITEM32(reg, tngcr, underlay_virtual_router, 0x20, 0, 16);
11739
11740 /* reg_tngcr_underlay_rif
11741  * Underlay ingress router interface. RIF type should be loopback generic.
11742  * Reserved when Spectrum.
11743  * Access: RW
11744  */
11745 MLXSW_ITEM32(reg, tngcr, underlay_rif, 0x24, 0, 16);
11746
11747 /* reg_tngcr_usipv4
11748  * Underlay source IPv4 address of the NVE.
11749  * Access: RW
11750  */
11751 MLXSW_ITEM32(reg, tngcr, usipv4, 0x28, 0, 32);
11752
11753 /* reg_tngcr_usipv6
11754  * Underlay source IPv6 address of the NVE. For Spectrum, must not be
11755  * modified under traffic of NVE tunneling encapsulation.
11756  * Access: RW
11757  */
11758 MLXSW_ITEM_BUF(reg, tngcr, usipv6, 0x30, 16);
11759
11760 static inline void mlxsw_reg_tngcr_pack(char *payload,
11761                                         enum mlxsw_reg_tngcr_type type,
11762                                         bool valid, u8 ttl)
11763 {
11764         MLXSW_REG_ZERO(tngcr, payload);
11765         mlxsw_reg_tngcr_type_set(payload, type);
11766         mlxsw_reg_tngcr_nve_valid_set(payload, valid);
11767         mlxsw_reg_tngcr_nve_ttl_uc_set(payload, ttl);
11768         mlxsw_reg_tngcr_nve_ttl_mc_set(payload, ttl);
11769         mlxsw_reg_tngcr_nve_flc_set(payload, MLXSW_REG_TNGCR_FL_NO_COPY);
11770         mlxsw_reg_tngcr_nve_flh_set(payload, 0);
11771         mlxsw_reg_tngcr_nve_udp_sport_type_set(payload,
11772                                                MLXSW_REG_TNGCR_UDP_SPORT_HASH);
11773         mlxsw_reg_tngcr_nve_udp_sport_prefix_set(payload, 0);
11774         mlxsw_reg_tngcr_nve_group_size_mc_set(payload, 1);
11775         mlxsw_reg_tngcr_nve_group_size_flood_set(payload, 1);
11776 }
11777
11778 /* TNUMT - Tunneling NVE Underlay Multicast Table Register
11779  * -------------------------------------------------------
11780  * The TNUMT register is for building the underlay MC table. It is used
11781  * for MC, flooding and BC traffic into the NVE tunnel.
11782  */
11783 #define MLXSW_REG_TNUMT_ID 0xA003
11784 #define MLXSW_REG_TNUMT_LEN 0x20
11785
11786 MLXSW_REG_DEFINE(tnumt, MLXSW_REG_TNUMT_ID, MLXSW_REG_TNUMT_LEN);
11787
11788 enum mlxsw_reg_tnumt_record_type {
11789         MLXSW_REG_TNUMT_RECORD_TYPE_IPV4,
11790         MLXSW_REG_TNUMT_RECORD_TYPE_IPV6,
11791         MLXSW_REG_TNUMT_RECORD_TYPE_LABEL,
11792 };
11793
11794 /* reg_tnumt_record_type
11795  * Record type.
11796  * Access: RW
11797  */
11798 MLXSW_ITEM32(reg, tnumt, record_type, 0x00, 28, 4);
11799
11800 /* reg_tnumt_tunnel_port
11801  * Tunnel port.
11802  * Access: RW
11803  */
11804 MLXSW_ITEM32(reg, tnumt, tunnel_port, 0x00, 24, 4);
11805
11806 /* reg_tnumt_underlay_mc_ptr
11807  * Index to the underlay multicast table.
11808  * For Spectrum the index is to the KVD linear.
11809  * Access: Index
11810  */
11811 MLXSW_ITEM32(reg, tnumt, underlay_mc_ptr, 0x00, 0, 24);
11812
11813 /* reg_tnumt_vnext
11814  * The next_underlay_mc_ptr is valid.
11815  * Access: RW
11816  */
11817 MLXSW_ITEM32(reg, tnumt, vnext, 0x04, 31, 1);
11818
11819 /* reg_tnumt_next_underlay_mc_ptr
11820  * The next index to the underlay multicast table.
11821  * Access: RW
11822  */
11823 MLXSW_ITEM32(reg, tnumt, next_underlay_mc_ptr, 0x04, 0, 24);
11824
11825 /* reg_tnumt_record_size
11826  * Number of IP addresses in the record.
11827  * Range is 1..cap_max_nve_mc_entries_ipv{4,6}
11828  * Access: RW
11829  */
11830 MLXSW_ITEM32(reg, tnumt, record_size, 0x08, 0, 3);
11831
11832 /* reg_tnumt_udip
11833  * The underlay IPv4 addresses. udip[i] is reserved if i >= size
11834  * Access: RW
11835  */
11836 MLXSW_ITEM32_INDEXED(reg, tnumt, udip, 0x0C, 0, 32, 0x04, 0x00, false);
11837
11838 /* reg_tnumt_udip_ptr
11839  * The pointer to the underlay IPv6 addresses. udip_ptr[i] is reserved if
11840  * i >= size. The IPv6 addresses are configured by RIPS.
11841  * Access: RW
11842  */
11843 MLXSW_ITEM32_INDEXED(reg, tnumt, udip_ptr, 0x0C, 0, 24, 0x04, 0x00, false);
11844
11845 static inline void mlxsw_reg_tnumt_pack(char *payload,
11846                                         enum mlxsw_reg_tnumt_record_type type,
11847                                         enum mlxsw_reg_tunnel_port tport,
11848                                         u32 underlay_mc_ptr, bool vnext,
11849                                         u32 next_underlay_mc_ptr,
11850                                         u8 record_size)
11851 {
11852         MLXSW_REG_ZERO(tnumt, payload);
11853         mlxsw_reg_tnumt_record_type_set(payload, type);
11854         mlxsw_reg_tnumt_tunnel_port_set(payload, tport);
11855         mlxsw_reg_tnumt_underlay_mc_ptr_set(payload, underlay_mc_ptr);
11856         mlxsw_reg_tnumt_vnext_set(payload, vnext);
11857         mlxsw_reg_tnumt_next_underlay_mc_ptr_set(payload, next_underlay_mc_ptr);
11858         mlxsw_reg_tnumt_record_size_set(payload, record_size);
11859 }
11860
11861 /* TNQCR - Tunneling NVE QoS Configuration Register
11862  * ------------------------------------------------
11863  * The TNQCR register configures how QoS is set in encapsulation into the
11864  * underlay network.
11865  */
11866 #define MLXSW_REG_TNQCR_ID 0xA010
11867 #define MLXSW_REG_TNQCR_LEN 0x0C
11868
11869 MLXSW_REG_DEFINE(tnqcr, MLXSW_REG_TNQCR_ID, MLXSW_REG_TNQCR_LEN);
11870
11871 /* reg_tnqcr_enc_set_dscp
11872  * For encapsulation: How to set DSCP field:
11873  * 0 - Copy the DSCP from the overlay (inner) IP header to the underlay
11874  * (outer) IP header. If there is no IP header, use TNQDR.dscp
11875  * 1 - Set the DSCP field as TNQDR.dscp
11876  * Access: RW
11877  */
11878 MLXSW_ITEM32(reg, tnqcr, enc_set_dscp, 0x04, 28, 1);
11879
11880 static inline void mlxsw_reg_tnqcr_pack(char *payload)
11881 {
11882         MLXSW_REG_ZERO(tnqcr, payload);
11883         mlxsw_reg_tnqcr_enc_set_dscp_set(payload, 0);
11884 }
11885
11886 /* TNQDR - Tunneling NVE QoS Default Register
11887  * ------------------------------------------
11888  * The TNQDR register configures the default QoS settings for NVE
11889  * encapsulation.
11890  */
11891 #define MLXSW_REG_TNQDR_ID 0xA011
11892 #define MLXSW_REG_TNQDR_LEN 0x08
11893
11894 MLXSW_REG_DEFINE(tnqdr, MLXSW_REG_TNQDR_ID, MLXSW_REG_TNQDR_LEN);
11895
11896 /* reg_tnqdr_local_port
11897  * Local port number (receive port). CPU port is supported.
11898  * Access: Index
11899  */
11900 MLXSW_ITEM32_LP(reg, tnqdr, 0x00, 16, 0x00, 12);
11901
11902 /* reg_tnqdr_dscp
11903  * For encapsulation, the default DSCP.
11904  * Access: RW
11905  */
11906 MLXSW_ITEM32(reg, tnqdr, dscp, 0x04, 0, 6);
11907
11908 static inline void mlxsw_reg_tnqdr_pack(char *payload, u16 local_port)
11909 {
11910         MLXSW_REG_ZERO(tnqdr, payload);
11911         mlxsw_reg_tnqdr_local_port_set(payload, local_port);
11912         mlxsw_reg_tnqdr_dscp_set(payload, 0);
11913 }
11914
11915 /* TNEEM - Tunneling NVE Encapsulation ECN Mapping Register
11916  * --------------------------------------------------------
11917  * The TNEEM register maps ECN of the IP header at the ingress to the
11918  * encapsulation to the ECN of the underlay network.
11919  */
11920 #define MLXSW_REG_TNEEM_ID 0xA012
11921 #define MLXSW_REG_TNEEM_LEN 0x0C
11922
11923 MLXSW_REG_DEFINE(tneem, MLXSW_REG_TNEEM_ID, MLXSW_REG_TNEEM_LEN);
11924
11925 /* reg_tneem_overlay_ecn
11926  * ECN of the IP header in the overlay network.
11927  * Access: Index
11928  */
11929 MLXSW_ITEM32(reg, tneem, overlay_ecn, 0x04, 24, 2);
11930
11931 /* reg_tneem_underlay_ecn
11932  * ECN of the IP header in the underlay network.
11933  * Access: RW
11934  */
11935 MLXSW_ITEM32(reg, tneem, underlay_ecn, 0x04, 16, 2);
11936
11937 static inline void mlxsw_reg_tneem_pack(char *payload, u8 overlay_ecn,
11938                                         u8 underlay_ecn)
11939 {
11940         MLXSW_REG_ZERO(tneem, payload);
11941         mlxsw_reg_tneem_overlay_ecn_set(payload, overlay_ecn);
11942         mlxsw_reg_tneem_underlay_ecn_set(payload, underlay_ecn);
11943 }
11944
11945 /* TNDEM - Tunneling NVE Decapsulation ECN Mapping Register
11946  * --------------------------------------------------------
11947  * The TNDEM register configures the actions that are done in the
11948  * decapsulation.
11949  */
11950 #define MLXSW_REG_TNDEM_ID 0xA013
11951 #define MLXSW_REG_TNDEM_LEN 0x0C
11952
11953 MLXSW_REG_DEFINE(tndem, MLXSW_REG_TNDEM_ID, MLXSW_REG_TNDEM_LEN);
11954
11955 /* reg_tndem_underlay_ecn
11956  * ECN field of the IP header in the underlay network.
11957  * Access: Index
11958  */
11959 MLXSW_ITEM32(reg, tndem, underlay_ecn, 0x04, 24, 2);
11960
11961 /* reg_tndem_overlay_ecn
11962  * ECN field of the IP header in the overlay network.
11963  * Access: Index
11964  */
11965 MLXSW_ITEM32(reg, tndem, overlay_ecn, 0x04, 16, 2);
11966
11967 /* reg_tndem_eip_ecn
11968  * Egress IP ECN. ECN field of the IP header of the packet which goes out
11969  * from the decapsulation.
11970  * Access: RW
11971  */
11972 MLXSW_ITEM32(reg, tndem, eip_ecn, 0x04, 8, 2);
11973
11974 /* reg_tndem_trap_en
11975  * Trap enable:
11976  * 0 - No trap due to decap ECN
11977  * 1 - Trap enable with trap_id
11978  * Access: RW
11979  */
11980 MLXSW_ITEM32(reg, tndem, trap_en, 0x08, 28, 4);
11981
11982 /* reg_tndem_trap_id
11983  * Trap ID. Either DECAP_ECN0 or DECAP_ECN1.
11984  * Reserved when trap_en is '0'.
11985  * Access: RW
11986  */
11987 MLXSW_ITEM32(reg, tndem, trap_id, 0x08, 0, 9);
11988
11989 static inline void mlxsw_reg_tndem_pack(char *payload, u8 underlay_ecn,
11990                                         u8 overlay_ecn, u8 ecn, bool trap_en,
11991                                         u16 trap_id)
11992 {
11993         MLXSW_REG_ZERO(tndem, payload);
11994         mlxsw_reg_tndem_underlay_ecn_set(payload, underlay_ecn);
11995         mlxsw_reg_tndem_overlay_ecn_set(payload, overlay_ecn);
11996         mlxsw_reg_tndem_eip_ecn_set(payload, ecn);
11997         mlxsw_reg_tndem_trap_en_set(payload, trap_en);
11998         mlxsw_reg_tndem_trap_id_set(payload, trap_id);
11999 }
12000
12001 /* TNPC - Tunnel Port Configuration Register
12002  * -----------------------------------------
12003  * The TNPC register is used for tunnel port configuration.
12004  * Reserved when Spectrum.
12005  */
12006 #define MLXSW_REG_TNPC_ID 0xA020
12007 #define MLXSW_REG_TNPC_LEN 0x18
12008
12009 MLXSW_REG_DEFINE(tnpc, MLXSW_REG_TNPC_ID, MLXSW_REG_TNPC_LEN);
12010
12011 /* reg_tnpc_tunnel_port
12012  * Tunnel port.
12013  * Access: Index
12014  */
12015 MLXSW_ITEM32(reg, tnpc, tunnel_port, 0x00, 0, 4);
12016
12017 /* reg_tnpc_learn_enable_v6
12018  * During IPv6 underlay decapsulation, whether to learn from tunnel port.
12019  * Access: RW
12020  */
12021 MLXSW_ITEM32(reg, tnpc, learn_enable_v6, 0x04, 1, 1);
12022
12023 /* reg_tnpc_learn_enable_v4
12024  * During IPv4 underlay decapsulation, whether to learn from tunnel port.
12025  * Access: RW
12026  */
12027 MLXSW_ITEM32(reg, tnpc, learn_enable_v4, 0x04, 0, 1);
12028
12029 static inline void mlxsw_reg_tnpc_pack(char *payload,
12030                                        enum mlxsw_reg_tunnel_port tport,
12031                                        bool learn_enable)
12032 {
12033         MLXSW_REG_ZERO(tnpc, payload);
12034         mlxsw_reg_tnpc_tunnel_port_set(payload, tport);
12035         mlxsw_reg_tnpc_learn_enable_v4_set(payload, learn_enable);
12036         mlxsw_reg_tnpc_learn_enable_v6_set(payload, learn_enable);
12037 }
12038
12039 /* TIGCR - Tunneling IPinIP General Configuration Register
12040  * -------------------------------------------------------
12041  * The TIGCR register is used for setting up the IPinIP Tunnel configuration.
12042  */
12043 #define MLXSW_REG_TIGCR_ID 0xA801
12044 #define MLXSW_REG_TIGCR_LEN 0x10
12045
12046 MLXSW_REG_DEFINE(tigcr, MLXSW_REG_TIGCR_ID, MLXSW_REG_TIGCR_LEN);
12047
12048 /* reg_tigcr_ipip_ttlc
12049  * For IPinIP Tunnel encapsulation: whether to copy the ttl from the packet
12050  * header.
12051  * Access: RW
12052  */
12053 MLXSW_ITEM32(reg, tigcr, ttlc, 0x04, 8, 1);
12054
12055 /* reg_tigcr_ipip_ttl_uc
12056  * The TTL for IPinIP Tunnel encapsulation of unicast packets if
12057  * reg_tigcr_ipip_ttlc is unset.
12058  * Access: RW
12059  */
12060 MLXSW_ITEM32(reg, tigcr, ttl_uc, 0x04, 0, 8);
12061
12062 static inline void mlxsw_reg_tigcr_pack(char *payload, bool ttlc, u8 ttl_uc)
12063 {
12064         MLXSW_REG_ZERO(tigcr, payload);
12065         mlxsw_reg_tigcr_ttlc_set(payload, ttlc);
12066         mlxsw_reg_tigcr_ttl_uc_set(payload, ttl_uc);
12067 }
12068
12069 /* TIEEM - Tunneling IPinIP Encapsulation ECN Mapping Register
12070  * -----------------------------------------------------------
12071  * The TIEEM register maps ECN of the IP header at the ingress to the
12072  * encapsulation to the ECN of the underlay network.
12073  */
12074 #define MLXSW_REG_TIEEM_ID 0xA812
12075 #define MLXSW_REG_TIEEM_LEN 0x0C
12076
12077 MLXSW_REG_DEFINE(tieem, MLXSW_REG_TIEEM_ID, MLXSW_REG_TIEEM_LEN);
12078
12079 /* reg_tieem_overlay_ecn
12080  * ECN of the IP header in the overlay network.
12081  * Access: Index
12082  */
12083 MLXSW_ITEM32(reg, tieem, overlay_ecn, 0x04, 24, 2);
12084
12085 /* reg_tineem_underlay_ecn
12086  * ECN of the IP header in the underlay network.
12087  * Access: RW
12088  */
12089 MLXSW_ITEM32(reg, tieem, underlay_ecn, 0x04, 16, 2);
12090
12091 static inline void mlxsw_reg_tieem_pack(char *payload, u8 overlay_ecn,
12092                                         u8 underlay_ecn)
12093 {
12094         MLXSW_REG_ZERO(tieem, payload);
12095         mlxsw_reg_tieem_overlay_ecn_set(payload, overlay_ecn);
12096         mlxsw_reg_tieem_underlay_ecn_set(payload, underlay_ecn);
12097 }
12098
12099 /* TIDEM - Tunneling IPinIP Decapsulation ECN Mapping Register
12100  * -----------------------------------------------------------
12101  * The TIDEM register configures the actions that are done in the
12102  * decapsulation.
12103  */
12104 #define MLXSW_REG_TIDEM_ID 0xA813
12105 #define MLXSW_REG_TIDEM_LEN 0x0C
12106
12107 MLXSW_REG_DEFINE(tidem, MLXSW_REG_TIDEM_ID, MLXSW_REG_TIDEM_LEN);
12108
12109 /* reg_tidem_underlay_ecn
12110  * ECN field of the IP header in the underlay network.
12111  * Access: Index
12112  */
12113 MLXSW_ITEM32(reg, tidem, underlay_ecn, 0x04, 24, 2);
12114
12115 /* reg_tidem_overlay_ecn
12116  * ECN field of the IP header in the overlay network.
12117  * Access: Index
12118  */
12119 MLXSW_ITEM32(reg, tidem, overlay_ecn, 0x04, 16, 2);
12120
12121 /* reg_tidem_eip_ecn
12122  * Egress IP ECN. ECN field of the IP header of the packet which goes out
12123  * from the decapsulation.
12124  * Access: RW
12125  */
12126 MLXSW_ITEM32(reg, tidem, eip_ecn, 0x04, 8, 2);
12127
12128 /* reg_tidem_trap_en
12129  * Trap enable:
12130  * 0 - No trap due to decap ECN
12131  * 1 - Trap enable with trap_id
12132  * Access: RW
12133  */
12134 MLXSW_ITEM32(reg, tidem, trap_en, 0x08, 28, 4);
12135
12136 /* reg_tidem_trap_id
12137  * Trap ID. Either DECAP_ECN0 or DECAP_ECN1.
12138  * Reserved when trap_en is '0'.
12139  * Access: RW
12140  */
12141 MLXSW_ITEM32(reg, tidem, trap_id, 0x08, 0, 9);
12142
12143 static inline void mlxsw_reg_tidem_pack(char *payload, u8 underlay_ecn,
12144                                         u8 overlay_ecn, u8 eip_ecn,
12145                                         bool trap_en, u16 trap_id)
12146 {
12147         MLXSW_REG_ZERO(tidem, payload);
12148         mlxsw_reg_tidem_underlay_ecn_set(payload, underlay_ecn);
12149         mlxsw_reg_tidem_overlay_ecn_set(payload, overlay_ecn);
12150         mlxsw_reg_tidem_eip_ecn_set(payload, eip_ecn);
12151         mlxsw_reg_tidem_trap_en_set(payload, trap_en);
12152         mlxsw_reg_tidem_trap_id_set(payload, trap_id);
12153 }
12154
12155 /* SBPR - Shared Buffer Pools Register
12156  * -----------------------------------
12157  * The SBPR configures and retrieves the shared buffer pools and configuration.
12158  */
12159 #define MLXSW_REG_SBPR_ID 0xB001
12160 #define MLXSW_REG_SBPR_LEN 0x14
12161
12162 MLXSW_REG_DEFINE(sbpr, MLXSW_REG_SBPR_ID, MLXSW_REG_SBPR_LEN);
12163
12164 /* shared direstion enum for SBPR, SBCM, SBPM */
12165 enum mlxsw_reg_sbxx_dir {
12166         MLXSW_REG_SBXX_DIR_INGRESS,
12167         MLXSW_REG_SBXX_DIR_EGRESS,
12168 };
12169
12170 /* reg_sbpr_dir
12171  * Direction.
12172  * Access: Index
12173  */
12174 MLXSW_ITEM32(reg, sbpr, dir, 0x00, 24, 2);
12175
12176 /* reg_sbpr_pool
12177  * Pool index.
12178  * Access: Index
12179  */
12180 MLXSW_ITEM32(reg, sbpr, pool, 0x00, 0, 4);
12181
12182 /* reg_sbpr_infi_size
12183  * Size is infinite.
12184  * Access: RW
12185  */
12186 MLXSW_ITEM32(reg, sbpr, infi_size, 0x04, 31, 1);
12187
12188 /* reg_sbpr_size
12189  * Pool size in buffer cells.
12190  * Reserved when infi_size = 1.
12191  * Access: RW
12192  */
12193 MLXSW_ITEM32(reg, sbpr, size, 0x04, 0, 24);
12194
12195 enum mlxsw_reg_sbpr_mode {
12196         MLXSW_REG_SBPR_MODE_STATIC,
12197         MLXSW_REG_SBPR_MODE_DYNAMIC,
12198 };
12199
12200 /* reg_sbpr_mode
12201  * Pool quota calculation mode.
12202  * Access: RW
12203  */
12204 MLXSW_ITEM32(reg, sbpr, mode, 0x08, 0, 4);
12205
12206 static inline void mlxsw_reg_sbpr_pack(char *payload, u8 pool,
12207                                        enum mlxsw_reg_sbxx_dir dir,
12208                                        enum mlxsw_reg_sbpr_mode mode, u32 size,
12209                                        bool infi_size)
12210 {
12211         MLXSW_REG_ZERO(sbpr, payload);
12212         mlxsw_reg_sbpr_pool_set(payload, pool);
12213         mlxsw_reg_sbpr_dir_set(payload, dir);
12214         mlxsw_reg_sbpr_mode_set(payload, mode);
12215         mlxsw_reg_sbpr_size_set(payload, size);
12216         mlxsw_reg_sbpr_infi_size_set(payload, infi_size);
12217 }
12218
12219 /* SBCM - Shared Buffer Class Management Register
12220  * ----------------------------------------------
12221  * The SBCM register configures and retrieves the shared buffer allocation
12222  * and configuration according to Port-PG, including the binding to pool
12223  * and definition of the associated quota.
12224  */
12225 #define MLXSW_REG_SBCM_ID 0xB002
12226 #define MLXSW_REG_SBCM_LEN 0x28
12227
12228 MLXSW_REG_DEFINE(sbcm, MLXSW_REG_SBCM_ID, MLXSW_REG_SBCM_LEN);
12229
12230 /* reg_sbcm_local_port
12231  * Local port number.
12232  * For Ingress: excludes CPU port and Router port
12233  * For Egress: excludes IP Router
12234  * Access: Index
12235  */
12236 MLXSW_ITEM32_LP(reg, sbcm, 0x00, 16, 0x00, 4);
12237
12238 /* reg_sbcm_pg_buff
12239  * PG buffer - Port PG (dir=ingress) / traffic class (dir=egress)
12240  * For PG buffer: range is 0..cap_max_pg_buffers - 1
12241  * For traffic class: range is 0..cap_max_tclass - 1
12242  * Note that when traffic class is in MC aware mode then the traffic
12243  * classes which are MC aware cannot be configured.
12244  * Access: Index
12245  */
12246 MLXSW_ITEM32(reg, sbcm, pg_buff, 0x00, 8, 6);
12247
12248 /* reg_sbcm_dir
12249  * Direction.
12250  * Access: Index
12251  */
12252 MLXSW_ITEM32(reg, sbcm, dir, 0x00, 0, 2);
12253
12254 /* reg_sbcm_min_buff
12255  * Minimum buffer size for the limiter, in cells.
12256  * Access: RW
12257  */
12258 MLXSW_ITEM32(reg, sbcm, min_buff, 0x18, 0, 24);
12259
12260 /* shared max_buff limits for dynamic threshold for SBCM, SBPM */
12261 #define MLXSW_REG_SBXX_DYN_MAX_BUFF_MIN 1
12262 #define MLXSW_REG_SBXX_DYN_MAX_BUFF_MAX 14
12263
12264 /* reg_sbcm_infi_max
12265  * Max buffer is infinite.
12266  * Access: RW
12267  */
12268 MLXSW_ITEM32(reg, sbcm, infi_max, 0x1C, 31, 1);
12269
12270 /* reg_sbcm_max_buff
12271  * When the pool associated to the port-pg/tclass is configured to
12272  * static, Maximum buffer size for the limiter configured in cells.
12273  * When the pool associated to the port-pg/tclass is configured to
12274  * dynamic, the max_buff holds the "alpha" parameter, supporting
12275  * the following values:
12276  * 0: 0
12277  * i: (1/128)*2^(i-1), for i=1..14
12278  * 0xFF: Infinity
12279  * Reserved when infi_max = 1.
12280  * Access: RW
12281  */
12282 MLXSW_ITEM32(reg, sbcm, max_buff, 0x1C, 0, 24);
12283
12284 /* reg_sbcm_pool
12285  * Association of the port-priority to a pool.
12286  * Access: RW
12287  */
12288 MLXSW_ITEM32(reg, sbcm, pool, 0x24, 0, 4);
12289
12290 static inline void mlxsw_reg_sbcm_pack(char *payload, u16 local_port, u8 pg_buff,
12291                                        enum mlxsw_reg_sbxx_dir dir,
12292                                        u32 min_buff, u32 max_buff,
12293                                        bool infi_max, u8 pool)
12294 {
12295         MLXSW_REG_ZERO(sbcm, payload);
12296         mlxsw_reg_sbcm_local_port_set(payload, local_port);
12297         mlxsw_reg_sbcm_pg_buff_set(payload, pg_buff);
12298         mlxsw_reg_sbcm_dir_set(payload, dir);
12299         mlxsw_reg_sbcm_min_buff_set(payload, min_buff);
12300         mlxsw_reg_sbcm_max_buff_set(payload, max_buff);
12301         mlxsw_reg_sbcm_infi_max_set(payload, infi_max);
12302         mlxsw_reg_sbcm_pool_set(payload, pool);
12303 }
12304
12305 /* SBPM - Shared Buffer Port Management Register
12306  * ---------------------------------------------
12307  * The SBPM register configures and retrieves the shared buffer allocation
12308  * and configuration according to Port-Pool, including the definition
12309  * of the associated quota.
12310  */
12311 #define MLXSW_REG_SBPM_ID 0xB003
12312 #define MLXSW_REG_SBPM_LEN 0x28
12313
12314 MLXSW_REG_DEFINE(sbpm, MLXSW_REG_SBPM_ID, MLXSW_REG_SBPM_LEN);
12315
12316 /* reg_sbpm_local_port
12317  * Local port number.
12318  * For Ingress: excludes CPU port and Router port
12319  * For Egress: excludes IP Router
12320  * Access: Index
12321  */
12322 MLXSW_ITEM32_LP(reg, sbpm, 0x00, 16, 0x00, 12);
12323
12324 /* reg_sbpm_pool
12325  * The pool associated to quota counting on the local_port.
12326  * Access: Index
12327  */
12328 MLXSW_ITEM32(reg, sbpm, pool, 0x00, 8, 4);
12329
12330 /* reg_sbpm_dir
12331  * Direction.
12332  * Access: Index
12333  */
12334 MLXSW_ITEM32(reg, sbpm, dir, 0x00, 0, 2);
12335
12336 /* reg_sbpm_buff_occupancy
12337  * Current buffer occupancy in cells.
12338  * Access: RO
12339  */
12340 MLXSW_ITEM32(reg, sbpm, buff_occupancy, 0x10, 0, 24);
12341
12342 /* reg_sbpm_clr
12343  * Clear Max Buffer Occupancy
12344  * When this bit is set, max_buff_occupancy field is cleared (and a
12345  * new max value is tracked from the time the clear was performed).
12346  * Access: OP
12347  */
12348 MLXSW_ITEM32(reg, sbpm, clr, 0x14, 31, 1);
12349
12350 /* reg_sbpm_max_buff_occupancy
12351  * Maximum value of buffer occupancy in cells monitored. Cleared by
12352  * writing to the clr field.
12353  * Access: RO
12354  */
12355 MLXSW_ITEM32(reg, sbpm, max_buff_occupancy, 0x14, 0, 24);
12356
12357 /* reg_sbpm_min_buff
12358  * Minimum buffer size for the limiter, in cells.
12359  * Access: RW
12360  */
12361 MLXSW_ITEM32(reg, sbpm, min_buff, 0x18, 0, 24);
12362
12363 /* reg_sbpm_max_buff
12364  * When the pool associated to the port-pg/tclass is configured to
12365  * static, Maximum buffer size for the limiter configured in cells.
12366  * When the pool associated to the port-pg/tclass is configured to
12367  * dynamic, the max_buff holds the "alpha" parameter, supporting
12368  * the following values:
12369  * 0: 0
12370  * i: (1/128)*2^(i-1), for i=1..14
12371  * 0xFF: Infinity
12372  * Access: RW
12373  */
12374 MLXSW_ITEM32(reg, sbpm, max_buff, 0x1C, 0, 24);
12375
12376 static inline void mlxsw_reg_sbpm_pack(char *payload, u16 local_port, u8 pool,
12377                                        enum mlxsw_reg_sbxx_dir dir, bool clr,
12378                                        u32 min_buff, u32 max_buff)
12379 {
12380         MLXSW_REG_ZERO(sbpm, payload);
12381         mlxsw_reg_sbpm_local_port_set(payload, local_port);
12382         mlxsw_reg_sbpm_pool_set(payload, pool);
12383         mlxsw_reg_sbpm_dir_set(payload, dir);
12384         mlxsw_reg_sbpm_clr_set(payload, clr);
12385         mlxsw_reg_sbpm_min_buff_set(payload, min_buff);
12386         mlxsw_reg_sbpm_max_buff_set(payload, max_buff);
12387 }
12388
12389 static inline void mlxsw_reg_sbpm_unpack(char *payload, u32 *p_buff_occupancy,
12390                                          u32 *p_max_buff_occupancy)
12391 {
12392         *p_buff_occupancy = mlxsw_reg_sbpm_buff_occupancy_get(payload);
12393         *p_max_buff_occupancy = mlxsw_reg_sbpm_max_buff_occupancy_get(payload);
12394 }
12395
12396 /* SBMM - Shared Buffer Multicast Management Register
12397  * --------------------------------------------------
12398  * The SBMM register configures and retrieves the shared buffer allocation
12399  * and configuration for MC packets according to Switch-Priority, including
12400  * the binding to pool and definition of the associated quota.
12401  */
12402 #define MLXSW_REG_SBMM_ID 0xB004
12403 #define MLXSW_REG_SBMM_LEN 0x28
12404
12405 MLXSW_REG_DEFINE(sbmm, MLXSW_REG_SBMM_ID, MLXSW_REG_SBMM_LEN);
12406
12407 /* reg_sbmm_prio
12408  * Switch Priority.
12409  * Access: Index
12410  */
12411 MLXSW_ITEM32(reg, sbmm, prio, 0x00, 8, 4);
12412
12413 /* reg_sbmm_min_buff
12414  * Minimum buffer size for the limiter, in cells.
12415  * Access: RW
12416  */
12417 MLXSW_ITEM32(reg, sbmm, min_buff, 0x18, 0, 24);
12418
12419 /* reg_sbmm_max_buff
12420  * When the pool associated to the port-pg/tclass is configured to
12421  * static, Maximum buffer size for the limiter configured in cells.
12422  * When the pool associated to the port-pg/tclass is configured to
12423  * dynamic, the max_buff holds the "alpha" parameter, supporting
12424  * the following values:
12425  * 0: 0
12426  * i: (1/128)*2^(i-1), for i=1..14
12427  * 0xFF: Infinity
12428  * Access: RW
12429  */
12430 MLXSW_ITEM32(reg, sbmm, max_buff, 0x1C, 0, 24);
12431
12432 /* reg_sbmm_pool
12433  * Association of the port-priority to a pool.
12434  * Access: RW
12435  */
12436 MLXSW_ITEM32(reg, sbmm, pool, 0x24, 0, 4);
12437
12438 static inline void mlxsw_reg_sbmm_pack(char *payload, u8 prio, u32 min_buff,
12439                                        u32 max_buff, u8 pool)
12440 {
12441         MLXSW_REG_ZERO(sbmm, payload);
12442         mlxsw_reg_sbmm_prio_set(payload, prio);
12443         mlxsw_reg_sbmm_min_buff_set(payload, min_buff);
12444         mlxsw_reg_sbmm_max_buff_set(payload, max_buff);
12445         mlxsw_reg_sbmm_pool_set(payload, pool);
12446 }
12447
12448 /* SBSR - Shared Buffer Status Register
12449  * ------------------------------------
12450  * The SBSR register retrieves the shared buffer occupancy according to
12451  * Port-Pool. Note that this register enables reading a large amount of data.
12452  * It is the user's responsibility to limit the amount of data to ensure the
12453  * response can match the maximum transfer unit. In case the response exceeds
12454  * the maximum transport unit, it will be truncated with no special notice.
12455  */
12456 #define MLXSW_REG_SBSR_ID 0xB005
12457 #define MLXSW_REG_SBSR_BASE_LEN 0x5C /* base length, without records */
12458 #define MLXSW_REG_SBSR_REC_LEN 0x8 /* record length */
12459 #define MLXSW_REG_SBSR_REC_MAX_COUNT 120
12460 #define MLXSW_REG_SBSR_LEN (MLXSW_REG_SBSR_BASE_LEN +   \
12461                             MLXSW_REG_SBSR_REC_LEN *    \
12462                             MLXSW_REG_SBSR_REC_MAX_COUNT)
12463
12464 MLXSW_REG_DEFINE(sbsr, MLXSW_REG_SBSR_ID, MLXSW_REG_SBSR_LEN);
12465
12466 /* reg_sbsr_clr
12467  * Clear Max Buffer Occupancy. When this bit is set, the max_buff_occupancy
12468  * field is cleared (and a new max value is tracked from the time the clear
12469  * was performed).
12470  * Access: OP
12471  */
12472 MLXSW_ITEM32(reg, sbsr, clr, 0x00, 31, 1);
12473
12474 #define MLXSW_REG_SBSR_NUM_PORTS_IN_PAGE 256
12475
12476 /* reg_sbsr_port_page
12477  * Determines the range of the ports specified in the 'ingress_port_mask'
12478  * and 'egress_port_mask' bit masks.
12479  * {ingress,egress}_port_mask[x] is (256 * port_page) + x
12480  * Access: Index
12481  */
12482 MLXSW_ITEM32(reg, sbsr, port_page, 0x04, 0, 4);
12483
12484 /* reg_sbsr_ingress_port_mask
12485  * Bit vector for all ingress network ports.
12486  * Indicates which of the ports (for which the relevant bit is set)
12487  * are affected by the set operation. Configuration of any other port
12488  * does not change.
12489  * Access: Index
12490  */
12491 MLXSW_ITEM_BIT_ARRAY(reg, sbsr, ingress_port_mask, 0x10, 0x20, 1);
12492
12493 /* reg_sbsr_pg_buff_mask
12494  * Bit vector for all switch priority groups.
12495  * Indicates which of the priorities (for which the relevant bit is set)
12496  * are affected by the set operation. Configuration of any other priority
12497  * does not change.
12498  * Range is 0..cap_max_pg_buffers - 1
12499  * Access: Index
12500  */
12501 MLXSW_ITEM_BIT_ARRAY(reg, sbsr, pg_buff_mask, 0x30, 0x4, 1);
12502
12503 /* reg_sbsr_egress_port_mask
12504  * Bit vector for all egress network ports.
12505  * Indicates which of the ports (for which the relevant bit is set)
12506  * are affected by the set operation. Configuration of any other port
12507  * does not change.
12508  * Access: Index
12509  */
12510 MLXSW_ITEM_BIT_ARRAY(reg, sbsr, egress_port_mask, 0x34, 0x20, 1);
12511
12512 /* reg_sbsr_tclass_mask
12513  * Bit vector for all traffic classes.
12514  * Indicates which of the traffic classes (for which the relevant bit is
12515  * set) are affected by the set operation. Configuration of any other
12516  * traffic class does not change.
12517  * Range is 0..cap_max_tclass - 1
12518  * Access: Index
12519  */
12520 MLXSW_ITEM_BIT_ARRAY(reg, sbsr, tclass_mask, 0x54, 0x8, 1);
12521
12522 static inline void mlxsw_reg_sbsr_pack(char *payload, bool clr)
12523 {
12524         MLXSW_REG_ZERO(sbsr, payload);
12525         mlxsw_reg_sbsr_clr_set(payload, clr);
12526 }
12527
12528 /* reg_sbsr_rec_buff_occupancy
12529  * Current buffer occupancy in cells.
12530  * Access: RO
12531  */
12532 MLXSW_ITEM32_INDEXED(reg, sbsr, rec_buff_occupancy, MLXSW_REG_SBSR_BASE_LEN,
12533                      0, 24, MLXSW_REG_SBSR_REC_LEN, 0x00, false);
12534
12535 /* reg_sbsr_rec_max_buff_occupancy
12536  * Maximum value of buffer occupancy in cells monitored. Cleared by
12537  * writing to the clr field.
12538  * Access: RO
12539  */
12540 MLXSW_ITEM32_INDEXED(reg, sbsr, rec_max_buff_occupancy, MLXSW_REG_SBSR_BASE_LEN,
12541                      0, 24, MLXSW_REG_SBSR_REC_LEN, 0x04, false);
12542
12543 static inline void mlxsw_reg_sbsr_rec_unpack(char *payload, int rec_index,
12544                                              u32 *p_buff_occupancy,
12545                                              u32 *p_max_buff_occupancy)
12546 {
12547         *p_buff_occupancy =
12548                 mlxsw_reg_sbsr_rec_buff_occupancy_get(payload, rec_index);
12549         *p_max_buff_occupancy =
12550                 mlxsw_reg_sbsr_rec_max_buff_occupancy_get(payload, rec_index);
12551 }
12552
12553 /* SBIB - Shared Buffer Internal Buffer Register
12554  * ---------------------------------------------
12555  * The SBIB register configures per port buffers for internal use. The internal
12556  * buffers consume memory on the port buffers (note that the port buffers are
12557  * used also by PBMC).
12558  *
12559  * For Spectrum this is used for egress mirroring.
12560  */
12561 #define MLXSW_REG_SBIB_ID 0xB006
12562 #define MLXSW_REG_SBIB_LEN 0x10
12563
12564 MLXSW_REG_DEFINE(sbib, MLXSW_REG_SBIB_ID, MLXSW_REG_SBIB_LEN);
12565
12566 /* reg_sbib_local_port
12567  * Local port number
12568  * Not supported for CPU port and router port
12569  * Access: Index
12570  */
12571 MLXSW_ITEM32_LP(reg, sbib, 0x00, 16, 0x00, 12);
12572
12573 /* reg_sbib_buff_size
12574  * Units represented in cells
12575  * Allowed range is 0 to (cap_max_headroom_size - 1)
12576  * Default is 0
12577  * Access: RW
12578  */
12579 MLXSW_ITEM32(reg, sbib, buff_size, 0x08, 0, 24);
12580
12581 static inline void mlxsw_reg_sbib_pack(char *payload, u16 local_port,
12582                                        u32 buff_size)
12583 {
12584         MLXSW_REG_ZERO(sbib, payload);
12585         mlxsw_reg_sbib_local_port_set(payload, local_port);
12586         mlxsw_reg_sbib_buff_size_set(payload, buff_size);
12587 }
12588
12589 static const struct mlxsw_reg_info *mlxsw_reg_infos[] = {
12590         MLXSW_REG(sgcr),
12591         MLXSW_REG(spad),
12592         MLXSW_REG(sspr),
12593         MLXSW_REG(sfdat),
12594         MLXSW_REG(sfd),
12595         MLXSW_REG(sfn),
12596         MLXSW_REG(spms),
12597         MLXSW_REG(spvid),
12598         MLXSW_REG(spvm),
12599         MLXSW_REG(spaft),
12600         MLXSW_REG(sfgc),
12601         MLXSW_REG(sfdf),
12602         MLXSW_REG(sldr),
12603         MLXSW_REG(slcr),
12604         MLXSW_REG(slcor),
12605         MLXSW_REG(spmlr),
12606         MLXSW_REG(svfa),
12607         MLXSW_REG(spvtr),
12608         MLXSW_REG(svpe),
12609         MLXSW_REG(sfmr),
12610         MLXSW_REG(spvmlr),
12611         MLXSW_REG(spvc),
12612         MLXSW_REG(spevet),
12613         MLXSW_REG(sftr2),
12614         MLXSW_REG(smid2),
12615         MLXSW_REG(cwtp),
12616         MLXSW_REG(cwtpm),
12617         MLXSW_REG(pgcr),
12618         MLXSW_REG(ppbt),
12619         MLXSW_REG(pacl),
12620         MLXSW_REG(pagt),
12621         MLXSW_REG(ptar),
12622         MLXSW_REG(ppbs),
12623         MLXSW_REG(prcr),
12624         MLXSW_REG(pefa),
12625         MLXSW_REG(pemrbt),
12626         MLXSW_REG(ptce2),
12627         MLXSW_REG(perpt),
12628         MLXSW_REG(peabfe),
12629         MLXSW_REG(perar),
12630         MLXSW_REG(ptce3),
12631         MLXSW_REG(percr),
12632         MLXSW_REG(pererp),
12633         MLXSW_REG(iedr),
12634         MLXSW_REG(qpts),
12635         MLXSW_REG(qpcr),
12636         MLXSW_REG(qtct),
12637         MLXSW_REG(qeec),
12638         MLXSW_REG(qrwe),
12639         MLXSW_REG(qpdsm),
12640         MLXSW_REG(qpdp),
12641         MLXSW_REG(qpdpm),
12642         MLXSW_REG(qtctm),
12643         MLXSW_REG(qpsc),
12644         MLXSW_REG(pmlp),
12645         MLXSW_REG(pmtu),
12646         MLXSW_REG(ptys),
12647         MLXSW_REG(ppad),
12648         MLXSW_REG(paos),
12649         MLXSW_REG(pfcc),
12650         MLXSW_REG(ppcnt),
12651         MLXSW_REG(plib),
12652         MLXSW_REG(pptb),
12653         MLXSW_REG(pbmc),
12654         MLXSW_REG(pspa),
12655         MLXSW_REG(pmaos),
12656         MLXSW_REG(pplr),
12657         MLXSW_REG(pmtdb),
12658         MLXSW_REG(pmpe),
12659         MLXSW_REG(pddr),
12660         MLXSW_REG(pmmp),
12661         MLXSW_REG(pllp),
12662         MLXSW_REG(pmtm),
12663         MLXSW_REG(htgt),
12664         MLXSW_REG(hpkt),
12665         MLXSW_REG(rgcr),
12666         MLXSW_REG(ritr),
12667         MLXSW_REG(rtar),
12668         MLXSW_REG(ratr),
12669         MLXSW_REG(rtdp),
12670         MLXSW_REG(rips),
12671         MLXSW_REG(ratrad),
12672         MLXSW_REG(rdpm),
12673         MLXSW_REG(ricnt),
12674         MLXSW_REG(rrcr),
12675         MLXSW_REG(ralta),
12676         MLXSW_REG(ralst),
12677         MLXSW_REG(raltb),
12678         MLXSW_REG(ralue),
12679         MLXSW_REG(rauht),
12680         MLXSW_REG(raleu),
12681         MLXSW_REG(rauhtd),
12682         MLXSW_REG(rigr2),
12683         MLXSW_REG(recr2),
12684         MLXSW_REG(rmft2),
12685         MLXSW_REG(rxlte),
12686         MLXSW_REG(rxltm),
12687         MLXSW_REG(rlcmld),
12688         MLXSW_REG(rlpmce),
12689         MLXSW_REG(xltq),
12690         MLXSW_REG(xmdr),
12691         MLXSW_REG(xrmt),
12692         MLXSW_REG(xralta),
12693         MLXSW_REG(xralst),
12694         MLXSW_REG(xraltb),
12695         MLXSW_REG(mfcr),
12696         MLXSW_REG(mfsc),
12697         MLXSW_REG(mfsm),
12698         MLXSW_REG(mfsl),
12699         MLXSW_REG(fore),
12700         MLXSW_REG(mtcap),
12701         MLXSW_REG(mtmp),
12702         MLXSW_REG(mtwe),
12703         MLXSW_REG(mtbr),
12704         MLXSW_REG(mcia),
12705         MLXSW_REG(mpat),
12706         MLXSW_REG(mpar),
12707         MLXSW_REG(mgir),
12708         MLXSW_REG(mrsr),
12709         MLXSW_REG(mlcr),
12710         MLXSW_REG(mcion),
12711         MLXSW_REG(mtpps),
12712         MLXSW_REG(mtutc),
12713         MLXSW_REG(mpsc),
12714         MLXSW_REG(mcqi),
12715         MLXSW_REG(mcc),
12716         MLXSW_REG(mcda),
12717         MLXSW_REG(mgpc),
12718         MLXSW_REG(mprs),
12719         MLXSW_REG(mogcr),
12720         MLXSW_REG(mpagr),
12721         MLXSW_REG(momte),
12722         MLXSW_REG(mtpppc),
12723         MLXSW_REG(mtpptr),
12724         MLXSW_REG(mtptpt),
12725         MLXSW_REG(mfgd),
12726         MLXSW_REG(mgpir),
12727         MLXSW_REG(mfde),
12728         MLXSW_REG(tngcr),
12729         MLXSW_REG(tnumt),
12730         MLXSW_REG(tnqcr),
12731         MLXSW_REG(tnqdr),
12732         MLXSW_REG(tneem),
12733         MLXSW_REG(tndem),
12734         MLXSW_REG(tnpc),
12735         MLXSW_REG(tigcr),
12736         MLXSW_REG(tieem),
12737         MLXSW_REG(tidem),
12738         MLXSW_REG(sbpr),
12739         MLXSW_REG(sbcm),
12740         MLXSW_REG(sbpm),
12741         MLXSW_REG(sbmm),
12742         MLXSW_REG(sbsr),
12743         MLXSW_REG(sbib),
12744 };
12745
12746 static inline const char *mlxsw_reg_id_str(u16 reg_id)
12747 {
12748         const struct mlxsw_reg_info *reg_info;
12749         int i;
12750
12751         for (i = 0; i < ARRAY_SIZE(mlxsw_reg_infos); i++) {
12752                 reg_info = mlxsw_reg_infos[i];
12753                 if (reg_info->id == reg_id)
12754                         return reg_info->name;
12755         }
12756         return "*UNKNOWN*";
12757 }
12758
12759 /* PUDE - Port Up / Down Event
12760  * ---------------------------
12761  * Reports the operational state change of a port.
12762  */
12763 #define MLXSW_REG_PUDE_LEN 0x10
12764
12765 /* reg_pude_swid
12766  * Switch partition ID with which to associate the port.
12767  * Access: Index
12768  */
12769 MLXSW_ITEM32(reg, pude, swid, 0x00, 24, 8);
12770
12771 /* reg_pude_local_port
12772  * Local port number.
12773  * Access: Index
12774  */
12775 MLXSW_ITEM32_LP(reg, pude, 0x00, 16, 0x00, 12);
12776
12777 /* reg_pude_admin_status
12778  * Port administrative state (the desired state).
12779  * 1 - Up.
12780  * 2 - Down.
12781  * 3 - Up once. This means that in case of link failure, the port won't go
12782  *     into polling mode, but will wait to be re-enabled by software.
12783  * 4 - Disabled by system. Can only be set by hardware.
12784  * Access: RO
12785  */
12786 MLXSW_ITEM32(reg, pude, admin_status, 0x00, 8, 4);
12787
12788 /* reg_pude_oper_status
12789  * Port operatioanl state.
12790  * 1 - Up.
12791  * 2 - Down.
12792  * 3 - Down by port failure. This means that the device will not let the
12793  *     port up again until explicitly specified by software.
12794  * Access: RO
12795  */
12796 MLXSW_ITEM32(reg, pude, oper_status, 0x00, 0, 4);
12797
12798 #endif