drivers/net/ethernet/mellanox/mlxsw/reg.h

   1 /* SPDX-License-Identifier: BSD-3-Clause OR GPL-2.0 */
   2 /* Copyright (c) 2015-2018 Mellanox Technologies. All rights reserved */
   3
   4 #ifndef _MLXSW_REG_H
   5 #define _MLXSW_REG_H
   6
   7 #include <linux/kernel.h>
   8 #include <linux/string.h>
   9 #include <linux/bitops.h>
  10 #include <linux/if_vlan.h>
  11
  12 #include "item.h"
  13 #include "port.h"
  14
  15 struct mlxsw_reg_info {
  16         u16 id;
  17         u16 len; /* In u8 */
  18         const char *name;
  19 };
  20
  21 #define MLXSW_REG_DEFINE(_name, _id, _len)                              \
  22 static const struct mlxsw_reg_info mlxsw_reg_##_name = {                \
  23         .id = _id,                                                      \
  24         .len = _len,                                                    \
  25         .name = #_name,                                                 \
  26 }
  27
  28 #define MLXSW_REG(type) (&mlxsw_reg_##type)
  29 #define MLXSW_REG_LEN(type) MLXSW_REG(type)->len
  30 #define MLXSW_REG_ZERO(type, payload) memset(payload, 0, MLXSW_REG(type)->len)
  31
  32 /* SGCR - Switch General Configuration Register
  33  * --------------------------------------------
  34  * This register is used for configuration of the switch capabilities.
  35  */
  36 #define MLXSW_REG_SGCR_ID 0x2000
  37 #define MLXSW_REG_SGCR_LEN 0x10
  38
  39 MLXSW_REG_DEFINE(sgcr, MLXSW_REG_SGCR_ID, MLXSW_REG_SGCR_LEN);
  40
  41 /* reg_sgcr_llb
  42  * Link Local Broadcast (Default=0)
  43  * When set, all Link Local packets (224.0.0.X) will be treated as broadcast
  44  * packets and ignore the IGMP snooping entries.
  45  * Access: RW
  46  */
  47 MLXSW_ITEM32(reg, sgcr, llb, 0x04, 0, 1);
  48
  49 static inline void mlxsw_reg_sgcr_pack(char *payload, bool llb)
  50 {
  51         MLXSW_REG_ZERO(sgcr, payload);
  52         mlxsw_reg_sgcr_llb_set(payload, !!llb);
  53 }
  54
  55 /* SPAD - Switch Physical Address Register
  56  * ---------------------------------------
  57  * The SPAD register configures the switch physical MAC address.
  58  */
  59 #define MLXSW_REG_SPAD_ID 0x2002
  60 #define MLXSW_REG_SPAD_LEN 0x10
  61
  62 MLXSW_REG_DEFINE(spad, MLXSW_REG_SPAD_ID, MLXSW_REG_SPAD_LEN);
  63
  64 /* reg_spad_base_mac
  65  * Base MAC address for the switch partitions.
  66  * Per switch partition MAC address is equal to:
  67  * base_mac + swid
  68  * Access: RW
  69  */
  70 MLXSW_ITEM_BUF(reg, spad, base_mac, 0x02, 6);
  71
  72 /* SMID - Switch Multicast ID
  73  * --------------------------
  74  * The MID record maps from a MID (Multicast ID), which is a unique identifier
  75  * of the multicast group within the stacking domain, into a list of local
  76  * ports into which the packet is replicated.
  77  */
  78 #define MLXSW_REG_SMID_ID 0x2007
  79 #define MLXSW_REG_SMID_LEN 0x240
  80
  81 MLXSW_REG_DEFINE(smid, MLXSW_REG_SMID_ID, MLXSW_REG_SMID_LEN);
  82
  83 /* reg_smid_swid
  84  * Switch partition ID.
  85  * Access: Index
  86  */
  87 MLXSW_ITEM32(reg, smid, swid, 0x00, 24, 8);
  88
  89 /* reg_smid_mid
  90  * Multicast identifier - global identifier that represents the multicast group
  91  * across all devices.
  92  * Access: Index
  93  */
  94 MLXSW_ITEM32(reg, smid, mid, 0x00, 0, 16);
  95
  96 /* reg_smid_port
  97  * Local port memebership (1 bit per port).
  98  * Access: RW
  99  */
 100 MLXSW_ITEM_BIT_ARRAY(reg, smid, port, 0x20, 0x20, 1);
 101
 102 /* reg_smid_port_mask
 103  * Local port mask (1 bit per port).
 104  * Access: W
 105  */
 106 MLXSW_ITEM_BIT_ARRAY(reg, smid, port_mask, 0x220, 0x20, 1);
 107
 108 static inline void mlxsw_reg_smid_pack(char *payload, u16 mid,
 109                                        u8 port, bool set)
 110 {
 111         MLXSW_REG_ZERO(smid, payload);
 112         mlxsw_reg_smid_swid_set(payload, 0);
 113         mlxsw_reg_smid_mid_set(payload, mid);
 114         mlxsw_reg_smid_port_set(payload, port, set);
 115         mlxsw_reg_smid_port_mask_set(payload, port, 1);
 116 }
 117
 118 /* SSPR - Switch System Port Record Register
 119  * -----------------------------------------
 120  * Configures the system port to local port mapping.
 121  */
 122 #define MLXSW_REG_SSPR_ID 0x2008
 123 #define MLXSW_REG_SSPR_LEN 0x8
 124
 125 MLXSW_REG_DEFINE(sspr, MLXSW_REG_SSPR_ID, MLXSW_REG_SSPR_LEN);
 126
 127 /* reg_sspr_m
 128  * Master - if set, then the record describes the master system port.
 129  * This is needed in case a local port is mapped into several system ports
 130  * (for multipathing). That number will be reported as the source system
 131  * port when packets are forwarded to the CPU. Only one master port is allowed
 132  * per local port.
 133  *
 134  * Note: Must be set for Spectrum.
 135  * Access: RW
 136  */
 137 MLXSW_ITEM32(reg, sspr, m, 0x00, 31, 1);
 138
 139 /* reg_sspr_local_port
 140  * Local port number.
 141  *
 142  * Access: RW
 143  */
 144 MLXSW_ITEM32(reg, sspr, local_port, 0x00, 16, 8);
 145
 146 /* reg_sspr_sub_port
 147  * Virtual port within the physical port.
 148  * Should be set to 0 when virtual ports are not enabled on the port.
 149  *
 150  * Access: RW
 151  */
 152 MLXSW_ITEM32(reg, sspr, sub_port, 0x00, 8, 8);
 153
 154 /* reg_sspr_system_port
 155  * Unique identifier within the stacking domain that represents all the ports
 156  * that are available in the system (external ports).
 157  *
 158  * Currently, only single-ASIC configurations are supported, so we default to
 159  * 1:1 mapping between system ports and local ports.
 160  * Access: Index
 161  */
 162 MLXSW_ITEM32(reg, sspr, system_port, 0x04, 0, 16);
 163
 164 static inline void mlxsw_reg_sspr_pack(char *payload, u8 local_port)
 165 {
 166         MLXSW_REG_ZERO(sspr, payload);
 167         mlxsw_reg_sspr_m_set(payload, 1);
 168         mlxsw_reg_sspr_local_port_set(payload, local_port);
 169         mlxsw_reg_sspr_sub_port_set(payload, 0);
 170         mlxsw_reg_sspr_system_port_set(payload, local_port);
 171 }
 172
 173 /* SFDAT - Switch Filtering Database Aging Time
 174  * --------------------------------------------
 175  * Controls the Switch aging time. Aging time is able to be set per Switch
 176  * Partition.
 177  */
 178 #define MLXSW_REG_SFDAT_ID 0x2009
 179 #define MLXSW_REG_SFDAT_LEN 0x8
 180
 181 MLXSW_REG_DEFINE(sfdat, MLXSW_REG_SFDAT_ID, MLXSW_REG_SFDAT_LEN);
 182
 183 /* reg_sfdat_swid
 184  * Switch partition ID.
 185  * Access: Index
 186  */
 187 MLXSW_ITEM32(reg, sfdat, swid, 0x00, 24, 8);
 188
 189 /* reg_sfdat_age_time
 190  * Aging time in seconds
 191  * Min - 10 seconds
 192  * Max - 1,000,000 seconds
 193  * Default is 300 seconds.
 194  * Access: RW
 195  */
 196 MLXSW_ITEM32(reg, sfdat, age_time, 0x04, 0, 20);
 197
 198 static inline void mlxsw_reg_sfdat_pack(char *payload, u32 age_time)
 199 {
 200         MLXSW_REG_ZERO(sfdat, payload);
 201         mlxsw_reg_sfdat_swid_set(payload, 0);
 202         mlxsw_reg_sfdat_age_time_set(payload, age_time);
 203 }
 204
 205 /* SFD - Switch Filtering Database
 206  * -------------------------------
 207  * The following register defines the access to the filtering database.
 208  * The register supports querying, adding, removing and modifying the database.
 209  * The access is optimized for bulk updates in which case more than one
 210  * FDB record is present in the same command.
 211  */
 212 #define MLXSW_REG_SFD_ID 0x200A
 213 #define MLXSW_REG_SFD_BASE_LEN 0x10 /* base length, without records */
 214 #define MLXSW_REG_SFD_REC_LEN 0x10 /* record length */
 215 #define MLXSW_REG_SFD_REC_MAX_COUNT 64
 216 #define MLXSW_REG_SFD_LEN (MLXSW_REG_SFD_BASE_LEN +     \
 217                            MLXSW_REG_SFD_REC_LEN * MLXSW_REG_SFD_REC_MAX_COUNT)
 218
 219 MLXSW_REG_DEFINE(sfd, MLXSW_REG_SFD_ID, MLXSW_REG_SFD_LEN);
 220
 221 /* reg_sfd_swid
 222  * Switch partition ID for queries. Reserved on Write.
 223  * Access: Index
 224  */
 225 MLXSW_ITEM32(reg, sfd, swid, 0x00, 24, 8);
 226
 227 enum mlxsw_reg_sfd_op {
 228         /* Dump entire FDB a (process according to record_locator) */
 229         MLXSW_REG_SFD_OP_QUERY_DUMP = 0,
 230         /* Query records by {MAC, VID/FID} value */
 231         MLXSW_REG_SFD_OP_QUERY_QUERY = 1,
 232         /* Query and clear activity. Query records by {MAC, VID/FID} value */
 233         MLXSW_REG_SFD_OP_QUERY_QUERY_AND_CLEAR_ACTIVITY = 2,
 234         /* Test. Response indicates if each of the records could be
 235          * added to the FDB.
 236          */
 237         MLXSW_REG_SFD_OP_WRITE_TEST = 0,
 238         /* Add/modify. Aged-out records cannot be added. This command removes
 239          * the learning notification of the {MAC, VID/FID}. Response includes
 240          * the entries that were added to the FDB.
 241          */
 242         MLXSW_REG_SFD_OP_WRITE_EDIT = 1,
 243         /* Remove record by {MAC, VID/FID}. This command also removes
 244          * the learning notification and aged-out notifications
 245          * of the {MAC, VID/FID}. The response provides current (pre-removal)
 246          * entries as non-aged-out.
 247          */
 248         MLXSW_REG_SFD_OP_WRITE_REMOVE = 2,
 249         /* Remove learned notification by {MAC, VID/FID}. The response provides
 250          * the removed learning notification.
 251          */
 252         MLXSW_REG_SFD_OP_WRITE_REMOVE_NOTIFICATION = 2,
 253 };
 254
 255 /* reg_sfd_op
 256  * Operation.
 257  * Access: OP
 258  */
 259 MLXSW_ITEM32(reg, sfd, op, 0x04, 30, 2);
 260
 261 /* reg_sfd_record_locator
 262  * Used for querying the FDB. Use record_locator=0 to initiate the
 263  * query. When a record is returned, a new record_locator is
 264  * returned to be used in the subsequent query.
 265  * Reserved for database update.
 266  * Access: Index
 267  */
 268 MLXSW_ITEM32(reg, sfd, record_locator, 0x04, 0, 30);
 269
 270 /* reg_sfd_num_rec
 271  * Request: Number of records to read/add/modify/remove
 272  * Response: Number of records read/added/replaced/removed
 273  * See above description for more details.
 274  * Ranges 0..64
 275  * Access: RW
 276  */
 277 MLXSW_ITEM32(reg, sfd, num_rec, 0x08, 0, 8);
 278
 279 static inline void mlxsw_reg_sfd_pack(char *payload, enum mlxsw_reg_sfd_op op,
 280                                       u32 record_locator)
 281 {
 282         MLXSW_REG_ZERO(sfd, payload);
 283         mlxsw_reg_sfd_op_set(payload, op);
 284         mlxsw_reg_sfd_record_locator_set(payload, record_locator);
 285 }
 286
 287 /* reg_sfd_rec_swid
 288  * Switch partition ID.
 289  * Access: Index
 290  */
 291 MLXSW_ITEM32_INDEXED(reg, sfd, rec_swid, MLXSW_REG_SFD_BASE_LEN, 24, 8,
 292                      MLXSW_REG_SFD_REC_LEN, 0x00, false);
 293
 294 enum mlxsw_reg_sfd_rec_type {
 295         MLXSW_REG_SFD_REC_TYPE_UNICAST = 0x0,
 296         MLXSW_REG_SFD_REC_TYPE_UNICAST_LAG = 0x1,
 297         MLXSW_REG_SFD_REC_TYPE_MULTICAST = 0x2,
 298         MLXSW_REG_SFD_REC_TYPE_UNICAST_TUNNEL = 0xC,
 299 };
 300
 301 /* reg_sfd_rec_type
 302  * FDB record type.
 303  * Access: RW
 304  */
 305 MLXSW_ITEM32_INDEXED(reg, sfd, rec_type, MLXSW_REG_SFD_BASE_LEN, 20, 4,
 306                      MLXSW_REG_SFD_REC_LEN, 0x00, false);
 307
 308 enum mlxsw_reg_sfd_rec_policy {
 309         /* Replacement disabled, aging disabled. */
 310         MLXSW_REG_SFD_REC_POLICY_STATIC_ENTRY = 0,
 311         /* (mlag remote): Replacement enabled, aging disabled,
 312          * learning notification enabled on this port.
 313          */
 314         MLXSW_REG_SFD_REC_POLICY_DYNAMIC_ENTRY_MLAG = 1,
 315         /* (ingress device): Replacement enabled, aging enabled. */
 316         MLXSW_REG_SFD_REC_POLICY_DYNAMIC_ENTRY_INGRESS = 3,
 317 };
 318
 319 /* reg_sfd_rec_policy
 320  * Policy.
 321  * Access: RW
 322  */
 323 MLXSW_ITEM32_INDEXED(reg, sfd, rec_policy, MLXSW_REG_SFD_BASE_LEN, 18, 2,
 324                      MLXSW_REG_SFD_REC_LEN, 0x00, false);
 325
 326 /* reg_sfd_rec_a
 327  * Activity. Set for new static entries. Set for static entries if a frame SMAC
 328  * lookup hits on the entry.
 329  * To clear the a bit, use "query and clear activity" op.
 330  * Access: RO
 331  */
 332 MLXSW_ITEM32_INDEXED(reg, sfd, rec_a, MLXSW_REG_SFD_BASE_LEN, 16, 1,
 333                      MLXSW_REG_SFD_REC_LEN, 0x00, false);
 334
 335 /* reg_sfd_rec_mac
 336  * MAC address.
 337  * Access: Index
 338  */
 339 MLXSW_ITEM_BUF_INDEXED(reg, sfd, rec_mac, MLXSW_REG_SFD_BASE_LEN, 6,
 340                        MLXSW_REG_SFD_REC_LEN, 0x02);
 341
 342 enum mlxsw_reg_sfd_rec_action {
 343         /* forward */
 344         MLXSW_REG_SFD_REC_ACTION_NOP = 0,
 345         /* forward and trap, trap_id is FDB_TRAP */
 346         MLXSW_REG_SFD_REC_ACTION_MIRROR_TO_CPU = 1,
 347         /* trap and do not forward, trap_id is FDB_TRAP */
 348         MLXSW_REG_SFD_REC_ACTION_TRAP = 2,
 349         /* forward to IP router */
 350         MLXSW_REG_SFD_REC_ACTION_FORWARD_IP_ROUTER = 3,
 351         MLXSW_REG_SFD_REC_ACTION_DISCARD_ERROR = 15,
 352 };
 353
 354 /* reg_sfd_rec_action
 355  * Action to apply on the packet.
 356  * Note: Dynamic entries can only be configured with NOP action.
 357  * Access: RW
 358  */
 359 MLXSW_ITEM32_INDEXED(reg, sfd, rec_action, MLXSW_REG_SFD_BASE_LEN, 28, 4,
 360                      MLXSW_REG_SFD_REC_LEN, 0x0C, false);
 361
 362 /* reg_sfd_uc_sub_port
 363  * VEPA channel on local port.
 364  * Valid only if local port is a non-stacking port. Must be 0 if multichannel
 365  * VEPA is not enabled.
 366  * Access: RW
 367  */
 368 MLXSW_ITEM32_INDEXED(reg, sfd, uc_sub_port, MLXSW_REG_SFD_BASE_LEN, 16, 8,
 369                      MLXSW_REG_SFD_REC_LEN, 0x08, false);
 370
 371 /* reg_sfd_uc_fid_vid
 372  * Filtering ID or VLAN ID
 373  * For SwitchX and SwitchX-2:
 374  * - Dynamic entries (policy 2,3) use FID
 375  * - Static entries (policy 0) use VID
 376  * - When independent learning is configured, VID=FID
 377  * For Spectrum: use FID for both Dynamic and Static entries.
 378  * VID should not be used.
 379  * Access: Index
 380  */
 381 MLXSW_ITEM32_INDEXED(reg, sfd, uc_fid_vid, MLXSW_REG_SFD_BASE_LEN, 0, 16,
 382                      MLXSW_REG_SFD_REC_LEN, 0x08, false);
 383
 384 /* reg_sfd_uc_system_port
 385  * Unique port identifier for the final destination of the packet.
 386  * Access: RW
 387  */
 388 MLXSW_ITEM32_INDEXED(reg, sfd, uc_system_port, MLXSW_REG_SFD_BASE_LEN, 0, 16,
 389                      MLXSW_REG_SFD_REC_LEN, 0x0C, false);
 390
 391 static inline void mlxsw_reg_sfd_rec_pack(char *payload, int rec_index,
 392                                           enum mlxsw_reg_sfd_rec_type rec_type,
 393                                           const char *mac,
 394                                           enum mlxsw_reg_sfd_rec_action action)
 395 {
 396         u8 num_rec = mlxsw_reg_sfd_num_rec_get(payload);
 397
 398         if (rec_index >= num_rec)
 399                 mlxsw_reg_sfd_num_rec_set(payload, rec_index + 1);
 400         mlxsw_reg_sfd_rec_swid_set(payload, rec_index, 0);
 401         mlxsw_reg_sfd_rec_type_set(payload, rec_index, rec_type);
 402         mlxsw_reg_sfd_rec_mac_memcpy_to(payload, rec_index, mac);
 403         mlxsw_reg_sfd_rec_action_set(payload, rec_index, action);
 404 }
 405
 406 static inline void mlxsw_reg_sfd_uc_pack(char *payload, int rec_index,
 407                                          enum mlxsw_reg_sfd_rec_policy policy,
 408                                          const char *mac, u16 fid_vid,
 409                                          enum mlxsw_reg_sfd_rec_action action,
 410                                          u8 local_port)
 411 {
 412         mlxsw_reg_sfd_rec_pack(payload, rec_index,
 413                                MLXSW_REG_SFD_REC_TYPE_UNICAST, mac, action);
 414         mlxsw_reg_sfd_rec_policy_set(payload, rec_index, policy);
 415         mlxsw_reg_sfd_uc_sub_port_set(payload, rec_index, 0);
 416         mlxsw_reg_sfd_uc_fid_vid_set(payload, rec_index, fid_vid);
 417         mlxsw_reg_sfd_uc_system_port_set(payload, rec_index, local_port);
 418 }
 419
 420 static inline void mlxsw_reg_sfd_uc_unpack(char *payload, int rec_index,
 421                                            char *mac, u16 *p_fid_vid,
 422                                            u8 *p_local_port)
 423 {
 424         mlxsw_reg_sfd_rec_mac_memcpy_from(payload, rec_index, mac);
 425         *p_fid_vid = mlxsw_reg_sfd_uc_fid_vid_get(payload, rec_index);
 426         *p_local_port = mlxsw_reg_sfd_uc_system_port_get(payload, rec_index);
 427 }
 428
 429 /* reg_sfd_uc_lag_sub_port
 430  * LAG sub port.
 431  * Must be 0 if multichannel VEPA is not enabled.
 432  * Access: RW
 433  */
 434 MLXSW_ITEM32_INDEXED(reg, sfd, uc_lag_sub_port, MLXSW_REG_SFD_BASE_LEN, 16, 8,
 435                      MLXSW_REG_SFD_REC_LEN, 0x08, false);
 436
 437 /* reg_sfd_uc_lag_fid_vid
 438  * Filtering ID or VLAN ID
 439  * For SwitchX and SwitchX-2:
 440  * - Dynamic entries (policy 2,3) use FID
 441  * - Static entries (policy 0) use VID
 442  * - When independent learning is configured, VID=FID
 443  * For Spectrum: use FID for both Dynamic and Static entries.
 444  * VID should not be used.
 445  * Access: Index
 446  */
 447 MLXSW_ITEM32_INDEXED(reg, sfd, uc_lag_fid_vid, MLXSW_REG_SFD_BASE_LEN, 0, 16,
 448                      MLXSW_REG_SFD_REC_LEN, 0x08, false);
 449
 450 /* reg_sfd_uc_lag_lag_vid
 451  * Indicates VID in case of vFIDs. Reserved for FIDs.
 452  * Access: RW
 453  */
 454 MLXSW_ITEM32_INDEXED(reg, sfd, uc_lag_lag_vid, MLXSW_REG_SFD_BASE_LEN, 16, 12,
 455                      MLXSW_REG_SFD_REC_LEN, 0x0C, false);
 456
 457 /* reg_sfd_uc_lag_lag_id
 458  * LAG Identifier - pointer into the LAG descriptor table.
 459  * Access: RW
 460  */
 461 MLXSW_ITEM32_INDEXED(reg, sfd, uc_lag_lag_id, MLXSW_REG_SFD_BASE_LEN, 0, 10,
 462                      MLXSW_REG_SFD_REC_LEN, 0x0C, false);
 463
 464 static inline void
 465 mlxsw_reg_sfd_uc_lag_pack(char *payload, int rec_index,
 466                           enum mlxsw_reg_sfd_rec_policy policy,
 467                           const char *mac, u16 fid_vid,
 468                           enum mlxsw_reg_sfd_rec_action action, u16 lag_vid,
 469                           u16 lag_id)
 470 {
 471         mlxsw_reg_sfd_rec_pack(payload, rec_index,
 472                                MLXSW_REG_SFD_REC_TYPE_UNICAST_LAG,
 473                                mac, action);
 474         mlxsw_reg_sfd_rec_policy_set(payload, rec_index, policy);
 475         mlxsw_reg_sfd_uc_lag_sub_port_set(payload, rec_index, 0);
 476         mlxsw_reg_sfd_uc_lag_fid_vid_set(payload, rec_index, fid_vid);
 477         mlxsw_reg_sfd_uc_lag_lag_vid_set(payload, rec_index, lag_vid);
 478         mlxsw_reg_sfd_uc_lag_lag_id_set(payload, rec_index, lag_id);
 479 }
 480
 481 static inline void mlxsw_reg_sfd_uc_lag_unpack(char *payload, int rec_index,
 482                                                char *mac, u16 *p_vid,
 483                                                u16 *p_lag_id)
 484 {
 485         mlxsw_reg_sfd_rec_mac_memcpy_from(payload, rec_index, mac);
 486         *p_vid = mlxsw_reg_sfd_uc_lag_fid_vid_get(payload, rec_index);
 487         *p_lag_id = mlxsw_reg_sfd_uc_lag_lag_id_get(payload, rec_index);
 488 }
 489
 490 /* reg_sfd_mc_pgi
 491  *
 492  * Multicast port group index - index into the port group table.
 493  * Value 0x1FFF indicates the pgi should point to the MID entry.
 494  * For Spectrum this value must be set to 0x1FFF
 495  * Access: RW
 496  */
 497 MLXSW_ITEM32_INDEXED(reg, sfd, mc_pgi, MLXSW_REG_SFD_BASE_LEN, 16, 13,
 498                      MLXSW_REG_SFD_REC_LEN, 0x08, false);
 499
 500 /* reg_sfd_mc_fid_vid
 501  *
 502  * Filtering ID or VLAN ID
 503  * Access: Index
 504  */
 505 MLXSW_ITEM32_INDEXED(reg, sfd, mc_fid_vid, MLXSW_REG_SFD_BASE_LEN, 0, 16,
 506                      MLXSW_REG_SFD_REC_LEN, 0x08, false);
 507
 508 /* reg_sfd_mc_mid
 509  *
 510  * Multicast identifier - global identifier that represents the multicast
 511  * group across all devices.
 512  * Access: RW
 513  */
 514 MLXSW_ITEM32_INDEXED(reg, sfd, mc_mid, MLXSW_REG_SFD_BASE_LEN, 0, 16,
 515                      MLXSW_REG_SFD_REC_LEN, 0x0C, false);
 516
 517 static inline void
 518 mlxsw_reg_sfd_mc_pack(char *payload, int rec_index,
 519                       const char *mac, u16 fid_vid,
 520                       enum mlxsw_reg_sfd_rec_action action, u16 mid)
 521 {
 522         mlxsw_reg_sfd_rec_pack(payload, rec_index,
 523                                MLXSW_REG_SFD_REC_TYPE_MULTICAST, mac, action);
 524         mlxsw_reg_sfd_mc_pgi_set(payload, rec_index, 0x1FFF);
 525         mlxsw_reg_sfd_mc_fid_vid_set(payload, rec_index, fid_vid);
 526         mlxsw_reg_sfd_mc_mid_set(payload, rec_index, mid);
 527 }
 528
 529 /* reg_sfd_uc_tunnel_uip_msb
 530  * When protocol is IPv4, the most significant byte of the underlay IPv4
 531  * destination IP.
 532  * When protocol is IPv6, reserved.
 533  * Access: RW
 534  */
 535 MLXSW_ITEM32_INDEXED(reg, sfd, uc_tunnel_uip_msb, MLXSW_REG_SFD_BASE_LEN, 24,
 536                      8, MLXSW_REG_SFD_REC_LEN, 0x08, false);
 537
 538 /* reg_sfd_uc_tunnel_fid
 539  * Filtering ID.
 540  * Access: Index
 541  */
 542 MLXSW_ITEM32_INDEXED(reg, sfd, uc_tunnel_fid, MLXSW_REG_SFD_BASE_LEN, 0, 16,
 543                      MLXSW_REG_SFD_REC_LEN, 0x08, false);
 544
 545 enum mlxsw_reg_sfd_uc_tunnel_protocol {
 546         MLXSW_REG_SFD_UC_TUNNEL_PROTOCOL_IPV4,
 547         MLXSW_REG_SFD_UC_TUNNEL_PROTOCOL_IPV6,
 548 };
 549
 550 /* reg_sfd_uc_tunnel_protocol
 551  * IP protocol.
 552  * Access: RW
 553  */
 554 MLXSW_ITEM32_INDEXED(reg, sfd, uc_tunnel_protocol, MLXSW_REG_SFD_BASE_LEN, 27,
 555                      1, MLXSW_REG_SFD_REC_LEN, 0x0C, false);
 556
 557 /* reg_sfd_uc_tunnel_uip_lsb
 558  * When protocol is IPv4, the least significant bytes of the underlay
 559  * IPv4 destination IP.
 560  * When protocol is IPv6, pointer to the underlay IPv6 destination IP
 561  * which is configured by RIPS.
 562  * Access: RW
 563  */
 564 MLXSW_ITEM32_INDEXED(reg, sfd, uc_tunnel_uip_lsb, MLXSW_REG_SFD_BASE_LEN, 0,
 565                      24, MLXSW_REG_SFD_REC_LEN, 0x0C, false);
 566
 567 static inline void
 568 mlxsw_reg_sfd_uc_tunnel_pack(char *payload, int rec_index,
 569                              enum mlxsw_reg_sfd_rec_policy policy,
 570                              const char *mac, u16 fid,
 571                              enum mlxsw_reg_sfd_rec_action action, u32 uip,
 572                              enum mlxsw_reg_sfd_uc_tunnel_protocol proto)
 573 {
 574         mlxsw_reg_sfd_rec_pack(payload, rec_index,
 575                                MLXSW_REG_SFD_REC_TYPE_UNICAST_TUNNEL, mac,
 576                                action);
 577         mlxsw_reg_sfd_rec_policy_set(payload, rec_index, policy);
 578         mlxsw_reg_sfd_uc_tunnel_uip_msb_set(payload, rec_index, uip >> 24);
 579         mlxsw_reg_sfd_uc_tunnel_uip_lsb_set(payload, rec_index, uip);
 580         mlxsw_reg_sfd_uc_tunnel_fid_set(payload, rec_index, fid);
 581         mlxsw_reg_sfd_uc_tunnel_protocol_set(payload, rec_index, proto);
 582 }
 583
 584 /* SFN - Switch FDB Notification Register
 585  * -------------------------------------------
 586  * The switch provides notifications on newly learned FDB entries and
 587  * aged out entries. The notifications can be polled by software.
 588  */
 589 #define MLXSW_REG_SFN_ID 0x200B
 590 #define MLXSW_REG_SFN_BASE_LEN 0x10 /* base length, without records */
 591 #define MLXSW_REG_SFN_REC_LEN 0x10 /* record length */
 592 #define MLXSW_REG_SFN_REC_MAX_COUNT 64
 593 #define MLXSW_REG_SFN_LEN (MLXSW_REG_SFN_BASE_LEN +     \
 594                            MLXSW_REG_SFN_REC_LEN * MLXSW_REG_SFN_REC_MAX_COUNT)
 595
 596 MLXSW_REG_DEFINE(sfn, MLXSW_REG_SFN_ID, MLXSW_REG_SFN_LEN);
 597
 598 /* reg_sfn_swid
 599  * Switch partition ID.
 600  * Access: Index
 601  */
 602 MLXSW_ITEM32(reg, sfn, swid, 0x00, 24, 8);
 603
 604 /* reg_sfn_end
 605  * Forces the current session to end.
 606  * Access: OP
 607  */
 608 MLXSW_ITEM32(reg, sfn, end, 0x04, 20, 1);
 609
 610 /* reg_sfn_num_rec
 611  * Request: Number of learned notifications and aged-out notification
 612  * records requested.
 613  * Response: Number of notification records returned (must be smaller
 614  * than or equal to the value requested)
 615  * Ranges 0..64
 616  * Access: OP
 617  */
 618 MLXSW_ITEM32(reg, sfn, num_rec, 0x04, 0, 8);
 619
 620 static inline void mlxsw_reg_sfn_pack(char *payload)
 621 {
 622         MLXSW_REG_ZERO(sfn, payload);
 623         mlxsw_reg_sfn_swid_set(payload, 0);
 624         mlxsw_reg_sfn_end_set(payload, 0);
 625         mlxsw_reg_sfn_num_rec_set(payload, MLXSW_REG_SFN_REC_MAX_COUNT);
 626 }
 627
 628 /* reg_sfn_rec_swid
 629  * Switch partition ID.
 630  * Access: RO
 631  */
 632 MLXSW_ITEM32_INDEXED(reg, sfn, rec_swid, MLXSW_REG_SFN_BASE_LEN, 24, 8,
 633                      MLXSW_REG_SFN_REC_LEN, 0x00, false);
 634
 635 enum mlxsw_reg_sfn_rec_type {
 636         /* MAC addresses learned on a regular port. */
 637         MLXSW_REG_SFN_REC_TYPE_LEARNED_MAC = 0x5,
 638         /* MAC addresses learned on a LAG port. */
 639         MLXSW_REG_SFN_REC_TYPE_LEARNED_MAC_LAG = 0x6,
 640         /* Aged-out MAC address on a regular port. */
 641         MLXSW_REG_SFN_REC_TYPE_AGED_OUT_MAC = 0x7,
 642         /* Aged-out MAC address on a LAG port. */
 643         MLXSW_REG_SFN_REC_TYPE_AGED_OUT_MAC_LAG = 0x8,
 644         /* Learned unicast tunnel record. */
 645         MLXSW_REG_SFN_REC_TYPE_LEARNED_UNICAST_TUNNEL = 0xD,
 646         /* Aged-out unicast tunnel record. */
 647         MLXSW_REG_SFN_REC_TYPE_AGED_OUT_UNICAST_TUNNEL = 0xE,
 648 };
 649
 650 /* reg_sfn_rec_type
 651  * Notification record type.
 652  * Access: RO
 653  */
 654 MLXSW_ITEM32_INDEXED(reg, sfn, rec_type, MLXSW_REG_SFN_BASE_LEN, 20, 4,
 655                      MLXSW_REG_SFN_REC_LEN, 0x00, false);
 656
 657 /* reg_sfn_rec_mac
 658  * MAC address.
 659  * Access: RO
 660  */
 661 MLXSW_ITEM_BUF_INDEXED(reg, sfn, rec_mac, MLXSW_REG_SFN_BASE_LEN, 6,
 662                        MLXSW_REG_SFN_REC_LEN, 0x02);
 663
 664 /* reg_sfn_mac_sub_port
 665  * VEPA channel on the local port.
 666  * 0 if multichannel VEPA is not enabled.
 667  * Access: RO
 668  */
 669 MLXSW_ITEM32_INDEXED(reg, sfn, mac_sub_port, MLXSW_REG_SFN_BASE_LEN, 16, 8,
 670                      MLXSW_REG_SFN_REC_LEN, 0x08, false);
 671
 672 /* reg_sfn_mac_fid
 673  * Filtering identifier.
 674  * Access: RO
 675  */
 676 MLXSW_ITEM32_INDEXED(reg, sfn, mac_fid, MLXSW_REG_SFN_BASE_LEN, 0, 16,
 677                      MLXSW_REG_SFN_REC_LEN, 0x08, false);
 678
 679 /* reg_sfn_mac_system_port
 680  * Unique port identifier for the final destination of the packet.
 681  * Access: RO
 682  */
 683 MLXSW_ITEM32_INDEXED(reg, sfn, mac_system_port, MLXSW_REG_SFN_BASE_LEN, 0, 16,
 684                      MLXSW_REG_SFN_REC_LEN, 0x0C, false);
 685
 686 static inline void mlxsw_reg_sfn_mac_unpack(char *payload, int rec_index,
 687                                             char *mac, u16 *p_vid,
 688                                             u8 *p_local_port)
 689 {
 690         mlxsw_reg_sfn_rec_mac_memcpy_from(payload, rec_index, mac);
 691         *p_vid = mlxsw_reg_sfn_mac_fid_get(payload, rec_index);
 692         *p_local_port = mlxsw_reg_sfn_mac_system_port_get(payload, rec_index);
 693 }
 694
 695 /* reg_sfn_mac_lag_lag_id
 696  * LAG ID (pointer into the LAG descriptor table).
 697  * Access: RO
 698  */
 699 MLXSW_ITEM32_INDEXED(reg, sfn, mac_lag_lag_id, MLXSW_REG_SFN_BASE_LEN, 0, 10,
 700                      MLXSW_REG_SFN_REC_LEN, 0x0C, false);
 701
 702 static inline void mlxsw_reg_sfn_mac_lag_unpack(char *payload, int rec_index,
 703                                                 char *mac, u16 *p_vid,
 704                                                 u16 *p_lag_id)
 705 {
 706         mlxsw_reg_sfn_rec_mac_memcpy_from(payload, rec_index, mac);
 707         *p_vid = mlxsw_reg_sfn_mac_fid_get(payload, rec_index);
 708         *p_lag_id = mlxsw_reg_sfn_mac_lag_lag_id_get(payload, rec_index);
 709 }
 710
 711 /* reg_sfn_uc_tunnel_uip_msb
 712  * When protocol is IPv4, the most significant byte of the underlay IPv4
 713  * address of the remote VTEP.
 714  * When protocol is IPv6, reserved.
 715  * Access: RO
 716  */
 717 MLXSW_ITEM32_INDEXED(reg, sfn, uc_tunnel_uip_msb, MLXSW_REG_SFN_BASE_LEN, 24,
 718                      8, MLXSW_REG_SFN_REC_LEN, 0x08, false);
 719
 720 enum mlxsw_reg_sfn_uc_tunnel_protocol {
 721         MLXSW_REG_SFN_UC_TUNNEL_PROTOCOL_IPV4,
 722         MLXSW_REG_SFN_UC_TUNNEL_PROTOCOL_IPV6,
 723 };
 724
 725 /* reg_sfn_uc_tunnel_protocol
 726  * IP protocol.
 727  * Access: RO
 728  */
 729 MLXSW_ITEM32_INDEXED(reg, sfn, uc_tunnel_protocol, MLXSW_REG_SFN_BASE_LEN, 27,
 730                      1, MLXSW_REG_SFN_REC_LEN, 0x0C, false);
 731
 732 /* reg_sfn_uc_tunnel_uip_lsb
 733  * When protocol is IPv4, the least significant bytes of the underlay
 734  * IPv4 address of the remote VTEP.
 735  * When protocol is IPv6, ipv6_id to be queried from TNIPSD.
 736  * Access: RO
 737  */
 738 MLXSW_ITEM32_INDEXED(reg, sfn, uc_tunnel_uip_lsb, MLXSW_REG_SFN_BASE_LEN, 0,
 739                      24, MLXSW_REG_SFN_REC_LEN, 0x0C, false);
 740
 741 enum mlxsw_reg_sfn_tunnel_port {
 742         MLXSW_REG_SFN_TUNNEL_PORT_NVE,
 743         MLXSW_REG_SFN_TUNNEL_PORT_VPLS,
 744         MLXSW_REG_SFN_TUNNEL_FLEX_TUNNEL0,
 745         MLXSW_REG_SFN_TUNNEL_FLEX_TUNNEL1,
 746 };
 747
 748 /* reg_sfn_uc_tunnel_port
 749  * Tunnel port.
 750  * Reserved on Spectrum.
 751  * Access: RO
 752  */
 753 MLXSW_ITEM32_INDEXED(reg, sfn, tunnel_port, MLXSW_REG_SFN_BASE_LEN, 0, 4,
 754                      MLXSW_REG_SFN_REC_LEN, 0x10, false);
 755
 756 static inline void
 757 mlxsw_reg_sfn_uc_tunnel_unpack(char *payload, int rec_index, char *mac,
 758                                u16 *p_fid, u32 *p_uip,
 759                                enum mlxsw_reg_sfn_uc_tunnel_protocol *p_proto)
 760 {
 761         u32 uip_msb, uip_lsb;
 762
 763         mlxsw_reg_sfn_rec_mac_memcpy_from(payload, rec_index, mac);
 764         *p_fid = mlxsw_reg_sfn_mac_fid_get(payload, rec_index);
 765         uip_msb = mlxsw_reg_sfn_uc_tunnel_uip_msb_get(payload, rec_index);
 766         uip_lsb = mlxsw_reg_sfn_uc_tunnel_uip_lsb_get(payload, rec_index);
 767         *p_uip = uip_msb << 24 | uip_lsb;
 768         *p_proto = mlxsw_reg_sfn_uc_tunnel_protocol_get(payload, rec_index);
 769 }
 770
 771 /* SPMS - Switch Port MSTP/RSTP State Register
 772  * -------------------------------------------
 773  * Configures the spanning tree state of a physical port.
 774  */
 775 #define MLXSW_REG_SPMS_ID 0x200D
 776 #define MLXSW_REG_SPMS_LEN 0x404
 777
 778 MLXSW_REG_DEFINE(spms, MLXSW_REG_SPMS_ID, MLXSW_REG_SPMS_LEN);
 779
 780 /* reg_spms_local_port
 781  * Local port number.
 782  * Access: Index
 783  */
 784 MLXSW_ITEM32(reg, spms, local_port, 0x00, 16, 8);
 785
 786 enum mlxsw_reg_spms_state {
 787         MLXSW_REG_SPMS_STATE_NO_CHANGE,
 788         MLXSW_REG_SPMS_STATE_DISCARDING,
 789         MLXSW_REG_SPMS_STATE_LEARNING,
 790         MLXSW_REG_SPMS_STATE_FORWARDING,
 791 };
 792
 793 /* reg_spms_state
 794  * Spanning tree state of each VLAN ID (VID) of the local port.
 795  * 0 - Do not change spanning tree state (used only when writing).
 796  * 1 - Discarding. No learning or forwarding to/from this port (default).
 797  * 2 - Learning. Port is learning, but not forwarding.
 798  * 3 - Forwarding. Port is learning and forwarding.
 799  * Access: RW
 800  */
 801 MLXSW_ITEM_BIT_ARRAY(reg, spms, state, 0x04, 0x400, 2);
 802
 803 static inline void mlxsw_reg_spms_pack(char *payload, u8 local_port)
 804 {
 805         MLXSW_REG_ZERO(spms, payload);
 806         mlxsw_reg_spms_local_port_set(payload, local_port);
 807 }
 808
 809 static inline void mlxsw_reg_spms_vid_pack(char *payload, u16 vid,
 810                                            enum mlxsw_reg_spms_state state)
 811 {
 812         mlxsw_reg_spms_state_set(payload, vid, state);
 813 }
 814
 815 /* SPVID - Switch Port VID
 816  * -----------------------
 817  * The switch port VID configures the default VID for a port.
 818  */
 819 #define MLXSW_REG_SPVID_ID 0x200E
 820 #define MLXSW_REG_SPVID_LEN 0x08
 821
 822 MLXSW_REG_DEFINE(spvid, MLXSW_REG_SPVID_ID, MLXSW_REG_SPVID_LEN);
 823
 824 /* reg_spvid_local_port
 825  * Local port number.
 826  * Access: Index
 827  */
 828 MLXSW_ITEM32(reg, spvid, local_port, 0x00, 16, 8);
 829
 830 /* reg_spvid_sub_port
 831  * Virtual port within the physical port.
 832  * Should be set to 0 when virtual ports are not enabled on the port.
 833  * Access: Index
 834  */
 835 MLXSW_ITEM32(reg, spvid, sub_port, 0x00, 8, 8);
 836
 837 /* reg_spvid_pvid
 838  * Port default VID
 839  * Access: RW
 840  */
 841 MLXSW_ITEM32(reg, spvid, pvid, 0x04, 0, 12);
 842
 843 static inline void mlxsw_reg_spvid_pack(char *payload, u8 local_port, u16 pvid)
 844 {
 845         MLXSW_REG_ZERO(spvid, payload);
 846         mlxsw_reg_spvid_local_port_set(payload, local_port);
 847         mlxsw_reg_spvid_pvid_set(payload, pvid);
 848 }
 849
 850 /* SPVM - Switch Port VLAN Membership
 851  * ----------------------------------
 852  * The Switch Port VLAN Membership register configures the VLAN membership
 853  * of a port in a VLAN denoted by VID. VLAN membership is managed per
 854  * virtual port. The register can be used to add and remove VID(s) from a port.
 855  */
 856 #define MLXSW_REG_SPVM_ID 0x200F
 857 #define MLXSW_REG_SPVM_BASE_LEN 0x04 /* base length, without records */
 858 #define MLXSW_REG_SPVM_REC_LEN 0x04 /* record length */
 859 #define MLXSW_REG_SPVM_REC_MAX_COUNT 255
 860 #define MLXSW_REG_SPVM_LEN (MLXSW_REG_SPVM_BASE_LEN +   \
 861                     MLXSW_REG_SPVM_REC_LEN * MLXSW_REG_SPVM_REC_MAX_COUNT)
 862
 863 MLXSW_REG_DEFINE(spvm, MLXSW_REG_SPVM_ID, MLXSW_REG_SPVM_LEN);
 864
 865 /* reg_spvm_pt
 866  * Priority tagged. If this bit is set, packets forwarded to the port with
 867  * untagged VLAN membership (u bit is set) will be tagged with priority tag
 868  * (VID=0)
 869  * Access: RW
 870  */
 871 MLXSW_ITEM32(reg, spvm, pt, 0x00, 31, 1);
 872
 873 /* reg_spvm_pte
 874  * Priority Tagged Update Enable. On Write operations, if this bit is cleared,
 875  * the pt bit will NOT be updated. To update the pt bit, pte must be set.
 876  * Access: WO
 877  */
 878 MLXSW_ITEM32(reg, spvm, pte, 0x00, 30, 1);
 879
 880 /* reg_spvm_local_port
 881  * Local port number.
 882  * Access: Index
 883  */
 884 MLXSW_ITEM32(reg, spvm, local_port, 0x00, 16, 8);
 885
 886 /* reg_spvm_sub_port
 887  * Virtual port within the physical port.
 888  * Should be set to 0 when virtual ports are not enabled on the port.
 889  * Access: Index
 890  */
 891 MLXSW_ITEM32(reg, spvm, sub_port, 0x00, 8, 8);
 892
 893 /* reg_spvm_num_rec
 894  * Number of records to update. Each record contains: i, e, u, vid.
 895  * Access: OP
 896  */
 897 MLXSW_ITEM32(reg, spvm, num_rec, 0x00, 0, 8);
 898
 899 /* reg_spvm_rec_i
 900  * Ingress membership in VLAN ID.
 901  * Access: Index
 902  */
 903 MLXSW_ITEM32_INDEXED(reg, spvm, rec_i,
 904                      MLXSW_REG_SPVM_BASE_LEN, 14, 1,
 905                      MLXSW_REG_SPVM_REC_LEN, 0, false);
 906
 907 /* reg_spvm_rec_e
 908  * Egress membership in VLAN ID.
 909  * Access: Index
 910  */
 911 MLXSW_ITEM32_INDEXED(reg, spvm, rec_e,
 912                      MLXSW_REG_SPVM_BASE_LEN, 13, 1,
 913                      MLXSW_REG_SPVM_REC_LEN, 0, false);
 914
 915 /* reg_spvm_rec_u
 916  * Untagged - port is an untagged member - egress transmission uses untagged
 917  * frames on VID<n>
 918  * Access: Index
 919  */
 920 MLXSW_ITEM32_INDEXED(reg, spvm, rec_u,
 921                      MLXSW_REG_SPVM_BASE_LEN, 12, 1,
 922                      MLXSW_REG_SPVM_REC_LEN, 0, false);
 923
 924 /* reg_spvm_rec_vid
 925  * Egress membership in VLAN ID.
 926  * Access: Index
 927  */
 928 MLXSW_ITEM32_INDEXED(reg, spvm, rec_vid,
 929                      MLXSW_REG_SPVM_BASE_LEN, 0, 12,
 930                      MLXSW_REG_SPVM_REC_LEN, 0, false);
 931
 932 static inline void mlxsw_reg_spvm_pack(char *payload, u8 local_port,
 933                                        u16 vid_begin, u16 vid_end,
 934                                        bool is_member, bool untagged)
 935 {
 936         int size = vid_end - vid_begin + 1;
 937         int i;
 938
 939         MLXSW_REG_ZERO(spvm, payload);
 940         mlxsw_reg_spvm_local_port_set(payload, local_port);
 941         mlxsw_reg_spvm_num_rec_set(payload, size);
 942
 943         for (i = 0; i < size; i++) {
 944                 mlxsw_reg_spvm_rec_i_set(payload, i, is_member);
 945                 mlxsw_reg_spvm_rec_e_set(payload, i, is_member);
 946                 mlxsw_reg_spvm_rec_u_set(payload, i, untagged);
 947                 mlxsw_reg_spvm_rec_vid_set(payload, i, vid_begin + i);
 948         }
 949 }
 950
 951 /* SPAFT - Switch Port Acceptable Frame Types
 952  * ------------------------------------------
 953  * The Switch Port Acceptable Frame Types register configures the frame
 954  * admittance of the port.
 955  */
 956 #define MLXSW_REG_SPAFT_ID 0x2010
 957 #define MLXSW_REG_SPAFT_LEN 0x08
 958
 959 MLXSW_REG_DEFINE(spaft, MLXSW_REG_SPAFT_ID, MLXSW_REG_SPAFT_LEN);
 960
 961 /* reg_spaft_local_port
 962  * Local port number.
 963  * Access: Index
 964  *
 965  * Note: CPU port is not supported (all tag types are allowed).
 966  */
 967 MLXSW_ITEM32(reg, spaft, local_port, 0x00, 16, 8);
 968
 969 /* reg_spaft_sub_port
 970  * Virtual port within the physical port.
 971  * Should be set to 0 when virtual ports are not enabled on the port.
 972  * Access: RW
 973  */
 974 MLXSW_ITEM32(reg, spaft, sub_port, 0x00, 8, 8);
 975
 976 /* reg_spaft_allow_untagged
 977  * When set, untagged frames on the ingress are allowed (default).
 978  * Access: RW
 979  */
 980 MLXSW_ITEM32(reg, spaft, allow_untagged, 0x04, 31, 1);
 981
 982 /* reg_spaft_allow_prio_tagged
 983  * When set, priority tagged frames on the ingress are allowed (default).
 984  * Access: RW
 985  */
 986 MLXSW_ITEM32(reg, spaft, allow_prio_tagged, 0x04, 30, 1);
 987
 988 /* reg_spaft_allow_tagged
 989  * When set, tagged frames on the ingress are allowed (default).
 990  * Access: RW
 991  */
 992 MLXSW_ITEM32(reg, spaft, allow_tagged, 0x04, 29, 1);
 993
 994 static inline void mlxsw_reg_spaft_pack(char *payload, u8 local_port,
 995                                         bool allow_untagged)
 996 {
 997         MLXSW_REG_ZERO(spaft, payload);
 998         mlxsw_reg_spaft_local_port_set(payload, local_port);
 999         mlxsw_reg_spaft_allow_untagged_set(payload, allow_untagged);
1000         mlxsw_reg_spaft_allow_prio_tagged_set(payload, allow_untagged);
1001         mlxsw_reg_spaft_allow_tagged_set(payload, true);
1002 }
1003
1004 /* SFGC - Switch Flooding Group Configuration
1005  * ------------------------------------------
1006  * The following register controls the association of flooding tables and MIDs
1007  * to packet types used for flooding.
1008  */
1009 #define MLXSW_REG_SFGC_ID 0x2011
1010 #define MLXSW_REG_SFGC_LEN 0x10
1011
1012 MLXSW_REG_DEFINE(sfgc, MLXSW_REG_SFGC_ID, MLXSW_REG_SFGC_LEN);
1013
1014 enum mlxsw_reg_sfgc_type {
1015         MLXSW_REG_SFGC_TYPE_BROADCAST,
1016         MLXSW_REG_SFGC_TYPE_UNKNOWN_UNICAST,
1017         MLXSW_REG_SFGC_TYPE_UNREGISTERED_MULTICAST_IPV4,
1018         MLXSW_REG_SFGC_TYPE_UNREGISTERED_MULTICAST_IPV6,
1019         MLXSW_REG_SFGC_TYPE_RESERVED,
1020         MLXSW_REG_SFGC_TYPE_UNREGISTERED_MULTICAST_NON_IP,
1021         MLXSW_REG_SFGC_TYPE_IPV4_LINK_LOCAL,
1022         MLXSW_REG_SFGC_TYPE_IPV6_ALL_HOST,
1023         MLXSW_REG_SFGC_TYPE_MAX,
1024 };
1025
1026 /* reg_sfgc_type
1027  * The traffic type to reach the flooding table.
1028  * Access: Index
1029  */
1030 MLXSW_ITEM32(reg, sfgc, type, 0x00, 0, 4);
1031
1032 enum mlxsw_reg_sfgc_bridge_type {
1033         MLXSW_REG_SFGC_BRIDGE_TYPE_1Q_FID = 0,
1034         MLXSW_REG_SFGC_BRIDGE_TYPE_VFID = 1,
1035 };
1036
1037 /* reg_sfgc_bridge_type
1038  * Access: Index
1039  *
1040  * Note: SwitchX-2 only supports 802.1Q mode.
1041  */
1042 MLXSW_ITEM32(reg, sfgc, bridge_type, 0x04, 24, 3);
1043
1044 enum mlxsw_flood_table_type {
1045         MLXSW_REG_SFGC_TABLE_TYPE_VID = 1,
1046         MLXSW_REG_SFGC_TABLE_TYPE_SINGLE = 2,
1047         MLXSW_REG_SFGC_TABLE_TYPE_ANY = 0,
1048         MLXSW_REG_SFGC_TABLE_TYPE_FID_OFFSET = 3,
1049         MLXSW_REG_SFGC_TABLE_TYPE_FID = 4,
1050 };
1051
1052 /* reg_sfgc_table_type
1053  * See mlxsw_flood_table_type
1054  * Access: RW
1055  *
1056  * Note: FID offset and FID types are not supported in SwitchX-2.
1057  */
1058 MLXSW_ITEM32(reg, sfgc, table_type, 0x04, 16, 3);
1059
1060 /* reg_sfgc_flood_table
1061  * Flooding table index to associate with the specific type on the specific
1062  * switch partition.
1063  * Access: RW
1064  */
1065 MLXSW_ITEM32(reg, sfgc, flood_table, 0x04, 0, 6);
1066
1067 /* reg_sfgc_mid
1068  * The multicast ID for the swid. Not supported for Spectrum
1069  * Access: RW
1070  */
1071 MLXSW_ITEM32(reg, sfgc, mid, 0x08, 0, 16);
1072
1073 /* reg_sfgc_counter_set_type
1074  * Counter Set Type for flow counters.
1075  * Access: RW
1076  */
1077 MLXSW_ITEM32(reg, sfgc, counter_set_type, 0x0C, 24, 8);
1078
1079 /* reg_sfgc_counter_index
1080  * Counter Index for flow counters.
1081  * Access: RW
1082  */
1083 MLXSW_ITEM32(reg, sfgc, counter_index, 0x0C, 0, 24);
1084
1085 static inline void
1086 mlxsw_reg_sfgc_pack(char *payload, enum mlxsw_reg_sfgc_type type,
1087                     enum mlxsw_reg_sfgc_bridge_type bridge_type,
1088                     enum mlxsw_flood_table_type table_type,
1089                     unsigned int flood_table)
1090 {
1091         MLXSW_REG_ZERO(sfgc, payload);
1092         mlxsw_reg_sfgc_type_set(payload, type);
1093         mlxsw_reg_sfgc_bridge_type_set(payload, bridge_type);
1094         mlxsw_reg_sfgc_table_type_set(payload, table_type);
1095         mlxsw_reg_sfgc_flood_table_set(payload, flood_table);
1096         mlxsw_reg_sfgc_mid_set(payload, MLXSW_PORT_MID);
1097 }
1098
1099 /* SFTR - Switch Flooding Table Register
1100  * -------------------------------------
1101  * The switch flooding table is used for flooding packet replication. The table
1102  * defines a bit mask of ports for packet replication.
1103  */
1104 #define MLXSW_REG_SFTR_ID 0x2012
1105 #define MLXSW_REG_SFTR_LEN 0x420
1106
1107 MLXSW_REG_DEFINE(sftr, MLXSW_REG_SFTR_ID, MLXSW_REG_SFTR_LEN);
1108
1109 /* reg_sftr_swid
1110  * Switch partition ID with which to associate the port.
1111  * Access: Index
1112  */
1113 MLXSW_ITEM32(reg, sftr, swid, 0x00, 24, 8);
1114
1115 /* reg_sftr_flood_table
1116  * Flooding table index to associate with the specific type on the specific
1117  * switch partition.
1118  * Access: Index
1119  */
1120 MLXSW_ITEM32(reg, sftr, flood_table, 0x00, 16, 6);
1121
1122 /* reg_sftr_index
1123  * Index. Used as an index into the Flooding Table in case the table is
1124  * configured to use VID / FID or FID Offset.
1125  * Access: Index
1126  */
1127 MLXSW_ITEM32(reg, sftr, index, 0x00, 0, 16);
1128
1129 /* reg_sftr_table_type
1130  * See mlxsw_flood_table_type
1131  * Access: RW
1132  */
1133 MLXSW_ITEM32(reg, sftr, table_type, 0x04, 16, 3);
1134
1135 /* reg_sftr_range
1136  * Range of entries to update
1137  * Access: Index
1138  */
1139 MLXSW_ITEM32(reg, sftr, range, 0x04, 0, 16);
1140
1141 /* reg_sftr_port
1142  * Local port membership (1 bit per port).
1143  * Access: RW
1144  */
1145 MLXSW_ITEM_BIT_ARRAY(reg, sftr, port, 0x20, 0x20, 1);
1146
1147 /* reg_sftr_cpu_port_mask
1148  * CPU port mask (1 bit per port).
1149  * Access: W
1150  */
1151 MLXSW_ITEM_BIT_ARRAY(reg, sftr, port_mask, 0x220, 0x20, 1);
1152
1153 static inline void mlxsw_reg_sftr_pack(char *payload,
1154                                        unsigned int flood_table,
1155                                        unsigned int index,
1156                                        enum mlxsw_flood_table_type table_type,
1157                                        unsigned int range, u8 port, bool set)
1158 {
1159         MLXSW_REG_ZERO(sftr, payload);
1160         mlxsw_reg_sftr_swid_set(payload, 0);
1161         mlxsw_reg_sftr_flood_table_set(payload, flood_table);
1162         mlxsw_reg_sftr_index_set(payload, index);
1163         mlxsw_reg_sftr_table_type_set(payload, table_type);
1164         mlxsw_reg_sftr_range_set(payload, range);
1165         mlxsw_reg_sftr_port_set(payload, port, set);
1166         mlxsw_reg_sftr_port_mask_set(payload, port, 1);
1167 }
1168
1169 /* SFDF - Switch Filtering DB Flush
1170  * --------------------------------
1171  * The switch filtering DB flush register is used to flush the FDB.
1172  * Note that FDB notifications are flushed as well.
1173  */
1174 #define MLXSW_REG_SFDF_ID 0x2013
1175 #define MLXSW_REG_SFDF_LEN 0x14
1176
1177 MLXSW_REG_DEFINE(sfdf, MLXSW_REG_SFDF_ID, MLXSW_REG_SFDF_LEN);
1178
1179 /* reg_sfdf_swid
1180  * Switch partition ID.
1181  * Access: Index
1182  */
1183 MLXSW_ITEM32(reg, sfdf, swid, 0x00, 24, 8);
1184
1185 enum mlxsw_reg_sfdf_flush_type {
1186         MLXSW_REG_SFDF_FLUSH_PER_SWID,
1187         MLXSW_REG_SFDF_FLUSH_PER_FID,
1188         MLXSW_REG_SFDF_FLUSH_PER_PORT,
1189         MLXSW_REG_SFDF_FLUSH_PER_PORT_AND_FID,
1190         MLXSW_REG_SFDF_FLUSH_PER_LAG,
1191         MLXSW_REG_SFDF_FLUSH_PER_LAG_AND_FID,
1192         MLXSW_REG_SFDF_FLUSH_PER_NVE,
1193         MLXSW_REG_SFDF_FLUSH_PER_NVE_AND_FID,
1194 };
1195
1196 /* reg_sfdf_flush_type
1197  * Flush type.
1198  * 0 - All SWID dynamic entries are flushed.
1199  * 1 - All FID dynamic entries are flushed.
1200  * 2 - All dynamic entries pointing to port are flushed.
1201  * 3 - All FID dynamic entries pointing to port are flushed.
1202  * 4 - All dynamic entries pointing to LAG are flushed.
1203  * 5 - All FID dynamic entries pointing to LAG are flushed.
1204  * 6 - All entries of type "Unicast Tunnel" or "Multicast Tunnel" are
1205  *     flushed.
1206  * 7 - All entries of type "Unicast Tunnel" or "Multicast Tunnel" are
1207  *     flushed, per FID.
1208  * Access: RW
1209  */
1210 MLXSW_ITEM32(reg, sfdf, flush_type, 0x04, 28, 4);
1211
1212 /* reg_sfdf_flush_static
1213  * Static.
1214  * 0 - Flush only dynamic entries.
1215  * 1 - Flush both dynamic and static entries.
1216  * Access: RW
1217  */
1218 MLXSW_ITEM32(reg, sfdf, flush_static, 0x04, 24, 1);
1219
1220 static inline void mlxsw_reg_sfdf_pack(char *payload,
1221                                        enum mlxsw_reg_sfdf_flush_type type)
1222 {
1223         MLXSW_REG_ZERO(sfdf, payload);
1224         mlxsw_reg_sfdf_flush_type_set(payload, type);
1225         mlxsw_reg_sfdf_flush_static_set(payload, true);
1226 }
1227
1228 /* reg_sfdf_fid
1229  * FID to flush.
1230  * Access: RW
1231  */
1232 MLXSW_ITEM32(reg, sfdf, fid, 0x0C, 0, 16);
1233
1234 /* reg_sfdf_system_port
1235  * Port to flush.
1236  * Access: RW
1237  */
1238 MLXSW_ITEM32(reg, sfdf, system_port, 0x0C, 0, 16);
1239
1240 /* reg_sfdf_port_fid_system_port
1241  * Port to flush, pointed to by FID.
1242  * Access: RW
1243  */
1244 MLXSW_ITEM32(reg, sfdf, port_fid_system_port, 0x08, 0, 16);
1245
1246 /* reg_sfdf_lag_id
1247  * LAG ID to flush.
1248  * Access: RW
1249  */
1250 MLXSW_ITEM32(reg, sfdf, lag_id, 0x0C, 0, 10);
1251
1252 /* reg_sfdf_lag_fid_lag_id
1253  * LAG ID to flush, pointed to by FID.
1254  * Access: RW
1255  */
1256 MLXSW_ITEM32(reg, sfdf, lag_fid_lag_id, 0x08, 0, 10);
1257
1258 /* SLDR - Switch LAG Descriptor Register
1259  * -----------------------------------------
1260  * The switch LAG descriptor register is populated by LAG descriptors.
1261  * Each LAG descriptor is indexed by lag_id. The LAG ID runs from 0 to
1262  * max_lag-1.
1263  */
1264 #define MLXSW_REG_SLDR_ID 0x2014
1265 #define MLXSW_REG_SLDR_LEN 0x0C /* counting in only one port in list */
1266
1267 MLXSW_REG_DEFINE(sldr, MLXSW_REG_SLDR_ID, MLXSW_REG_SLDR_LEN);
1268
1269 enum mlxsw_reg_sldr_op {
1270         /* Indicates a creation of a new LAG-ID, lag_id must be valid */
1271         MLXSW_REG_SLDR_OP_LAG_CREATE,
1272         MLXSW_REG_SLDR_OP_LAG_DESTROY,
1273         /* Ports that appear in the list have the Distributor enabled */
1274         MLXSW_REG_SLDR_OP_LAG_ADD_PORT_LIST,
1275         /* Removes ports from the disributor list */
1276         MLXSW_REG_SLDR_OP_LAG_REMOVE_PORT_LIST,
1277 };
1278
1279 /* reg_sldr_op
1280  * Operation.
1281  * Access: RW
1282  */
1283 MLXSW_ITEM32(reg, sldr, op, 0x00, 29, 3);
1284
1285 /* reg_sldr_lag_id
1286  * LAG identifier. The lag_id is the index into the LAG descriptor table.
1287  * Access: Index
1288  */
1289 MLXSW_ITEM32(reg, sldr, lag_id, 0x00, 0, 10);
1290
1291 static inline void mlxsw_reg_sldr_lag_create_pack(char *payload, u8 lag_id)
1292 {
1293         MLXSW_REG_ZERO(sldr, payload);
1294         mlxsw_reg_sldr_op_set(payload, MLXSW_REG_SLDR_OP_LAG_CREATE);
1295         mlxsw_reg_sldr_lag_id_set(payload, lag_id);
1296 }
1297
1298 static inline void mlxsw_reg_sldr_lag_destroy_pack(char *payload, u8 lag_id)
1299 {
1300         MLXSW_REG_ZERO(sldr, payload);
1301         mlxsw_reg_sldr_op_set(payload, MLXSW_REG_SLDR_OP_LAG_DESTROY);
1302         mlxsw_reg_sldr_lag_id_set(payload, lag_id);
1303 }
1304
1305 /* reg_sldr_num_ports
1306  * The number of member ports of the LAG.
1307  * Reserved for Create / Destroy operations
1308  * For Add / Remove operations - indicates the number of ports in the list.
1309  * Access: RW
1310  */
1311 MLXSW_ITEM32(reg, sldr, num_ports, 0x04, 24, 8);
1312
1313 /* reg_sldr_system_port
1314  * System port.
1315  * Access: RW
1316  */
1317 MLXSW_ITEM32_INDEXED(reg, sldr, system_port, 0x08, 0, 16, 4, 0, false);
1318
1319 static inline void mlxsw_reg_sldr_lag_add_port_pack(char *payload, u8 lag_id,
1320                                                     u8 local_port)
1321 {
1322         MLXSW_REG_ZERO(sldr, payload);
1323         mlxsw_reg_sldr_op_set(payload, MLXSW_REG_SLDR_OP_LAG_ADD_PORT_LIST);
1324         mlxsw_reg_sldr_lag_id_set(payload, lag_id);
1325         mlxsw_reg_sldr_num_ports_set(payload, 1);
1326         mlxsw_reg_sldr_system_port_set(payload, 0, local_port);
1327 }
1328
1329 static inline void mlxsw_reg_sldr_lag_remove_port_pack(char *payload, u8 lag_id,
1330                                                        u8 local_port)
1331 {
1332         MLXSW_REG_ZERO(sldr, payload);
1333         mlxsw_reg_sldr_op_set(payload, MLXSW_REG_SLDR_OP_LAG_REMOVE_PORT_LIST);
1334         mlxsw_reg_sldr_lag_id_set(payload, lag_id);
1335         mlxsw_reg_sldr_num_ports_set(payload, 1);
1336         mlxsw_reg_sldr_system_port_set(payload, 0, local_port);
1337 }
1338
1339 /* SLCR - Switch LAG Configuration 2 Register
1340  * -------------------------------------------
1341  * The Switch LAG Configuration register is used for configuring the
1342  * LAG properties of the switch.
1343  */
1344 #define MLXSW_REG_SLCR_ID 0x2015
1345 #define MLXSW_REG_SLCR_LEN 0x10
1346
1347 MLXSW_REG_DEFINE(slcr, MLXSW_REG_SLCR_ID, MLXSW_REG_SLCR_LEN);
1348
1349 enum mlxsw_reg_slcr_pp {
1350         /* Global Configuration (for all ports) */
1351         MLXSW_REG_SLCR_PP_GLOBAL,
1352         /* Per port configuration, based on local_port field */
1353         MLXSW_REG_SLCR_PP_PER_PORT,
1354 };
1355
1356 /* reg_slcr_pp
1357  * Per Port Configuration
1358  * Note: Reading at Global mode results in reading port 1 configuration.
1359  * Access: Index
1360  */
1361 MLXSW_ITEM32(reg, slcr, pp, 0x00, 24, 1);
1362
1363 /* reg_slcr_local_port
1364  * Local port number
1365  * Supported from CPU port
1366  * Not supported from router port
1367  * Reserved when pp = Global Configuration
1368  * Access: Index
1369  */
1370 MLXSW_ITEM32(reg, slcr, local_port, 0x00, 16, 8);
1371
1372 enum mlxsw_reg_slcr_type {
1373         MLXSW_REG_SLCR_TYPE_CRC, /* default */
1374         MLXSW_REG_SLCR_TYPE_XOR,
1375         MLXSW_REG_SLCR_TYPE_RANDOM,
1376 };
1377
1378 /* reg_slcr_type
1379  * Hash type
1380  * Access: RW
1381  */
1382 MLXSW_ITEM32(reg, slcr, type, 0x00, 0, 4);
1383
1384 /* Ingress port */
1385 #define MLXSW_REG_SLCR_LAG_HASH_IN_PORT         BIT(0)
1386 /* SMAC - for IPv4 and IPv6 packets */
1387 #define MLXSW_REG_SLCR_LAG_HASH_SMAC_IP         BIT(1)
1388 /* SMAC - for non-IP packets */
1389 #define MLXSW_REG_SLCR_LAG_HASH_SMAC_NONIP      BIT(2)
1390 #define MLXSW_REG_SLCR_LAG_HASH_SMAC \
1391         (MLXSW_REG_SLCR_LAG_HASH_SMAC_IP | \
1392          MLXSW_REG_SLCR_LAG_HASH_SMAC_NONIP)
1393 /* DMAC - for IPv4 and IPv6 packets */
1394 #define MLXSW_REG_SLCR_LAG_HASH_DMAC_IP         BIT(3)
1395 /* DMAC - for non-IP packets */
1396 #define MLXSW_REG_SLCR_LAG_HASH_DMAC_NONIP      BIT(4)
1397 #define MLXSW_REG_SLCR_LAG_HASH_DMAC \
1398         (MLXSW_REG_SLCR_LAG_HASH_DMAC_IP | \
1399          MLXSW_REG_SLCR_LAG_HASH_DMAC_NONIP)
1400 /* Ethertype - for IPv4 and IPv6 packets */
1401 #define MLXSW_REG_SLCR_LAG_HASH_ETHERTYPE_IP    BIT(5)
1402 /* Ethertype - for non-IP packets */
1403 #define MLXSW_REG_SLCR_LAG_HASH_ETHERTYPE_NONIP BIT(6)
1404 #define MLXSW_REG_SLCR_LAG_HASH_ETHERTYPE \
1405         (MLXSW_REG_SLCR_LAG_HASH_ETHERTYPE_IP | \
1406          MLXSW_REG_SLCR_LAG_HASH_ETHERTYPE_NONIP)
1407 /* VLAN ID - for IPv4 and IPv6 packets */
1408 #define MLXSW_REG_SLCR_LAG_HASH_VLANID_IP       BIT(7)
1409 /* VLAN ID - for non-IP packets */
1410 #define MLXSW_REG_SLCR_LAG_HASH_VLANID_NONIP    BIT(8)
1411 #define MLXSW_REG_SLCR_LAG_HASH_VLANID \
1412         (MLXSW_REG_SLCR_LAG_HASH_VLANID_IP | \
1413          MLXSW_REG_SLCR_LAG_HASH_VLANID_NONIP)
1414 /* Source IP address (can be IPv4 or IPv6) */
1415 #define MLXSW_REG_SLCR_LAG_HASH_SIP             BIT(9)
1416 /* Destination IP address (can be IPv4 or IPv6) */
1417 #define MLXSW_REG_SLCR_LAG_HASH_DIP             BIT(10)
1418 /* TCP/UDP source port */
1419 #define MLXSW_REG_SLCR_LAG_HASH_SPORT           BIT(11)
1420 /* TCP/UDP destination port*/
1421 #define MLXSW_REG_SLCR_LAG_HASH_DPORT           BIT(12)
1422 /* IPv4 Protocol/IPv6 Next Header */
1423 #define MLXSW_REG_SLCR_LAG_HASH_IPPROTO         BIT(13)
1424 /* IPv6 Flow label */
1425 #define MLXSW_REG_SLCR_LAG_HASH_FLOWLABEL       BIT(14)
1426 /* SID - FCoE source ID */
1427 #define MLXSW_REG_SLCR_LAG_HASH_FCOE_SID        BIT(15)
1428 /* DID - FCoE destination ID */
1429 #define MLXSW_REG_SLCR_LAG_HASH_FCOE_DID        BIT(16)
1430 /* OXID - FCoE originator exchange ID */
1431 #define MLXSW_REG_SLCR_LAG_HASH_FCOE_OXID       BIT(17)
1432 /* Destination QP number - for RoCE packets */
1433 #define MLXSW_REG_SLCR_LAG_HASH_ROCE_DQP        BIT(19)
1434
1435 /* reg_slcr_lag_hash
1436  * LAG hashing configuration. This is a bitmask, in which each set
1437  * bit includes the corresponding item in the LAG hash calculation.
1438  * The default lag_hash contains SMAC, DMAC, VLANID and
1439  * Ethertype (for all packet types).
1440  * Access: RW
1441  */
1442 MLXSW_ITEM32(reg, slcr, lag_hash, 0x04, 0, 20);
1443
1444 /* reg_slcr_seed
1445  * LAG seed value. The seed is the same for all ports.
1446  * Access: RW
1447  */
1448 MLXSW_ITEM32(reg, slcr, seed, 0x08, 0, 32);
1449
1450 static inline void mlxsw_reg_slcr_pack(char *payload, u16 lag_hash, u32 seed)
1451 {
1452         MLXSW_REG_ZERO(slcr, payload);
1453         mlxsw_reg_slcr_pp_set(payload, MLXSW_REG_SLCR_PP_GLOBAL);
1454         mlxsw_reg_slcr_type_set(payload, MLXSW_REG_SLCR_TYPE_CRC);
1455         mlxsw_reg_slcr_lag_hash_set(payload, lag_hash);
1456         mlxsw_reg_slcr_seed_set(payload, seed);
1457 }
1458
1459 /* SLCOR - Switch LAG Collector Register
1460  * -------------------------------------
1461  * The Switch LAG Collector register controls the Local Port membership
1462  * in a LAG and enablement of the collector.
1463  */
1464 #define MLXSW_REG_SLCOR_ID 0x2016
1465 #define MLXSW_REG_SLCOR_LEN 0x10
1466
1467 MLXSW_REG_DEFINE(slcor, MLXSW_REG_SLCOR_ID, MLXSW_REG_SLCOR_LEN);
1468
1469 enum mlxsw_reg_slcor_col {
1470         /* Port is added with collector disabled */
1471         MLXSW_REG_SLCOR_COL_LAG_ADD_PORT,
1472         MLXSW_REG_SLCOR_COL_LAG_COLLECTOR_ENABLED,
1473         MLXSW_REG_SLCOR_COL_LAG_COLLECTOR_DISABLED,
1474         MLXSW_REG_SLCOR_COL_LAG_REMOVE_PORT,
1475 };
1476
1477 /* reg_slcor_col
1478  * Collector configuration
1479  * Access: RW
1480  */
1481 MLXSW_ITEM32(reg, slcor, col, 0x00, 30, 2);
1482
1483 /* reg_slcor_local_port
1484  * Local port number
1485  * Not supported for CPU port
1486  * Access: Index
1487  */
1488 MLXSW_ITEM32(reg, slcor, local_port, 0x00, 16, 8);
1489
1490 /* reg_slcor_lag_id
1491  * LAG Identifier. Index into the LAG descriptor table.
1492  * Access: Index
1493  */
1494 MLXSW_ITEM32(reg, slcor, lag_id, 0x00, 0, 10);
1495
1496 /* reg_slcor_port_index
1497  * Port index in the LAG list. Only valid on Add Port to LAG col.
1498  * Valid range is from 0 to cap_max_lag_members-1
1499  * Access: RW
1500  */
1501 MLXSW_ITEM32(reg, slcor, port_index, 0x04, 0, 10);
1502
1503 static inline void mlxsw_reg_slcor_pack(char *payload,
1504                                         u8 local_port, u16 lag_id,
1505                                         enum mlxsw_reg_slcor_col col)
1506 {
1507         MLXSW_REG_ZERO(slcor, payload);
1508         mlxsw_reg_slcor_col_set(payload, col);
1509         mlxsw_reg_slcor_local_port_set(payload, local_port);
1510         mlxsw_reg_slcor_lag_id_set(payload, lag_id);
1511 }
1512
1513 static inline void mlxsw_reg_slcor_port_add_pack(char *payload,
1514                                                  u8 local_port, u16 lag_id,
1515                                                  u8 port_index)
1516 {
1517         mlxsw_reg_slcor_pack(payload, local_port, lag_id,
1518                              MLXSW_REG_SLCOR_COL_LAG_ADD_PORT);
1519         mlxsw_reg_slcor_port_index_set(payload, port_index);
1520 }
1521
1522 static inline void mlxsw_reg_slcor_port_remove_pack(char *payload,
1523                                                     u8 local_port, u16 lag_id)
1524 {
1525         mlxsw_reg_slcor_pack(payload, local_port, lag_id,
1526                              MLXSW_REG_SLCOR_COL_LAG_REMOVE_PORT);
1527 }
1528
1529 static inline void mlxsw_reg_slcor_col_enable_pack(char *payload,
1530                                                    u8 local_port, u16 lag_id)
1531 {
1532         mlxsw_reg_slcor_pack(payload, local_port, lag_id,
1533                              MLXSW_REG_SLCOR_COL_LAG_COLLECTOR_ENABLED);
1534 }
1535
1536 static inline void mlxsw_reg_slcor_col_disable_pack(char *payload,
1537                                                     u8 local_port, u16 lag_id)
1538 {
1539         mlxsw_reg_slcor_pack(payload, local_port, lag_id,
1540                              MLXSW_REG_SLCOR_COL_LAG_COLLECTOR_ENABLED);
1541 }
1542
1543 /* SPMLR - Switch Port MAC Learning Register
1544  * -----------------------------------------
1545  * Controls the Switch MAC learning policy per port.
1546  */
1547 #define MLXSW_REG_SPMLR_ID 0x2018
1548 #define MLXSW_REG_SPMLR_LEN 0x8
1549
1550 MLXSW_REG_DEFINE(spmlr, MLXSW_REG_SPMLR_ID, MLXSW_REG_SPMLR_LEN);
1551
1552 /* reg_spmlr_local_port
1553  * Local port number.
1554  * Access: Index
1555  */
1556 MLXSW_ITEM32(reg, spmlr, local_port, 0x00, 16, 8);
1557
1558 /* reg_spmlr_sub_port
1559  * Virtual port within the physical port.
1560  * Should be set to 0 when virtual ports are not enabled on the port.
1561  * Access: Index
1562  */
1563 MLXSW_ITEM32(reg, spmlr, sub_port, 0x00, 8, 8);
1564
1565 enum mlxsw_reg_spmlr_learn_mode {
1566         MLXSW_REG_SPMLR_LEARN_MODE_DISABLE = 0,
1567         MLXSW_REG_SPMLR_LEARN_MODE_ENABLE = 2,
1568         MLXSW_REG_SPMLR_LEARN_MODE_SEC = 3,
1569 };
1570
1571 /* reg_spmlr_learn_mode
1572  * Learning mode on the port.
1573  * 0 - Learning disabled.
1574  * 2 - Learning enabled.
1575  * 3 - Security mode.
1576  *
1577  * In security mode the switch does not learn MACs on the port, but uses the
1578  * SMAC to see if it exists on another ingress port. If so, the packet is
1579  * classified as a bad packet and is discarded unless the software registers
1580  * to receive port security error packets usign HPKT.
1581  */
1582 MLXSW_ITEM32(reg, spmlr, learn_mode, 0x04, 30, 2);
1583
1584 static inline void mlxsw_reg_spmlr_pack(char *payload, u8 local_port,
1585                                         enum mlxsw_reg_spmlr_learn_mode mode)
1586 {
1587         MLXSW_REG_ZERO(spmlr, payload);
1588         mlxsw_reg_spmlr_local_port_set(payload, local_port);
1589         mlxsw_reg_spmlr_sub_port_set(payload, 0);
1590         mlxsw_reg_spmlr_learn_mode_set(payload, mode);
1591 }
1592
1593 /* SVFA - Switch VID to FID Allocation Register
1594  * --------------------------------------------
1595  * Controls the VID to FID mapping and {Port, VID} to FID mapping for
1596  * virtualized ports.
1597  */
1598 #define MLXSW_REG_SVFA_ID 0x201C
1599 #define MLXSW_REG_SVFA_LEN 0x10
1600
1601 MLXSW_REG_DEFINE(svfa, MLXSW_REG_SVFA_ID, MLXSW_REG_SVFA_LEN);
1602
1603 /* reg_svfa_swid
1604  * Switch partition ID.
1605  * Access: Index
1606  */
1607 MLXSW_ITEM32(reg, svfa, swid, 0x00, 24, 8);
1608
1609 /* reg_svfa_local_port
1610  * Local port number.
1611  * Access: Index
1612  *
1613  * Note: Reserved for 802.1Q FIDs.
1614  */
1615 MLXSW_ITEM32(reg, svfa, local_port, 0x00, 16, 8);
1616
1617 enum mlxsw_reg_svfa_mt {
1618         MLXSW_REG_SVFA_MT_VID_TO_FID,
1619         MLXSW_REG_SVFA_MT_PORT_VID_TO_FID,
1620 };
1621
1622 /* reg_svfa_mapping_table
1623  * Mapping table:
1624  * 0 - VID to FID
1625  * 1 - {Port, VID} to FID
1626  * Access: Index
1627  *
1628  * Note: Reserved for SwitchX-2.
1629  */
1630 MLXSW_ITEM32(reg, svfa, mapping_table, 0x00, 8, 3);
1631
1632 /* reg_svfa_v
1633  * Valid.
1634  * Valid if set.
1635  * Access: RW
1636  *
1637  * Note: Reserved for SwitchX-2.
1638  */
1639 MLXSW_ITEM32(reg, svfa, v, 0x00, 0, 1);
1640
1641 /* reg_svfa_fid
1642  * Filtering ID.
1643  * Access: RW
1644  */
1645 MLXSW_ITEM32(reg, svfa, fid, 0x04, 16, 16);
1646
1647 /* reg_svfa_vid
1648  * VLAN ID.
1649  * Access: Index
1650  */
1651 MLXSW_ITEM32(reg, svfa, vid, 0x04, 0, 12);
1652
1653 /* reg_svfa_counter_set_type
1654  * Counter set type for flow counters.
1655  * Access: RW
1656  *
1657  * Note: Reserved for SwitchX-2.
1658  */
1659 MLXSW_ITEM32(reg, svfa, counter_set_type, 0x08, 24, 8);
1660
1661 /* reg_svfa_counter_index
1662  * Counter index for flow counters.
1663  * Access: RW
1664  *
1665  * Note: Reserved for SwitchX-2.
1666  */
1667 MLXSW_ITEM32(reg, svfa, counter_index, 0x08, 0, 24);
1668
1669 static inline void mlxsw_reg_svfa_pack(char *payload, u8 local_port,
1670                                        enum mlxsw_reg_svfa_mt mt, bool valid,
1671                                        u16 fid, u16 vid)
1672 {
1673         MLXSW_REG_ZERO(svfa, payload);
1674         local_port = mt == MLXSW_REG_SVFA_MT_VID_TO_FID ? 0 : local_port;
1675         mlxsw_reg_svfa_swid_set(payload, 0);
1676         mlxsw_reg_svfa_local_port_set(payload, local_port);
1677         mlxsw_reg_svfa_mapping_table_set(payload, mt);
1678         mlxsw_reg_svfa_v_set(payload, valid);
1679         mlxsw_reg_svfa_fid_set(payload, fid);
1680         mlxsw_reg_svfa_vid_set(payload, vid);
1681 }
1682
1683 /* SVPE - Switch Virtual-Port Enabling Register
1684  * --------------------------------------------
1685  * Enables port virtualization.
1686  */
1687 #define MLXSW_REG_SVPE_ID 0x201E
1688 #define MLXSW_REG_SVPE_LEN 0x4
1689
1690 MLXSW_REG_DEFINE(svpe, MLXSW_REG_SVPE_ID, MLXSW_REG_SVPE_LEN);
1691
1692 /* reg_svpe_local_port
1693  * Local port number
1694  * Access: Index
1695  *
1696  * Note: CPU port is not supported (uses VLAN mode only).
1697  */
1698 MLXSW_ITEM32(reg, svpe, local_port, 0x00, 16, 8);
1699
1700 /* reg_svpe_vp_en
1701  * Virtual port enable.
1702  * 0 - Disable, VLAN mode (VID to FID).
1703  * 1 - Enable, Virtual port mode ({Port, VID} to FID).
1704  * Access: RW
1705  */
1706 MLXSW_ITEM32(reg, svpe, vp_en, 0x00, 8, 1);
1707
1708 static inline void mlxsw_reg_svpe_pack(char *payload, u8 local_port,
1709                                        bool enable)
1710 {
1711         MLXSW_REG_ZERO(svpe, payload);
1712         mlxsw_reg_svpe_local_port_set(payload, local_port);
1713         mlxsw_reg_svpe_vp_en_set(payload, enable);
1714 }
1715
1716 /* SFMR - Switch FID Management Register
1717  * -------------------------------------
1718  * Creates and configures FIDs.
1719  */
1720 #define MLXSW_REG_SFMR_ID 0x201F
1721 #define MLXSW_REG_SFMR_LEN 0x18
1722
1723 MLXSW_REG_DEFINE(sfmr, MLXSW_REG_SFMR_ID, MLXSW_REG_SFMR_LEN);
1724
1725 enum mlxsw_reg_sfmr_op {
1726         MLXSW_REG_SFMR_OP_CREATE_FID,
1727         MLXSW_REG_SFMR_OP_DESTROY_FID,
1728 };
1729
1730 /* reg_sfmr_op
1731  * Operation.
1732  * 0 - Create or edit FID.
1733  * 1 - Destroy FID.
1734  * Access: WO
1735  */
1736 MLXSW_ITEM32(reg, sfmr, op, 0x00, 24, 4);
1737
1738 /* reg_sfmr_fid
1739  * Filtering ID.
1740  * Access: Index
1741  */
1742 MLXSW_ITEM32(reg, sfmr, fid, 0x00, 0, 16);
1743
1744 /* reg_sfmr_fid_offset
1745  * FID offset.
1746  * Used to point into the flooding table selected by SFGC register if
1747  * the table is of type FID-Offset. Otherwise, this field is reserved.
1748  * Access: RW
1749  */
1750 MLXSW_ITEM32(reg, sfmr, fid_offset, 0x08, 0, 16);
1751
1752 /* reg_sfmr_vtfp
1753  * Valid Tunnel Flood Pointer.
1754  * If not set, then nve_tunnel_flood_ptr is reserved and considered NULL.
1755  * Access: RW
1756  *
1757  * Note: Reserved for 802.1Q FIDs.
1758  */
1759 MLXSW_ITEM32(reg, sfmr, vtfp, 0x0C, 31, 1);
1760
1761 /* reg_sfmr_nve_tunnel_flood_ptr
1762  * Underlay Flooding and BC Pointer.
1763  * Used as a pointer to the first entry of the group based link lists of
1764  * flooding or BC entries (for NVE tunnels).
1765  * Access: RW
1766  */
1767 MLXSW_ITEM32(reg, sfmr, nve_tunnel_flood_ptr, 0x0C, 0, 24);
1768
1769 /* reg_sfmr_vv
1770  * VNI Valid.
1771  * If not set, then vni is reserved.
1772  * Access: RW
1773  *
1774  * Note: Reserved for 802.1Q FIDs.
1775  */
1776 MLXSW_ITEM32(reg, sfmr, vv, 0x10, 31, 1);
1777
1778 /* reg_sfmr_vni
1779  * Virtual Network Identifier.
1780  * Access: RW
1781  *
1782  * Note: A given VNI can only be assigned to one FID.
1783  */
1784 MLXSW_ITEM32(reg, sfmr, vni, 0x10, 0, 24);
1785
1786 static inline void mlxsw_reg_sfmr_pack(char *payload,
1787                                        enum mlxsw_reg_sfmr_op op, u16 fid,
1788                                        u16 fid_offset)
1789 {
1790         MLXSW_REG_ZERO(sfmr, payload);
1791         mlxsw_reg_sfmr_op_set(payload, op);
1792         mlxsw_reg_sfmr_fid_set(payload, fid);
1793         mlxsw_reg_sfmr_fid_offset_set(payload, fid_offset);
1794         mlxsw_reg_sfmr_vtfp_set(payload, false);
1795         mlxsw_reg_sfmr_vv_set(payload, false);
1796 }
1797
1798 /* SPVMLR - Switch Port VLAN MAC Learning Register
1799  * -----------------------------------------------
1800  * Controls the switch MAC learning policy per {Port, VID}.
1801  */
1802 #define MLXSW_REG_SPVMLR_ID 0x2020
1803 #define MLXSW_REG_SPVMLR_BASE_LEN 0x04 /* base length, without records */
1804 #define MLXSW_REG_SPVMLR_REC_LEN 0x04 /* record length */
1805 #define MLXSW_REG_SPVMLR_REC_MAX_COUNT 255
1806 #define MLXSW_REG_SPVMLR_LEN (MLXSW_REG_SPVMLR_BASE_LEN + \
1807                               MLXSW_REG_SPVMLR_REC_LEN * \
1808                               MLXSW_REG_SPVMLR_REC_MAX_COUNT)
1809
1810 MLXSW_REG_DEFINE(spvmlr, MLXSW_REG_SPVMLR_ID, MLXSW_REG_SPVMLR_LEN);
1811
1812 /* reg_spvmlr_local_port
1813  * Local ingress port.
1814  * Access: Index
1815  *
1816  * Note: CPU port is not supported.
1817  */
1818 MLXSW_ITEM32(reg, spvmlr, local_port, 0x00, 16, 8);
1819
1820 /* reg_spvmlr_num_rec
1821  * Number of records to update.
1822  * Access: OP
1823  */
1824 MLXSW_ITEM32(reg, spvmlr, num_rec, 0x00, 0, 8);
1825
1826 /* reg_spvmlr_rec_learn_enable
1827  * 0 - Disable learning for {Port, VID}.
1828  * 1 - Enable learning for {Port, VID}.
1829  * Access: RW
1830  */
1831 MLXSW_ITEM32_INDEXED(reg, spvmlr, rec_learn_enable, MLXSW_REG_SPVMLR_BASE_LEN,
1832                      31, 1, MLXSW_REG_SPVMLR_REC_LEN, 0x00, false);
1833
1834 /* reg_spvmlr_rec_vid
1835  * VLAN ID to be added/removed from port or for querying.
1836  * Access: Index
1837  */
1838 MLXSW_ITEM32_INDEXED(reg, spvmlr, rec_vid, MLXSW_REG_SPVMLR_BASE_LEN, 0, 12,
1839                      MLXSW_REG_SPVMLR_REC_LEN, 0x00, false);
1840
1841 static inline void mlxsw_reg_spvmlr_pack(char *payload, u8 local_port,
1842                                          u16 vid_begin, u16 vid_end,
1843                                          bool learn_enable)
1844 {
1845         int num_rec = vid_end - vid_begin + 1;
1846         int i;
1847
1848         WARN_ON(num_rec < 1 || num_rec > MLXSW_REG_SPVMLR_REC_MAX_COUNT);
1849
1850         MLXSW_REG_ZERO(spvmlr, payload);
1851         mlxsw_reg_spvmlr_local_port_set(payload, local_port);
1852         mlxsw_reg_spvmlr_num_rec_set(payload, num_rec);
1853
1854         for (i = 0; i < num_rec; i++) {
1855                 mlxsw_reg_spvmlr_rec_learn_enable_set(payload, i, learn_enable);
1856                 mlxsw_reg_spvmlr_rec_vid_set(payload, i, vid_begin + i);
1857         }
1858 }
1859
1860 /* CWTP - Congetion WRED ECN TClass Profile
1861  * ----------------------------------------
1862  * Configures the profiles for queues of egress port and traffic class
1863  */
1864 #define MLXSW_REG_CWTP_ID 0x2802
1865 #define MLXSW_REG_CWTP_BASE_LEN 0x28
1866 #define MLXSW_REG_CWTP_PROFILE_DATA_REC_LEN 0x08
1867 #define MLXSW_REG_CWTP_LEN 0x40
1868
1869 MLXSW_REG_DEFINE(cwtp, MLXSW_REG_CWTP_ID, MLXSW_REG_CWTP_LEN);
1870
1871 /* reg_cwtp_local_port
1872  * Local port number
1873  * Not supported for CPU port
1874  * Access: Index
1875  */
1876 MLXSW_ITEM32(reg, cwtp, local_port, 0, 16, 8);
1877
1878 /* reg_cwtp_traffic_class
1879  * Traffic Class to configure
1880  * Access: Index
1881  */
1882 MLXSW_ITEM32(reg, cwtp, traffic_class, 32, 0, 8);
1883
1884 /* reg_cwtp_profile_min
1885  * Minimum Average Queue Size of the profile in cells.
1886  * Access: RW
1887  */
1888 MLXSW_ITEM32_INDEXED(reg, cwtp, profile_min, MLXSW_REG_CWTP_BASE_LEN,
1889                      0, 20, MLXSW_REG_CWTP_PROFILE_DATA_REC_LEN, 0, false);
1890
1891 /* reg_cwtp_profile_percent
1892  * Percentage of WRED and ECN marking for maximum Average Queue size
1893  * Range is 0 to 100, units of integer percentage
1894  * Access: RW
1895  */
1896 MLXSW_ITEM32_INDEXED(reg, cwtp, profile_percent, MLXSW_REG_CWTP_BASE_LEN,
1897                      24, 7, MLXSW_REG_CWTP_PROFILE_DATA_REC_LEN, 4, false);
1898
1899 /* reg_cwtp_profile_max
1900  * Maximum Average Queue size of the profile in cells
1901  * Access: RW
1902  */
1903 MLXSW_ITEM32_INDEXED(reg, cwtp, profile_max, MLXSW_REG_CWTP_BASE_LEN,
1904                      0, 20, MLXSW_REG_CWTP_PROFILE_DATA_REC_LEN, 4, false);
1905
1906 #define MLXSW_REG_CWTP_MIN_VALUE 64
1907 #define MLXSW_REG_CWTP_MAX_PROFILE 2
1908 #define MLXSW_REG_CWTP_DEFAULT_PROFILE 1
1909
1910 static inline void mlxsw_reg_cwtp_pack(char *payload, u8 local_port,
1911                                        u8 traffic_class)
1912 {
1913         int i;
1914
1915         MLXSW_REG_ZERO(cwtp, payload);
1916         mlxsw_reg_cwtp_local_port_set(payload, local_port);
1917         mlxsw_reg_cwtp_traffic_class_set(payload, traffic_class);
1918
1919         for (i = 0; i <= MLXSW_REG_CWTP_MAX_PROFILE; i++) {
1920                 mlxsw_reg_cwtp_profile_min_set(payload, i,
1921                                                MLXSW_REG_CWTP_MIN_VALUE);
1922                 mlxsw_reg_cwtp_profile_max_set(payload, i,
1923                                                MLXSW_REG_CWTP_MIN_VALUE);
1924         }
1925 }
1926
1927 #define MLXSW_REG_CWTP_PROFILE_TO_INDEX(profile) (profile - 1)
1928
1929 static inline void
1930 mlxsw_reg_cwtp_profile_pack(char *payload, u8 profile, u32 min, u32 max,
1931                             u32 probability)
1932 {
1933         u8 index = MLXSW_REG_CWTP_PROFILE_TO_INDEX(profile);
1934
1935         mlxsw_reg_cwtp_profile_min_set(payload, index, min);
1936         mlxsw_reg_cwtp_profile_max_set(payload, index, max);
1937         mlxsw_reg_cwtp_profile_percent_set(payload, index, probability);
1938 }
1939
1940 /* CWTPM - Congestion WRED ECN TClass and Pool Mapping
1941  * ---------------------------------------------------
1942  * The CWTPM register maps each egress port and traffic class to profile num.
1943  */
1944 #define MLXSW_REG_CWTPM_ID 0x2803
1945 #define MLXSW_REG_CWTPM_LEN 0x44
1946
1947 MLXSW_REG_DEFINE(cwtpm, MLXSW_REG_CWTPM_ID, MLXSW_REG_CWTPM_LEN);
1948
1949 /* reg_cwtpm_local_port
1950  * Local port number
1951  * Not supported for CPU port
1952  * Access: Index
1953  */
1954 MLXSW_ITEM32(reg, cwtpm, local_port, 0, 16, 8);
1955
1956 /* reg_cwtpm_traffic_class
1957  * Traffic Class to configure
1958  * Access: Index
1959  */
1960 MLXSW_ITEM32(reg, cwtpm, traffic_class, 32, 0, 8);
1961
1962 /* reg_cwtpm_ew
1963  * Control enablement of WRED for traffic class:
1964  * 0 - Disable
1965  * 1 - Enable
1966  * Access: RW
1967  */
1968 MLXSW_ITEM32(reg, cwtpm, ew, 36, 1, 1);
1969
1970 /* reg_cwtpm_ee
1971  * Control enablement of ECN for traffic class:
1972  * 0 - Disable
1973  * 1 - Enable
1974  * Access: RW
1975  */
1976 MLXSW_ITEM32(reg, cwtpm, ee, 36, 0, 1);
1977
1978 /* reg_cwtpm_tcp_g
1979  * TCP Green Profile.
1980  * Index of the profile within {port, traffic class} to use.
1981  * 0 for disabling both WRED and ECN for this type of traffic.
1982  * Access: RW
1983  */
1984 MLXSW_ITEM32(reg, cwtpm, tcp_g, 52, 0, 2);
1985
1986 /* reg_cwtpm_tcp_y
1987  * TCP Yellow Profile.
1988  * Index of the profile within {port, traffic class} to use.
1989  * 0 for disabling both WRED and ECN for this type of traffic.
1990  * Access: RW
1991  */
1992 MLXSW_ITEM32(reg, cwtpm, tcp_y, 56, 16, 2);
1993
1994 /* reg_cwtpm_tcp_r
1995  * TCP Red Profile.
1996  * Index of the profile within {port, traffic class} to use.
1997  * 0 for disabling both WRED and ECN for this type of traffic.
1998  * Access: RW
1999  */
2000 MLXSW_ITEM32(reg, cwtpm, tcp_r, 56, 0, 2);
2001
2002 /* reg_cwtpm_ntcp_g
2003  * Non-TCP Green Profile.
2004  * Index of the profile within {port, traffic class} to use.
2005  * 0 for disabling both WRED and ECN for this type of traffic.
2006  * Access: RW
2007  */
2008 MLXSW_ITEM32(reg, cwtpm, ntcp_g, 60, 0, 2);
2009
2010 /* reg_cwtpm_ntcp_y
2011  * Non-TCP Yellow Profile.
2012  * Index of the profile within {port, traffic class} to use.
2013  * 0 for disabling both WRED and ECN for this type of traffic.
2014  * Access: RW
2015  */
2016 MLXSW_ITEM32(reg, cwtpm, ntcp_y, 64, 16, 2);
2017
2018 /* reg_cwtpm_ntcp_r
2019  * Non-TCP Red Profile.
2020  * Index of the profile within {port, traffic class} to use.
2021  * 0 for disabling both WRED and ECN for this type of traffic.
2022  * Access: RW
2023  */
2024 MLXSW_ITEM32(reg, cwtpm, ntcp_r, 64, 0, 2);
2025
2026 #define MLXSW_REG_CWTPM_RESET_PROFILE 0
2027
2028 static inline void mlxsw_reg_cwtpm_pack(char *payload, u8 local_port,
2029                                         u8 traffic_class, u8 profile,
2030                                         bool wred, bool ecn)
2031 {
2032         MLXSW_REG_ZERO(cwtpm, payload);
2033         mlxsw_reg_cwtpm_local_port_set(payload, local_port);
2034         mlxsw_reg_cwtpm_traffic_class_set(payload, traffic_class);
2035         mlxsw_reg_cwtpm_ew_set(payload, wred);
2036         mlxsw_reg_cwtpm_ee_set(payload, ecn);
2037         mlxsw_reg_cwtpm_tcp_g_set(payload, profile);
2038         mlxsw_reg_cwtpm_tcp_y_set(payload, profile);
2039         mlxsw_reg_cwtpm_tcp_r_set(payload, profile);
2040         mlxsw_reg_cwtpm_ntcp_g_set(payload, profile);
2041         mlxsw_reg_cwtpm_ntcp_y_set(payload, profile);
2042         mlxsw_reg_cwtpm_ntcp_r_set(payload, profile);
2043 }
2044
2045 /* PGCR - Policy-Engine General Configuration Register
2046  * ---------------------------------------------------
2047  * This register configures general Policy-Engine settings.
2048  */
2049 #define MLXSW_REG_PGCR_ID 0x3001
2050 #define MLXSW_REG_PGCR_LEN 0x20
2051
2052 MLXSW_REG_DEFINE(pgcr, MLXSW_REG_PGCR_ID, MLXSW_REG_PGCR_LEN);
2053
2054 /* reg_pgcr_default_action_pointer_base
2055  * Default action pointer base. Each region has a default action pointer
2056  * which is equal to default_action_pointer_base + region_id.
2057  * Access: RW
2058  */
2059 MLXSW_ITEM32(reg, pgcr, default_action_pointer_base, 0x1C, 0, 24);
2060
2061 static inline void mlxsw_reg_pgcr_pack(char *payload, u32 pointer_base)
2062 {
2063         MLXSW_REG_ZERO(pgcr, payload);
2064         mlxsw_reg_pgcr_default_action_pointer_base_set(payload, pointer_base);
2065 }
2066
2067 /* PPBT - Policy-Engine Port Binding Table
2068  * ---------------------------------------
2069  * This register is used for configuration of the Port Binding Table.
2070  */
2071 #define MLXSW_REG_PPBT_ID 0x3002
2072 #define MLXSW_REG_PPBT_LEN 0x14
2073
2074 MLXSW_REG_DEFINE(ppbt, MLXSW_REG_PPBT_ID, MLXSW_REG_PPBT_LEN);
2075
2076 enum mlxsw_reg_pxbt_e {
2077         MLXSW_REG_PXBT_E_IACL,
2078         MLXSW_REG_PXBT_E_EACL,
2079 };
2080
2081 /* reg_ppbt_e
2082  * Access: Index
2083  */
2084 MLXSW_ITEM32(reg, ppbt, e, 0x00, 31, 1);
2085
2086 enum mlxsw_reg_pxbt_op {
2087         MLXSW_REG_PXBT_OP_BIND,
2088         MLXSW_REG_PXBT_OP_UNBIND,
2089 };
2090
2091 /* reg_ppbt_op
2092  * Access: RW
2093  */
2094 MLXSW_ITEM32(reg, ppbt, op, 0x00, 28, 3);
2095
2096 /* reg_ppbt_local_port
2097  * Local port. Not including CPU port.
2098  * Access: Index
2099  */
2100 MLXSW_ITEM32(reg, ppbt, local_port, 0x00, 16, 8);
2101
2102 /* reg_ppbt_g
2103  * group - When set, the binding is of an ACL group. When cleared,
2104  * the binding is of an ACL.
2105  * Must be set to 1 for Spectrum.
2106  * Access: RW
2107  */
2108 MLXSW_ITEM32(reg, ppbt, g, 0x10, 31, 1);
2109
2110 /* reg_ppbt_acl_info
2111  * ACL/ACL group identifier. If the g bit is set, this field should hold
2112  * the acl_group_id, else it should hold the acl_id.
2113  * Access: RW
2114  */
2115 MLXSW_ITEM32(reg, ppbt, acl_info, 0x10, 0, 16);
2116
2117 static inline void mlxsw_reg_ppbt_pack(char *payload, enum mlxsw_reg_pxbt_e e,
2118                                        enum mlxsw_reg_pxbt_op op,
2119                                        u8 local_port, u16 acl_info)
2120 {
2121         MLXSW_REG_ZERO(ppbt, payload);
2122         mlxsw_reg_ppbt_e_set(payload, e);
2123         mlxsw_reg_ppbt_op_set(payload, op);
2124         mlxsw_reg_ppbt_local_port_set(payload, local_port);
2125         mlxsw_reg_ppbt_g_set(payload, true);
2126         mlxsw_reg_ppbt_acl_info_set(payload, acl_info);
2127 }
2128
2129 /* PACL - Policy-Engine ACL Register
2130  * ---------------------------------
2131  * This register is used for configuration of the ACL.
2132  */
2133 #define MLXSW_REG_PACL_ID 0x3004
2134 #define MLXSW_REG_PACL_LEN 0x70
2135
2136 MLXSW_REG_DEFINE(pacl, MLXSW_REG_PACL_ID, MLXSW_REG_PACL_LEN);
2137
2138 /* reg_pacl_v
2139  * Valid. Setting the v bit makes the ACL valid. It should not be cleared
2140  * while the ACL is bounded to either a port, VLAN or ACL rule.
2141  * Access: RW
2142  */
2143 MLXSW_ITEM32(reg, pacl, v, 0x00, 24, 1);
2144
2145 /* reg_pacl_acl_id
2146  * An identifier representing the ACL (managed by software)
2147  * Range 0 .. cap_max_acl_regions - 1
2148  * Access: Index
2149  */
2150 MLXSW_ITEM32(reg, pacl, acl_id, 0x08, 0, 16);
2151
2152 #define MLXSW_REG_PXXX_TCAM_REGION_INFO_LEN 16
2153
2154 /* reg_pacl_tcam_region_info
2155  * Opaque object that represents a TCAM region.
2156  * Obtained through PTAR register.
2157  * Access: RW
2158  */
2159 MLXSW_ITEM_BUF(reg, pacl, tcam_region_info, 0x30,
2160                MLXSW_REG_PXXX_TCAM_REGION_INFO_LEN);
2161
2162 static inline void mlxsw_reg_pacl_pack(char *payload, u16 acl_id,
2163                                        bool valid, const char *tcam_region_info)
2164 {
2165         MLXSW_REG_ZERO(pacl, payload);
2166         mlxsw_reg_pacl_acl_id_set(payload, acl_id);
2167         mlxsw_reg_pacl_v_set(payload, valid);
2168         mlxsw_reg_pacl_tcam_region_info_memcpy_to(payload, tcam_region_info);
2169 }
2170
2171 /* PAGT - Policy-Engine ACL Group Table
2172  * ------------------------------------
2173  * This register is used for configuration of the ACL Group Table.
2174  */
2175 #define MLXSW_REG_PAGT_ID 0x3005
2176 #define MLXSW_REG_PAGT_BASE_LEN 0x30
2177 #define MLXSW_REG_PAGT_ACL_LEN 4
2178 #define MLXSW_REG_PAGT_ACL_MAX_NUM 16
2179 #define MLXSW_REG_PAGT_LEN (MLXSW_REG_PAGT_BASE_LEN + \
2180                 MLXSW_REG_PAGT_ACL_MAX_NUM * MLXSW_REG_PAGT_ACL_LEN)
2181
2182 MLXSW_REG_DEFINE(pagt, MLXSW_REG_PAGT_ID, MLXSW_REG_PAGT_LEN);
2183
2184 /* reg_pagt_size
2185  * Number of ACLs in the group.
2186  * Size 0 invalidates a group.
2187  * Range 0 .. cap_max_acl_group_size (hard coded to 16 for now)
2188  * Total number of ACLs in all groups must be lower or equal
2189  * to cap_max_acl_tot_groups
2190  * Note: a group which is binded must not be invalidated
2191  * Access: Index
2192  */
2193 MLXSW_ITEM32(reg, pagt, size, 0x00, 0, 8);
2194
2195 /* reg_pagt_acl_group_id
2196  * An identifier (numbered from 0..cap_max_acl_groups-1) representing
2197  * the ACL Group identifier (managed by software).
2198  * Access: Index
2199  */
2200 MLXSW_ITEM32(reg, pagt, acl_group_id, 0x08, 0, 16);
2201
2202 /* reg_pagt_multi
2203  * Multi-ACL
2204  * 0 - This ACL is the last ACL in the multi-ACL
2205  * 1 - This ACL is part of a multi-ACL
2206  * Access: RW
2207  */
2208 MLXSW_ITEM32_INDEXED(reg, pagt, multi, 0x30, 31, 1, 0x04, 0x00, false);
2209
2210 /* reg_pagt_acl_id
2211  * ACL identifier
2212  * Access: RW
2213  */
2214 MLXSW_ITEM32_INDEXED(reg, pagt, acl_id, 0x30, 0, 16, 0x04, 0x00, false);
2215
2216 static inline void mlxsw_reg_pagt_pack(char *payload, u16 acl_group_id)
2217 {
2218         MLXSW_REG_ZERO(pagt, payload);
2219         mlxsw_reg_pagt_acl_group_id_set(payload, acl_group_id);
2220 }
2221
2222 static inline void mlxsw_reg_pagt_acl_id_pack(char *payload, int index,
2223                                               u16 acl_id, bool multi)
2224 {
2225         u8 size = mlxsw_reg_pagt_size_get(payload);
2226
2227         if (index >= size)
2228                 mlxsw_reg_pagt_size_set(payload, index + 1);
2229         mlxsw_reg_pagt_multi_set(payload, index, multi);
2230         mlxsw_reg_pagt_acl_id_set(payload, index, acl_id);
2231 }
2232
2233 /* PTAR - Policy-Engine TCAM Allocation Register
2234  * ---------------------------------------------
2235  * This register is used for allocation of regions in the TCAM.
2236  * Note: Query method is not supported on this register.
2237  */
2238 #define MLXSW_REG_PTAR_ID 0x3006
2239 #define MLXSW_REG_PTAR_BASE_LEN 0x20
2240 #define MLXSW_REG_PTAR_KEY_ID_LEN 1
2241 #define MLXSW_REG_PTAR_KEY_ID_MAX_NUM 16
2242 #define MLXSW_REG_PTAR_LEN (MLXSW_REG_PTAR_BASE_LEN + \
2243                 MLXSW_REG_PTAR_KEY_ID_MAX_NUM * MLXSW_REG_PTAR_KEY_ID_LEN)
2244
2245 MLXSW_REG_DEFINE(ptar, MLXSW_REG_PTAR_ID, MLXSW_REG_PTAR_LEN);
2246
2247 enum mlxsw_reg_ptar_op {
2248         /* allocate a TCAM region */
2249         MLXSW_REG_PTAR_OP_ALLOC,
2250         /* resize a TCAM region */
2251         MLXSW_REG_PTAR_OP_RESIZE,
2252         /* deallocate TCAM region */
2253         MLXSW_REG_PTAR_OP_FREE,
2254         /* test allocation */
2255         MLXSW_REG_PTAR_OP_TEST,
2256 };
2257
2258 /* reg_ptar_op
2259  * Access: OP
2260  */
2261 MLXSW_ITEM32(reg, ptar, op, 0x00, 28, 4);
2262
2263 /* reg_ptar_action_set_type
2264  * Type of action set to be used on this region.
2265  * For Spectrum and Spectrum-2, this is always type 2 - "flexible"
2266  * Access: WO
2267  */
2268 MLXSW_ITEM32(reg, ptar, action_set_type, 0x00, 16, 8);
2269
2270 enum mlxsw_reg_ptar_key_type {
2271         MLXSW_REG_PTAR_KEY_TYPE_FLEX = 0x50, /* Spetrum */
2272         MLXSW_REG_PTAR_KEY_TYPE_FLEX2 = 0x51, /* Spectrum-2 */
2273 };
2274
2275 /* reg_ptar_key_type
2276  * TCAM key type for the region.
2277  * Access: WO
2278  */
2279 MLXSW_ITEM32(reg, ptar, key_type, 0x00, 0, 8);
2280
2281 /* reg_ptar_region_size
2282  * TCAM region size. When allocating/resizing this is the requested size,
2283  * the response is the actual size. Note that actual size may be
2284  * larger than requested.
2285  * Allowed range 1 .. cap_max_rules-1
2286  * Reserved during op deallocate.
2287  * Access: WO
2288  */
2289 MLXSW_ITEM32(reg, ptar, region_size, 0x04, 0, 16);
2290
2291 /* reg_ptar_region_id
2292  * Region identifier
2293  * Range 0 .. cap_max_regions-1
2294  * Access: Index
2295  */
2296 MLXSW_ITEM32(reg, ptar, region_id, 0x08, 0, 16);
2297
2298 /* reg_ptar_tcam_region_info
2299  * Opaque object that represents the TCAM region.
2300  * Returned when allocating a region.
2301  * Provided by software for ACL generation and region deallocation and resize.
2302  * Access: RW
2303  */
2304 MLXSW_ITEM_BUF(reg, ptar, tcam_region_info, 0x10,
2305                MLXSW_REG_PXXX_TCAM_REGION_INFO_LEN);
2306
2307 /* reg_ptar_flexible_key_id
2308  * Identifier of the Flexible Key.
2309  * Only valid if key_type == "FLEX_KEY"
2310  * The key size will be rounded up to one of the following values:
2311  * 9B, 18B, 36B, 54B.
2312  * This field is reserved for in resize operation.
2313  * Access: WO
2314  */
2315 MLXSW_ITEM8_INDEXED(reg, ptar, flexible_key_id, 0x20, 0, 8,
2316                     MLXSW_REG_PTAR_KEY_ID_LEN, 0x00, false);
2317
2318 static inline void mlxsw_reg_ptar_pack(char *payload, enum mlxsw_reg_ptar_op op,
2319                                        enum mlxsw_reg_ptar_key_type key_type,
2320                                        u16 region_size, u16 region_id,
2321                                        const char *tcam_region_info)
2322 {
2323         MLXSW_REG_ZERO(ptar, payload);
2324         mlxsw_reg_ptar_op_set(payload, op);
2325         mlxsw_reg_ptar_action_set_type_set(payload, 2); /* "flexible" */
2326         mlxsw_reg_ptar_key_type_set(payload, key_type);
2327         mlxsw_reg_ptar_region_size_set(payload, region_size);
2328         mlxsw_reg_ptar_region_id_set(payload, region_id);
2329         mlxsw_reg_ptar_tcam_region_info_memcpy_to(payload, tcam_region_info);
2330 }
2331
2332 static inline void mlxsw_reg_ptar_key_id_pack(char *payload, int index,
2333                                               u16 key_id)
2334 {
2335         mlxsw_reg_ptar_flexible_key_id_set(payload, index, key_id);
2336 }
2337
2338 static inline void mlxsw_reg_ptar_unpack(char *payload, char *tcam_region_info)
2339 {
2340         mlxsw_reg_ptar_tcam_region_info_memcpy_from(payload, tcam_region_info);
2341 }
2342
2343 /* PPBS - Policy-Engine Policy Based Switching Register
2344  * ----------------------------------------------------
2345  * This register retrieves and sets Policy Based Switching Table entries.
2346  */
2347 #define MLXSW_REG_PPBS_ID 0x300C
2348 #define MLXSW_REG_PPBS_LEN 0x14
2349
2350 MLXSW_REG_DEFINE(ppbs, MLXSW_REG_PPBS_ID, MLXSW_REG_PPBS_LEN);
2351
2352 /* reg_ppbs_pbs_ptr
2353  * Index into the PBS table.
2354  * For Spectrum, the index points to the KVD Linear.
2355  * Access: Index
2356  */
2357 MLXSW_ITEM32(reg, ppbs, pbs_ptr, 0x08, 0, 24);
2358
2359 /* reg_ppbs_system_port
2360  * Unique port identifier for the final destination of the packet.
2361  * Access: RW
2362  */
2363 MLXSW_ITEM32(reg, ppbs, system_port, 0x10, 0, 16);
2364
2365 static inline void mlxsw_reg_ppbs_pack(char *payload, u32 pbs_ptr,
2366                                        u16 system_port)
2367 {
2368         MLXSW_REG_ZERO(ppbs, payload);
2369         mlxsw_reg_ppbs_pbs_ptr_set(payload, pbs_ptr);
2370         mlxsw_reg_ppbs_system_port_set(payload, system_port);
2371 }
2372
2373 /* PRCR - Policy-Engine Rules Copy Register
2374  * ----------------------------------------
2375  * This register is used for accessing rules within a TCAM region.
2376  */
2377 #define MLXSW_REG_PRCR_ID 0x300D
2378 #define MLXSW_REG_PRCR_LEN 0x40
2379
2380 MLXSW_REG_DEFINE(prcr, MLXSW_REG_PRCR_ID, MLXSW_REG_PRCR_LEN);
2381
2382 enum mlxsw_reg_prcr_op {
2383         /* Move rules. Moves the rules from "tcam_region_info" starting
2384          * at offset "offset" to "dest_tcam_region_info"
2385          * at offset "dest_offset."
2386          */
2387         MLXSW_REG_PRCR_OP_MOVE,
2388         /* Copy rules. Copies the rules from "tcam_region_info" starting
2389          * at offset "offset" to "dest_tcam_region_info"
2390          * at offset "dest_offset."
2391          */
2392         MLXSW_REG_PRCR_OP_COPY,
2393 };
2394
2395 /* reg_prcr_op
2396  * Access: OP
2397  */
2398 MLXSW_ITEM32(reg, prcr, op, 0x00, 28, 4);
2399
2400 /* reg_prcr_offset
2401  * Offset within the source region to copy/move from.
2402  * Access: Index
2403  */
2404 MLXSW_ITEM32(reg, prcr, offset, 0x00, 0, 16);
2405
2406 /* reg_prcr_size
2407  * The number of rules to copy/move.
2408  * Access: WO
2409  */
2410 MLXSW_ITEM32(reg, prcr, size, 0x04, 0, 16);
2411
2412 /* reg_prcr_tcam_region_info
2413  * Opaque object that represents the source TCAM region.
2414  * Access: Index
2415  */
2416 MLXSW_ITEM_BUF(reg, prcr, tcam_region_info, 0x10,
2417                MLXSW_REG_PXXX_TCAM_REGION_INFO_LEN);
2418
2419 /* reg_prcr_dest_offset
2420  * Offset within the source region to copy/move to.
2421  * Access: Index
2422  */
2423 MLXSW_ITEM32(reg, prcr, dest_offset, 0x20, 0, 16);
2424
2425 /* reg_prcr_dest_tcam_region_info
2426  * Opaque object that represents the destination TCAM region.
2427  * Access: Index
2428  */
2429 MLXSW_ITEM_BUF(reg, prcr, dest_tcam_region_info, 0x30,
2430                MLXSW_REG_PXXX_TCAM_REGION_INFO_LEN);
2431
2432 static inline void mlxsw_reg_prcr_pack(char *payload, enum mlxsw_reg_prcr_op op,
2433                                        const char *src_tcam_region_info,
2434                                        u16 src_offset,
2435                                        const char *dest_tcam_region_info,
2436                                        u16 dest_offset, u16 size)
2437 {
2438         MLXSW_REG_ZERO(prcr, payload);
2439         mlxsw_reg_prcr_op_set(payload, op);
2440         mlxsw_reg_prcr_offset_set(payload, src_offset);
2441         mlxsw_reg_prcr_size_set(payload, size);
2442         mlxsw_reg_prcr_tcam_region_info_memcpy_to(payload,
2443                                                   src_tcam_region_info);
2444         mlxsw_reg_prcr_dest_offset_set(payload, dest_offset);
2445         mlxsw_reg_prcr_dest_tcam_region_info_memcpy_to(payload,
2446                                                        dest_tcam_region_info);
2447 }
2448
2449 /* PEFA - Policy-Engine Extended Flexible Action Register
2450  * ------------------------------------------------------
2451  * This register is used for accessing an extended flexible action entry
2452  * in the central KVD Linear Database.
2453  */
2454 #define MLXSW_REG_PEFA_ID 0x300F
2455 #define MLXSW_REG_PEFA_LEN 0xB0
2456
2457 MLXSW_REG_DEFINE(pefa, MLXSW_REG_PEFA_ID, MLXSW_REG_PEFA_LEN);
2458
2459 /* reg_pefa_index
2460  * Index in the KVD Linear Centralized Database.
2461  * Access: Index
2462  */
2463 MLXSW_ITEM32(reg, pefa, index, 0x00, 0, 24);
2464
2465 /* reg_pefa_a
2466  * Index in the KVD Linear Centralized Database.
2467  * Activity
2468  * For a new entry: set if ca=0, clear if ca=1
2469  * Set if a packet lookup has hit on the specific entry
2470  * Access: RO
2471  */
2472 MLXSW_ITEM32(reg, pefa, a, 0x04, 29, 1);
2473
2474 /* reg_pefa_ca
2475  * Clear activity
2476  * When write: activity is according to this field
2477  * When read: after reading the activity is cleared according to ca
2478  * Access: OP
2479  */
2480 MLXSW_ITEM32(reg, pefa, ca, 0x04, 24, 1);
2481
2482 #define MLXSW_REG_FLEX_ACTION_SET_LEN 0xA8
2483
2484 /* reg_pefa_flex_action_set
2485  * Action-set to perform when rule is matched.
2486  * Must be zero padded if action set is shorter.
2487  * Access: RW
2488  */
2489 MLXSW_ITEM_BUF(reg, pefa, flex_action_set, 0x08, MLXSW_REG_FLEX_ACTION_SET_LEN);
2490
2491 static inline void mlxsw_reg_pefa_pack(char *payload, u32 index, bool ca,
2492                                        const char *flex_action_set)
2493 {
2494         MLXSW_REG_ZERO(pefa, payload);
2495         mlxsw_reg_pefa_index_set(payload, index);
2496         mlxsw_reg_pefa_ca_set(payload, ca);
2497         if (flex_action_set)
2498                 mlxsw_reg_pefa_flex_action_set_memcpy_to(payload,
2499                                                          flex_action_set);
2500 }
2501
2502 static inline void mlxsw_reg_pefa_unpack(char *payload, bool *p_a)
2503 {
2504         *p_a = mlxsw_reg_pefa_a_get(payload);
2505 }
2506
2507 /* PEMRBT - Policy-Engine Multicast Router Binding Table Register
2508  * --------------------------------------------------------------
2509  * This register is used for binding Multicast router to an ACL group
2510  * that serves the MC router.
2511  * This register is not supported by SwitchX/-2 and Spectrum.
2512  */
2513 #define MLXSW_REG_PEMRBT_ID 0x3014
2514 #define MLXSW_REG_PEMRBT_LEN 0x14
2515
2516 MLXSW_REG_DEFINE(pemrbt, MLXSW_REG_PEMRBT_ID, MLXSW_REG_PEMRBT_LEN);
2517
2518 enum mlxsw_reg_pemrbt_protocol {
2519         MLXSW_REG_PEMRBT_PROTO_IPV4,
2520         MLXSW_REG_PEMRBT_PROTO_IPV6,
2521 };
2522
2523 /* reg_pemrbt_protocol
2524  * Access: Index
2525  */
2526 MLXSW_ITEM32(reg, pemrbt, protocol, 0x00, 0, 1);
2527
2528 /* reg_pemrbt_group_id
2529  * ACL group identifier.
2530  * Range 0..cap_max_acl_groups-1
2531  * Access: RW
2532  */
2533 MLXSW_ITEM32(reg, pemrbt, group_id, 0x10, 0, 16);
2534
2535 static inline void
2536 mlxsw_reg_pemrbt_pack(char *payload, enum mlxsw_reg_pemrbt_protocol protocol,
2537                       u16 group_id)
2538 {
2539         MLXSW_REG_ZERO(pemrbt, payload);
2540         mlxsw_reg_pemrbt_protocol_set(payload, protocol);
2541         mlxsw_reg_pemrbt_group_id_set(payload, group_id);
2542 }
2543
2544 /* PTCE-V2 - Policy-Engine TCAM Entry Register Version 2
2545  * -----------------------------------------------------
2546  * This register is used for accessing rules within a TCAM region.
2547  * It is a new version of PTCE in order to support wider key,
2548  * mask and action within a TCAM region. This register is not supported
2549  * by SwitchX and SwitchX-2.
2550  */
2551 #define MLXSW_REG_PTCE2_ID 0x3017
2552 #define MLXSW_REG_PTCE2_LEN 0x1D8
2553
2554 MLXSW_REG_DEFINE(ptce2, MLXSW_REG_PTCE2_ID, MLXSW_REG_PTCE2_LEN);
2555
2556 /* reg_ptce2_v
2557  * Valid.
2558  * Access: RW
2559  */
2560 MLXSW_ITEM32(reg, ptce2, v, 0x00, 31, 1);
2561
2562 /* reg_ptce2_a
2563  * Activity. Set if a packet lookup has hit on the specific entry.
2564  * To clear the "a" bit, use "clear activity" op or "clear on read" op.
2565  * Access: RO
2566  */
2567 MLXSW_ITEM32(reg, ptce2, a, 0x00, 30, 1);
2568
2569 enum mlxsw_reg_ptce2_op {
2570         /* Read operation. */
2571         MLXSW_REG_PTCE2_OP_QUERY_READ = 0,
2572         /* clear on read operation. Used to read entry
2573          * and clear Activity bit.
2574          */
2575         MLXSW_REG_PTCE2_OP_QUERY_CLEAR_ON_READ = 1,
2576         /* Write operation. Used to write a new entry to the table.
2577          * All R/W fields are relevant for new entry. Activity bit is set
2578          * for new entries - Note write with v = 0 will delete the entry.
2579          */
2580         MLXSW_REG_PTCE2_OP_WRITE_WRITE = 0,
2581         /* Update action. Only action set will be updated. */
2582         MLXSW_REG_PTCE2_OP_WRITE_UPDATE = 1,
2583         /* Clear activity. A bit is cleared for the entry. */
2584         MLXSW_REG_PTCE2_OP_WRITE_CLEAR_ACTIVITY = 2,
2585 };
2586
2587 /* reg_ptce2_op
2588  * Access: OP
2589  */
2590 MLXSW_ITEM32(reg, ptce2, op, 0x00, 20, 3);
2591
2592 /* reg_ptce2_offset
2593  * Access: Index
2594  */
2595 MLXSW_ITEM32(reg, ptce2, offset, 0x00, 0, 16);
2596
2597 /* reg_ptce2_priority
2598  * Priority of the rule, higher values win. The range is 1..cap_kvd_size-1.
2599  * Note: priority does not have to be unique per rule.
2600  * Within a region, higher priority should have lower offset (no limitation
2601  * between regions in a multi-region).
2602  * Access: RW
2603  */
2604 MLXSW_ITEM32(reg, ptce2, priority, 0x04, 0, 24);
2605
2606 /* reg_ptce2_tcam_region_info
2607  * Opaque object that represents the TCAM region.
2608  * Access: Index
2609  */
2610 MLXSW_ITEM_BUF(reg, ptce2, tcam_region_info, 0x10,
2611                MLXSW_REG_PXXX_TCAM_REGION_INFO_LEN);
2612
2613 #define MLXSW_REG_PTCEX_FLEX_KEY_BLOCKS_LEN 96
2614
2615 /* reg_ptce2_flex_key_blocks
2616  * ACL Key.
2617  * Access: RW
2618  */
2619 MLXSW_ITEM_BUF(reg, ptce2, flex_key_blocks, 0x20,
2620                MLXSW_REG_PTCEX_FLEX_KEY_BLOCKS_LEN);
2621
2622 /* reg_ptce2_mask
2623  * mask- in the same size as key. A bit that is set directs the TCAM
2624  * to compare the corresponding bit in key. A bit that is clear directs
2625  * the TCAM to ignore the corresponding bit in key.
2626  * Access: RW
2627  */
2628 MLXSW_ITEM_BUF(reg, ptce2, mask, 0x80,
2629                MLXSW_REG_PTCEX_FLEX_KEY_BLOCKS_LEN);
2630
2631 /* reg_ptce2_flex_action_set
2632  * ACL action set.
2633  * Access: RW
2634  */
2635 MLXSW_ITEM_BUF(reg, ptce2, flex_action_set, 0xE0,
2636                MLXSW_REG_FLEX_ACTION_SET_LEN);
2637
2638 static inline void mlxsw_reg_ptce2_pack(char *payload, bool valid,
2639                                         enum mlxsw_reg_ptce2_op op,
2640                                         const char *tcam_region_info,
2641                                         u16 offset, u32 priority)
2642 {
2643         MLXSW_REG_ZERO(ptce2, payload);
2644         mlxsw_reg_ptce2_v_set(payload, valid);
2645         mlxsw_reg_ptce2_op_set(payload, op);
2646         mlxsw_reg_ptce2_offset_set(payload, offset);
2647         mlxsw_reg_ptce2_priority_set(payload, priority);
2648         mlxsw_reg_ptce2_tcam_region_info_memcpy_to(payload, tcam_region_info);
2649 }
2650
2651 /* PERPT - Policy-Engine ERP Table Register
2652  * ----------------------------------------
2653  * This register adds and removes eRPs from the eRP table.
2654  */
2655 #define MLXSW_REG_PERPT_ID 0x3021
2656 #define MLXSW_REG_PERPT_LEN 0x80
2657
2658 MLXSW_REG_DEFINE(perpt, MLXSW_REG_PERPT_ID, MLXSW_REG_PERPT_LEN);
2659
2660 /* reg_perpt_erpt_bank
2661  * eRP table bank.
2662  * Range 0 .. cap_max_erp_table_banks - 1
2663  * Access: Index
2664  */
2665 MLXSW_ITEM32(reg, perpt, erpt_bank, 0x00, 16, 4);
2666
2667 /* reg_perpt_erpt_index
2668  * Index to eRP table within the eRP bank.
2669  * Range is 0 .. cap_max_erp_table_bank_size - 1
2670  * Access: Index
2671  */
2672 MLXSW_ITEM32(reg, perpt, erpt_index, 0x00, 0, 8);
2673
2674 enum mlxsw_reg_perpt_key_size {
2675         MLXSW_REG_PERPT_KEY_SIZE_2KB,
2676         MLXSW_REG_PERPT_KEY_SIZE_4KB,
2677         MLXSW_REG_PERPT_KEY_SIZE_8KB,
2678         MLXSW_REG_PERPT_KEY_SIZE_12KB,
2679 };
2680
2681 /* reg_perpt_key_size
2682  * Access: OP
2683  */
2684 MLXSW_ITEM32(reg, perpt, key_size, 0x04, 0, 4);
2685
2686 /* reg_perpt_bf_bypass
2687  * 0 - The eRP is used only if bloom filter state is set for the given
2688  * rule.
2689  * 1 - The eRP is used regardless of bloom filter state.
2690  * The bypass is an OR condition of region_id or eRP. See PERCR.bf_bypass
2691  * Access: RW
2692  */
2693 MLXSW_ITEM32(reg, perpt, bf_bypass, 0x08, 8, 1);
2694
2695 /* reg_perpt_erp_id
2696  * eRP ID for use by the rules.
2697  * Access: RW
2698  */
2699 MLXSW_ITEM32(reg, perpt, erp_id, 0x08, 0, 4);
2700
2701 /* reg_perpt_erpt_base_bank
2702  * Base eRP table bank, points to head of erp_vector
2703  * Range is 0 .. cap_max_erp_table_banks - 1
2704  * Access: OP
2705  */
2706 MLXSW_ITEM32(reg, perpt, erpt_base_bank, 0x0C, 16, 4);
2707
2708 /* reg_perpt_erpt_base_index
2709  * Base index to eRP table within the eRP bank
2710  * Range is 0 .. cap_max_erp_table_bank_size - 1
2711  * Access: OP
2712  */
2713 MLXSW_ITEM32(reg, perpt, erpt_base_index, 0x0C, 0, 8);
2714
2715 /* reg_perpt_erp_index_in_vector
2716  * eRP index in the vector.
2717  * Access: OP
2718  */
2719 MLXSW_ITEM32(reg, perpt, erp_index_in_vector, 0x10, 0, 4);
2720
2721 /* reg_perpt_erp_vector
2722  * eRP vector.
2723  * Access: OP
2724  */
2725 MLXSW_ITEM_BIT_ARRAY(reg, perpt, erp_vector, 0x14, 4, 1);
2726
2727 /* reg_perpt_mask
2728  * Mask
2729  * 0 - A-TCAM will ignore the bit in key
2730  * 1 - A-TCAM will compare the bit in key
2731  * Access: RW
2732  */
2733 MLXSW_ITEM_BUF(reg, perpt, mask, 0x20, MLXSW_REG_PTCEX_FLEX_KEY_BLOCKS_LEN);
2734
2735 static inline void mlxsw_reg_perpt_erp_vector_pack(char *payload,
2736                                                    unsigned long *erp_vector,
2737                                                    unsigned long size)
2738 {
2739         unsigned long bit;
2740
2741         for_each_set_bit(bit, erp_vector, size)
2742                 mlxsw_reg_perpt_erp_vector_set(payload, bit, true);
2743 }
2744
2745 static inline void
2746 mlxsw_reg_perpt_pack(char *payload, u8 erpt_bank, u8 erpt_index,
2747                      enum mlxsw_reg_perpt_key_size key_size, u8 erp_id,
2748                      u8 erpt_base_bank, u8 erpt_base_index, u8 erp_index,
2749                      char *mask)
2750 {
2751         MLXSW_REG_ZERO(perpt, payload);
2752         mlxsw_reg_perpt_erpt_bank_set(payload, erpt_bank);
2753         mlxsw_reg_perpt_erpt_index_set(payload, erpt_index);
2754         mlxsw_reg_perpt_key_size_set(payload, key_size);
2755         mlxsw_reg_perpt_bf_bypass_set(payload, false);
2756         mlxsw_reg_perpt_erp_id_set(payload, erp_id);
2757         mlxsw_reg_perpt_erpt_base_bank_set(payload, erpt_base_bank);
2758         mlxsw_reg_perpt_erpt_base_index_set(payload, erpt_base_index);
2759         mlxsw_reg_perpt_erp_index_in_vector_set(payload, erp_index);
2760         mlxsw_reg_perpt_mask_memcpy_to(payload, mask);
2761 }
2762
2763 /* PERAR - Policy-Engine Region Association Register
2764  * -------------------------------------------------
2765  * This register associates a hw region for region_id's. Changing on the fly
2766  * is supported by the device.
2767  */
2768 #define MLXSW_REG_PERAR_ID 0x3026
2769 #define MLXSW_REG_PERAR_LEN 0x08
2770
2771 MLXSW_REG_DEFINE(perar, MLXSW_REG_PERAR_ID, MLXSW_REG_PERAR_LEN);
2772
2773 /* reg_perar_region_id
2774  * Region identifier
2775  * Range 0 .. cap_max_regions-1
2776  * Access: Index
2777  */
2778 MLXSW_ITEM32(reg, perar, region_id, 0x00, 0, 16);
2779
2780 static inline unsigned int
2781 mlxsw_reg_perar_hw_regions_needed(unsigned int block_num)
2782 {
2783         return DIV_ROUND_UP(block_num, 4);
2784 }
2785
2786 /* reg_perar_hw_region
2787  * HW Region
2788  * Range 0 .. cap_max_regions-1
2789  * Default: hw_region = region_id
2790  * For a 8 key block region, 2 consecutive regions are used
2791  * For a 12 key block region, 3 consecutive regions are used
2792  * Access: RW
2793  */
2794 MLXSW_ITEM32(reg, perar, hw_region, 0x04, 0, 16);
2795
2796 static inline void mlxsw_reg_perar_pack(char *payload, u16 region_id,
2797                                         u16 hw_region)
2798 {
2799         MLXSW_REG_ZERO(perar, payload);
2800         mlxsw_reg_perar_region_id_set(payload, region_id);
2801         mlxsw_reg_perar_hw_region_set(payload, hw_region);
2802 }
2803
2804 /* PTCE-V3 - Policy-Engine TCAM Entry Register Version 3
2805  * -----------------------------------------------------
2806  * This register is a new version of PTCE-V2 in order to support the
2807  * A-TCAM. This register is not supported by SwitchX/-2 and Spectrum.
2808  */
2809 #define MLXSW_REG_PTCE3_ID 0x3027
2810 #define MLXSW_REG_PTCE3_LEN 0xF0
2811
2812 MLXSW_REG_DEFINE(ptce3, MLXSW_REG_PTCE3_ID, MLXSW_REG_PTCE3_LEN);
2813
2814 /* reg_ptce3_v
2815  * Valid.
2816  * Access: RW
2817  */
2818 MLXSW_ITEM32(reg, ptce3, v, 0x00, 31, 1);
2819
2820 enum mlxsw_reg_ptce3_op {
2821         /* Write operation. Used to write a new entry to the table.
2822          * All R/W fields are relevant for new entry. Activity bit is set
2823          * for new entries. Write with v = 0 will delete the entry. Must
2824          * not be used if an entry exists.
2825          */
2826          MLXSW_REG_PTCE3_OP_WRITE_WRITE = 0,
2827          /* Update operation */
2828          MLXSW_REG_PTCE3_OP_WRITE_UPDATE = 1,
2829          /* Read operation */
2830          MLXSW_REG_PTCE3_OP_QUERY_READ = 0,
2831 };
2832
2833 /* reg_ptce3_op
2834  * Access: OP
2835  */
2836 MLXSW_ITEM32(reg, ptce3, op, 0x00, 20, 3);
2837
2838 /* reg_ptce3_priority
2839  * Priority of the rule. Higher values win.
2840  * For Spectrum-2 range is 1..cap_kvd_size - 1
2841  * Note: Priority does not have to be unique per rule.
2842  * Access: RW
2843  */
2844 MLXSW_ITEM32(reg, ptce3, priority, 0x04, 0, 24);
2845
2846 /* reg_ptce3_tcam_region_info
2847  * Opaque object that represents the TCAM region.
2848  * Access: Index
2849  */
2850 MLXSW_ITEM_BUF(reg, ptce3, tcam_region_info, 0x10,
2851                MLXSW_REG_PXXX_TCAM_REGION_INFO_LEN);
2852
2853 /* reg_ptce3_flex2_key_blocks
2854  * ACL key. The key must be masked according to eRP (if exists) or
2855  * according to master mask.
2856  * Access: Index
2857  */
2858 MLXSW_ITEM_BUF(reg, ptce3, flex2_key_blocks, 0x20,
2859                MLXSW_REG_PTCEX_FLEX_KEY_BLOCKS_LEN);
2860
2861 /* reg_ptce3_erp_id
2862  * eRP ID.
2863  * Access: Index
2864  */
2865 MLXSW_ITEM32(reg, ptce3, erp_id, 0x80, 0, 4);
2866
2867 /* reg_ptce3_delta_start
2868  * Start point of delta_value and delta_mask, in bits. Must not exceed
2869  * num_key_blocks * 36 - 8. Reserved when delta_mask = 0.
2870  * Access: Index
2871  */
2872 MLXSW_ITEM32(reg, ptce3, delta_start, 0x84, 0, 10);
2873
2874 /* reg_ptce3_delta_mask
2875  * Delta mask.
2876  * 0 - Ignore relevant bit in delta_value
2877  * 1 - Compare relevant bit in delta_value
2878  * Delta mask must not be set for reserved fields in the key blocks.
2879  * Note: No delta when no eRPs. Thus, for regions with
2880  * PERERP.erpt_pointer_valid = 0 the delta mask must be 0.
2881  * Access: Index
2882  */
2883 MLXSW_ITEM32(reg, ptce3, delta_mask, 0x88, 16, 8);
2884
2885 /* reg_ptce3_delta_value
2886  * Delta value.
2887  * Bits which are masked by delta_mask must be 0.
2888  * Access: Index
2889  */
2890 MLXSW_ITEM32(reg, ptce3, delta_value, 0x88, 0, 8);
2891
2892 /* reg_ptce3_prune_vector
2893  * Pruning vector relative to the PERPT.erp_id.
2894  * Used for reducing lookups.
2895  * 0 - NEED: Do a lookup using the eRP.
2896  * 1 - PRUNE: Do not perform a lookup using the eRP.
2897  * Maybe be modified by PEAPBL and PEAPBM.
2898  * Note: In Spectrum-2, a region of 8 key blocks must be set to either
2899  * all 1's or all 0's.
2900  * Access: RW
2901  */
2902 MLXSW_ITEM_BIT_ARRAY(reg, ptce3, prune_vector, 0x90, 4, 1);
2903
2904 /* reg_ptce3_prune_ctcam
2905  * Pruning on C-TCAM. Used for reducing lookups.
2906  * 0 - NEED: Do a lookup in the C-TCAM.
2907  * 1 - PRUNE: Do not perform a lookup in the C-TCAM.
2908  * Access: RW
2909  */
2910 MLXSW_ITEM32(reg, ptce3, prune_ctcam, 0x94, 31, 1);
2911
2912 /* reg_ptce3_large_exists
2913  * Large entry key ID exists.
2914  * Within the region:
2915  * 0 - SINGLE: The large_entry_key_id is not currently in use.
2916  * For rule insert: The MSB of the key (blocks 6..11) will be added.
2917  * For rule delete: The MSB of the key will be removed.
2918  * 1 - NON_SINGLE: The large_entry_key_id is currently in use.
2919  * For rule insert: The MSB of the key (blocks 6..11) will not be added.
2920  * For rule delete: The MSB of the key will not be removed.
2921  * Access: WO
2922  */
2923 MLXSW_ITEM32(reg, ptce3, large_exists, 0x98, 31, 1);
2924
2925 /* reg_ptce3_large_entry_key_id
2926  * Large entry key ID.
2927  * A key for 12 key blocks rules. Reserved when region has less than 12 key
2928  * blocks. Must be different for different keys which have the same common
2929  * 6 key blocks (MSB, blocks 6..11) key within a region.
2930  * Range is 0..cap_max_pe_large_key_id - 1
2931  * Access: RW
2932  */
2933 MLXSW_ITEM32(reg, ptce3, large_entry_key_id, 0x98, 0, 24);
2934
2935 /* reg_ptce3_action_pointer
2936  * Pointer to action.
2937  * Range is 0..cap_max_kvd_action_sets - 1
2938  * Access: RW
2939  */
2940 MLXSW_ITEM32(reg, ptce3, action_pointer, 0xA0, 0, 24);
2941
2942 static inline void mlxsw_reg_ptce3_pack(char *payload, bool valid,
2943                                         enum mlxsw_reg_ptce3_op op,
2944                                         u32 priority,
2945                                         const char *tcam_region_info,
2946                                         const char *key, u8 erp_id,
2947                                         u16 delta_start, u8 delta_mask,
2948                                         u8 delta_value, bool large_exists,
2949                                         u32 lkey_id, u32 action_pointer)
2950 {
2951         MLXSW_REG_ZERO(ptce3, payload);
2952         mlxsw_reg_ptce3_v_set(payload, valid);
2953         mlxsw_reg_ptce3_op_set(payload, op);
2954         mlxsw_reg_ptce3_priority_set(payload, priority);
2955         mlxsw_reg_ptce3_tcam_region_info_memcpy_to(payload, tcam_region_info);
2956         mlxsw_reg_ptce3_flex2_key_blocks_memcpy_to(payload, key);
2957         mlxsw_reg_ptce3_erp_id_set(payload, erp_id);
2958         mlxsw_reg_ptce3_delta_start_set(payload, delta_start);
2959         mlxsw_reg_ptce3_delta_mask_set(payload, delta_mask);
2960         mlxsw_reg_ptce3_delta_value_set(payload, delta_value);
2961         mlxsw_reg_ptce3_large_exists_set(payload, large_exists);
2962         mlxsw_reg_ptce3_large_entry_key_id_set(payload, lkey_id);
2963         mlxsw_reg_ptce3_action_pointer_set(payload, action_pointer);
2964 }
2965
2966 /* PERCR - Policy-Engine Region Configuration Register
2967  * ---------------------------------------------------
2968  * This register configures the region parameters. The region_id must be
2969  * allocated.
2970  */
2971 #define MLXSW_REG_PERCR_ID 0x302A
2972 #define MLXSW_REG_PERCR_LEN 0x80
2973
2974 MLXSW_REG_DEFINE(percr, MLXSW_REG_PERCR_ID, MLXSW_REG_PERCR_LEN);
2975
2976 /* reg_percr_region_id
2977  * Region identifier.
2978  * Range 0..cap_max_regions-1
2979  * Access: Index
2980  */
2981 MLXSW_ITEM32(reg, percr, region_id, 0x00, 0, 16);
2982
2983 /* reg_percr_atcam_ignore_prune
2984  * Ignore prune_vector by other A-TCAM rules. Used e.g., for a new rule.
2985  * Access: RW
2986  */
2987 MLXSW_ITEM32(reg, percr, atcam_ignore_prune, 0x04, 25, 1);
2988
2989 /* reg_percr_ctcam_ignore_prune
2990  * Ignore prune_ctcam by other A-TCAM rules. Used e.g., for a new rule.
2991  * Access: RW
2992  */
2993 MLXSW_ITEM32(reg, percr, ctcam_ignore_prune, 0x04, 24, 1);
2994
2995 /* reg_percr_bf_bypass
2996  * Bloom filter bypass.
2997  * 0 - Bloom filter is used (default)
2998  * 1 - Bloom filter is bypassed. The bypass is an OR condition of
2999  * region_id or eRP. See PERPT.bf_bypass
3000  * Access: RW
3001  */
3002 MLXSW_ITEM32(reg, percr, bf_bypass, 0x04, 16, 1);
3003
3004 /* reg_percr_master_mask
3005  * Master mask. Logical OR mask of all masks of all rules of a region
3006  * (both A-TCAM and C-TCAM). When there are no eRPs
3007  * (erpt_pointer_valid = 0), then this provides the mask.
3008  * Access: RW
3009  */
3010 MLXSW_ITEM_BUF(reg, percr, master_mask, 0x20, 96);
3011
3012 static inline void mlxsw_reg_percr_pack(char *payload, u16 region_id)
3013 {
3014         MLXSW_REG_ZERO(percr, payload);
3015         mlxsw_reg_percr_region_id_set(payload, region_id);
3016         mlxsw_reg_percr_atcam_ignore_prune_set(payload, false);
3017         mlxsw_reg_percr_ctcam_ignore_prune_set(payload, false);
3018         mlxsw_reg_percr_bf_bypass_set(payload, false);
3019 }
3020
3021 /* PERERP - Policy-Engine Region eRP Register
3022  * ------------------------------------------
3023  * This register configures the region eRP. The region_id must be
3024  * allocated.
3025  */
3026 #define MLXSW_REG_PERERP_ID 0x302B
3027 #define MLXSW_REG_PERERP_LEN 0x1C
3028
3029 MLXSW_REG_DEFINE(pererp, MLXSW_REG_PERERP_ID, MLXSW_REG_PERERP_LEN);
3030
3031 /* reg_pererp_region_id
3032  * Region identifier.
3033  * Range 0..cap_max_regions-1
3034  * Access: Index
3035  */
3036 MLXSW_ITEM32(reg, pererp, region_id, 0x00, 0, 16);
3037
3038 /* reg_pererp_ctcam_le
3039  * C-TCAM lookup enable. Reserved when erpt_pointer_valid = 0.
3040  * Access: RW
3041  */
3042 MLXSW_ITEM32(reg, pererp, ctcam_le, 0x04, 28, 1);
3043
3044 /* reg_pererp_erpt_pointer_valid
3045  * erpt_pointer is valid.
3046  * Access: RW
3047  */
3048 MLXSW_ITEM32(reg, pererp, erpt_pointer_valid, 0x10, 31, 1);
3049
3050 /* reg_pererp_erpt_bank_pointer
3051  * Pointer to eRP table bank. May be modified at any time.
3052  * Range 0..cap_max_erp_table_banks-1
3053  * Reserved when erpt_pointer_valid = 0
3054  */
3055 MLXSW_ITEM32(reg, pererp, erpt_bank_pointer, 0x10, 16, 4);
3056
3057 /* reg_pererp_erpt_pointer
3058  * Pointer to eRP table within the eRP bank. Can be changed for an
3059  * existing region.
3060  * Range 0..cap_max_erp_table_size-1
3061  * Reserved when erpt_pointer_valid = 0
3062  * Access: RW
3063  */
3064 MLXSW_ITEM32(reg, pererp, erpt_pointer, 0x10, 0, 8);
3065
3066 /* reg_pererp_erpt_vector
3067  * Vector of allowed eRP indexes starting from erpt_pointer within the
3068  * erpt_bank_pointer. Next entries will be in next bank.
3069  * Note that eRP index is used and not eRP ID.
3070  * Reserved when erpt_pointer_valid = 0
3071  * Access: RW
3072  */
3073 MLXSW_ITEM_BIT_ARRAY(reg, pererp, erpt_vector, 0x14, 4, 1);
3074
3075 /* reg_pererp_master_rp_id
3076  * Master RP ID. When there are no eRPs, then this provides the eRP ID
3077  * for the lookup. Can be changed for an existing region.
3078  * Reserved when erpt_pointer_valid = 1
3079  * Access: RW
3080  */
3081 MLXSW_ITEM32(reg, pererp, master_rp_id, 0x18, 0, 4);
3082
3083 static inline void mlxsw_reg_pererp_erp_vector_pack(char *payload,
3084                                                     unsigned long *erp_vector,
3085                                                     unsigned long size)
3086 {
3087         unsigned long bit;
3088
3089         for_each_set_bit(bit, erp_vector, size)
3090                 mlxsw_reg_pererp_erpt_vector_set(payload, bit, true);
3091 }
3092
3093 static inline void mlxsw_reg_pererp_pack(char *payload, u16 region_id,
3094                                          bool ctcam_le, bool erpt_pointer_valid,
3095                                          u8 erpt_bank_pointer, u8 erpt_pointer,
3096                                          u8 master_rp_id)
3097 {
3098         MLXSW_REG_ZERO(pererp, payload);
3099         mlxsw_reg_pererp_region_id_set(payload, region_id);
3100         mlxsw_reg_pererp_ctcam_le_set(payload, ctcam_le);
3101         mlxsw_reg_pererp_erpt_pointer_valid_set(payload, erpt_pointer_valid);
3102         mlxsw_reg_pererp_erpt_bank_pointer_set(payload, erpt_bank_pointer);
3103         mlxsw_reg_pererp_erpt_pointer_set(payload, erpt_pointer);
3104         mlxsw_reg_pererp_master_rp_id_set(payload, master_rp_id);
3105 }
3106
3107 /* PEABFE - Policy-Engine Algorithmic Bloom Filter Entries Register
3108  * ----------------------------------------------------------------
3109  * This register configures the Bloom filter entries.
3110  */
3111 #define MLXSW_REG_PEABFE_ID 0x3022
3112 #define MLXSW_REG_PEABFE_BASE_LEN 0x10
3113 #define MLXSW_REG_PEABFE_BF_REC_LEN 0x4
3114 #define MLXSW_REG_PEABFE_BF_REC_MAX_COUNT 256
3115 #define MLXSW_REG_PEABFE_LEN (MLXSW_REG_PEABFE_BASE_LEN + \
3116                               MLXSW_REG_PEABFE_BF_REC_LEN * \
3117                               MLXSW_REG_PEABFE_BF_REC_MAX_COUNT)
3118
3119 MLXSW_REG_DEFINE(peabfe, MLXSW_REG_PEABFE_ID, MLXSW_REG_PEABFE_LEN);
3120
3121 /* reg_peabfe_size
3122  * Number of BF entries to be updated.
3123  * Range 1..256
3124  * Access: Op
3125  */
3126 MLXSW_ITEM32(reg, peabfe, size, 0x00, 0, 9);
3127
3128 /* reg_peabfe_bf_entry_state
3129  * Bloom filter state
3130  * 0 - Clear
3131  * 1 - Set
3132  * Access: RW
3133  */
3134 MLXSW_ITEM32_INDEXED(reg, peabfe, bf_entry_state,
3135                      MLXSW_REG_PEABFE_BASE_LEN, 31, 1,
3136                      MLXSW_REG_PEABFE_BF_REC_LEN, 0x00, false);
3137
3138 /* reg_peabfe_bf_entry_bank
3139  * Bloom filter bank ID
3140  * Range 0..cap_max_erp_table_banks-1
3141  * Access: Index
3142  */
3143 MLXSW_ITEM32_INDEXED(reg, peabfe, bf_entry_bank,
3144                      MLXSW_REG_PEABFE_BASE_LEN, 24, 4,
3145                      MLXSW_REG_PEABFE_BF_REC_LEN, 0x00, false);
3146
3147 /* reg_peabfe_bf_entry_index
3148  * Bloom filter entry index
3149  * Range 0..2^cap_max_bf_log-1
3150  * Access: Index
3151  */
3152 MLXSW_ITEM32_INDEXED(reg, peabfe, bf_entry_index,
3153                      MLXSW_REG_PEABFE_BASE_LEN, 0, 24,
3154                      MLXSW_REG_PEABFE_BF_REC_LEN, 0x00, false);
3155
3156 static inline void mlxsw_reg_peabfe_pack(char *payload)
3157 {
3158         MLXSW_REG_ZERO(peabfe, payload);
3159 }
3160
3161 static inline void mlxsw_reg_peabfe_rec_pack(char *payload, int rec_index,
3162                                              u8 state, u8 bank, u32 bf_index)
3163 {
3164         u8 num_rec = mlxsw_reg_peabfe_size_get(payload);
3165
3166         if (rec_index >= num_rec)
3167                 mlxsw_reg_peabfe_size_set(payload, rec_index + 1);
3168         mlxsw_reg_peabfe_bf_entry_state_set(payload, rec_index, state);
3169         mlxsw_reg_peabfe_bf_entry_bank_set(payload, rec_index, bank);
3170         mlxsw_reg_peabfe_bf_entry_index_set(payload, rec_index, bf_index);
3171 }
3172
3173 /* IEDR - Infrastructure Entry Delete Register
3174  * ----------------------------------------------------
3175  * This register is used for deleting entries from the entry tables.
3176  * It is legitimate to attempt to delete a nonexisting entry (the device will
3177  * respond as a good flow).
3178  */
3179 #define MLXSW_REG_IEDR_ID 0x3804
3180 #define MLXSW_REG_IEDR_BASE_LEN 0x10 /* base length, without records */
3181 #define MLXSW_REG_IEDR_REC_LEN 0x8 /* record length */
3182 #define MLXSW_REG_IEDR_REC_MAX_COUNT 64
3183 #define MLXSW_REG_IEDR_LEN (MLXSW_REG_IEDR_BASE_LEN +   \
3184                             MLXSW_REG_IEDR_REC_LEN *    \
3185                             MLXSW_REG_IEDR_REC_MAX_COUNT)
3186
3187 MLXSW_REG_DEFINE(iedr, MLXSW_REG_IEDR_ID, MLXSW_REG_IEDR_LEN);
3188
3189 /* reg_iedr_num_rec
3190  * Number of records.
3191  * Access: OP
3192  */
3193 MLXSW_ITEM32(reg, iedr, num_rec, 0x00, 0, 8);
3194
3195 /* reg_iedr_rec_type
3196  * Resource type.
3197  * Access: OP
3198  */
3199 MLXSW_ITEM32_INDEXED(reg, iedr, rec_type, MLXSW_REG_IEDR_BASE_LEN, 24, 8,
3200                      MLXSW_REG_IEDR_REC_LEN, 0x00, false);
3201
3202 /* reg_iedr_rec_size
3203  * Size of entries do be deleted. The unit is 1 entry, regardless of entry type.
3204  * Access: OP
3205  */
3206 MLXSW_ITEM32_INDEXED(reg, iedr, rec_size, MLXSW_REG_IEDR_BASE_LEN, 0, 13,
3207                      MLXSW_REG_IEDR_REC_LEN, 0x00, false);
3208
3209 /* reg_iedr_rec_index_start
3210  * Resource index start.
3211  * Access: OP
3212  */
3213 MLXSW_ITEM32_INDEXED(reg, iedr, rec_index_start, MLXSW_REG_IEDR_BASE_LEN, 0, 24,
3214                      MLXSW_REG_IEDR_REC_LEN, 0x04, false);
3215
3216 static inline void mlxsw_reg_iedr_pack(char *payload)
3217 {
3218         MLXSW_REG_ZERO(iedr, payload);
3219 }
3220
3221 static inline void mlxsw_reg_iedr_rec_pack(char *payload, int rec_index,
3222                                            u8 rec_type, u16 rec_size,
3223                                            u32 rec_index_start)
3224 {
3225         u8 num_rec = mlxsw_reg_iedr_num_rec_get(payload);
3226
3227         if (rec_index >= num_rec)
3228                 mlxsw_reg_iedr_num_rec_set(payload, rec_index + 1);
3229         mlxsw_reg_iedr_rec_type_set(payload, rec_index, rec_type);
3230         mlxsw_reg_iedr_rec_size_set(payload, rec_index, rec_size);
3231         mlxsw_reg_iedr_rec_index_start_set(payload, rec_index, rec_index_start);
3232 }
3233
3234 /* QPTS - QoS Priority Trust State Register
3235  * ----------------------------------------
3236  * This register controls the port policy to calculate the switch priority and
3237  * packet color based on incoming packet fields.
3238  */
3239 #define MLXSW_REG_QPTS_ID 0x4002
3240 #define MLXSW_REG_QPTS_LEN 0x8
3241
3242 MLXSW_REG_DEFINE(qpts, MLXSW_REG_QPTS_ID, MLXSW_REG_QPTS_LEN);
3243
3244 /* reg_qpts_local_port
3245  * Local port number.
3246  * Access: Index
3247  *
3248  * Note: CPU port is supported.
3249  */
3250 MLXSW_ITEM32(reg, qpts, local_port, 0x00, 16, 8);
3251
3252 enum mlxsw_reg_qpts_trust_state {
3253         MLXSW_REG_QPTS_TRUST_STATE_PCP = 1,
3254         MLXSW_REG_QPTS_TRUST_STATE_DSCP = 2, /* For MPLS, trust EXP. */
3255 };
3256
3257 /* reg_qpts_trust_state
3258  * Trust state for a given port.
3259  * Access: RW
3260  */
3261 MLXSW_ITEM32(reg, qpts, trust_state, 0x04, 0, 3);
3262
3263 static inline void mlxsw_reg_qpts_pack(char *payload, u8 local_port,
3264                                        enum mlxsw_reg_qpts_trust_state ts)
3265 {
3266         MLXSW_REG_ZERO(qpts, payload);
3267
3268         mlxsw_reg_qpts_local_port_set(payload, local_port);
3269         mlxsw_reg_qpts_trust_state_set(payload, ts);
3270 }
3271
3272 /* QPCR - QoS Policer Configuration Register
3273  * -----------------------------------------
3274  * The QPCR register is used to create policers - that limit
3275  * the rate of bytes or packets via some trap group.
3276  */
3277 #define MLXSW_REG_QPCR_ID 0x4004
3278 #define MLXSW_REG_QPCR_LEN 0x28
3279
3280 MLXSW_REG_DEFINE(qpcr, MLXSW_REG_QPCR_ID, MLXSW_REG_QPCR_LEN);
3281
3282 enum mlxsw_reg_qpcr_g {
3283         MLXSW_REG_QPCR_G_GLOBAL = 2,
3284         MLXSW_REG_QPCR_G_STORM_CONTROL = 3,
3285 };
3286
3287 /* reg_qpcr_g
3288  * The policer type.
3289  * Access: Index
3290  */
3291 MLXSW_ITEM32(reg, qpcr, g, 0x00, 14, 2);
3292
3293 /* reg_qpcr_pid
3294  * Policer ID.
3295  * Access: Index
3296  */
3297 MLXSW_ITEM32(reg, qpcr, pid, 0x00, 0, 14);
3298
3299 /* reg_qpcr_clear_counter
3300  * Clear counters.
3301  * Access: OP
3302  */
3303 MLXSW_ITEM32(reg, qpcr, clear_counter, 0x04, 31, 1);
3304
3305 /* reg_qpcr_color_aware
3306  * Is the policer aware of colors.
3307  * Must be 0 (unaware) for cpu port.
3308  * Access: RW for unbounded policer. RO for bounded policer.
3309  */
3310 MLXSW_ITEM32(reg, qpcr, color_aware, 0x04, 15, 1);
3311
3312 /* reg_qpcr_bytes
3313  * Is policer limit is for bytes per sec or packets per sec.
3314  * 0 - packets
3315  * 1 - bytes
3316  * Access: RW for unbounded policer. RO for bounded policer.
3317  */
3318 MLXSW_ITEM32(reg, qpcr, bytes, 0x04, 14, 1);
3319
3320 enum mlxsw_reg_qpcr_ir_units {
3321         MLXSW_REG_QPCR_IR_UNITS_M,
3322         MLXSW_REG_QPCR_IR_UNITS_K,
3323 };
3324
3325 /* reg_qpcr_ir_units
3326  * Policer's units for cir and eir fields (for bytes limits only)
3327  * 1 - 10^3
3328  * 0 - 10^6
3329  * Access: OP
3330  */
3331 MLXSW_ITEM32(reg, qpcr, ir_units, 0x04, 12, 1);
3332
3333 enum mlxsw_reg_qpcr_rate_type {
3334         MLXSW_REG_QPCR_RATE_TYPE_SINGLE = 1,
3335         MLXSW_REG_QPCR_RATE_TYPE_DOUBLE = 2,
3336 };
3337
3338 /* reg_qpcr_rate_type
3339  * Policer can have one limit (single rate) or 2 limits with specific operation
3340  * for packets that exceed the lower rate but not the upper one.
3341  * (For cpu port must be single rate)
3342  * Access: RW for unbounded policer. RO for bounded policer.
3343  */
3344 MLXSW_ITEM32(reg, qpcr, rate_type, 0x04, 8, 2);
3345
3346 /* reg_qpc_cbs
3347  * Policer's committed burst size.
3348  * The policer is working with time slices of 50 nano sec. By default every
3349  * slice is granted the proportionate share of the committed rate. If we want to
3350  * allow a slice to exceed that share (while still keeping the rate per sec) we
3351  * can allow burst. The burst size is between the default proportionate share
3352  * (and no lower than 8) to 32Gb. (Even though giving a number higher than the
3353  * committed rate will result in exceeding the rate). The burst size must be a
3354  * log of 2 and will be determined by 2^cbs.
3355  * Access: RW
3356  */
3357 MLXSW_ITEM32(reg, qpcr, cbs, 0x08, 24, 6);
3358
3359 /* reg_qpcr_cir
3360  * Policer's committed rate.
3361  * The rate used for sungle rate, the lower rate for double rate.
3362  * For bytes limits, the rate will be this value * the unit from ir_units.
3363  * (Resolution error is up to 1%).
3364  * Access: RW
3365  */
3366 MLXSW_ITEM32(reg, qpcr, cir, 0x0C, 0, 32);
3367
3368 /* reg_qpcr_eir
3369  * Policer's exceed rate.
3370  * The higher rate for double rate, reserved for single rate.
3371  * Lower rate for double rate policer.
3372  * For bytes limits, the rate will be this value * the unit from ir_units.
3373  * (Resolution error is up to 1%).
3374  * Access: RW
3375  */
3376 MLXSW_ITEM32(reg, qpcr, eir, 0x10, 0, 32);
3377
3378 #define MLXSW_REG_QPCR_DOUBLE_RATE_ACTION 2
3379
3380 /* reg_qpcr_exceed_action.
3381  * What to do with packets between the 2 limits for double rate.
3382  * Access: RW for unbounded policer. RO for bounded policer.
3383  */
3384 MLXSW_ITEM32(reg, qpcr, exceed_action, 0x14, 0, 4);
3385
3386 enum mlxsw_reg_qpcr_action {
3387         /* Discard */
3388         MLXSW_REG_QPCR_ACTION_DISCARD = 1,
3389         /* Forward and set color to red.
3390          * If the packet is intended to cpu port, it will be dropped.
3391          */
3392         MLXSW_REG_QPCR_ACTION_FORWARD = 2,
3393 };
3394
3395 /* reg_qpcr_violate_action
3396  * What to do with packets that cross the cir limit (for single rate) or the eir
3397  * limit (for double rate).
3398  * Access: RW for unbounded policer. RO for bounded policer.
3399  */
3400 MLXSW_ITEM32(reg, qpcr, violate_action, 0x18, 0, 4);
3401
3402 /* reg_qpcr_violate_count
3403  * Counts the number of times violate_action happened on this PID.
3404  * Access: RW
3405  */
3406 MLXSW_ITEM64(reg, qpcr, violate_count, 0x20, 0, 64);
3407
3408 /* Packets */
3409 #define MLXSW_REG_QPCR_LOWEST_CIR       1
3410 #define MLXSW_REG_QPCR_HIGHEST_CIR      (2 * 1000 * 1000 * 1000) /* 2Gpps */
3411 #define MLXSW_REG_QPCR_LOWEST_CBS       4
3412 #define MLXSW_REG_QPCR_HIGHEST_CBS      24
3413
3414 /* Bandwidth */
3415 #define MLXSW_REG_QPCR_LOWEST_CIR_BITS          1024 /* bps */
3416 #define MLXSW_REG_QPCR_HIGHEST_CIR_BITS         2000000000000ULL /* 2Tbps */
3417 #define MLXSW_REG_QPCR_LOWEST_CBS_BITS_SP1      4
3418 #define MLXSW_REG_QPCR_LOWEST_CBS_BITS_SP2      4
3419 #define MLXSW_REG_QPCR_HIGHEST_CBS_BITS_SP1     25
3420 #define MLXSW_REG_QPCR_HIGHEST_CBS_BITS_SP2     31
3421
3422 static inline void mlxsw_reg_qpcr_pack(char *payload, u16 pid,
3423                                        enum mlxsw_reg_qpcr_ir_units ir_units,
3424                                        bool bytes, u32 cir, u16 cbs)
3425 {
3426         MLXSW_REG_ZERO(qpcr, payload);
3427         mlxsw_reg_qpcr_pid_set(payload, pid);
3428         mlxsw_reg_qpcr_g_set(payload, MLXSW_REG_QPCR_G_GLOBAL);
3429         mlxsw_reg_qpcr_rate_type_set(payload, MLXSW_REG_QPCR_RATE_TYPE_SINGLE);
3430         mlxsw_reg_qpcr_violate_action_set(payload,
3431                                           MLXSW_REG_QPCR_ACTION_DISCARD);
3432         mlxsw_reg_qpcr_cir_set(payload, cir);
3433         mlxsw_reg_qpcr_ir_units_set(payload, ir_units);
3434         mlxsw_reg_qpcr_bytes_set(payload, bytes);
3435         mlxsw_reg_qpcr_cbs_set(payload, cbs);
3436 }
3437
3438 /* QTCT - QoS Switch Traffic Class Table
3439  * -------------------------------------
3440  * Configures the mapping between the packet switch priority and the
3441  * traffic class on the transmit port.
3442  */
3443 #define MLXSW_REG_QTCT_ID 0x400A
3444 #define MLXSW_REG_QTCT_LEN 0x08
3445
3446 MLXSW_REG_DEFINE(qtct, MLXSW_REG_QTCT_ID, MLXSW_REG_QTCT_LEN);
3447
3448 /* reg_qtct_local_port
3449  * Local port number.
3450  * Access: Index
3451  *
3452  * Note: CPU port is not supported.
3453  */
3454 MLXSW_ITEM32(reg, qtct, local_port, 0x00, 16, 8);
3455
3456 /* reg_qtct_sub_port
3457  * Virtual port within the physical port.
3458  * Should be set to 0 when virtual ports are not enabled on the port.
3459  * Access: Index
3460  */
3461 MLXSW_ITEM32(reg, qtct, sub_port, 0x00, 8, 8);
3462
3463 /* reg_qtct_switch_prio
3464  * Switch priority.
3465  * Access: Index
3466  */
3467 MLXSW_ITEM32(reg, qtct, switch_prio, 0x00, 0, 4);
3468
3469 /* reg_qtct_tclass
3470  * Traffic class.
3471  * Default values:
3472  * switch_prio 0 : tclass 1
3473  * switch_prio 1 : tclass 0
3474  * switch_prio i : tclass i, for i > 1
3475  * Access: RW
3476  */
3477 MLXSW_ITEM32(reg, qtct, tclass, 0x04, 0, 4);
3478
3479 static inline void mlxsw_reg_qtct_pack(char *payload, u8 local_port,
3480                                        u8 switch_prio, u8 tclass)
3481 {
3482         MLXSW_REG_ZERO(qtct, payload);
3483         mlxsw_reg_qtct_local_port_set(payload, local_port);
3484         mlxsw_reg_qtct_switch_prio_set(payload, switch_prio);
3485         mlxsw_reg_qtct_tclass_set(payload, tclass);
3486 }
3487
3488 /* QEEC - QoS ETS Element Configuration Register
3489  * ---------------------------------------------
3490  * Configures the ETS elements.
3491  */
3492 #define MLXSW_REG_QEEC_ID 0x400D
3493 #define MLXSW_REG_QEEC_LEN 0x20
3494
3495 MLXSW_REG_DEFINE(qeec, MLXSW_REG_QEEC_ID, MLXSW_REG_QEEC_LEN);
3496
3497 /* reg_qeec_local_port
3498  * Local port number.
3499  * Access: Index
3500  *
3501  * Note: CPU port is supported.
3502  */
3503 MLXSW_ITEM32(reg, qeec, local_port, 0x00, 16, 8);
3504
3505 enum mlxsw_reg_qeec_hr {
3506         MLXSW_REG_QEEC_HR_PORT,
3507         MLXSW_REG_QEEC_HR_GROUP,
3508         MLXSW_REG_QEEC_HR_SUBGROUP,
3509         MLXSW_REG_QEEC_HR_TC,
3510 };
3511
3512 /* reg_qeec_element_hierarchy
3513  * 0 - Port
3514  * 1 - Group
3515  * 2 - Subgroup
3516  * 3 - Traffic Class
3517  * Access: Index
3518  */
3519 MLXSW_ITEM32(reg, qeec, element_hierarchy, 0x04, 16, 4);
3520
3521 /* reg_qeec_element_index
3522  * The index of the element in the hierarchy.
3523  * Access: Index
3524  */
3525 MLXSW_ITEM32(reg, qeec, element_index, 0x04, 0, 8);
3526
3527 /* reg_qeec_next_element_index
3528  * The index of the next (lower) element in the hierarchy.
3529  * Access: RW
3530  *
3531  * Note: Reserved for element_hierarchy 0.
3532  */
3533 MLXSW_ITEM32(reg, qeec, next_element_index, 0x08, 0, 8);
3534
3535 /* reg_qeec_mise
3536  * Min shaper configuration enable. Enables configuration of the min
3537  * shaper on this ETS element
3538  * 0 - Disable
3539  * 1 - Enable
3540  * Access: RW
3541  */
3542 MLXSW_ITEM32(reg, qeec, mise, 0x0C, 31, 1);
3543
3544 /* reg_qeec_ptps
3545  * PTP shaper
3546  * 0: regular shaper mode
3547  * 1: PTP oriented shaper
3548  * Allowed only for hierarchy 0
3549  * Not supported for CPU port
3550  * Note that ptps mode may affect the shaper rates of all hierarchies
3551  * Supported only on Spectrum-1
3552  * Access: RW
3553  */
3554 MLXSW_ITEM32(reg, qeec, ptps, 0x0C, 29, 1);
3555
3556 enum {
3557         MLXSW_REG_QEEC_BYTES_MODE,
3558         MLXSW_REG_QEEC_PACKETS_MODE,
3559 };
3560
3561 /* reg_qeec_pb
3562  * Packets or bytes mode.
3563  * 0 - Bytes mode
3564  * 1 - Packets mode
3565  * Access: RW
3566  *
3567  * Note: Used for max shaper configuration. For Spectrum, packets mode
3568  * is supported only for traffic classes of CPU port.
3569  */
3570 MLXSW_ITEM32(reg, qeec, pb, 0x0C, 28, 1);
3571
3572 /* The smallest permitted min shaper rate. */
3573 #define MLXSW_REG_QEEC_MIS_MIN  200000          /* Kbps */
3574
3575 /* reg_qeec_min_shaper_rate
3576  * Min shaper information rate.
3577  * For CPU port, can only be configured for port hierarchy.
3578  * When in bytes mode, value is specified in units of 1000bps.
3579  * Access: RW
3580  */
3581 MLXSW_ITEM32(reg, qeec, min_shaper_rate, 0x0C, 0, 28);
3582
3583 /* reg_qeec_mase
3584  * Max shaper configuration enable. Enables configuration of the max
3585  * shaper on this ETS element.
3586  * 0 - Disable
3587  * 1 - Enable
3588  * Access: RW
3589  */
3590 MLXSW_ITEM32(reg, qeec, mase, 0x10, 31, 1);
3591
3592 /* The largest max shaper value possible to disable the shaper. */
3593 #define MLXSW_REG_QEEC_MAS_DIS  ((1u << 31) - 1)        /* Kbps */
3594
3595 /* reg_qeec_max_shaper_rate
3596  * Max shaper information rate.
3597  * For CPU port, can only be configured for port hierarchy.
3598  * When in bytes mode, value is specified in units of 1000bps.
3599  * Access: RW
3600  */
3601 MLXSW_ITEM32(reg, qeec, max_shaper_rate, 0x10, 0, 31);
3602
3603 /* reg_qeec_de
3604  * DWRR configuration enable. Enables configuration of the dwrr and
3605  * dwrr_weight.
3606  * 0 - Disable
3607  * 1 - Enable
3608  * Access: RW
3609  */
3610 MLXSW_ITEM32(reg, qeec, de, 0x18, 31, 1);
3611
3612 /* reg_qeec_dwrr
3613  * Transmission selection algorithm to use on the link going down from
3614  * the ETS element.
3615  * 0 - Strict priority
3616  * 1 - DWRR
3617  * Access: RW
3618  */
3619 MLXSW_ITEM32(reg, qeec, dwrr, 0x18, 15, 1);
3620
3621 /* reg_qeec_dwrr_weight
3622  * DWRR weight on the link going down from the ETS element. The
3623  * percentage of bandwidth guaranteed to an ETS element within
3624  * its hierarchy. The sum of all weights across all ETS elements
3625  * within one hierarchy should be equal to 100. Reserved when
3626  * transmission selection algorithm is strict priority.
3627  * Access: RW
3628  */
3629 MLXSW_ITEM32(reg, qeec, dwrr_weight, 0x18, 0, 8);
3630
3631 /* reg_qeec_max_shaper_bs
3632  * Max shaper burst size
3633  * Burst size is 2^max_shaper_bs * 512 bits
3634  * For Spectrum-1: Range is: 5..25
3635  * For Spectrum-2: Range is: 11..25
3636  * Reserved when ptps = 1
3637  * Access: RW
3638  */
3639 MLXSW_ITEM32(reg, qeec, max_shaper_bs, 0x1C, 0, 6);
3640
3641 #define MLXSW_REG_QEEC_HIGHEST_SHAPER_BS        25
3642 #define MLXSW_REG_QEEC_LOWEST_SHAPER_BS_SP1     5
3643 #define MLXSW_REG_QEEC_LOWEST_SHAPER_BS_SP2     11
3644 #define MLXSW_REG_QEEC_LOWEST_SHAPER_BS_SP3     5
3645
3646 static inline void mlxsw_reg_qeec_pack(char *payload, u8 local_port,
3647                                        enum mlxsw_reg_qeec_hr hr, u8 index,
3648                                        u8 next_index)
3649 {
3650         MLXSW_REG_ZERO(qeec, payload);
3651         mlxsw_reg_qeec_local_port_set(payload, local_port);
3652         mlxsw_reg_qeec_element_hierarchy_set(payload, hr);
3653         mlxsw_reg_qeec_element_index_set(payload, index);
3654         mlxsw_reg_qeec_next_element_index_set(payload, next_index);
3655 }
3656
3657 static inline void mlxsw_reg_qeec_ptps_pack(char *payload, u8 local_port,
3658                                             bool ptps)
3659 {
3660         MLXSW_REG_ZERO(qeec, payload);
3661         mlxsw_reg_qeec_local_port_set(payload, local_port);
3662         mlxsw_reg_qeec_element_hierarchy_set(payload, MLXSW_REG_QEEC_HR_PORT);
3663         mlxsw_reg_qeec_ptps_set(payload, ptps);
3664 }
3665
3666 /* QRWE - QoS ReWrite Enable
3667  * -------------------------
3668  * This register configures the rewrite enable per receive port.
3669  */
3670 #define MLXSW_REG_QRWE_ID 0x400F
3671 #define MLXSW_REG_QRWE_LEN 0x08
3672
3673 MLXSW_REG_DEFINE(qrwe, MLXSW_REG_QRWE_ID, MLXSW_REG_QRWE_LEN);
3674
3675 /* reg_qrwe_local_port
3676  * Local port number.
3677  * Access: Index
3678  *
3679  * Note: CPU port is supported. No support for router port.
3680  */
3681 MLXSW_ITEM32(reg, qrwe, local_port, 0x00, 16, 8);
3682
3683 /* reg_qrwe_dscp
3684  * Whether to enable DSCP rewrite (default is 0, don't rewrite).
3685  * Access: RW
3686  */
3687 MLXSW_ITEM32(reg, qrwe, dscp, 0x04, 1, 1);
3688
3689 /* reg_qrwe_pcp
3690  * Whether to enable PCP and DEI rewrite (default is 0, don't rewrite).
3691  * Access: RW
3692  */
3693 MLXSW_ITEM32(reg, qrwe, pcp, 0x04, 0, 1);
3694
3695 static inline void mlxsw_reg_qrwe_pack(char *payload, u8 local_port,
3696                                        bool rewrite_pcp, bool rewrite_dscp)
3697 {
3698         MLXSW_REG_ZERO(qrwe, payload);
3699         mlxsw_reg_qrwe_local_port_set(payload, local_port);
3700         mlxsw_reg_qrwe_pcp_set(payload, rewrite_pcp);
3701         mlxsw_reg_qrwe_dscp_set(payload, rewrite_dscp);
3702 }
3703
3704 /* QPDSM - QoS Priority to DSCP Mapping
3705  * ------------------------------------
3706  * QoS Priority to DSCP Mapping Register
3707  */
3708 #define MLXSW_REG_QPDSM_ID 0x4011
3709 #define MLXSW_REG_QPDSM_BASE_LEN 0x04 /* base length, without records */
3710 #define MLXSW_REG_QPDSM_PRIO_ENTRY_REC_LEN 0x4 /* record length */
3711 #define MLXSW_REG_QPDSM_PRIO_ENTRY_REC_MAX_COUNT 16
3712 #define MLXSW_REG_QPDSM_LEN (MLXSW_REG_QPDSM_BASE_LEN +                 \
3713                              MLXSW_REG_QPDSM_PRIO_ENTRY_REC_LEN *       \
3714                              MLXSW_REG_QPDSM_PRIO_ENTRY_REC_MAX_COUNT)
3715
3716 MLXSW_REG_DEFINE(qpdsm, MLXSW_REG_QPDSM_ID, MLXSW_REG_QPDSM_LEN);
3717
3718 /* reg_qpdsm_local_port
3719  * Local Port. Supported for data packets from CPU port.
3720  * Access: Index
3721  */
3722 MLXSW_ITEM32(reg, qpdsm, local_port, 0x00, 16, 8);
3723
3724 /* reg_qpdsm_prio_entry_color0_e
3725  * Enable update of the entry for color 0 and a given port.
3726  * Access: WO
3727  */
3728 MLXSW_ITEM32_INDEXED(reg, qpdsm, prio_entry_color0_e,
3729                      MLXSW_REG_QPDSM_BASE_LEN, 31, 1,
3730                      MLXSW_REG_QPDSM_PRIO_ENTRY_REC_LEN, 0x00, false);
3731
3732 /* reg_qpdsm_prio_entry_color0_dscp
3733  * DSCP field in the outer label of the packet for color 0 and a given port.
3734  * Reserved when e=0.
3735  * Access: RW
3736  */
3737 MLXSW_ITEM32_INDEXED(reg, qpdsm, prio_entry_color0_dscp,
3738                      MLXSW_REG_QPDSM_BASE_LEN, 24, 6,
3739                      MLXSW_REG_QPDSM_PRIO_ENTRY_REC_LEN, 0x00, false);
3740
3741 /* reg_qpdsm_prio_entry_color1_e
3742  * Enable update of the entry for color 1 and a given port.
3743  * Access: WO
3744  */
3745 MLXSW_ITEM32_INDEXED(reg, qpdsm, prio_entry_color1_e,
3746                      MLXSW_REG_QPDSM_BASE_LEN, 23, 1,
3747                      MLXSW_REG_QPDSM_PRIO_ENTRY_REC_LEN, 0x00, false);
3748
3749 /* reg_qpdsm_prio_entry_color1_dscp
3750  * DSCP field in the outer label of the packet for color 1 and a given port.
3751  * Reserved when e=0.
3752  * Access: RW
3753  */
3754 MLXSW_ITEM32_INDEXED(reg, qpdsm, prio_entry_color1_dscp,
3755                      MLXSW_REG_QPDSM_BASE_LEN, 16, 6,
3756                      MLXSW_REG_QPDSM_PRIO_ENTRY_REC_LEN, 0x00, false);
3757
3758 /* reg_qpdsm_prio_entry_color2_e
3759  * Enable update of the entry for color 2 and a given port.
3760  * Access: WO
3761  */
3762 MLXSW_ITEM32_INDEXED(reg, qpdsm, prio_entry_color2_e,
3763                      MLXSW_REG_QPDSM_BASE_LEN, 15, 1,
3764                      MLXSW_REG_QPDSM_PRIO_ENTRY_REC_LEN, 0x00, false);
3765
3766 /* reg_qpdsm_prio_entry_color2_dscp
3767  * DSCP field in the outer label of the packet for color 2 and a given port.
3768  * Reserved when e=0.
3769  * Access: RW
3770  */
3771 MLXSW_ITEM32_INDEXED(reg, qpdsm, prio_entry_color2_dscp,
3772                      MLXSW_REG_QPDSM_BASE_LEN, 8, 6,
3773                      MLXSW_REG_QPDSM_PRIO_ENTRY_REC_LEN, 0x00, false);
3774
3775 static inline void mlxsw_reg_qpdsm_pack(char *payload, u8 local_port)
3776 {
3777         MLXSW_REG_ZERO(qpdsm, payload);
3778         mlxsw_reg_qpdsm_local_port_set(payload, local_port);
3779 }
3780
3781 static inline void
3782 mlxsw_reg_qpdsm_prio_pack(char *payload, unsigned short prio, u8 dscp)
3783 {
3784         mlxsw_reg_qpdsm_prio_entry_color0_e_set(payload, prio, 1);
3785         mlxsw_reg_qpdsm_prio_entry_color0_dscp_set(payload, prio, dscp);
3786         mlxsw_reg_qpdsm_prio_entry_color1_e_set(payload, prio, 1);
3787         mlxsw_reg_qpdsm_prio_entry_color1_dscp_set(payload, prio, dscp);
3788         mlxsw_reg_qpdsm_prio_entry_color2_e_set(payload, prio, 1);
3789         mlxsw_reg_qpdsm_prio_entry_color2_dscp_set(payload, prio, dscp);
3790 }
3791
3792 /* QPDP - QoS Port DSCP to Priority Mapping Register
3793  * -------------------------------------------------
3794  * This register controls the port default Switch Priority and Color. The
3795  * default Switch Priority and Color are used for frames where the trust state
3796  * uses default values. All member ports of a LAG should be configured with the
3797  * same default values.
3798  */
3799 #define MLXSW_REG_QPDP_ID 0x4007
3800 #define MLXSW_REG_QPDP_LEN 0x8
3801
3802 MLXSW_REG_DEFINE(qpdp, MLXSW_REG_QPDP_ID, MLXSW_REG_QPDP_LEN);
3803
3804 /* reg_qpdp_local_port
3805  * Local Port. Supported for data packets from CPU port.
3806  * Access: Index
3807  */
3808 MLXSW_ITEM32(reg, qpdp, local_port, 0x00, 16, 8);
3809
3810 /* reg_qpdp_switch_prio
3811  * Default port Switch Priority (default 0)
3812  * Access: RW
3813  */
3814 MLXSW_ITEM32(reg, qpdp, switch_prio, 0x04, 0, 4);
3815
3816 static inline void mlxsw_reg_qpdp_pack(char *payload, u8 local_port,
3817                                        u8 switch_prio)
3818 {
3819         MLXSW_REG_ZERO(qpdp, payload);
3820         mlxsw_reg_qpdp_local_port_set(payload, local_port);
3821         mlxsw_reg_qpdp_switch_prio_set(payload, switch_prio);
3822 }
3823
3824 /* QPDPM - QoS Port DSCP to Priority Mapping Register
3825  * --------------------------------------------------
3826  * This register controls the mapping from DSCP field to
3827  * Switch Priority for IP packets.
3828  */
3829 #define MLXSW_REG_QPDPM_ID 0x4013
3830 #define MLXSW_REG_QPDPM_BASE_LEN 0x4 /* base length, without records */
3831 #define MLXSW_REG_QPDPM_DSCP_ENTRY_REC_LEN 0x2 /* record length */
3832 #define MLXSW_REG_QPDPM_DSCP_ENTRY_REC_MAX_COUNT 64
3833 #define MLXSW_REG_QPDPM_LEN (MLXSW_REG_QPDPM_BASE_LEN +                 \
3834                              MLXSW_REG_QPDPM_DSCP_ENTRY_REC_LEN *       \
3835                              MLXSW_REG_QPDPM_DSCP_ENTRY_REC_MAX_COUNT)
3836
3837 MLXSW_REG_DEFINE(qpdpm, MLXSW_REG_QPDPM_ID, MLXSW_REG_QPDPM_LEN);
3838
3839 /* reg_qpdpm_local_port
3840  * Local Port. Supported for data packets from CPU port.
3841  * Access: Index
3842  */
3843 MLXSW_ITEM32(reg, qpdpm, local_port, 0x00, 16, 8);
3844
3845 /* reg_qpdpm_dscp_e
3846  * Enable update of the specific entry. When cleared, the switch_prio and color
3847  * fields are ignored and the previous switch_prio and color values are
3848  * preserved.
3849  * Access: WO
3850  */
3851 MLXSW_ITEM16_INDEXED(reg, qpdpm, dscp_entry_e, MLXSW_REG_QPDPM_BASE_LEN, 15, 1,
3852                      MLXSW_REG_QPDPM_DSCP_ENTRY_REC_LEN, 0x00, false);
3853
3854 /* reg_qpdpm_dscp_prio
3855  * The new Switch Priority value for the relevant DSCP value.
3856  * Access: RW
3857  */
3858 MLXSW_ITEM16_INDEXED(reg, qpdpm, dscp_entry_prio,
3859                      MLXSW_REG_QPDPM_BASE_LEN, 0, 4,
3860                      MLXSW_REG_QPDPM_DSCP_ENTRY_REC_LEN, 0x00, false);
3861
3862 static inline void mlxsw_reg_qpdpm_pack(char *payload, u8 local_port)
3863 {
3864         MLXSW_REG_ZERO(qpdpm, payload);
3865         mlxsw_reg_qpdpm_local_port_set(payload, local_port);
3866 }
3867
3868 static inline void
3869 mlxsw_reg_qpdpm_dscp_pack(char *payload, unsigned short dscp, u8 prio)
3870 {
3871         mlxsw_reg_qpdpm_dscp_entry_e_set(payload, dscp, 1);
3872         mlxsw_reg_qpdpm_dscp_entry_prio_set(payload, dscp, prio);
3873 }
3874
3875 /* QTCTM - QoS Switch Traffic Class Table is Multicast-Aware Register
3876  * ------------------------------------------------------------------
3877  * This register configures if the Switch Priority to Traffic Class mapping is
3878  * based on Multicast packet indication. If so, then multicast packets will get
3879  * a Traffic Class that is plus (cap_max_tclass_data/2) the value configured by
3880  * QTCT.
3881  * By default, Switch Priority to Traffic Class mapping is not based on
3882  * Multicast packet indication.
3883  */
3884 #define MLXSW_REG_QTCTM_ID 0x401A
3885 #define MLXSW_REG_QTCTM_LEN 0x08
3886
3887 MLXSW_REG_DEFINE(qtctm, MLXSW_REG_QTCTM_ID, MLXSW_REG_QTCTM_LEN);
3888
3889 /* reg_qtctm_local_port
3890  * Local port number.
3891  * No support for CPU port.
3892  * Access: Index
3893  */
3894 MLXSW_ITEM32(reg, qtctm, local_port, 0x00, 16, 8);
3895
3896 /* reg_qtctm_mc
3897  * Multicast Mode
3898  * Whether Switch Priority to Traffic Class mapping is based on Multicast packet
3899  * indication (default is 0, not based on Multicast packet indication).
3900  */
3901 MLXSW_ITEM32(reg, qtctm, mc, 0x04, 0, 1);
3902
3903 static inline void
3904 mlxsw_reg_qtctm_pack(char *payload, u8 local_port, bool mc)
3905 {
3906         MLXSW_REG_ZERO(qtctm, payload);
3907         mlxsw_reg_qtctm_local_port_set(payload, local_port);
3908         mlxsw_reg_qtctm_mc_set(payload, mc);
3909 }
3910
3911 /* QPSC - QoS PTP Shaper Configuration Register
3912  * --------------------------------------------
3913  * The QPSC allows advanced configuration of the shapers when QEEC.ptps=1.
3914  * Supported only on Spectrum-1.
3915  */
3916 #define MLXSW_REG_QPSC_ID 0x401B
3917 #define MLXSW_REG_QPSC_LEN 0x28
3918
3919 MLXSW_REG_DEFINE(qpsc, MLXSW_REG_QPSC_ID, MLXSW_REG_QPSC_LEN);
3920
3921 enum mlxsw_reg_qpsc_port_speed {
3922         MLXSW_REG_QPSC_PORT_SPEED_100M,
3923         MLXSW_REG_QPSC_PORT_SPEED_1G,
3924         MLXSW_REG_QPSC_PORT_SPEED_10G,
3925         MLXSW_REG_QPSC_PORT_SPEED_25G,
3926 };
3927
3928 /* reg_qpsc_port_speed
3929  * Port speed.
3930  * Access: Index
3931  */
3932 MLXSW_ITEM32(reg, qpsc, port_speed, 0x00, 0, 4);
3933
3934 /* reg_qpsc_shaper_time_exp
3935  * The base-time-interval for updating the shapers tokens (for all hierarchies).
3936  * shaper_update_rate = 2 ^ shaper_time_exp * (1 + shaper_time_mantissa) * 32nSec
3937  * shaper_rate = 64bit * shaper_inc / shaper_update_rate
3938  * Access: RW
3939  */
3940 MLXSW_ITEM32(reg, qpsc, shaper_time_exp, 0x04, 16, 4);
3941
3942 /* reg_qpsc_shaper_time_mantissa
3943  * The base-time-interval for updating the shapers tokens (for all hierarchies).
3944  * shaper_update_rate = 2 ^ shaper_time_exp * (1 + shaper_time_mantissa) * 32nSec
3945  * shaper_rate = 64bit * shaper_inc / shaper_update_rate
3946  * Access: RW
3947  */
3948 MLXSW_ITEM32(reg, qpsc, shaper_time_mantissa, 0x04, 0, 5);
3949
3950 /* reg_qpsc_shaper_inc
3951  * Number of tokens added to shaper on each update.
3952  * Units of 8B.
3953  * Access: RW
3954  */
3955 MLXSW_ITEM32(reg, qpsc, shaper_inc, 0x08, 0, 5);
3956
3957 /* reg_qpsc_shaper_bs
3958  * Max shaper Burst size.
3959  * Burst size is 2 ^ max_shaper_bs * 512 [bits]
3960  * Range is: 5..25 (from 2KB..2GB)
3961  * Access: RW
3962  */
3963 MLXSW_ITEM32(reg, qpsc, shaper_bs, 0x0C, 0, 6);
3964
3965 /* reg_qpsc_ptsc_we
3966  * Write enable to port_to_shaper_credits.
3967  * Access: WO
3968  */
3969 MLXSW_ITEM32(reg, qpsc, ptsc_we, 0x10, 31, 1);
3970
3971 /* reg_qpsc_port_to_shaper_credits
3972  * For split ports: range 1..57
3973  * For non-split ports: range 1..112
3974  * Written only when ptsc_we is set.
3975  * Access: RW
3976  */
3977 MLXSW_ITEM32(reg, qpsc, port_to_shaper_credits, 0x10, 0, 8);
3978
3979 /* reg_qpsc_ing_timestamp_inc
3980  * Ingress timestamp increment.
3981  * 2's complement.
3982  * The timestamp of MTPPTR at ingress will be incremented by this value. Global
3983  * value for all ports.
3984  * Same units as used by MTPPTR.
3985  * Access: RW
3986  */
3987 MLXSW_ITEM32(reg, qpsc, ing_timestamp_inc, 0x20, 0, 32);
3988
3989 /* reg_qpsc_egr_timestamp_inc
3990  * Egress timestamp increment.
3991  * 2's complement.
3992  * The timestamp of MTPPTR at egress will be incremented by this value. Global
3993  * value for all ports.
3994  * Same units as used by MTPPTR.
3995  * Access: RW
3996  */
3997 MLXSW_ITEM32(reg, qpsc, egr_timestamp_inc, 0x24, 0, 32);
3998
3999 static inline void
4000 mlxsw_reg_qpsc_pack(char *payload, enum mlxsw_reg_qpsc_port_speed port_speed,
4001                     u8 shaper_time_exp, u8 shaper_time_mantissa, u8 shaper_inc,
4002                     u8 shaper_bs, u8 port_to_shaper_credits,
4003                     int ing_timestamp_inc, int egr_timestamp_inc)
4004 {
4005         MLXSW_REG_ZERO(qpsc, payload);
4006         mlxsw_reg_qpsc_port_speed_set(payload, port_speed);
4007         mlxsw_reg_qpsc_shaper_time_exp_set(payload, shaper_time_exp);
4008         mlxsw_reg_qpsc_shaper_time_mantissa_set(payload, shaper_time_mantissa);
4009         mlxsw_reg_qpsc_shaper_inc_set(payload, shaper_inc);
4010         mlxsw_reg_qpsc_shaper_bs_set(payload, shaper_bs);
4011         mlxsw_reg_qpsc_ptsc_we_set(payload, true);
4012         mlxsw_reg_qpsc_port_to_shaper_credits_set(payload, port_to_shaper_credits);
4013         mlxsw_reg_qpsc_ing_timestamp_inc_set(payload, ing_timestamp_inc);
4014         mlxsw_reg_qpsc_egr_timestamp_inc_set(payload, egr_timestamp_inc);
4015 }
4016
4017 /* PMLP - Ports Module to Local Port Register
4018  * ------------------------------------------
4019  * Configures the assignment of modules to local ports.
4020  */
4021 #define MLXSW_REG_PMLP_ID 0x5002
4022 #define MLXSW_REG_PMLP_LEN 0x40
4023
4024 MLXSW_REG_DEFINE(pmlp, MLXSW_REG_PMLP_ID, MLXSW_REG_PMLP_LEN);
4025
4026 /* reg_pmlp_rxtx
4027  * 0 - Tx value is used for both Tx and Rx.
4028  * 1 - Rx value is taken from a separte field.
4029  * Access: RW
4030  */
4031 MLXSW_ITEM32(reg, pmlp, rxtx, 0x00, 31, 1);
4032
4033 /* reg_pmlp_local_port
4034  * Local port number.
4035  * Access: Index
4036  */
4037 MLXSW_ITEM32(reg, pmlp, local_port, 0x00, 16, 8);
4038
4039 /* reg_pmlp_width
4040  * 0 - Unmap local port.
4041  * 1 - Lane 0 is used.
4042  * 2 - Lanes 0 and 1 are used.
4043  * 4 - Lanes 0, 1, 2 and 3 are used.
4044  * 8 - Lanes 0-7 are used.
4045  * Access: RW
4046  */
4047 MLXSW_ITEM32(reg, pmlp, width, 0x00, 0, 8);
4048
4049 /* reg_pmlp_module
4050  * Module number.
4051  * Access: RW
4052  */
4053 MLXSW_ITEM32_INDEXED(reg, pmlp, module, 0x04, 0, 8, 0x04, 0x00, false);
4054
4055 /* reg_pmlp_tx_lane
4056  * Tx Lane. When rxtx field is cleared, this field is used for Rx as well.
4057  * Access: RW
4058  */
4059 MLXSW_ITEM32_INDEXED(reg, pmlp, tx_lane, 0x04, 16, 4, 0x04, 0x00, false);
4060
4061 /* reg_pmlp_rx_lane
4062  * Rx Lane. When rxtx field is cleared, this field is ignored and Rx lane is
4063  * equal to Tx lane.
4064  * Access: RW
4065  */
4066 MLXSW_ITEM32_INDEXED(reg, pmlp, rx_lane, 0x04, 24, 4, 0x04, 0x00, false);
4067
4068 static inline void mlxsw_reg_pmlp_pack(char *payload, u8 local_port)
4069 {
4070         MLXSW_REG_ZERO(pmlp, payload);
4071         mlxsw_reg_pmlp_local_port_set(payload, local_port);
4072 }
4073
4074 /* PMTU - Port MTU Register
4075  * ------------------------
4076  * Configures and reports the port MTU.
4077  */
4078 #define MLXSW_REG_PMTU_ID 0x5003
4079 #define MLXSW_REG_PMTU_LEN 0x10
4080
4081 MLXSW_REG_DEFINE(pmtu, MLXSW_REG_PMTU_ID, MLXSW_REG_PMTU_LEN);
4082
4083 /* reg_pmtu_local_port
4084  * Local port number.
4085  * Access: Index
4086  */
4087 MLXSW_ITEM32(reg, pmtu, local_port, 0x00, 16, 8);
4088
4089 /* reg_pmtu_max_mtu
4090  * Maximum MTU.
4091  * When port type (e.g. Ethernet) is configured, the relevant MTU is
4092  * reported, otherwise the minimum between the max_mtu of the different
4093  * types is reported.
4094  * Access: RO
4095  */
4096 MLXSW_ITEM32(reg, pmtu, max_mtu, 0x04, 16, 16);
4097
4098 /* reg_pmtu_admin_mtu
4099  * MTU value to set port to. Must be smaller or equal to max_mtu.
4100  * Note: If port type is Infiniband, then port must be disabled, when its
4101  * MTU is set.
4102  * Access: RW
4103  */
4104 MLXSW_ITEM32(reg, pmtu, admin_mtu, 0x08, 16, 16);
4105
4106 /* reg_pmtu_oper_mtu
4107  * The actual MTU configured on the port. Packets exceeding this size
4108  * will be dropped.
4109  * Note: In Ethernet and FC oper_mtu == admin_mtu, however, in Infiniband
4110  * oper_mtu might be smaller than admin_mtu.
4111  * Access: RO
4112  */
4113 MLXSW_ITEM32(reg, pmtu, oper_mtu, 0x0C, 16, 16);
4114
4115 static inline void mlxsw_reg_pmtu_pack(char *payload, u8 local_port,
4116                                        u16 new_mtu)
4117 {
4118         MLXSW_REG_ZERO(pmtu, payload);
4119         mlxsw_reg_pmtu_local_port_set(payload, local_port);
4120         mlxsw_reg_pmtu_max_mtu_set(payload, 0);
4121         mlxsw_reg_pmtu_admin_mtu_set(payload, new_mtu);
4122         mlxsw_reg_pmtu_oper_mtu_set(payload, 0);
4123 }
4124
4125 /* PTYS - Port Type and Speed Register
4126  * -----------------------------------
4127  * Configures and reports the port speed type.
4128  *
4129  * Note: When set while the link is up, the changes will not take effect
4130  * until the port transitions from down to up state.
4131  */
4132 #define MLXSW_REG_PTYS_ID 0x5004
4133 #define MLXSW_REG_PTYS_LEN 0x40
4134
4135 MLXSW_REG_DEFINE(ptys, MLXSW_REG_PTYS_ID, MLXSW_REG_PTYS_LEN);
4136
4137 /* an_disable_admin
4138  * Auto negotiation disable administrative configuration
4139  * 0 - Device doesn't support AN disable.
4140  * 1 - Device supports AN disable.
4141  * Access: RW
4142  */
4143 MLXSW_ITEM32(reg, ptys, an_disable_admin, 0x00, 30, 1);
4144
4145 /* reg_ptys_local_port
4146  * Local port number.
4147  * Access: Index
4148  */
4149 MLXSW_ITEM32(reg, ptys, local_port, 0x00, 16, 8);
4150
4151 #define MLXSW_REG_PTYS_PROTO_MASK_IB    BIT(0)
4152 #define MLXSW_REG_PTYS_PROTO_MASK_ETH   BIT(2)
4153
4154 /* reg_ptys_proto_mask
4155  * Protocol mask. Indicates which protocol is used.
4156  * 0 - Infiniband.
4157  * 1 - Fibre Channel.
4158  * 2 - Ethernet.
4159  * Access: Index
4160  */
4161 MLXSW_ITEM32(reg, ptys, proto_mask, 0x00, 0, 3);
4162
4163 enum {
4164         MLXSW_REG_PTYS_AN_STATUS_NA,
4165         MLXSW_REG_PTYS_AN_STATUS_OK,
4166         MLXSW_REG_PTYS_AN_STATUS_FAIL,
4167 };
4168
4169 /* reg_ptys_an_status
4170  * Autonegotiation status.
4171  * Access: RO
4172  */
4173 MLXSW_ITEM32(reg, ptys, an_status, 0x04, 28, 4);
4174
4175 #define MLXSW_REG_PTYS_EXT_ETH_SPEED_SGMII_100M                         BIT(0)
4176 #define MLXSW_REG_PTYS_EXT_ETH_SPEED_1000BASE_X_SGMII                   BIT(1)
4177 #define MLXSW_REG_PTYS_EXT_ETH_SPEED_2_5GBASE_X_2_5GMII                 BIT(2)
4178 #define MLXSW_REG_PTYS_EXT_ETH_SPEED_5GBASE_R                           BIT(3)
4179 #define MLXSW_REG_PTYS_EXT_ETH_SPEED_XFI_XAUI_1_10G                     BIT(4)
4180 #define MLXSW_REG_PTYS_EXT_ETH_SPEED_XLAUI_4_XLPPI_4_40G                BIT(5)
4181 #define MLXSW_REG_PTYS_EXT_ETH_SPEED_25GAUI_1_25GBASE_CR_KR             BIT(6)
4182 #define MLXSW_REG_PTYS_EXT_ETH_SPEED_50GAUI_2_LAUI_2_50GBASE_CR2_KR2    BIT(7)
4183 #define MLXSW_REG_PTYS_EXT_ETH_SPEED_50GAUI_1_LAUI_1_50GBASE_CR_KR      BIT(8)
4184 #define MLXSW_REG_PTYS_EXT_ETH_SPEED_CAUI_4_100GBASE_CR4_KR4            BIT(9)
4185 #define MLXSW_REG_PTYS_EXT_ETH_SPEED_100GAUI_2_100GBASE_CR2_KR2         BIT(10)
4186 #define MLXSW_REG_PTYS_EXT_ETH_SPEED_200GAUI_4_200GBASE_CR4_KR4         BIT(12)
4187 #define MLXSW_REG_PTYS_EXT_ETH_SPEED_400GAUI_8                          BIT(15)
4188
4189 /* reg_ptys_ext_eth_proto_cap
4190  * Extended Ethernet port supported speeds and protocols.
4191  * Access: RO
4192  */
4193 MLXSW_ITEM32(reg, ptys, ext_eth_proto_cap, 0x08, 0, 32);
4194
4195 #define MLXSW_REG_PTYS_ETH_SPEED_SGMII                  BIT(0)
4196 #define MLXSW_REG_PTYS_ETH_SPEED_1000BASE_KX            BIT(1)
4197 #define MLXSW_REG_PTYS_ETH_SPEED_10GBASE_CX4            BIT(2)
4198 #define MLXSW_REG_PTYS_ETH_SPEED_10GBASE_KX4            BIT(3)
4199 #define MLXSW_REG_PTYS_ETH_SPEED_10GBASE_KR             BIT(4)
4200 #define MLXSW_REG_PTYS_ETH_SPEED_20GBASE_KR2            BIT(5)
4201 #define MLXSW_REG_PTYS_ETH_SPEED_40GBASE_CR4            BIT(6)
4202 #define MLXSW_REG_PTYS_ETH_SPEED_40GBASE_KR4            BIT(7)
4203 #define MLXSW_REG_PTYS_ETH_SPEED_10GBASE_CR             BIT(12)
4204 #define MLXSW_REG_PTYS_ETH_SPEED_10GBASE_SR             BIT(13)
4205 #define MLXSW_REG_PTYS_ETH_SPEED_10GBASE_ER_LR          BIT(14)
4206 #define MLXSW_REG_PTYS_ETH_SPEED_40GBASE_SR4            BIT(15)
4207 #define MLXSW_REG_PTYS_ETH_SPEED_40GBASE_LR4_ER4        BIT(16)
4208 #define MLXSW_REG_PTYS_ETH_SPEED_50GBASE_SR2            BIT(18)
4209 #define MLXSW_REG_PTYS_ETH_SPEED_50GBASE_KR4            BIT(19)
4210 #define MLXSW_REG_PTYS_ETH_SPEED_100GBASE_CR4           BIT(20)
4211 #define MLXSW_REG_PTYS_ETH_SPEED_100GBASE_SR4           BIT(21)
4212 #define MLXSW_REG_PTYS_ETH_SPEED_100GBASE_KR4           BIT(22)
4213 #define MLXSW_REG_PTYS_ETH_SPEED_100GBASE_LR4_ER4       BIT(23)
4214 #define MLXSW_REG_PTYS_ETH_SPEED_100BASE_TX             BIT(24)
4215 #define MLXSW_REG_PTYS_ETH_SPEED_100BASE_T              BIT(25)
4216 #define MLXSW_REG_PTYS_ETH_SPEED_10GBASE_T              BIT(26)
4217 #define MLXSW_REG_PTYS_ETH_SPEED_25GBASE_CR             BIT(27)
4218 #define MLXSW_REG_PTYS_ETH_SPEED_25GBASE_KR             BIT(28)
4219 #define MLXSW_REG_PTYS_ETH_SPEED_25GBASE_SR             BIT(29)
4220 #define MLXSW_REG_PTYS_ETH_SPEED_50GBASE_CR2            BIT(30)
4221 #define MLXSW_REG_PTYS_ETH_SPEED_50GBASE_KR2            BIT(31)
4222
4223 /* reg_ptys_eth_proto_cap
4224  * Ethernet port supported speeds and protocols.
4225  * Access: RO
4226  */
4227 MLXSW_ITEM32(reg, ptys, eth_proto_cap, 0x0C, 0, 32);
4228
4229 /* reg_ptys_ib_link_width_cap
4230  * IB port supported widths.
4231  * Access: RO
4232  */
4233 MLXSW_ITEM32(reg, ptys, ib_link_width_cap, 0x10, 16, 16);
4234
4235 #define MLXSW_REG_PTYS_IB_SPEED_SDR     BIT(0)
4236 #define MLXSW_REG_PTYS_IB_SPEED_DDR     BIT(1)
4237 #define MLXSW_REG_PTYS_IB_SPEED_QDR     BIT(2)
4238 #define MLXSW_REG_PTYS_IB_SPEED_FDR10   BIT(3)
4239 #define MLXSW_REG_PTYS_IB_SPEED_FDR     BIT(4)
4240 #define MLXSW_REG_PTYS_IB_SPEED_EDR     BIT(5)
4241
4242 /* reg_ptys_ib_proto_cap
4243  * IB port supported speeds and protocols.
4244  * Access: RO
4245  */
4246 MLXSW_ITEM32(reg, ptys, ib_proto_cap, 0x10, 0, 16);
4247
4248 /* reg_ptys_ext_eth_proto_admin
4249  * Extended speed and protocol to set port to.
4250  * Access: RW
4251  */
4252 MLXSW_ITEM32(reg, ptys, ext_eth_proto_admin, 0x14, 0, 32);
4253
4254 /* reg_ptys_eth_proto_admin
4255  * Speed and protocol to set port to.
4256  * Access: RW
4257  */
4258 MLXSW_ITEM32(reg, ptys, eth_proto_admin, 0x18, 0, 32);
4259
4260 /* reg_ptys_ib_link_width_admin
4261  * IB width to set port to.
4262  * Access: RW
4263  */
4264 MLXSW_ITEM32(reg, ptys, ib_link_width_admin, 0x1C, 16, 16);
4265
4266 /* reg_ptys_ib_proto_admin
4267  * IB speeds and protocols to set port to.
4268  * Access: RW
4269  */
4270 MLXSW_ITEM32(reg, ptys, ib_proto_admin, 0x1C, 0, 16);
4271
4272 /* reg_ptys_ext_eth_proto_oper
4273  * The extended current speed and protocol configured for the port.
4274  * Access: RO
4275  */
4276 MLXSW_ITEM32(reg, ptys, ext_eth_proto_oper, 0x20, 0, 32);
4277
4278 /* reg_ptys_eth_proto_oper
4279  * The current speed and protocol configured for the port.
4280  * Access: RO
4281  */
4282 MLXSW_ITEM32(reg, ptys, eth_proto_oper, 0x24, 0, 32);
4283
4284 /* reg_ptys_ib_link_width_oper
4285  * The current IB width to set port to.
4286  * Access: RO
4287  */
4288 MLXSW_ITEM32(reg, ptys, ib_link_width_oper, 0x28, 16, 16);
4289
4290 /* reg_ptys_ib_proto_oper
4291  * The current IB speed and protocol.
4292  * Access: RO
4293  */
4294 MLXSW_ITEM32(reg, ptys, ib_proto_oper, 0x28, 0, 16);
4295
4296 enum mlxsw_reg_ptys_connector_type {
4297         MLXSW_REG_PTYS_CONNECTOR_TYPE_UNKNOWN_OR_NO_CONNECTOR,
4298         MLXSW_REG_PTYS_CONNECTOR_TYPE_PORT_NONE,
4299         MLXSW_REG_PTYS_CONNECTOR_TYPE_PORT_TP,
4300         MLXSW_REG_PTYS_CONNECTOR_TYPE_PORT_AUI,
4301         MLXSW_REG_PTYS_CONNECTOR_TYPE_PORT_BNC,
4302         MLXSW_REG_PTYS_CONNECTOR_TYPE_PORT_MII,
4303         MLXSW_REG_PTYS_CONNECTOR_TYPE_PORT_FIBRE,
4304         MLXSW_REG_PTYS_CONNECTOR_TYPE_PORT_DA,
4305         MLXSW_REG_PTYS_CONNECTOR_TYPE_PORT_OTHER,
4306 };
4307
4308 /* reg_ptys_connector_type
4309  * Connector type indication.
4310  * Access: RO
4311  */
4312 MLXSW_ITEM32(reg, ptys, connector_type, 0x2C, 0, 4);
4313
4314 static inline void mlxsw_reg_ptys_eth_pack(char *payload, u8 local_port,
4315                                            u32 proto_admin, bool autoneg)
4316 {
4317         MLXSW_REG_ZERO(ptys, payload);
4318         mlxsw_reg_ptys_local_port_set(payload, local_port);
4319         mlxsw_reg_ptys_proto_mask_set(payload, MLXSW_REG_PTYS_PROTO_MASK_ETH);
4320         mlxsw_reg_ptys_eth_proto_admin_set(payload, proto_admin);
4321         mlxsw_reg_ptys_an_disable_admin_set(payload, !autoneg);
4322 }
4323
4324 static inline void mlxsw_reg_ptys_ext_eth_pack(char *payload, u8 local_port,
4325                                                u32 proto_admin, bool autoneg)
4326 {
4327         MLXSW_REG_ZERO(ptys, payload);
4328         mlxsw_reg_ptys_local_port_set(payload, local_port);
4329         mlxsw_reg_ptys_proto_mask_set(payload, MLXSW_REG_PTYS_PROTO_MASK_ETH);
4330         mlxsw_reg_ptys_ext_eth_proto_admin_set(payload, proto_admin);
4331         mlxsw_reg_ptys_an_disable_admin_set(payload, !autoneg);
4332 }
4333
4334 static inline void mlxsw_reg_ptys_eth_unpack(char *payload,
4335                                              u32 *p_eth_proto_cap,
4336                                              u32 *p_eth_proto_admin,
4337                                              u32 *p_eth_proto_oper)
4338 {
4339         if (p_eth_proto_cap)
4340                 *p_eth_proto_cap =
4341                         mlxsw_reg_ptys_eth_proto_cap_get(payload);
4342         if (p_eth_proto_admin)
4343                 *p_eth_proto_admin =
4344                         mlxsw_reg_ptys_eth_proto_admin_get(payload);
4345         if (p_eth_proto_oper)
4346                 *p_eth_proto_oper =
4347                         mlxsw_reg_ptys_eth_proto_oper_get(payload);
4348 }
4349
4350 static inline void mlxsw_reg_ptys_ext_eth_unpack(char *payload,
4351                                                  u32 *p_eth_proto_cap,
4352                                                  u32 *p_eth_proto_admin,
4353                                                  u32 *p_eth_proto_oper)
4354 {
4355         if (p_eth_proto_cap)
4356                 *p_eth_proto_cap =
4357                         mlxsw_reg_ptys_ext_eth_proto_cap_get(payload);
4358         if (p_eth_proto_admin)
4359                 *p_eth_proto_admin =
4360                         mlxsw_reg_ptys_ext_eth_proto_admin_get(payload);
4361         if (p_eth_proto_oper)
4362                 *p_eth_proto_oper =
4363                         mlxsw_reg_ptys_ext_eth_proto_oper_get(payload);
4364 }
4365
4366 static inline void mlxsw_reg_ptys_ib_pack(char *payload, u8 local_port,
4367                                           u16 proto_admin, u16 link_width)
4368 {
4369         MLXSW_REG_ZERO(ptys, payload);
4370         mlxsw_reg_ptys_local_port_set(payload, local_port);
4371         mlxsw_reg_ptys_proto_mask_set(payload, MLXSW_REG_PTYS_PROTO_MASK_IB);
4372         mlxsw_reg_ptys_ib_proto_admin_set(payload, proto_admin);
4373         mlxsw_reg_ptys_ib_link_width_admin_set(payload, link_width);
4374 }
4375
4376 static inline void mlxsw_reg_ptys_ib_unpack(char *payload, u16 *p_ib_proto_cap,
4377                                             u16 *p_ib_link_width_cap,
4378                                             u16 *p_ib_proto_oper,
4379                                             u16 *p_ib_link_width_oper)
4380 {
4381         if (p_ib_proto_cap)
4382                 *p_ib_proto_cap = mlxsw_reg_ptys_ib_proto_cap_get(payload);
4383         if (p_ib_link_width_cap)
4384                 *p_ib_link_width_cap =
4385                         mlxsw_reg_ptys_ib_link_width_cap_get(payload);
4386         if (p_ib_proto_oper)
4387                 *p_ib_proto_oper = mlxsw_reg_ptys_ib_proto_oper_get(payload);
4388         if (p_ib_link_width_oper)
4389                 *p_ib_link_width_oper =
4390                         mlxsw_reg_ptys_ib_link_width_oper_get(payload);
4391 }
4392
4393 /* PPAD - Port Physical Address Register
4394  * -------------------------------------
4395  * The PPAD register configures the per port physical MAC address.
4396  */
4397 #define MLXSW_REG_PPAD_ID 0x5005
4398 #define MLXSW_REG_PPAD_LEN 0x10
4399
4400 MLXSW_REG_DEFINE(ppad, MLXSW_REG_PPAD_ID, MLXSW_REG_PPAD_LEN);
4401
4402 /* reg_ppad_single_base_mac
4403  * 0: base_mac, local port should be 0 and mac[7:0] is
4404  * reserved. HW will set incremental
4405  * 1: single_mac - mac of the local_port
4406  * Access: RW
4407  */
4408 MLXSW_ITEM32(reg, ppad, single_base_mac, 0x00, 28, 1);
4409
4410 /* reg_ppad_local_port
4411  * port number, if single_base_mac = 0 then local_port is reserved
4412  * Access: RW
4413  */
4414 MLXSW_ITEM32(reg, ppad, local_port, 0x00, 16, 8);
4415
4416 /* reg_ppad_mac
4417  * If single_base_mac = 0 - base MAC address, mac[7:0] is reserved.
4418  * If single_base_mac = 1 - the per port MAC address
4419  * Access: RW
4420  */
4421 MLXSW_ITEM_BUF(reg, ppad, mac, 0x02, 6);
4422
4423 static inline void mlxsw_reg_ppad_pack(char *payload, bool single_base_mac,
4424                                        u8 local_port)
4425 {
4426         MLXSW_REG_ZERO(ppad, payload);
4427         mlxsw_reg_ppad_single_base_mac_set(payload, !!single_base_mac);
4428         mlxsw_reg_ppad_local_port_set(payload, local_port);
4429 }
4430
4431 /* PAOS - Ports Administrative and Operational Status Register
4432  * -----------------------------------------------------------
4433  * Configures and retrieves per port administrative and operational status.
4434  */
4435 #define MLXSW_REG_PAOS_ID 0x5006
4436 #define MLXSW_REG_PAOS_LEN 0x10
4437
4438 MLXSW_REG_DEFINE(paos, MLXSW_REG_PAOS_ID, MLXSW_REG_PAOS_LEN);
4439
4440 /* reg_paos_swid
4441  * Switch partition ID with which to associate the port.
4442  * Note: while external ports uses unique local port numbers (and thus swid is
4443  * redundant), router ports use the same local port number where swid is the
4444  * only indication for the relevant port.
4445  * Access: Index
4446  */
4447 MLXSW_ITEM32(reg, paos, swid, 0x00, 24, 8);
4448
4449 /* reg_paos_local_port
4450  * Local port number.
4451  * Access: Index
4452  */
4453 MLXSW_ITEM32(reg, paos, local_port, 0x00, 16, 8);
4454
4455 /* reg_paos_admin_status
4456  * Port administrative state (the desired state of the port):
4457  * 1 - Up.
4458  * 2 - Down.
4459  * 3 - Up once. This means that in case of link failure, the port won't go
4460  *     into polling mode, but will wait to be re-enabled by software.
4461  * 4 - Disabled by system. Can only be set by hardware.
4462  * Access: RW
4463  */
4464 MLXSW_ITEM32(reg, paos, admin_status, 0x00, 8, 4);
4465
4466 /* reg_paos_oper_status
4467  * Port operational state (the current state):
4468  * 1 - Up.
4469  * 2 - Down.
4470  * 3 - Down by port failure. This means that the device will not let the
4471  *     port up again until explicitly specified by software.
4472  * Access: RO
4473  */
4474 MLXSW_ITEM32(reg, paos, oper_status, 0x00, 0, 4);
4475
4476 /* reg_paos_ase
4477  * Admin state update enabled.
4478  * Access: WO
4479  */
4480 MLXSW_ITEM32(reg, paos, ase, 0x04, 31, 1);
4481
4482 /* reg_paos_ee
4483  * Event update enable. If this bit is set, event generation will be
4484  * updated based on the e field.
4485  * Access: WO
4486  */
4487 MLXSW_ITEM32(reg, paos, ee, 0x04, 30, 1);
4488
4489 /* reg_paos_e
4490  * Event generation on operational state change:
4491  * 0 - Do not generate event.
4492  * 1 - Generate Event.
4493  * 2 - Generate Single Event.
4494  * Access: RW
4495  */
4496 MLXSW_ITEM32(reg, paos, e, 0x04, 0, 2);
4497
4498 static inline void mlxsw_reg_paos_pack(char *payload, u8 local_port,
4499                                        enum mlxsw_port_admin_status status)
4500 {
4501         MLXSW_REG_ZERO(paos, payload);
4502         mlxsw_reg_paos_swid_set(payload, 0);
4503         mlxsw_reg_paos_local_port_set(payload, local_port);
4504         mlxsw_reg_paos_admin_status_set(payload, status);
4505         mlxsw_reg_paos_oper_status_set(payload, 0);
4506         mlxsw_reg_paos_ase_set(payload, 1);
4507         mlxsw_reg_paos_ee_set(payload, 1);
4508         mlxsw_reg_paos_e_set(payload, 1);
4509 }
4510
4511 /* PFCC - Ports Flow Control Configuration Register
4512  * ------------------------------------------------
4513  * Configures and retrieves the per port flow control configuration.
4514  */
4515 #define MLXSW_REG_PFCC_ID 0x5007
4516 #define MLXSW_REG_PFCC_LEN 0x20
4517
4518 MLXSW_REG_DEFINE(pfcc, MLXSW_REG_PFCC_ID, MLXSW_REG_PFCC_LEN);
4519
4520 /* reg_pfcc_local_port
4521  * Local port number.
4522  * Access: Index
4523  */
4524 MLXSW_ITEM32(reg, pfcc, local_port, 0x00, 16, 8);
4525
4526 /* reg_pfcc_pnat
4527  * Port number access type. Determines the way local_port is interpreted:
4528  * 0 - Local port number.
4529  * 1 - IB / label port number.
4530  * Access: Index
4531  */
4532 MLXSW_ITEM32(reg, pfcc, pnat, 0x00, 14, 2);
4533
4534 /* reg_pfcc_shl_cap
4535  * Send to higher layers capabilities:
4536  * 0 - No capability of sending Pause and PFC frames to higher layers.
4537  * 1 - Device has capability of sending Pause and PFC frames to higher
4538  *     layers.
4539  * Access: RO
4540  */
4541 MLXSW_ITEM32(reg, pfcc, shl_cap, 0x00, 1, 1);
4542
4543 /* reg_pfcc_shl_opr
4544  * Send to higher layers operation:
4545  * 0 - Pause and PFC frames are handled by the port (default).
4546  * 1 - Pause and PFC frames are handled by the port and also sent to
4547  *     higher layers. Only valid if shl_cap = 1.
4548  * Access: RW
4549  */
4550 MLXSW_ITEM32(reg, pfcc, shl_opr, 0x00, 0, 1);
4551
4552 /* reg_pfcc_ppan
4553  * Pause policy auto negotiation.
4554  * 0 - Disabled. Generate / ignore Pause frames based on pptx / pprtx.
4555  * 1 - Enabled. When auto-negotiation is performed, set the Pause policy
4556  *     based on the auto-negotiation resolution.
4557  * Access: RW
4558  *
4559  * Note: The auto-negotiation advertisement is set according to pptx and
4560  * pprtx. When PFC is set on Tx / Rx, ppan must be set to 0.
4561  */
4562 MLXSW_ITEM32(reg, pfcc, ppan, 0x04, 28, 4);
4563
4564 /* reg_pfcc_prio_mask_tx
4565  * Bit per priority indicating if Tx flow control policy should be
4566  * updated based on bit pfctx.
4567  * Access: WO
4568  */
4569 MLXSW_ITEM32(reg, pfcc, prio_mask_tx, 0x04, 16, 8);
4570
4571 /* reg_pfcc_prio_mask_rx
4572  * Bit per priority indicating if Rx flow control policy should be
4573  * updated based on bit pfcrx.
4574  * Access: WO
4575  */
4576 MLXSW_ITEM32(reg, pfcc, prio_mask_rx, 0x04, 0, 8);
4577
4578 /* reg_pfcc_pptx
4579  * Admin Pause policy on Tx.
4580  * 0 - Never generate Pause frames (default).
4581  * 1 - Generate Pause frames according to Rx buffer threshold.
4582  * Access: RW
4583  */
4584 MLXSW_ITEM32(reg, pfcc, pptx, 0x08, 31, 1);
4585
4586 /* reg_pfcc_aptx
4587  * Active (operational) Pause policy on Tx.
4588  * 0 - Never generate Pause frames.
4589  * 1 - Generate Pause frames according to Rx buffer threshold.
4590  * Access: RO
4591  */
4592 MLXSW_ITEM32(reg, pfcc, aptx, 0x08, 30, 1);
4593
4594 /* reg_pfcc_pfctx
4595  * Priority based flow control policy on Tx[7:0]. Per-priority bit mask:
4596  * 0 - Never generate priority Pause frames on the specified priority
4597  *     (default).
4598  * 1 - Generate priority Pause frames according to Rx buffer threshold on
4599  *     the specified priority.
4600  * Access: RW
4601  *
4602  * Note: pfctx and pptx must be mutually exclusive.
4603  */
4604 MLXSW_ITEM32(reg, pfcc, pfctx, 0x08, 16, 8);
4605
4606 /* reg_pfcc_pprx
4607  * Admin Pause policy on Rx.
4608  * 0 - Ignore received Pause frames (default).
4609  * 1 - Respect received Pause frames.
4610  * Access: RW
4611  */
4612 MLXSW_ITEM32(reg, pfcc, pprx, 0x0C, 31, 1);
4613
4614 /* reg_pfcc_aprx
4615  * Active (operational) Pause policy on Rx.
4616  * 0 - Ignore received Pause frames.
4617  * 1 - Respect received Pause frames.
4618  * Access: RO
4619  */
4620 MLXSW_ITEM32(reg, pfcc, aprx, 0x0C, 30, 1);
4621
4622 /* reg_pfcc_pfcrx
4623  * Priority based flow control policy on Rx[7:0]. Per-priority bit mask:
4624  * 0 - Ignore incoming priority Pause frames on the specified priority
4625  *     (default).
4626  * 1 - Respect incoming priority Pause frames on the specified priority.
4627  * Access: RW
4628  */
4629 MLXSW_ITEM32(reg, pfcc, pfcrx, 0x0C, 16, 8);
4630
4631 #define MLXSW_REG_PFCC_ALL_PRIO 0xFF
4632
4633 static inline void mlxsw_reg_pfcc_prio_pack(char *payload, u8 pfc_en)
4634 {
4635         mlxsw_reg_pfcc_prio_mask_tx_set(payload, MLXSW_REG_PFCC_ALL_PRIO);
4636         mlxsw_reg_pfcc_prio_mask_rx_set(payload, MLXSW_REG_PFCC_ALL_PRIO);
4637         mlxsw_reg_pfcc_pfctx_set(payload, pfc_en);
4638         mlxsw_reg_pfcc_pfcrx_set(payload, pfc_en);
4639 }
4640
4641 static inline void mlxsw_reg_pfcc_pack(char *payload, u8 local_port)
4642 {
4643         MLXSW_REG_ZERO(pfcc, payload);
4644         mlxsw_reg_pfcc_local_port_set(payload, local_port);
4645 }
4646
4647 /* PPCNT - Ports Performance Counters Register
4648  * -------------------------------------------
4649  * The PPCNT register retrieves per port performance counters.
4650  */
4651 #define MLXSW_REG_PPCNT_ID 0x5008
4652 #define MLXSW_REG_PPCNT_LEN 0x100
4653 #define MLXSW_REG_PPCNT_COUNTERS_OFFSET 0x08
4654
4655 MLXSW_REG_DEFINE(ppcnt, MLXSW_REG_PPCNT_ID, MLXSW_REG_PPCNT_LEN);
4656
4657 /* reg_ppcnt_swid
4658  * For HCA: must be always 0.
4659  * Switch partition ID to associate port with.
4660  * Switch partitions are numbered from 0 to 7 inclusively.
4661  * Switch partition 254 indicates stacking ports.
4662  * Switch partition 255 indicates all switch partitions.
4663  * Only valid on Set() operation with local_port=255.
4664  * Access: Index
4665  */
4666 MLXSW_ITEM32(reg, ppcnt, swid, 0x00, 24, 8);
4667
4668 /* reg_ppcnt_local_port
4669  * Local port number.
4670  * 255 indicates all ports on the device, and is only allowed
4671  * for Set() operation.
4672  * Access: Index
4673  */
4674 MLXSW_ITEM32(reg, ppcnt, local_port, 0x00, 16, 8);
4675
4676 /* reg_ppcnt_pnat
4677  * Port number access type:
4678  * 0 - Local port number
4679  * 1 - IB port number
4680  * Access: Index
4681  */
4682 MLXSW_ITEM32(reg, ppcnt, pnat, 0x00, 14, 2);
4683
4684 enum mlxsw_reg_ppcnt_grp {
4685         MLXSW_REG_PPCNT_IEEE_8023_CNT = 0x0,
4686         MLXSW_REG_PPCNT_RFC_2863_CNT = 0x1,
4687         MLXSW_REG_PPCNT_RFC_2819_CNT = 0x2,
4688         MLXSW_REG_PPCNT_RFC_3635_CNT = 0x3,
4689         MLXSW_REG_PPCNT_EXT_CNT = 0x5,
4690         MLXSW_REG_PPCNT_DISCARD_CNT = 0x6,
4691         MLXSW_REG_PPCNT_PRIO_CNT = 0x10,
4692         MLXSW_REG_PPCNT_TC_CNT = 0x11,
4693         MLXSW_REG_PPCNT_TC_CONG_TC = 0x13,
4694 };
4695
4696 /* reg_ppcnt_grp
4697  * Performance counter group.
4698  * Group 63 indicates all groups. Only valid on Set() operation with
4699  * clr bit set.
4700  * 0x0: IEEE 802.3 Counters
4701  * 0x1: RFC 2863 Counters
4702  * 0x2: RFC 2819 Counters
4703  * 0x3: RFC 3635 Counters
4704  * 0x5: Ethernet Extended Counters
4705  * 0x6: Ethernet Discard Counters
4706  * 0x8: Link Level Retransmission Counters
4707  * 0x10: Per Priority Counters
4708  * 0x11: Per Traffic Class Counters
4709  * 0x12: Physical Layer Counters
4710  * 0x13: Per Traffic Class Congestion Counters
4711  * Access: Index
4712  */
4713 MLXSW_ITEM32(reg, ppcnt, grp, 0x00, 0, 6);
4714
4715 /* reg_ppcnt_clr
4716  * Clear counters. Setting the clr bit will reset the counter value
4717  * for all counters in the counter group. This bit can be set
4718  * for both Set() and Get() operation.
4719  * Access: OP
4720  */
4721 MLXSW_ITEM32(reg, ppcnt, clr, 0x04, 31, 1);
4722
4723 /* reg_ppcnt_prio_tc
4724  * Priority for counter set that support per priority, valid values: 0-7.
4725  * Traffic class for counter set that support per traffic class,
4726  * valid values: 0- cap_max_tclass-1 .
4727  * For HCA: cap_max_tclass is always 8.
4728  * Otherwise must be 0.
4729  * Access: Index
4730  */
4731 MLXSW_ITEM32(reg, ppcnt, prio_tc, 0x04, 0, 5);
4732
4733 /* Ethernet IEEE 802.3 Counter Group */
4734
4735 /* reg_ppcnt_a_frames_transmitted_ok
4736  * Access: RO
4737  */
4738 MLXSW_ITEM64(reg, ppcnt, a_frames_transmitted_ok,
4739              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x00, 0, 64);
4740
4741 /* reg_ppcnt_a_frames_received_ok
4742  * Access: RO
4743  */
4744 MLXSW_ITEM64(reg, ppcnt, a_frames_received_ok,
4745              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x08, 0, 64);
4746
4747 /* reg_ppcnt_a_frame_check_sequence_errors
4748  * Access: RO
4749  */
4750 MLXSW_ITEM64(reg, ppcnt, a_frame_check_sequence_errors,
4751              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x10, 0, 64);
4752
4753 /* reg_ppcnt_a_alignment_errors
4754  * Access: RO
4755  */
4756 MLXSW_ITEM64(reg, ppcnt, a_alignment_errors,
4757              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x18, 0, 64);
4758
4759 /* reg_ppcnt_a_octets_transmitted_ok
4760  * Access: RO
4761  */
4762 MLXSW_ITEM64(reg, ppcnt, a_octets_transmitted_ok,
4763              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x20, 0, 64);
4764
4765 /* reg_ppcnt_a_octets_received_ok
4766  * Access: RO
4767  */
4768 MLXSW_ITEM64(reg, ppcnt, a_octets_received_ok,
4769              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x28, 0, 64);
4770
4771 /* reg_ppcnt_a_multicast_frames_xmitted_ok
4772  * Access: RO
4773  */
4774 MLXSW_ITEM64(reg, ppcnt, a_multicast_frames_xmitted_ok,
4775              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x30, 0, 64);
4776
4777 /* reg_ppcnt_a_broadcast_frames_xmitted_ok
4778  * Access: RO
4779  */
4780 MLXSW_ITEM64(reg, ppcnt, a_broadcast_frames_xmitted_ok,
4781              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x38, 0, 64);
4782
4783 /* reg_ppcnt_a_multicast_frames_received_ok
4784  * Access: RO
4785  */
4786 MLXSW_ITEM64(reg, ppcnt, a_multicast_frames_received_ok,
4787              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x40, 0, 64);
4788
4789 /* reg_ppcnt_a_broadcast_frames_received_ok
4790  * Access: RO
4791  */
4792 MLXSW_ITEM64(reg, ppcnt, a_broadcast_frames_received_ok,
4793              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x48, 0, 64);
4794
4795 /* reg_ppcnt_a_in_range_length_errors
4796  * Access: RO
4797  */
4798 MLXSW_ITEM64(reg, ppcnt, a_in_range_length_errors,
4799              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x50, 0, 64);
4800
4801 /* reg_ppcnt_a_out_of_range_length_field
4802  * Access: RO
4803  */
4804 MLXSW_ITEM64(reg, ppcnt, a_out_of_range_length_field,
4805              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x58, 0, 64);
4806
4807 /* reg_ppcnt_a_frame_too_long_errors
4808  * Access: RO
4809  */
4810 MLXSW_ITEM64(reg, ppcnt, a_frame_too_long_errors,
4811              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x60, 0, 64);
4812
4813 /* reg_ppcnt_a_symbol_error_during_carrier
4814  * Access: RO
4815  */
4816 MLXSW_ITEM64(reg, ppcnt, a_symbol_error_during_carrier,
4817              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x68, 0, 64);
4818
4819 /* reg_ppcnt_a_mac_control_frames_transmitted
4820  * Access: RO
4821  */
4822 MLXSW_ITEM64(reg, ppcnt, a_mac_control_frames_transmitted,
4823              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x70, 0, 64);
4824
4825 /* reg_ppcnt_a_mac_control_frames_received
4826  * Access: RO
4827  */
4828 MLXSW_ITEM64(reg, ppcnt, a_mac_control_frames_received,
4829              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x78, 0, 64);
4830
4831 /* reg_ppcnt_a_unsupported_opcodes_received
4832  * Access: RO
4833  */
4834 MLXSW_ITEM64(reg, ppcnt, a_unsupported_opcodes_received,
4835              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x80, 0, 64);
4836
4837 /* reg_ppcnt_a_pause_mac_ctrl_frames_received
4838  * Access: RO
4839  */
4840 MLXSW_ITEM64(reg, ppcnt, a_pause_mac_ctrl_frames_received,
4841              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x88, 0, 64);
4842
4843 /* reg_ppcnt_a_pause_mac_ctrl_frames_transmitted
4844  * Access: RO
4845  */
4846 MLXSW_ITEM64(reg, ppcnt, a_pause_mac_ctrl_frames_transmitted,
4847              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x90, 0, 64);
4848
4849 /* Ethernet RFC 2863 Counter Group */
4850
4851 /* reg_ppcnt_if_in_discards
4852  * Access: RO
4853  */
4854 MLXSW_ITEM64(reg, ppcnt, if_in_discards,
4855              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x10, 0, 64);
4856
4857 /* reg_ppcnt_if_out_discards
4858  * Access: RO
4859  */
4860 MLXSW_ITEM64(reg, ppcnt, if_out_discards,
4861              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x38, 0, 64);
4862
4863 /* reg_ppcnt_if_out_errors
4864  * Access: RO
4865  */
4866 MLXSW_ITEM64(reg, ppcnt, if_out_errors,
4867              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x40, 0, 64);
4868
4869 /* Ethernet RFC 2819 Counter Group */
4870
4871 /* reg_ppcnt_ether_stats_undersize_pkts
4872  * Access: RO
4873  */
4874 MLXSW_ITEM64(reg, ppcnt, ether_stats_undersize_pkts,
4875              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x30, 0, 64);
4876
4877 /* reg_ppcnt_ether_stats_oversize_pkts
4878  * Access: RO
4879  */
4880 MLXSW_ITEM64(reg, ppcnt, ether_stats_oversize_pkts,
4881              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x38, 0, 64);
4882
4883 /* reg_ppcnt_ether_stats_fragments
4884  * Access: RO
4885  */
4886 MLXSW_ITEM64(reg, ppcnt, ether_stats_fragments,
4887              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x40, 0, 64);
4888
4889 /* reg_ppcnt_ether_stats_pkts64octets
4890  * Access: RO
4891  */
4892 MLXSW_ITEM64(reg, ppcnt, ether_stats_pkts64octets,
4893              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x58, 0, 64);
4894
4895 /* reg_ppcnt_ether_stats_pkts65to127octets
4896  * Access: RO
4897  */
4898 MLXSW_ITEM64(reg, ppcnt, ether_stats_pkts65to127octets,
4899              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x60, 0, 64);
4900
4901 /* reg_ppcnt_ether_stats_pkts128to255octets
4902  * Access: RO
4903  */
4904 MLXSW_ITEM64(reg, ppcnt, ether_stats_pkts128to255octets,
4905              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x68, 0, 64);
4906
4907 /* reg_ppcnt_ether_stats_pkts256to511octets
4908  * Access: RO
4909  */
4910 MLXSW_ITEM64(reg, ppcnt, ether_stats_pkts256to511octets,
4911              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x70, 0, 64);
4912
4913 /* reg_ppcnt_ether_stats_pkts512to1023octets
4914  * Access: RO
4915  */
4916 MLXSW_ITEM64(reg, ppcnt, ether_stats_pkts512to1023octets,
4917              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x78, 0, 64);
4918
4919 /* reg_ppcnt_ether_stats_pkts1024to1518octets
4920  * Access: RO
4921  */
4922 MLXSW_ITEM64(reg, ppcnt, ether_stats_pkts1024to1518octets,
4923              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x80, 0, 64);
4924
4925 /* reg_ppcnt_ether_stats_pkts1519to2047octets
4926  * Access: RO
4927  */
4928 MLXSW_ITEM64(reg, ppcnt, ether_stats_pkts1519to2047octets,
4929              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x88, 0, 64);
4930
4931 /* reg_ppcnt_ether_stats_pkts2048to4095octets
4932  * Access: RO
4933  */
4934 MLXSW_ITEM64(reg, ppcnt, ether_stats_pkts2048to4095octets,
4935              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x90, 0, 64);
4936
4937 /* reg_ppcnt_ether_stats_pkts4096to8191octets
4938  * Access: RO
4939  */
4940 MLXSW_ITEM64(reg, ppcnt, ether_stats_pkts4096to8191octets,
4941              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x98, 0, 64);
4942
4943 /* reg_ppcnt_ether_stats_pkts8192to10239octets
4944  * Access: RO
4945  */
4946 MLXSW_ITEM64(reg, ppcnt, ether_stats_pkts8192to10239octets,
4947              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0xA0, 0, 64);
4948
4949 /* Ethernet RFC 3635 Counter Group */
4950
4951 /* reg_ppcnt_dot3stats_fcs_errors
4952  * Access: RO
4953  */
4954 MLXSW_ITEM64(reg, ppcnt, dot3stats_fcs_errors,
4955              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x08, 0, 64);
4956
4957 /* reg_ppcnt_dot3stats_symbol_errors
4958  * Access: RO
4959  */
4960 MLXSW_ITEM64(reg, ppcnt, dot3stats_symbol_errors,
4961              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x60, 0, 64);
4962
4963 /* reg_ppcnt_dot3control_in_unknown_opcodes
4964  * Access: RO
4965  */
4966 MLXSW_ITEM64(reg, ppcnt, dot3control_in_unknown_opcodes,
4967              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x68, 0, 64);
4968
4969 /* reg_ppcnt_dot3in_pause_frames
4970  * Access: RO
4971  */
4972 MLXSW_ITEM64(reg, ppcnt, dot3in_pause_frames,
4973              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x70, 0, 64);
4974
4975 /* Ethernet Extended Counter Group Counters */
4976
4977 /* reg_ppcnt_ecn_marked
4978  * Access: RO
4979  */
4980 MLXSW_ITEM64(reg, ppcnt, ecn_marked,
4981              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x08, 0, 64);
4982
4983 /* Ethernet Discard Counter Group Counters */
4984
4985 /* reg_ppcnt_ingress_general
4986  * Access: RO
4987  */
4988 MLXSW_ITEM64(reg, ppcnt, ingress_general,
4989              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x00, 0, 64);
4990
4991 /* reg_ppcnt_ingress_policy_engine
4992  * Access: RO
4993  */
4994 MLXSW_ITEM64(reg, ppcnt, ingress_policy_engine,
4995              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x08, 0, 64);
4996
4997 /* reg_ppcnt_ingress_vlan_membership
4998  * Access: RO
4999  */
5000 MLXSW_ITEM64(reg, ppcnt, ingress_vlan_membership,
5001              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x10, 0, 64);
5002
5003 /* reg_ppcnt_ingress_tag_frame_type
5004  * Access: RO
5005  */
5006 MLXSW_ITEM64(reg, ppcnt, ingress_tag_frame_type,
5007              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x18, 0, 64);
5008
5009 /* reg_ppcnt_egress_vlan_membership
5010  * Access: RO
5011  */
5012 MLXSW_ITEM64(reg, ppcnt, egress_vlan_membership,
5013              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x20, 0, 64);
5014
5015 /* reg_ppcnt_loopback_filter
5016  * Access: RO
5017  */
5018 MLXSW_ITEM64(reg, ppcnt, loopback_filter,
5019              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x28, 0, 64);
5020
5021 /* reg_ppcnt_egress_general
5022  * Access: RO
5023  */
5024 MLXSW_ITEM64(reg, ppcnt, egress_general,
5025              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x30, 0, 64);
5026
5027 /* reg_ppcnt_egress_hoq
5028  * Access: RO
5029  */
5030 MLXSW_ITEM64(reg, ppcnt, egress_hoq,
5031              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x40, 0, 64);
5032
5033 /* reg_ppcnt_egress_policy_engine
5034  * Access: RO
5035  */
5036 MLXSW_ITEM64(reg, ppcnt, egress_policy_engine,
5037              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x50, 0, 64);
5038
5039 /* reg_ppcnt_ingress_tx_link_down
5040  * Access: RO
5041  */
5042 MLXSW_ITEM64(reg, ppcnt, ingress_tx_link_down,
5043              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x58, 0, 64);
5044
5045 /* reg_ppcnt_egress_stp_filter
5046  * Access: RO
5047  */
5048 MLXSW_ITEM64(reg, ppcnt, egress_stp_filter,
5049              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x60, 0, 64);
5050
5051 /* reg_ppcnt_egress_sll
5052  * Access: RO
5053  */
5054 MLXSW_ITEM64(reg, ppcnt, egress_sll,
5055              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x70, 0, 64);
5056
5057 /* Ethernet Per Priority Group Counters */
5058
5059 /* reg_ppcnt_rx_octets
5060  * Access: RO
5061  */
5062 MLXSW_ITEM64(reg, ppcnt, rx_octets,
5063              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x00, 0, 64);
5064
5065 /* reg_ppcnt_rx_frames
5066  * Access: RO
5067  */
5068 MLXSW_ITEM64(reg, ppcnt, rx_frames,
5069              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x20, 0, 64);
5070
5071 /* reg_ppcnt_tx_octets
5072  * Access: RO
5073  */
5074 MLXSW_ITEM64(reg, ppcnt, tx_octets,
5075              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x28, 0, 64);
5076
5077 /* reg_ppcnt_tx_frames
5078  * Access: RO
5079  */
5080 MLXSW_ITEM64(reg, ppcnt, tx_frames,
5081              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x48, 0, 64);
5082
5083 /* reg_ppcnt_rx_pause
5084  * Access: RO
5085  */
5086 MLXSW_ITEM64(reg, ppcnt, rx_pause,
5087              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x50, 0, 64);
5088
5089 /* reg_ppcnt_rx_pause_duration
5090  * Access: RO
5091  */
5092 MLXSW_ITEM64(reg, ppcnt, rx_pause_duration,
5093              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x58, 0, 64);
5094
5095 /* reg_ppcnt_tx_pause
5096  * Access: RO
5097  */
5098 MLXSW_ITEM64(reg, ppcnt, tx_pause,
5099              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x60, 0, 64);
5100
5101 /* reg_ppcnt_tx_pause_duration
5102  * Access: RO
5103  */
5104 MLXSW_ITEM64(reg, ppcnt, tx_pause_duration,
5105              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x68, 0, 64);
5106
5107 /* reg_ppcnt_rx_pause_transition
5108  * Access: RO
5109  */
5110 MLXSW_ITEM64(reg, ppcnt, tx_pause_transition,
5111              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x70, 0, 64);
5112
5113 /* Ethernet Per Traffic Group Counters */
5114
5115 /* reg_ppcnt_tc_transmit_queue
5116  * Contains the transmit queue depth in cells of traffic class
5117  * selected by prio_tc and the port selected by local_port.
5118  * The field cannot be cleared.
5119  * Access: RO
5120  */
5121 MLXSW_ITEM64(reg, ppcnt, tc_transmit_queue,
5122              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x00, 0, 64);
5123
5124 /* reg_ppcnt_tc_no_buffer_discard_uc
5125  * The number of unicast packets dropped due to lack of shared
5126  * buffer resources.
5127  * Access: RO
5128  */
5129 MLXSW_ITEM64(reg, ppcnt, tc_no_buffer_discard_uc,
5130              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x08, 0, 64);
5131
5132 /* Ethernet Per Traffic Class Congestion Group Counters */
5133
5134 /* reg_ppcnt_wred_discard
5135  * Access: RO
5136  */
5137 MLXSW_ITEM64(reg, ppcnt, wred_discard,
5138              MLXSW_REG_PPCNT_COUNTERS_OFFSET + 0x00, 0, 64);
5139
5140 static inline void mlxsw_reg_ppcnt_pack(char *payload, u8 local_port,
5141                                         enum mlxsw_reg_ppcnt_grp grp,
5142                                         u8 prio_tc)
5143 {
5144         MLXSW_REG_ZERO(ppcnt, payload);
5145         mlxsw_reg_ppcnt_swid_set(payload, 0);
5146         mlxsw_reg_ppcnt_local_port_set(payload, local_port);
5147         mlxsw_reg_ppcnt_pnat_set(payload, 0);
5148         mlxsw_reg_ppcnt_grp_set(payload, grp);
5149         mlxsw_reg_ppcnt_clr_set(payload, 0);
5150         mlxsw_reg_ppcnt_prio_tc_set(payload, prio_tc);
5151 }
5152
5153 /* PLIB - Port Local to InfiniBand Port
5154  * ------------------------------------
5155  * The PLIB register performs mapping from Local Port into InfiniBand Port.
5156  */
5157 #define MLXSW_REG_PLIB_ID 0x500A
5158 #define MLXSW_REG_PLIB_LEN 0x10
5159
5160 MLXSW_REG_DEFINE(plib, MLXSW_REG_PLIB_ID, MLXSW_REG_PLIB_LEN);
5161
5162 /* reg_plib_local_port
5163  * Local port number.
5164  * Access: Index
5165  */
5166 MLXSW_ITEM32(reg, plib, local_port, 0x00, 16, 8);
5167
5168 /* reg_plib_ib_port
5169  * InfiniBand port remapping for local_port.
5170  * Access: RW
5171  */
5172 MLXSW_ITEM32(reg, plib, ib_port, 0x00, 0, 8);
5173
5174 /* PPTB - Port Prio To Buffer Register
5175  * -----------------------------------
5176  * Configures the switch priority to buffer table.
5177  */
5178 #define MLXSW_REG_PPTB_ID 0x500B
5179 #define MLXSW_REG_PPTB_LEN 0x10
5180
5181 MLXSW_REG_DEFINE(pptb, MLXSW_REG_PPTB_ID, MLXSW_REG_PPTB_LEN);
5182
5183 enum {
5184         MLXSW_REG_PPTB_MM_UM,
5185         MLXSW_REG_PPTB_MM_UNICAST,
5186         MLXSW_REG_PPTB_MM_MULTICAST,
5187 };
5188
5189 /* reg_pptb_mm
5190  * Mapping mode.
5191  * 0 - Map both unicast and multicast packets to the same buffer.
5192  * 1 - Map only unicast packets.
5193  * 2 - Map only multicast packets.
5194  * Access: Index
5195  *
5196  * Note: SwitchX-2 only supports the first option.
5197  */
5198 MLXSW_ITEM32(reg, pptb, mm, 0x00, 28, 2);
5199
5200 /* reg_pptb_local_port
5201  * Local port number.
5202  * Access: Index
5203  */
5204 MLXSW_ITEM32(reg, pptb, local_port, 0x00, 16, 8);
5205
5206 /* reg_pptb_um
5207  * Enables the update of the untagged_buf field.
5208  * Access: RW
5209  */
5210 MLXSW_ITEM32(reg, pptb, um, 0x00, 8, 1);
5211
5212 /* reg_pptb_pm
5213  * Enables the update of the prio_to_buff field.
5214  * Bit <i> is a flag for updating the mapping for switch priority <i>.
5215  * Access: RW
5216  */
5217 MLXSW_ITEM32(reg, pptb, pm, 0x00, 0, 8);
5218
5219 /* reg_pptb_prio_to_buff
5220  * Mapping of switch priority <i> to one of the allocated receive port
5221  * buffers.
5222  * Access: RW
5223  */
5224 MLXSW_ITEM_BIT_ARRAY(reg, pptb, prio_to_buff, 0x04, 0x04, 4);
5225
5226 /* reg_pptb_pm_msb
5227  * Enables the update of the prio_to_buff field.
5228  * Bit <i> is a flag for updating the mapping for switch priority <i+8>.
5229  * Access: RW
5230  */
5231 MLXSW_ITEM32(reg, pptb, pm_msb, 0x08, 24, 8);
5232
5233 /* reg_pptb_untagged_buff
5234  * Mapping of untagged frames to one of the allocated receive port buffers.
5235  * Access: RW
5236  *
5237  * Note: In SwitchX-2 this field must be mapped to buffer 8. Reserved for
5238  * Spectrum, as it maps untagged packets based on the default switch priority.
5239  */
5240 MLXSW_ITEM32(reg, pptb, untagged_buff, 0x08, 0, 4);
5241
5242 /* reg_pptb_prio_to_buff_msb
5243  * Mapping of switch priority <i+8> to one of the allocated receive port
5244  * buffers.
5245  * Access: RW
5246  */
5247 MLXSW_ITEM_BIT_ARRAY(reg, pptb, prio_to_buff_msb, 0x0C, 0x04, 4);
5248
5249 #define MLXSW_REG_PPTB_ALL_PRIO 0xFF
5250
5251 static inline void mlxsw_reg_pptb_pack(char *payload, u8 local_port)
5252 {
5253         MLXSW_REG_ZERO(pptb, payload);
5254         mlxsw_reg_pptb_mm_set(payload, MLXSW_REG_PPTB_MM_UM);
5255         mlxsw_reg_pptb_local_port_set(payload, local_port);
5256         mlxsw_reg_pptb_pm_set(payload, MLXSW_REG_PPTB_ALL_PRIO);
5257         mlxsw_reg_pptb_pm_msb_set(payload, MLXSW_REG_PPTB_ALL_PRIO);
5258 }
5259
5260 static inline void mlxsw_reg_pptb_prio_to_buff_pack(char *payload, u8 prio,
5261                                                     u8 buff)
5262 {
5263         mlxsw_reg_pptb_prio_to_buff_set(payload, prio, buff);
5264         mlxsw_reg_pptb_prio_to_buff_msb_set(payload, prio, buff);
5265 }
5266
5267 /* PBMC - Port Buffer Management Control Register
5268  * ----------------------------------------------
5269  * The PBMC register configures and retrieves the port packet buffer
5270  * allocation for different Prios, and the Pause threshold management.
5271  */
5272 #define MLXSW_REG_PBMC_ID 0x500C
5273 #define MLXSW_REG_PBMC_LEN 0x6C
5274
5275 MLXSW_REG_DEFINE(pbmc, MLXSW_REG_PBMC_ID, MLXSW_REG_PBMC_LEN);
5276
5277 /* reg_pbmc_local_port
5278  * Local port number.
5279  * Access: Index
5280  */
5281 MLXSW_ITEM32(reg, pbmc, local_port, 0x00, 16, 8);
5282
5283 /* reg_pbmc_xoff_timer_value
5284  * When device generates a pause frame, it uses this value as the pause
5285  * timer (time for the peer port to pause in quota-512 bit time).
5286  * Access: RW
5287  */
5288 MLXSW_ITEM32(reg, pbmc, xoff_timer_value, 0x04, 16, 16);
5289
5290 /* reg_pbmc_xoff_refresh
5291  * The time before a new pause frame should be sent to refresh the pause RW
5292  * state. Using the same units as xoff_timer_value above (in quota-512 bit
5293  * time).
5294  * Access: RW
5295  */
5296 MLXSW_ITEM32(reg, pbmc, xoff_refresh, 0x04, 0, 16);
5297
5298 #define MLXSW_REG_PBMC_PORT_SHARED_BUF_IDX 11
5299
5300 /* reg_pbmc_buf_lossy
5301  * The field indicates if the buffer is lossy.
5302  * 0 - Lossless
5303  * 1 - Lossy
5304  * Access: RW
5305  */
5306 MLXSW_ITEM32_INDEXED(reg, pbmc, buf_lossy, 0x0C, 25, 1, 0x08, 0x00, false);
5307
5308 /* reg_pbmc_buf_epsb
5309  * Eligible for Port Shared buffer.
5310  * If epsb is set, packets assigned to buffer are allowed to insert the port
5311  * shared buffer.
5312  * When buf_lossy is MLXSW_REG_PBMC_LOSSY_LOSSY this field is reserved.
5313  * Access: RW
5314  */
5315 MLXSW_ITEM32_INDEXED(reg, pbmc, buf_epsb, 0x0C, 24, 1, 0x08, 0x00, false);
5316
5317 /* reg_pbmc_buf_size
5318  * The part of the packet buffer array is allocated for the specific buffer.
5319  * Units are represented in cells.
5320  * Access: RW
5321  */
5322 MLXSW_ITEM32_INDEXED(reg, pbmc, buf_size, 0x0C, 0, 16, 0x08, 0x00, false);
5323
5324 /* reg_pbmc_buf_xoff_threshold
5325  * Once the amount of data in the buffer goes above this value, device
5326  * starts sending PFC frames for all priorities associated with the
5327  * buffer. Units are represented in cells. Reserved in case of lossy
5328  * buffer.
5329  * Access: RW
5330  *
5331  * Note: In Spectrum, reserved for buffer[9].
5332  */
5333 MLXSW_ITEM32_INDEXED(reg, pbmc, buf_xoff_threshold, 0x0C, 16, 16,
5334                      0x08, 0x04, false);
5335
5336 /* reg_pbmc_buf_xon_threshold
5337  * When the amount of data in the buffer goes below this value, device
5338  * stops sending PFC frames for the priorities associated with the
5339  * buffer. Units are represented in cells. Reserved in case of lossy
5340  * buffer.
5341  * Access: RW
5342  *
5343  * Note: In Spectrum, reserved for buffer[9].
5344  */
5345 MLXSW_ITEM32_INDEXED(reg, pbmc, buf_xon_threshold, 0x0C, 0, 16,
5346                      0x08, 0x04, false);
5347
5348 static inline void mlxsw_reg_pbmc_pack(char *payload, u8 local_port,
5349                                        u16 xoff_timer_value, u16 xoff_refresh)
5350 {
5351         MLXSW_REG_ZERO(pbmc, payload);
5352         mlxsw_reg_pbmc_local_port_set(payload, local_port);
5353         mlxsw_reg_pbmc_xoff_timer_value_set(payload, xoff_timer_value);
5354         mlxsw_reg_pbmc_xoff_refresh_set(payload, xoff_refresh);
5355 }
5356
5357 static inline void mlxsw_reg_pbmc_lossy_buffer_pack(char *payload,
5358                                                     int buf_index,
5359                                                     u16 size)
5360 {
5361         mlxsw_reg_pbmc_buf_lossy_set(payload, buf_index, 1);
5362         mlxsw_reg_pbmc_buf_epsb_set(payload, buf_index, 0);
5363         mlxsw_reg_pbmc_buf_size_set(payload, buf_index, size);
5364 }
5365
5366 static inline void mlxsw_reg_pbmc_lossless_buffer_pack(char *payload,
5367                                                        int buf_index, u16 size,
5368                                                        u16 threshold)
5369 {
5370         mlxsw_reg_pbmc_buf_lossy_set(payload, buf_index, 0);
5371         mlxsw_reg_pbmc_buf_epsb_set(payload, buf_index, 0);
5372         mlxsw_reg_pbmc_buf_size_set(payload, buf_index, size);
5373         mlxsw_reg_pbmc_buf_xoff_threshold_set(payload, buf_index, threshold);
5374         mlxsw_reg_pbmc_buf_xon_threshold_set(payload, buf_index, threshold);
5375 }
5376
5377 /* PSPA - Port Switch Partition Allocation
5378  * ---------------------------------------
5379  * Controls the association of a port with a switch partition and enables
5380  * configuring ports as stacking ports.
5381  */
5382 #define MLXSW_REG_PSPA_ID 0x500D
5383 #define MLXSW_REG_PSPA_LEN 0x8
5384
5385 MLXSW_REG_DEFINE(pspa, MLXSW_REG_PSPA_ID, MLXSW_REG_PSPA_LEN);
5386
5387 /* reg_pspa_swid
5388  * Switch partition ID.
5389  * Access: RW
5390  */
5391 MLXSW_ITEM32(reg, pspa, swid, 0x00, 24, 8);
5392
5393 /* reg_pspa_local_port
5394  * Local port number.
5395  * Access: Index
5396  */
5397 MLXSW_ITEM32(reg, pspa, local_port, 0x00, 16, 8);
5398
5399 /* reg_pspa_sub_port
5400  * Virtual port within the local port. Set to 0 when virtual ports are
5401  * disabled on the local port.
5402  * Access: Index
5403  */
5404 MLXSW_ITEM32(reg, pspa, sub_port, 0x00, 8, 8);
5405
5406 static inline void mlxsw_reg_pspa_pack(char *payload, u8 swid, u8 local_port)
5407 {
5408         MLXSW_REG_ZERO(pspa, payload);
5409         mlxsw_reg_pspa_swid_set(payload, swid);
5410         mlxsw_reg_pspa_local_port_set(payload, local_port);
5411         mlxsw_reg_pspa_sub_port_set(payload, 0);
5412 }
5413
5414 /* PPLR - Port Physical Loopback Register
5415  * --------------------------------------
5416  * This register allows configuration of the port's loopback mode.
5417  */
5418 #define MLXSW_REG_PPLR_ID 0x5018
5419 #define MLXSW_REG_PPLR_LEN 0x8
5420
5421 MLXSW_REG_DEFINE(pplr, MLXSW_REG_PPLR_ID, MLXSW_REG_PPLR_LEN);
5422
5423 /* reg_pplr_local_port
5424  * Local port number.
5425  * Access: Index
5426  */
5427 MLXSW_ITEM32(reg, pplr, local_port, 0x00, 16, 8);
5428
5429 /* Phy local loopback. When set the port's egress traffic is looped back
5430  * to the receiver and the port transmitter is disabled.
5431  */
5432 #define MLXSW_REG_PPLR_LB_TYPE_BIT_PHY_LOCAL BIT(1)
5433
5434 /* reg_pplr_lb_en
5435  * Loopback enable.
5436  * Access: RW
5437  */
5438 MLXSW_ITEM32(reg, pplr, lb_en, 0x04, 0, 8);
5439
5440 static inline void mlxsw_reg_pplr_pack(char *payload, u8 local_port,
5441                                        bool phy_local)
5442 {
5443         MLXSW_REG_ZERO(pplr, payload);
5444         mlxsw_reg_pplr_local_port_set(payload, local_port);
5445         mlxsw_reg_pplr_lb_en_set(payload,
5446                                  phy_local ?
5447                                  MLXSW_REG_PPLR_LB_TYPE_BIT_PHY_LOCAL : 0);
5448 }
5449
5450 /* PDDR - Port Diagnostics Database Register
5451  * -----------------------------------------
5452  * The PDDR enables to read the Phy debug database
5453  */
5454 #define MLXSW_REG_PDDR_ID 0x5031
5455 #define MLXSW_REG_PDDR_LEN 0x100
5456
5457 MLXSW_REG_DEFINE(pddr, MLXSW_REG_PDDR_ID, MLXSW_REG_PDDR_LEN);
5458
5459 /* reg_pddr_local_port
5460  * Local port number.
5461  * Access: Index
5462  */
5463 MLXSW_ITEM32(reg, pddr, local_port, 0x00, 16, 8);
5464
5465 enum mlxsw_reg_pddr_page_select {
5466         MLXSW_REG_PDDR_PAGE_SELECT_TROUBLESHOOTING_INFO = 1,
5467 };
5468
5469 /* reg_pddr_page_select
5470  * Page select index.
5471  * Access: Index
5472  */
5473 MLXSW_ITEM32(reg, pddr, page_select, 0x04, 0, 8);
5474
5475 enum mlxsw_reg_pddr_trblsh_group_opcode {
5476         /* Monitor opcodes */
5477         MLXSW_REG_PDDR_TRBLSH_GROUP_OPCODE_MONITOR,
5478 };
5479
5480 /* reg_pddr_group_opcode
5481  * Group selector.
5482  * Access: Index
5483  */
5484 MLXSW_ITEM32(reg, pddr, trblsh_group_opcode, 0x08, 0, 16);
5485
5486 /* reg_pddr_status_opcode
5487  * Group selector.
5488  * Access: RO
5489  */
5490 MLXSW_ITEM32(reg, pddr, trblsh_status_opcode, 0x0C, 0, 16);
5491
5492 static inline void mlxsw_reg_pddr_pack(char *payload, u8 local_port,
5493                                        u8 page_select)
5494 {
5495         MLXSW_REG_ZERO(pddr, payload);
5496         mlxsw_reg_pddr_local_port_set(payload, local_port);
5497         mlxsw_reg_pddr_page_select_set(payload, page_select);
5498 }
5499
5500 /* PMTM - Port Module Type Mapping Register
5501  * ----------------------------------------
5502  * The PMTM allows query or configuration of module types.
5503  */
5504 #define MLXSW_REG_PMTM_ID 0x5067
5505 #define MLXSW_REG_PMTM_LEN 0x10
5506
5507 MLXSW_REG_DEFINE(pmtm, MLXSW_REG_PMTM_ID, MLXSW_REG_PMTM_LEN);
5508
5509 /* reg_pmtm_module
5510  * Module number.
5511  * Access: Index
5512  */
5513 MLXSW_ITEM32(reg, pmtm, module, 0x00, 16, 8);
5514
5515 enum mlxsw_reg_pmtm_module_type {
5516         /* Backplane with 4 lanes */
5517         MLXSW_REG_PMTM_MODULE_TYPE_BP_4X,
5518         /* QSFP */
5519         MLXSW_REG_PMTM_MODULE_TYPE_QSFP,
5520         /* SFP */
5521         MLXSW_REG_PMTM_MODULE_TYPE_SFP,
5522         /* Backplane with single lane */
5523         MLXSW_REG_PMTM_MODULE_TYPE_BP_1X = 4,
5524         /* Backplane with two lane */
5525         MLXSW_REG_PMTM_MODULE_TYPE_BP_2X = 8,
5526         /* Chip2Chip4x */
5527         MLXSW_REG_PMTM_MODULE_TYPE_C2C4X = 10,
5528         /* Chip2Chip2x */
5529         MLXSW_REG_PMTM_MODULE_TYPE_C2C2X,
5530         /* Chip2Chip1x */
5531         MLXSW_REG_PMTM_MODULE_TYPE_C2C1X,
5532         /* QSFP-DD */
5533         MLXSW_REG_PMTM_MODULE_TYPE_QSFP_DD = 14,
5534         /* OSFP */
5535         MLXSW_REG_PMTM_MODULE_TYPE_OSFP,
5536         /* SFP-DD */
5537         MLXSW_REG_PMTM_MODULE_TYPE_SFP_DD,
5538         /* DSFP */
5539         MLXSW_REG_PMTM_MODULE_TYPE_DSFP,
5540         /* Chip2Chip8x */
5541         MLXSW_REG_PMTM_MODULE_TYPE_C2C8X,
5542 };
5543
5544 /* reg_pmtm_module_type
5545  * Module type.
5546  * Access: RW
5547  */
5548 MLXSW_ITEM32(reg, pmtm, module_type, 0x04, 0, 4);
5549
5550 static inline void mlxsw_reg_pmtm_pack(char *payload, u8 module)
5551 {
5552         MLXSW_REG_ZERO(pmtm, payload);
5553         mlxsw_reg_pmtm_module_set(payload, module);
5554 }
5555
5556 static inline void
5557 mlxsw_reg_pmtm_unpack(char *payload,
5558                       enum mlxsw_reg_pmtm_module_type *module_type)
5559 {
5560         *module_type = mlxsw_reg_pmtm_module_type_get(payload);
5561 }
5562
5563 /* HTGT - Host Trap Group Table
5564  * ----------------------------
5565  * Configures the properties for forwarding to CPU.
5566  */
5567 #define MLXSW_REG_HTGT_ID 0x7002
5568 #define MLXSW_REG_HTGT_LEN 0x20
5569
5570 MLXSW_REG_DEFINE(htgt, MLXSW_REG_HTGT_ID, MLXSW_REG_HTGT_LEN);
5571
5572 /* reg_htgt_swid
5573  * Switch partition ID.
5574  * Access: Index
5575  */
5576 MLXSW_ITEM32(reg, htgt, swid, 0x00, 24, 8);
5577
5578 #define MLXSW_REG_HTGT_PATH_TYPE_LOCAL 0x0      /* For locally attached CPU */
5579
5580 /* reg_htgt_type
5581  * CPU path type.
5582  * Access: RW
5583  */
5584 MLXSW_ITEM32(reg, htgt, type, 0x00, 8, 4);
5585
5586 enum mlxsw_reg_htgt_trap_group {
5587         MLXSW_REG_HTGT_TRAP_GROUP_EMAD,
5588         MLXSW_REG_HTGT_TRAP_GROUP_SP_STP,
5589         MLXSW_REG_HTGT_TRAP_GROUP_SP_LACP,
5590         MLXSW_REG_HTGT_TRAP_GROUP_SP_LLDP,
5591         MLXSW_REG_HTGT_TRAP_GROUP_SP_MC_SNOOPING,
5592         MLXSW_REG_HTGT_TRAP_GROUP_SP_BGP,
5593         MLXSW_REG_HTGT_TRAP_GROUP_SP_OSPF,
5594         MLXSW_REG_HTGT_TRAP_GROUP_SP_PIM,
5595         MLXSW_REG_HTGT_TRAP_GROUP_SP_MULTICAST,
5596         MLXSW_REG_HTGT_TRAP_GROUP_SP_NEIGH_DISCOVERY,
5597         MLXSW_REG_HTGT_TRAP_GROUP_SP_ROUTER_EXP,
5598         MLXSW_REG_HTGT_TRAP_GROUP_SP_EXTERNAL_ROUTE,
5599         MLXSW_REG_HTGT_TRAP_GROUP_SP_IP2ME,
5600         MLXSW_REG_HTGT_TRAP_GROUP_SP_DHCP,
5601         MLXSW_REG_HTGT_TRAP_GROUP_SP_EVENT,
5602         MLXSW_REG_HTGT_TRAP_GROUP_SP_IPV6,
5603         MLXSW_REG_HTGT_TRAP_GROUP_SP_LBERROR,
5604         MLXSW_REG_HTGT_TRAP_GROUP_SP_PTP0,
5605         MLXSW_REG_HTGT_TRAP_GROUP_SP_PTP1,
5606         MLXSW_REG_HTGT_TRAP_GROUP_SP_VRRP,
5607         MLXSW_REG_HTGT_TRAP_GROUP_SP_PKT_SAMPLE,
5608         MLXSW_REG_HTGT_TRAP_GROUP_SP_FLOW_LOGGING,
5609         MLXSW_REG_HTGT_TRAP_GROUP_SP_FID_MISS,
5610         MLXSW_REG_HTGT_TRAP_GROUP_SP_BFD,
5611         MLXSW_REG_HTGT_TRAP_GROUP_SP_DUMMY,
5612         MLXSW_REG_HTGT_TRAP_GROUP_SP_L2_DISCARDS,
5613         MLXSW_REG_HTGT_TRAP_GROUP_SP_L3_DISCARDS,
5614         MLXSW_REG_HTGT_TRAP_GROUP_SP_L3_EXCEPTIONS,
5615         MLXSW_REG_HTGT_TRAP_GROUP_SP_TUNNEL_DISCARDS,
5616         MLXSW_REG_HTGT_TRAP_GROUP_SP_ACL_DISCARDS,
5617
5618         __MLXSW_REG_HTGT_TRAP_GROUP_MAX,
5619         MLXSW_REG_HTGT_TRAP_GROUP_MAX = __MLXSW_REG_HTGT_TRAP_GROUP_MAX - 1
5620 };
5621
5622 /* reg_htgt_trap_group
5623  * Trap group number. User defined number specifying which trap groups
5624  * should be forwarded to the CPU. The mapping between trap IDs and trap
5625  * groups is configured using HPKT register.
5626  * Access: Index
5627  */
5628 MLXSW_ITEM32(reg, htgt, trap_group, 0x00, 0, 8);
5629
5630 enum {
5631         MLXSW_REG_HTGT_POLICER_DISABLE,
5632         MLXSW_REG_HTGT_POLICER_ENABLE,
5633 };
5634
5635 /* reg_htgt_pide
5636  * Enable policer ID specified using 'pid' field.
5637  * Access: RW
5638  */
5639 MLXSW_ITEM32(reg, htgt, pide, 0x04, 15, 1);
5640
5641 #define MLXSW_REG_HTGT_INVALID_POLICER 0xff
5642
5643 /* reg_htgt_pid
5644  * Policer ID for the trap group.
5645  * Access: RW
5646  */
5647 MLXSW_ITEM32(reg, htgt, pid, 0x04, 0, 8);
5648
5649 #define MLXSW_REG_HTGT_TRAP_TO_CPU 0x0
5650
5651 /* reg_htgt_mirror_action
5652  * Mirror action to use.
5653  * 0 - Trap to CPU.
5654  * 1 - Trap to CPU and mirror to a mirroring agent.
5655  * 2 - Mirror to a mirroring agent and do not trap to CPU.
5656  * Access: RW
5657  *
5658  * Note: Mirroring to a mirroring agent is only supported in Spectrum.
5659  */
5660 MLXSW_ITEM32(reg, htgt, mirror_action, 0x08, 8, 2);
5661
5662 /* reg_htgt_mirroring_agent
5663  * Mirroring agent.
5664  * Access: RW
5665  */
5666 MLXSW_ITEM32(reg, htgt, mirroring_agent, 0x08, 0, 3);
5667
5668 #define MLXSW_REG_HTGT_DEFAULT_PRIORITY 0
5669
5670 /* reg_htgt_priority
5671  * Trap group priority.
5672  * In case a packet matches multiple classification rules, the packet will
5673  * only be trapped once, based on the trap ID associated with the group (via
5674  * register HPKT) with the highest priority.
5675  * Supported values are 0-7, with 7 represnting the highest priority.
5676  * Access: RW
5677  *
5678  * Note: In SwitchX-2 this field is ignored and the priority value is replaced
5679  * by the 'trap_group' field.
5680  */
5681 MLXSW_ITEM32(reg, htgt, priority, 0x0C, 0, 4);
5682
5683 #define MLXSW_REG_HTGT_DEFAULT_TC 7
5684
5685 /* reg_htgt_local_path_cpu_tclass
5686  * CPU ingress traffic class for the trap group.
5687  * Access: RW
5688  */
5689 MLXSW_ITEM32(reg, htgt, local_path_cpu_tclass, 0x10, 16, 6);
5690
5691 enum mlxsw_reg_htgt_local_path_rdq {
5692         MLXSW_REG_HTGT_LOCAL_PATH_RDQ_SX2_CTRL = 0x13,
5693         MLXSW_REG_HTGT_LOCAL_PATH_RDQ_SX2_RX = 0x14,
5694         MLXSW_REG_HTGT_LOCAL_PATH_RDQ_SX2_EMAD = 0x15,
5695         MLXSW_REG_HTGT_LOCAL_PATH_RDQ_SIB_EMAD = 0x15,
5696 };
5697 /* reg_htgt_local_path_rdq
5698  * Receive descriptor queue (RDQ) to use for the trap group.
5699  * Access: RW
5700  */
5701 MLXSW_ITEM32(reg, htgt, local_path_rdq, 0x10, 0, 6);
5702
5703 static inline void mlxsw_reg_htgt_pack(char *payload, u8 group, u8 policer_id,
5704                                        u8 priority, u8 tc)
5705 {
5706         MLXSW_REG_ZERO(htgt, payload);
5707
5708         if (policer_id == MLXSW_REG_HTGT_INVALID_POLICER) {
5709                 mlxsw_reg_htgt_pide_set(payload,
5710                                         MLXSW_REG_HTGT_POLICER_DISABLE);
5711         } else {
5712                 mlxsw_reg_htgt_pide_set(payload,
5713                                         MLXSW_REG_HTGT_POLICER_ENABLE);
5714                 mlxsw_reg_htgt_pid_set(payload, policer_id);
5715         }
5716
5717         mlxsw_reg_htgt_type_set(payload, MLXSW_REG_HTGT_PATH_TYPE_LOCAL);
5718         mlxsw_reg_htgt_trap_group_set(payload, group);
5719         mlxsw_reg_htgt_mirror_action_set(payload, MLXSW_REG_HTGT_TRAP_TO_CPU);
5720         mlxsw_reg_htgt_mirroring_agent_set(payload, 0);
5721         mlxsw_reg_htgt_priority_set(payload, priority);
5722         mlxsw_reg_htgt_local_path_cpu_tclass_set(payload, tc);
5723         mlxsw_reg_htgt_local_path_rdq_set(payload, group);
5724 }
5725
5726 /* HPKT - Host Packet Trap
5727  * -----------------------
5728  * Configures trap IDs inside trap groups.
5729  */
5730 #define MLXSW_REG_HPKT_ID 0x7003
5731 #define MLXSW_REG_HPKT_LEN 0x10
5732
5733 MLXSW_REG_DEFINE(hpkt, MLXSW_REG_HPKT_ID, MLXSW_REG_HPKT_LEN);
5734
5735 enum {
5736         MLXSW_REG_HPKT_ACK_NOT_REQUIRED,
5737         MLXSW_REG_HPKT_ACK_REQUIRED,
5738 };
5739
5740 /* reg_hpkt_ack
5741  * Require acknowledgements from the host for events.
5742  * If set, then the device will wait for the event it sent to be acknowledged
5743  * by the host. This option is only relevant for event trap IDs.
5744  * Access: RW
5745  *
5746  * Note: Currently not supported by firmware.
5747  */
5748 MLXSW_ITEM32(reg, hpkt, ack, 0x00, 24, 1);
5749
5750 enum mlxsw_reg_hpkt_action {
5751         MLXSW_REG_HPKT_ACTION_FORWARD,
5752         MLXSW_REG_HPKT_ACTION_TRAP_TO_CPU,
5753         MLXSW_REG_HPKT_ACTION_MIRROR_TO_CPU,
5754         MLXSW_REG_HPKT_ACTION_DISCARD,
5755         MLXSW_REG_HPKT_ACTION_SOFT_DISCARD,
5756         MLXSW_REG_HPKT_ACTION_TRAP_AND_SOFT_DISCARD,
5757         MLXSW_REG_HPKT_ACTION_TRAP_EXCEPTION_TO_CPU,
5758         MLXSW_REG_HPKT_ACTION_SET_FW_DEFAULT = 15,
5759 };
5760
5761 /* reg_hpkt_action
5762  * Action to perform on packet when trapped.
5763  * 0 - No action. Forward to CPU based on switching rules.
5764  * 1 - Trap to CPU (CPU receives sole copy).
5765  * 2 - Mirror to CPU (CPU receives a replica of the packet).
5766  * 3 - Discard.
5767  * 4 - Soft discard (allow other traps to act on the packet).
5768  * 5 - Trap and soft discard (allow other traps to overwrite this trap).
5769  * 6 - Trap to CPU (CPU receives sole copy) and count it as error.
5770  * 15 - Restore the firmware's default action.
5771  * Access: RW
5772  *
5773  * Note: Must be set to 0 (forward) for event trap IDs, as they are already
5774  * addressed to the CPU.
5775  */
5776 MLXSW_ITEM32(reg, hpkt, action, 0x00, 20, 3);
5777
5778 /* reg_hpkt_trap_group
5779  * Trap group to associate the trap with.
5780  * Access: RW
5781  */
5782 MLXSW_ITEM32(reg, hpkt, trap_group, 0x00, 12, 6);
5783
5784 /* reg_hpkt_trap_id
5785  * Trap ID.
5786  * Access: Index
5787  *
5788  * Note: A trap ID can only be associated with a single trap group. The device
5789  * will associate the trap ID with the last trap group configured.
5790  */
5791 MLXSW_ITEM32(reg, hpkt, trap_id, 0x00, 0, 10);
5792
5793 enum {
5794         MLXSW_REG_HPKT_CTRL_PACKET_DEFAULT,
5795         MLXSW_REG_HPKT_CTRL_PACKET_NO_BUFFER,
5796         MLXSW_REG_HPKT_CTRL_PACKET_USE_BUFFER,
5797 };
5798
5799 /* reg_hpkt_ctrl
5800  * Configure dedicated buffer resources for control packets.
5801  * Ignored by SwitchX-2.
5802  * 0 - Keep factory defaults.
5803  * 1 - Do not use control buffer for this trap ID.
5804  * 2 - Use control buffer for this trap ID.
5805  * Access: RW
5806  */
5807 MLXSW_ITEM32(reg, hpkt, ctrl, 0x04, 16, 2);
5808
5809 static inline void mlxsw_reg_hpkt_pack(char *payload, u8 action, u16 trap_id,
5810                                        enum mlxsw_reg_htgt_trap_group trap_group,
5811                                        bool is_ctrl)
5812 {
5813         MLXSW_REG_ZERO(hpkt, payload);
5814         mlxsw_reg_hpkt_ack_set(payload, MLXSW_REG_HPKT_ACK_NOT_REQUIRED);
5815         mlxsw_reg_hpkt_action_set(payload, action);
5816         mlxsw_reg_hpkt_trap_group_set(payload, trap_group);
5817         mlxsw_reg_hpkt_trap_id_set(payload, trap_id);
5818         mlxsw_reg_hpkt_ctrl_set(payload, is_ctrl ?
5819                                 MLXSW_REG_HPKT_CTRL_PACKET_USE_BUFFER :
5820                                 MLXSW_REG_HPKT_CTRL_PACKET_NO_BUFFER);
5821 }
5822
5823 /* RGCR - Router General Configuration Register
5824  * --------------------------------------------
5825  * The register is used for setting up the router configuration.
5826  */
5827 #define MLXSW_REG_RGCR_ID 0x8001
5828 #define MLXSW_REG_RGCR_LEN 0x28
5829
5830 MLXSW_REG_DEFINE(rgcr, MLXSW_REG_RGCR_ID, MLXSW_REG_RGCR_LEN);
5831
5832 /* reg_rgcr_ipv4_en
5833  * IPv4 router enable.
5834  * Access: RW
5835  */
5836 MLXSW_ITEM32(reg, rgcr, ipv4_en, 0x00, 31, 1);
5837
5838 /* reg_rgcr_ipv6_en
5839  * IPv6 router enable.
5840  * Access: RW
5841  */
5842 MLXSW_ITEM32(reg, rgcr, ipv6_en, 0x00, 30, 1);
5843
5844 /* reg_rgcr_max_router_interfaces
5845  * Defines the maximum number of active router interfaces for all virtual
5846  * routers.
5847  * Access: RW
5848  */
5849 MLXSW_ITEM32(reg, rgcr, max_router_interfaces, 0x10, 0, 16);
5850
5851 /* reg_rgcr_usp
5852  * Update switch priority and packet color.
5853  * 0 - Preserve the value of Switch Priority and packet color.
5854  * 1 - Recalculate the value of Switch Priority and packet color.
5855  * Access: RW
5856  *
5857  * Note: Not supported by SwitchX and SwitchX-2.
5858  */
5859 MLXSW_ITEM32(reg, rgcr, usp, 0x18, 20, 1);
5860
5861 /* reg_rgcr_pcp_rw
5862  * Indicates how to handle the pcp_rewrite_en value:
5863  * 0 - Preserve the value of pcp_rewrite_en.
5864  * 2 - Disable PCP rewrite.
5865  * 3 - Enable PCP rewrite.
5866  * Access: RW
5867  *
5868  * Note: Not supported by SwitchX and SwitchX-2.
5869  */
5870 MLXSW_ITEM32(reg, rgcr, pcp_rw, 0x18, 16, 2);
5871
5872 /* reg_rgcr_activity_dis
5873  * Activity disable:
5874  * 0 - Activity will be set when an entry is hit (default).
5875  * 1 - Activity will not be set when an entry is hit.
5876  *
5877  * Bit 0 - Disable activity bit in Router Algorithmic LPM Unicast Entry
5878  * (RALUE).
5879  * Bit 1 - Disable activity bit in Router Algorithmic LPM Unicast Host
5880  * Entry (RAUHT).
5881  * Bits 2:7 are reserved.
5882  * Access: RW
5883  *
5884  * Note: Not supported by SwitchX, SwitchX-2 and Switch-IB.
5885  */
5886 MLXSW_ITEM32(reg, rgcr, activity_dis, 0x20, 0, 8);
5887
5888 static inline void mlxsw_reg_rgcr_pack(char *payload, bool ipv4_en,
5889                                        bool ipv6_en)
5890 {
5891         MLXSW_REG_ZERO(rgcr, payload);
5892         mlxsw_reg_rgcr_ipv4_en_set(payload, ipv4_en);
5893         mlxsw_reg_rgcr_ipv6_en_set(payload, ipv6_en);
5894 }
5895
5896 /* RITR - Router Interface Table Register
5897  * --------------------------------------
5898  * The register is used to configure the router interface table.
5899  */
5900 #define MLXSW_REG_RITR_ID 0x8002
5901 #define MLXSW_REG_RITR_LEN 0x40
5902
5903 MLXSW_REG_DEFINE(ritr, MLXSW_REG_RITR_ID, MLXSW_REG_RITR_LEN);
5904
5905 /* reg_ritr_enable
5906  * Enables routing on the router interface.
5907  * Access: RW
5908  */
5909 MLXSW_ITEM32(reg, ritr, enable, 0x00, 31, 1);
5910
5911 /* reg_ritr_ipv4
5912  * IPv4 routing enable. Enables routing of IPv4 traffic on the router
5913  * interface.
5914  * Access: RW
5915  */
5916 MLXSW_ITEM32(reg, ritr, ipv4, 0x00, 29, 1);
5917
5918 /* reg_ritr_ipv6
5919  * IPv6 routing enable. Enables routing of IPv6 traffic on the router
5920  * interface.
5921  * Access: RW
5922  */
5923 MLXSW_ITEM32(reg, ritr, ipv6, 0x00, 28, 1);
5924
5925 /* reg_ritr_ipv4_mc
5926  * IPv4 multicast routing enable.
5927  * Access: RW
5928  */
5929 MLXSW_ITEM32(reg, ritr, ipv4_mc, 0x00, 27, 1);
5930
5931 /* reg_ritr_ipv6_mc
5932  * IPv6 multicast routing enable.
5933  * Access: RW
5934  */
5935 MLXSW_ITEM32(reg, ritr, ipv6_mc, 0x00, 26, 1);
5936
5937 enum mlxsw_reg_ritr_if_type {
5938         /* VLAN interface. */
5939         MLXSW_REG_RITR_VLAN_IF,
5940         /* FID interface. */
5941         MLXSW_REG_RITR_FID_IF,
5942         /* Sub-port interface. */
5943         MLXSW_REG_RITR_SP_IF,
5944         /* Loopback Interface. */
5945         MLXSW_REG_RITR_LOOPBACK_IF,
5946 };
5947
5948 /* reg_ritr_type
5949  * Router interface type as per enum mlxsw_reg_ritr_if_type.
5950  * Access: RW
5951  */
5952 MLXSW_ITEM32(reg, ritr, type, 0x00, 23, 3);
5953
5954 enum {
5955         MLXSW_REG_RITR_RIF_CREATE,
5956         MLXSW_REG_RITR_RIF_DEL,
5957 };
5958
5959 /* reg_ritr_op
5960  * Opcode:
5961  * 0 - Create or edit RIF.
5962  * 1 - Delete RIF.
5963  * Reserved for SwitchX-2. For Spectrum, editing of interface properties
5964  * is not supported. An interface must be deleted and re-created in order
5965  * to update properties.
5966  * Access: WO
5967  */
5968 MLXSW_ITEM32(reg, ritr, op, 0x00, 20, 2);
5969
5970 /* reg_ritr_rif
5971  * Router interface index. A pointer to the Router Interface Table.
5972  * Access: Index
5973  */
5974 MLXSW_ITEM32(reg, ritr, rif, 0x00, 0, 16);
5975
5976 /* reg_ritr_ipv4_fe
5977  * IPv4 Forwarding Enable.
5978  * Enables routing of IPv4 traffic on the router interface. When disabled,
5979  * forwarding is blocked but local traffic (traps and IP2ME) will be enabled.
5980  * Not supported in SwitchX-2.
5981  * Access: RW
5982  */
5983 MLXSW_ITEM32(reg, ritr, ipv4_fe, 0x04, 29, 1);
5984
5985 /* reg_ritr_ipv6_fe
5986  * IPv6 Forwarding Enable.
5987  * Enables routing of IPv6 traffic on the router interface. When disabled,
5988  * forwarding is blocked but local traffic (traps and IP2ME) will be enabled.
5989  * Not supported in SwitchX-2.
5990  * Access: RW
5991  */
5992 MLXSW_ITEM32(reg, ritr, ipv6_fe, 0x04, 28, 1);
5993
5994 /* reg_ritr_ipv4_mc_fe
5995  * IPv4 Multicast Forwarding Enable.
5996  * When disabled, forwarding is blocked but local traffic (traps and IP to me)
5997  * will be enabled.
5998  * Access: RW
5999  */
6000 MLXSW_ITEM32(reg, ritr, ipv4_mc_fe, 0x04, 27, 1);
6001
6002 /* reg_ritr_ipv6_mc_fe
6003  * IPv6 Multicast Forwarding Enable.
6004  * When disabled, forwarding is blocked but local traffic (traps and IP to me)
6005  * will be enabled.
6006  * Access: RW
6007  */
6008 MLXSW_ITEM32(reg, ritr, ipv6_mc_fe, 0x04, 26, 1);
6009
6010 /* reg_ritr_lb_en
6011  * Loop-back filter enable for unicast packets.
6012  * If the flag is set then loop-back filter for unicast packets is
6013  * implemented on the RIF. Multicast packets are always subject to
6014  * loop-back filtering.
6015  * Access: RW
6016  */
6017 MLXSW_ITEM32(reg, ritr, lb_en, 0x04, 24, 1);
6018
6019 /* reg_ritr_virtual_router
6020  * Virtual router ID associated with the router interface.
6021  * Access: RW
6022  */
6023 MLXSW_ITEM32(reg, ritr, virtual_router, 0x04, 0, 16);
6024
6025 /* reg_ritr_mtu
6026  * Router interface MTU.
6027  * Access: RW
6028  */
6029 MLXSW_ITEM32(reg, ritr, mtu, 0x34, 0, 16);
6030
6031 /* reg_ritr_if_swid
6032  * Switch partition ID.
6033  * Access: RW
6034  */
6035 MLXSW_ITEM32(reg, ritr, if_swid, 0x08, 24, 8);
6036
6037 /* reg_ritr_if_mac
6038  * Router interface MAC address.
6039  * In Spectrum, all MAC addresses must have the same 38 MSBits.
6040  * Access: RW
6041  */
6042 MLXSW_ITEM_BUF(reg, ritr, if_mac, 0x12, 6);
6043
6044 /* reg_ritr_if_vrrp_id_ipv6
6045  * VRRP ID for IPv6
6046  * Note: Reserved for RIF types other than VLAN, FID and Sub-port.
6047  * Access: RW
6048  */
6049 MLXSW_ITEM32(reg, ritr, if_vrrp_id_ipv6, 0x1C, 8, 8);
6050
6051 /* reg_ritr_if_vrrp_id_ipv4
6052  * VRRP ID for IPv4
6053  * Note: Reserved for RIF types other than VLAN, FID and Sub-port.
6054  * Access: RW
6055  */
6056 MLXSW_ITEM32(reg, ritr, if_vrrp_id_ipv4, 0x1C, 0, 8);
6057
6058 /* VLAN Interface */
6059
6060 /* reg_ritr_vlan_if_vid
6061  * VLAN ID.
6062  * Access: RW
6063  */
6064 MLXSW_ITEM32(reg, ritr, vlan_if_vid, 0x08, 0, 12);
6065
6066 /* FID Interface */
6067
6068 /* reg_ritr_fid_if_fid
6069  * Filtering ID. Used to connect a bridge to the router. Only FIDs from
6070  * the vFID range are supported.
6071  * Access: RW
6072  */
6073 MLXSW_ITEM32(reg, ritr, fid_if_fid, 0x08, 0, 16);
6074
6075 static inline void mlxsw_reg_ritr_fid_set(char *payload,
6076                                           enum mlxsw_reg_ritr_if_type rif_type,
6077                                           u16 fid)
6078 {
6079         if (rif_type == MLXSW_REG_RITR_FID_IF)
6080                 mlxsw_reg_ritr_fid_if_fid_set(payload, fid);
6081         else
6082                 mlxsw_reg_ritr_vlan_if_vid_set(payload, fid);
6083 }
6084
6085 /* Sub-port Interface */
6086
6087 /* reg_ritr_sp_if_lag
6088  * LAG indication. When this bit is set the system_port field holds the
6089  * LAG identifier.
6090  * Access: RW
6091  */
6092 MLXSW_ITEM32(reg, ritr, sp_if_lag, 0x08, 24, 1);
6093
6094 /* reg_ritr_sp_system_port
6095  * Port unique indentifier. When lag bit is set, this field holds the
6096  * lag_id in bits 0:9.
6097  * Access: RW
6098  */
6099 MLXSW_ITEM32(reg, ritr, sp_if_system_port, 0x08, 0, 16);
6100
6101 /* reg_ritr_sp_if_vid
6102  * VLAN ID.
6103  * Access: RW
6104  */
6105 MLXSW_ITEM32(reg, ritr, sp_if_vid, 0x18, 0, 12);
6106
6107 /* Loopback Interface */
6108
6109 enum mlxsw_reg_ritr_loopback_protocol {
6110         /* IPinIP IPv4 underlay Unicast */
6111         MLXSW_REG_RITR_LOOPBACK_PROTOCOL_IPIP_IPV4,
6112         /* IPinIP IPv6 underlay Unicast */
6113         MLXSW_REG_RITR_LOOPBACK_PROTOCOL_IPIP_IPV6,
6114         /* IPinIP generic - used for Spectrum-2 underlay RIF */
6115         MLXSW_REG_RITR_LOOPBACK_GENERIC,
6116 };
6117
6118 /* reg_ritr_loopback_protocol
6119  * Access: RW
6120  */
6121 MLXSW_ITEM32(reg, ritr, loopback_protocol, 0x08, 28, 4);
6122
6123 enum mlxsw_reg_ritr_loopback_ipip_type {
6124         /* Tunnel is IPinIP. */
6125         MLXSW_REG_RITR_LOOPBACK_IPIP_TYPE_IP_IN_IP,
6126         /* Tunnel is GRE, no key. */
6127         MLXSW_REG_RITR_LOOPBACK_IPIP_TYPE_IP_IN_GRE_IN_IP,
6128         /* Tunnel is GRE, with a key. */
6129         MLXSW_REG_RITR_LOOPBACK_IPIP_TYPE_IP_IN_GRE_KEY_IN_IP,
6130 };
6131
6132 /* reg_ritr_loopback_ipip_type
6133  * Encapsulation type.
6134  * Access: RW
6135  */
6136 MLXSW_ITEM32(reg, ritr, loopback_ipip_type, 0x10, 24, 4);
6137
6138 enum mlxsw_reg_ritr_loopback_ipip_options {
6139         /* The key is defined by gre_key. */
6140         MLXSW_REG_RITR_LOOPBACK_IPIP_OPTIONS_GRE_KEY_PRESET,
6141 };
6142
6143 /* reg_ritr_loopback_ipip_options
6144  * Access: RW
6145  */
6146 MLXSW_ITEM32(reg, ritr, loopback_ipip_options, 0x10, 20, 4);
6147
6148 /* reg_ritr_loopback_ipip_uvr
6149  * Underlay Virtual Router ID.
6150  * Range is 0..cap_max_virtual_routers-1.
6151  * Reserved for Spectrum-2.
6152  * Access: RW
6153  */
6154 MLXSW_ITEM32(reg, ritr, loopback_ipip_uvr, 0x10, 0, 16);
6155
6156 /* reg_ritr_loopback_ipip_underlay_rif
6157  * Underlay ingress router interface.
6158  * Reserved for Spectrum.
6159  * Access: RW
6160  */
6161 MLXSW_ITEM32(reg, ritr, loopback_ipip_underlay_rif, 0x14, 0, 16);
6162
6163 /* reg_ritr_loopback_ipip_usip*
6164  * Encapsulation Underlay source IP.
6165  * Access: RW
6166  */
6167 MLXSW_ITEM_BUF(reg, ritr, loopback_ipip_usip6, 0x18, 16);
6168 MLXSW_ITEM32(reg, ritr, loopback_ipip_usip4, 0x24, 0, 32);
6169
6170 /* reg_ritr_loopback_ipip_gre_key
6171  * GRE Key.
6172  * Reserved when ipip_type is not IP_IN_GRE_KEY_IN_IP.
6173  * Access: RW
6174  */
6175 MLXSW_ITEM32(reg, ritr, loopback_ipip_gre_key, 0x28, 0, 32);
6176
6177 /* Shared between ingress/egress */
6178 enum mlxsw_reg_ritr_counter_set_type {
6179         /* No Count. */
6180         MLXSW_REG_RITR_COUNTER_SET_TYPE_NO_COUNT = 0x0,
6181         /* Basic. Used for router interfaces, counting the following:
6182          *      - Error and Discard counters.
6183          *      - Unicast, Multicast and Broadcast counters. Sharing the
6184          *        same set of counters for the different type of traffic
6185          *        (IPv4, IPv6 and mpls).
6186          */
6187         MLXSW_REG_RITR_COUNTER_SET_TYPE_BASIC = 0x9,
6188 };
6189
6190 /* reg_ritr_ingress_counter_index
6191  * Counter Index for flow counter.
6192  * Access: RW
6193  */
6194 MLXSW_ITEM32(reg, ritr, ingress_counter_index, 0x38, 0, 24);
6195
6196 /* reg_ritr_ingress_counter_set_type
6197  * Igress Counter Set Type for router interface counter.
6198  * Access: RW
6199  */
6200 MLXSW_ITEM32(reg, ritr, ingress_counter_set_type, 0x38, 24, 8);
6201
6202 /* reg_ritr_egress_counter_index
6203  * Counter Index for flow counter.
6204  * Access: RW
6205  */
6206 MLXSW_ITEM32(reg, ritr, egress_counter_index, 0x3C, 0, 24);
6207
6208 /* reg_ritr_egress_counter_set_type
6209  * Egress Counter Set Type for router interface counter.
6210  * Access: RW
6211  */
6212 MLXSW_ITEM32(reg, ritr, egress_counter_set_type, 0x3C, 24, 8);
6213
6214 static inline void mlxsw_reg_ritr_counter_pack(char *payload, u32 index,
6215                                                bool enable, bool egress)
6216 {
6217         enum mlxsw_reg_ritr_counter_set_type set_type;
6218
6219         if (enable)
6220                 set_type = MLXSW_REG_RITR_COUNTER_SET_TYPE_BASIC;
6221         else
6222                 set_type = MLXSW_REG_RITR_COUNTER_SET_TYPE_NO_COUNT;
6223         mlxsw_reg_ritr_egress_counter_set_type_set(payload, set_type);
6224
6225         if (egress)
6226                 mlxsw_reg_ritr_egress_counter_index_set(payload, index);
6227         else
6228                 mlxsw_reg_ritr_ingress_counter_index_set(payload, index);
6229 }
6230
6231 static inline void mlxsw_reg_ritr_rif_pack(char *payload, u16 rif)
6232 {
6233         MLXSW_REG_ZERO(ritr, payload);
6234         mlxsw_reg_ritr_rif_set(payload, rif);
6235 }
6236
6237 static inline void mlxsw_reg_ritr_sp_if_pack(char *payload, bool lag,
6238                                              u16 system_port, u16 vid)
6239 {
6240         mlxsw_reg_ritr_sp_if_lag_set(payload, lag);
6241         mlxsw_reg_ritr_sp_if_system_port_set(payload, system_port);
6242         mlxsw_reg_ritr_sp_if_vid_set(payload, vid);
6243 }
6244
6245 static inline void mlxsw_reg_ritr_pack(char *payload, bool enable,
6246                                        enum mlxsw_reg_ritr_if_type type,
6247                                        u16 rif, u16 vr_id, u16 mtu)
6248 {
6249         bool op = enable ? MLXSW_REG_RITR_RIF_CREATE : MLXSW_REG_RITR_RIF_DEL;
6250
6251         MLXSW_REG_ZERO(ritr, payload);
6252         mlxsw_reg_ritr_enable_set(payload, enable);
6253         mlxsw_reg_ritr_ipv4_set(payload, 1);
6254         mlxsw_reg_ritr_ipv6_set(payload, 1);
6255         mlxsw_reg_ritr_ipv4_mc_set(payload, 1);
6256         mlxsw_reg_ritr_ipv6_mc_set(payload, 1);
6257         mlxsw_reg_ritr_type_set(payload, type);
6258         mlxsw_reg_ritr_op_set(payload, op);
6259         mlxsw_reg_ritr_rif_set(payload, rif);
6260         mlxsw_reg_ritr_ipv4_fe_set(payload, 1);
6261         mlxsw_reg_ritr_ipv6_fe_set(payload, 1);
6262         mlxsw_reg_ritr_ipv4_mc_fe_set(payload, 1);
6263         mlxsw_reg_ritr_ipv6_mc_fe_set(payload, 1);
6264         mlxsw_reg_ritr_lb_en_set(payload, 1);
6265         mlxsw_reg_ritr_virtual_router_set(payload, vr_id);
6266         mlxsw_reg_ritr_mtu_set(payload, mtu);
6267 }
6268
6269 static inline void mlxsw_reg_ritr_mac_pack(char *payload, const char *mac)
6270 {
6271         mlxsw_reg_ritr_if_mac_memcpy_to(payload, mac);
6272 }
6273
6274 static inline void
6275 mlxsw_reg_ritr_loopback_ipip_common_pack(char *payload,
6276                             enum mlxsw_reg_ritr_loopback_ipip_type ipip_type,
6277                             enum mlxsw_reg_ritr_loopback_ipip_options options,
6278                             u16 uvr_id, u16 underlay_rif, u32 gre_key)
6279 {
6280         mlxsw_reg_ritr_loopback_ipip_type_set(payload, ipip_type);
6281         mlxsw_reg_ritr_loopback_ipip_options_set(payload, options);
6282         mlxsw_reg_ritr_loopback_ipip_uvr_set(payload, uvr_id);
6283         mlxsw_reg_ritr_loopback_ipip_underlay_rif_set(payload, underlay_rif);
6284         mlxsw_reg_ritr_loopback_ipip_gre_key_set(payload, gre_key);
6285 }
6286
6287 static inline void
6288 mlxsw_reg_ritr_loopback_ipip4_pack(char *payload,
6289                             enum mlxsw_reg_ritr_loopback_ipip_type ipip_type,
6290                             enum mlxsw_reg_ritr_loopback_ipip_options options,
6291                             u16 uvr_id, u16 underlay_rif, u32 usip, u32 gre_key)
6292 {
6293         mlxsw_reg_ritr_loopback_protocol_set(payload,
6294                                     MLXSW_REG_RITR_LOOPBACK_PROTOCOL_IPIP_IPV4);
6295         mlxsw_reg_ritr_loopback_ipip_common_pack(payload, ipip_type, options,
6296                                                  uvr_id, underlay_rif, gre_key);
6297         mlxsw_reg_ritr_loopback_ipip_usip4_set(payload, usip);
6298 }
6299
6300 /* RTAR - Router TCAM Allocation Register
6301  * --------------------------------------
6302  * This register is used for allocation of regions in the TCAM table.
6303  */
6304 #define MLXSW_REG_RTAR_ID 0x8004
6305 #define MLXSW_REG_RTAR_LEN 0x20
6306
6307 MLXSW_REG_DEFINE(rtar, MLXSW_REG_RTAR_ID, MLXSW_REG_RTAR_LEN);
6308
6309 enum mlxsw_reg_rtar_op {
6310         MLXSW_REG_RTAR_OP_ALLOCATE,
6311         MLXSW_REG_RTAR_OP_RESIZE,
6312         MLXSW_REG_RTAR_OP_DEALLOCATE,
6313 };
6314
6315 /* reg_rtar_op
6316  * Access: WO
6317  */
6318 MLXSW_ITEM32(reg, rtar, op, 0x00, 28, 4);
6319
6320 enum mlxsw_reg_rtar_key_type {
6321         MLXSW_REG_RTAR_KEY_TYPE_IPV4_MULTICAST = 1,
6322         MLXSW_REG_RTAR_KEY_TYPE_IPV6_MULTICAST = 3
6323 };
6324
6325 /* reg_rtar_key_type
6326  * TCAM key type for the region.
6327  * Access: WO
6328  */
6329 MLXSW_ITEM32(reg, rtar, key_type, 0x00, 0, 8);
6330
6331 /* reg_rtar_region_size
6332  * TCAM region size. When allocating/resizing this is the requested
6333  * size, the response is the actual size.
6334  * Note: Actual size may be larger than requested.
6335  * Reserved for op = Deallocate
6336  * Access: WO
6337  */
6338 MLXSW_ITEM32(reg, rtar, region_size, 0x04, 0, 16);
6339
6340 static inline void mlxsw_reg_rtar_pack(char *payload,
6341                                        enum mlxsw_reg_rtar_op op,
6342                                        enum mlxsw_reg_rtar_key_type key_type,
6343                                        u16 region_size)
6344 {
6345         MLXSW_REG_ZERO(rtar, payload);
6346         mlxsw_reg_rtar_op_set(payload, op);
6347         mlxsw_reg_rtar_key_type_set(payload, key_type);
6348         mlxsw_reg_rtar_region_size_set(payload, region_size);
6349 }
6350
6351 /* RATR - Router Adjacency Table Register
6352  * --------------------------------------
6353  * The RATR register is used to configure the Router Adjacency (next-hop)
6354  * Table.
6355  */
6356 #define MLXSW_REG_RATR_ID 0x8008
6357 #define MLXSW_REG_RATR_LEN 0x2C
6358
6359 MLXSW_REG_DEFINE(ratr, MLXSW_REG_RATR_ID, MLXSW_REG_RATR_LEN);
6360
6361 enum mlxsw_reg_ratr_op {
6362         /* Read */
6363         MLXSW_REG_RATR_OP_QUERY_READ = 0,
6364         /* Read and clear activity */
6365         MLXSW_REG_RATR_OP_QUERY_READ_CLEAR = 2,
6366         /* Write Adjacency entry */
6367         MLXSW_REG_RATR_OP_WRITE_WRITE_ENTRY = 1,
6368         /* Write Adjacency entry only if the activity is cleared.
6369          * The write may not succeed if the activity is set. There is not
6370          * direct feedback if the write has succeeded or not, however
6371          * the get will reveal the actual entry (SW can compare the get
6372          * response to the set command).
6373          */
6374         MLXSW_REG_RATR_OP_WRITE_WRITE_ENTRY_ON_ACTIVITY = 3,
6375 };
6376
6377 /* reg_ratr_op
6378  * Note that Write operation may also be used for updating
6379  * counter_set_type and counter_index. In this case all other
6380  * fields must not be updated.
6381  * Access: OP
6382  */
6383 MLXSW_ITEM32(reg, ratr, op, 0x00, 28, 4);
6384
6385 /* reg_ratr_v
6386  * Valid bit. Indicates if the adjacency entry is valid.
6387  * Note: the device may need some time before reusing an invalidated
6388  * entry. During this time the entry can not be reused. It is
6389  * recommended to use another entry before reusing an invalidated
6390  * entry (e.g. software can put it at the end of the list for
6391  * reusing). Trying to access an invalidated entry not yet cleared
6392  * by the device results with failure indicating "Try Again" status.
6393  * When valid is '0' then egress_router_interface,trap_action,
6394  * adjacency_parameters and counters are reserved
6395  * Access: RW
6396  */
6397 MLXSW_ITEM32(reg, ratr, v, 0x00, 24, 1);
6398
6399 /* reg_ratr_a
6400  * Activity. Set for new entries. Set if a packet lookup has hit on
6401  * the specific entry. To clear the a bit, use "clear activity".
6402  * Access: RO
6403  */
6404 MLXSW_ITEM32(reg, ratr, a, 0x00, 16, 1);
6405
6406 enum mlxsw_reg_ratr_type {
6407         /* Ethernet */
6408         MLXSW_REG_RATR_TYPE_ETHERNET,
6409         /* IPoIB Unicast without GRH.
6410          * Reserved for Spectrum.
6411          */
6412         MLXSW_REG_RATR_TYPE_IPOIB_UC,
6413         /* IPoIB Unicast with GRH. Supported only in table 0 (Ethernet unicast
6414          * adjacency).
6415          * Reserved for Spectrum.
6416          */
6417         MLXSW_REG_RATR_TYPE_IPOIB_UC_W_GRH,
6418         /* IPoIB Multicast.
6419          * Reserved for Spectrum.
6420          */
6421         MLXSW_REG_RATR_TYPE_IPOIB_MC,
6422         /* MPLS.
6423          * Reserved for SwitchX/-2.
6424          */
6425         MLXSW_REG_RATR_TYPE_MPLS,
6426         /* IPinIP Encap.
6427          * Reserved for SwitchX/-2.
6428          */
6429         MLXSW_REG_RATR_TYPE_IPIP,
6430 };
6431
6432 /* reg_ratr_type
6433  * Adjacency entry type.
6434  * Access: RW
6435  */
6436 MLXSW_ITEM32(reg, ratr, type, 0x04, 28, 4);
6437
6438 /* reg_ratr_adjacency_index_low
6439  * Bits 15:0 of index into the adjacency table.
6440  * For SwitchX and SwitchX-2, the adjacency table is linear and
6441  * used for adjacency entries only.
6442  * For Spectrum, the index is to the KVD linear.
6443  * Access: Index
6444  */
6445 MLXSW_ITEM32(reg, ratr, adjacency_index_low, 0x04, 0, 16);
6446
6447 /* reg_ratr_egress_router_interface
6448  * Range is 0 .. cap_max_router_interfaces - 1
6449  * Access: RW
6450  */
6451 MLXSW_ITEM32(reg, ratr, egress_router_interface, 0x08, 0, 16);
6452
6453 enum mlxsw_reg_ratr_trap_action {
6454         MLXSW_REG_RATR_TRAP_ACTION_NOP,
6455         MLXSW_REG_RATR_TRAP_ACTION_TRAP,
6456         MLXSW_REG_RATR_TRAP_ACTION_MIRROR_TO_CPU,
6457         MLXSW_REG_RATR_TRAP_ACTION_MIRROR,
6458         MLXSW_REG_RATR_TRAP_ACTION_DISCARD_ERRORS,
6459 };
6460
6461 /* reg_ratr_trap_action
6462  * see mlxsw_reg_ratr_trap_action
6463  * Access: RW
6464  */
6465 MLXSW_ITEM32(reg, ratr, trap_action, 0x0C, 28, 4);
6466
6467 /* reg_ratr_adjacency_index_high
6468  * Bits 23:16 of the adjacency_index.
6469  * Access: Index
6470  */
6471 MLXSW_ITEM32(reg, ratr, adjacency_index_high, 0x0C, 16, 8);
6472
6473 enum mlxsw_reg_ratr_trap_id {
6474         MLXSW_REG_RATR_TRAP_ID_RTR_EGRESS0,
6475         MLXSW_REG_RATR_TRAP_ID_RTR_EGRESS1,
6476 };
6477
6478 /* reg_ratr_trap_id
6479  * Trap ID to be reported to CPU.
6480  * Trap-ID is RTR_EGRESS0 or RTR_EGRESS1.
6481  * For trap_action of NOP, MIRROR and DISCARD_ERROR
6482  * Access: RW
6483  */
6484 MLXSW_ITEM32(reg, ratr, trap_id, 0x0C, 0, 8);
6485
6486 /* reg_ratr_eth_destination_mac
6487  * MAC address of the destination next-hop.
6488  * Access: RW
6489  */
6490 MLXSW_ITEM_BUF(reg, ratr, eth_destination_mac, 0x12, 6);
6491
6492 enum mlxsw_reg_ratr_ipip_type {
6493         /* IPv4, address set by mlxsw_reg_ratr_ipip_ipv4_udip. */
6494         MLXSW_REG_RATR_IPIP_TYPE_IPV4,
6495         /* IPv6, address set by mlxsw_reg_ratr_ipip_ipv6_ptr. */
6496         MLXSW_REG_RATR_IPIP_TYPE_IPV6,
6497 };
6498
6499 /* reg_ratr_ipip_type
6500  * Underlay destination ip type.
6501  * Note: the type field must match the protocol of the router interface.
6502  * Access: RW
6503  */
6504 MLXSW_ITEM32(reg, ratr, ipip_type, 0x10, 16, 4);
6505
6506 /* reg_ratr_ipip_ipv4_udip
6507  * Underlay ipv4 dip.
6508  * Reserved when ipip_type is IPv6.
6509  * Access: RW
6510  */
6511 MLXSW_ITEM32(reg, ratr, ipip_ipv4_udip, 0x18, 0, 32);
6512
6513 /* reg_ratr_ipip_ipv6_ptr
6514  * Pointer to IPv6 underlay destination ip address.
6515  * For Spectrum: Pointer to KVD linear space.
6516  * Access: RW
6517  */
6518 MLXSW_ITEM32(reg, ratr, ipip_ipv6_ptr, 0x1C, 0, 24);
6519
6520 enum mlxsw_reg_flow_counter_set_type {
6521         /* No count */
6522         MLXSW_REG_FLOW_COUNTER_SET_TYPE_NO_COUNT = 0x00,
6523         /* Count packets and bytes */
6524         MLXSW_REG_FLOW_COUNTER_SET_TYPE_PACKETS_BYTES = 0x03,
6525         /* Count only packets */
6526         MLXSW_REG_FLOW_COUNTER_SET_TYPE_PACKETS = 0x05,
6527 };
6528
6529 /* reg_ratr_counter_set_type
6530  * Counter set type for flow counters
6531  * Access: RW
6532  */
6533 MLXSW_ITEM32(reg, ratr, counter_set_type, 0x28, 24, 8);
6534
6535 /* reg_ratr_counter_index
6536  * Counter index for flow counters
6537  * Access: RW
6538  */
6539 MLXSW_ITEM32(reg, ratr, counter_index, 0x28, 0, 24);
6540
6541 static inline void
6542 mlxsw_reg_ratr_pack(char *payload,
6543                     enum mlxsw_reg_ratr_op op, bool valid,
6544                     enum mlxsw_reg_ratr_type type,
6545                     u32 adjacency_index, u16 egress_rif)
6546 {
6547         MLXSW_REG_ZERO(ratr, payload);
6548         mlxsw_reg_ratr_op_set(payload, op);
6549         mlxsw_reg_ratr_v_set(payload, valid);
6550         mlxsw_reg_ratr_type_set(payload, type);
6551         mlxsw_reg_ratr_adjacency_index_low_set(payload, adjacency_index);
6552         mlxsw_reg_ratr_adjacency_index_high_set(payload, adjacency_index >> 16);
6553         mlxsw_reg_ratr_egress_router_interface_set(payload, egress_rif);
6554 }
6555
6556 static inline void mlxsw_reg_ratr_eth_entry_pack(char *payload,
6557                                                  const char *dest_mac)
6558 {
6559         mlxsw_reg_ratr_eth_destination_mac_memcpy_to(payload, dest_mac);
6560 }
6561
6562 static inline void mlxsw_reg_ratr_ipip4_entry_pack(char *payload, u32 ipv4_udip)
6563 {
6564         mlxsw_reg_ratr_ipip_type_set(payload, MLXSW_REG_RATR_IPIP_TYPE_IPV4);
6565         mlxsw_reg_ratr_ipip_ipv4_udip_set(payload, ipv4_udip);
6566 }
6567
6568 static inline void mlxsw_reg_ratr_counter_pack(char *payload, u64 counter_index,
6569                                                bool counter_enable)
6570 {
6571         enum mlxsw_reg_flow_counter_set_type set_type;
6572
6573         if (counter_enable)
6574                 set_type = MLXSW_REG_FLOW_COUNTER_SET_TYPE_PACKETS_BYTES;
6575         else
6576                 set_type = MLXSW_REG_FLOW_COUNTER_SET_TYPE_NO_COUNT;
6577
6578         mlxsw_reg_ratr_counter_index_set(payload, counter_index);
6579         mlxsw_reg_ratr_counter_set_type_set(payload, set_type);
6580 }
6581
6582 /* RDPM - Router DSCP to Priority Mapping
6583  * --------------------------------------
6584  * Controls the mapping from DSCP field to switch priority on routed packets
6585  */
6586 #define MLXSW_REG_RDPM_ID 0x8009
6587 #define MLXSW_REG_RDPM_BASE_LEN 0x00
6588 #define MLXSW_REG_RDPM_DSCP_ENTRY_REC_LEN 0x01
6589 #define MLXSW_REG_RDPM_DSCP_ENTRY_REC_MAX_COUNT 64
6590 #define MLXSW_REG_RDPM_LEN 0x40
6591 #define MLXSW_REG_RDPM_LAST_ENTRY (MLXSW_REG_RDPM_BASE_LEN + \
6592                                    MLXSW_REG_RDPM_LEN - \
6593                                    MLXSW_REG_RDPM_DSCP_ENTRY_REC_LEN)
6594
6595 MLXSW_REG_DEFINE(rdpm, MLXSW_REG_RDPM_ID, MLXSW_REG_RDPM_LEN);
6596
6597 /* reg_dscp_entry_e
6598  * Enable update of the specific entry
6599  * Access: Index
6600  */
6601 MLXSW_ITEM8_INDEXED(reg, rdpm, dscp_entry_e, MLXSW_REG_RDPM_LAST_ENTRY, 7, 1,
6602                     -MLXSW_REG_RDPM_DSCP_ENTRY_REC_LEN, 0x00, false);
6603
6604 /* reg_dscp_entry_prio
6605  * Switch Priority
6606  * Access: RW
6607  */
6608 MLXSW_ITEM8_INDEXED(reg, rdpm, dscp_entry_prio, MLXSW_REG_RDPM_LAST_ENTRY, 0, 4,
6609                     -MLXSW_REG_RDPM_DSCP_ENTRY_REC_LEN, 0x00, false);
6610
6611 static inline void mlxsw_reg_rdpm_pack(char *payload, unsigned short index,
6612                                        u8 prio)
6613 {
6614         mlxsw_reg_rdpm_dscp_entry_e_set(payload, index, 1);
6615         mlxsw_reg_rdpm_dscp_entry_prio_set(payload, index, prio);
6616 }
6617
6618 /* RICNT - Router Interface Counter Register
6619  * -----------------------------------------
6620  * The RICNT register retrieves per port performance counters
6621  */
6622 #define MLXSW_REG_RICNT_ID 0x800B
6623 #define MLXSW_REG_RICNT_LEN 0x100
6624
6625 MLXSW_REG_DEFINE(ricnt, MLXSW_REG_RICNT_ID, MLXSW_REG_RICNT_LEN);
6626
6627 /* reg_ricnt_counter_index
6628  * Counter index
6629  * Access: RW
6630  */
6631 MLXSW_ITEM32(reg, ricnt, counter_index, 0x04, 0, 24);
6632
6633 enum mlxsw_reg_ricnt_counter_set_type {
6634         /* No Count. */
6635         MLXSW_REG_RICNT_COUNTER_SET_TYPE_NO_COUNT = 0x00,
6636         /* Basic. Used for router interfaces, counting the following:
6637          *      - Error and Discard counters.
6638          *      - Unicast, Multicast and Broadcast counters. Sharing the
6639          *        same set of counters for the different type of traffic
6640          *        (IPv4, IPv6 and mpls).
6641          */
6642         MLXSW_REG_RICNT_COUNTER_SET_TYPE_BASIC = 0x09,
6643 };
6644
6645 /* reg_ricnt_counter_set_type
6646  * Counter Set Type for router interface counter
6647  * Access: RW
6648  */
6649 MLXSW_ITEM32(reg, ricnt, counter_set_type, 0x04, 24, 8);
6650
6651 enum mlxsw_reg_ricnt_opcode {
6652         /* Nop. Supported only for read access*/
6653         MLXSW_REG_RICNT_OPCODE_NOP = 0x00,
6654         /* Clear. Setting the clr bit will reset the counter value for
6655          * all counters of the specified Router Interface.
6656          */
6657         MLXSW_REG_RICNT_OPCODE_CLEAR = 0x08,
6658 };
6659
6660 /* reg_ricnt_opcode
6661  * Opcode
6662  * Access: RW
6663  */
6664 MLXSW_ITEM32(reg, ricnt, op, 0x00, 28, 4);
6665
6666 /* reg_ricnt_good_unicast_packets
6667  * good unicast packets.
6668  * Access: RW
6669  */
6670 MLXSW_ITEM64(reg, ricnt, good_unicast_packets, 0x08, 0, 64);
6671
6672 /* reg_ricnt_good_multicast_packets
6673  * good multicast packets.
6674  * Access: RW
6675  */
6676 MLXSW_ITEM64(reg, ricnt, good_multicast_packets, 0x10, 0, 64);
6677
6678 /* reg_ricnt_good_broadcast_packets
6679  * good broadcast packets
6680  * Access: RW
6681  */
6682 MLXSW_ITEM64(reg, ricnt, good_broadcast_packets, 0x18, 0, 64);
6683
6684 /* reg_ricnt_good_unicast_bytes
6685  * A count of L3 data and padding octets not including L2 headers
6686  * for good unicast frames.
6687  * Access: RW
6688  */
6689 MLXSW_ITEM64(reg, ricnt, good_unicast_bytes, 0x20, 0, 64);
6690
6691 /* reg_ricnt_good_multicast_bytes
6692  * A count of L3 data and padding octets not including L2 headers
6693  * for good multicast frames.
6694  * Access: RW
6695  */
6696 MLXSW_ITEM64(reg, ricnt, good_multicast_bytes, 0x28, 0, 64);
6697
6698 /* reg_ritr_good_broadcast_bytes
6699  * A count of L3 data and padding octets not including L2 headers
6700  * for good broadcast frames.
6701  * Access: RW
6702  */
6703 MLXSW_ITEM64(reg, ricnt, good_broadcast_bytes, 0x30, 0, 64);
6704
6705 /* reg_ricnt_error_packets
6706  * A count of errored frames that do not pass the router checks.
6707  * Access: RW
6708  */
6709 MLXSW_ITEM64(reg, ricnt, error_packets, 0x38, 0, 64);
6710
6711 /* reg_ricnt_discrad_packets
6712  * A count of non-errored frames that do not pass the router checks.
6713  * Access: RW
6714  */
6715 MLXSW_ITEM64(reg, ricnt, discard_packets, 0x40, 0, 64);
6716
6717 /* reg_ricnt_error_bytes
6718  * A count of L3 data and padding octets not including L2 headers
6719  * for errored frames.
6720  * Access: RW
6721  */
6722 MLXSW_ITEM64(reg, ricnt, error_bytes, 0x48, 0, 64);
6723
6724 /* reg_ricnt_discard_bytes
6725  * A count of L3 data and padding octets not including L2 headers
6726  * for non-errored frames that do not pass the router checks.
6727  * Access: RW
6728  */
6729 MLXSW_ITEM64(reg, ricnt, discard_bytes, 0x50, 0, 64);
6730
6731 static inline void mlxsw_reg_ricnt_pack(char *payload, u32 index,
6732                                         enum mlxsw_reg_ricnt_opcode op)
6733 {
6734         MLXSW_REG_ZERO(ricnt, payload);
6735         mlxsw_reg_ricnt_op_set(payload, op);
6736         mlxsw_reg_ricnt_counter_index_set(payload, index);
6737         mlxsw_reg_ricnt_counter_set_type_set(payload,
6738                                              MLXSW_REG_RICNT_COUNTER_SET_TYPE_BASIC);
6739 }
6740
6741 /* RRCR - Router Rules Copy Register Layout
6742  * ----------------------------------------
6743  * This register is used for moving and copying route entry rules.
6744  */
6745 #define MLXSW_REG_RRCR_ID 0x800F
6746 #define MLXSW_REG_RRCR_LEN 0x24
6747
6748 MLXSW_REG_DEFINE(rrcr, MLXSW_REG_RRCR_ID, MLXSW_REG_RRCR_LEN);
6749
6750 enum mlxsw_reg_rrcr_op {
6751         /* Move rules */
6752         MLXSW_REG_RRCR_OP_MOVE,
6753         /* Copy rules */
6754         MLXSW_REG_RRCR_OP_COPY,
6755 };
6756
6757 /* reg_rrcr_op
6758  * Access: WO
6759  */
6760 MLXSW_ITEM32(reg, rrcr, op, 0x00, 28, 4);
6761
6762 /* reg_rrcr_offset
6763  * Offset within the region from which to copy/move.
6764  * Access: Index
6765  */
6766 MLXSW_ITEM32(reg, rrcr, offset, 0x00, 0, 16);
6767
6768 /* reg_rrcr_size
6769  * The number of rules to copy/move.
6770  * Access: WO
6771  */
6772 MLXSW_ITEM32(reg, rrcr, size, 0x04, 0, 16);
6773
6774 /* reg_rrcr_table_id
6775  * Identifier of the table on which to perform the operation. Encoding is the
6776  * same as in RTAR.key_type
6777  * Access: Index
6778  */
6779 MLXSW_ITEM32(reg, rrcr, table_id, 0x10, 0, 4);
6780
6781 /* reg_rrcr_dest_offset
6782  * Offset within the region to which to copy/move
6783  * Access: Index
6784  */
6785 MLXSW_ITEM32(reg, rrcr, dest_offset, 0x20, 0, 16);
6786
6787 static inline void mlxsw_reg_rrcr_pack(char *payload, enum mlxsw_reg_rrcr_op op,
6788                                        u16 offset, u16 size,
6789                                        enum mlxsw_reg_rtar_key_type table_id,
6790                                        u16 dest_offset)
6791 {
6792         MLXSW_REG_ZERO(rrcr, payload);
6793         mlxsw_reg_rrcr_op_set(payload, op);
6794         mlxsw_reg_rrcr_offset_set(payload, offset);
6795         mlxsw_reg_rrcr_size_set(payload, size);
6796         mlxsw_reg_rrcr_table_id_set(payload, table_id);
6797         mlxsw_reg_rrcr_dest_offset_set(payload, dest_offset);
6798 }
6799
6800 /* RALTA - Router Algorithmic LPM Tree Allocation Register
6801  * -------------------------------------------------------
6802  * RALTA is used to allocate the LPM trees of the SHSPM method.
6803  */
6804 #define MLXSW_REG_RALTA_ID 0x8010
6805 #define MLXSW_REG_RALTA_LEN 0x04
6806
6807 MLXSW_REG_DEFINE(ralta, MLXSW_REG_RALTA_ID, MLXSW_REG_RALTA_LEN);
6808
6809 /* reg_ralta_op
6810  * opcode (valid for Write, must be 0 on Read)
6811  * 0 - allocate a tree
6812  * 1 - deallocate a tree
6813  * Access: OP
6814  */
6815 MLXSW_ITEM32(reg, ralta, op, 0x00, 28, 2);
6816
6817 enum mlxsw_reg_ralxx_protocol {
6818         MLXSW_REG_RALXX_PROTOCOL_IPV4,
6819         MLXSW_REG_RALXX_PROTOCOL_IPV6,
6820 };
6821
6822 /* reg_ralta_protocol
6823  * Protocol.
6824  * Deallocation opcode: Reserved.
6825  * Access: RW
6826  */
6827 MLXSW_ITEM32(reg, ralta, protocol, 0x00, 24, 4);
6828
6829 /* reg_ralta_tree_id
6830  * An identifier (numbered from 1..cap_shspm_max_trees-1) representing
6831  * the tree identifier (managed by software).
6832  * Note that tree_id 0 is allocated for a default-route tree.
6833  * Access: Index
6834  */
6835 MLXSW_ITEM32(reg, ralta, tree_id, 0x00, 0, 8);
6836
6837 static inline void mlxsw_reg_ralta_pack(char *payload, bool alloc,
6838                                         enum mlxsw_reg_ralxx_protocol protocol,
6839                                         u8 tree_id)
6840 {
6841         MLXSW_REG_ZERO(ralta, payload);
6842         mlxsw_reg_ralta_op_set(payload, !alloc);
6843         mlxsw_reg_ralta_protocol_set(payload, protocol);
6844         mlxsw_reg_ralta_tree_id_set(payload, tree_id);
6845 }
6846
6847 /* RALST - Router Algorithmic LPM Structure Tree Register
6848  * ------------------------------------------------------
6849  * RALST is used to set and query the structure of an LPM tree.
6850  * The structure of the tree must be sorted as a sorted binary tree, while
6851  * each node is a bin that is tagged as the length of the prefixes the lookup
6852  * will refer to. Therefore, bin X refers to a set of entries with prefixes
6853  * of X bits to match with the destination address. The bin 0 indicates
6854  * the default action, when there is no match of any prefix.
6855  */
6856 #define MLXSW_REG_RALST_ID 0x8011
6857 #define MLXSW_REG_RALST_LEN 0x104
6858
6859 MLXSW_REG_DEFINE(ralst, MLXSW_REG_RALST_ID, MLXSW_REG_RALST_LEN);
6860
6861 /* reg_ralst_root_bin
6862  * The bin number of the root bin.
6863  * 0<root_bin=<(length of IP address)
6864  * For a default-route tree configure 0xff
6865  * Access: RW
6866  */
6867 MLXSW_ITEM32(reg, ralst, root_bin, 0x00, 16, 8);
6868
6869 /* reg_ralst_tree_id
6870  * Tree identifier numbered from 1..(cap_shspm_max_trees-1).
6871  * Access: Index
6872  */
6873 MLXSW_ITEM32(reg, ralst, tree_id, 0x00, 0, 8);
6874
6875 #define MLXSW_REG_RALST_BIN_NO_CHILD 0xff
6876 #define MLXSW_REG_RALST_BIN_OFFSET 0x04
6877 #define MLXSW_REG_RALST_BIN_COUNT 128
6878
6879 /* reg_ralst_left_child_bin
6880  * Holding the children of the bin according to the stored tree's structure.
6881  * For trees composed of less than 4 blocks, the bins in excess are reserved.
6882  * Note that tree_id 0 is allocated for a default-route tree, bins are 0xff
6883  * Access: RW
6884  */
6885 MLXSW_ITEM16_INDEXED(reg, ralst, left_child_bin, 0x04, 8, 8, 0x02, 0x00, false);
6886
6887 /* reg_ralst_right_child_bin
6888  * Holding the children of the bin according to the stored tree's structure.
6889  * For trees composed of less than 4 blocks, the bins in excess are reserved.
6890  * Note that tree_id 0 is allocated for a default-route tree, bins are 0xff
6891  * Access: RW
6892  */
6893 MLXSW_ITEM16_INDEXED(reg, ralst, right_child_bin, 0x04, 0, 8, 0x02, 0x00,
6894                      false);
6895
6896 static inline void mlxsw_reg_ralst_pack(char *payload, u8 root_bin, u8 tree_id)
6897 {
6898         MLXSW_REG_ZERO(ralst, payload);
6899
6900         /* Initialize all bins to have no left or right child */
6901         memset(payload + MLXSW_REG_RALST_BIN_OFFSET,
6902                MLXSW_REG_RALST_BIN_NO_CHILD, MLXSW_REG_RALST_BIN_COUNT * 2);
6903
6904         mlxsw_reg_ralst_root_bin_set(payload, root_bin);
6905         mlxsw_reg_ralst_tree_id_set(payload, tree_id);
6906 }
6907
6908 static inline void mlxsw_reg_ralst_bin_pack(char *payload, u8 bin_number,
6909                                             u8 left_child_bin,
6910                                             u8 right_child_bin)
6911 {
6912         int bin_index = bin_number - 1;
6913
6914         mlxsw_reg_ralst_left_child_bin_set(payload, bin_index, left_child_bin);
6915         mlxsw_reg_ralst_right_child_bin_set(payload, bin_index,
6916                                             right_child_bin);
6917 }
6918
6919 /* RALTB - Router Algorithmic LPM Tree Binding Register
6920  * ----------------------------------------------------
6921  * RALTB is used to bind virtual router and protocol to an allocated LPM tree.
6922  */
6923 #define MLXSW_REG_RALTB_ID 0x8012
6924 #define MLXSW_REG_RALTB_LEN 0x04
6925
6926 MLXSW_REG_DEFINE(raltb, MLXSW_REG_RALTB_ID, MLXSW_REG_RALTB_LEN);
6927
6928 /* reg_raltb_virtual_router
6929  * Virtual Router ID
6930  * Range is 0..cap_max_virtual_routers-1
6931  * Access: Index
6932  */
6933 MLXSW_ITEM32(reg, raltb, virtual_router, 0x00, 16, 16);
6934
6935 /* reg_raltb_protocol
6936  * Protocol.
6937  * Access: Index
6938  */
6939 MLXSW_ITEM32(reg, raltb, protocol, 0x00, 12, 4);
6940
6941 /* reg_raltb_tree_id
6942  * Tree to be used for the {virtual_router, protocol}
6943  * Tree identifier numbered from 1..(cap_shspm_max_trees-1).
6944  * By default, all Unicast IPv4 and IPv6 are bound to tree_id 0.
6945  * Access: RW
6946  */
6947 MLXSW_ITEM32(reg, raltb, tree_id, 0x00, 0, 8);
6948
6949 static inline void mlxsw_reg_raltb_pack(char *payload, u16 virtual_router,
6950                                         enum mlxsw_reg_ralxx_protocol protocol,
6951                                         u8 tree_id)
6952 {
6953         MLXSW_REG_ZERO(raltb, payload);
6954         mlxsw_reg_raltb_virtual_router_set(payload, virtual_router);
6955         mlxsw_reg_raltb_protocol_set(payload, protocol);
6956         mlxsw_reg_raltb_tree_id_set(payload, tree_id);
6957 }
6958
6959 /* RALUE - Router Algorithmic LPM Unicast Entry Register
6960  * -----------------------------------------------------
6961  * RALUE is used to configure and query LPM entries that serve
6962  * the Unicast protocols.
6963  */
6964 #define MLXSW_REG_RALUE_ID 0x8013
6965 #define MLXSW_REG_RALUE_LEN 0x38
6966
6967 MLXSW_REG_DEFINE(ralue, MLXSW_REG_RALUE_ID, MLXSW_REG_RALUE_LEN);
6968
6969 /* reg_ralue_protocol
6970  * Protocol.
6971  * Access: Index
6972  */
6973 MLXSW_ITEM32(reg, ralue, protocol, 0x00, 24, 4);
6974
6975 enum mlxsw_reg_ralue_op {
6976         /* Read operation. If entry doesn't exist, the operation fails. */
6977         MLXSW_REG_RALUE_OP_QUERY_READ = 0,
6978         /* Clear on read operation. Used to read entry and
6979          * clear Activity bit.
6980          */
6981         MLXSW_REG_RALUE_OP_QUERY_CLEAR = 1,
6982         /* Write operation. Used to write a new entry to the table. All RW
6983          * fields are written for new entry. Activity bit is set
6984          * for new entries.
6985          */
6986         MLXSW_REG_RALUE_OP_WRITE_WRITE = 0,
6987         /* Update operation. Used to update an existing route entry and
6988          * only update the RW fields that are detailed in the field
6989          * op_u_mask. If entry doesn't exist, the operation fails.
6990          */
6991         MLXSW_REG_RALUE_OP_WRITE_UPDATE = 1,
6992         /* Clear activity. The Activity bit (the field a) is cleared
6993          * for the entry.
6994          */
6995         MLXSW_REG_RALUE_OP_WRITE_CLEAR = 2,
6996         /* Delete operation. Used to delete an existing entry. If entry
6997          * doesn't exist, the operation fails.
6998          */
6999         MLXSW_REG_RALUE_OP_WRITE_DELETE = 3,
7000 };
7001
7002 /* reg_ralue_op
7003  * Operation.
7004  * Access: OP
7005  */
7006 MLXSW_ITEM32(reg, ralue, op, 0x00, 20, 3);
7007
7008 /* reg_ralue_a
7009  * Activity. Set for new entries. Set if a packet lookup has hit on the
7010  * specific entry, only if the entry is a route. To clear the a bit, use
7011  * "clear activity" op.
7012  * Enabled by activity_dis in RGCR
7013  * Access: RO
7014  */
7015 MLXSW_ITEM32(reg, ralue, a, 0x00, 16, 1);
7016
7017 /* reg_ralue_virtual_router
7018  * Virtual Router ID
7019  * Range is 0..cap_max_virtual_routers-1
7020  * Access: Index
7021  */
7022 MLXSW_ITEM32(reg, ralue, virtual_router, 0x04, 16, 16);
7023
7024 #define MLXSW_REG_RALUE_OP_U_MASK_ENTRY_TYPE    BIT(0)
7025 #define MLXSW_REG_RALUE_OP_U_MASK_BMP_LEN       BIT(1)
7026 #define MLXSW_REG_RALUE_OP_U_MASK_ACTION        BIT(2)
7027
7028 /* reg_ralue_op_u_mask
7029  * opcode update mask.
7030  * On read operation, this field is reserved.
7031  * This field is valid for update opcode, otherwise - reserved.
7032  * This field is a bitmask of the fields that should be updated.
7033  * Access: WO
7034  */
7035 MLXSW_ITEM32(reg, ralue, op_u_mask, 0x04, 8, 3);
7036
7037 /* reg_ralue_prefix_len
7038  * Number of bits in the prefix of the LPM route.
7039  * Note that for IPv6 prefixes, if prefix_len>64 the entry consumes
7040  * two entries in the physical HW table.
7041  * Access: Index
7042  */
7043 MLXSW_ITEM32(reg, ralue, prefix_len, 0x08, 0, 8);
7044
7045 /* reg_ralue_dip*
7046  * The prefix of the route or of the marker that the object of the LPM
7047  * is compared with. The most significant bits of the dip are the prefix.
7048  * The least significant bits must be '0' if the prefix_len is smaller
7049  * than 128 for IPv6 or smaller than 32 for IPv4.
7050  * IPv4 address uses bits dip[31:0] and bits dip[127:32] are reserved.
7051  * Access: Index
7052  */
7053 MLXSW_ITEM32(reg, ralue, dip4, 0x18, 0, 32);
7054 MLXSW_ITEM_BUF(reg, ralue, dip6, 0x0C, 16);
7055
7056 enum mlxsw_reg_ralue_entry_type {
7057         MLXSW_REG_RALUE_ENTRY_TYPE_MARKER_ENTRY = 1,
7058         MLXSW_REG_RALUE_ENTRY_TYPE_ROUTE_ENTRY = 2,
7059         MLXSW_REG_RALUE_ENTRY_TYPE_MARKER_AND_ROUTE_ENTRY = 3,
7060 };
7061
7062 /* reg_ralue_entry_type
7063  * Entry type.
7064  * Note - for Marker entries, the action_type and action fields are reserved.
7065  * Access: RW
7066  */
7067 MLXSW_ITEM32(reg, ralue, entry_type, 0x1C, 30, 2);
7068
7069 /* reg_ralue_bmp_len
7070  * The best match prefix length in the case that there is no match for
7071  * longer prefixes.
7072  * If (entry_type != MARKER_ENTRY), bmp_len must be equal to prefix_len
7073  * Note for any update operation with entry_type modification this
7074  * field must be set.
7075  * Access: RW
7076  */
7077 MLXSW_ITEM32(reg, ralue, bmp_len, 0x1C, 16, 8);
7078
7079 enum mlxsw_reg_ralue_action_type {
7080         MLXSW_REG_RALUE_ACTION_TYPE_REMOTE,
7081         MLXSW_REG_RALUE_ACTION_TYPE_LOCAL,
7082         MLXSW_REG_RALUE_ACTION_TYPE_IP2ME,
7083 };
7084
7085 /* reg_ralue_action_type
7086  * Action Type
7087  * Indicates how the IP address is connected.
7088  * It can be connected to a local subnet through local_erif or can be
7089  * on a remote subnet connected through a next-hop router,
7090  * or transmitted to the CPU.
7091  * Reserved when entry_type = MARKER_ENTRY
7092  * Access: RW
7093  */
7094 MLXSW_ITEM32(reg, ralue, action_type, 0x1C, 0, 2);
7095
7096 enum mlxsw_reg_ralue_trap_action {
7097         MLXSW_REG_RALUE_TRAP_ACTION_NOP,
7098         MLXSW_REG_RALUE_TRAP_ACTION_TRAP,
7099         MLXSW_REG_RALUE_TRAP_ACTION_MIRROR_TO_CPU,
7100         MLXSW_REG_RALUE_TRAP_ACTION_MIRROR,
7101         MLXSW_REG_RALUE_TRAP_ACTION_DISCARD_ERROR,
7102 };
7103
7104 /* reg_ralue_trap_action
7105  * Trap action.
7106  * For IP2ME action, only NOP and MIRROR are possible.
7107  * Access: RW
7108  */
7109 MLXSW_ITEM32(reg, ralue, trap_action, 0x20, 28, 4);
7110
7111 /* reg_ralue_trap_id
7112  * Trap ID to be reported to CPU.
7113  * Trap ID is RTR_INGRESS0 or RTR_INGRESS1.
7114  * For trap_action of NOP, MIRROR and DISCARD_ERROR, trap_id is reserved.
7115  * Access: RW
7116  */
7117 MLXSW_ITEM32(reg, ralue, trap_id, 0x20, 0, 9);
7118
7119 /* reg_ralue_adjacency_index
7120  * Points to the first entry of the group-based ECMP.
7121  * Only relevant in case of REMOTE action.
7122  * Access: RW
7123  */
7124 MLXSW_ITEM32(reg, ralue, adjacency_index, 0x24, 0, 24);
7125
7126 /* reg_ralue_ecmp_size
7127  * Amount of sequential entries starting
7128  * from the adjacency_index (the number of ECMPs).
7129  * The valid range is 1-64, 512, 1024, 2048 and 4096.
7130  * Reserved when trap_action is TRAP or DISCARD_ERROR.
7131  * Only relevant in case of REMOTE action.
7132  * Access: RW
7133  */
7134 MLXSW_ITEM32(reg, ralue, ecmp_size, 0x28, 0, 13);
7135
7136 /* reg_ralue_local_erif
7137  * Egress Router Interface.
7138  * Only relevant in case of LOCAL action.
7139  * Access: RW
7140  */
7141 MLXSW_ITEM32(reg, ralue, local_erif, 0x24, 0, 16);
7142
7143 /* reg_ralue_ip2me_v
7144  * Valid bit for the tunnel_ptr field.
7145  * If valid = 0 then trap to CPU as IP2ME trap ID.
7146  * If valid = 1 and the packet format allows NVE or IPinIP tunnel
7147  * decapsulation then tunnel decapsulation is done.
7148  * If valid = 1 and packet format does not allow NVE or IPinIP tunnel
7149  * decapsulation then trap as IP2ME trap ID.
7150  * Only relevant in case of IP2ME action.
7151  * Access: RW
7152  */
7153 MLXSW_ITEM32(reg, ralue, ip2me_v, 0x24, 31, 1);
7154
7155 /* reg_ralue_ip2me_tunnel_ptr
7156  * Tunnel Pointer for NVE or IPinIP tunnel decapsulation.
7157  * For Spectrum, pointer to KVD Linear.
7158  * Only relevant in case of IP2ME action.
7159  * Access: RW
7160  */
7161 MLXSW_ITEM32(reg, ralue, ip2me_tunnel_ptr, 0x24, 0, 24);
7162
7163 static inline void mlxsw_reg_ralue_pack(char *payload,
7164                                         enum mlxsw_reg_ralxx_protocol protocol,
7165                                         enum mlxsw_reg_ralue_op op,
7166                                         u16 virtual_router, u8 prefix_len)
7167 {
7168         MLXSW_REG_ZERO(ralue, payload);
7169         mlxsw_reg_ralue_protocol_set(payload, protocol);
7170         mlxsw_reg_ralue_op_set(payload, op);
7171         mlxsw_reg_ralue_virtual_router_set(payload, virtual_router);
7172         mlxsw_reg_ralue_prefix_len_set(payload, prefix_len);
7173         mlxsw_reg_ralue_entry_type_set(payload,
7174                                        MLXSW_REG_RALUE_ENTRY_TYPE_ROUTE_ENTRY);
7175         mlxsw_reg_ralue_bmp_len_set(payload, prefix_len);
7176 }
7177
7178 static inline void mlxsw_reg_ralue_pack4(char *payload,
7179                                          enum mlxsw_reg_ralxx_protocol protocol,
7180                                          enum mlxsw_reg_ralue_op op,
7181                                          u16 virtual_router, u8 prefix_len,
7182                                          u32 dip)
7183 {
7184         mlxsw_reg_ralue_pack(payload, protocol, op, virtual_router, prefix_len);
7185         mlxsw_reg_ralue_dip4_set(payload, dip);
7186 }
7187
7188 static inline void mlxsw_reg_ralue_pack6(char *payload,
7189                                          enum mlxsw_reg_ralxx_protocol protocol,
7190                                          enum mlxsw_reg_ralue_op op,
7191                                          u16 virtual_router, u8 prefix_len,
7192                                          const void *dip)
7193 {
7194         mlxsw_reg_ralue_pack(payload, protocol, op, virtual_router, prefix_len);
7195         mlxsw_reg_ralue_dip6_memcpy_to(payload, dip);
7196 }
7197
7198 static inline void
7199 mlxsw_reg_ralue_act_remote_pack(char *payload,
7200                                 enum mlxsw_reg_ralue_trap_action trap_action,
7201                                 u16 trap_id, u32 adjacency_index, u16 ecmp_size)
7202 {
7203         mlxsw_reg_ralue_action_type_set(payload,
7204                                         MLXSW_REG_RALUE_ACTION_TYPE_REMOTE);
7205         mlxsw_reg_ralue_trap_action_set(payload, trap_action);
7206         mlxsw_reg_ralue_trap_id_set(payload, trap_id);
7207         mlxsw_reg_ralue_adjacency_index_set(payload, adjacency_index);
7208         mlxsw_reg_ralue_ecmp_size_set(payload, ecmp_size);
7209 }
7210
7211 static inline void
7212 mlxsw_reg_ralue_act_local_pack(char *payload,
7213                                enum mlxsw_reg_ralue_trap_action trap_action,
7214                                u16 trap_id, u16 local_erif)
7215 {
7216         mlxsw_reg_ralue_action_type_set(payload,
7217                                         MLXSW_REG_RALUE_ACTION_TYPE_LOCAL);
7218         mlxsw_reg_ralue_trap_action_set(payload, trap_action);
7219         mlxsw_reg_ralue_trap_id_set(payload, trap_id);
7220         mlxsw_reg_ralue_local_erif_set(payload, local_erif);
7221 }
7222
7223 static inline void
7224 mlxsw_reg_ralue_act_ip2me_pack(char *payload)
7225 {
7226         mlxsw_reg_ralue_action_type_set(payload,
7227                                         MLXSW_REG_RALUE_ACTION_TYPE_IP2ME);
7228 }
7229
7230 static inline void
7231 mlxsw_reg_ralue_act_ip2me_tun_pack(char *payload, u32 tunnel_ptr)
7232 {
7233         mlxsw_reg_ralue_action_type_set(payload,
7234                                         MLXSW_REG_RALUE_ACTION_TYPE_IP2ME);
7235         mlxsw_reg_ralue_ip2me_v_set(payload, 1);
7236         mlxsw_reg_ralue_ip2me_tunnel_ptr_set(payload, tunnel_ptr);
7237 }
7238
7239 /* RAUHT - Router Algorithmic LPM Unicast Host Table Register
7240  * ----------------------------------------------------------
7241  * The RAUHT register is used to configure and query the Unicast Host table in
7242  * devices that implement the Algorithmic LPM.
7243  */
7244 #define MLXSW_REG_RAUHT_ID 0x8014
7245 #define MLXSW_REG_RAUHT_LEN 0x74
7246
7247 MLXSW_REG_DEFINE(rauht, MLXSW_REG_RAUHT_ID, MLXSW_REG_RAUHT_LEN);
7248
7249 enum mlxsw_reg_rauht_type {
7250         MLXSW_REG_RAUHT_TYPE_IPV4,
7251         MLXSW_REG_RAUHT_TYPE_IPV6,
7252 };
7253
7254 /* reg_rauht_type
7255  * Access: Index
7256  */
7257 MLXSW_ITEM32(reg, rauht, type, 0x00, 24, 2);
7258
7259 enum mlxsw_reg_rauht_op {
7260         MLXSW_REG_RAUHT_OP_QUERY_READ = 0,
7261         /* Read operation */
7262         MLXSW_REG_RAUHT_OP_QUERY_CLEAR_ON_READ = 1,
7263         /* Clear on read operation. Used to read entry and clear
7264          * activity bit.
7265          */
7266         MLXSW_REG_RAUHT_OP_WRITE_ADD = 0,
7267         /* Add. Used to write a new entry to the table. All R/W fields are
7268          * relevant for new entry. Activity bit is set for new entries.
7269          */
7270         MLXSW_REG_RAUHT_OP_WRITE_UPDATE = 1,
7271         /* Update action. Used to update an existing route entry and
7272          * only update the following fields:
7273          * trap_action, trap_id, mac, counter_set_type, counter_index
7274          */
7275         MLXSW_REG_RAUHT_OP_WRITE_CLEAR_ACTIVITY = 2,
7276         /* Clear activity. A bit is cleared for the entry. */
7277         MLXSW_REG_RAUHT_OP_WRITE_DELETE = 3,
7278         /* Delete entry */
7279         MLXSW_REG_RAUHT_OP_WRITE_DELETE_ALL = 4,
7280         /* Delete all host entries on a RIF. In this command, dip
7281          * field is reserved.
7282          */
7283 };
7284
7285 /* reg_rauht_op
7286  * Access: OP
7287  */
7288 MLXSW_ITEM32(reg, rauht, op, 0x00, 20, 3);
7289
7290 /* reg_rauht_a
7291  * Activity. Set for new entries. Set if a packet lookup has hit on
7292  * the specific entry.
7293  * To clear the a bit, use "clear activity" op.
7294  * Enabled by activity_dis in RGCR
7295  * Access: RO
7296  */
7297 MLXSW_ITEM32(reg, rauht, a, 0x00, 16, 1);
7298
7299 /* reg_rauht_rif
7300  * Router Interface
7301  * Access: Index
7302  */
7303 MLXSW_ITEM32(reg, rauht, rif, 0x00, 0, 16);
7304
7305 /* reg_rauht_dip*
7306  * Destination address.
7307  * Access: Index
7308  */
7309 MLXSW_ITEM32(reg, rauht, dip4, 0x1C, 0x0, 32);
7310 MLXSW_ITEM_BUF(reg, rauht, dip6, 0x10, 16);
7311
7312 enum mlxsw_reg_rauht_trap_action {
7313         MLXSW_REG_RAUHT_TRAP_ACTION_NOP,
7314         MLXSW_REG_RAUHT_TRAP_ACTION_TRAP,
7315         MLXSW_REG_RAUHT_TRAP_ACTION_MIRROR_TO_CPU,
7316         MLXSW_REG_RAUHT_TRAP_ACTION_MIRROR,
7317         MLXSW_REG_RAUHT_TRAP_ACTION_DISCARD_ERRORS,
7318 };
7319
7320 /* reg_rauht_trap_action
7321  * Access: RW
7322  */
7323 MLXSW_ITEM32(reg, rauht, trap_action, 0x60, 28, 4);
7324
7325 enum mlxsw_reg_rauht_trap_id {
7326         MLXSW_REG_RAUHT_TRAP_ID_RTR_EGRESS0,
7327         MLXSW_REG_RAUHT_TRAP_ID_RTR_EGRESS1,
7328 };
7329
7330 /* reg_rauht_trap_id
7331  * Trap ID to be reported to CPU.
7332  * Trap-ID is RTR_EGRESS0 or RTR_EGRESS1.
7333  * For trap_action of NOP, MIRROR and DISCARD_ERROR,
7334  * trap_id is reserved.
7335  * Access: RW
7336  */
7337 MLXSW_ITEM32(reg, rauht, trap_id, 0x60, 0, 9);
7338
7339 /* reg_rauht_counter_set_type
7340  * Counter set type for flow counters
7341  * Access: RW
7342  */
7343 MLXSW_ITEM32(reg, rauht, counter_set_type, 0x68, 24, 8);
7344
7345 /* reg_rauht_counter_index
7346  * Counter index for flow counters
7347  * Access: RW
7348  */
7349 MLXSW_ITEM32(reg, rauht, counter_index, 0x68, 0, 24);
7350
7351 /* reg_rauht_mac
7352  * MAC address.
7353  * Access: RW
7354  */
7355 MLXSW_ITEM_BUF(reg, rauht, mac, 0x6E, 6);
7356
7357 static inline void mlxsw_reg_rauht_pack(char *payload,
7358                                         enum mlxsw_reg_rauht_op op, u16 rif,
7359                                         const char *mac)
7360 {
7361         MLXSW_REG_ZERO(rauht, payload);
7362         mlxsw_reg_rauht_op_set(payload, op);
7363         mlxsw_reg_rauht_rif_set(payload, rif);
7364         mlxsw_reg_rauht_mac_memcpy_to(payload, mac);
7365 }
7366
7367 static inline void mlxsw_reg_rauht_pack4(char *payload,
7368                                          enum mlxsw_reg_rauht_op op, u16 rif,
7369                                          const char *mac, u32 dip)
7370 {
7371         mlxsw_reg_rauht_pack(payload, op, rif, mac);
7372         mlxsw_reg_rauht_dip4_set(payload, dip);
7373 }
7374
7375 static inline void mlxsw_reg_rauht_pack6(char *payload,
7376                                          enum mlxsw_reg_rauht_op op, u16 rif,
7377                                          const char *mac, const char *dip)
7378 {
7379         mlxsw_reg_rauht_pack(payload, op, rif, mac);
7380         mlxsw_reg_rauht_type_set(payload, MLXSW_REG_RAUHT_TYPE_IPV6);
7381         mlxsw_reg_rauht_dip6_memcpy_to(payload, dip);
7382 }
7383
7384 static inline void mlxsw_reg_rauht_pack_counter(char *payload,
7385                                                 u64 counter_index)
7386 {
7387         mlxsw_reg_rauht_counter_index_set(payload, counter_index);
7388         mlxsw_reg_rauht_counter_set_type_set(payload,
7389                                              MLXSW_REG_FLOW_COUNTER_SET_TYPE_PACKETS_BYTES);
7390 }
7391
7392 /* RALEU - Router Algorithmic LPM ECMP Update Register
7393  * ---------------------------------------------------
7394  * The register enables updating the ECMP section in the action for multiple
7395  * LPM Unicast entries in a single operation. The update is executed to
7396  * all entries of a {virtual router, protocol} tuple using the same ECMP group.
7397  */
7398 #define MLXSW_REG_RALEU_ID 0x8015
7399 #define MLXSW_REG_RALEU_LEN 0x28
7400
7401 MLXSW_REG_DEFINE(raleu, MLXSW_REG_RALEU_ID, MLXSW_REG_RALEU_LEN);
7402
7403 /* reg_raleu_protocol
7404  * Protocol.
7405  * Access: Index
7406  */
7407 MLXSW_ITEM32(reg, raleu, protocol, 0x00, 24, 4);
7408
7409 /* reg_raleu_virtual_router
7410  * Virtual Router ID
7411  * Range is 0..cap_max_virtual_routers-1
7412  * Access: Index
7413  */
7414 MLXSW_ITEM32(reg, raleu, virtual_router, 0x00, 0, 16);
7415
7416 /* reg_raleu_adjacency_index
7417  * Adjacency Index used for matching on the existing entries.
7418  * Access: Index
7419  */
7420 MLXSW_ITEM32(reg, raleu, adjacency_index, 0x10, 0, 24);
7421
7422 /* reg_raleu_ecmp_size
7423  * ECMP Size used for matching on the existing entries.
7424  * Access: Index
7425  */
7426 MLXSW_ITEM32(reg, raleu, ecmp_size, 0x14, 0, 13);
7427
7428 /* reg_raleu_new_adjacency_index
7429  * New Adjacency Index.
7430  * Access: WO
7431  */
7432 MLXSW_ITEM32(reg, raleu, new_adjacency_index, 0x20, 0, 24);
7433
7434 /* reg_raleu_new_ecmp_size
7435  * New ECMP Size.
7436  * Access: WO
7437  */
7438 MLXSW_ITEM32(reg, raleu, new_ecmp_size, 0x24, 0, 13);
7439
7440 static inline void mlxsw_reg_raleu_pack(char *payload,
7441                                         enum mlxsw_reg_ralxx_protocol protocol,
7442                                         u16 virtual_router,
7443                                         u32 adjacency_index, u16 ecmp_size,
7444                                         u32 new_adjacency_index,
7445                                         u16 new_ecmp_size)
7446 {
7447         MLXSW_REG_ZERO(raleu, payload);
7448         mlxsw_reg_raleu_protocol_set(payload, protocol);
7449         mlxsw_reg_raleu_virtual_router_set(payload, virtual_router);
7450         mlxsw_reg_raleu_adjacency_index_set(payload, adjacency_index);
7451         mlxsw_reg_raleu_ecmp_size_set(payload, ecmp_size);
7452         mlxsw_reg_raleu_new_adjacency_index_set(payload, new_adjacency_index);
7453         mlxsw_reg_raleu_new_ecmp_size_set(payload, new_ecmp_size);
7454 }
7455
7456 /* RAUHTD - Router Algorithmic LPM Unicast Host Table Dump Register
7457  * ----------------------------------------------------------------
7458  * The RAUHTD register allows dumping entries from the Router Unicast Host
7459  * Table. For a given session an entry is dumped no more than one time. The
7460  * first RAUHTD access after reset is a new session. A session ends when the
7461  * num_rec response is smaller than num_rec request or for IPv4 when the
7462  * num_entries is smaller than 4. The clear activity affect the current session
7463  * or the last session if a new session has not started.
7464  */
7465 #define MLXSW_REG_RAUHTD_ID 0x8018
7466 #define MLXSW_REG_RAUHTD_BASE_LEN 0x20
7467 #define MLXSW_REG_RAUHTD_REC_LEN 0x20
7468 #define MLXSW_REG_RAUHTD_REC_MAX_NUM 32
7469 #define MLXSW_REG_RAUHTD_LEN (MLXSW_REG_RAUHTD_BASE_LEN + \
7470                 MLXSW_REG_RAUHTD_REC_MAX_NUM * MLXSW_REG_RAUHTD_REC_LEN)
7471 #define MLXSW_REG_RAUHTD_IPV4_ENT_PER_REC 4
7472
7473 MLXSW_REG_DEFINE(rauhtd, MLXSW_REG_RAUHTD_ID, MLXSW_REG_RAUHTD_LEN);
7474
7475 #define MLXSW_REG_RAUHTD_FILTER_A BIT(0)
7476 #define MLXSW_REG_RAUHTD_FILTER_RIF BIT(3)
7477
7478 /* reg_rauhtd_filter_fields
7479  * if a bit is '0' then the relevant field is ignored and dump is done
7480  * regardless of the field value
7481  * Bit0 - filter by activity: entry_a
7482  * Bit3 - filter by entry rip: entry_rif
7483  * Access: Index
7484  */
7485 MLXSW_ITEM32(reg, rauhtd, filter_fields, 0x00, 0, 8);
7486
7487 enum mlxsw_reg_rauhtd_op {
7488         MLXSW_REG_RAUHTD_OP_DUMP,
7489         MLXSW_REG_RAUHTD_OP_DUMP_AND_CLEAR,
7490 };
7491
7492 /* reg_rauhtd_op
7493  * Access: OP
7494  */
7495 MLXSW_ITEM32(reg, rauhtd, op, 0x04, 24, 2);
7496
7497 /* reg_rauhtd_num_rec
7498  * At request: number of records requested
7499  * At response: number of records dumped
7500  * For IPv4, each record has 4 entries at request and up to 4 entries
7501  * at response
7502  * Range is 0..MLXSW_REG_RAUHTD_REC_MAX_NUM
7503  * Access: Index
7504  */
7505 MLXSW_ITEM32(reg, rauhtd, num_rec, 0x04, 0, 8);
7506
7507 /* reg_rauhtd_entry_a
7508  * Dump only if activity has value of entry_a
7509  * Reserved if filter_fields bit0 is '0'
7510  * Access: Index
7511  */
7512 MLXSW_ITEM32(reg, rauhtd, entry_a, 0x08, 16, 1);
7513
7514 enum mlxsw_reg_rauhtd_type {
7515         MLXSW_REG_RAUHTD_TYPE_IPV4,
7516         MLXSW_REG_RAUHTD_TYPE_IPV6,
7517 };
7518
7519 /* reg_rauhtd_type
7520  * Dump only if record type is:
7521  * 0 - IPv4
7522  * 1 - IPv6
7523  * Access: Index
7524  */
7525 MLXSW_ITEM32(reg, rauhtd, type, 0x08, 0, 4);
7526
7527 /* reg_rauhtd_entry_rif
7528  * Dump only if RIF has value of entry_rif
7529  * Reserved if filter_fields bit3 is '0'
7530  * Access: Index
7531  */
7532 MLXSW_ITEM32(reg, rauhtd, entry_rif, 0x0C, 0, 16);
7533
7534 static inline void mlxsw_reg_rauhtd_pack(char *payload,
7535                                          enum mlxsw_reg_rauhtd_type type)
7536 {
7537         MLXSW_REG_ZERO(rauhtd, payload);
7538         mlxsw_reg_rauhtd_filter_fields_set(payload, MLXSW_REG_RAUHTD_FILTER_A);
7539         mlxsw_reg_rauhtd_op_set(payload, MLXSW_REG_RAUHTD_OP_DUMP_AND_CLEAR);
7540         mlxsw_reg_rauhtd_num_rec_set(payload, MLXSW_REG_RAUHTD_REC_MAX_NUM);
7541         mlxsw_reg_rauhtd_entry_a_set(payload, 1);
7542         mlxsw_reg_rauhtd_type_set(payload, type);
7543 }
7544
7545 /* reg_rauhtd_ipv4_rec_num_entries
7546  * Number of valid entries in this record:
7547  * 0 - 1 valid entry
7548  * 1 - 2 valid entries
7549  * 2 - 3 valid entries
7550  * 3 - 4 valid entries
7551  * Access: RO
7552  */
7553 MLXSW_ITEM32_INDEXED(reg, rauhtd, ipv4_rec_num_entries,
7554                      MLXSW_REG_RAUHTD_BASE_LEN, 28, 2,
7555                      MLXSW_REG_RAUHTD_REC_LEN, 0x00, false);
7556
7557 /* reg_rauhtd_rec_type
7558  * Record type.
7559  * 0 - IPv4
7560  * 1 - IPv6
7561  * Access: RO
7562  */
7563 MLXSW_ITEM32_INDEXED(reg, rauhtd, rec_type, MLXSW_REG_RAUHTD_BASE_LEN, 24, 2,
7564                      MLXSW_REG_RAUHTD_REC_LEN, 0x00, false);
7565
7566 #define MLXSW_REG_RAUHTD_IPV4_ENT_LEN 0x8
7567
7568 /* reg_rauhtd_ipv4_ent_a
7569  * Activity. Set for new entries. Set if a packet lookup has hit on the
7570  * specific entry.
7571  * Access: RO
7572  */
7573 MLXSW_ITEM32_INDEXED(reg, rauhtd, ipv4_ent_a, MLXSW_REG_RAUHTD_BASE_LEN, 16, 1,
7574                      MLXSW_REG_RAUHTD_IPV4_ENT_LEN, 0x00, false);
7575
7576 /* reg_rauhtd_ipv4_ent_rif
7577  * Router interface.
7578  * Access: RO
7579  */
7580 MLXSW_ITEM32_INDEXED(reg, rauhtd, ipv4_ent_rif, MLXSW_REG_RAUHTD_BASE_LEN, 0,
7581                      16, MLXSW_REG_RAUHTD_IPV4_ENT_LEN, 0x00, false);
7582
7583 /* reg_rauhtd_ipv4_ent_dip
7584  * Destination IPv4 address.
7585  * Access: RO
7586  */
7587 MLXSW_ITEM32_INDEXED(reg, rauhtd, ipv4_ent_dip, MLXSW_REG_RAUHTD_BASE_LEN, 0,
7588                      32, MLXSW_REG_RAUHTD_IPV4_ENT_LEN, 0x04, false);
7589
7590 #define MLXSW_REG_RAUHTD_IPV6_ENT_LEN 0x20
7591
7592 /* reg_rauhtd_ipv6_ent_a
7593  * Activity. Set for new entries. Set if a packet lookup has hit on the
7594  * specific entry.
7595  * Access: RO
7596  */
7597 MLXSW_ITEM32_INDEXED(reg, rauhtd, ipv6_ent_a, MLXSW_REG_RAUHTD_BASE_LEN, 16, 1,
7598                      MLXSW_REG_RAUHTD_IPV6_ENT_LEN, 0x00, false);
7599
7600 /* reg_rauhtd_ipv6_ent_rif
7601  * Router interface.
7602  * Access: RO
7603  */
7604 MLXSW_ITEM32_INDEXED(reg, rauhtd, ipv6_ent_rif, MLXSW_REG_RAUHTD_BASE_LEN, 0,
7605                      16, MLXSW_REG_RAUHTD_IPV6_ENT_LEN, 0x00, false);
7606
7607 /* reg_rauhtd_ipv6_ent_dip
7608  * Destination IPv6 address.
7609  * Access: RO
7610  */
7611 MLXSW_ITEM_BUF_INDEXED(reg, rauhtd, ipv6_ent_dip, MLXSW_REG_RAUHTD_BASE_LEN,
7612                        16, MLXSW_REG_RAUHTD_IPV6_ENT_LEN, 0x10);
7613
7614 static inline void mlxsw_reg_rauhtd_ent_ipv4_unpack(char *payload,
7615                                                     int ent_index, u16 *p_rif,
7616                                                     u32 *p_dip)
7617 {
7618         *p_rif = mlxsw_reg_rauhtd_ipv4_ent_rif_get(payload, ent_index);
7619         *p_dip = mlxsw_reg_rauhtd_ipv4_ent_dip_get(payload, ent_index);
7620 }
7621
7622 static inline void mlxsw_reg_rauhtd_ent_ipv6_unpack(char *payload,
7623                                                     int rec_index, u16 *p_rif,
7624                                                     char *p_dip)
7625 {
7626         *p_rif = mlxsw_reg_rauhtd_ipv6_ent_rif_get(payload, rec_index);
7627         mlxsw_reg_rauhtd_ipv6_ent_dip_memcpy_from(payload, rec_index, p_dip);
7628 }
7629
7630 /* RTDP - Routing Tunnel Decap Properties Register
7631  * -----------------------------------------------
7632  * The RTDP register is used for configuring the tunnel decap properties of NVE
7633  * and IPinIP.
7634  */
7635 #define MLXSW_REG_RTDP_ID 0x8020
7636 #define MLXSW_REG_RTDP_LEN 0x44
7637
7638 MLXSW_REG_DEFINE(rtdp, MLXSW_REG_RTDP_ID, MLXSW_REG_RTDP_LEN);
7639
7640 enum mlxsw_reg_rtdp_type {
7641         MLXSW_REG_RTDP_TYPE_NVE,
7642         MLXSW_REG_RTDP_TYPE_IPIP,
7643 };
7644
7645 /* reg_rtdp_type
7646  * Type of the RTDP entry as per enum mlxsw_reg_rtdp_type.
7647  * Access: RW
7648  */
7649 MLXSW_ITEM32(reg, rtdp, type, 0x00, 28, 4);
7650
7651 /* reg_rtdp_tunnel_index
7652  * Index to the Decap entry.
7653  * For Spectrum, Index to KVD Linear.
7654  * Access: Index
7655  */
7656 MLXSW_ITEM32(reg, rtdp, tunnel_index, 0x00, 0, 24);
7657
7658 /* reg_rtdp_egress_router_interface
7659  * Underlay egress router interface.
7660  * Valid range is from 0 to cap_max_router_interfaces - 1
7661  * Access: RW
7662  */
7663 MLXSW_ITEM32(reg, rtdp, egress_router_interface, 0x40, 0, 16);
7664
7665 /* IPinIP */
7666
7667 /* reg_rtdp_ipip_irif
7668  * Ingress Router Interface for the overlay router
7669  * Access: RW
7670  */
7671 MLXSW_ITEM32(reg, rtdp, ipip_irif, 0x04, 16, 16);
7672
7673 enum mlxsw_reg_rtdp_ipip_sip_check {
7674         /* No sip checks. */
7675         MLXSW_REG_RTDP_IPIP_SIP_CHECK_NO,
7676         /* Filter packet if underlay is not IPv4 or if underlay SIP does not
7677          * equal ipv4_usip.
7678          */
7679         MLXSW_REG_RTDP_IPIP_SIP_CHECK_FILTER_IPV4,
7680         /* Filter packet if underlay is not IPv6 or if underlay SIP does not
7681          * equal ipv6_usip.
7682          */
7683         MLXSW_REG_RTDP_IPIP_SIP_CHECK_FILTER_IPV6 = 3,
7684 };
7685
7686 /* reg_rtdp_ipip_sip_check
7687  * SIP check to perform. If decapsulation failed due to these configurations
7688  * then trap_id is IPIP_DECAP_ERROR.
7689  * Access: RW
7690  */
7691 MLXSW_ITEM32(reg, rtdp, ipip_sip_check, 0x04, 0, 3);
7692
7693 /* If set, allow decapsulation of IPinIP (without GRE). */
7694 #define MLXSW_REG_RTDP_IPIP_TYPE_CHECK_ALLOW_IPIP       BIT(0)
7695 /* If set, allow decapsulation of IPinGREinIP without a key. */
7696 #define MLXSW_REG_RTDP_IPIP_TYPE_CHECK_ALLOW_GRE        BIT(1)
7697 /* If set, allow decapsulation of IPinGREinIP with a key. */
7698 #define MLXSW_REG_RTDP_IPIP_TYPE_CHECK_ALLOW_GRE_KEY    BIT(2)
7699
7700 /* reg_rtdp_ipip_type_check
7701  * Flags as per MLXSW_REG_RTDP_IPIP_TYPE_CHECK_*. If decapsulation failed due to
7702  * these configurations then trap_id is IPIP_DECAP_ERROR.
7703  * Access: RW
7704  */
7705 MLXSW_ITEM32(reg, rtdp, ipip_type_check, 0x08, 24, 3);
7706
7707 /* reg_rtdp_ipip_gre_key_check
7708  * Whether GRE key should be checked. When check is enabled:
7709  * - A packet received as IPinIP (without GRE) will always pass.
7710  * - A packet received as IPinGREinIP without a key will not pass the check.
7711  * - A packet received as IPinGREinIP with a key will pass the check only if the
7712  *   key in the packet is equal to expected_gre_key.
7713  * If decapsulation failed due to GRE key then trap_id is IPIP_DECAP_ERROR.
7714  * Access: RW
7715  */
7716 MLXSW_ITEM32(reg, rtdp, ipip_gre_key_check, 0x08, 23, 1);
7717
7718 /* reg_rtdp_ipip_ipv4_usip
7719  * Underlay IPv4 address for ipv4 source address check.
7720  * Reserved when sip_check is not '1'.
7721  * Access: RW
7722  */
7723 MLXSW_ITEM32(reg, rtdp, ipip_ipv4_usip, 0x0C, 0, 32);
7724
7725 /* reg_rtdp_ipip_ipv6_usip_ptr
7726  * This field is valid when sip_check is "sipv6 check explicitly". This is a
7727  * pointer to the IPv6 DIP which is configured by RIPS. For Spectrum, the index
7728  * is to the KVD linear.
7729  * Reserved when sip_check is not MLXSW_REG_RTDP_IPIP_SIP_CHECK_FILTER_IPV6.
7730  * Access: RW
7731  */
7732 MLXSW_ITEM32(reg, rtdp, ipip_ipv6_usip_ptr, 0x10, 0, 24);
7733
7734 /* reg_rtdp_ipip_expected_gre_key
7735  * GRE key for checking.
7736  * Reserved when gre_key_check is '0'.
7737  * Access: RW
7738  */
7739 MLXSW_ITEM32(reg, rtdp, ipip_expected_gre_key, 0x14, 0, 32);
7740
7741 static inline void mlxsw_reg_rtdp_pack(char *payload,
7742                                        enum mlxsw_reg_rtdp_type type,
7743                                        u32 tunnel_index)
7744 {
7745         MLXSW_REG_ZERO(rtdp, payload);
7746         mlxsw_reg_rtdp_type_set(payload, type);
7747         mlxsw_reg_rtdp_tunnel_index_set(payload, tunnel_index);
7748 }
7749
7750 static inline void
7751 mlxsw_reg_rtdp_ipip4_pack(char *payload, u16 irif,
7752                           enum mlxsw_reg_rtdp_ipip_sip_check sip_check,
7753                           unsigned int type_check, bool gre_key_check,
7754                           u32 ipv4_usip, u32 expected_gre_key)
7755 {
7756         mlxsw_reg_rtdp_ipip_irif_set(payload, irif);
7757         mlxsw_reg_rtdp_ipip_sip_check_set(payload, sip_check);
7758         mlxsw_reg_rtdp_ipip_type_check_set(payload, type_check);
7759         mlxsw_reg_rtdp_ipip_gre_key_check_set(payload, gre_key_check);
7760         mlxsw_reg_rtdp_ipip_ipv4_usip_set(payload, ipv4_usip);
7761         mlxsw_reg_rtdp_ipip_expected_gre_key_set(payload, expected_gre_key);
7762 }
7763
7764 /* RIGR-V2 - Router Interface Group Register Version 2
7765  * ---------------------------------------------------
7766  * The RIGR_V2 register is used to add, remove and query egress interface list
7767  * of a multicast forwarding entry.
7768  */
7769 #define MLXSW_REG_RIGR2_ID 0x8023
7770 #define MLXSW_REG_RIGR2_LEN 0xB0
7771
7772 #define MLXSW_REG_RIGR2_MAX_ERIFS 32
7773
7774 MLXSW_REG_DEFINE(rigr2, MLXSW_REG_RIGR2_ID, MLXSW_REG_RIGR2_LEN);
7775
7776 /* reg_rigr2_rigr_index
7777  * KVD Linear index.
7778  * Access: Index
7779  */
7780 MLXSW_ITEM32(reg, rigr2, rigr_index, 0x04, 0, 24);
7781
7782 /* reg_rigr2_vnext
7783  * Next RIGR Index is valid.
7784  * Access: RW
7785  */
7786 MLXSW_ITEM32(reg, rigr2, vnext, 0x08, 31, 1);
7787
7788 /* reg_rigr2_next_rigr_index
7789  * Next RIGR Index. The index is to the KVD linear.
7790  * Reserved when vnxet = '0'.
7791  * Access: RW
7792  */
7793 MLXSW_ITEM32(reg, rigr2, next_rigr_index, 0x08, 0, 24);
7794
7795 /* reg_rigr2_vrmid
7796  * RMID Index is valid.
7797  * Access: RW
7798  */
7799 MLXSW_ITEM32(reg, rigr2, vrmid, 0x20, 31, 1);
7800
7801 /* reg_rigr2_rmid_index
7802  * RMID Index.
7803  * Range 0 .. max_mid - 1
7804  * Reserved when vrmid = '0'.
7805  * The index is to the Port Group Table (PGT)
7806  * Access: RW
7807  */
7808 MLXSW_ITEM32(reg, rigr2, rmid_index, 0x20, 0, 16);
7809
7810 /* reg_rigr2_erif_entry_v
7811  * Egress Router Interface is valid.
7812  * Note that low-entries must be set if high-entries are set. For
7813  * example: if erif_entry[2].v is set then erif_entry[1].v and
7814  * erif_entry[0].v must be set.
7815  * Index can be from 0 to cap_mc_erif_list_entries-1
7816  * Access: RW
7817  */
7818 MLXSW_ITEM32_INDEXED(reg, rigr2, erif_entry_v, 0x24, 31, 1, 4, 0, false);
7819
7820 /* reg_rigr2_erif_entry_erif
7821  * Egress Router Interface.
7822  * Valid range is from 0 to cap_max_router_interfaces - 1
7823  * Index can be from 0 to MLXSW_REG_RIGR2_MAX_ERIFS - 1
7824  * Access: RW
7825  */
7826 MLXSW_ITEM32_INDEXED(reg, rigr2, erif_entry_erif, 0x24, 0, 16, 4, 0, false);
7827
7828 static inline void mlxsw_reg_rigr2_pack(char *payload, u32 rigr_index,
7829                                         bool vnext, u32 next_rigr_index)
7830 {
7831         MLXSW_REG_ZERO(rigr2, payload);
7832         mlxsw_reg_rigr2_rigr_index_set(payload, rigr_index);
7833         mlxsw_reg_rigr2_vnext_set(payload, vnext);
7834         mlxsw_reg_rigr2_next_rigr_index_set(payload, next_rigr_index);
7835         mlxsw_reg_rigr2_vrmid_set(payload, 0);
7836         mlxsw_reg_rigr2_rmid_index_set(payload, 0);
7837 }
7838
7839 static inline void mlxsw_reg_rigr2_erif_entry_pack(char *payload, int index,
7840                                                    bool v, u16 erif)
7841 {
7842         mlxsw_reg_rigr2_erif_entry_v_set(payload, index, v);
7843         mlxsw_reg_rigr2_erif_entry_erif_set(payload, index, erif);
7844 }
7845
7846 /* RECR-V2 - Router ECMP Configuration Version 2 Register
7847  * ------------------------------------------------------
7848  */
7849 #define MLXSW_REG_RECR2_ID 0x8025
7850 #define MLXSW_REG_RECR2_LEN 0x38
7851
7852 MLXSW_REG_DEFINE(recr2, MLXSW_REG_RECR2_ID, MLXSW_REG_RECR2_LEN);
7853
7854 /* reg_recr2_pp
7855  * Per-port configuration
7856  * Access: Index
7857  */
7858 MLXSW_ITEM32(reg, recr2, pp, 0x00, 24, 1);
7859
7860 /* reg_recr2_sh
7861  * Symmetric hash
7862  * Access: RW
7863  */
7864 MLXSW_ITEM32(reg, recr2, sh, 0x00, 8, 1);
7865
7866 /* reg_recr2_seed
7867  * Seed
7868  * Access: RW
7869  */
7870 MLXSW_ITEM32(reg, recr2, seed, 0x08, 0, 32);
7871
7872 enum {
7873         /* Enable IPv4 fields if packet is not TCP and not UDP */
7874         MLXSW_REG_RECR2_IPV4_EN_NOT_TCP_NOT_UDP = 3,
7875         /* Enable IPv4 fields if packet is TCP or UDP */
7876         MLXSW_REG_RECR2_IPV4_EN_TCP_UDP         = 4,
7877         /* Enable IPv6 fields if packet is not TCP and not UDP */
7878         MLXSW_REG_RECR2_IPV6_EN_NOT_TCP_NOT_UDP = 5,
7879         /* Enable IPv6 fields if packet is TCP or UDP */
7880         MLXSW_REG_RECR2_IPV6_EN_TCP_UDP         = 6,
7881         /* Enable TCP/UDP header fields if packet is IPv4 */
7882         MLXSW_REG_RECR2_TCP_UDP_EN_IPV4         = 7,
7883         /* Enable TCP/UDP header fields if packet is IPv6 */
7884         MLXSW_REG_RECR2_TCP_UDP_EN_IPV6         = 8,
7885 };
7886
7887 /* reg_recr2_outer_header_enables
7888  * Bit mask where each bit enables a specific layer to be included in
7889  * the hash calculation.
7890  * Access: RW
7891  */
7892 MLXSW_ITEM_BIT_ARRAY(reg, recr2, outer_header_enables, 0x10, 0x04, 1);
7893
7894 enum {
7895         /* IPv4 Source IP */
7896         MLXSW_REG_RECR2_IPV4_SIP0                       = 9,
7897         MLXSW_REG_RECR2_IPV4_SIP3                       = 12,
7898         /* IPv4 Destination IP */
7899         MLXSW_REG_RECR2_IPV4_DIP0                       = 13,
7900         MLXSW_REG_RECR2_IPV4_DIP3                       = 16,
7901         /* IP Protocol */
7902         MLXSW_REG_RECR2_IPV4_PROTOCOL                   = 17,
7903         /* IPv6 Source IP */
7904         MLXSW_REG_RECR2_IPV6_SIP0_7                     = 21,
7905         MLXSW_REG_RECR2_IPV6_SIP8                       = 29,
7906         MLXSW_REG_RECR2_IPV6_SIP15                      = 36,
7907         /* IPv6 Destination IP */
7908         MLXSW_REG_RECR2_IPV6_DIP0_7                     = 37,
7909         MLXSW_REG_RECR2_IPV6_DIP8                       = 45,
7910         MLXSW_REG_RECR2_IPV6_DIP15                      = 52,
7911         /* IPv6 Next Header */
7912         MLXSW_REG_RECR2_IPV6_NEXT_HEADER                = 53,
7913         /* IPv6 Flow Label */
7914         MLXSW_REG_RECR2_IPV6_FLOW_LABEL                 = 57,
7915         /* TCP/UDP Source Port */
7916         MLXSW_REG_RECR2_TCP_UDP_SPORT                   = 74,
7917         /* TCP/UDP Destination Port */
7918         MLXSW_REG_RECR2_TCP_UDP_DPORT                   = 75,
7919 };
7920
7921 /* reg_recr2_outer_header_fields_enable
7922  * Packet fields to enable for ECMP hash subject to outer_header_enable.
7923  * Access: RW
7924  */
7925 MLXSW_ITEM_BIT_ARRAY(reg, recr2, outer_header_fields_enable, 0x14, 0x14, 1);
7926
7927 static inline void mlxsw_reg_recr2_ipv4_sip_enable(char *payload)
7928 {
7929         int i;
7930
7931         for (i = MLXSW_REG_RECR2_IPV4_SIP0; i <= MLXSW_REG_RECR2_IPV4_SIP3; i++)
7932                 mlxsw_reg_recr2_outer_header_fields_enable_set(payload, i,
7933                                                                true);
7934 }
7935
7936 static inline void mlxsw_reg_recr2_ipv4_dip_enable(char *payload)
7937 {
7938         int i;
7939
7940         for (i = MLXSW_REG_RECR2_IPV4_DIP0; i <= MLXSW_REG_RECR2_IPV4_DIP3; i++)
7941                 mlxsw_reg_recr2_outer_header_fields_enable_set(payload, i,
7942                                                                true);
7943 }
7944
7945 static inline void mlxsw_reg_recr2_ipv6_sip_enable(char *payload)
7946 {
7947         int i = MLXSW_REG_RECR2_IPV6_SIP0_7;
7948
7949         mlxsw_reg_recr2_outer_header_fields_enable_set(payload, i, true);
7950
7951         i = MLXSW_REG_RECR2_IPV6_SIP8;
7952         for (; i <= MLXSW_REG_RECR2_IPV6_SIP15; i++)
7953                 mlxsw_reg_recr2_outer_header_fields_enable_set(payload, i,
7954                                                                true);
7955 }
7956
7957 static inline void mlxsw_reg_recr2_ipv6_dip_enable(char *payload)
7958 {
7959         int i = MLXSW_REG_RECR2_IPV6_DIP0_7;
7960
7961         mlxsw_reg_recr2_outer_header_fields_enable_set(payload, i, true);
7962
7963         i = MLXSW_REG_RECR2_IPV6_DIP8;
7964         for (; i <= MLXSW_REG_RECR2_IPV6_DIP15; i++)
7965                 mlxsw_reg_recr2_outer_header_fields_enable_set(payload, i,
7966                                                                true);
7967 }
7968
7969 static inline void mlxsw_reg_recr2_pack(char *payload, u32 seed)
7970 {
7971         MLXSW_REG_ZERO(recr2, payload);
7972         mlxsw_reg_recr2_pp_set(payload, false);
7973         mlxsw_reg_recr2_sh_set(payload, true);
7974         mlxsw_reg_recr2_seed_set(payload, seed);
7975 }
7976
7977 /* RMFT-V2 - Router Multicast Forwarding Table Version 2 Register
7978  * --------------------------------------------------------------
7979  * The RMFT_V2 register is used to configure and query the multicast table.
7980  */
7981 #define MLXSW_REG_RMFT2_ID 0x8027
7982 #define MLXSW_REG_RMFT2_LEN 0x174
7983
7984 MLXSW_REG_DEFINE(rmft2, MLXSW_REG_RMFT2_ID, MLXSW_REG_RMFT2_LEN);
7985
7986 /* reg_rmft2_v
7987  * Valid
7988  * Access: RW
7989  */
7990 MLXSW_ITEM32(reg, rmft2, v, 0x00, 31, 1);
7991
7992 enum mlxsw_reg_rmft2_type {
7993         MLXSW_REG_RMFT2_TYPE_IPV4,
7994         MLXSW_REG_RMFT2_TYPE_IPV6
7995 };
7996
7997 /* reg_rmft2_type
7998  * Access: Index
7999  */
8000 MLXSW_ITEM32(reg, rmft2, type, 0x00, 28, 2);
8001
8002 enum mlxsw_sp_reg_rmft2_op {
8003         /* For Write:
8004          * Write operation. Used to write a new entry to the table. All RW
8005          * fields are relevant for new entry. Activity bit is set for new
8006          * entries - Note write with v (Valid) 0 will delete the entry.
8007          * For Query:
8008          * Read operation
8009          */
8010         MLXSW_REG_RMFT2_OP_READ_WRITE,
8011 };
8012
8013 /* reg_rmft2_op
8014  * Operation.
8015  * Access: OP
8016  */
8017 MLXSW_ITEM32(reg, rmft2, op, 0x00, 20, 2);
8018
8019 /* reg_rmft2_a
8020  * Activity. Set for new entries. Set if a packet lookup has hit on the specific
8021  * entry.
8022  * Access: RO
8023  */
8024 MLXSW_ITEM32(reg, rmft2, a, 0x00, 16, 1);
8025
8026 /* reg_rmft2_offset
8027  * Offset within the multicast forwarding table to write to.
8028  * Access: Index
8029  */
8030 MLXSW_ITEM32(reg, rmft2, offset, 0x00, 0, 16);
8031
8032 /* reg_rmft2_virtual_router
8033  * Virtual Router ID. Range from 0..cap_max_virtual_routers-1
8034  * Access: RW
8035  */
8036 MLXSW_ITEM32(reg, rmft2, virtual_router, 0x04, 0, 16);
8037
8038 enum mlxsw_reg_rmft2_irif_mask {
8039         MLXSW_REG_RMFT2_IRIF_MASK_IGNORE,
8040         MLXSW_REG_RMFT2_IRIF_MASK_COMPARE
8041 };
8042
8043 /* reg_rmft2_irif_mask
8044  * Ingress RIF mask.
8045  * Access: RW
8046  */
8047 MLXSW_ITEM32(reg, rmft2, irif_mask, 0x08, 24, 1);
8048
8049 /* reg_rmft2_irif
8050  * Ingress RIF index.
8051  * Access: RW
8052  */
8053 MLXSW_ITEM32(reg, rmft2, irif, 0x08, 0, 16);
8054
8055 /* reg_rmft2_dip{4,6}
8056  * Destination IPv4/6 address
8057  * Access: RW
8058  */
8059 MLXSW_ITEM_BUF(reg, rmft2, dip6, 0x10, 16);
8060 MLXSW_ITEM32(reg, rmft2, dip4, 0x1C, 0, 32);
8061
8062 /* reg_rmft2_dip{4,6}_mask
8063  * A bit that is set directs the TCAM to compare the corresponding bit in key. A
8064  * bit that is clear directs the TCAM to ignore the corresponding bit in key.
8065  * Access: RW
8066  */
8067 MLXSW_ITEM_BUF(reg, rmft2, dip6_mask, 0x20, 16);
8068 MLXSW_ITEM32(reg, rmft2, dip4_mask, 0x2C, 0, 32);
8069
8070 /* reg_rmft2_sip{4,6}
8071  * Source IPv4/6 address
8072  * Access: RW
8073  */
8074 MLXSW_ITEM_BUF(reg, rmft2, sip6, 0x30, 16);
8075 MLXSW_ITEM32(reg, rmft2, sip4, 0x3C, 0, 32);
8076
8077 /* reg_rmft2_sip{4,6}_mask
8078  * A bit that is set directs the TCAM to compare the corresponding bit in key. A
8079  * bit that is clear directs the TCAM to ignore the corresponding bit in key.
8080  * Access: RW
8081  */
8082 MLXSW_ITEM_BUF(reg, rmft2, sip6_mask, 0x40, 16);
8083 MLXSW_ITEM32(reg, rmft2, sip4_mask, 0x4C, 0, 32);
8084
8085 /* reg_rmft2_flexible_action_set
8086  * ACL action set. The only supported action types in this field and in any
8087  * action-set pointed from here are as follows:
8088  * 00h: ACTION_NULL
8089  * 01h: ACTION_MAC_TTL, only TTL configuration is supported.
8090  * 03h: ACTION_TRAP
8091  * 06h: ACTION_QOS
8092  * 08h: ACTION_POLICING_MONITORING
8093  * 10h: ACTION_ROUTER_MC
8094  * Access: RW
8095  */
8096 MLXSW_ITEM_BUF(reg, rmft2, flexible_action_set, 0x80,
8097                MLXSW_REG_FLEX_ACTION_SET_LEN);
8098
8099 static inline void
8100 mlxsw_reg_rmft2_common_pack(char *payload, bool v, u16 offset,
8101                             u16 virtual_router,
8102                             enum mlxsw_reg_rmft2_irif_mask irif_mask, u16 irif,
8103                             const char *flex_action_set)
8104 {
8105         MLXSW_REG_ZERO(rmft2, payload);
8106         mlxsw_reg_rmft2_v_set(payload, v);
8107         mlxsw_reg_rmft2_op_set(payload, MLXSW_REG_RMFT2_OP_READ_WRITE);
8108         mlxsw_reg_rmft2_offset_set(payload, offset);
8109         mlxsw_reg_rmft2_virtual_router_set(payload, virtual_router);
8110         mlxsw_reg_rmft2_irif_mask_set(payload, irif_mask);
8111         mlxsw_reg_rmft2_irif_set(payload, irif);
8112         if (flex_action_set)
8113                 mlxsw_reg_rmft2_flexible_action_set_memcpy_to(payload,
8114                                                               flex_action_set);
8115 }
8116
8117 static inline void
8118 mlxsw_reg_rmft2_ipv4_pack(char *payload, bool v, u16 offset, u16 virtual_router,
8119                           enum mlxsw_reg_rmft2_irif_mask irif_mask, u16 irif,
8120                           u32 dip4, u32 dip4_mask, u32 sip4, u32 sip4_mask,
8121                           const char *flexible_action_set)
8122 {
8123         mlxsw_reg_rmft2_common_pack(payload, v, offset, virtual_router,
8124                                     irif_mask, irif, flexible_action_set);
8125         mlxsw_reg_rmft2_type_set(payload, MLXSW_REG_RMFT2_TYPE_IPV4);
8126         mlxsw_reg_rmft2_dip4_set(payload, dip4);
8127         mlxsw_reg_rmft2_dip4_mask_set(payload, dip4_mask);
8128         mlxsw_reg_rmft2_sip4_set(payload, sip4);
8129         mlxsw_reg_rmft2_sip4_mask_set(payload, sip4_mask);
8130 }
8131
8132 static inline void
8133 mlxsw_reg_rmft2_ipv6_pack(char *payload, bool v, u16 offset, u16 virtual_router,
8134                           enum mlxsw_reg_rmft2_irif_mask irif_mask, u16 irif,
8135                           struct in6_addr dip6, struct in6_addr dip6_mask,
8136                           struct in6_addr sip6, struct in6_addr sip6_mask,
8137                           const char *flexible_action_set)
8138 {
8139         mlxsw_reg_rmft2_common_pack(payload, v, offset, virtual_router,
8140                                     irif_mask, irif, flexible_action_set);
8141         mlxsw_reg_rmft2_type_set(payload, MLXSW_REG_RMFT2_TYPE_IPV6);
8142         mlxsw_reg_rmft2_dip6_memcpy_to(payload, (void *)&dip6);
8143         mlxsw_reg_rmft2_dip6_mask_memcpy_to(payload, (void *)&dip6_mask);
8144         mlxsw_reg_rmft2_sip6_memcpy_to(payload, (void *)&sip6);
8145         mlxsw_reg_rmft2_sip6_mask_memcpy_to(payload, (void *)&sip6_mask);
8146 }
8147
8148 /* MFCR - Management Fan Control Register
8149  * --------------------------------------
8150  * This register controls the settings of the Fan Speed PWM mechanism.
8151  */
8152 #define MLXSW_REG_MFCR_ID 0x9001
8153 #define MLXSW_REG_MFCR_LEN 0x08
8154
8155 MLXSW_REG_DEFINE(mfcr, MLXSW_REG_MFCR_ID, MLXSW_REG_MFCR_LEN);
8156
8157 enum mlxsw_reg_mfcr_pwm_frequency {
8158         MLXSW_REG_MFCR_PWM_FEQ_11HZ = 0x00,
8159         MLXSW_REG_MFCR_PWM_FEQ_14_7HZ = 0x01,
8160         MLXSW_REG_MFCR_PWM_FEQ_22_1HZ = 0x02,
8161         MLXSW_REG_MFCR_PWM_FEQ_1_4KHZ = 0x40,
8162         MLXSW_REG_MFCR_PWM_FEQ_5KHZ = 0x41,
8163         MLXSW_REG_MFCR_PWM_FEQ_20KHZ = 0x42,
8164         MLXSW_REG_MFCR_PWM_FEQ_22_5KHZ = 0x43,
8165         MLXSW_REG_MFCR_PWM_FEQ_25KHZ = 0x44,
8166 };
8167
8168 /* reg_mfcr_pwm_frequency
8169  * Controls the frequency of the PWM signal.
8170  * Access: RW
8171  */
8172 MLXSW_ITEM32(reg, mfcr, pwm_frequency, 0x00, 0, 7);
8173
8174 #define MLXSW_MFCR_TACHOS_MAX 10
8175
8176 /* reg_mfcr_tacho_active
8177  * Indicates which of the tachometer is active (bit per tachometer).
8178  * Access: RO
8179  */
8180 MLXSW_ITEM32(reg, mfcr, tacho_active, 0x04, 16, MLXSW_MFCR_TACHOS_MAX);
8181
8182 #define MLXSW_MFCR_PWMS_MAX 5
8183
8184 /* reg_mfcr_pwm_active
8185  * Indicates which of the PWM control is active (bit per PWM).
8186  * Access: RO
8187  */
8188 MLXSW_ITEM32(reg, mfcr, pwm_active, 0x04, 0, MLXSW_MFCR_PWMS_MAX);
8189
8190 static inline void
8191 mlxsw_reg_mfcr_pack(char *payload,
8192                     enum mlxsw_reg_mfcr_pwm_frequency pwm_frequency)
8193 {
8194         MLXSW_REG_ZERO(mfcr, payload);
8195         mlxsw_reg_mfcr_pwm_frequency_set(payload, pwm_frequency);
8196 }
8197
8198 static inline void
8199 mlxsw_reg_mfcr_unpack(char *payload,
8200                       enum mlxsw_reg_mfcr_pwm_frequency *p_pwm_frequency,
8201                       u16 *p_tacho_active, u8 *p_pwm_active)
8202 {
8203         *p_pwm_frequency = mlxsw_reg_mfcr_pwm_frequency_get(payload);
8204         *p_tacho_active = mlxsw_reg_mfcr_tacho_active_get(payload);
8205         *p_pwm_active = mlxsw_reg_mfcr_pwm_active_get(payload);
8206 }
8207
8208 /* MFSC - Management Fan Speed Control Register
8209  * --------------------------------------------
8210  * This register controls the settings of the Fan Speed PWM mechanism.
8211  */
8212 #define MLXSW_REG_MFSC_ID 0x9002
8213 #define MLXSW_REG_MFSC_LEN 0x08
8214
8215 MLXSW_REG_DEFINE(mfsc, MLXSW_REG_MFSC_ID, MLXSW_REG_MFSC_LEN);
8216
8217 /* reg_mfsc_pwm
8218  * Fan pwm to control / monitor.
8219  * Access: Index
8220  */
8221 MLXSW_ITEM32(reg, mfsc, pwm, 0x00, 24, 3);
8222
8223 /* reg_mfsc_pwm_duty_cycle
8224  * Controls the duty cycle of the PWM. Value range from 0..255 to
8225  * represent duty cycle of 0%...100%.
8226  * Access: RW
8227  */
8228 MLXSW_ITEM32(reg, mfsc, pwm_duty_cycle, 0x04, 0, 8);
8229
8230 static inline void mlxsw_reg_mfsc_pack(char *payload, u8 pwm,
8231                                        u8 pwm_duty_cycle)
8232 {
8233         MLXSW_REG_ZERO(mfsc, payload);
8234         mlxsw_reg_mfsc_pwm_set(payload, pwm);
8235         mlxsw_reg_mfsc_pwm_duty_cycle_set(payload, pwm_duty_cycle);
8236 }
8237
8238 /* MFSM - Management Fan Speed Measurement
8239  * ---------------------------------------
8240  * This register controls the settings of the Tacho measurements and
8241  * enables reading the Tachometer measurements.
8242  */
8243 #define MLXSW_REG_MFSM_ID 0x9003
8244 #define MLXSW_REG_MFSM_LEN 0x08
8245
8246 MLXSW_REG_DEFINE(mfsm, MLXSW_REG_MFSM_ID, MLXSW_REG_MFSM_LEN);
8247
8248 /* reg_mfsm_tacho
8249  * Fan tachometer index.
8250  * Access: Index
8251  */
8252 MLXSW_ITEM32(reg, mfsm, tacho, 0x00, 24, 4);
8253
8254 /* reg_mfsm_rpm
8255  * Fan speed (round per minute).
8256  * Access: RO
8257  */
8258 MLXSW_ITEM32(reg, mfsm, rpm, 0x04, 0, 16);
8259
8260 static inline void mlxsw_reg_mfsm_pack(char *payload, u8 tacho)
8261 {
8262         MLXSW_REG_ZERO(mfsm, payload);
8263         mlxsw_reg_mfsm_tacho_set(payload, tacho);
8264 }
8265
8266 /* MFSL - Management Fan Speed Limit Register
8267  * ------------------------------------------
8268  * The Fan Speed Limit register is used to configure the fan speed
8269  * event / interrupt notification mechanism. Fan speed threshold are
8270  * defined for both under-speed and over-speed.
8271  */
8272 #define MLXSW_REG_MFSL_ID 0x9004
8273 #define MLXSW_REG_MFSL_LEN 0x0C
8274
8275 MLXSW_REG_DEFINE(mfsl, MLXSW_REG_MFSL_ID, MLXSW_REG_MFSL_LEN);
8276
8277 /* reg_mfsl_tacho
8278  * Fan tachometer index.
8279  * Access: Index
8280  */
8281 MLXSW_ITEM32(reg, mfsl, tacho, 0x00, 24, 4);
8282
8283 /* reg_mfsl_tach_min
8284  * Tachometer minimum value (minimum RPM).
8285  * Access: RW
8286  */
8287 MLXSW_ITEM32(reg, mfsl, tach_min, 0x04, 0, 16);
8288
8289 /* reg_mfsl_tach_max
8290  * Tachometer maximum value (maximum RPM).
8291  * Access: RW
8292  */
8293 MLXSW_ITEM32(reg, mfsl, tach_max, 0x08, 0, 16);
8294
8295 static inline void mlxsw_reg_mfsl_pack(char *payload, u8 tacho,
8296                                        u16 tach_min, u16 tach_max)
8297 {
8298         MLXSW_REG_ZERO(mfsl, payload);
8299         mlxsw_reg_mfsl_tacho_set(payload, tacho);
8300         mlxsw_reg_mfsl_tach_min_set(payload, tach_min);
8301         mlxsw_reg_mfsl_tach_max_set(payload, tach_max);
8302 }
8303
8304 static inline void mlxsw_reg_mfsl_unpack(char *payload, u8 tacho,
8305                                          u16 *p_tach_min, u16 *p_tach_max)
8306 {
8307         if (p_tach_min)
8308                 *p_tach_min = mlxsw_reg_mfsl_tach_min_get(payload);
8309
8310         if (p_tach_max)
8311                 *p_tach_max = mlxsw_reg_mfsl_tach_max_get(payload);
8312 }
8313
8314 /* FORE - Fan Out of Range Event Register
8315  * --------------------------------------
8316  * This register reports the status of the controlled fans compared to the
8317  * range defined by the MFSL register.
8318  */
8319 #define MLXSW_REG_FORE_ID 0x9007
8320 #define MLXSW_REG_FORE_LEN 0x0C
8321
8322 MLXSW_REG_DEFINE(fore, MLXSW_REG_FORE_ID, MLXSW_REG_FORE_LEN);
8323
8324 /* fan_under_limit
8325  * Fan speed is below the low limit defined in MFSL register. Each bit relates
8326  * to a single tachometer and indicates the specific tachometer reading is
8327  * below the threshold.
8328  * Access: RO
8329  */
8330 MLXSW_ITEM32(reg, fore, fan_under_limit, 0x00, 16, 10);
8331
8332 static inline void mlxsw_reg_fore_unpack(char *payload, u8 tacho,
8333                                          bool *fault)
8334 {
8335         u16 limit;
8336
8337         if (fault) {
8338                 limit = mlxsw_reg_fore_fan_under_limit_get(payload);
8339                 *fault = limit & BIT(tacho);
8340         }
8341 }
8342
8343 /* MTCAP - Management Temperature Capabilities
8344  * -------------------------------------------
8345  * This register exposes the capabilities of the device and
8346  * system temperature sensing.
8347  */
8348 #define MLXSW_REG_MTCAP_ID 0x9009
8349 #define MLXSW_REG_MTCAP_LEN 0x08
8350
8351 MLXSW_REG_DEFINE(mtcap, MLXSW_REG_MTCAP_ID, MLXSW_REG_MTCAP_LEN);
8352
8353 /* reg_mtcap_sensor_count
8354  * Number of sensors supported by the device.
8355  * This includes the QSFP module sensors (if exists in the QSFP module).
8356  * Access: RO
8357  */
8358 MLXSW_ITEM32(reg, mtcap, sensor_count, 0x00, 0, 7);
8359
8360 /* MTMP - Management Temperature
8361  * -----------------------------
8362  * This register controls the settings of the temperature measurements
8363  * and enables reading the temperature measurements. Note that temperature
8364  * is in 0.125 degrees Celsius.
8365  */
8366 #define MLXSW_REG_MTMP_ID 0x900A
8367 #define MLXSW_REG_MTMP_LEN 0x20
8368
8369 MLXSW_REG_DEFINE(mtmp, MLXSW_REG_MTMP_ID, MLXSW_REG_MTMP_LEN);
8370
8371 #define MLXSW_REG_MTMP_MODULE_INDEX_MIN 64
8372 #define MLXSW_REG_MTMP_GBOX_INDEX_MIN 256
8373 /* reg_mtmp_sensor_index
8374  * Sensors index to access.
8375  * 64-127 of sensor_index are mapped to the SFP+/QSFP modules sequentially
8376  * (module 0 is mapped to sensor_index 64).
8377  * Access: Index
8378  */
8379 MLXSW_ITEM32(reg, mtmp, sensor_index, 0x00, 0, 12);
8380
8381 /* Convert to milli degrees Celsius */
8382 #define MLXSW_REG_MTMP_TEMP_TO_MC(val) ({ typeof(val) v_ = (val); \
8383                                           ((v_) >= 0) ? ((v_) * 125) : \
8384                                           ((s16)((GENMASK(15, 0) + (v_) + 1) \
8385                                            * 125)); })
8386
8387 /* reg_mtmp_temperature
8388  * Temperature reading from the sensor. Reading is in 0.125 Celsius
8389  * degrees units.
8390  * Access: RO
8391  */
8392 MLXSW_ITEM32(reg, mtmp, temperature, 0x04, 0, 16);
8393
8394 /* reg_mtmp_mte
8395  * Max Temperature Enable - enables measuring the max temperature on a sensor.
8396  * Access: RW
8397  */
8398 MLXSW_ITEM32(reg, mtmp, mte, 0x08, 31, 1);
8399
8400 /* reg_mtmp_mtr
8401  * Max Temperature Reset - clears the value of the max temperature register.
8402  * Access: WO
8403  */
8404 MLXSW_ITEM32(reg, mtmp, mtr, 0x08, 30, 1);
8405
8406 /* reg_mtmp_max_temperature
8407  * The highest measured temperature from the sensor.
8408  * When the bit mte is cleared, the field max_temperature is reserved.
8409  * Access: RO
8410  */
8411 MLXSW_ITEM32(reg, mtmp, max_temperature, 0x08, 0, 16);
8412
8413 /* reg_mtmp_tee
8414  * Temperature Event Enable.
8415  * 0 - Do not generate event
8416  * 1 - Generate event
8417  * 2 - Generate single event
8418  * Access: RW
8419  */
8420 MLXSW_ITEM32(reg, mtmp, tee, 0x0C, 30, 2);
8421
8422 #define MLXSW_REG_MTMP_THRESH_HI 0x348  /* 105 Celsius */
8423
8424 /* reg_mtmp_temperature_threshold_hi
8425  * High threshold for Temperature Warning Event. In 0.125 Celsius.
8426  * Access: RW
8427  */
8428 MLXSW_ITEM32(reg, mtmp, temperature_threshold_hi, 0x0C, 0, 16);
8429
8430 /* reg_mtmp_temperature_threshold_lo
8431  * Low threshold for Temperature Warning Event. In 0.125 Celsius.
8432  * Access: RW
8433  */
8434 MLXSW_ITEM32(reg, mtmp, temperature_threshold_lo, 0x10, 0, 16);
8435
8436 #define MLXSW_REG_MTMP_SENSOR_NAME_SIZE 8
8437
8438 /* reg_mtmp_sensor_name
8439  * Sensor Name
8440  * Access: RO
8441  */
8442 MLXSW_ITEM_BUF(reg, mtmp, sensor_name, 0x18, MLXSW_REG_MTMP_SENSOR_NAME_SIZE);
8443
8444 static inline void mlxsw_reg_mtmp_pack(char *payload, u16 sensor_index,
8445                                        bool max_temp_enable,
8446                                        bool max_temp_reset)
8447 {
8448         MLXSW_REG_ZERO(mtmp, payload);
8449         mlxsw_reg_mtmp_sensor_index_set(payload, sensor_index);
8450         mlxsw_reg_mtmp_mte_set(payload, max_temp_enable);
8451         mlxsw_reg_mtmp_mtr_set(payload, max_temp_reset);
8452         mlxsw_reg_mtmp_temperature_threshold_hi_set(payload,
8453                                                     MLXSW_REG_MTMP_THRESH_HI);
8454 }
8455
8456 static inline void mlxsw_reg_mtmp_unpack(char *payload, int *p_temp,
8457                                          int *p_max_temp, char *sensor_name)
8458 {
8459         s16 temp;
8460
8461         if (p_temp) {
8462                 temp = mlxsw_reg_mtmp_temperature_get(payload);
8463                 *p_temp = MLXSW_REG_MTMP_TEMP_TO_MC(temp);
8464         }
8465         if (p_max_temp) {
8466                 temp = mlxsw_reg_mtmp_max_temperature_get(payload);
8467                 *p_max_temp = MLXSW_REG_MTMP_TEMP_TO_MC(temp);
8468         }
8469         if (sensor_name)
8470                 mlxsw_reg_mtmp_sensor_name_memcpy_from(payload, sensor_name);
8471 }
8472
8473 /* MTBR - Management Temperature Bulk Register
8474  * -------------------------------------------
8475  * This register is used for bulk temperature reading.
8476  */
8477 #define MLXSW_REG_MTBR_ID 0x900F
8478 #define MLXSW_REG_MTBR_BASE_LEN 0x10 /* base length, without records */
8479 #define MLXSW_REG_MTBR_REC_LEN 0x04 /* record length */
8480 #define MLXSW_REG_MTBR_REC_MAX_COUNT 47 /* firmware limitation */
8481 #define MLXSW_REG_MTBR_LEN (MLXSW_REG_MTBR_BASE_LEN +   \
8482                             MLXSW_REG_MTBR_REC_LEN *    \
8483                             MLXSW_REG_MTBR_REC_MAX_COUNT)
8484
8485 MLXSW_REG_DEFINE(mtbr, MLXSW_REG_MTBR_ID, MLXSW_REG_MTBR_LEN);
8486
8487 /* reg_mtbr_base_sensor_index
8488  * Base sensors index to access (0 - ASIC sensor, 1-63 - ambient sensors,
8489  * 64-127 are mapped to the SFP+/QSFP modules sequentially).
8490  * Access: Index
8491  */
8492 MLXSW_ITEM32(reg, mtbr, base_sensor_index, 0x00, 0, 12);
8493
8494 /* reg_mtbr_num_rec
8495  * Request: Number of records to read
8496  * Response: Number of records read
8497  * See above description for more details.
8498  * Range 1..255
8499  * Access: RW
8500  */
8501 MLXSW_ITEM32(reg, mtbr, num_rec, 0x04, 0, 8);
8502
8503 /* reg_mtbr_rec_max_temp
8504  * The highest measured temperature from the sensor.
8505  * When the bit mte is cleared, the field max_temperature is reserved.
8506  * Access: RO
8507  */
8508 MLXSW_ITEM32_INDEXED(reg, mtbr, rec_max_temp, MLXSW_REG_MTBR_BASE_LEN, 16,
8509                      16, MLXSW_REG_MTBR_REC_LEN, 0x00, false);
8510
8511 /* reg_mtbr_rec_temp
8512  * Temperature reading from the sensor. Reading is in 0..125 Celsius
8513  * degrees units.
8514  * Access: RO
8515  */
8516 MLXSW_ITEM32_INDEXED(reg, mtbr, rec_temp, MLXSW_REG_MTBR_BASE_LEN, 0, 16,
8517                      MLXSW_REG_MTBR_REC_LEN, 0x00, false);
8518
8519 static inline void mlxsw_reg_mtbr_pack(char *payload, u16 base_sensor_index,
8520                                        u8 num_rec)
8521 {
8522         MLXSW_REG_ZERO(mtbr, payload);
8523         mlxsw_reg_mtbr_base_sensor_index_set(payload, base_sensor_index);
8524         mlxsw_reg_mtbr_num_rec_set(payload, num_rec);
8525 }
8526
8527 /* Error codes from temperatute reading */
8528 enum mlxsw_reg_mtbr_temp_status {
8529         MLXSW_REG_MTBR_NO_CONN          = 0x8000,
8530         MLXSW_REG_MTBR_NO_TEMP_SENS     = 0x8001,
8531         MLXSW_REG_MTBR_INDEX_NA         = 0x8002,
8532         MLXSW_REG_MTBR_BAD_SENS_INFO    = 0x8003,
8533 };
8534
8535 /* Base index for reading modules temperature */
8536 #define MLXSW_REG_MTBR_BASE_MODULE_INDEX 64
8537
8538 static inline void mlxsw_reg_mtbr_temp_unpack(char *payload, int rec_ind,
8539                                               u16 *p_temp, u16 *p_max_temp)
8540 {
8541         if (p_temp)
8542                 *p_temp = mlxsw_reg_mtbr_rec_temp_get(payload, rec_ind);
8543         if (p_max_temp)
8544                 *p_max_temp = mlxsw_reg_mtbr_rec_max_temp_get(payload, rec_ind);
8545 }
8546
8547 /* MCIA - Management Cable Info Access
8548  * -----------------------------------
8549  * MCIA register is used to access the SFP+ and QSFP connector's EPROM.
8550  */
8551
8552 #define MLXSW_REG_MCIA_ID 0x9014
8553 #define MLXSW_REG_MCIA_LEN 0x40
8554
8555 MLXSW_REG_DEFINE(mcia, MLXSW_REG_MCIA_ID, MLXSW_REG_MCIA_LEN);
8556
8557 /* reg_mcia_l
8558  * Lock bit. Setting this bit will lock the access to the specific
8559  * cable. Used for updating a full page in a cable EPROM. Any access
8560  * other then subsequence writes will fail while the port is locked.
8561  * Access: RW
8562  */
8563 MLXSW_ITEM32(reg, mcia, l, 0x00, 31, 1);
8564
8565 /* reg_mcia_module
8566  * Module number.
8567  * Access: Index
8568  */
8569 MLXSW_ITEM32(reg, mcia, module, 0x00, 16, 8);
8570
8571 /* reg_mcia_status
8572  * Module status.
8573  * Access: RO
8574  */
8575 MLXSW_ITEM32(reg, mcia, status, 0x00, 0, 8);
8576
8577 /* reg_mcia_i2c_device_address
8578  * I2C device address.
8579  * Access: RW
8580  */
8581 MLXSW_ITEM32(reg, mcia, i2c_device_address, 0x04, 24, 8);
8582
8583 /* reg_mcia_page_number
8584  * Page number.
8585  * Access: RW
8586  */
8587 MLXSW_ITEM32(reg, mcia, page_number, 0x04, 16, 8);
8588
8589 /* reg_mcia_device_address
8590  * Device address.
8591  * Access: RW
8592  */
8593 MLXSW_ITEM32(reg, mcia, device_address, 0x04, 0, 16);
8594
8595 /* reg_mcia_size
8596  * Number of bytes to read/write (up to 48 bytes).
8597  * Access: RW
8598  */
8599 MLXSW_ITEM32(reg, mcia, size, 0x08, 0, 16);
8600
8601 #define MLXSW_REG_MCIA_EEPROM_PAGE_LENGTH       256
8602 #define MLXSW_REG_MCIA_EEPROM_UP_PAGE_LENGTH    128
8603 #define MLXSW_REG_MCIA_EEPROM_SIZE              48
8604 #define MLXSW_REG_MCIA_I2C_ADDR_LOW             0x50
8605 #define MLXSW_REG_MCIA_I2C_ADDR_HIGH            0x51
8606 #define MLXSW_REG_MCIA_PAGE0_LO_OFF             0xa0
8607 #define MLXSW_REG_MCIA_TH_ITEM_SIZE             2
8608 #define MLXSW_REG_MCIA_TH_PAGE_NUM              3
8609 #define MLXSW_REG_MCIA_TH_PAGE_CMIS_NUM         2
8610 #define MLXSW_REG_MCIA_PAGE0_LO                 0
8611 #define MLXSW_REG_MCIA_TH_PAGE_OFF              0x80
8612 #define MLXSW_REG_MCIA_EEPROM_CMIS_FLAT_MEMORY  BIT(7)
8613
8614 enum mlxsw_reg_mcia_eeprom_module_info_rev_id {
8615         MLXSW_REG_MCIA_EEPROM_MODULE_INFO_REV_ID_UNSPC  = 0x00,
8616         MLXSW_REG_MCIA_EEPROM_MODULE_INFO_REV_ID_8436   = 0x01,
8617         MLXSW_REG_MCIA_EEPROM_MODULE_INFO_REV_ID_8636   = 0x03,
8618 };
8619
8620 enum mlxsw_reg_mcia_eeprom_module_info_id {
8621         MLXSW_REG_MCIA_EEPROM_MODULE_INFO_ID_SFP        = 0x03,
8622         MLXSW_REG_MCIA_EEPROM_MODULE_INFO_ID_QSFP       = 0x0C,
8623         MLXSW_REG_MCIA_EEPROM_MODULE_INFO_ID_QSFP_PLUS  = 0x0D,
8624         MLXSW_REG_MCIA_EEPROM_MODULE_INFO_ID_QSFP28     = 0x11,
8625         MLXSW_REG_MCIA_EEPROM_MODULE_INFO_ID_QSFP_DD    = 0x18,
8626 };
8627
8628 enum mlxsw_reg_mcia_eeprom_module_info {
8629         MLXSW_REG_MCIA_EEPROM_MODULE_INFO_ID,
8630         MLXSW_REG_MCIA_EEPROM_MODULE_INFO_REV_ID,
8631         MLXSW_REG_MCIA_EEPROM_MODULE_INFO_TYPE_ID,
8632         MLXSW_REG_MCIA_EEPROM_MODULE_INFO_SIZE,
8633 };
8634
8635 /* reg_mcia_eeprom
8636  * Bytes to read/write.
8637  * Access: RW
8638  */
8639 MLXSW_ITEM_BUF(reg, mcia, eeprom, 0x10, MLXSW_REG_MCIA_EEPROM_SIZE);
8640
8641 /* This is used to access the optional upper pages (1-3) in the QSFP+
8642  * memory map. Page 1 is available on offset 256 through 383, page 2 -
8643  * on offset 384 through 511, page 3 - on offset 512 through 639.
8644  */
8645 #define MLXSW_REG_MCIA_PAGE_GET(off) (((off) - \
8646                                 MLXSW_REG_MCIA_EEPROM_PAGE_LENGTH) / \
8647                                 MLXSW_REG_MCIA_EEPROM_UP_PAGE_LENGTH + 1)
8648
8649 static inline void mlxsw_reg_mcia_pack(char *payload, u8 module, u8 lock,
8650                                        u8 page_number, u16 device_addr,
8651                                        u8 size, u8 i2c_device_addr)
8652 {
8653         MLXSW_REG_ZERO(mcia, payload);
8654         mlxsw_reg_mcia_module_set(payload, module);
8655         mlxsw_reg_mcia_l_set(payload, lock);
8656         mlxsw_reg_mcia_page_number_set(payload, page_number);
8657         mlxsw_reg_mcia_device_address_set(payload, device_addr);
8658         mlxsw_reg_mcia_size_set(payload, size);
8659         mlxsw_reg_mcia_i2c_device_address_set(payload, i2c_device_addr);
8660 }
8661
8662 /* MPAT - Monitoring Port Analyzer Table
8663  * -------------------------------------
8664  * MPAT Register is used to query and configure the Switch PortAnalyzer Table.
8665  * For an enabled analyzer, all fields except e (enable) cannot be modified.
8666  */
8667 #define MLXSW_REG_MPAT_ID 0x901A
8668 #define MLXSW_REG_MPAT_LEN 0x78
8669
8670 MLXSW_REG_DEFINE(mpat, MLXSW_REG_MPAT_ID, MLXSW_REG_MPAT_LEN);
8671
8672 /* reg_mpat_pa_id
8673  * Port Analyzer ID.
8674  * Access: Index
8675  */
8676 MLXSW_ITEM32(reg, mpat, pa_id, 0x00, 28, 4);
8677
8678 /* reg_mpat_session_id
8679  * Mirror Session ID.
8680  * Used for MIRROR_SESSION<i> trap.
8681  * Access: RW
8682  */
8683 MLXSW_ITEM32(reg, mpat, session_id, 0x00, 24, 4);
8684
8685 /* reg_mpat_system_port
8686  * A unique port identifier for the final destination of the packet.
8687  * Access: RW
8688  */
8689 MLXSW_ITEM32(reg, mpat, system_port, 0x00, 0, 16);
8690
8691 /* reg_mpat_e
8692  * Enable. Indicating the Port Analyzer is enabled.
8693  * Access: RW
8694  */
8695 MLXSW_ITEM32(reg, mpat, e, 0x04, 31, 1);
8696
8697 /* reg_mpat_qos
8698  * Quality Of Service Mode.
8699  * 0: CONFIGURED - QoS parameters (Switch Priority, and encapsulation
8700  * PCP, DEI, DSCP or VL) are configured.
8701  * 1: MAINTAIN - QoS parameters (Switch Priority, Color) are the
8702  * same as in the original packet that has triggered the mirroring. For
8703  * SPAN also the pcp,dei are maintained.
8704  * Access: RW
8705  */
8706 MLXSW_ITEM32(reg, mpat, qos, 0x04, 26, 1);
8707
8708 /* reg_mpat_be
8709  * Best effort mode. Indicates mirroring traffic should not cause packet
8710  * drop or back pressure, but will discard the mirrored packets. Mirrored
8711  * packets will be forwarded on a best effort manner.
8712  * 0: Do not discard mirrored packets
8713  * 1: Discard mirrored packets if causing congestion
8714  * Access: RW
8715  */
8716 MLXSW_ITEM32(reg, mpat, be, 0x04, 25, 1);
8717
8718 enum mlxsw_reg_mpat_span_type {
8719         /* Local SPAN Ethernet.
8720          * The original packet is not encapsulated.
8721          */
8722         MLXSW_REG_MPAT_SPAN_TYPE_LOCAL_ETH = 0x0,
8723
8724         /* Remote SPAN Ethernet VLAN.
8725          * The packet is forwarded to the monitoring port on the monitoring
8726          * VLAN.
8727          */
8728         MLXSW_REG_MPAT_SPAN_TYPE_REMOTE_ETH = 0x1,
8729
8730         /* Encapsulated Remote SPAN Ethernet L3 GRE.
8731          * The packet is encapsulated with GRE header.
8732          */
8733         MLXSW_REG_MPAT_SPAN_TYPE_REMOTE_ETH_L3 = 0x3,
8734 };
8735
8736 /* reg_mpat_span_type
8737  * SPAN type.
8738  * Access: RW
8739  */
8740 MLXSW_ITEM32(reg, mpat, span_type, 0x04, 0, 4);
8741
8742 /* reg_mpat_pide
8743  * Policer enable.
8744  * Access: RW
8745  */
8746 MLXSW_ITEM32(reg, mpat, pide, 0x0C, 15, 1);
8747
8748 /* reg_mpat_pid
8749  * Policer ID.
8750  * Access: RW
8751  */
8752 MLXSW_ITEM32(reg, mpat, pid, 0x0C, 0, 14);
8753
8754 /* Remote SPAN - Ethernet VLAN
8755  * - - - - - - - - - - - - - -
8756  */
8757
8758 /* reg_mpat_eth_rspan_vid
8759  * Encapsulation header VLAN ID.
8760  * Access: RW
8761  */
8762 MLXSW_ITEM32(reg, mpat, eth_rspan_vid, 0x18, 0, 12);
8763
8764 /* Encapsulated Remote SPAN - Ethernet L2
8765  * - - - - - - - - - - - - - - - - - - -
8766  */
8767
8768 enum mlxsw_reg_mpat_eth_rspan_version {
8769         MLXSW_REG_MPAT_ETH_RSPAN_VERSION_NO_HEADER = 15,
8770 };
8771
8772 /* reg_mpat_eth_rspan_version
8773  * RSPAN mirror header version.
8774  * Access: RW
8775  */
8776 MLXSW_ITEM32(reg, mpat, eth_rspan_version, 0x10, 18, 4);
8777
8778 /* reg_mpat_eth_rspan_mac
8779  * Destination MAC address.
8780  * Access: RW
8781  */
8782 MLXSW_ITEM_BUF(reg, mpat, eth_rspan_mac, 0x12, 6);
8783
8784 /* reg_mpat_eth_rspan_tp
8785  * Tag Packet. Indicates whether the mirroring header should be VLAN tagged.
8786  * Access: RW
8787  */
8788 MLXSW_ITEM32(reg, mpat, eth_rspan_tp, 0x18, 16, 1);
8789
8790 /* Encapsulated Remote SPAN - Ethernet L3
8791  * - - - - - - - - - - - - - - - - - - -
8792  */
8793
8794 enum mlxsw_reg_mpat_eth_rspan_protocol {
8795         MLXSW_REG_MPAT_ETH_RSPAN_PROTOCOL_IPV4,
8796         MLXSW_REG_MPAT_ETH_RSPAN_PROTOCOL_IPV6,
8797 };
8798
8799 /* reg_mpat_eth_rspan_protocol
8800  * SPAN encapsulation protocol.
8801  * Access: RW
8802  */
8803 MLXSW_ITEM32(reg, mpat, eth_rspan_protocol, 0x18, 24, 4);
8804
8805 /* reg_mpat_eth_rspan_ttl
8806  * Encapsulation header Time-to-Live/HopLimit.
8807  * Access: RW
8808  */
8809 MLXSW_ITEM32(reg, mpat, eth_rspan_ttl, 0x1C, 4, 8);
8810
8811 /* reg_mpat_eth_rspan_smac
8812  * Source MAC address
8813  * Access: RW
8814  */
8815 MLXSW_ITEM_BUF(reg, mpat, eth_rspan_smac, 0x22, 6);
8816
8817 /* reg_mpat_eth_rspan_dip*
8818  * Destination IP address. The IP version is configured by protocol.
8819  * Access: RW
8820  */
8821 MLXSW_ITEM32(reg, mpat, eth_rspan_dip4, 0x4C, 0, 32);
8822 MLXSW_ITEM_BUF(reg, mpat, eth_rspan_dip6, 0x40, 16);
8823
8824 /* reg_mpat_eth_rspan_sip*
8825  * Source IP address. The IP version is configured by protocol.
8826  * Access: RW
8827  */
8828 MLXSW_ITEM32(reg, mpat, eth_rspan_sip4, 0x5C, 0, 32);
8829 MLXSW_ITEM_BUF(reg, mpat, eth_rspan_sip6, 0x50, 16);
8830
8831 static inline void mlxsw_reg_mpat_pack(char *payload, u8 pa_id,
8832                                        u16 system_port, bool e,
8833                                        enum mlxsw_reg_mpat_span_type span_type)
8834 {
8835         MLXSW_REG_ZERO(mpat, payload);
8836         mlxsw_reg_mpat_pa_id_set(payload, pa_id);
8837         mlxsw_reg_mpat_system_port_set(payload, system_port);
8838         mlxsw_reg_mpat_e_set(payload, e);
8839         mlxsw_reg_mpat_qos_set(payload, 1);
8840         mlxsw_reg_mpat_be_set(payload, 1);
8841         mlxsw_reg_mpat_span_type_set(payload, span_type);
8842 }
8843
8844 static inline void mlxsw_reg_mpat_eth_rspan_pack(char *payload, u16 vid)
8845 {
8846         mlxsw_reg_mpat_eth_rspan_vid_set(payload, vid);
8847 }
8848
8849 static inline void
8850 mlxsw_reg_mpat_eth_rspan_l2_pack(char *payload,
8851                                  enum mlxsw_reg_mpat_eth_rspan_version version,
8852                                  const char *mac,
8853                                  bool tp)
8854 {
8855         mlxsw_reg_mpat_eth_rspan_version_set(payload, version);
8856         mlxsw_reg_mpat_eth_rspan_mac_memcpy_to(payload, mac);
8857         mlxsw_reg_mpat_eth_rspan_tp_set(payload, tp);
8858 }
8859
8860 static inline void
8861 mlxsw_reg_mpat_eth_rspan_l3_ipv4_pack(char *payload, u8 ttl,
8862                                       const char *smac,
8863                                       u32 sip, u32 dip)
8864 {
8865         mlxsw_reg_mpat_eth_rspan_ttl_set(payload, ttl);
8866         mlxsw_reg_mpat_eth_rspan_smac_memcpy_to(payload, smac);
8867         mlxsw_reg_mpat_eth_rspan_protocol_set(payload,
8868                                     MLXSW_REG_MPAT_ETH_RSPAN_PROTOCOL_IPV4);
8869         mlxsw_reg_mpat_eth_rspan_sip4_set(payload, sip);
8870         mlxsw_reg_mpat_eth_rspan_dip4_set(payload, dip);
8871 }
8872
8873 static inline void
8874 mlxsw_reg_mpat_eth_rspan_l3_ipv6_pack(char *payload, u8 ttl,
8875                                       const char *smac,
8876                                       struct in6_addr sip, struct in6_addr dip)
8877 {
8878         mlxsw_reg_mpat_eth_rspan_ttl_set(payload, ttl);
8879         mlxsw_reg_mpat_eth_rspan_smac_memcpy_to(payload, smac);
8880         mlxsw_reg_mpat_eth_rspan_protocol_set(payload,
8881                                     MLXSW_REG_MPAT_ETH_RSPAN_PROTOCOL_IPV6);
8882         mlxsw_reg_mpat_eth_rspan_sip6_memcpy_to(payload, (void *)&sip);
8883         mlxsw_reg_mpat_eth_rspan_dip6_memcpy_to(payload, (void *)&dip);
8884 }
8885
8886 /* MPAR - Monitoring Port Analyzer Register
8887  * ----------------------------------------
8888  * MPAR register is used to query and configure the port analyzer port mirroring
8889  * properties.
8890  */
8891 #define MLXSW_REG_MPAR_ID 0x901B
8892 #define MLXSW_REG_MPAR_LEN 0x0C
8893
8894 MLXSW_REG_DEFINE(mpar, MLXSW_REG_MPAR_ID, MLXSW_REG_MPAR_LEN);
8895
8896 /* reg_mpar_local_port
8897  * The local port to mirror the packets from.
8898  * Access: Index
8899  */
8900 MLXSW_ITEM32(reg, mpar, local_port, 0x00, 16, 8);
8901
8902 enum mlxsw_reg_mpar_i_e {
8903         MLXSW_REG_MPAR_TYPE_EGRESS,
8904         MLXSW_REG_MPAR_TYPE_INGRESS,
8905 };
8906
8907 /* reg_mpar_i_e
8908  * Ingress/Egress
8909  * Access: Index
8910  */
8911 MLXSW_ITEM32(reg, mpar, i_e, 0x00, 0, 4);
8912
8913 /* reg_mpar_enable
8914  * Enable mirroring
8915  * By default, port mirroring is disabled for all ports.
8916  * Access: RW
8917  */
8918 MLXSW_ITEM32(reg, mpar, enable, 0x04, 31, 1);
8919
8920 /* reg_mpar_pa_id
8921  * Port Analyzer ID.
8922  * Access: RW
8923  */
8924 MLXSW_ITEM32(reg, mpar, pa_id, 0x04, 0, 4);
8925
8926 static inline void mlxsw_reg_mpar_pack(char *payload, u8 local_port,
8927                                        enum mlxsw_reg_mpar_i_e i_e,
8928                                        bool enable, u8 pa_id)
8929 {
8930         MLXSW_REG_ZERO(mpar, payload);
8931         mlxsw_reg_mpar_local_port_set(payload, local_port);
8932         mlxsw_reg_mpar_enable_set(payload, enable);
8933         mlxsw_reg_mpar_i_e_set(payload, i_e);
8934         mlxsw_reg_mpar_pa_id_set(payload, pa_id);
8935 }
8936
8937 /* MGIR - Management General Information Register
8938  * ----------------------------------------------
8939  * MGIR register allows software to query the hardware and firmware general
8940  * information.
8941  */
8942 #define MLXSW_REG_MGIR_ID 0x9020
8943 #define MLXSW_REG_MGIR_LEN 0x9C
8944
8945 MLXSW_REG_DEFINE(mgir, MLXSW_REG_MGIR_ID, MLXSW_REG_MGIR_LEN);
8946
8947 /* reg_mgir_hw_info_device_hw_revision
8948  * Access: RO
8949  */
8950 MLXSW_ITEM32(reg, mgir, hw_info_device_hw_revision, 0x0, 16, 16);
8951
8952 #define MLXSW_REG_MGIR_FW_INFO_PSID_SIZE 16
8953
8954 /* reg_mgir_fw_info_psid
8955  * PSID (ASCII string).
8956  * Access: RO
8957  */
8958 MLXSW_ITEM_BUF(reg, mgir, fw_info_psid, 0x30, MLXSW_REG_MGIR_FW_INFO_PSID_SIZE);
8959
8960 /* reg_mgir_fw_info_extended_major
8961  * Access: RO
8962  */
8963 MLXSW_ITEM32(reg, mgir, fw_info_extended_major, 0x44, 0, 32);
8964
8965 /* reg_mgir_fw_info_extended_minor
8966  * Access: RO
8967  */
8968 MLXSW_ITEM32(reg, mgir, fw_info_extended_minor, 0x48, 0, 32);
8969
8970 /* reg_mgir_fw_info_extended_sub_minor
8971  * Access: RO
8972  */
8973 MLXSW_ITEM32(reg, mgir, fw_info_extended_sub_minor, 0x4C, 0, 32);
8974
8975 static inline void mlxsw_reg_mgir_pack(char *payload)
8976 {
8977         MLXSW_REG_ZERO(mgir, payload);
8978 }
8979
8980 static inline void
8981 mlxsw_reg_mgir_unpack(char *payload, u32 *hw_rev, char *fw_info_psid,
8982                       u32 *fw_major, u32 *fw_minor, u32 *fw_sub_minor)
8983 {
8984         *hw_rev = mlxsw_reg_mgir_hw_info_device_hw_revision_get(payload);
8985         mlxsw_reg_mgir_fw_info_psid_memcpy_from(payload, fw_info_psid);
8986         *fw_major = mlxsw_reg_mgir_fw_info_extended_major_get(payload);
8987         *fw_minor = mlxsw_reg_mgir_fw_info_extended_minor_get(payload);
8988         *fw_sub_minor = mlxsw_reg_mgir_fw_info_extended_sub_minor_get(payload);
8989 }
8990
8991 /* MRSR - Management Reset and Shutdown Register
8992  * ---------------------------------------------
8993  * MRSR register is used to reset or shutdown the switch or
8994  * the entire system (when applicable).
8995  */
8996 #define MLXSW_REG_MRSR_ID 0x9023
8997 #define MLXSW_REG_MRSR_LEN 0x08
8998
8999 MLXSW_REG_DEFINE(mrsr, MLXSW_REG_MRSR_ID, MLXSW_REG_MRSR_LEN);
9000
9001 /* reg_mrsr_command
9002  * Reset/shutdown command
9003  * 0 - do nothing
9004  * 1 - software reset
9005  * Access: WO
9006  */
9007 MLXSW_ITEM32(reg, mrsr, command, 0x00, 0, 4);
9008
9009 static inline void mlxsw_reg_mrsr_pack(char *payload)
9010 {
9011         MLXSW_REG_ZERO(mrsr, payload);
9012         mlxsw_reg_mrsr_command_set(payload, 1);
9013 }
9014
9015 /* MLCR - Management LED Control Register
9016  * --------------------------------------
9017  * Controls the system LEDs.
9018  */
9019 #define MLXSW_REG_MLCR_ID 0x902B
9020 #define MLXSW_REG_MLCR_LEN 0x0C
9021
9022 MLXSW_REG_DEFINE(mlcr, MLXSW_REG_MLCR_ID, MLXSW_REG_MLCR_LEN);
9023
9024 /* reg_mlcr_local_port
9025  * Local port number.
9026  * Access: RW
9027  */
9028 MLXSW_ITEM32(reg, mlcr, local_port, 0x00, 16, 8);
9029
9030 #define MLXSW_REG_MLCR_DURATION_MAX 0xFFFF
9031
9032 /* reg_mlcr_beacon_duration
9033  * Duration of the beacon to be active, in seconds.
9034  * 0x0 - Will turn off the beacon.
9035  * 0xFFFF - Will turn on the beacon until explicitly turned off.
9036  * Access: RW
9037  */
9038 MLXSW_ITEM32(reg, mlcr, beacon_duration, 0x04, 0, 16);
9039
9040 /* reg_mlcr_beacon_remain
9041  * Remaining duration of the beacon, in seconds.
9042  * 0xFFFF indicates an infinite amount of time.
9043  * Access: RO
9044  */
9045 MLXSW_ITEM32(reg, mlcr, beacon_remain, 0x08, 0, 16);
9046
9047 static inline void mlxsw_reg_mlcr_pack(char *payload, u8 local_port,
9048                                        bool active)
9049 {
9050         MLXSW_REG_ZERO(mlcr, payload);
9051         mlxsw_reg_mlcr_local_port_set(payload, local_port);
9052         mlxsw_reg_mlcr_beacon_duration_set(payload, active ?
9053                                            MLXSW_REG_MLCR_DURATION_MAX : 0);
9054 }
9055
9056 /* MTPPS - Management Pulse Per Second Register
9057  * --------------------------------------------
9058  * This register provides the device PPS capabilities, configure the PPS in and
9059  * out modules and holds the PPS in time stamp.
9060  */
9061 #define MLXSW_REG_MTPPS_ID 0x9053
9062 #define MLXSW_REG_MTPPS_LEN 0x3C
9063
9064 MLXSW_REG_DEFINE(mtpps, MLXSW_REG_MTPPS_ID, MLXSW_REG_MTPPS_LEN);
9065
9066 /* reg_mtpps_enable
9067  * Enables the PPS functionality the specific pin.
9068  * A boolean variable.
9069  * Access: RW
9070  */
9071 MLXSW_ITEM32(reg, mtpps, enable, 0x20, 31, 1);
9072
9073 enum mlxsw_reg_mtpps_pin_mode {
9074         MLXSW_REG_MTPPS_PIN_MODE_VIRTUAL_PIN = 0x2,
9075 };
9076
9077 /* reg_mtpps_pin_mode
9078  * Pin mode to be used. The mode must comply with the supported modes of the
9079  * requested pin.
9080  * Access: RW
9081  */
9082 MLXSW_ITEM32(reg, mtpps, pin_mode, 0x20, 8, 4);
9083
9084 #define MLXSW_REG_MTPPS_PIN_SP_VIRTUAL_PIN      7
9085
9086 /* reg_mtpps_pin
9087  * Pin to be configured or queried out of the supported pins.
9088  * Access: Index
9089  */
9090 MLXSW_ITEM32(reg, mtpps, pin, 0x20, 0, 8);
9091
9092 /* reg_mtpps_time_stamp
9093  * When pin_mode = pps_in, the latched device time when it was triggered from
9094  * the external GPIO pin.
9095  * When pin_mode = pps_out or virtual_pin or pps_out_and_virtual_pin, the target
9096  * time to generate next output signal.
9097  * Time is in units of device clock.
9098  * Access: RW
9099  */
9100 MLXSW_ITEM64(reg, mtpps, time_stamp, 0x28, 0, 64);
9101
9102 static inline void
9103 mlxsw_reg_mtpps_vpin_pack(char *payload, u64 time_stamp)
9104 {
9105         MLXSW_REG_ZERO(mtpps, payload);
9106         mlxsw_reg_mtpps_pin_set(payload, MLXSW_REG_MTPPS_PIN_SP_VIRTUAL_PIN);
9107         mlxsw_reg_mtpps_pin_mode_set(payload,
9108                                      MLXSW_REG_MTPPS_PIN_MODE_VIRTUAL_PIN);
9109         mlxsw_reg_mtpps_enable_set(payload, true);
9110         mlxsw_reg_mtpps_time_stamp_set(payload, time_stamp);
9111 }
9112
9113 /* MTUTC - Management UTC Register
9114  * -------------------------------
9115  * Configures the HW UTC counter.
9116  */
9117 #define MLXSW_REG_MTUTC_ID 0x9055
9118 #define MLXSW_REG_MTUTC_LEN 0x1C
9119
9120 MLXSW_REG_DEFINE(mtutc, MLXSW_REG_MTUTC_ID, MLXSW_REG_MTUTC_LEN);
9121
9122 enum mlxsw_reg_mtutc_operation {
9123         MLXSW_REG_MTUTC_OPERATION_SET_TIME_AT_NEXT_SEC = 0,
9124         MLXSW_REG_MTUTC_OPERATION_ADJUST_FREQ = 3,
9125 };
9126
9127 /* reg_mtutc_operation
9128  * Operation.
9129  * Access: OP
9130  */
9131 MLXSW_ITEM32(reg, mtutc, operation, 0x00, 0, 4);
9132
9133 /* reg_mtutc_freq_adjustment
9134  * Frequency adjustment: Every PPS the HW frequency will be
9135  * adjusted by this value. Units of HW clock, where HW counts
9136  * 10^9 HW clocks for 1 HW second.
9137  * Access: RW
9138  */
9139 MLXSW_ITEM32(reg, mtutc, freq_adjustment, 0x04, 0, 32);
9140
9141 /* reg_mtutc_utc_sec
9142  * UTC seconds.
9143  * Access: WO
9144  */
9145 MLXSW_ITEM32(reg, mtutc, utc_sec, 0x10, 0, 32);
9146
9147 static inline void
9148 mlxsw_reg_mtutc_pack(char *payload, enum mlxsw_reg_mtutc_operation oper,
9149                      u32 freq_adj, u32 utc_sec)
9150 {
9151         MLXSW_REG_ZERO(mtutc, payload);
9152         mlxsw_reg_mtutc_operation_set(payload, oper);
9153         mlxsw_reg_mtutc_freq_adjustment_set(payload, freq_adj);
9154         mlxsw_reg_mtutc_utc_sec_set(payload, utc_sec);
9155 }
9156
9157 /* MCQI - Management Component Query Information
9158  * ---------------------------------------------
9159  * This register allows querying information about firmware components.
9160  */
9161 #define MLXSW_REG_MCQI_ID 0x9061
9162 #define MLXSW_REG_MCQI_BASE_LEN 0x18
9163 #define MLXSW_REG_MCQI_CAP_LEN 0x14
9164 #define MLXSW_REG_MCQI_LEN (MLXSW_REG_MCQI_BASE_LEN + MLXSW_REG_MCQI_CAP_LEN)
9165
9166 MLXSW_REG_DEFINE(mcqi, MLXSW_REG_MCQI_ID, MLXSW_REG_MCQI_LEN);
9167
9168 /* reg_mcqi_component_index
9169  * Index of the accessed component.
9170  * Access: Index
9171  */
9172 MLXSW_ITEM32(reg, mcqi, component_index, 0x00, 0, 16);
9173
9174 enum mlxfw_reg_mcqi_info_type {
9175         MLXSW_REG_MCQI_INFO_TYPE_CAPABILITIES,
9176 };
9177
9178 /* reg_mcqi_info_type
9179  * Component properties set.
9180  * Access: RW
9181  */
9182 MLXSW_ITEM32(reg, mcqi, info_type, 0x08, 0, 5);
9183
9184 /* reg_mcqi_offset
9185  * The requested/returned data offset from the section start, given in bytes.
9186  * Must be DWORD aligned.
9187  * Access: RW
9188  */
9189 MLXSW_ITEM32(reg, mcqi, offset, 0x10, 0, 32);
9190
9191 /* reg_mcqi_data_size
9192  * The requested/returned data size, given in bytes. If data_size is not DWORD
9193  * aligned, the last bytes are zero padded.
9194  * Access: RW
9195  */
9196 MLXSW_ITEM32(reg, mcqi, data_size, 0x14, 0, 16);
9197
9198 /* reg_mcqi_cap_max_component_size
9199  * Maximum size for this component, given in bytes.
9200  * Access: RO
9201  */
9202 MLXSW_ITEM32(reg, mcqi, cap_max_component_size, 0x20, 0, 32);
9203
9204 /* reg_mcqi_cap_log_mcda_word_size
9205  * Log 2 of the access word size in bytes. Read and write access must be aligned
9206  * to the word size. Write access must be done for an integer number of words.
9207  * Access: RO
9208  */
9209 MLXSW_ITEM32(reg, mcqi, cap_log_mcda_word_size, 0x24, 28, 4);
9210
9211 /* reg_mcqi_cap_mcda_max_write_size
9212  * Maximal write size for MCDA register
9213  * Access: RO
9214  */
9215 MLXSW_ITEM32(reg, mcqi, cap_mcda_max_write_size, 0x24, 0, 16);
9216
9217 static inline void mlxsw_reg_mcqi_pack(char *payload, u16 component_index)
9218 {
9219         MLXSW_REG_ZERO(mcqi, payload);
9220         mlxsw_reg_mcqi_component_index_set(payload, component_index);
9221         mlxsw_reg_mcqi_info_type_set(payload,
9222                                      MLXSW_REG_MCQI_INFO_TYPE_CAPABILITIES);
9223         mlxsw_reg_mcqi_offset_set(payload, 0);
9224         mlxsw_reg_mcqi_data_size_set(payload, MLXSW_REG_MCQI_CAP_LEN);
9225 }
9226
9227 static inline void mlxsw_reg_mcqi_unpack(char *payload,
9228                                          u32 *p_cap_max_component_size,
9229                                          u8 *p_cap_log_mcda_word_size,
9230                                          u16 *p_cap_mcda_max_write_size)
9231 {
9232         *p_cap_max_component_size =
9233                 mlxsw_reg_mcqi_cap_max_component_size_get(payload);
9234         *p_cap_log_mcda_word_size =
9235                 mlxsw_reg_mcqi_cap_log_mcda_word_size_get(payload);
9236         *p_cap_mcda_max_write_size =
9237                 mlxsw_reg_mcqi_cap_mcda_max_write_size_get(payload);
9238 }
9239
9240 /* MCC - Management Component Control
9241  * ----------------------------------
9242  * Controls the firmware component and updates the FSM.
9243  */
9244 #define MLXSW_REG_MCC_ID 0x9062
9245 #define MLXSW_REG_MCC_LEN 0x1C
9246
9247 MLXSW_REG_DEFINE(mcc, MLXSW_REG_MCC_ID, MLXSW_REG_MCC_LEN);
9248
9249 enum mlxsw_reg_mcc_instruction {
9250         MLXSW_REG_MCC_INSTRUCTION_LOCK_UPDATE_HANDLE = 0x01,
9251         MLXSW_REG_MCC_INSTRUCTION_RELEASE_UPDATE_HANDLE = 0x02,
9252         MLXSW_REG_MCC_INSTRUCTION_UPDATE_COMPONENT = 0x03,
9253         MLXSW_REG_MCC_INSTRUCTION_VERIFY_COMPONENT = 0x04,
9254         MLXSW_REG_MCC_INSTRUCTION_ACTIVATE = 0x06,
9255         MLXSW_REG_MCC_INSTRUCTION_CANCEL = 0x08,
9256 };
9257
9258 /* reg_mcc_instruction
9259  * Command to be executed by the FSM.
9260  * Applicable for write operation only.
9261  * Access: RW
9262  */
9263 MLXSW_ITEM32(reg, mcc, instruction, 0x00, 0, 8);
9264
9265 /* reg_mcc_component_index
9266  * Index of the accessed component. Applicable only for commands that
9267  * refer to components. Otherwise, this field is reserved.
9268  * Access: Index
9269  */
9270 MLXSW_ITEM32(reg, mcc, component_index, 0x04, 0, 16);
9271
9272 /* reg_mcc_update_handle
9273  * Token representing the current flow executed by the FSM.
9274  * Access: WO
9275  */
9276 MLXSW_ITEM32(reg, mcc, update_handle, 0x08, 0, 24);
9277
9278 /* reg_mcc_error_code
9279  * Indicates the successful completion of the instruction, or the reason it
9280  * failed
9281  * Access: RO
9282  */
9283 MLXSW_ITEM32(reg, mcc, error_code, 0x0C, 8, 8);
9284
9285 /* reg_mcc_control_state
9286  * Current FSM state
9287  * Access: RO
9288  */
9289 MLXSW_ITEM32(reg, mcc, control_state, 0x0C, 0, 4);
9290
9291 /* reg_mcc_component_size
9292  * Component size in bytes. Valid for UPDATE_COMPONENT instruction. Specifying
9293  * the size may shorten the update time. Value 0x0 means that size is
9294  * unspecified.
9295  * Access: WO
9296  */
9297 MLXSW_ITEM32(reg, mcc, component_size, 0x10, 0, 32);
9298
9299 static inline void mlxsw_reg_mcc_pack(char *payload,
9300                                       enum mlxsw_reg_mcc_instruction instr,
9301                                       u16 component_index, u32 update_handle,
9302                                       u32 component_size)
9303 {
9304         MLXSW_REG_ZERO(mcc, payload);
9305         mlxsw_reg_mcc_instruction_set(payload, instr);
9306         mlxsw_reg_mcc_component_index_set(payload, component_index);
9307         mlxsw_reg_mcc_update_handle_set(payload, update_handle);
9308         mlxsw_reg_mcc_component_size_set(payload, component_size);
9309 }
9310
9311 static inline void mlxsw_reg_mcc_unpack(char *payload, u32 *p_update_handle,
9312                                         u8 *p_error_code, u8 *p_control_state)
9313 {
9314         if (p_update_handle)
9315                 *p_update_handle = mlxsw_reg_mcc_update_handle_get(payload);
9316         if (p_error_code)
9317                 *p_error_code = mlxsw_reg_mcc_error_code_get(payload);
9318         if (p_control_state)
9319                 *p_control_state = mlxsw_reg_mcc_control_state_get(payload);
9320 }
9321
9322 /* MCDA - Management Component Data Access
9323  * ---------------------------------------
9324  * This register allows reading and writing a firmware component.
9325  */
9326 #define MLXSW_REG_MCDA_ID 0x9063
9327 #define MLXSW_REG_MCDA_BASE_LEN 0x10
9328 #define MLXSW_REG_MCDA_MAX_DATA_LEN 0x80
9329 #define MLXSW_REG_MCDA_LEN \
9330                 (MLXSW_REG_MCDA_BASE_LEN + MLXSW_REG_MCDA_MAX_DATA_LEN)
9331
9332 MLXSW_REG_DEFINE(mcda, MLXSW_REG_MCDA_ID, MLXSW_REG_MCDA_LEN);
9333
9334 /* reg_mcda_update_handle
9335  * Token representing the current flow executed by the FSM.
9336  * Access: RW
9337  */
9338 MLXSW_ITEM32(reg, mcda, update_handle, 0x00, 0, 24);
9339
9340 /* reg_mcda_offset
9341  * Offset of accessed address relative to component start. Accesses must be in
9342  * accordance to log_mcda_word_size in MCQI reg.
9343  * Access: RW
9344  */
9345 MLXSW_ITEM32(reg, mcda, offset, 0x04, 0, 32);
9346
9347 /* reg_mcda_size
9348  * Size of the data accessed, given in bytes.
9349  * Access: RW
9350  */
9351 MLXSW_ITEM32(reg, mcda, size, 0x08, 0, 16);
9352
9353 /* reg_mcda_data
9354  * Data block accessed.
9355  * Access: RW
9356  */
9357 MLXSW_ITEM32_INDEXED(reg, mcda, data, 0x10, 0, 32, 4, 0, false);
9358
9359 static inline void mlxsw_reg_mcda_pack(char *payload, u32 update_handle,
9360                                        u32 offset, u16 size, u8 *data)
9361 {
9362         int i;
9363
9364         MLXSW_REG_ZERO(mcda, payload);
9365         mlxsw_reg_mcda_update_handle_set(payload, update_handle);
9366         mlxsw_reg_mcda_offset_set(payload, offset);
9367         mlxsw_reg_mcda_size_set(payload, size);
9368
9369         for (i = 0; i < size / 4; i++)
9370                 mlxsw_reg_mcda_data_set(payload, i, *(u32 *) &data[i * 4]);
9371 }
9372
9373 /* MPSC - Monitoring Packet Sampling Configuration Register
9374  * --------------------------------------------------------
9375  * MPSC Register is used to configure the Packet Sampling mechanism.
9376  */
9377 #define MLXSW_REG_MPSC_ID 0x9080
9378 #define MLXSW_REG_MPSC_LEN 0x1C
9379
9380 MLXSW_REG_DEFINE(mpsc, MLXSW_REG_MPSC_ID, MLXSW_REG_MPSC_LEN);
9381
9382 /* reg_mpsc_local_port
9383  * Local port number
9384  * Not supported for CPU port
9385  * Access: Index
9386  */
9387 MLXSW_ITEM32(reg, mpsc, local_port, 0x00, 16, 8);
9388
9389 /* reg_mpsc_e
9390  * Enable sampling on port local_port
9391  * Access: RW
9392  */
9393 MLXSW_ITEM32(reg, mpsc, e, 0x04, 30, 1);
9394
9395 #define MLXSW_REG_MPSC_RATE_MAX 3500000000UL
9396
9397 /* reg_mpsc_rate
9398  * Sampling rate = 1 out of rate packets (with randomization around
9399  * the point). Valid values are: 1 to MLXSW_REG_MPSC_RATE_MAX
9400  * Access: RW
9401  */
9402 MLXSW_ITEM32(reg, mpsc, rate, 0x08, 0, 32);
9403
9404 static inline void mlxsw_reg_mpsc_pack(char *payload, u8 local_port, bool e,
9405                                        u32 rate)
9406 {
9407         MLXSW_REG_ZERO(mpsc, payload);
9408         mlxsw_reg_mpsc_local_port_set(payload, local_port);
9409         mlxsw_reg_mpsc_e_set(payload, e);
9410         mlxsw_reg_mpsc_rate_set(payload, rate);
9411 }
9412
9413 /* MGPC - Monitoring General Purpose Counter Set Register
9414  * The MGPC register retrieves and sets the General Purpose Counter Set.
9415  */
9416 #define MLXSW_REG_MGPC_ID 0x9081
9417 #define MLXSW_REG_MGPC_LEN 0x18
9418
9419 MLXSW_REG_DEFINE(mgpc, MLXSW_REG_MGPC_ID, MLXSW_REG_MGPC_LEN);
9420
9421 /* reg_mgpc_counter_set_type
9422  * Counter set type.
9423  * Access: OP
9424  */
9425 MLXSW_ITEM32(reg, mgpc, counter_set_type, 0x00, 24, 8);
9426
9427 /* reg_mgpc_counter_index
9428  * Counter index.
9429  * Access: Index
9430  */
9431 MLXSW_ITEM32(reg, mgpc, counter_index, 0x00, 0, 24);
9432
9433 enum mlxsw_reg_mgpc_opcode {
9434         /* Nop */
9435         MLXSW_REG_MGPC_OPCODE_NOP = 0x00,
9436         /* Clear counters */
9437         MLXSW_REG_MGPC_OPCODE_CLEAR = 0x08,
9438 };
9439
9440 /* reg_mgpc_opcode
9441  * Opcode.
9442  * Access: OP
9443  */
9444 MLXSW_ITEM32(reg, mgpc, opcode, 0x04, 28, 4);
9445
9446 /* reg_mgpc_byte_counter
9447  * Byte counter value.
9448  * Access: RW
9449  */
9450 MLXSW_ITEM64(reg, mgpc, byte_counter, 0x08, 0, 64);
9451
9452 /* reg_mgpc_packet_counter
9453  * Packet counter value.
9454  * Access: RW
9455  */
9456 MLXSW_ITEM64(reg, mgpc, packet_counter, 0x10, 0, 64);
9457
9458 static inline void mlxsw_reg_mgpc_pack(char *payload, u32 counter_index,
9459                                        enum mlxsw_reg_mgpc_opcode opcode,
9460                                        enum mlxsw_reg_flow_counter_set_type set_type)
9461 {
9462         MLXSW_REG_ZERO(mgpc, payload);
9463         mlxsw_reg_mgpc_counter_index_set(payload, counter_index);
9464         mlxsw_reg_mgpc_counter_set_type_set(payload, set_type);
9465         mlxsw_reg_mgpc_opcode_set(payload, opcode);
9466 }
9467
9468 /* MPRS - Monitoring Parsing State Register
9469  * ----------------------------------------
9470  * The MPRS register is used for setting up the parsing for hash,
9471  * policy-engine and routing.
9472  */
9473 #define MLXSW_REG_MPRS_ID 0x9083
9474 #define MLXSW_REG_MPRS_LEN 0x14
9475
9476 MLXSW_REG_DEFINE(mprs, MLXSW_REG_MPRS_ID, MLXSW_REG_MPRS_LEN);
9477
9478 /* reg_mprs_parsing_depth
9479  * Minimum parsing depth.
9480  * Need to enlarge parsing depth according to L3, MPLS, tunnels, ACL
9481  * rules, traps, hash, etc. Default is 96 bytes. Reserved when SwitchX-2.
9482  * Access: RW
9483  */
9484 MLXSW_ITEM32(reg, mprs, parsing_depth, 0x00, 0, 16);
9485
9486 /* reg_mprs_parsing_en
9487  * Parsing enable.
9488  * Bit 0 - Enable parsing of NVE of types VxLAN, VxLAN-GPE, GENEVE and
9489  * NVGRE. Default is enabled. Reserved when SwitchX-2.
9490  * Access: RW
9491  */
9492 MLXSW_ITEM32(reg, mprs, parsing_en, 0x04, 0, 16);
9493
9494 /* reg_mprs_vxlan_udp_dport
9495  * VxLAN UDP destination port.
9496  * Used for identifying VxLAN packets and for dport field in
9497  * encapsulation. Default is 4789.
9498  * Access: RW
9499  */
9500 MLXSW_ITEM32(reg, mprs, vxlan_udp_dport, 0x10, 0, 16);
9501
9502 static inline void mlxsw_reg_mprs_pack(char *payload, u16 parsing_depth,
9503                                        u16 vxlan_udp_dport)
9504 {
9505         MLXSW_REG_ZERO(mprs, payload);
9506         mlxsw_reg_mprs_parsing_depth_set(payload, parsing_depth);
9507         mlxsw_reg_mprs_parsing_en_set(payload, true);
9508         mlxsw_reg_mprs_vxlan_udp_dport_set(payload, vxlan_udp_dport);
9509 }
9510
9511 /* MOGCR - Monitoring Global Configuration Register
9512  * ------------------------------------------------
9513  */
9514 #define MLXSW_REG_MOGCR_ID 0x9086
9515 #define MLXSW_REG_MOGCR_LEN 0x20
9516
9517 MLXSW_REG_DEFINE(mogcr, MLXSW_REG_MOGCR_ID, MLXSW_REG_MOGCR_LEN);
9518
9519 /* reg_mogcr_ptp_iftc
9520  * PTP Ingress FIFO Trap Clear
9521  * The PTP_ING_FIFO trap provides MTPPTR with clr according
9522  * to this value. Default 0.
9523  * Reserved when IB switches and when SwitchX/-2, Spectrum-2
9524  * Access: RW
9525  */
9526 MLXSW_ITEM32(reg, mogcr, ptp_iftc, 0x00, 1, 1);
9527
9528 /* reg_mogcr_ptp_eftc
9529  * PTP Egress FIFO Trap Clear
9530  * The PTP_EGR_FIFO trap provides MTPPTR with clr according
9531  * to this value. Default 0.
9532  * Reserved when IB switches and when SwitchX/-2, Spectrum-2
9533  * Access: RW
9534  */
9535 MLXSW_ITEM32(reg, mogcr, ptp_eftc, 0x00, 0, 1);
9536
9537 /* reg_mogcr_mirroring_pid_base
9538  * Base policer id for mirroring policers.
9539  * Must have an even value (e.g. 1000, not 1001).
9540  * Reserved when SwitchX/-2, Switch-IB/2, Spectrum-1 and Quantum.
9541  * Access: RW
9542  */
9543 MLXSW_ITEM32(reg, mogcr, mirroring_pid_base, 0x0C, 0, 14);
9544
9545 /* MPAGR - Monitoring Port Analyzer Global Register
9546  * ------------------------------------------------
9547  * This register is used for global port analyzer configurations.
9548  * Note: This register is not supported by current FW versions for Spectrum-1.
9549  */
9550 #define MLXSW_REG_MPAGR_ID 0x9089
9551 #define MLXSW_REG_MPAGR_LEN 0x0C
9552
9553 MLXSW_REG_DEFINE(mpagr, MLXSW_REG_MPAGR_ID, MLXSW_REG_MPAGR_LEN);
9554
9555 enum mlxsw_reg_mpagr_trigger {
9556         MLXSW_REG_MPAGR_TRIGGER_EGRESS,
9557         MLXSW_REG_MPAGR_TRIGGER_INGRESS,
9558         MLXSW_REG_MPAGR_TRIGGER_INGRESS_WRED,
9559         MLXSW_REG_MPAGR_TRIGGER_INGRESS_SHARED_BUFFER,
9560         MLXSW_REG_MPAGR_TRIGGER_INGRESS_ING_CONG,
9561         MLXSW_REG_MPAGR_TRIGGER_INGRESS_EGR_CONG,
9562         MLXSW_REG_MPAGR_TRIGGER_EGRESS_ECN,
9563         MLXSW_REG_MPAGR_TRIGGER_EGRESS_HIGH_LATENCY,
9564 };
9565
9566 /* reg_mpagr_trigger
9567  * Mirror trigger.
9568  * Access: Index
9569  */
9570 MLXSW_ITEM32(reg, mpagr, trigger, 0x00, 0, 4);
9571
9572 /* reg_mpagr_pa_id
9573  * Port analyzer ID.
9574  * Access: RW
9575  */
9576 MLXSW_ITEM32(reg, mpagr, pa_id, 0x04, 0, 4);
9577
9578 /* reg_mpagr_probability_rate
9579  * Sampling rate.
9580  * Valid values are: 1 to 3.5*10^9
9581  * Value of 1 means "sample all". Default is 1.
9582  * Access: RW
9583  */
9584 MLXSW_ITEM32(reg, mpagr, probability_rate, 0x08, 0, 32);
9585
9586 static inline void mlxsw_reg_mpagr_pack(char *payload,
9587                                         enum mlxsw_reg_mpagr_trigger trigger,
9588                                         u8 pa_id, u32 probability_rate)
9589 {
9590         MLXSW_REG_ZERO(mpagr, payload);
9591         mlxsw_reg_mpagr_trigger_set(payload, trigger);
9592         mlxsw_reg_mpagr_pa_id_set(payload, pa_id);
9593         mlxsw_reg_mpagr_probability_rate_set(payload, probability_rate);
9594 }
9595
9596 /* MOMTE - Monitoring Mirror Trigger Enable Register
9597  * -------------------------------------------------
9598  * This register is used to configure the mirror enable for different mirror
9599  * reasons.
9600  */
9601 #define MLXSW_REG_MOMTE_ID 0x908D
9602 #define MLXSW_REG_MOMTE_LEN 0x10
9603
9604 MLXSW_REG_DEFINE(momte, MLXSW_REG_MOMTE_ID, MLXSW_REG_MOMTE_LEN);
9605
9606 /* reg_momte_local_port
9607  * Local port number.
9608  * Access: Index
9609  */
9610 MLXSW_ITEM32(reg, momte, local_port, 0x00, 16, 8);
9611
9612 enum mlxsw_reg_momte_type {
9613         MLXSW_REG_MOMTE_TYPE_WRED = 0x20,
9614         MLXSW_REG_MOMTE_TYPE_SHARED_BUFFER_TCLASS = 0x31,
9615         MLXSW_REG_MOMTE_TYPE_SHARED_BUFFER_TCLASS_DESCRIPTORS = 0x32,
9616         MLXSW_REG_MOMTE_TYPE_SHARED_BUFFER_EGRESS_PORT = 0x33,
9617         MLXSW_REG_MOMTE_TYPE_ING_CONG = 0x40,
9618         MLXSW_REG_MOMTE_TYPE_EGR_CONG = 0x50,
9619         MLXSW_REG_MOMTE_TYPE_ECN = 0x60,
9620         MLXSW_REG_MOMTE_TYPE_HIGH_LATENCY = 0x70,
9621 };
9622
9623 /* reg_momte_type
9624  * Type of mirroring.
9625  * Access: Index
9626  */
9627 MLXSW_ITEM32(reg, momte, type, 0x04, 0, 8);
9628
9629 /* reg_momte_tclass_en
9630  * TClass/PG mirror enable. Each bit represents corresponding tclass.
9631  * 0: disable (default)
9632  * 1: enable
9633  * Access: RW
9634  */
9635 MLXSW_ITEM_BIT_ARRAY(reg, momte, tclass_en, 0x08, 0x08, 1);
9636
9637 static inline void mlxsw_reg_momte_pack(char *payload, u8 local_port,
9638                                         enum mlxsw_reg_momte_type type)
9639 {
9640         MLXSW_REG_ZERO(momte, payload);
9641         mlxsw_reg_momte_local_port_set(payload, local_port);
9642         mlxsw_reg_momte_type_set(payload, type);
9643 }
9644
9645 /* MTPPPC - Time Precision Packet Port Configuration
9646  * -------------------------------------------------
9647  * This register serves for configuration of which PTP messages should be
9648  * timestamped. This is a global configuration, despite the register name.
9649  *
9650  * Reserved when Spectrum-2.
9651  */
9652 #define MLXSW_REG_MTPPPC_ID 0x9090
9653 #define MLXSW_REG_MTPPPC_LEN 0x28
9654
9655 MLXSW_REG_DEFINE(mtpppc, MLXSW_REG_MTPPPC_ID, MLXSW_REG_MTPPPC_LEN);
9656
9657 /* reg_mtpppc_ing_timestamp_message_type
9658  * Bitwise vector of PTP message types to timestamp at ingress.
9659  * MessageType field as defined by IEEE 1588
9660  * Each bit corresponds to a value (e.g. Bit0: Sync, Bit1: Delay_Req)
9661  * Default all 0
9662  * Access: RW
9663  */
9664 MLXSW_ITEM32(reg, mtpppc, ing_timestamp_message_type, 0x08, 0, 16);
9665
9666 /* reg_mtpppc_egr_timestamp_message_type
9667  * Bitwise vector of PTP message types to timestamp at egress.
9668  * MessageType field as defined by IEEE 1588
9669  * Each bit corresponds to a value (e.g. Bit0: Sync, Bit1: Delay_Req)
9670  * Default all 0
9671  * Access: RW
9672  */
9673 MLXSW_ITEM32(reg, mtpppc, egr_timestamp_message_type, 0x0C, 0, 16);
9674
9675 static inline void mlxsw_reg_mtpppc_pack(char *payload, u16 ing, u16 egr)
9676 {
9677         MLXSW_REG_ZERO(mtpppc, payload);
9678         mlxsw_reg_mtpppc_ing_timestamp_message_type_set(payload, ing);
9679         mlxsw_reg_mtpppc_egr_timestamp_message_type_set(payload, egr);
9680 }
9681
9682 /* MTPPTR - Time Precision Packet Timestamping Reading
9683  * ---------------------------------------------------
9684  * The MTPPTR is used for reading the per port PTP timestamp FIFO.
9685  * There is a trap for packets which are latched to the timestamp FIFO, thus the
9686  * SW knows which FIFO to read. Note that packets enter the FIFO before been
9687  * trapped. The sequence number is used to synchronize the timestamp FIFO
9688  * entries and the trapped packets.
9689  * Reserved when Spectrum-2.
9690  */
9691
9692 #define MLXSW_REG_MTPPTR_ID 0x9091
9693 #define MLXSW_REG_MTPPTR_BASE_LEN 0x10 /* base length, without records */
9694 #define MLXSW_REG_MTPPTR_REC_LEN 0x10 /* record length */
9695 #define MLXSW_REG_MTPPTR_REC_MAX_COUNT 4
9696 #define MLXSW_REG_MTPPTR_LEN (MLXSW_REG_MTPPTR_BASE_LEN +               \
9697                     MLXSW_REG_MTPPTR_REC_LEN * MLXSW_REG_MTPPTR_REC_MAX_COUNT)
9698
9699 MLXSW_REG_DEFINE(mtpptr, MLXSW_REG_MTPPTR_ID, MLXSW_REG_MTPPTR_LEN);
9700
9701 /* reg_mtpptr_local_port
9702  * Not supported for CPU port.
9703  * Access: Index
9704  */
9705 MLXSW_ITEM32(reg, mtpptr, local_port, 0x00, 16, 8);
9706
9707 enum mlxsw_reg_mtpptr_dir {
9708         MLXSW_REG_MTPPTR_DIR_INGRESS,
9709         MLXSW_REG_MTPPTR_DIR_EGRESS,
9710 };
9711
9712 /* reg_mtpptr_dir
9713  * Direction.
9714  * Access: Index
9715  */
9716 MLXSW_ITEM32(reg, mtpptr, dir, 0x00, 0, 1);
9717
9718 /* reg_mtpptr_clr
9719  * Clear the records.
9720  * Access: OP
9721  */
9722 MLXSW_ITEM32(reg, mtpptr, clr, 0x04, 31, 1);
9723
9724 /* reg_mtpptr_num_rec
9725  * Number of valid records in the response
9726  * Range 0.. cap_ptp_timestamp_fifo
9727  * Access: RO
9728  */
9729 MLXSW_ITEM32(reg, mtpptr, num_rec, 0x08, 0, 4);
9730
9731 /* reg_mtpptr_rec_message_type
9732  * MessageType field as defined by IEEE 1588 Each bit corresponds to a value
9733  * (e.g. Bit0: Sync, Bit1: Delay_Req)
9734  * Access: RO
9735  */
9736 MLXSW_ITEM32_INDEXED(reg, mtpptr, rec_message_type,
9737                      MLXSW_REG_MTPPTR_BASE_LEN, 8, 4,
9738                      MLXSW_REG_MTPPTR_REC_LEN, 0, false);
9739
9740 /* reg_mtpptr_rec_domain_number
9741  * DomainNumber field as defined by IEEE 1588
9742  * Access: RO
9743  */
9744 MLXSW_ITEM32_INDEXED(reg, mtpptr, rec_domain_number,
9745                      MLXSW_REG_MTPPTR_BASE_LEN, 0, 8,
9746                      MLXSW_REG_MTPPTR_REC_LEN, 0, false);
9747
9748 /* reg_mtpptr_rec_sequence_id
9749  * SequenceId field as defined by IEEE 1588
9750  * Access: RO
9751  */
9752 MLXSW_ITEM32_INDEXED(reg, mtpptr, rec_sequence_id,
9753                      MLXSW_REG_MTPPTR_BASE_LEN, 0, 16,
9754                      MLXSW_REG_MTPPTR_REC_LEN, 0x4, false);
9755
9756 /* reg_mtpptr_rec_timestamp_high
9757  * Timestamp of when the PTP packet has passed through the port Units of PLL
9758  * clock time.
9759  * For Spectrum-1 the PLL clock is 156.25Mhz and PLL clock time is 6.4nSec.
9760  * Access: RO
9761  */
9762 MLXSW_ITEM32_INDEXED(reg, mtpptr, rec_timestamp_high,
9763                      MLXSW_REG_MTPPTR_BASE_LEN, 0, 32,
9764                      MLXSW_REG_MTPPTR_REC_LEN, 0x8, false);
9765
9766 /* reg_mtpptr_rec_timestamp_low
9767  * See rec_timestamp_high.
9768  * Access: RO
9769  */
9770 MLXSW_ITEM32_INDEXED(reg, mtpptr, rec_timestamp_low,
9771                      MLXSW_REG_MTPPTR_BASE_LEN, 0, 32,
9772                      MLXSW_REG_MTPPTR_REC_LEN, 0xC, false);
9773
9774 static inline void mlxsw_reg_mtpptr_unpack(const char *payload,
9775                                            unsigned int rec,
9776                                            u8 *p_message_type,
9777                                            u8 *p_domain_number,
9778                                            u16 *p_sequence_id,
9779                                            u64 *p_timestamp)
9780 {
9781         u32 timestamp_high, timestamp_low;
9782
9783         *p_message_type = mlxsw_reg_mtpptr_rec_message_type_get(payload, rec);
9784         *p_domain_number = mlxsw_reg_mtpptr_rec_domain_number_get(payload, rec);
9785         *p_sequence_id = mlxsw_reg_mtpptr_rec_sequence_id_get(payload, rec);
9786         timestamp_high = mlxsw_reg_mtpptr_rec_timestamp_high_get(payload, rec);
9787         timestamp_low = mlxsw_reg_mtpptr_rec_timestamp_low_get(payload, rec);
9788         *p_timestamp = (u64)timestamp_high << 32 | timestamp_low;
9789 }
9790
9791 /* MTPTPT - Monitoring Precision Time Protocol Trap Register
9792  * ---------------------------------------------------------
9793  * This register is used for configuring under which trap to deliver PTP
9794  * packets depending on type of the packet.
9795  */
9796 #define MLXSW_REG_MTPTPT_ID 0x9092
9797 #define MLXSW_REG_MTPTPT_LEN 0x08
9798
9799 MLXSW_REG_DEFINE(mtptpt, MLXSW_REG_MTPTPT_ID, MLXSW_REG_MTPTPT_LEN);
9800
9801 enum mlxsw_reg_mtptpt_trap_id {
9802         MLXSW_REG_MTPTPT_TRAP_ID_PTP0,
9803         MLXSW_REG_MTPTPT_TRAP_ID_PTP1,
9804 };
9805
9806 /* reg_mtptpt_trap_id
9807  * Trap id.
9808  * Access: Index
9809  */
9810 MLXSW_ITEM32(reg, mtptpt, trap_id, 0x00, 0, 4);
9811
9812 /* reg_mtptpt_message_type
9813  * Bitwise vector of PTP message types to trap. This is a necessary but
9814  * non-sufficient condition since need to enable also per port. See MTPPPC.
9815  * Message types are defined by IEEE 1588 Each bit corresponds to a value (e.g.
9816  * Bit0: Sync, Bit1: Delay_Req)
9817  */
9818 MLXSW_ITEM32(reg, mtptpt, message_type, 0x04, 0, 16);
9819
9820 static inline void mlxsw_reg_mtptptp_pack(char *payload,
9821                                           enum mlxsw_reg_mtptpt_trap_id trap_id,
9822                                           u16 message_type)
9823 {
9824         MLXSW_REG_ZERO(mtptpt, payload);
9825         mlxsw_reg_mtptpt_trap_id_set(payload, trap_id);
9826         mlxsw_reg_mtptpt_message_type_set(payload, message_type);
9827 }
9828
9829 /* MGPIR - Management General Peripheral Information Register
9830  * ----------------------------------------------------------
9831  * MGPIR register allows software to query the hardware and
9832  * firmware general information of peripheral entities.
9833  */
9834 #define MLXSW_REG_MGPIR_ID 0x9100
9835 #define MLXSW_REG_MGPIR_LEN 0xA0
9836
9837 MLXSW_REG_DEFINE(mgpir, MLXSW_REG_MGPIR_ID, MLXSW_REG_MGPIR_LEN);
9838
9839 enum mlxsw_reg_mgpir_device_type {
9840         MLXSW_REG_MGPIR_DEVICE_TYPE_NONE,
9841         MLXSW_REG_MGPIR_DEVICE_TYPE_GEARBOX_DIE,
9842 };
9843
9844 /* device_type
9845  * Access: RO
9846  */
9847 MLXSW_ITEM32(reg, mgpir, device_type, 0x00, 24, 4);
9848
9849 /* devices_per_flash
9850  * Number of devices of device_type per flash (can be shared by few devices).
9851  * Access: RO
9852  */
9853 MLXSW_ITEM32(reg, mgpir, devices_per_flash, 0x00, 16, 8);
9854
9855 /* num_of_devices
9856  * Number of devices of device_type.
9857  * Access: RO
9858  */
9859 MLXSW_ITEM32(reg, mgpir, num_of_devices, 0x00, 0, 8);
9860
9861 /* num_of_modules
9862  * Number of modules.
9863  * Access: RO
9864  */
9865 MLXSW_ITEM32(reg, mgpir, num_of_modules, 0x04, 0, 8);
9866
9867 static inline void mlxsw_reg_mgpir_pack(char *payload)
9868 {
9869         MLXSW_REG_ZERO(mgpir, payload);
9870 }
9871
9872 static inline void
9873 mlxsw_reg_mgpir_unpack(char *payload, u8 *num_of_devices,
9874                        enum mlxsw_reg_mgpir_device_type *device_type,
9875                        u8 *devices_per_flash, u8 *num_of_modules)
9876 {
9877         if (num_of_devices)
9878                 *num_of_devices = mlxsw_reg_mgpir_num_of_devices_get(payload);
9879         if (device_type)
9880                 *device_type = mlxsw_reg_mgpir_device_type_get(payload);
9881         if (devices_per_flash)
9882                 *devices_per_flash =
9883                                 mlxsw_reg_mgpir_devices_per_flash_get(payload);
9884         if (num_of_modules)
9885                 *num_of_modules = mlxsw_reg_mgpir_num_of_modules_get(payload);
9886 }
9887
9888 /* TNGCR - Tunneling NVE General Configuration Register
9889  * ----------------------------------------------------
9890  * The TNGCR register is used for setting up the NVE Tunneling configuration.
9891  */
9892 #define MLXSW_REG_TNGCR_ID 0xA001
9893 #define MLXSW_REG_TNGCR_LEN 0x44
9894
9895 MLXSW_REG_DEFINE(tngcr, MLXSW_REG_TNGCR_ID, MLXSW_REG_TNGCR_LEN);
9896
9897 enum mlxsw_reg_tngcr_type {
9898         MLXSW_REG_TNGCR_TYPE_VXLAN,
9899         MLXSW_REG_TNGCR_TYPE_VXLAN_GPE,
9900         MLXSW_REG_TNGCR_TYPE_GENEVE,
9901         MLXSW_REG_TNGCR_TYPE_NVGRE,
9902 };
9903
9904 /* reg_tngcr_type
9905  * Tunnel type for encapsulation and decapsulation. The types are mutually
9906  * exclusive.
9907  * Note: For Spectrum the NVE parsing must be enabled in MPRS.
9908  * Access: RW
9909  */
9910 MLXSW_ITEM32(reg, tngcr, type, 0x00, 0, 4);
9911
9912 /* reg_tngcr_nve_valid
9913  * The VTEP is valid. Allows adding FDB entries for tunnel encapsulation.
9914  * Access: RW
9915  */
9916 MLXSW_ITEM32(reg, tngcr, nve_valid, 0x04, 31, 1);
9917
9918 /* reg_tngcr_nve_ttl_uc
9919  * The TTL for NVE tunnel encapsulation underlay unicast packets.
9920  * Access: RW
9921  */
9922 MLXSW_ITEM32(reg, tngcr, nve_ttl_uc, 0x04, 0, 8);
9923
9924 /* reg_tngcr_nve_ttl_mc
9925  * The TTL for NVE tunnel encapsulation underlay multicast packets.
9926  * Access: RW
9927  */
9928 MLXSW_ITEM32(reg, tngcr, nve_ttl_mc, 0x08, 0, 8);
9929
9930 enum {
9931         /* Do not copy flow label. Calculate flow label using nve_flh. */
9932         MLXSW_REG_TNGCR_FL_NO_COPY,
9933         /* Copy flow label from inner packet if packet is IPv6 and
9934          * encapsulation is by IPv6. Otherwise, calculate flow label using
9935          * nve_flh.
9936          */
9937         MLXSW_REG_TNGCR_FL_COPY,
9938 };
9939
9940 /* reg_tngcr_nve_flc
9941  * For NVE tunnel encapsulation: Flow label copy from inner packet.
9942  * Access: RW
9943  */
9944 MLXSW_ITEM32(reg, tngcr, nve_flc, 0x0C, 25, 1);
9945
9946 enum {
9947         /* Flow label is static. In Spectrum this means '0'. Spectrum-2
9948          * uses {nve_fl_prefix, nve_fl_suffix}.
9949          */
9950         MLXSW_REG_TNGCR_FL_NO_HASH,
9951         /* 8 LSBs of the flow label are calculated from ECMP hash of the
9952          * inner packet. 12 MSBs are configured by nve_fl_prefix.
9953          */
9954         MLXSW_REG_TNGCR_FL_HASH,
9955 };
9956
9957 /* reg_tngcr_nve_flh
9958  * NVE flow label hash.
9959  * Access: RW
9960  */
9961 MLXSW_ITEM32(reg, tngcr, nve_flh, 0x0C, 24, 1);
9962
9963 /* reg_tngcr_nve_fl_prefix
9964  * NVE flow label prefix. Constant 12 MSBs of the flow label.
9965  * Access: RW
9966  */
9967 MLXSW_ITEM32(reg, tngcr, nve_fl_prefix, 0x0C, 8, 12);
9968
9969 /* reg_tngcr_nve_fl_suffix
9970  * NVE flow label suffix. Constant 8 LSBs of the flow label.
9971  * Reserved when nve_flh=1 and for Spectrum.
9972  * Access: RW
9973  */
9974 MLXSW_ITEM32(reg, tngcr, nve_fl_suffix, 0x0C, 0, 8);
9975
9976 enum {
9977         /* Source UDP port is fixed (default '0') */
9978         MLXSW_REG_TNGCR_UDP_SPORT_NO_HASH,
9979         /* Source UDP port is calculated based on hash */
9980         MLXSW_REG_TNGCR_UDP_SPORT_HASH,
9981 };
9982
9983 /* reg_tngcr_nve_udp_sport_type
9984  * NVE UDP source port type.
9985  * Spectrum uses LAG hash (SLCRv2). Spectrum-2 uses ECMP hash (RECRv2).
9986  * When the source UDP port is calculated based on hash, then the 8 LSBs
9987  * are calculated from hash the 8 MSBs are configured by
9988  * nve_udp_sport_prefix.
9989  * Access: RW
9990  */
9991 MLXSW_ITEM32(reg, tngcr, nve_udp_sport_type, 0x10, 24, 1);
9992
9993 /* reg_tngcr_nve_udp_sport_prefix
9994  * NVE UDP source port prefix. Constant 8 MSBs of the UDP source port.
9995  * Reserved when NVE type is NVGRE.
9996  * Access: RW
9997  */
9998 MLXSW_ITEM32(reg, tngcr, nve_udp_sport_prefix, 0x10, 8, 8);
9999
10000 /* reg_tngcr_nve_group_size_mc
10001  * The amount of sequential linked lists of MC entries. The first linked
10002  * list is configured by SFD.underlay_mc_ptr.
10003  * Valid values: 1, 2, 4, 8, 16, 32, 64
10004  * The linked list are configured by TNUMT.
10005  * The hash is set by LAG hash.
10006  * Access: RW
10007  */
10008 MLXSW_ITEM32(reg, tngcr, nve_group_size_mc, 0x18, 0, 8);
10009
10010 /* reg_tngcr_nve_group_size_flood
10011  * The amount of sequential linked lists of flooding entries. The first
10012  * linked list is configured by SFMR.nve_tunnel_flood_ptr
10013  * Valid values: 1, 2, 4, 8, 16, 32, 64
10014  * The linked list are configured by TNUMT.
10015  * The hash is set by LAG hash.
10016  * Access: RW
10017  */
10018 MLXSW_ITEM32(reg, tngcr, nve_group_size_flood, 0x1C, 0, 8);
10019
10020 /* reg_tngcr_learn_enable
10021  * During decapsulation, whether to learn from NVE port.
10022  * Reserved when Spectrum-2. See TNPC.
10023  * Access: RW
10024  */
10025 MLXSW_ITEM32(reg, tngcr, learn_enable, 0x20, 31, 1);
10026
10027 /* reg_tngcr_underlay_virtual_router
10028  * Underlay virtual router.
10029  * Reserved when Spectrum-2.
10030  * Access: RW
10031  */
10032 MLXSW_ITEM32(reg, tngcr, underlay_virtual_router, 0x20, 0, 16);
10033
10034 /* reg_tngcr_underlay_rif
10035  * Underlay ingress router interface. RIF type should be loopback generic.
10036  * Reserved when Spectrum.
10037  * Access: RW
10038  */
10039 MLXSW_ITEM32(reg, tngcr, underlay_rif, 0x24, 0, 16);
10040
10041 /* reg_tngcr_usipv4
10042  * Underlay source IPv4 address of the NVE.
10043  * Access: RW
10044  */
10045 MLXSW_ITEM32(reg, tngcr, usipv4, 0x28, 0, 32);
10046
10047 /* reg_tngcr_usipv6
10048  * Underlay source IPv6 address of the NVE. For Spectrum, must not be
10049  * modified under traffic of NVE tunneling encapsulation.
10050  * Access: RW
10051  */
10052 MLXSW_ITEM_BUF(reg, tngcr, usipv6, 0x30, 16);
10053
10054 static inline void mlxsw_reg_tngcr_pack(char *payload,
10055                                         enum mlxsw_reg_tngcr_type type,
10056                                         bool valid, u8 ttl)
10057 {
10058         MLXSW_REG_ZERO(tngcr, payload);
10059         mlxsw_reg_tngcr_type_set(payload, type);
10060         mlxsw_reg_tngcr_nve_valid_set(payload, valid);
10061         mlxsw_reg_tngcr_nve_ttl_uc_set(payload, ttl);
10062         mlxsw_reg_tngcr_nve_ttl_mc_set(payload, ttl);
10063         mlxsw_reg_tngcr_nve_flc_set(payload, MLXSW_REG_TNGCR_FL_NO_COPY);
10064         mlxsw_reg_tngcr_nve_flh_set(payload, 0);
10065         mlxsw_reg_tngcr_nve_udp_sport_type_set(payload,
10066                                                MLXSW_REG_TNGCR_UDP_SPORT_HASH);
10067         mlxsw_reg_tngcr_nve_udp_sport_prefix_set(payload, 0);
10068         mlxsw_reg_tngcr_nve_group_size_mc_set(payload, 1);
10069         mlxsw_reg_tngcr_nve_group_size_flood_set(payload, 1);
10070 }
10071
10072 /* TNUMT - Tunneling NVE Underlay Multicast Table Register
10073  * -------------------------------------------------------
10074  * The TNUMT register is for building the underlay MC table. It is used
10075  * for MC, flooding and BC traffic into the NVE tunnel.
10076  */
10077 #define MLXSW_REG_TNUMT_ID 0xA003
10078 #define MLXSW_REG_TNUMT_LEN 0x20
10079
10080 MLXSW_REG_DEFINE(tnumt, MLXSW_REG_TNUMT_ID, MLXSW_REG_TNUMT_LEN);
10081
10082 enum mlxsw_reg_tnumt_record_type {
10083         MLXSW_REG_TNUMT_RECORD_TYPE_IPV4,
10084         MLXSW_REG_TNUMT_RECORD_TYPE_IPV6,
10085         MLXSW_REG_TNUMT_RECORD_TYPE_LABEL,
10086 };
10087
10088 /* reg_tnumt_record_type
10089  * Record type.
10090  * Access: RW
10091  */
10092 MLXSW_ITEM32(reg, tnumt, record_type, 0x00, 28, 4);
10093
10094 enum mlxsw_reg_tnumt_tunnel_port {
10095         MLXSW_REG_TNUMT_TUNNEL_PORT_NVE,
10096         MLXSW_REG_TNUMT_TUNNEL_PORT_VPLS,
10097         MLXSW_REG_TNUMT_TUNNEL_FLEX_TUNNEL0,
10098         MLXSW_REG_TNUMT_TUNNEL_FLEX_TUNNEL1,
10099 };
10100
10101 /* reg_tnumt_tunnel_port
10102  * Tunnel port.
10103  * Access: RW
10104  */
10105 MLXSW_ITEM32(reg, tnumt, tunnel_port, 0x00, 24, 4);
10106
10107 /* reg_tnumt_underlay_mc_ptr
10108  * Index to the underlay multicast table.
10109  * For Spectrum the index is to the KVD linear.
10110  * Access: Index
10111  */
10112 MLXSW_ITEM32(reg, tnumt, underlay_mc_ptr, 0x00, 0, 24);
10113
10114 /* reg_tnumt_vnext
10115  * The next_underlay_mc_ptr is valid.
10116  * Access: RW
10117  */
10118 MLXSW_ITEM32(reg, tnumt, vnext, 0x04, 31, 1);
10119
10120 /* reg_tnumt_next_underlay_mc_ptr
10121  * The next index to the underlay multicast table.
10122  * Access: RW
10123  */
10124 MLXSW_ITEM32(reg, tnumt, next_underlay_mc_ptr, 0x04, 0, 24);
10125
10126 /* reg_tnumt_record_size
10127  * Number of IP addresses in the record.
10128  * Range is 1..cap_max_nve_mc_entries_ipv{4,6}
10129  * Access: RW
10130  */
10131 MLXSW_ITEM32(reg, tnumt, record_size, 0x08, 0, 3);
10132
10133 /* reg_tnumt_udip
10134  * The underlay IPv4 addresses. udip[i] is reserved if i >= size
10135  * Access: RW
10136  */
10137 MLXSW_ITEM32_INDEXED(reg, tnumt, udip, 0x0C, 0, 32, 0x04, 0x00, false);
10138
10139 /* reg_tnumt_udip_ptr
10140  * The pointer to the underlay IPv6 addresses. udip_ptr[i] is reserved if
10141  * i >= size. The IPv6 addresses are configured by RIPS.
10142  * Access: RW
10143  */
10144 MLXSW_ITEM32_INDEXED(reg, tnumt, udip_ptr, 0x0C, 0, 24, 0x04, 0x00, false);
10145
10146 static inline void mlxsw_reg_tnumt_pack(char *payload,
10147                                         enum mlxsw_reg_tnumt_record_type type,
10148                                         enum mlxsw_reg_tnumt_tunnel_port tport,
10149                                         u32 underlay_mc_ptr, bool vnext,
10150                                         u32 next_underlay_mc_ptr,
10151                                         u8 record_size)
10152 {
10153         MLXSW_REG_ZERO(tnumt, payload);
10154         mlxsw_reg_tnumt_record_type_set(payload, type);
10155         mlxsw_reg_tnumt_tunnel_port_set(payload, tport);
10156         mlxsw_reg_tnumt_underlay_mc_ptr_set(payload, underlay_mc_ptr);
10157         mlxsw_reg_tnumt_vnext_set(payload, vnext);
10158         mlxsw_reg_tnumt_next_underlay_mc_ptr_set(payload, next_underlay_mc_ptr);
10159         mlxsw_reg_tnumt_record_size_set(payload, record_size);
10160 }
10161
10162 /* TNQCR - Tunneling NVE QoS Configuration Register
10163  * ------------------------------------------------
10164  * The TNQCR register configures how QoS is set in encapsulation into the
10165  * underlay network.
10166  */
10167 #define MLXSW_REG_TNQCR_ID 0xA010
10168 #define MLXSW_REG_TNQCR_LEN 0x0C
10169
10170 MLXSW_REG_DEFINE(tnqcr, MLXSW_REG_TNQCR_ID, MLXSW_REG_TNQCR_LEN);
10171
10172 /* reg_tnqcr_enc_set_dscp
10173  * For encapsulation: How to set DSCP field:
10174  * 0 - Copy the DSCP from the overlay (inner) IP header to the underlay
10175  * (outer) IP header. If there is no IP header, use TNQDR.dscp
10176  * 1 - Set the DSCP field as TNQDR.dscp
10177  * Access: RW
10178  */
10179 MLXSW_ITEM32(reg, tnqcr, enc_set_dscp, 0x04, 28, 1);
10180
10181 static inline void mlxsw_reg_tnqcr_pack(char *payload)
10182 {
10183         MLXSW_REG_ZERO(tnqcr, payload);
10184         mlxsw_reg_tnqcr_enc_set_dscp_set(payload, 0);
10185 }
10186
10187 /* TNQDR - Tunneling NVE QoS Default Register
10188  * ------------------------------------------
10189  * The TNQDR register configures the default QoS settings for NVE
10190  * encapsulation.
10191  */
10192 #define MLXSW_REG_TNQDR_ID 0xA011
10193 #define MLXSW_REG_TNQDR_LEN 0x08
10194
10195 MLXSW_REG_DEFINE(tnqdr, MLXSW_REG_TNQDR_ID, MLXSW_REG_TNQDR_LEN);
10196
10197 /* reg_tnqdr_local_port
10198  * Local port number (receive port). CPU port is supported.
10199  * Access: Index
10200  */
10201 MLXSW_ITEM32(reg, tnqdr, local_port, 0x00, 16, 8);
10202
10203 /* reg_tnqdr_dscp
10204  * For encapsulation, the default DSCP.
10205  * Access: RW
10206  */
10207 MLXSW_ITEM32(reg, tnqdr, dscp, 0x04, 0, 6);
10208
10209 static inline void mlxsw_reg_tnqdr_pack(char *payload, u8 local_port)
10210 {
10211         MLXSW_REG_ZERO(tnqdr, payload);
10212         mlxsw_reg_tnqdr_local_port_set(payload, local_port);
10213         mlxsw_reg_tnqdr_dscp_set(payload, 0);
10214 }
10215
10216 /* TNEEM - Tunneling NVE Encapsulation ECN Mapping Register
10217  * --------------------------------------------------------
10218  * The TNEEM register maps ECN of the IP header at the ingress to the
10219  * encapsulation to the ECN of the underlay network.
10220  */
10221 #define MLXSW_REG_TNEEM_ID 0xA012
10222 #define MLXSW_REG_TNEEM_LEN 0x0C
10223
10224 MLXSW_REG_DEFINE(tneem, MLXSW_REG_TNEEM_ID, MLXSW_REG_TNEEM_LEN);
10225
10226 /* reg_tneem_overlay_ecn
10227  * ECN of the IP header in the overlay network.
10228  * Access: Index
10229  */
10230 MLXSW_ITEM32(reg, tneem, overlay_ecn, 0x04, 24, 2);
10231
10232 /* reg_tneem_underlay_ecn
10233  * ECN of the IP header in the underlay network.
10234  * Access: RW
10235  */
10236 MLXSW_ITEM32(reg, tneem, underlay_ecn, 0x04, 16, 2);
10237
10238 static inline void mlxsw_reg_tneem_pack(char *payload, u8 overlay_ecn,
10239                                         u8 underlay_ecn)
10240 {
10241         MLXSW_REG_ZERO(tneem, payload);
10242         mlxsw_reg_tneem_overlay_ecn_set(payload, overlay_ecn);
10243         mlxsw_reg_tneem_underlay_ecn_set(payload, underlay_ecn);
10244 }
10245
10246 /* TNDEM - Tunneling NVE Decapsulation ECN Mapping Register
10247  * --------------------------------------------------------
10248  * The TNDEM register configures the actions that are done in the
10249  * decapsulation.
10250  */
10251 #define MLXSW_REG_TNDEM_ID 0xA013
10252 #define MLXSW_REG_TNDEM_LEN 0x0C
10253
10254 MLXSW_REG_DEFINE(tndem, MLXSW_REG_TNDEM_ID, MLXSW_REG_TNDEM_LEN);
10255
10256 /* reg_tndem_underlay_ecn
10257  * ECN field of the IP header in the underlay network.
10258  * Access: Index
10259  */
10260 MLXSW_ITEM32(reg, tndem, underlay_ecn, 0x04, 24, 2);
10261
10262 /* reg_tndem_overlay_ecn
10263  * ECN field of the IP header in the overlay network.
10264  * Access: Index
10265  */
10266 MLXSW_ITEM32(reg, tndem, overlay_ecn, 0x04, 16, 2);
10267
10268 /* reg_tndem_eip_ecn
10269  * Egress IP ECN. ECN field of the IP header of the packet which goes out
10270  * from the decapsulation.
10271  * Access: RW
10272  */
10273 MLXSW_ITEM32(reg, tndem, eip_ecn, 0x04, 8, 2);
10274
10275 /* reg_tndem_trap_en
10276  * Trap enable:
10277  * 0 - No trap due to decap ECN
10278  * 1 - Trap enable with trap_id
10279  * Access: RW
10280  */
10281 MLXSW_ITEM32(reg, tndem, trap_en, 0x08, 28, 4);
10282
10283 /* reg_tndem_trap_id
10284  * Trap ID. Either DECAP_ECN0 or DECAP_ECN1.
10285  * Reserved when trap_en is '0'.
10286  * Access: RW
10287  */
10288 MLXSW_ITEM32(reg, tndem, trap_id, 0x08, 0, 9);
10289
10290 static inline void mlxsw_reg_tndem_pack(char *payload, u8 underlay_ecn,
10291                                         u8 overlay_ecn, u8 ecn, bool trap_en,
10292                                         u16 trap_id)
10293 {
10294         MLXSW_REG_ZERO(tndem, payload);
10295         mlxsw_reg_tndem_underlay_ecn_set(payload, underlay_ecn);
10296         mlxsw_reg_tndem_overlay_ecn_set(payload, overlay_ecn);
10297         mlxsw_reg_tndem_eip_ecn_set(payload, ecn);
10298         mlxsw_reg_tndem_trap_en_set(payload, trap_en);
10299         mlxsw_reg_tndem_trap_id_set(payload, trap_id);
10300 }
10301
10302 /* TNPC - Tunnel Port Configuration Register
10303  * -----------------------------------------
10304  * The TNPC register is used for tunnel port configuration.
10305  * Reserved when Spectrum.
10306  */
10307 #define MLXSW_REG_TNPC_ID 0xA020
10308 #define MLXSW_REG_TNPC_LEN 0x18
10309
10310 MLXSW_REG_DEFINE(tnpc, MLXSW_REG_TNPC_ID, MLXSW_REG_TNPC_LEN);
10311
10312 enum mlxsw_reg_tnpc_tunnel_port {
10313         MLXSW_REG_TNPC_TUNNEL_PORT_NVE,
10314         MLXSW_REG_TNPC_TUNNEL_PORT_VPLS,
10315         MLXSW_REG_TNPC_TUNNEL_FLEX_TUNNEL0,
10316         MLXSW_REG_TNPC_TUNNEL_FLEX_TUNNEL1,
10317 };
10318
10319 /* reg_tnpc_tunnel_port
10320  * Tunnel port.
10321  * Access: Index
10322  */
10323 MLXSW_ITEM32(reg, tnpc, tunnel_port, 0x00, 0, 4);
10324
10325 /* reg_tnpc_learn_enable_v6
10326  * During IPv6 underlay decapsulation, whether to learn from tunnel port.
10327  * Access: RW
10328  */
10329 MLXSW_ITEM32(reg, tnpc, learn_enable_v6, 0x04, 1, 1);
10330
10331 /* reg_tnpc_learn_enable_v4
10332  * During IPv4 underlay decapsulation, whether to learn from tunnel port.
10333  * Access: RW
10334  */
10335 MLXSW_ITEM32(reg, tnpc, learn_enable_v4, 0x04, 0, 1);
10336
10337 static inline void mlxsw_reg_tnpc_pack(char *payload,
10338                                        enum mlxsw_reg_tnpc_tunnel_port tport,
10339                                        bool learn_enable)
10340 {
10341         MLXSW_REG_ZERO(tnpc, payload);
10342         mlxsw_reg_tnpc_tunnel_port_set(payload, tport);
10343         mlxsw_reg_tnpc_learn_enable_v4_set(payload, learn_enable);
10344         mlxsw_reg_tnpc_learn_enable_v6_set(payload, learn_enable);
10345 }
10346
10347 /* TIGCR - Tunneling IPinIP General Configuration Register
10348  * -------------------------------------------------------
10349  * The TIGCR register is used for setting up the IPinIP Tunnel configuration.
10350  */
10351 #define MLXSW_REG_TIGCR_ID 0xA801
10352 #define MLXSW_REG_TIGCR_LEN 0x10
10353
10354 MLXSW_REG_DEFINE(tigcr, MLXSW_REG_TIGCR_ID, MLXSW_REG_TIGCR_LEN);
10355
10356 /* reg_tigcr_ipip_ttlc
10357  * For IPinIP Tunnel encapsulation: whether to copy the ttl from the packet
10358  * header.
10359  * Access: RW
10360  */
10361 MLXSW_ITEM32(reg, tigcr, ttlc, 0x04, 8, 1);
10362
10363 /* reg_tigcr_ipip_ttl_uc
10364  * The TTL for IPinIP Tunnel encapsulation of unicast packets if
10365  * reg_tigcr_ipip_ttlc is unset.
10366  * Access: RW
10367  */
10368 MLXSW_ITEM32(reg, tigcr, ttl_uc, 0x04, 0, 8);
10369
10370 static inline void mlxsw_reg_tigcr_pack(char *payload, bool ttlc, u8 ttl_uc)
10371 {
10372         MLXSW_REG_ZERO(tigcr, payload);
10373         mlxsw_reg_tigcr_ttlc_set(payload, ttlc);
10374         mlxsw_reg_tigcr_ttl_uc_set(payload, ttl_uc);
10375 }
10376
10377 /* TIEEM - Tunneling IPinIP Encapsulation ECN Mapping Register
10378  * -----------------------------------------------------------
10379  * The TIEEM register maps ECN of the IP header at the ingress to the
10380  * encapsulation to the ECN of the underlay network.
10381  */
10382 #define MLXSW_REG_TIEEM_ID 0xA812
10383 #define MLXSW_REG_TIEEM_LEN 0x0C
10384
10385 MLXSW_REG_DEFINE(tieem, MLXSW_REG_TIEEM_ID, MLXSW_REG_TIEEM_LEN);
10386
10387 /* reg_tieem_overlay_ecn
10388  * ECN of the IP header in the overlay network.
10389  * Access: Index
10390  */
10391 MLXSW_ITEM32(reg, tieem, overlay_ecn, 0x04, 24, 2);
10392
10393 /* reg_tineem_underlay_ecn
10394  * ECN of the IP header in the underlay network.
10395  * Access: RW
10396  */
10397 MLXSW_ITEM32(reg, tieem, underlay_ecn, 0x04, 16, 2);
10398
10399 static inline void mlxsw_reg_tieem_pack(char *payload, u8 overlay_ecn,
10400                                         u8 underlay_ecn)
10401 {
10402         MLXSW_REG_ZERO(tieem, payload);
10403         mlxsw_reg_tieem_overlay_ecn_set(payload, overlay_ecn);
10404         mlxsw_reg_tieem_underlay_ecn_set(payload, underlay_ecn);
10405 }
10406
10407 /* TIDEM - Tunneling IPinIP Decapsulation ECN Mapping Register
10408  * -----------------------------------------------------------
10409  * The TIDEM register configures the actions that are done in the
10410  * decapsulation.
10411  */
10412 #define MLXSW_REG_TIDEM_ID 0xA813
10413 #define MLXSW_REG_TIDEM_LEN 0x0C
10414
10415 MLXSW_REG_DEFINE(tidem, MLXSW_REG_TIDEM_ID, MLXSW_REG_TIDEM_LEN);
10416
10417 /* reg_tidem_underlay_ecn
10418  * ECN field of the IP header in the underlay network.
10419  * Access: Index
10420  */
10421 MLXSW_ITEM32(reg, tidem, underlay_ecn, 0x04, 24, 2);
10422
10423 /* reg_tidem_overlay_ecn
10424  * ECN field of the IP header in the overlay network.
10425  * Access: Index
10426  */
10427 MLXSW_ITEM32(reg, tidem, overlay_ecn, 0x04, 16, 2);
10428
10429 /* reg_tidem_eip_ecn
10430  * Egress IP ECN. ECN field of the IP header of the packet which goes out
10431  * from the decapsulation.
10432  * Access: RW
10433  */
10434 MLXSW_ITEM32(reg, tidem, eip_ecn, 0x04, 8, 2);
10435
10436 /* reg_tidem_trap_en
10437  * Trap enable:
10438  * 0 - No trap due to decap ECN
10439  * 1 - Trap enable with trap_id
10440  * Access: RW
10441  */
10442 MLXSW_ITEM32(reg, tidem, trap_en, 0x08, 28, 4);
10443
10444 /* reg_tidem_trap_id
10445  * Trap ID. Either DECAP_ECN0 or DECAP_ECN1.
10446  * Reserved when trap_en is '0'.
10447  * Access: RW
10448  */
10449 MLXSW_ITEM32(reg, tidem, trap_id, 0x08, 0, 9);
10450
10451 static inline void mlxsw_reg_tidem_pack(char *payload, u8 underlay_ecn,
10452                                         u8 overlay_ecn, u8 eip_ecn,
10453                                         bool trap_en, u16 trap_id)
10454 {
10455         MLXSW_REG_ZERO(tidem, payload);
10456         mlxsw_reg_tidem_underlay_ecn_set(payload, underlay_ecn);
10457         mlxsw_reg_tidem_overlay_ecn_set(payload, overlay_ecn);
10458         mlxsw_reg_tidem_eip_ecn_set(payload, eip_ecn);
10459         mlxsw_reg_tidem_trap_en_set(payload, trap_en);
10460         mlxsw_reg_tidem_trap_id_set(payload, trap_id);
10461 }
10462
10463 /* SBPR - Shared Buffer Pools Register
10464  * -----------------------------------
10465  * The SBPR configures and retrieves the shared buffer pools and configuration.
10466  */
10467 #define MLXSW_REG_SBPR_ID 0xB001
10468 #define MLXSW_REG_SBPR_LEN 0x14
10469
10470 MLXSW_REG_DEFINE(sbpr, MLXSW_REG_SBPR_ID, MLXSW_REG_SBPR_LEN);
10471
10472 /* shared direstion enum for SBPR, SBCM, SBPM */
10473 enum mlxsw_reg_sbxx_dir {
10474         MLXSW_REG_SBXX_DIR_INGRESS,
10475         MLXSW_REG_SBXX_DIR_EGRESS,
10476 };
10477
10478 /* reg_sbpr_dir
10479  * Direction.
10480  * Access: Index
10481  */
10482 MLXSW_ITEM32(reg, sbpr, dir, 0x00, 24, 2);
10483
10484 /* reg_sbpr_pool
10485  * Pool index.
10486  * Access: Index
10487  */
10488 MLXSW_ITEM32(reg, sbpr, pool, 0x00, 0, 4);
10489
10490 /* reg_sbpr_infi_size
10491  * Size is infinite.
10492  * Access: RW
10493  */
10494 MLXSW_ITEM32(reg, sbpr, infi_size, 0x04, 31, 1);
10495
10496 /* reg_sbpr_size
10497  * Pool size in buffer cells.
10498  * Reserved when infi_size = 1.
10499  * Access: RW
10500  */
10501 MLXSW_ITEM32(reg, sbpr, size, 0x04, 0, 24);
10502
10503 enum mlxsw_reg_sbpr_mode {
10504         MLXSW_REG_SBPR_MODE_STATIC,
10505         MLXSW_REG_SBPR_MODE_DYNAMIC,
10506 };
10507
10508 /* reg_sbpr_mode
10509  * Pool quota calculation mode.
10510  * Access: RW
10511  */
10512 MLXSW_ITEM32(reg, sbpr, mode, 0x08, 0, 4);
10513
10514 static inline void mlxsw_reg_sbpr_pack(char *payload, u8 pool,
10515                                        enum mlxsw_reg_sbxx_dir dir,
10516                                        enum mlxsw_reg_sbpr_mode mode, u32 size,
10517                                        bool infi_size)
10518 {
10519         MLXSW_REG_ZERO(sbpr, payload);
10520         mlxsw_reg_sbpr_pool_set(payload, pool);
10521         mlxsw_reg_sbpr_dir_set(payload, dir);
10522         mlxsw_reg_sbpr_mode_set(payload, mode);
10523         mlxsw_reg_sbpr_size_set(payload, size);
10524         mlxsw_reg_sbpr_infi_size_set(payload, infi_size);
10525 }
10526
10527 /* SBCM - Shared Buffer Class Management Register
10528  * ----------------------------------------------
10529  * The SBCM register configures and retrieves the shared buffer allocation
10530  * and configuration according to Port-PG, including the binding to pool
10531  * and definition of the associated quota.
10532  */
10533 #define MLXSW_REG_SBCM_ID 0xB002
10534 #define MLXSW_REG_SBCM_LEN 0x28
10535
10536 MLXSW_REG_DEFINE(sbcm, MLXSW_REG_SBCM_ID, MLXSW_REG_SBCM_LEN);
10537
10538 /* reg_sbcm_local_port
10539  * Local port number.
10540  * For Ingress: excludes CPU port and Router port
10541  * For Egress: excludes IP Router
10542  * Access: Index
10543  */
10544 MLXSW_ITEM32(reg, sbcm, local_port, 0x00, 16, 8);
10545
10546 /* reg_sbcm_pg_buff
10547  * PG buffer - Port PG (dir=ingress) / traffic class (dir=egress)
10548  * For PG buffer: range is 0..cap_max_pg_buffers - 1
10549  * For traffic class: range is 0..cap_max_tclass - 1
10550  * Note that when traffic class is in MC aware mode then the traffic
10551  * classes which are MC aware cannot be configured.
10552  * Access: Index
10553  */
10554 MLXSW_ITEM32(reg, sbcm, pg_buff, 0x00, 8, 6);
10555
10556 /* reg_sbcm_dir
10557  * Direction.
10558  * Access: Index
10559  */
10560 MLXSW_ITEM32(reg, sbcm, dir, 0x00, 0, 2);
10561
10562 /* reg_sbcm_min_buff
10563  * Minimum buffer size for the limiter, in cells.
10564  * Access: RW
10565  */
10566 MLXSW_ITEM32(reg, sbcm, min_buff, 0x18, 0, 24);
10567
10568 /* shared max_buff limits for dynamic threshold for SBCM, SBPM */
10569 #define MLXSW_REG_SBXX_DYN_MAX_BUFF_MIN 1
10570 #define MLXSW_REG_SBXX_DYN_MAX_BUFF_MAX 14
10571
10572 /* reg_sbcm_infi_max
10573  * Max buffer is infinite.
10574  * Access: RW
10575  */
10576 MLXSW_ITEM32(reg, sbcm, infi_max, 0x1C, 31, 1);
10577
10578 /* reg_sbcm_max_buff
10579  * When the pool associated to the port-pg/tclass is configured to
10580  * static, Maximum buffer size for the limiter configured in cells.
10581  * When the pool associated to the port-pg/tclass is configured to
10582  * dynamic, the max_buff holds the "alpha" parameter, supporting
10583  * the following values:
10584  * 0: 0
10585  * i: (1/128)*2^(i-1), for i=1..14
10586  * 0xFF: Infinity
10587  * Reserved when infi_max = 1.
10588  * Access: RW
10589  */
10590 MLXSW_ITEM32(reg, sbcm, max_buff, 0x1C, 0, 24);
10591
10592 /* reg_sbcm_pool
10593  * Association of the port-priority to a pool.
10594  * Access: RW
10595  */
10596 MLXSW_ITEM32(reg, sbcm, pool, 0x24, 0, 4);
10597
10598 static inline void mlxsw_reg_sbcm_pack(char *payload, u8 local_port, u8 pg_buff,
10599                                        enum mlxsw_reg_sbxx_dir dir,
10600                                        u32 min_buff, u32 max_buff,
10601                                        bool infi_max, u8 pool)
10602 {
10603         MLXSW_REG_ZERO(sbcm, payload);
10604         mlxsw_reg_sbcm_local_port_set(payload, local_port);
10605         mlxsw_reg_sbcm_pg_buff_set(payload, pg_buff);
10606         mlxsw_reg_sbcm_dir_set(payload, dir);
10607         mlxsw_reg_sbcm_min_buff_set(payload, min_buff);
10608         mlxsw_reg_sbcm_max_buff_set(payload, max_buff);
10609         mlxsw_reg_sbcm_infi_max_set(payload, infi_max);
10610         mlxsw_reg_sbcm_pool_set(payload, pool);
10611 }
10612
10613 /* SBPM - Shared Buffer Port Management Register
10614  * ---------------------------------------------
10615  * The SBPM register configures and retrieves the shared buffer allocation
10616  * and configuration according to Port-Pool, including the definition
10617  * of the associated quota.
10618  */
10619 #define MLXSW_REG_SBPM_ID 0xB003
10620 #define MLXSW_REG_SBPM_LEN 0x28
10621
10622 MLXSW_REG_DEFINE(sbpm, MLXSW_REG_SBPM_ID, MLXSW_REG_SBPM_LEN);
10623
10624 /* reg_sbpm_local_port
10625  * Local port number.
10626  * For Ingress: excludes CPU port and Router port
10627  * For Egress: excludes IP Router
10628  * Access: Index
10629  */
10630 MLXSW_ITEM32(reg, sbpm, local_port, 0x00, 16, 8);
10631
10632 /* reg_sbpm_pool
10633  * The pool associated to quota counting on the local_port.
10634  * Access: Index
10635  */
10636 MLXSW_ITEM32(reg, sbpm, pool, 0x00, 8, 4);
10637
10638 /* reg_sbpm_dir
10639  * Direction.
10640  * Access: Index
10641  */
10642 MLXSW_ITEM32(reg, sbpm, dir, 0x00, 0, 2);
10643
10644 /* reg_sbpm_buff_occupancy
10645  * Current buffer occupancy in cells.
10646  * Access: RO
10647  */
10648 MLXSW_ITEM32(reg, sbpm, buff_occupancy, 0x10, 0, 24);
10649
10650 /* reg_sbpm_clr
10651  * Clear Max Buffer Occupancy
10652  * When this bit is set, max_buff_occupancy field is cleared (and a
10653  * new max value is tracked from the time the clear was performed).
10654  * Access: OP
10655  */
10656 MLXSW_ITEM32(reg, sbpm, clr, 0x14, 31, 1);
10657
10658 /* reg_sbpm_max_buff_occupancy
10659  * Maximum value of buffer occupancy in cells monitored. Cleared by
10660  * writing to the clr field.
10661  * Access: RO
10662  */
10663 MLXSW_ITEM32(reg, sbpm, max_buff_occupancy, 0x14, 0, 24);
10664
10665 /* reg_sbpm_min_buff
10666  * Minimum buffer size for the limiter, in cells.
10667  * Access: RW
10668  */
10669 MLXSW_ITEM32(reg, sbpm, min_buff, 0x18, 0, 24);
10670
10671 /* reg_sbpm_max_buff
10672  * When the pool associated to the port-pg/tclass is configured to
10673  * static, Maximum buffer size for the limiter configured in cells.
10674  * When the pool associated to the port-pg/tclass is configured to
10675  * dynamic, the max_buff holds the "alpha" parameter, supporting
10676  * the following values:
10677  * 0: 0
10678  * i: (1/128)*2^(i-1), for i=1..14
10679  * 0xFF: Infinity
10680  * Access: RW
10681  */
10682 MLXSW_ITEM32(reg, sbpm, max_buff, 0x1C, 0, 24);
10683
10684 static inline void mlxsw_reg_sbpm_pack(char *payload, u8 local_port, u8 pool,
10685                                        enum mlxsw_reg_sbxx_dir dir, bool clr,
10686                                        u32 min_buff, u32 max_buff)
10687 {
10688         MLXSW_REG_ZERO(sbpm, payload);
10689         mlxsw_reg_sbpm_local_port_set(payload, local_port);
10690         mlxsw_reg_sbpm_pool_set(payload, pool);
10691         mlxsw_reg_sbpm_dir_set(payload, dir);
10692         mlxsw_reg_sbpm_clr_set(payload, clr);
10693         mlxsw_reg_sbpm_min_buff_set(payload, min_buff);
10694         mlxsw_reg_sbpm_max_buff_set(payload, max_buff);
10695 }
10696
10697 static inline void mlxsw_reg_sbpm_unpack(char *payload, u32 *p_buff_occupancy,
10698                                          u32 *p_max_buff_occupancy)
10699 {
10700         *p_buff_occupancy = mlxsw_reg_sbpm_buff_occupancy_get(payload);
10701         *p_max_buff_occupancy = mlxsw_reg_sbpm_max_buff_occupancy_get(payload);
10702 }
10703
10704 /* SBMM - Shared Buffer Multicast Management Register
10705  * --------------------------------------------------
10706  * The SBMM register configures and retrieves the shared buffer allocation
10707  * and configuration for MC packets according to Switch-Priority, including
10708  * the binding to pool and definition of the associated quota.
10709  */
10710 #define MLXSW_REG_SBMM_ID 0xB004
10711 #define MLXSW_REG_SBMM_LEN 0x28
10712
10713 MLXSW_REG_DEFINE(sbmm, MLXSW_REG_SBMM_ID, MLXSW_REG_SBMM_LEN);
10714
10715 /* reg_sbmm_prio
10716  * Switch Priority.
10717  * Access: Index
10718  */
10719 MLXSW_ITEM32(reg, sbmm, prio, 0x00, 8, 4);
10720
10721 /* reg_sbmm_min_buff
10722  * Minimum buffer size for the limiter, in cells.
10723  * Access: RW
10724  */
10725 MLXSW_ITEM32(reg, sbmm, min_buff, 0x18, 0, 24);
10726
10727 /* reg_sbmm_max_buff
10728  * When the pool associated to the port-pg/tclass is configured to
10729  * static, Maximum buffer size for the limiter configured in cells.
10730  * When the pool associated to the port-pg/tclass is configured to
10731  * dynamic, the max_buff holds the "alpha" parameter, supporting
10732  * the following values:
10733  * 0: 0
10734  * i: (1/128)*2^(i-1), for i=1..14
10735  * 0xFF: Infinity
10736  * Access: RW
10737  */
10738 MLXSW_ITEM32(reg, sbmm, max_buff, 0x1C, 0, 24);
10739
10740 /* reg_sbmm_pool
10741  * Association of the port-priority to a pool.
10742  * Access: RW
10743  */
10744 MLXSW_ITEM32(reg, sbmm, pool, 0x24, 0, 4);
10745
10746 static inline void mlxsw_reg_sbmm_pack(char *payload, u8 prio, u32 min_buff,
10747                                        u32 max_buff, u8 pool)
10748 {
10749         MLXSW_REG_ZERO(sbmm, payload);
10750         mlxsw_reg_sbmm_prio_set(payload, prio);
10751         mlxsw_reg_sbmm_min_buff_set(payload, min_buff);
10752         mlxsw_reg_sbmm_max_buff_set(payload, max_buff);
10753         mlxsw_reg_sbmm_pool_set(payload, pool);
10754 }
10755
10756 /* SBSR - Shared Buffer Status Register
10757  * ------------------------------------
10758  * The SBSR register retrieves the shared buffer occupancy according to
10759  * Port-Pool. Note that this register enables reading a large amount of data.
10760  * It is the user's responsibility to limit the amount of data to ensure the
10761  * response can match the maximum transfer unit. In case the response exceeds
10762  * the maximum transport unit, it will be truncated with no special notice.
10763  */
10764 #define MLXSW_REG_SBSR_ID 0xB005
10765 #define MLXSW_REG_SBSR_BASE_LEN 0x5C /* base length, without records */
10766 #define MLXSW_REG_SBSR_REC_LEN 0x8 /* record length */
10767 #define MLXSW_REG_SBSR_REC_MAX_COUNT 120
10768 #define MLXSW_REG_SBSR_LEN (MLXSW_REG_SBSR_BASE_LEN +   \
10769                             MLXSW_REG_SBSR_REC_LEN *    \
10770                             MLXSW_REG_SBSR_REC_MAX_COUNT)
10771
10772 MLXSW_REG_DEFINE(sbsr, MLXSW_REG_SBSR_ID, MLXSW_REG_SBSR_LEN);
10773
10774 /* reg_sbsr_clr
10775  * Clear Max Buffer Occupancy. When this bit is set, the max_buff_occupancy
10776  * field is cleared (and a new max value is tracked from the time the clear
10777  * was performed).
10778  * Access: OP
10779  */
10780 MLXSW_ITEM32(reg, sbsr, clr, 0x00, 31, 1);
10781
10782 /* reg_sbsr_ingress_port_mask
10783  * Bit vector for all ingress network ports.
10784  * Indicates which of the ports (for which the relevant bit is set)
10785  * are affected by the set operation. Configuration of any other port
10786  * does not change.
10787  * Access: Index
10788  */
10789 MLXSW_ITEM_BIT_ARRAY(reg, sbsr, ingress_port_mask, 0x10, 0x20, 1);
10790
10791 /* reg_sbsr_pg_buff_mask
10792  * Bit vector for all switch priority groups.
10793  * Indicates which of the priorities (for which the relevant bit is set)
10794  * are affected by the set operation. Configuration of any other priority
10795  * does not change.
10796  * Range is 0..cap_max_pg_buffers - 1
10797  * Access: Index
10798  */
10799 MLXSW_ITEM_BIT_ARRAY(reg, sbsr, pg_buff_mask, 0x30, 0x4, 1);
10800
10801 /* reg_sbsr_egress_port_mask
10802  * Bit vector for all egress network ports.
10803  * Indicates which of the ports (for which the relevant bit is set)
10804  * are affected by the set operation. Configuration of any other port
10805  * does not change.
10806  * Access: Index
10807  */
10808 MLXSW_ITEM_BIT_ARRAY(reg, sbsr, egress_port_mask, 0x34, 0x20, 1);
10809
10810 /* reg_sbsr_tclass_mask
10811  * Bit vector for all traffic classes.
10812  * Indicates which of the traffic classes (for which the relevant bit is
10813  * set) are affected by the set operation. Configuration of any other
10814  * traffic class does not change.
10815  * Range is 0..cap_max_tclass - 1
10816  * Access: Index
10817  */
10818 MLXSW_ITEM_BIT_ARRAY(reg, sbsr, tclass_mask, 0x54, 0x8, 1);
10819
10820 static inline void mlxsw_reg_sbsr_pack(char *payload, bool clr)
10821 {
10822         MLXSW_REG_ZERO(sbsr, payload);
10823         mlxsw_reg_sbsr_clr_set(payload, clr);
10824 }
10825
10826 /* reg_sbsr_rec_buff_occupancy
10827  * Current buffer occupancy in cells.
10828  * Access: RO
10829  */
10830 MLXSW_ITEM32_INDEXED(reg, sbsr, rec_buff_occupancy, MLXSW_REG_SBSR_BASE_LEN,
10831                      0, 24, MLXSW_REG_SBSR_REC_LEN, 0x00, false);
10832
10833 /* reg_sbsr_rec_max_buff_occupancy
10834  * Maximum value of buffer occupancy in cells monitored. Cleared by
10835  * writing to the clr field.
10836  * Access: RO
10837  */
10838 MLXSW_ITEM32_INDEXED(reg, sbsr, rec_max_buff_occupancy, MLXSW_REG_SBSR_BASE_LEN,
10839                      0, 24, MLXSW_REG_SBSR_REC_LEN, 0x04, false);
10840
10841 static inline void mlxsw_reg_sbsr_rec_unpack(char *payload, int rec_index,
10842                                              u32 *p_buff_occupancy,
10843                                              u32 *p_max_buff_occupancy)
10844 {
10845         *p_buff_occupancy =
10846                 mlxsw_reg_sbsr_rec_buff_occupancy_get(payload, rec_index);
10847         *p_max_buff_occupancy =
10848                 mlxsw_reg_sbsr_rec_max_buff_occupancy_get(payload, rec_index);
10849 }
10850
10851 /* SBIB - Shared Buffer Internal Buffer Register
10852  * ---------------------------------------------
10853  * The SBIB register configures per port buffers for internal use. The internal
10854  * buffers consume memory on the port buffers (note that the port buffers are
10855  * used also by PBMC).
10856  *
10857  * For Spectrum this is used for egress mirroring.
10858  */
10859 #define MLXSW_REG_SBIB_ID 0xB006
10860 #define MLXSW_REG_SBIB_LEN 0x10
10861
10862 MLXSW_REG_DEFINE(sbib, MLXSW_REG_SBIB_ID, MLXSW_REG_SBIB_LEN);
10863
10864 /* reg_sbib_local_port
10865  * Local port number
10866  * Not supported for CPU port and router port
10867  * Access: Index
10868  */
10869 MLXSW_ITEM32(reg, sbib, local_port, 0x00, 16, 8);
10870
10871 /* reg_sbib_buff_size
10872  * Units represented in cells
10873  * Allowed range is 0 to (cap_max_headroom_size - 1)
10874  * Default is 0
10875  * Access: RW
10876  */
10877 MLXSW_ITEM32(reg, sbib, buff_size, 0x08, 0, 24);
10878
10879 static inline void mlxsw_reg_sbib_pack(char *payload, u8 local_port,
10880                                        u32 buff_size)
10881 {
10882         MLXSW_REG_ZERO(sbib, payload);
10883         mlxsw_reg_sbib_local_port_set(payload, local_port);
10884         mlxsw_reg_sbib_buff_size_set(payload, buff_size);
10885 }
10886
10887 static const struct mlxsw_reg_info *mlxsw_reg_infos[] = {
10888         MLXSW_REG(sgcr),
10889         MLXSW_REG(spad),
10890         MLXSW_REG(smid),
10891         MLXSW_REG(sspr),
10892         MLXSW_REG(sfdat),
10893         MLXSW_REG(sfd),
10894         MLXSW_REG(sfn),
10895         MLXSW_REG(spms),
10896         MLXSW_REG(spvid),
10897         MLXSW_REG(spvm),
10898         MLXSW_REG(spaft),
10899         MLXSW_REG(sfgc),
10900         MLXSW_REG(sftr),
10901         MLXSW_REG(sfdf),
10902         MLXSW_REG(sldr),
10903         MLXSW_REG(slcr),
10904         MLXSW_REG(slcor),
10905         MLXSW_REG(spmlr),
10906         MLXSW_REG(svfa),
10907         MLXSW_REG(svpe),
10908         MLXSW_REG(sfmr),
10909         MLXSW_REG(spvmlr),
10910         MLXSW_REG(cwtp),
10911         MLXSW_REG(cwtpm),
10912         MLXSW_REG(pgcr),
10913         MLXSW_REG(ppbt),
10914         MLXSW_REG(pacl),
10915         MLXSW_REG(pagt),
10916         MLXSW_REG(ptar),
10917         MLXSW_REG(ppbs),
10918         MLXSW_REG(prcr),
10919         MLXSW_REG(pefa),
10920         MLXSW_REG(pemrbt),
10921         MLXSW_REG(ptce2),
10922         MLXSW_REG(perpt),
10923         MLXSW_REG(peabfe),
10924         MLXSW_REG(perar),
10925         MLXSW_REG(ptce3),
10926         MLXSW_REG(percr),
10927         MLXSW_REG(pererp),
10928         MLXSW_REG(iedr),
10929         MLXSW_REG(qpts),
10930         MLXSW_REG(qpcr),
10931         MLXSW_REG(qtct),
10932         MLXSW_REG(qeec),
10933         MLXSW_REG(qrwe),
10934         MLXSW_REG(qpdsm),
10935         MLXSW_REG(qpdp),
10936         MLXSW_REG(qpdpm),
10937         MLXSW_REG(qtctm),
10938         MLXSW_REG(qpsc),
10939         MLXSW_REG(pmlp),
10940         MLXSW_REG(pmtu),
10941         MLXSW_REG(ptys),
10942         MLXSW_REG(ppad),
10943         MLXSW_REG(paos),
10944         MLXSW_REG(pfcc),
10945         MLXSW_REG(ppcnt),
10946         MLXSW_REG(plib),
10947         MLXSW_REG(pptb),
10948         MLXSW_REG(pbmc),
10949         MLXSW_REG(pspa),
10950         MLXSW_REG(pplr),
10951         MLXSW_REG(pddr),
10952         MLXSW_REG(pmtm),
10953         MLXSW_REG(htgt),
10954         MLXSW_REG(hpkt),
10955         MLXSW_REG(rgcr),
10956         MLXSW_REG(ritr),
10957         MLXSW_REG(rtar),
10958         MLXSW_REG(ratr),
10959         MLXSW_REG(rtdp),
10960         MLXSW_REG(rdpm),
10961         MLXSW_REG(ricnt),
10962         MLXSW_REG(rrcr),
10963         MLXSW_REG(ralta),
10964         MLXSW_REG(ralst),
10965         MLXSW_REG(raltb),
10966         MLXSW_REG(ralue),
10967         MLXSW_REG(rauht),
10968         MLXSW_REG(raleu),
10969         MLXSW_REG(rauhtd),
10970         MLXSW_REG(rigr2),
10971         MLXSW_REG(recr2),
10972         MLXSW_REG(rmft2),
10973         MLXSW_REG(mfcr),
10974         MLXSW_REG(mfsc),
10975         MLXSW_REG(mfsm),
10976         MLXSW_REG(mfsl),
10977         MLXSW_REG(fore),
10978         MLXSW_REG(mtcap),
10979         MLXSW_REG(mtmp),
10980         MLXSW_REG(mtbr),
10981         MLXSW_REG(mcia),
10982         MLXSW_REG(mpat),
10983         MLXSW_REG(mpar),
10984         MLXSW_REG(mgir),
10985         MLXSW_REG(mrsr),
10986         MLXSW_REG(mlcr),
10987         MLXSW_REG(mtpps),
10988         MLXSW_REG(mtutc),
10989         MLXSW_REG(mpsc),
10990         MLXSW_REG(mcqi),
10991         MLXSW_REG(mcc),
10992         MLXSW_REG(mcda),
10993         MLXSW_REG(mgpc),
10994         MLXSW_REG(mprs),
10995         MLXSW_REG(mogcr),
10996         MLXSW_REG(mpagr),
10997         MLXSW_REG(momte),
10998         MLXSW_REG(mtpppc),
10999         MLXSW_REG(mtpptr),
11000         MLXSW_REG(mtptpt),
11001         MLXSW_REG(mgpir),
11002         MLXSW_REG(tngcr),
11003         MLXSW_REG(tnumt),
11004         MLXSW_REG(tnqcr),
11005         MLXSW_REG(tnqdr),
11006         MLXSW_REG(tneem),
11007         MLXSW_REG(tndem),
11008         MLXSW_REG(tnpc),
11009         MLXSW_REG(tigcr),
11010         MLXSW_REG(tieem),
11011         MLXSW_REG(tidem),
11012         MLXSW_REG(sbpr),
11013         MLXSW_REG(sbcm),
11014         MLXSW_REG(sbpm),
11015         MLXSW_REG(sbmm),
11016         MLXSW_REG(sbsr),
11017         MLXSW_REG(sbib),
11018 };
11019
11020 static inline const char *mlxsw_reg_id_str(u16 reg_id)
11021 {
11022         const struct mlxsw_reg_info *reg_info;
11023         int i;
11024
11025         for (i = 0; i < ARRAY_SIZE(mlxsw_reg_infos); i++) {
11026                 reg_info = mlxsw_reg_infos[i];
11027                 if (reg_info->id == reg_id)
11028                         return reg_info->name;
11029         }
11030         return "*UNKNOWN*";
11031 }
11032
11033 /* PUDE - Port Up / Down Event
11034  * ---------------------------
11035  * Reports the operational state change of a port.
11036  */
11037 #define MLXSW_REG_PUDE_LEN 0x10
11038
11039 /* reg_pude_swid
11040  * Switch partition ID with which to associate the port.
11041  * Access: Index
11042  */
11043 MLXSW_ITEM32(reg, pude, swid, 0x00, 24, 8);
11044
11045 /* reg_pude_local_port
11046  * Local port number.
11047  * Access: Index
11048  */
11049 MLXSW_ITEM32(reg, pude, local_port, 0x00, 16, 8);
11050
11051 /* reg_pude_admin_status
11052  * Port administrative state (the desired state).
11053  * 1 - Up.
11054  * 2 - Down.
11055  * 3 - Up once. This means that in case of link failure, the port won't go
11056  *     into polling mode, but will wait to be re-enabled by software.
11057  * 4 - Disabled by system. Can only be set by hardware.
11058  * Access: RO
11059  */
11060 MLXSW_ITEM32(reg, pude, admin_status, 0x00, 8, 4);
11061
11062 /* reg_pude_oper_status
11063  * Port operatioanl state.
11064  * 1 - Up.
11065  * 2 - Down.
11066  * 3 - Down by port failure. This means that the device will not let the
11067  *     port up again until explicitly specified by software.
11068  * Access: RO
11069  */
11070 MLXSW_ITEM32(reg, pude, oper_status, 0x00, 0, 4);
11071
11072 #endif