drivers/net/ethernet/mellanox/mlx5/core/port.c

   1 /*
   2  * Copyright (c) 2013-2015, Mellanox Technologies. All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32
  33 #include <linux/mlx5/port.h>
  34 #include "mlx5_core.h"
  35
  36 int mlx5_core_access_reg(struct mlx5_core_dev *dev, void *data_in,
  37                          int size_in, void *data_out, int size_out,
  38                          u16 reg_id, int arg, int write)
  39 {
  40         int outlen = MLX5_ST_SZ_BYTES(access_register_out) + size_out;
  41         int inlen = MLX5_ST_SZ_BYTES(access_register_in) + size_in;
  42         int err = -ENOMEM;
  43         u32 *out = NULL;
  44         u32 *in = NULL;
  45         void *data;
  46
  47         in = kvzalloc(inlen, GFP_KERNEL);
  48         out = kvzalloc(outlen, GFP_KERNEL);
  49         if (!in || !out)
  50                 goto out;
  51
  52         data = MLX5_ADDR_OF(access_register_in, in, register_data);
  53         memcpy(data, data_in, size_in);
  54
  55         MLX5_SET(access_register_in, in, opcode, MLX5_CMD_OP_ACCESS_REG);
  56         MLX5_SET(access_register_in, in, op_mod, !write);
  57         MLX5_SET(access_register_in, in, argument, arg);
  58         MLX5_SET(access_register_in, in, register_id, reg_id);
  59
  60         err = mlx5_cmd_exec(dev, in, inlen, out, outlen);
  61         if (err)
  62                 goto out;
  63
  64         data = MLX5_ADDR_OF(access_register_out, out, register_data);
  65         memcpy(data_out, data, size_out);
  66
  67 out:
  68         kvfree(out);
  69         kvfree(in);
  70         return err;
  71 }
  72 EXPORT_SYMBOL_GPL(mlx5_core_access_reg);
  73
  74 int mlx5_query_pcam_reg(struct mlx5_core_dev *dev, u32 *pcam, u8 feature_group,
  75                         u8 access_reg_group)
  76 {
  77         u32 in[MLX5_ST_SZ_DW(pcam_reg)] = {0};
  78         int sz = MLX5_ST_SZ_BYTES(pcam_reg);
  79
  80         MLX5_SET(pcam_reg, in, feature_group, feature_group);
  81         MLX5_SET(pcam_reg, in, access_reg_group, access_reg_group);
  82
  83         return mlx5_core_access_reg(dev, in, sz, pcam, sz, MLX5_REG_PCAM, 0, 0);
  84 }
  85
  86 int mlx5_query_mcam_reg(struct mlx5_core_dev *dev, u32 *mcam, u8 feature_group,
  87                         u8 access_reg_group)
  88 {
  89         u32 in[MLX5_ST_SZ_DW(mcam_reg)] = {0};
  90         int sz = MLX5_ST_SZ_BYTES(mcam_reg);
  91
  92         MLX5_SET(mcam_reg, in, feature_group, feature_group);
  93         MLX5_SET(mcam_reg, in, access_reg_group, access_reg_group);
  94
  95         return mlx5_core_access_reg(dev, in, sz, mcam, sz, MLX5_REG_MCAM, 0, 0);
  96 }
  97
  98 int mlx5_query_qcam_reg(struct mlx5_core_dev *mdev, u32 *qcam,
  99                         u8 feature_group, u8 access_reg_group)
 100 {
 101         u32 in[MLX5_ST_SZ_DW(qcam_reg)] = {};
 102         int sz = MLX5_ST_SZ_BYTES(qcam_reg);
 103
 104         MLX5_SET(qcam_reg, in, feature_group, feature_group);
 105         MLX5_SET(qcam_reg, in, access_reg_group, access_reg_group);
 106
 107         return mlx5_core_access_reg(mdev, in, sz, qcam, sz, MLX5_REG_QCAM, 0, 0);
 108 }
 109
 110 struct mlx5_reg_pcap {
 111         u8                      rsvd0;
 112         u8                      port_num;
 113         u8                      rsvd1[2];
 114         __be32                  caps_127_96;
 115         __be32                  caps_95_64;
 116         __be32                  caps_63_32;
 117         __be32                  caps_31_0;
 118 };
 119
 120 int mlx5_set_port_caps(struct mlx5_core_dev *dev, u8 port_num, u32 caps)
 121 {
 122         struct mlx5_reg_pcap in;
 123         struct mlx5_reg_pcap out;
 124
 125         memset(&in, 0, sizeof(in));
 126         in.caps_127_96 = cpu_to_be32(caps);
 127         in.port_num = port_num;
 128
 129         return mlx5_core_access_reg(dev, &in, sizeof(in), &out,
 130                                     sizeof(out), MLX5_REG_PCAP, 0, 1);
 131 }
 132 EXPORT_SYMBOL_GPL(mlx5_set_port_caps);
 133
 134 int mlx5_query_port_ptys(struct mlx5_core_dev *dev, u32 *ptys,
 135                          int ptys_size, int proto_mask, u8 local_port)
 136 {
 137         u32 in[MLX5_ST_SZ_DW(ptys_reg)] = {0};
 138
 139         MLX5_SET(ptys_reg, in, local_port, local_port);
 140         MLX5_SET(ptys_reg, in, proto_mask, proto_mask);
 141         return mlx5_core_access_reg(dev, in, sizeof(in), ptys,
 142                                     ptys_size, MLX5_REG_PTYS, 0, 0);
 143 }
 144 EXPORT_SYMBOL_GPL(mlx5_query_port_ptys);
 145
 146 int mlx5_set_port_beacon(struct mlx5_core_dev *dev, u16 beacon_duration)
 147 {
 148         u32 in[MLX5_ST_SZ_DW(mlcr_reg)]  = {0};
 149         u32 out[MLX5_ST_SZ_DW(mlcr_reg)];
 150
 151         MLX5_SET(mlcr_reg, in, local_port, 1);
 152         MLX5_SET(mlcr_reg, in, beacon_duration, beacon_duration);
 153         return mlx5_core_access_reg(dev, in, sizeof(in), out,
 154                                     sizeof(out), MLX5_REG_MLCR, 0, 1);
 155 }
 156
 157 int mlx5_query_port_link_width_oper(struct mlx5_core_dev *dev,
 158                                     u8 *link_width_oper, u8 local_port)
 159 {
 160         u32 out[MLX5_ST_SZ_DW(ptys_reg)];
 161         int err;
 162
 163         err = mlx5_query_port_ptys(dev, out, sizeof(out), MLX5_PTYS_IB, local_port);
 164         if (err)
 165                 return err;
 166
 167         *link_width_oper = MLX5_GET(ptys_reg, out, ib_link_width_oper);
 168
 169         return 0;
 170 }
 171 EXPORT_SYMBOL_GPL(mlx5_query_port_link_width_oper);
 172
 173 int mlx5_query_port_ib_proto_oper(struct mlx5_core_dev *dev,
 174                                   u8 *proto_oper, u8 local_port)
 175 {
 176         u32 out[MLX5_ST_SZ_DW(ptys_reg)];
 177         int err;
 178
 179         err = mlx5_query_port_ptys(dev, out, sizeof(out), MLX5_PTYS_IB,
 180                                    local_port);
 181         if (err)
 182                 return err;
 183
 184         *proto_oper = MLX5_GET(ptys_reg, out, ib_proto_oper);
 185
 186         return 0;
 187 }
 188 EXPORT_SYMBOL(mlx5_query_port_ib_proto_oper);
 189
 190 /* This function should be used after setting a port register only */
 191 void mlx5_toggle_port_link(struct mlx5_core_dev *dev)
 192 {
 193         enum mlx5_port_status ps;
 194
 195         mlx5_query_port_admin_status(dev, &ps);
 196         mlx5_set_port_admin_status(dev, MLX5_PORT_DOWN);
 197         if (ps == MLX5_PORT_UP)
 198                 mlx5_set_port_admin_status(dev, MLX5_PORT_UP);
 199 }
 200 EXPORT_SYMBOL_GPL(mlx5_toggle_port_link);
 201
 202 int mlx5_set_port_admin_status(struct mlx5_core_dev *dev,
 203                                enum mlx5_port_status status)
 204 {
 205         u32 in[MLX5_ST_SZ_DW(paos_reg)] = {0};
 206         u32 out[MLX5_ST_SZ_DW(paos_reg)];
 207
 208         MLX5_SET(paos_reg, in, local_port, 1);
 209         MLX5_SET(paos_reg, in, admin_status, status);
 210         MLX5_SET(paos_reg, in, ase, 1);
 211         return mlx5_core_access_reg(dev, in, sizeof(in), out,
 212                                     sizeof(out), MLX5_REG_PAOS, 0, 1);
 213 }
 214 EXPORT_SYMBOL_GPL(mlx5_set_port_admin_status);
 215
 216 int mlx5_query_port_admin_status(struct mlx5_core_dev *dev,
 217                                  enum mlx5_port_status *status)
 218 {
 219         u32 in[MLX5_ST_SZ_DW(paos_reg)] = {0};
 220         u32 out[MLX5_ST_SZ_DW(paos_reg)];
 221         int err;
 222
 223         MLX5_SET(paos_reg, in, local_port, 1);
 224         err = mlx5_core_access_reg(dev, in, sizeof(in), out,
 225                                    sizeof(out), MLX5_REG_PAOS, 0, 0);
 226         if (err)
 227                 return err;
 228         *status = MLX5_GET(paos_reg, out, admin_status);
 229         return 0;
 230 }
 231 EXPORT_SYMBOL_GPL(mlx5_query_port_admin_status);
 232
 233 static void mlx5_query_port_mtu(struct mlx5_core_dev *dev, u16 *admin_mtu,
 234                                 u16 *max_mtu, u16 *oper_mtu, u8 port)
 235 {
 236         u32 in[MLX5_ST_SZ_DW(pmtu_reg)] = {0};
 237         u32 out[MLX5_ST_SZ_DW(pmtu_reg)];
 238
 239         MLX5_SET(pmtu_reg, in, local_port, port);
 240         mlx5_core_access_reg(dev, in, sizeof(in), out,
 241                              sizeof(out), MLX5_REG_PMTU, 0, 0);
 242
 243         if (max_mtu)
 244                 *max_mtu  = MLX5_GET(pmtu_reg, out, max_mtu);
 245         if (oper_mtu)
 246                 *oper_mtu = MLX5_GET(pmtu_reg, out, oper_mtu);
 247         if (admin_mtu)
 248                 *admin_mtu = MLX5_GET(pmtu_reg, out, admin_mtu);
 249 }
 250
 251 int mlx5_set_port_mtu(struct mlx5_core_dev *dev, u16 mtu, u8 port)
 252 {
 253         u32 in[MLX5_ST_SZ_DW(pmtu_reg)] = {0};
 254         u32 out[MLX5_ST_SZ_DW(pmtu_reg)];
 255
 256         MLX5_SET(pmtu_reg, in, admin_mtu, mtu);
 257         MLX5_SET(pmtu_reg, in, local_port, port);
 258         return mlx5_core_access_reg(dev, in, sizeof(in), out,
 259                                    sizeof(out), MLX5_REG_PMTU, 0, 1);
 260 }
 261 EXPORT_SYMBOL_GPL(mlx5_set_port_mtu);
 262
 263 void mlx5_query_port_max_mtu(struct mlx5_core_dev *dev, u16 *max_mtu,
 264                              u8 port)
 265 {
 266         mlx5_query_port_mtu(dev, NULL, max_mtu, NULL, port);
 267 }
 268 EXPORT_SYMBOL_GPL(mlx5_query_port_max_mtu);
 269
 270 void mlx5_query_port_oper_mtu(struct mlx5_core_dev *dev, u16 *oper_mtu,
 271                               u8 port)
 272 {
 273         mlx5_query_port_mtu(dev, NULL, NULL, oper_mtu, port);
 274 }
 275 EXPORT_SYMBOL_GPL(mlx5_query_port_oper_mtu);
 276
 277 static int mlx5_query_module_num(struct mlx5_core_dev *dev, int *module_num)
 278 {
 279         u32 in[MLX5_ST_SZ_DW(pmlp_reg)] = {0};
 280         u32 out[MLX5_ST_SZ_DW(pmlp_reg)];
 281         int module_mapping;
 282         int err;
 283
 284         MLX5_SET(pmlp_reg, in, local_port, 1);
 285         err = mlx5_core_access_reg(dev, in, sizeof(in), out, sizeof(out),
 286                                    MLX5_REG_PMLP, 0, 0);
 287         if (err)
 288                 return err;
 289
 290         module_mapping = MLX5_GET(pmlp_reg, out, lane0_module_mapping);
 291         *module_num = module_mapping & MLX5_EEPROM_IDENTIFIER_BYTE_MASK;
 292
 293         return 0;
 294 }
 295
 296 int mlx5_query_module_eeprom(struct mlx5_core_dev *dev,
 297                              u16 offset, u16 size, u8 *data)
 298 {
 299         u32 out[MLX5_ST_SZ_DW(mcia_reg)];
 300         u32 in[MLX5_ST_SZ_DW(mcia_reg)];
 301         int module_num;
 302         u16 i2c_addr;
 303         int status;
 304         int err;
 305         void *ptr = MLX5_ADDR_OF(mcia_reg, out, dword_0);
 306
 307         err = mlx5_query_module_num(dev, &module_num);
 308         if (err)
 309                 return err;
 310
 311         memset(in, 0, sizeof(in));
 312         size = min_t(int, size, MLX5_EEPROM_MAX_BYTES);
 313
 314         if (offset < MLX5_EEPROM_PAGE_LENGTH &&
 315             offset + size > MLX5_EEPROM_PAGE_LENGTH)
 316                 /* Cross pages read, read until offset 256 in low page */
 317                 size -= offset + size - MLX5_EEPROM_PAGE_LENGTH;
 318
 319         i2c_addr = MLX5_I2C_ADDR_LOW;
 320
 321         MLX5_SET(mcia_reg, in, l, 0);
 322         MLX5_SET(mcia_reg, in, module, module_num);
 323         MLX5_SET(mcia_reg, in, i2c_device_address, i2c_addr);
 324         MLX5_SET(mcia_reg, in, page_number, 0);
 325         MLX5_SET(mcia_reg, in, device_address, offset);
 326         MLX5_SET(mcia_reg, in, size, size);
 327
 328         err = mlx5_core_access_reg(dev, in, sizeof(in), out,
 329                                    sizeof(out), MLX5_REG_MCIA, 0, 0);
 330         if (err)
 331                 return err;
 332
 333         status = MLX5_GET(mcia_reg, out, status);
 334         if (status) {
 335                 mlx5_core_err(dev, "query_mcia_reg failed: status: 0x%x\n",
 336                               status);
 337                 return -EIO;
 338         }
 339
 340         memcpy(data, ptr, size);
 341
 342         return size;
 343 }
 344 EXPORT_SYMBOL_GPL(mlx5_query_module_eeprom);
 345
 346 static int mlx5_query_port_pvlc(struct mlx5_core_dev *dev, u32 *pvlc,
 347                                 int pvlc_size,  u8 local_port)
 348 {
 349         u32 in[MLX5_ST_SZ_DW(pvlc_reg)] = {0};
 350
 351         MLX5_SET(pvlc_reg, in, local_port, local_port);
 352         return mlx5_core_access_reg(dev, in, sizeof(in), pvlc,
 353                                     pvlc_size, MLX5_REG_PVLC, 0, 0);
 354 }
 355
 356 int mlx5_query_port_vl_hw_cap(struct mlx5_core_dev *dev,
 357                               u8 *vl_hw_cap, u8 local_port)
 358 {
 359         u32 out[MLX5_ST_SZ_DW(pvlc_reg)];
 360         int err;
 361
 362         err = mlx5_query_port_pvlc(dev, out, sizeof(out), local_port);
 363         if (err)
 364                 return err;
 365
 366         *vl_hw_cap = MLX5_GET(pvlc_reg, out, vl_hw_cap);
 367
 368         return 0;
 369 }
 370 EXPORT_SYMBOL_GPL(mlx5_query_port_vl_hw_cap);
 371
 372 int mlx5_core_query_ib_ppcnt(struct mlx5_core_dev *dev,
 373                              u8 port_num, void *out, size_t sz)
 374 {
 375         u32 *in;
 376         int err;
 377
 378         in  = kvzalloc(sz, GFP_KERNEL);
 379         if (!in) {
 380                 err = -ENOMEM;
 381                 return err;
 382         }
 383
 384         MLX5_SET(ppcnt_reg, in, local_port, port_num);
 385
 386         MLX5_SET(ppcnt_reg, in, grp, MLX5_INFINIBAND_PORT_COUNTERS_GROUP);
 387         err = mlx5_core_access_reg(dev, in, sz, out,
 388                                    sz, MLX5_REG_PPCNT, 0, 0);
 389
 390         kvfree(in);
 391         return err;
 392 }
 393 EXPORT_SYMBOL_GPL(mlx5_core_query_ib_ppcnt);
 394
 395 static int mlx5_query_pfcc_reg(struct mlx5_core_dev *dev, u32 *out,
 396                                u32 out_size)
 397 {
 398         u32 in[MLX5_ST_SZ_DW(pfcc_reg)] = {0};
 399
 400         MLX5_SET(pfcc_reg, in, local_port, 1);
 401
 402         return mlx5_core_access_reg(dev, in, sizeof(in), out,
 403                                     out_size, MLX5_REG_PFCC, 0, 0);
 404 }
 405
 406 int mlx5_set_port_pause(struct mlx5_core_dev *dev, u32 rx_pause, u32 tx_pause)
 407 {
 408         u32 in[MLX5_ST_SZ_DW(pfcc_reg)] = {0};
 409         u32 out[MLX5_ST_SZ_DW(pfcc_reg)];
 410
 411         MLX5_SET(pfcc_reg, in, local_port, 1);
 412         MLX5_SET(pfcc_reg, in, pptx, tx_pause);
 413         MLX5_SET(pfcc_reg, in, pprx, rx_pause);
 414
 415         return mlx5_core_access_reg(dev, in, sizeof(in), out,
 416                                     sizeof(out), MLX5_REG_PFCC, 0, 1);
 417 }
 418 EXPORT_SYMBOL_GPL(mlx5_set_port_pause);
 419
 420 int mlx5_query_port_pause(struct mlx5_core_dev *dev,
 421                           u32 *rx_pause, u32 *tx_pause)
 422 {
 423         u32 out[MLX5_ST_SZ_DW(pfcc_reg)];
 424         int err;
 425
 426         err = mlx5_query_pfcc_reg(dev, out, sizeof(out));
 427         if (err)
 428                 return err;
 429
 430         if (rx_pause)
 431                 *rx_pause = MLX5_GET(pfcc_reg, out, pprx);
 432
 433         if (tx_pause)
 434                 *tx_pause = MLX5_GET(pfcc_reg, out, pptx);
 435
 436         return 0;
 437 }
 438 EXPORT_SYMBOL_GPL(mlx5_query_port_pause);
 439
 440 int mlx5_set_port_stall_watermark(struct mlx5_core_dev *dev,
 441                                   u16 stall_critical_watermark,
 442                                   u16 stall_minor_watermark)
 443 {
 444         u32 in[MLX5_ST_SZ_DW(pfcc_reg)] = {0};
 445         u32 out[MLX5_ST_SZ_DW(pfcc_reg)];
 446
 447         MLX5_SET(pfcc_reg, in, local_port, 1);
 448         MLX5_SET(pfcc_reg, in, pptx_mask_n, 1);
 449         MLX5_SET(pfcc_reg, in, pprx_mask_n, 1);
 450         MLX5_SET(pfcc_reg, in, ppan_mask_n, 1);
 451         MLX5_SET(pfcc_reg, in, critical_stall_mask, 1);
 452         MLX5_SET(pfcc_reg, in, minor_stall_mask, 1);
 453         MLX5_SET(pfcc_reg, in, device_stall_critical_watermark,
 454                  stall_critical_watermark);
 455         MLX5_SET(pfcc_reg, in, device_stall_minor_watermark, stall_minor_watermark);
 456
 457         return mlx5_core_access_reg(dev, in, sizeof(in), out,
 458                                     sizeof(out), MLX5_REG_PFCC, 0, 1);
 459 }
 460
 461 int mlx5_query_port_stall_watermark(struct mlx5_core_dev *dev,
 462                                     u16 *stall_critical_watermark,
 463                                     u16 *stall_minor_watermark)
 464 {
 465         u32 out[MLX5_ST_SZ_DW(pfcc_reg)];
 466         int err;
 467
 468         err = mlx5_query_pfcc_reg(dev, out, sizeof(out));
 469         if (err)
 470                 return err;
 471
 472         if (stall_critical_watermark)
 473                 *stall_critical_watermark = MLX5_GET(pfcc_reg, out,
 474                                                      device_stall_critical_watermark);
 475
 476         if (stall_minor_watermark)
 477                 *stall_minor_watermark = MLX5_GET(pfcc_reg, out,
 478                                                   device_stall_minor_watermark);
 479
 480         return 0;
 481 }
 482
 483 int mlx5_set_port_pfc(struct mlx5_core_dev *dev, u8 pfc_en_tx, u8 pfc_en_rx)
 484 {
 485         u32 in[MLX5_ST_SZ_DW(pfcc_reg)] = {0};
 486         u32 out[MLX5_ST_SZ_DW(pfcc_reg)];
 487
 488         MLX5_SET(pfcc_reg, in, local_port, 1);
 489         MLX5_SET(pfcc_reg, in, pfctx, pfc_en_tx);
 490         MLX5_SET(pfcc_reg, in, pfcrx, pfc_en_rx);
 491         MLX5_SET_TO_ONES(pfcc_reg, in, prio_mask_tx);
 492         MLX5_SET_TO_ONES(pfcc_reg, in, prio_mask_rx);
 493
 494         return mlx5_core_access_reg(dev, in, sizeof(in), out,
 495                                     sizeof(out), MLX5_REG_PFCC, 0, 1);
 496 }
 497 EXPORT_SYMBOL_GPL(mlx5_set_port_pfc);
 498
 499 int mlx5_query_port_pfc(struct mlx5_core_dev *dev, u8 *pfc_en_tx, u8 *pfc_en_rx)
 500 {
 501         u32 out[MLX5_ST_SZ_DW(pfcc_reg)];
 502         int err;
 503
 504         err = mlx5_query_pfcc_reg(dev, out, sizeof(out));
 505         if (err)
 506                 return err;
 507
 508         if (pfc_en_tx)
 509                 *pfc_en_tx = MLX5_GET(pfcc_reg, out, pfctx);
 510
 511         if (pfc_en_rx)
 512                 *pfc_en_rx = MLX5_GET(pfcc_reg, out, pfcrx);
 513
 514         return 0;
 515 }
 516 EXPORT_SYMBOL_GPL(mlx5_query_port_pfc);
 517
 518 int mlx5_max_tc(struct mlx5_core_dev *mdev)
 519 {
 520         u8 num_tc = MLX5_CAP_GEN(mdev, max_tc) ? : 8;
 521
 522         return num_tc - 1;
 523 }
 524
 525 int mlx5_query_port_dcbx_param(struct mlx5_core_dev *mdev, u32 *out)
 526 {
 527         u32 in[MLX5_ST_SZ_DW(dcbx_param)] = {0};
 528
 529         MLX5_SET(dcbx_param, in, port_number, 1);
 530
 531         return  mlx5_core_access_reg(mdev, in, sizeof(in), out,
 532                                     sizeof(in), MLX5_REG_DCBX_PARAM, 0, 0);
 533 }
 534
 535 int mlx5_set_port_dcbx_param(struct mlx5_core_dev *mdev, u32 *in)
 536 {
 537         u32 out[MLX5_ST_SZ_DW(dcbx_param)];
 538
 539         MLX5_SET(dcbx_param, in, port_number, 1);
 540
 541         return mlx5_core_access_reg(mdev, in, sizeof(out), out,
 542                                     sizeof(out), MLX5_REG_DCBX_PARAM, 0, 1);
 543 }
 544
 545 int mlx5_set_port_prio_tc(struct mlx5_core_dev *mdev, u8 *prio_tc)
 546 {
 547         u32 in[MLX5_ST_SZ_DW(qtct_reg)] = {0};
 548         u32 out[MLX5_ST_SZ_DW(qtct_reg)];
 549         int err;
 550         int i;
 551
 552         for (i = 0; i < 8; i++) {
 553                 if (prio_tc[i] > mlx5_max_tc(mdev))
 554                         return -EINVAL;
 555
 556                 MLX5_SET(qtct_reg, in, prio, i);
 557                 MLX5_SET(qtct_reg, in, tclass, prio_tc[i]);
 558
 559                 err = mlx5_core_access_reg(mdev, in, sizeof(in), out,
 560                                            sizeof(out), MLX5_REG_QTCT, 0, 1);
 561                 if (err)
 562                         return err;
 563         }
 564
 565         return 0;
 566 }
 567 EXPORT_SYMBOL_GPL(mlx5_set_port_prio_tc);
 568
 569 int mlx5_query_port_prio_tc(struct mlx5_core_dev *mdev,
 570                             u8 prio, u8 *tc)
 571 {
 572         u32 in[MLX5_ST_SZ_DW(qtct_reg)];
 573         u32 out[MLX5_ST_SZ_DW(qtct_reg)];
 574         int err;
 575
 576         memset(in, 0, sizeof(in));
 577         memset(out, 0, sizeof(out));
 578
 579         MLX5_SET(qtct_reg, in, port_number, 1);
 580         MLX5_SET(qtct_reg, in, prio, prio);
 581
 582         err = mlx5_core_access_reg(mdev, in, sizeof(in), out,
 583                                    sizeof(out), MLX5_REG_QTCT, 0, 0);
 584         if (!err)
 585                 *tc = MLX5_GET(qtct_reg, out, tclass);
 586
 587         return err;
 588 }
 589 EXPORT_SYMBOL_GPL(mlx5_query_port_prio_tc);
 590
 591 static int mlx5_set_port_qetcr_reg(struct mlx5_core_dev *mdev, u32 *in,
 592                                    int inlen)
 593 {
 594         u32 out[MLX5_ST_SZ_DW(qetc_reg)];
 595
 596         if (!MLX5_CAP_GEN(mdev, ets))
 597                 return -EOPNOTSUPP;
 598
 599         return mlx5_core_access_reg(mdev, in, inlen, out, sizeof(out),
 600                                     MLX5_REG_QETCR, 0, 1);
 601 }
 602
 603 static int mlx5_query_port_qetcr_reg(struct mlx5_core_dev *mdev, u32 *out,
 604                                      int outlen)
 605 {
 606         u32 in[MLX5_ST_SZ_DW(qetc_reg)];
 607
 608         if (!MLX5_CAP_GEN(mdev, ets))
 609                 return -EOPNOTSUPP;
 610
 611         memset(in, 0, sizeof(in));
 612         return mlx5_core_access_reg(mdev, in, sizeof(in), out, outlen,
 613                                     MLX5_REG_QETCR, 0, 0);
 614 }
 615
 616 int mlx5_set_port_tc_group(struct mlx5_core_dev *mdev, u8 *tc_group)
 617 {
 618         u32 in[MLX5_ST_SZ_DW(qetc_reg)] = {0};
 619         int i;
 620
 621         for (i = 0; i <= mlx5_max_tc(mdev); i++) {
 622                 MLX5_SET(qetc_reg, in, tc_configuration[i].g, 1);
 623                 MLX5_SET(qetc_reg, in, tc_configuration[i].group, tc_group[i]);
 624         }
 625
 626         return mlx5_set_port_qetcr_reg(mdev, in, sizeof(in));
 627 }
 628 EXPORT_SYMBOL_GPL(mlx5_set_port_tc_group);
 629
 630 int mlx5_query_port_tc_group(struct mlx5_core_dev *mdev,
 631                              u8 tc, u8 *tc_group)
 632 {
 633         u32 out[MLX5_ST_SZ_DW(qetc_reg)];
 634         void *ets_tcn_conf;
 635         int err;
 636
 637         err = mlx5_query_port_qetcr_reg(mdev, out, sizeof(out));
 638         if (err)
 639                 return err;
 640
 641         ets_tcn_conf = MLX5_ADDR_OF(qetc_reg, out,
 642                                     tc_configuration[tc]);
 643
 644         *tc_group = MLX5_GET(ets_tcn_config_reg, ets_tcn_conf,
 645                              group);
 646
 647         return 0;
 648 }
 649 EXPORT_SYMBOL_GPL(mlx5_query_port_tc_group);
 650
 651 int mlx5_set_port_tc_bw_alloc(struct mlx5_core_dev *mdev, u8 *tc_bw)
 652 {
 653         u32 in[MLX5_ST_SZ_DW(qetc_reg)] = {0};
 654         int i;
 655
 656         for (i = 0; i <= mlx5_max_tc(mdev); i++) {
 657                 MLX5_SET(qetc_reg, in, tc_configuration[i].b, 1);
 658                 MLX5_SET(qetc_reg, in, tc_configuration[i].bw_allocation, tc_bw[i]);
 659         }
 660
 661         return mlx5_set_port_qetcr_reg(mdev, in, sizeof(in));
 662 }
 663 EXPORT_SYMBOL_GPL(mlx5_set_port_tc_bw_alloc);
 664
 665 int mlx5_query_port_tc_bw_alloc(struct mlx5_core_dev *mdev,
 666                                 u8 tc, u8 *bw_pct)
 667 {
 668         u32 out[MLX5_ST_SZ_DW(qetc_reg)];
 669         void *ets_tcn_conf;
 670         int err;
 671
 672         err = mlx5_query_port_qetcr_reg(mdev, out, sizeof(out));
 673         if (err)
 674                 return err;
 675
 676         ets_tcn_conf = MLX5_ADDR_OF(qetc_reg, out,
 677                                     tc_configuration[tc]);
 678
 679         *bw_pct = MLX5_GET(ets_tcn_config_reg, ets_tcn_conf,
 680                            bw_allocation);
 681
 682         return 0;
 683 }
 684 EXPORT_SYMBOL_GPL(mlx5_query_port_tc_bw_alloc);
 685
 686 int mlx5_modify_port_ets_rate_limit(struct mlx5_core_dev *mdev,
 687                                     u8 *max_bw_value,
 688                                     u8 *max_bw_units)
 689 {
 690         u32 in[MLX5_ST_SZ_DW(qetc_reg)] = {0};
 691         void *ets_tcn_conf;
 692         int i;
 693
 694         MLX5_SET(qetc_reg, in, port_number, 1);
 695
 696         for (i = 0; i <= mlx5_max_tc(mdev); i++) {
 697                 ets_tcn_conf = MLX5_ADDR_OF(qetc_reg, in, tc_configuration[i]);
 698
 699                 MLX5_SET(ets_tcn_config_reg, ets_tcn_conf, r, 1);
 700                 MLX5_SET(ets_tcn_config_reg, ets_tcn_conf, max_bw_units,
 701                          max_bw_units[i]);
 702                 MLX5_SET(ets_tcn_config_reg, ets_tcn_conf, max_bw_value,
 703                          max_bw_value[i]);
 704         }
 705
 706         return mlx5_set_port_qetcr_reg(mdev, in, sizeof(in));
 707 }
 708 EXPORT_SYMBOL_GPL(mlx5_modify_port_ets_rate_limit);
 709
 710 int mlx5_query_port_ets_rate_limit(struct mlx5_core_dev *mdev,
 711                                    u8 *max_bw_value,
 712                                    u8 *max_bw_units)
 713 {
 714         u32 out[MLX5_ST_SZ_DW(qetc_reg)];
 715         void *ets_tcn_conf;
 716         int err;
 717         int i;
 718
 719         err = mlx5_query_port_qetcr_reg(mdev, out, sizeof(out));
 720         if (err)
 721                 return err;
 722
 723         for (i = 0; i <= mlx5_max_tc(mdev); i++) {
 724                 ets_tcn_conf = MLX5_ADDR_OF(qetc_reg, out, tc_configuration[i]);
 725
 726                 max_bw_value[i] = MLX5_GET(ets_tcn_config_reg, ets_tcn_conf,
 727                                            max_bw_value);
 728                 max_bw_units[i] = MLX5_GET(ets_tcn_config_reg, ets_tcn_conf,
 729                                            max_bw_units);
 730         }
 731
 732         return 0;
 733 }
 734 EXPORT_SYMBOL_GPL(mlx5_query_port_ets_rate_limit);
 735
 736 int mlx5_set_port_wol(struct mlx5_core_dev *mdev, u8 wol_mode)
 737 {
 738         u32 in[MLX5_ST_SZ_DW(set_wol_rol_in)]   = {0};
 739         u32 out[MLX5_ST_SZ_DW(set_wol_rol_out)] = {0};
 740
 741         MLX5_SET(set_wol_rol_in, in, opcode, MLX5_CMD_OP_SET_WOL_ROL);
 742         MLX5_SET(set_wol_rol_in, in, wol_mode_valid, 1);
 743         MLX5_SET(set_wol_rol_in, in, wol_mode, wol_mode);
 744         return mlx5_cmd_exec(mdev, in, sizeof(in), out, sizeof(out));
 745 }
 746 EXPORT_SYMBOL_GPL(mlx5_set_port_wol);
 747
 748 int mlx5_query_port_wol(struct mlx5_core_dev *mdev, u8 *wol_mode)
 749 {
 750         u32 in[MLX5_ST_SZ_DW(query_wol_rol_in)]   = {0};
 751         u32 out[MLX5_ST_SZ_DW(query_wol_rol_out)] = {0};
 752         int err;
 753
 754         MLX5_SET(query_wol_rol_in, in, opcode, MLX5_CMD_OP_QUERY_WOL_ROL);
 755         err = mlx5_cmd_exec(mdev, in, sizeof(in), out, sizeof(out));
 756         if (!err)
 757                 *wol_mode = MLX5_GET(query_wol_rol_out, out, wol_mode);
 758
 759         return err;
 760 }
 761 EXPORT_SYMBOL_GPL(mlx5_query_port_wol);
 762
 763 int mlx5_query_ports_check(struct mlx5_core_dev *mdev, u32 *out, int outlen)
 764 {
 765         u32 in[MLX5_ST_SZ_DW(pcmr_reg)] = {0};
 766
 767         MLX5_SET(pcmr_reg, in, local_port, 1);
 768         return mlx5_core_access_reg(mdev, in, sizeof(in), out,
 769                                     outlen, MLX5_REG_PCMR, 0, 0);
 770 }
 771
 772 int mlx5_set_ports_check(struct mlx5_core_dev *mdev, u32 *in, int inlen)
 773 {
 774         u32 out[MLX5_ST_SZ_DW(pcmr_reg)];
 775
 776         return mlx5_core_access_reg(mdev, in, inlen, out,
 777                                     sizeof(out), MLX5_REG_PCMR, 0, 1);
 778 }
 779
 780 int mlx5_set_port_fcs(struct mlx5_core_dev *mdev, u8 enable)
 781 {
 782         u32 in[MLX5_ST_SZ_DW(pcmr_reg)] = {0};
 783         int err;
 784
 785         err = mlx5_query_ports_check(mdev, in, sizeof(in));
 786         if (err)
 787                 return err;
 788         MLX5_SET(pcmr_reg, in, local_port, 1);
 789         MLX5_SET(pcmr_reg, in, fcs_chk, enable);
 790         return mlx5_set_ports_check(mdev, in, sizeof(in));
 791 }
 792
 793 void mlx5_query_port_fcs(struct mlx5_core_dev *mdev, bool *supported,
 794                          bool *enabled)
 795 {
 796         u32 out[MLX5_ST_SZ_DW(pcmr_reg)];
 797         /* Default values for FW which do not support MLX5_REG_PCMR */
 798         *supported = false;
 799         *enabled = true;
 800
 801         if (!MLX5_CAP_GEN(mdev, ports_check))
 802                 return;
 803
 804         if (mlx5_query_ports_check(mdev, out, sizeof(out)))
 805                 return;
 806
 807         *supported = !!(MLX5_GET(pcmr_reg, out, fcs_cap));
 808         *enabled = !!(MLX5_GET(pcmr_reg, out, fcs_chk));
 809 }
 810
 811 int mlx5_query_mtpps(struct mlx5_core_dev *mdev, u32 *mtpps, u32 mtpps_size)
 812 {
 813         u32 in[MLX5_ST_SZ_DW(mtpps_reg)] = {0};
 814
 815         return mlx5_core_access_reg(mdev, in, sizeof(in), mtpps,
 816                                     mtpps_size, MLX5_REG_MTPPS, 0, 0);
 817 }
 818
 819 int mlx5_set_mtpps(struct mlx5_core_dev *mdev, u32 *mtpps, u32 mtpps_size)
 820 {
 821         u32 out[MLX5_ST_SZ_DW(mtpps_reg)] = {0};
 822
 823         return mlx5_core_access_reg(mdev, mtpps, mtpps_size, out,
 824                                     sizeof(out), MLX5_REG_MTPPS, 0, 1);
 825 }
 826
 827 int mlx5_query_mtppse(struct mlx5_core_dev *mdev, u8 pin, u8 *arm, u8 *mode)
 828 {
 829         u32 out[MLX5_ST_SZ_DW(mtppse_reg)] = {0};
 830         u32 in[MLX5_ST_SZ_DW(mtppse_reg)] = {0};
 831         int err = 0;
 832
 833         MLX5_SET(mtppse_reg, in, pin, pin);
 834
 835         err = mlx5_core_access_reg(mdev, in, sizeof(in), out,
 836                                    sizeof(out), MLX5_REG_MTPPSE, 0, 0);
 837         if (err)
 838                 return err;
 839
 840         *arm = MLX5_GET(mtppse_reg, in, event_arm);
 841         *mode = MLX5_GET(mtppse_reg, in, event_generation_mode);
 842
 843         return err;
 844 }
 845
 846 int mlx5_set_mtppse(struct mlx5_core_dev *mdev, u8 pin, u8 arm, u8 mode)
 847 {
 848         u32 out[MLX5_ST_SZ_DW(mtppse_reg)] = {0};
 849         u32 in[MLX5_ST_SZ_DW(mtppse_reg)] = {0};
 850
 851         MLX5_SET(mtppse_reg, in, pin, pin);
 852         MLX5_SET(mtppse_reg, in, event_arm, arm);
 853         MLX5_SET(mtppse_reg, in, event_generation_mode, mode);
 854
 855         return mlx5_core_access_reg(mdev, in, sizeof(in), out,
 856                                     sizeof(out), MLX5_REG_MTPPSE, 0, 1);
 857 }
 858
 859 int mlx5_set_trust_state(struct mlx5_core_dev *mdev, u8 trust_state)
 860 {
 861         u32 out[MLX5_ST_SZ_DW(qpts_reg)] = {};
 862         u32 in[MLX5_ST_SZ_DW(qpts_reg)] = {};
 863         int err;
 864
 865         MLX5_SET(qpts_reg, in, local_port, 1);
 866         MLX5_SET(qpts_reg, in, trust_state, trust_state);
 867
 868         err = mlx5_core_access_reg(mdev, in, sizeof(in), out,
 869                                    sizeof(out), MLX5_REG_QPTS, 0, 1);
 870         return err;
 871 }
 872
 873 int mlx5_query_trust_state(struct mlx5_core_dev *mdev, u8 *trust_state)
 874 {
 875         u32 out[MLX5_ST_SZ_DW(qpts_reg)] = {};
 876         u32 in[MLX5_ST_SZ_DW(qpts_reg)] = {};
 877         int err;
 878
 879         MLX5_SET(qpts_reg, in, local_port, 1);
 880
 881         err = mlx5_core_access_reg(mdev, in, sizeof(in), out,
 882                                    sizeof(out), MLX5_REG_QPTS, 0, 0);
 883         if (!err)
 884                 *trust_state = MLX5_GET(qpts_reg, out, trust_state);
 885
 886         return err;
 887 }
 888
 889 int mlx5_set_dscp2prio(struct mlx5_core_dev *mdev, u8 dscp, u8 prio)
 890 {
 891         int sz = MLX5_ST_SZ_BYTES(qpdpm_reg);
 892         void *qpdpm_dscp;
 893         void *out;
 894         void *in;
 895         int err;
 896
 897         in = kzalloc(sz, GFP_KERNEL);
 898         out = kzalloc(sz, GFP_KERNEL);
 899         if (!in || !out) {
 900                 err = -ENOMEM;
 901                 goto out;
 902         }
 903
 904         MLX5_SET(qpdpm_reg, in, local_port, 1);
 905         err = mlx5_core_access_reg(mdev, in, sz, out, sz, MLX5_REG_QPDPM, 0, 0);
 906         if (err)
 907                 goto out;
 908
 909         memcpy(in, out, sz);
 910         MLX5_SET(qpdpm_reg, in, local_port, 1);
 911
 912         /* Update the corresponding dscp entry */
 913         qpdpm_dscp = MLX5_ADDR_OF(qpdpm_reg, in, dscp[dscp]);
 914         MLX5_SET16(qpdpm_dscp_reg, qpdpm_dscp, prio, prio);
 915         MLX5_SET16(qpdpm_dscp_reg, qpdpm_dscp, e, 1);
 916         err = mlx5_core_access_reg(mdev, in, sz, out, sz, MLX5_REG_QPDPM, 0, 1);
 917
 918 out:
 919         kfree(in);
 920         kfree(out);
 921         return err;
 922 }
 923
 924 /* dscp2prio[i]: priority that dscp i mapped to */
 925 #define MLX5E_SUPPORTED_DSCP 64
 926 int mlx5_query_dscp2prio(struct mlx5_core_dev *mdev, u8 *dscp2prio)
 927 {
 928         int sz = MLX5_ST_SZ_BYTES(qpdpm_reg);
 929         void *qpdpm_dscp;
 930         void *out;
 931         void *in;
 932         int err;
 933         int i;
 934
 935         in = kzalloc(sz, GFP_KERNEL);
 936         out = kzalloc(sz, GFP_KERNEL);
 937         if (!in || !out) {
 938                 err = -ENOMEM;
 939                 goto out;
 940         }
 941
 942         MLX5_SET(qpdpm_reg, in, local_port, 1);
 943         err = mlx5_core_access_reg(mdev, in, sz, out, sz, MLX5_REG_QPDPM, 0, 0);
 944         if (err)
 945                 goto out;
 946
 947         for (i = 0; i < (MLX5E_SUPPORTED_DSCP); i++) {
 948                 qpdpm_dscp = MLX5_ADDR_OF(qpdpm_reg, out, dscp[i]);
 949                 dscp2prio[i] = MLX5_GET16(qpdpm_dscp_reg, qpdpm_dscp, prio);
 950         }
 951
 952 out:
 953         kfree(in);
 954         kfree(out);
 955         return err;
 956 }