drivers/net/ethernet/mellanox/mlx5/core/main.c

   1 /*
   2  * Copyright (c) 2013-2015, Mellanox Technologies. All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32
  33 #include <linux/highmem.h>
  34 #include <linux/module.h>
  35 #include <linux/init.h>
  36 #include <linux/errno.h>
  37 #include <linux/pci.h>
  38 #include <linux/dma-mapping.h>
  39 #include <linux/slab.h>
  40 #include <linux/io-mapping.h>
  41 #include <linux/interrupt.h>
  42 #include <linux/delay.h>
  43 #include <linux/mlx5/driver.h>
  44 #include <linux/mlx5/cq.h>
  45 #include <linux/mlx5/qp.h>
  46 #include <linux/debugfs.h>
  47 #include <linux/kmod.h>
  48 #include <linux/mlx5/mlx5_ifc.h>
  49 #include <linux/mlx5/vport.h>
  50 #ifdef CONFIG_RFS_ACCEL
  51 #include <linux/cpu_rmap.h>
  52 #endif
  53 #include <net/devlink.h>
  54 #include "mlx5_core.h"
  55 #include "lib/eq.h"
  56 #include "fs_core.h"
  57 #include "lib/mpfs.h"
  58 #include "eswitch.h"
  59 #include "devlink.h"
  60 #include "lib/mlx5.h"
  61 #include "fpga/core.h"
  62 #include "fpga/ipsec.h"
  63 #include "accel/ipsec.h"
  64 #include "accel/tls.h"
  65 #include "lib/clock.h"
  66 #include "lib/vxlan.h"
  67 #include "lib/geneve.h"
  68 #include "lib/devcom.h"
  69 #include "lib/pci_vsc.h"
  70 #include "diag/fw_tracer.h"
  71 #include "ecpf.h"
  72 #include "lib/hv_vhca.h"
  73 #include "diag/rsc_dump.h"
  74
  75 MODULE_AUTHOR("Eli Cohen <eli@mellanox.com>");
  76 MODULE_DESCRIPTION("Mellanox 5th generation network adapters (ConnectX series) core driver");
  77 MODULE_LICENSE("Dual BSD/GPL");
  78 MODULE_VERSION(DRIVER_VERSION);
  79
  80 unsigned int mlx5_core_debug_mask;
  81 module_param_named(debug_mask, mlx5_core_debug_mask, uint, 0644);
  82 MODULE_PARM_DESC(debug_mask, "debug mask: 1 = dump cmd data, 2 = dump cmd exec time, 3 = both. Default=0");
  83
  84 #define MLX5_DEFAULT_PROF       2
  85 static unsigned int prof_sel = MLX5_DEFAULT_PROF;
  86 module_param_named(prof_sel, prof_sel, uint, 0444);
  87 MODULE_PARM_DESC(prof_sel, "profile selector. Valid range 0 - 2");
  88
  89 static u32 sw_owner_id[4];
  90
  91 enum {
  92         MLX5_ATOMIC_REQ_MODE_BE = 0x0,
  93         MLX5_ATOMIC_REQ_MODE_HOST_ENDIANNESS = 0x1,
  94 };
  95
  96 static struct mlx5_profile profile[] = {
  97         [0] = {
  98                 .mask           = 0,
  99         },
 100         [1] = {
 101                 .mask           = MLX5_PROF_MASK_QP_SIZE,
 102                 .log_max_qp     = 12,
 103         },
 104         [2] = {
 105                 .mask           = MLX5_PROF_MASK_QP_SIZE |
 106                                   MLX5_PROF_MASK_MR_CACHE,
 107                 .log_max_qp     = 18,
 108                 .mr_cache[0]    = {
 109                         .size   = 500,
 110                         .limit  = 250
 111                 },
 112                 .mr_cache[1]    = {
 113                         .size   = 500,
 114                         .limit  = 250
 115                 },
 116                 .mr_cache[2]    = {
 117                         .size   = 500,
 118                         .limit  = 250
 119                 },
 120                 .mr_cache[3]    = {
 121                         .size   = 500,
 122                         .limit  = 250
 123                 },
 124                 .mr_cache[4]    = {
 125                         .size   = 500,
 126                         .limit  = 250
 127                 },
 128                 .mr_cache[5]    = {
 129                         .size   = 500,
 130                         .limit  = 250
 131                 },
 132                 .mr_cache[6]    = {
 133                         .size   = 500,
 134                         .limit  = 250
 135                 },
 136                 .mr_cache[7]    = {
 137                         .size   = 500,
 138                         .limit  = 250
 139                 },
 140                 .mr_cache[8]    = {
 141                         .size   = 500,
 142                         .limit  = 250
 143                 },
 144                 .mr_cache[9]    = {
 145                         .size   = 500,
 146                         .limit  = 250
 147                 },
 148                 .mr_cache[10]   = {
 149                         .size   = 500,
 150                         .limit  = 250
 151                 },
 152                 .mr_cache[11]   = {
 153                         .size   = 500,
 154                         .limit  = 250
 155                 },
 156                 .mr_cache[12]   = {
 157                         .size   = 64,
 158                         .limit  = 32
 159                 },
 160                 .mr_cache[13]   = {
 161                         .size   = 32,
 162                         .limit  = 16
 163                 },
 164                 .mr_cache[14]   = {
 165                         .size   = 16,
 166                         .limit  = 8
 167                 },
 168                 .mr_cache[15]   = {
 169                         .size   = 8,
 170                         .limit  = 4
 171                 },
 172         },
 173 };
 174
 175 #define FW_INIT_TIMEOUT_MILI            2000
 176 #define FW_INIT_WAIT_MS                 2
 177 #define FW_PRE_INIT_TIMEOUT_MILI        120000
 178 #define FW_INIT_WARN_MESSAGE_INTERVAL   20000
 179
 180 static int wait_fw_init(struct mlx5_core_dev *dev, u32 max_wait_mili,
 181                         u32 warn_time_mili)
 182 {
 183         unsigned long warn = jiffies + msecs_to_jiffies(warn_time_mili);
 184         unsigned long end = jiffies + msecs_to_jiffies(max_wait_mili);
 185         int err = 0;
 186
 187         BUILD_BUG_ON(FW_PRE_INIT_TIMEOUT_MILI < FW_INIT_WARN_MESSAGE_INTERVAL);
 188
 189         while (fw_initializing(dev)) {
 190                 if (time_after(jiffies, end)) {
 191                         err = -EBUSY;
 192                         break;
 193                 }
 194                 if (warn_time_mili && time_after(jiffies, warn)) {
 195                         mlx5_core_warn(dev, "Waiting for FW initialization, timeout abort in %ds\n",
 196                                        jiffies_to_msecs(end - warn) / 1000);
 197                         warn = jiffies + msecs_to_jiffies(warn_time_mili);
 198                 }
 199                 msleep(FW_INIT_WAIT_MS);
 200         }
 201
 202         return err;
 203 }
 204
 205 static void mlx5_set_driver_version(struct mlx5_core_dev *dev)
 206 {
 207         int driver_ver_sz = MLX5_FLD_SZ_BYTES(set_driver_version_in,
 208                                               driver_version);
 209         u8 in[MLX5_ST_SZ_BYTES(set_driver_version_in)] = {};
 210         int remaining_size = driver_ver_sz;
 211         char *string;
 212
 213         if (!MLX5_CAP_GEN(dev, driver_version))
 214                 return;
 215
 216         string = MLX5_ADDR_OF(set_driver_version_in, in, driver_version);
 217
 218         strncpy(string, "Linux", remaining_size);
 219
 220         remaining_size = max_t(int, 0, driver_ver_sz - strlen(string));
 221         strncat(string, ",", remaining_size);
 222
 223         remaining_size = max_t(int, 0, driver_ver_sz - strlen(string));
 224         strncat(string, DRIVER_NAME, remaining_size);
 225
 226         remaining_size = max_t(int, 0, driver_ver_sz - strlen(string));
 227         strncat(string, ",", remaining_size);
 228
 229         remaining_size = max_t(int, 0, driver_ver_sz - strlen(string));
 230         strncat(string, DRIVER_VERSION, remaining_size);
 231
 232         /*Send the command*/
 233         MLX5_SET(set_driver_version_in, in, opcode,
 234                  MLX5_CMD_OP_SET_DRIVER_VERSION);
 235
 236         mlx5_cmd_exec_in(dev, set_driver_version, in);
 237 }
 238
 239 static int set_dma_caps(struct pci_dev *pdev)
 240 {
 241         int err;
 242
 243         err = pci_set_dma_mask(pdev, DMA_BIT_MASK(64));
 244         if (err) {
 245                 dev_warn(&pdev->dev, "Warning: couldn't set 64-bit PCI DMA mask\n");
 246                 err = pci_set_dma_mask(pdev, DMA_BIT_MASK(32));
 247                 if (err) {
 248                         dev_err(&pdev->dev, "Can't set PCI DMA mask, aborting\n");
 249                         return err;
 250                 }
 251         }
 252
 253         err = pci_set_consistent_dma_mask(pdev, DMA_BIT_MASK(64));
 254         if (err) {
 255                 dev_warn(&pdev->dev,
 256                          "Warning: couldn't set 64-bit consistent PCI DMA mask\n");
 257                 err = pci_set_consistent_dma_mask(pdev, DMA_BIT_MASK(32));
 258                 if (err) {
 259                         dev_err(&pdev->dev,
 260                                 "Can't set consistent PCI DMA mask, aborting\n");
 261                         return err;
 262                 }
 263         }
 264
 265         dma_set_max_seg_size(&pdev->dev, 2u * 1024 * 1024 * 1024);
 266         return err;
 267 }
 268
 269 static int mlx5_pci_enable_device(struct mlx5_core_dev *dev)
 270 {
 271         struct pci_dev *pdev = dev->pdev;
 272         int err = 0;
 273
 274         mutex_lock(&dev->pci_status_mutex);
 275         if (dev->pci_status == MLX5_PCI_STATUS_DISABLED) {
 276                 err = pci_enable_device(pdev);
 277                 if (!err)
 278                         dev->pci_status = MLX5_PCI_STATUS_ENABLED;
 279         }
 280         mutex_unlock(&dev->pci_status_mutex);
 281
 282         return err;
 283 }
 284
 285 static void mlx5_pci_disable_device(struct mlx5_core_dev *dev)
 286 {
 287         struct pci_dev *pdev = dev->pdev;
 288
 289         mutex_lock(&dev->pci_status_mutex);
 290         if (dev->pci_status == MLX5_PCI_STATUS_ENABLED) {
 291                 pci_disable_device(pdev);
 292                 dev->pci_status = MLX5_PCI_STATUS_DISABLED;
 293         }
 294         mutex_unlock(&dev->pci_status_mutex);
 295 }
 296
 297 static int request_bar(struct pci_dev *pdev)
 298 {
 299         int err = 0;
 300
 301         if (!(pci_resource_flags(pdev, 0) & IORESOURCE_MEM)) {
 302                 dev_err(&pdev->dev, "Missing registers BAR, aborting\n");
 303                 return -ENODEV;
 304         }
 305
 306         err = pci_request_regions(pdev, DRIVER_NAME);
 307         if (err)
 308                 dev_err(&pdev->dev, "Couldn't get PCI resources, aborting\n");
 309
 310         return err;
 311 }
 312
 313 static void release_bar(struct pci_dev *pdev)
 314 {
 315         pci_release_regions(pdev);
 316 }
 317
 318 struct mlx5_reg_host_endianness {
 319         u8      he;
 320         u8      rsvd[15];
 321 };
 322
 323 #define CAP_MASK(pos, size) ((u64)((1 << (size)) - 1) << (pos))
 324
 325 enum {
 326         MLX5_CAP_BITS_RW_MASK = CAP_MASK(MLX5_CAP_OFF_CMDIF_CSUM, 2) |
 327                                 MLX5_DEV_CAP_FLAG_DCT,
 328 };
 329
 330 static u16 to_fw_pkey_sz(struct mlx5_core_dev *dev, u32 size)
 331 {
 332         switch (size) {
 333         case 128:
 334                 return 0;
 335         case 256:
 336                 return 1;
 337         case 512:
 338                 return 2;
 339         case 1024:
 340                 return 3;
 341         case 2048:
 342                 return 4;
 343         case 4096:
 344                 return 5;
 345         default:
 346                 mlx5_core_warn(dev, "invalid pkey table size %d\n", size);
 347                 return 0;
 348         }
 349 }
 350
 351 static int mlx5_core_get_caps_mode(struct mlx5_core_dev *dev,
 352                                    enum mlx5_cap_type cap_type,
 353                                    enum mlx5_cap_mode cap_mode)
 354 {
 355         u8 in[MLX5_ST_SZ_BYTES(query_hca_cap_in)];
 356         int out_sz = MLX5_ST_SZ_BYTES(query_hca_cap_out);
 357         void *out, *hca_caps;
 358         u16 opmod = (cap_type << 1) | (cap_mode & 0x01);
 359         int err;
 360
 361         memset(in, 0, sizeof(in));
 362         out = kzalloc(out_sz, GFP_KERNEL);
 363         if (!out)
 364                 return -ENOMEM;
 365
 366         MLX5_SET(query_hca_cap_in, in, opcode, MLX5_CMD_OP_QUERY_HCA_CAP);
 367         MLX5_SET(query_hca_cap_in, in, op_mod, opmod);
 368         err = mlx5_cmd_exec_inout(dev, query_hca_cap, in, out);
 369         if (err) {
 370                 mlx5_core_warn(dev,
 371                                "QUERY_HCA_CAP : type(%x) opmode(%x) Failed(%d)\n",
 372                                cap_type, cap_mode, err);
 373                 goto query_ex;
 374         }
 375
 376         hca_caps =  MLX5_ADDR_OF(query_hca_cap_out, out, capability);
 377
 378         switch (cap_mode) {
 379         case HCA_CAP_OPMOD_GET_MAX:
 380                 memcpy(dev->caps.hca_max[cap_type], hca_caps,
 381                        MLX5_UN_SZ_BYTES(hca_cap_union));
 382                 break;
 383         case HCA_CAP_OPMOD_GET_CUR:
 384                 memcpy(dev->caps.hca_cur[cap_type], hca_caps,
 385                        MLX5_UN_SZ_BYTES(hca_cap_union));
 386                 break;
 387         default:
 388                 mlx5_core_warn(dev,
 389                                "Tried to query dev cap type(%x) with wrong opmode(%x)\n",
 390                                cap_type, cap_mode);
 391                 err = -EINVAL;
 392                 break;
 393         }
 394 query_ex:
 395         kfree(out);
 396         return err;
 397 }
 398
 399 int mlx5_core_get_caps(struct mlx5_core_dev *dev, enum mlx5_cap_type cap_type)
 400 {
 401         int ret;
 402
 403         ret = mlx5_core_get_caps_mode(dev, cap_type, HCA_CAP_OPMOD_GET_CUR);
 404         if (ret)
 405                 return ret;
 406         return mlx5_core_get_caps_mode(dev, cap_type, HCA_CAP_OPMOD_GET_MAX);
 407 }
 408
 409 static int set_caps(struct mlx5_core_dev *dev, void *in, int opmod)
 410 {
 411         MLX5_SET(set_hca_cap_in, in, opcode, MLX5_CMD_OP_SET_HCA_CAP);
 412         MLX5_SET(set_hca_cap_in, in, op_mod, opmod << 1);
 413         return mlx5_cmd_exec_in(dev, set_hca_cap, in);
 414 }
 415
 416 static int handle_hca_cap_atomic(struct mlx5_core_dev *dev, void *set_ctx)
 417 {
 418         void *set_hca_cap;
 419         int req_endianness;
 420         int err;
 421
 422         if (!MLX5_CAP_GEN(dev, atomic))
 423                 return 0;
 424
 425         err = mlx5_core_get_caps(dev, MLX5_CAP_ATOMIC);
 426         if (err)
 427                 return err;
 428
 429         req_endianness =
 430                 MLX5_CAP_ATOMIC(dev,
 431                                 supported_atomic_req_8B_endianness_mode_1);
 432
 433         if (req_endianness != MLX5_ATOMIC_REQ_MODE_HOST_ENDIANNESS)
 434                 return 0;
 435
 436         set_hca_cap = MLX5_ADDR_OF(set_hca_cap_in, set_ctx, capability);
 437
 438         /* Set requestor to host endianness */
 439         MLX5_SET(atomic_caps, set_hca_cap, atomic_req_8B_endianness_mode,
 440                  MLX5_ATOMIC_REQ_MODE_HOST_ENDIANNESS);
 441
 442         return set_caps(dev, set_ctx, MLX5_SET_HCA_CAP_OP_MOD_ATOMIC);
 443 }
 444
 445 static int handle_hca_cap_odp(struct mlx5_core_dev *dev, void *set_ctx)
 446 {
 447         void *set_hca_cap;
 448         bool do_set = false;
 449         int err;
 450
 451         if (!IS_ENABLED(CONFIG_INFINIBAND_ON_DEMAND_PAGING) ||
 452             !MLX5_CAP_GEN(dev, pg))
 453                 return 0;
 454
 455         err = mlx5_core_get_caps(dev, MLX5_CAP_ODP);
 456         if (err)
 457                 return err;
 458
 459         set_hca_cap = MLX5_ADDR_OF(set_hca_cap_in, set_ctx, capability);
 460         memcpy(set_hca_cap, dev->caps.hca_cur[MLX5_CAP_ODP],
 461                MLX5_ST_SZ_BYTES(odp_cap));
 462
 463 #define ODP_CAP_SET_MAX(dev, field)                                            \
 464         do {                                                                   \
 465                 u32 _res = MLX5_CAP_ODP_MAX(dev, field);                       \
 466                 if (_res) {                                                    \
 467                         do_set = true;                                         \
 468                         MLX5_SET(odp_cap, set_hca_cap, field, _res);           \
 469                 }                                                              \
 470         } while (0)
 471
 472         ODP_CAP_SET_MAX(dev, ud_odp_caps.srq_receive);
 473         ODP_CAP_SET_MAX(dev, rc_odp_caps.srq_receive);
 474         ODP_CAP_SET_MAX(dev, xrc_odp_caps.srq_receive);
 475         ODP_CAP_SET_MAX(dev, xrc_odp_caps.send);
 476         ODP_CAP_SET_MAX(dev, xrc_odp_caps.receive);
 477         ODP_CAP_SET_MAX(dev, xrc_odp_caps.write);
 478         ODP_CAP_SET_MAX(dev, xrc_odp_caps.read);
 479         ODP_CAP_SET_MAX(dev, xrc_odp_caps.atomic);
 480         ODP_CAP_SET_MAX(dev, dc_odp_caps.srq_receive);
 481         ODP_CAP_SET_MAX(dev, dc_odp_caps.send);
 482         ODP_CAP_SET_MAX(dev, dc_odp_caps.receive);
 483         ODP_CAP_SET_MAX(dev, dc_odp_caps.write);
 484         ODP_CAP_SET_MAX(dev, dc_odp_caps.read);
 485         ODP_CAP_SET_MAX(dev, dc_odp_caps.atomic);
 486
 487         if (!do_set)
 488                 return 0;
 489
 490         return set_caps(dev, set_ctx, MLX5_SET_HCA_CAP_OP_MOD_ODP);
 491 }
 492
 493 static int handle_hca_cap(struct mlx5_core_dev *dev, void *set_ctx)
 494 {
 495         struct mlx5_profile *prof = dev->profile;
 496         void *set_hca_cap;
 497         int err;
 498
 499         err = mlx5_core_get_caps(dev, MLX5_CAP_GENERAL);
 500         if (err)
 501                 return err;
 502
 503         set_hca_cap = MLX5_ADDR_OF(set_hca_cap_in, set_ctx,
 504                                    capability);
 505         memcpy(set_hca_cap, dev->caps.hca_cur[MLX5_CAP_GENERAL],
 506                MLX5_ST_SZ_BYTES(cmd_hca_cap));
 507
 508         mlx5_core_dbg(dev, "Current Pkey table size %d Setting new size %d\n",
 509                       mlx5_to_sw_pkey_sz(MLX5_CAP_GEN(dev, pkey_table_size)),
 510                       128);
 511         /* we limit the size of the pkey table to 128 entries for now */
 512         MLX5_SET(cmd_hca_cap, set_hca_cap, pkey_table_size,
 513                  to_fw_pkey_sz(dev, 128));
 514
 515         /* Check log_max_qp from HCA caps to set in current profile */
 516         if (MLX5_CAP_GEN_MAX(dev, log_max_qp) < profile[prof_sel].log_max_qp) {
 517                 mlx5_core_warn(dev, "log_max_qp value in current profile is %d, changing it to HCA capability limit (%d)\n",
 518                                profile[prof_sel].log_max_qp,
 519                                MLX5_CAP_GEN_MAX(dev, log_max_qp));
 520                 profile[prof_sel].log_max_qp = MLX5_CAP_GEN_MAX(dev, log_max_qp);
 521         }
 522         if (prof->mask & MLX5_PROF_MASK_QP_SIZE)
 523                 MLX5_SET(cmd_hca_cap, set_hca_cap, log_max_qp,
 524                          prof->log_max_qp);
 525
 526         /* disable cmdif checksum */
 527         MLX5_SET(cmd_hca_cap, set_hca_cap, cmdif_checksum, 0);
 528
 529         /* Enable 4K UAR only when HCA supports it and page size is bigger
 530          * than 4K.
 531          */
 532         if (MLX5_CAP_GEN_MAX(dev, uar_4k) && PAGE_SIZE > 4096)
 533                 MLX5_SET(cmd_hca_cap, set_hca_cap, uar_4k, 1);
 534
 535         MLX5_SET(cmd_hca_cap, set_hca_cap, log_uar_page_sz, PAGE_SHIFT - 12);
 536
 537         if (MLX5_CAP_GEN_MAX(dev, cache_line_128byte))
 538                 MLX5_SET(cmd_hca_cap,
 539                          set_hca_cap,
 540                          cache_line_128byte,
 541                          cache_line_size() >= 128 ? 1 : 0);
 542
 543         if (MLX5_CAP_GEN_MAX(dev, dct))
 544                 MLX5_SET(cmd_hca_cap, set_hca_cap, dct, 1);
 545
 546         if (MLX5_CAP_GEN_MAX(dev, num_vhca_ports))
 547                 MLX5_SET(cmd_hca_cap,
 548                          set_hca_cap,
 549                          num_vhca_ports,
 550                          MLX5_CAP_GEN_MAX(dev, num_vhca_ports));
 551
 552         if (MLX5_CAP_GEN_MAX(dev, release_all_pages))
 553                 MLX5_SET(cmd_hca_cap, set_hca_cap, release_all_pages, 1);
 554
 555         return set_caps(dev, set_ctx, MLX5_SET_HCA_CAP_OP_MOD_GENERAL_DEVICE);
 556 }
 557
 558 static int handle_hca_cap_roce(struct mlx5_core_dev *dev, void *set_ctx)
 559 {
 560         void *set_hca_cap;
 561         int err;
 562
 563         if (!MLX5_CAP_GEN(dev, roce))
 564                 return 0;
 565
 566         err = mlx5_core_get_caps(dev, MLX5_CAP_ROCE);
 567         if (err)
 568                 return err;
 569
 570         if (MLX5_CAP_ROCE(dev, sw_r_roce_src_udp_port) ||
 571             !MLX5_CAP_ROCE_MAX(dev, sw_r_roce_src_udp_port))
 572                 return 0;
 573
 574         set_hca_cap = MLX5_ADDR_OF(set_hca_cap_in, set_ctx, capability);
 575         memcpy(set_hca_cap, dev->caps.hca_cur[MLX5_CAP_ROCE],
 576                MLX5_ST_SZ_BYTES(roce_cap));
 577         MLX5_SET(roce_cap, set_hca_cap, sw_r_roce_src_udp_port, 1);
 578
 579         err = set_caps(dev, set_ctx, MLX5_SET_HCA_CAP_OP_MOD_ROCE);
 580         return err;
 581 }
 582
 583 static int set_hca_cap(struct mlx5_core_dev *dev)
 584 {
 585         int set_sz = MLX5_ST_SZ_BYTES(set_hca_cap_in);
 586         void *set_ctx;
 587         int err;
 588
 589         set_ctx = kzalloc(set_sz, GFP_KERNEL);
 590         if (!set_ctx)
 591                 return -ENOMEM;
 592
 593         err = handle_hca_cap(dev, set_ctx);
 594         if (err) {
 595                 mlx5_core_err(dev, "handle_hca_cap failed\n");
 596                 goto out;
 597         }
 598
 599         memset(set_ctx, 0, set_sz);
 600         err = handle_hca_cap_atomic(dev, set_ctx);
 601         if (err) {
 602                 mlx5_core_err(dev, "handle_hca_cap_atomic failed\n");
 603                 goto out;
 604         }
 605
 606         memset(set_ctx, 0, set_sz);
 607         err = handle_hca_cap_odp(dev, set_ctx);
 608         if (err) {
 609                 mlx5_core_err(dev, "handle_hca_cap_odp failed\n");
 610                 goto out;
 611         }
 612
 613         memset(set_ctx, 0, set_sz);
 614         err = handle_hca_cap_roce(dev, set_ctx);
 615         if (err) {
 616                 mlx5_core_err(dev, "handle_hca_cap_roce failed\n");
 617                 goto out;
 618         }
 619
 620 out:
 621         kfree(set_ctx);
 622         return err;
 623 }
 624
 625 static int set_hca_ctrl(struct mlx5_core_dev *dev)
 626 {
 627         struct mlx5_reg_host_endianness he_in;
 628         struct mlx5_reg_host_endianness he_out;
 629         int err;
 630
 631         if (!mlx5_core_is_pf(dev))
 632                 return 0;
 633
 634         memset(&he_in, 0, sizeof(he_in));
 635         he_in.he = MLX5_SET_HOST_ENDIANNESS;
 636         err = mlx5_core_access_reg(dev, &he_in,  sizeof(he_in),
 637                                         &he_out, sizeof(he_out),
 638                                         MLX5_REG_HOST_ENDIANNESS, 0, 1);
 639         return err;
 640 }
 641
 642 static int mlx5_core_set_hca_defaults(struct mlx5_core_dev *dev)
 643 {
 644         int ret = 0;
 645
 646         /* Disable local_lb by default */
 647         if (MLX5_CAP_GEN(dev, port_type) == MLX5_CAP_PORT_TYPE_ETH)
 648                 ret = mlx5_nic_vport_update_local_lb(dev, false);
 649
 650         return ret;
 651 }
 652
 653 int mlx5_core_enable_hca(struct mlx5_core_dev *dev, u16 func_id)
 654 {
 655         u32 in[MLX5_ST_SZ_DW(enable_hca_in)] = {};
 656
 657         MLX5_SET(enable_hca_in, in, opcode, MLX5_CMD_OP_ENABLE_HCA);
 658         MLX5_SET(enable_hca_in, in, function_id, func_id);
 659         MLX5_SET(enable_hca_in, in, embedded_cpu_function,
 660                  dev->caps.embedded_cpu);
 661         return mlx5_cmd_exec_in(dev, enable_hca, in);
 662 }
 663
 664 int mlx5_core_disable_hca(struct mlx5_core_dev *dev, u16 func_id)
 665 {
 666         u32 in[MLX5_ST_SZ_DW(disable_hca_in)] = {};
 667
 668         MLX5_SET(disable_hca_in, in, opcode, MLX5_CMD_OP_DISABLE_HCA);
 669         MLX5_SET(disable_hca_in, in, function_id, func_id);
 670         MLX5_SET(enable_hca_in, in, embedded_cpu_function,
 671                  dev->caps.embedded_cpu);
 672         return mlx5_cmd_exec_in(dev, disable_hca, in);
 673 }
 674
 675 u64 mlx5_read_internal_timer(struct mlx5_core_dev *dev,
 676                              struct ptp_system_timestamp *sts)
 677 {
 678         u32 timer_h, timer_h1, timer_l;
 679
 680         timer_h = ioread32be(&dev->iseg->internal_timer_h);
 681         ptp_read_system_prets(sts);
 682         timer_l = ioread32be(&dev->iseg->internal_timer_l);
 683         ptp_read_system_postts(sts);
 684         timer_h1 = ioread32be(&dev->iseg->internal_timer_h);
 685         if (timer_h != timer_h1) {
 686                 /* wrap around */
 687                 ptp_read_system_prets(sts);
 688                 timer_l = ioread32be(&dev->iseg->internal_timer_l);
 689                 ptp_read_system_postts(sts);
 690         }
 691
 692         return (u64)timer_l | (u64)timer_h1 << 32;
 693 }
 694
 695 static int mlx5_core_set_issi(struct mlx5_core_dev *dev)
 696 {
 697         u32 query_out[MLX5_ST_SZ_DW(query_issi_out)] = {};
 698         u32 query_in[MLX5_ST_SZ_DW(query_issi_in)] = {};
 699         u32 sup_issi;
 700         int err;
 701
 702         MLX5_SET(query_issi_in, query_in, opcode, MLX5_CMD_OP_QUERY_ISSI);
 703         err = mlx5_cmd_exec_inout(dev, query_issi, query_in, query_out);
 704         if (err) {
 705                 u32 syndrome;
 706                 u8 status;
 707
 708                 mlx5_cmd_mbox_status(query_out, &status, &syndrome);
 709                 if (!status || syndrome == MLX5_DRIVER_SYND) {
 710                         mlx5_core_err(dev, "Failed to query ISSI err(%d) status(%d) synd(%d)\n",
 711                                       err, status, syndrome);
 712                         return err;
 713                 }
 714
 715                 mlx5_core_warn(dev, "Query ISSI is not supported by FW, ISSI is 0\n");
 716                 dev->issi = 0;
 717                 return 0;
 718         }
 719
 720         sup_issi = MLX5_GET(query_issi_out, query_out, supported_issi_dw0);
 721
 722         if (sup_issi & (1 << 1)) {
 723                 u32 set_in[MLX5_ST_SZ_DW(set_issi_in)] = {};
 724
 725                 MLX5_SET(set_issi_in, set_in, opcode, MLX5_CMD_OP_SET_ISSI);
 726                 MLX5_SET(set_issi_in, set_in, current_issi, 1);
 727                 err = mlx5_cmd_exec_in(dev, set_issi, set_in);
 728                 if (err) {
 729                         mlx5_core_err(dev, "Failed to set ISSI to 1 err(%d)\n",
 730                                       err);
 731                         return err;
 732                 }
 733
 734                 dev->issi = 1;
 735
 736                 return 0;
 737         } else if (sup_issi & (1 << 0) || !sup_issi) {
 738                 return 0;
 739         }
 740
 741         return -EOPNOTSUPP;
 742 }
 743
 744 static int mlx5_pci_init(struct mlx5_core_dev *dev, struct pci_dev *pdev,
 745                          const struct pci_device_id *id)
 746 {
 747         struct mlx5_priv *priv = &dev->priv;
 748         int err = 0;
 749
 750         mutex_init(&dev->pci_status_mutex);
 751         pci_set_drvdata(dev->pdev, dev);
 752
 753         dev->bar_addr = pci_resource_start(pdev, 0);
 754         priv->numa_node = dev_to_node(&dev->pdev->dev);
 755
 756         err = mlx5_pci_enable_device(dev);
 757         if (err) {
 758                 mlx5_core_err(dev, "Cannot enable PCI device, aborting\n");
 759                 return err;
 760         }
 761
 762         err = request_bar(pdev);
 763         if (err) {
 764                 mlx5_core_err(dev, "error requesting BARs, aborting\n");
 765                 goto err_disable;
 766         }
 767
 768         pci_set_master(pdev);
 769
 770         err = set_dma_caps(pdev);
 771         if (err) {
 772                 mlx5_core_err(dev, "Failed setting DMA capabilities mask, aborting\n");
 773                 goto err_clr_master;
 774         }
 775
 776         if (pci_enable_atomic_ops_to_root(pdev, PCI_EXP_DEVCAP2_ATOMIC_COMP32) &&
 777             pci_enable_atomic_ops_to_root(pdev, PCI_EXP_DEVCAP2_ATOMIC_COMP64) &&
 778             pci_enable_atomic_ops_to_root(pdev, PCI_EXP_DEVCAP2_ATOMIC_COMP128))
 779                 mlx5_core_dbg(dev, "Enabling pci atomics failed\n");
 780
 781         dev->iseg_base = dev->bar_addr;
 782         dev->iseg = ioremap(dev->iseg_base, sizeof(*dev->iseg));
 783         if (!dev->iseg) {
 784                 err = -ENOMEM;
 785                 mlx5_core_err(dev, "Failed mapping initialization segment, aborting\n");
 786                 goto err_clr_master;
 787         }
 788
 789         mlx5_pci_vsc_init(dev);
 790         dev->caps.embedded_cpu = mlx5_read_embedded_cpu(dev);
 791         return 0;
 792
 793 err_clr_master:
 794         pci_clear_master(dev->pdev);
 795         release_bar(dev->pdev);
 796 err_disable:
 797         mlx5_pci_disable_device(dev);
 798         return err;
 799 }
 800
 801 static void mlx5_pci_close(struct mlx5_core_dev *dev)
 802 {
 803         iounmap(dev->iseg);
 804         pci_clear_master(dev->pdev);
 805         release_bar(dev->pdev);
 806         mlx5_pci_disable_device(dev);
 807 }
 808
 809 static int mlx5_init_once(struct mlx5_core_dev *dev)
 810 {
 811         int err;
 812
 813         dev->priv.devcom = mlx5_devcom_register_device(dev);
 814         if (IS_ERR(dev->priv.devcom))
 815                 mlx5_core_err(dev, "failed to register with devcom (0x%p)\n",
 816                               dev->priv.devcom);
 817
 818         err = mlx5_query_board_id(dev);
 819         if (err) {
 820                 mlx5_core_err(dev, "query board id failed\n");
 821                 goto err_devcom;
 822         }
 823
 824         err = mlx5_irq_table_init(dev);
 825         if (err) {
 826                 mlx5_core_err(dev, "failed to initialize irq table\n");
 827                 goto err_devcom;
 828         }
 829
 830         err = mlx5_eq_table_init(dev);
 831         if (err) {
 832                 mlx5_core_err(dev, "failed to initialize eq\n");
 833                 goto err_irq_cleanup;
 834         }
 835
 836         err = mlx5_events_init(dev);
 837         if (err) {
 838                 mlx5_core_err(dev, "failed to initialize events\n");
 839                 goto err_eq_cleanup;
 840         }
 841
 842         mlx5_cq_debugfs_init(dev);
 843
 844         mlx5_init_reserved_gids(dev);
 845
 846         mlx5_init_clock(dev);
 847
 848         dev->vxlan = mlx5_vxlan_create(dev);
 849         dev->geneve = mlx5_geneve_create(dev);
 850
 851         err = mlx5_init_rl_table(dev);
 852         if (err) {
 853                 mlx5_core_err(dev, "Failed to init rate limiting\n");
 854                 goto err_tables_cleanup;
 855         }
 856
 857         err = mlx5_mpfs_init(dev);
 858         if (err) {
 859                 mlx5_core_err(dev, "Failed to init l2 table %d\n", err);
 860                 goto err_rl_cleanup;
 861         }
 862
 863         err = mlx5_sriov_init(dev);
 864         if (err) {
 865                 mlx5_core_err(dev, "Failed to init sriov %d\n", err);
 866                 goto err_mpfs_cleanup;
 867         }
 868
 869         err = mlx5_eswitch_init(dev);
 870         if (err) {
 871                 mlx5_core_err(dev, "Failed to init eswitch %d\n", err);
 872                 goto err_sriov_cleanup;
 873         }
 874
 875         err = mlx5_fpga_init(dev);
 876         if (err) {
 877                 mlx5_core_err(dev, "Failed to init fpga device %d\n", err);
 878                 goto err_eswitch_cleanup;
 879         }
 880
 881         dev->dm = mlx5_dm_create(dev);
 882         if (IS_ERR(dev->dm))
 883                 mlx5_core_warn(dev, "Failed to init device memory%d\n", err);
 884
 885         dev->tracer = mlx5_fw_tracer_create(dev);
 886         dev->hv_vhca = mlx5_hv_vhca_create(dev);
 887         dev->rsc_dump = mlx5_rsc_dump_create(dev);
 888
 889         return 0;
 890
 891 err_eswitch_cleanup:
 892         mlx5_eswitch_cleanup(dev->priv.eswitch);
 893 err_sriov_cleanup:
 894         mlx5_sriov_cleanup(dev);
 895 err_mpfs_cleanup:
 896         mlx5_mpfs_cleanup(dev);
 897 err_rl_cleanup:
 898         mlx5_cleanup_rl_table(dev);
 899 err_tables_cleanup:
 900         mlx5_geneve_destroy(dev->geneve);
 901         mlx5_vxlan_destroy(dev->vxlan);
 902         mlx5_cq_debugfs_cleanup(dev);
 903         mlx5_events_cleanup(dev);
 904 err_eq_cleanup:
 905         mlx5_eq_table_cleanup(dev);
 906 err_irq_cleanup:
 907         mlx5_irq_table_cleanup(dev);
 908 err_devcom:
 909         mlx5_devcom_unregister_device(dev->priv.devcom);
 910
 911         return err;
 912 }
 913
 914 static void mlx5_cleanup_once(struct mlx5_core_dev *dev)
 915 {
 916         mlx5_rsc_dump_destroy(dev);
 917         mlx5_hv_vhca_destroy(dev->hv_vhca);
 918         mlx5_fw_tracer_destroy(dev->tracer);
 919         mlx5_dm_cleanup(dev);
 920         mlx5_fpga_cleanup(dev);
 921         mlx5_eswitch_cleanup(dev->priv.eswitch);
 922         mlx5_sriov_cleanup(dev);
 923         mlx5_mpfs_cleanup(dev);
 924         mlx5_cleanup_rl_table(dev);
 925         mlx5_geneve_destroy(dev->geneve);
 926         mlx5_vxlan_destroy(dev->vxlan);
 927         mlx5_cleanup_clock(dev);
 928         mlx5_cleanup_reserved_gids(dev);
 929         mlx5_cq_debugfs_cleanup(dev);
 930         mlx5_events_cleanup(dev);
 931         mlx5_eq_table_cleanup(dev);
 932         mlx5_irq_table_cleanup(dev);
 933         mlx5_devcom_unregister_device(dev->priv.devcom);
 934 }
 935
 936 static int mlx5_function_setup(struct mlx5_core_dev *dev, bool boot)
 937 {
 938         int err;
 939
 940         mlx5_core_info(dev, "firmware version: %d.%d.%d\n", fw_rev_maj(dev),
 941                        fw_rev_min(dev), fw_rev_sub(dev));
 942
 943         /* Only PFs hold the relevant PCIe information for this query */
 944         if (mlx5_core_is_pf(dev))
 945                 pcie_print_link_status(dev->pdev);
 946
 947         /* wait for firmware to accept initialization segments configurations
 948          */
 949         err = wait_fw_init(dev, FW_PRE_INIT_TIMEOUT_MILI, FW_INIT_WARN_MESSAGE_INTERVAL);
 950         if (err) {
 951                 mlx5_core_err(dev, "Firmware over %d MS in pre-initializing state, aborting\n",
 952                               FW_PRE_INIT_TIMEOUT_MILI);
 953                 return err;
 954         }
 955
 956         err = mlx5_cmd_init(dev);
 957         if (err) {
 958                 mlx5_core_err(dev, "Failed initializing command interface, aborting\n");
 959                 return err;
 960         }
 961
 962         err = wait_fw_init(dev, FW_INIT_TIMEOUT_MILI, 0);
 963         if (err) {
 964                 mlx5_core_err(dev, "Firmware over %d MS in initializing state, aborting\n",
 965                               FW_INIT_TIMEOUT_MILI);
 966                 goto err_cmd_cleanup;
 967         }
 968
 969         err = mlx5_core_enable_hca(dev, 0);
 970         if (err) {
 971                 mlx5_core_err(dev, "enable hca failed\n");
 972                 goto err_cmd_cleanup;
 973         }
 974
 975         err = mlx5_core_set_issi(dev);
 976         if (err) {
 977                 mlx5_core_err(dev, "failed to set issi\n");
 978                 goto err_disable_hca;
 979         }
 980
 981         err = mlx5_satisfy_startup_pages(dev, 1);
 982         if (err) {
 983                 mlx5_core_err(dev, "failed to allocate boot pages\n");
 984                 goto err_disable_hca;
 985         }
 986
 987         err = set_hca_ctrl(dev);
 988         if (err) {
 989                 mlx5_core_err(dev, "set_hca_ctrl failed\n");
 990                 goto reclaim_boot_pages;
 991         }
 992
 993         err = set_hca_cap(dev);
 994         if (err) {
 995                 mlx5_core_err(dev, "set_hca_cap failed\n");
 996                 goto reclaim_boot_pages;
 997         }
 998
 999         err = mlx5_satisfy_startup_pages(dev, 0);
1000         if (err) {
1001                 mlx5_core_err(dev, "failed to allocate init pages\n");
1002                 goto reclaim_boot_pages;
1003         }
1004
1005         err = mlx5_cmd_init_hca(dev, sw_owner_id);
1006         if (err) {
1007                 mlx5_core_err(dev, "init hca failed\n");
1008                 goto reclaim_boot_pages;
1009         }
1010
1011         mlx5_set_driver_version(dev);
1012
1013         mlx5_start_health_poll(dev);
1014
1015         err = mlx5_query_hca_caps(dev);
1016         if (err) {
1017                 mlx5_core_err(dev, "query hca failed\n");
1018                 goto stop_health;
1019         }
1020
1021         return 0;
1022
1023 stop_health:
1024         mlx5_stop_health_poll(dev, boot);
1025 reclaim_boot_pages:
1026         mlx5_reclaim_startup_pages(dev);
1027 err_disable_hca:
1028         mlx5_core_disable_hca(dev, 0);
1029 err_cmd_cleanup:
1030         mlx5_cmd_cleanup(dev);
1031
1032         return err;
1033 }
1034
1035 static int mlx5_function_teardown(struct mlx5_core_dev *dev, bool boot)
1036 {
1037         int err;
1038
1039         mlx5_stop_health_poll(dev, boot);
1040         err = mlx5_cmd_teardown_hca(dev);
1041         if (err) {
1042                 mlx5_core_err(dev, "tear_down_hca failed, skip cleanup\n");
1043                 return err;
1044         }
1045         mlx5_reclaim_startup_pages(dev);
1046         mlx5_core_disable_hca(dev, 0);
1047         mlx5_cmd_cleanup(dev);
1048
1049         return 0;
1050 }
1051
1052 static int mlx5_load(struct mlx5_core_dev *dev)
1053 {
1054         int err;
1055
1056         dev->priv.uar = mlx5_get_uars_page(dev);
1057         if (IS_ERR(dev->priv.uar)) {
1058                 mlx5_core_err(dev, "Failed allocating uar, aborting\n");
1059                 err = PTR_ERR(dev->priv.uar);
1060                 return err;
1061         }
1062
1063         mlx5_events_start(dev);
1064         mlx5_pagealloc_start(dev);
1065
1066         err = mlx5_irq_table_create(dev);
1067         if (err) {
1068                 mlx5_core_err(dev, "Failed to alloc IRQs\n");
1069                 goto err_irq_table;
1070         }
1071
1072         err = mlx5_eq_table_create(dev);
1073         if (err) {
1074                 mlx5_core_err(dev, "Failed to create EQs\n");
1075                 goto err_eq_table;
1076         }
1077
1078         err = mlx5_fw_tracer_init(dev->tracer);
1079         if (err) {
1080                 mlx5_core_err(dev, "Failed to init FW tracer\n");
1081                 goto err_fw_tracer;
1082         }
1083
1084         mlx5_hv_vhca_init(dev->hv_vhca);
1085
1086         err = mlx5_rsc_dump_init(dev);
1087         if (err) {
1088                 mlx5_core_err(dev, "Failed to init Resource dump\n");
1089                 goto err_rsc_dump;
1090         }
1091
1092         err = mlx5_fpga_device_start(dev);
1093         if (err) {
1094                 mlx5_core_err(dev, "fpga device start failed %d\n", err);
1095                 goto err_fpga_start;
1096         }
1097
1098         err = mlx5_accel_ipsec_init(dev);
1099         if (err) {
1100                 mlx5_core_err(dev, "IPSec device start failed %d\n", err);
1101                 goto err_ipsec_start;
1102         }
1103
1104         err = mlx5_accel_tls_init(dev);
1105         if (err) {
1106                 mlx5_core_err(dev, "TLS device start failed %d\n", err);
1107                 goto err_tls_start;
1108         }
1109
1110         err = mlx5_init_fs(dev);
1111         if (err) {
1112                 mlx5_core_err(dev, "Failed to init flow steering\n");
1113                 goto err_fs;
1114         }
1115
1116         err = mlx5_core_set_hca_defaults(dev);
1117         if (err) {
1118                 mlx5_core_err(dev, "Failed to set hca defaults\n");
1119                 goto err_sriov;
1120         }
1121
1122         err = mlx5_sriov_attach(dev);
1123         if (err) {
1124                 mlx5_core_err(dev, "sriov init failed %d\n", err);
1125                 goto err_sriov;
1126         }
1127
1128         err = mlx5_ec_init(dev);
1129         if (err) {
1130                 mlx5_core_err(dev, "Failed to init embedded CPU\n");
1131                 goto err_ec;
1132         }
1133
1134         return 0;
1135
1136 err_ec:
1137         mlx5_sriov_detach(dev);
1138 err_sriov:
1139         mlx5_cleanup_fs(dev);
1140 err_fs:
1141         mlx5_accel_tls_cleanup(dev);
1142 err_tls_start:
1143         mlx5_accel_ipsec_cleanup(dev);
1144 err_ipsec_start:
1145         mlx5_fpga_device_stop(dev);
1146 err_fpga_start:
1147         mlx5_rsc_dump_cleanup(dev);
1148 err_rsc_dump:
1149         mlx5_hv_vhca_cleanup(dev->hv_vhca);
1150         mlx5_fw_tracer_cleanup(dev->tracer);
1151 err_fw_tracer:
1152         mlx5_eq_table_destroy(dev);
1153 err_eq_table:
1154         mlx5_irq_table_destroy(dev);
1155 err_irq_table:
1156         mlx5_pagealloc_stop(dev);
1157         mlx5_events_stop(dev);
1158         mlx5_put_uars_page(dev, dev->priv.uar);
1159         return err;
1160 }
1161
1162 static void mlx5_unload(struct mlx5_core_dev *dev)
1163 {
1164         mlx5_ec_cleanup(dev);
1165         mlx5_sriov_detach(dev);
1166         mlx5_cleanup_fs(dev);
1167         mlx5_accel_ipsec_cleanup(dev);
1168         mlx5_accel_tls_cleanup(dev);
1169         mlx5_fpga_device_stop(dev);
1170         mlx5_rsc_dump_cleanup(dev);
1171         mlx5_hv_vhca_cleanup(dev->hv_vhca);
1172         mlx5_fw_tracer_cleanup(dev->tracer);
1173         mlx5_eq_table_destroy(dev);
1174         mlx5_irq_table_destroy(dev);
1175         mlx5_pagealloc_stop(dev);
1176         mlx5_events_stop(dev);
1177         mlx5_put_uars_page(dev, dev->priv.uar);
1178 }
1179
1180 int mlx5_load_one(struct mlx5_core_dev *dev, bool boot)
1181 {
1182         int err = 0;
1183
1184         mutex_lock(&dev->intf_state_mutex);
1185         if (test_bit(MLX5_INTERFACE_STATE_UP, &dev->intf_state)) {
1186                 mlx5_core_warn(dev, "interface is up, NOP\n");
1187                 goto out;
1188         }
1189         /* remove any previous indication of internal error */
1190         dev->state = MLX5_DEVICE_STATE_UP;
1191
1192         err = mlx5_function_setup(dev, boot);
1193         if (err)
1194                 goto out;
1195
1196         if (boot) {
1197                 err = mlx5_init_once(dev);
1198                 if (err) {
1199                         mlx5_core_err(dev, "sw objs init failed\n");
1200                         goto function_teardown;
1201                 }
1202         }
1203
1204         err = mlx5_load(dev);
1205         if (err)
1206                 goto err_load;
1207
1208         if (boot) {
1209                 err = mlx5_devlink_register(priv_to_devlink(dev), dev->device);
1210                 if (err)
1211                         goto err_devlink_reg;
1212         }
1213
1214         if (mlx5_device_registered(dev))
1215                 mlx5_attach_device(dev);
1216         else
1217                 mlx5_register_device(dev);
1218
1219         set_bit(MLX5_INTERFACE_STATE_UP, &dev->intf_state);
1220 out:
1221         mutex_unlock(&dev->intf_state_mutex);
1222
1223         return err;
1224
1225 err_devlink_reg:
1226         mlx5_unload(dev);
1227 err_load:
1228         if (boot)
1229                 mlx5_cleanup_once(dev);
1230 function_teardown:
1231         mlx5_function_teardown(dev, boot);
1232         dev->state = MLX5_DEVICE_STATE_INTERNAL_ERROR;
1233         mutex_unlock(&dev->intf_state_mutex);
1234
1235         return err;
1236 }
1237
1238 void mlx5_unload_one(struct mlx5_core_dev *dev, bool cleanup)
1239 {
1240         if (cleanup) {
1241                 mlx5_unregister_device(dev);
1242                 mlx5_drain_health_wq(dev);
1243         }
1244
1245         mutex_lock(&dev->intf_state_mutex);
1246         if (!test_bit(MLX5_INTERFACE_STATE_UP, &dev->intf_state)) {
1247                 mlx5_core_warn(dev, "%s: interface is down, NOP\n",
1248                                __func__);
1249                 if (cleanup)
1250                         mlx5_cleanup_once(dev);
1251                 goto out;
1252         }
1253
1254         clear_bit(MLX5_INTERFACE_STATE_UP, &dev->intf_state);
1255
1256         if (mlx5_device_registered(dev))
1257                 mlx5_detach_device(dev);
1258
1259         mlx5_unload(dev);
1260
1261         if (cleanup)
1262                 mlx5_cleanup_once(dev);
1263
1264         mlx5_function_teardown(dev, cleanup);
1265 out:
1266         mutex_unlock(&dev->intf_state_mutex);
1267 }
1268
1269 static int mlx5_mdev_init(struct mlx5_core_dev *dev, int profile_idx)
1270 {
1271         struct mlx5_priv *priv = &dev->priv;
1272         int err;
1273
1274         dev->profile = &profile[profile_idx];
1275
1276         INIT_LIST_HEAD(&priv->ctx_list);
1277         spin_lock_init(&priv->ctx_lock);
1278         mutex_init(&dev->intf_state_mutex);
1279
1280         mutex_init(&priv->bfregs.reg_head.lock);
1281         mutex_init(&priv->bfregs.wc_head.lock);
1282         INIT_LIST_HEAD(&priv->bfregs.reg_head.list);
1283         INIT_LIST_HEAD(&priv->bfregs.wc_head.list);
1284
1285         mutex_init(&priv->alloc_mutex);
1286         mutex_init(&priv->pgdir_mutex);
1287         INIT_LIST_HEAD(&priv->pgdir_list);
1288
1289         priv->dbg_root = debugfs_create_dir(dev_name(dev->device),
1290                                             mlx5_debugfs_root);
1291         if (!priv->dbg_root) {
1292                 dev_err(dev->device, "mlx5_core: error, Cannot create debugfs dir, aborting\n");
1293                 return -ENOMEM;
1294         }
1295
1296         err = mlx5_health_init(dev);
1297         if (err)
1298                 goto err_health_init;
1299
1300         err = mlx5_pagealloc_init(dev);
1301         if (err)
1302                 goto err_pagealloc_init;
1303
1304         return 0;
1305
1306 err_pagealloc_init:
1307         mlx5_health_cleanup(dev);
1308 err_health_init:
1309         debugfs_remove(dev->priv.dbg_root);
1310
1311         return err;
1312 }
1313
1314 static void mlx5_mdev_uninit(struct mlx5_core_dev *dev)
1315 {
1316         mlx5_pagealloc_cleanup(dev);
1317         mlx5_health_cleanup(dev);
1318         debugfs_remove_recursive(dev->priv.dbg_root);
1319 }
1320
1321 #define MLX5_IB_MOD "mlx5_ib"
1322 static int init_one(struct pci_dev *pdev, const struct pci_device_id *id)
1323 {
1324         struct mlx5_core_dev *dev;
1325         struct devlink *devlink;
1326         int err;
1327
1328         devlink = mlx5_devlink_alloc();
1329         if (!devlink) {
1330                 dev_err(&pdev->dev, "devlink alloc failed\n");
1331                 return -ENOMEM;
1332         }
1333
1334         dev = devlink_priv(devlink);
1335         dev->device = &pdev->dev;
1336         dev->pdev = pdev;
1337
1338         dev->coredev_type = id->driver_data & MLX5_PCI_DEV_IS_VF ?
1339                          MLX5_COREDEV_VF : MLX5_COREDEV_PF;
1340
1341         err = mlx5_mdev_init(dev, prof_sel);
1342         if (err)
1343                 goto mdev_init_err;
1344
1345         err = mlx5_pci_init(dev, pdev, id);
1346         if (err) {
1347                 mlx5_core_err(dev, "mlx5_pci_init failed with error code %d\n",
1348                               err);
1349                 goto pci_init_err;
1350         }
1351
1352         err = mlx5_load_one(dev, true);
1353         if (err) {
1354                 mlx5_core_err(dev, "mlx5_load_one failed with error code %d\n",
1355                               err);
1356                 goto err_load_one;
1357         }
1358
1359         request_module_nowait(MLX5_IB_MOD);
1360
1361         err = mlx5_crdump_enable(dev);
1362         if (err)
1363                 dev_err(&pdev->dev, "mlx5_crdump_enable failed with error code %d\n", err);
1364
1365         pci_save_state(pdev);
1366         return 0;
1367
1368 err_load_one:
1369         mlx5_pci_close(dev);
1370 pci_init_err:
1371         mlx5_mdev_uninit(dev);
1372 mdev_init_err:
1373         mlx5_devlink_free(devlink);
1374
1375         return err;
1376 }
1377
1378 static void remove_one(struct pci_dev *pdev)
1379 {
1380         struct mlx5_core_dev *dev  = pci_get_drvdata(pdev);
1381         struct devlink *devlink = priv_to_devlink(dev);
1382
1383         mlx5_crdump_disable(dev);
1384         mlx5_devlink_unregister(devlink);
1385
1386         mlx5_unload_one(dev, true);
1387         mlx5_pci_close(dev);
1388         mlx5_mdev_uninit(dev);
1389         mlx5_devlink_free(devlink);
1390 }
1391
1392 static pci_ers_result_t mlx5_pci_err_detected(struct pci_dev *pdev,
1393                                               pci_channel_state_t state)
1394 {
1395         struct mlx5_core_dev *dev = pci_get_drvdata(pdev);
1396
1397         mlx5_core_info(dev, "%s was called\n", __func__);
1398
1399         mlx5_enter_error_state(dev, false);
1400         mlx5_error_sw_reset(dev);
1401         mlx5_unload_one(dev, false);
1402         mlx5_drain_health_wq(dev);
1403         mlx5_pci_disable_device(dev);
1404
1405         return state == pci_channel_io_perm_failure ?
1406                 PCI_ERS_RESULT_DISCONNECT : PCI_ERS_RESULT_NEED_RESET;
1407 }
1408
1409 /* wait for the device to show vital signs by waiting
1410  * for the health counter to start counting.
1411  */
1412 static int wait_vital(struct pci_dev *pdev)
1413 {
1414         struct mlx5_core_dev *dev = pci_get_drvdata(pdev);
1415         struct mlx5_core_health *health = &dev->priv.health;
1416         const int niter = 100;
1417         u32 last_count = 0;
1418         u32 count;
1419         int i;
1420
1421         for (i = 0; i < niter; i++) {
1422                 count = ioread32be(health->health_counter);
1423                 if (count && count != 0xffffffff) {
1424                         if (last_count && last_count != count) {
1425                                 mlx5_core_info(dev,
1426                                                "wait vital counter value 0x%x after %d iterations\n",
1427                                                count, i);
1428                                 return 0;
1429                         }
1430                         last_count = count;
1431                 }
1432                 msleep(50);
1433         }
1434
1435         return -ETIMEDOUT;
1436 }
1437
1438 static pci_ers_result_t mlx5_pci_slot_reset(struct pci_dev *pdev)
1439 {
1440         struct mlx5_core_dev *dev = pci_get_drvdata(pdev);
1441         int err;
1442
1443         mlx5_core_info(dev, "%s was called\n", __func__);
1444
1445         err = mlx5_pci_enable_device(dev);
1446         if (err) {
1447                 mlx5_core_err(dev, "%s: mlx5_pci_enable_device failed with error code: %d\n",
1448                               __func__, err);
1449                 return PCI_ERS_RESULT_DISCONNECT;
1450         }
1451
1452         pci_set_master(pdev);
1453         pci_restore_state(pdev);
1454         pci_save_state(pdev);
1455
1456         if (wait_vital(pdev)) {
1457                 mlx5_core_err(dev, "%s: wait_vital timed out\n", __func__);
1458                 return PCI_ERS_RESULT_DISCONNECT;
1459         }
1460
1461         return PCI_ERS_RESULT_RECOVERED;
1462 }
1463
1464 static void mlx5_pci_resume(struct pci_dev *pdev)
1465 {
1466         struct mlx5_core_dev *dev = pci_get_drvdata(pdev);
1467         int err;
1468
1469         mlx5_core_info(dev, "%s was called\n", __func__);
1470
1471         err = mlx5_load_one(dev, false);
1472         if (err)
1473                 mlx5_core_err(dev, "%s: mlx5_load_one failed with error code: %d\n",
1474                               __func__, err);
1475         else
1476                 mlx5_core_info(dev, "%s: device recovered\n", __func__);
1477 }
1478
1479 static const struct pci_error_handlers mlx5_err_handler = {
1480         .error_detected = mlx5_pci_err_detected,
1481         .slot_reset     = mlx5_pci_slot_reset,
1482         .resume         = mlx5_pci_resume
1483 };
1484
1485 static int mlx5_try_fast_unload(struct mlx5_core_dev *dev)
1486 {
1487         bool fast_teardown = false, force_teardown = false;
1488         int ret = 1;
1489
1490         fast_teardown = MLX5_CAP_GEN(dev, fast_teardown);
1491         force_teardown = MLX5_CAP_GEN(dev, force_teardown);
1492
1493         mlx5_core_dbg(dev, "force teardown firmware support=%d\n", force_teardown);
1494         mlx5_core_dbg(dev, "fast teardown firmware support=%d\n", fast_teardown);
1495
1496         if (!fast_teardown && !force_teardown)
1497                 return -EOPNOTSUPP;
1498
1499         if (dev->state == MLX5_DEVICE_STATE_INTERNAL_ERROR) {
1500                 mlx5_core_dbg(dev, "Device in internal error state, giving up\n");
1501                 return -EAGAIN;
1502         }
1503
1504         /* Panic tear down fw command will stop the PCI bus communication
1505          * with the HCA, so the health polll is no longer needed.
1506          */
1507         mlx5_drain_health_wq(dev);
1508         mlx5_stop_health_poll(dev, false);
1509
1510         ret = mlx5_cmd_fast_teardown_hca(dev);
1511         if (!ret)
1512                 goto succeed;
1513
1514         ret = mlx5_cmd_force_teardown_hca(dev);
1515         if (!ret)
1516                 goto succeed;
1517
1518         mlx5_core_dbg(dev, "Firmware couldn't do fast unload error: %d\n", ret);
1519         mlx5_start_health_poll(dev);
1520         return ret;
1521
1522 succeed:
1523         mlx5_enter_error_state(dev, true);
1524
1525         /* Some platforms requiring freeing the IRQ's in the shutdown
1526          * flow. If they aren't freed they can't be allocated after
1527          * kexec. There is no need to cleanup the mlx5_core software
1528          * contexts.
1529          */
1530         mlx5_core_eq_free_irqs(dev);
1531
1532         return 0;
1533 }
1534
1535 static void shutdown(struct pci_dev *pdev)
1536 {
1537         struct mlx5_core_dev *dev  = pci_get_drvdata(pdev);
1538         int err;
1539
1540         mlx5_core_info(dev, "Shutdown was called\n");
1541         err = mlx5_try_fast_unload(dev);
1542         if (err)
1543                 mlx5_unload_one(dev, false);
1544         mlx5_pci_disable_device(dev);
1545 }
1546
1547 static const struct pci_device_id mlx5_core_pci_table[] = {
1548         { PCI_VDEVICE(MELLANOX, PCI_DEVICE_ID_MELLANOX_CONNECTIB) },
1549         { PCI_VDEVICE(MELLANOX, 0x1012), MLX5_PCI_DEV_IS_VF},   /* Connect-IB VF */
1550         { PCI_VDEVICE(MELLANOX, PCI_DEVICE_ID_MELLANOX_CONNECTX4) },
1551         { PCI_VDEVICE(MELLANOX, 0x1014), MLX5_PCI_DEV_IS_VF},   /* ConnectX-4 VF */
1552         { PCI_VDEVICE(MELLANOX, PCI_DEVICE_ID_MELLANOX_CONNECTX4_LX) },
1553         { PCI_VDEVICE(MELLANOX, 0x1016), MLX5_PCI_DEV_IS_VF},   /* ConnectX-4LX VF */
1554         { PCI_VDEVICE(MELLANOX, 0x1017) },                      /* ConnectX-5, PCIe 3.0 */
1555         { PCI_VDEVICE(MELLANOX, 0x1018), MLX5_PCI_DEV_IS_VF},   /* ConnectX-5 VF */
1556         { PCI_VDEVICE(MELLANOX, 0x1019) },                      /* ConnectX-5 Ex */
1557         { PCI_VDEVICE(MELLANOX, 0x101a), MLX5_PCI_DEV_IS_VF},   /* ConnectX-5 Ex VF */
1558         { PCI_VDEVICE(MELLANOX, 0x101b) },                      /* ConnectX-6 */
1559         { PCI_VDEVICE(MELLANOX, 0x101c), MLX5_PCI_DEV_IS_VF},   /* ConnectX-6 VF */
1560         { PCI_VDEVICE(MELLANOX, 0x101d) },                      /* ConnectX-6 Dx */
1561         { PCI_VDEVICE(MELLANOX, 0x101e), MLX5_PCI_DEV_IS_VF},   /* ConnectX Family mlx5Gen Virtual Function */
1562         { PCI_VDEVICE(MELLANOX, 0x101f) },                      /* ConnectX-6 LX */
1563         { PCI_VDEVICE(MELLANOX, 0x1021) },                      /* ConnectX-7 */
1564         { PCI_VDEVICE(MELLANOX, 0xa2d2) },                      /* BlueField integrated ConnectX-5 network controller */
1565         { PCI_VDEVICE(MELLANOX, 0xa2d3), MLX5_PCI_DEV_IS_VF},   /* BlueField integrated ConnectX-5 network controller VF */
1566         { PCI_VDEVICE(MELLANOX, 0xa2d6) },                      /* BlueField-2 integrated ConnectX-6 Dx network controller */
1567         { 0, }
1568 };
1569
1570 MODULE_DEVICE_TABLE(pci, mlx5_core_pci_table);
1571
1572 void mlx5_disable_device(struct mlx5_core_dev *dev)
1573 {
1574         mlx5_error_sw_reset(dev);
1575         mlx5_unload_one(dev, false);
1576 }
1577
1578 void mlx5_recover_device(struct mlx5_core_dev *dev)
1579 {
1580         mlx5_pci_disable_device(dev);
1581         if (mlx5_pci_slot_reset(dev->pdev) == PCI_ERS_RESULT_RECOVERED)
1582                 mlx5_pci_resume(dev->pdev);
1583 }
1584
1585 static struct pci_driver mlx5_core_driver = {
1586         .name           = DRIVER_NAME,
1587         .id_table       = mlx5_core_pci_table,
1588         .probe          = init_one,
1589         .remove         = remove_one,
1590         .shutdown       = shutdown,
1591         .err_handler    = &mlx5_err_handler,
1592         .sriov_configure   = mlx5_core_sriov_configure,
1593 };
1594
1595 static void mlx5_core_verify_params(void)
1596 {
1597         if (prof_sel >= ARRAY_SIZE(profile)) {
1598                 pr_warn("mlx5_core: WARNING: Invalid module parameter prof_sel %d, valid range 0-%zu, changing back to default(%d)\n",
1599                         prof_sel,
1600                         ARRAY_SIZE(profile) - 1,
1601                         MLX5_DEFAULT_PROF);
1602                 prof_sel = MLX5_DEFAULT_PROF;
1603         }
1604 }
1605
1606 static int __init init(void)
1607 {
1608         int err;
1609
1610         get_random_bytes(&sw_owner_id, sizeof(sw_owner_id));
1611
1612         mlx5_core_verify_params();
1613         mlx5_accel_ipsec_build_fs_cmds();
1614         mlx5_register_debugfs();
1615
1616         err = pci_register_driver(&mlx5_core_driver);
1617         if (err)
1618                 goto err_debug;
1619
1620 #ifdef CONFIG_MLX5_CORE_EN
1621         mlx5e_init();
1622 #endif
1623
1624         return 0;
1625
1626 err_debug:
1627         mlx5_unregister_debugfs();
1628         return err;
1629 }
1630
1631 static void __exit cleanup(void)
1632 {
1633 #ifdef CONFIG_MLX5_CORE_EN
1634         mlx5e_cleanup();
1635 #endif
1636         pci_unregister_driver(&mlx5_core_driver);
1637         mlx5_unregister_debugfs();
1638 }
1639
1640 module_init(init);
1641 module_exit(cleanup);