drivers/net/ethernet/marvell/octeontx2/af/mbox.h

   1 /* SPDX-License-Identifier: GPL-2.0 */
   2 /*  Marvell OcteonTx2 RVU Admin Function driver
   3  *
   4  * Copyright (C) 2018 Marvell International Ltd.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License version 2 as
   8  * published by the Free Software Foundation.
   9  */
  10
  11 #ifndef MBOX_H
  12 #define MBOX_H
  13
  14 #include <linux/etherdevice.h>
  15 #include <linux/sizes.h>
  16
  17 #include "rvu_struct.h"
  18 #include "common.h"
  19
  20 #define MBOX_SIZE               SZ_64K
  21
  22 /* AF/PF: PF initiated, PF/VF VF initiated */
  23 #define MBOX_DOWN_RX_START      0
  24 #define MBOX_DOWN_RX_SIZE       (46 * SZ_1K)
  25 #define MBOX_DOWN_TX_START      (MBOX_DOWN_RX_START + MBOX_DOWN_RX_SIZE)
  26 #define MBOX_DOWN_TX_SIZE       (16 * SZ_1K)
  27 /* AF/PF: AF initiated, PF/VF PF initiated */
  28 #define MBOX_UP_RX_START        (MBOX_DOWN_TX_START + MBOX_DOWN_TX_SIZE)
  29 #define MBOX_UP_RX_SIZE         SZ_1K
  30 #define MBOX_UP_TX_START        (MBOX_UP_RX_START + MBOX_UP_RX_SIZE)
  31 #define MBOX_UP_TX_SIZE         SZ_1K
  32
  33 #if MBOX_UP_TX_SIZE + MBOX_UP_TX_START != MBOX_SIZE
  34 # error "incorrect mailbox area sizes"
  35 #endif
  36
  37 #define INTR_MASK(pfvfs) ((pfvfs < 64) ? (BIT_ULL(pfvfs) - 1) : (~0ull))
  38
  39 #define MBOX_RSP_TIMEOUT        2000 /* Time(ms) to wait for mbox response */
  40
  41 #define MBOX_MSG_ALIGN          16  /* Align mbox msg start to 16bytes */
  42
  43 /* Mailbox directions */
  44 #define MBOX_DIR_AFPF           0  /* AF replies to PF */
  45 #define MBOX_DIR_PFAF           1  /* PF sends messages to AF */
  46 #define MBOX_DIR_PFVF           2  /* PF replies to VF */
  47 #define MBOX_DIR_VFPF           3  /* VF sends messages to PF */
  48 #define MBOX_DIR_AFPF_UP        4  /* AF sends messages to PF */
  49 #define MBOX_DIR_PFAF_UP        5  /* PF replies to AF */
  50 #define MBOX_DIR_PFVF_UP        6  /* PF sends messages to VF */
  51 #define MBOX_DIR_VFPF_UP        7  /* VF replies to PF */
  52
  53 struct otx2_mbox_dev {
  54         void        *mbase;   /* This dev's mbox region */
  55         spinlock_t  mbox_lock;
  56         u16         msg_size; /* Total msg size to be sent */
  57         u16         rsp_size; /* Total rsp size to be sure the reply is ok */
  58         u16         num_msgs; /* No of msgs sent or waiting for response */
  59         u16         msgs_acked; /* No of msgs for which response is received */
  60 };
  61
  62 struct otx2_mbox {
  63         struct pci_dev *pdev;
  64         void   *hwbase;  /* Mbox region advertised by HW */
  65         void   *reg_base;/* CSR base for this dev */
  66         u64    trigger;  /* Trigger mbox notification */
  67         u16    tr_shift; /* Mbox trigger shift */
  68         u64    rx_start; /* Offset of Rx region in mbox memory */
  69         u64    tx_start; /* Offset of Tx region in mbox memory */
  70         u16    rx_size;  /* Size of Rx region */
  71         u16    tx_size;  /* Size of Tx region */
  72         u16    ndevs;    /* The number of peers */
  73         struct otx2_mbox_dev *dev;
  74 };
  75
  76 /* Header which preceeds all mbox messages */
  77 struct mbox_hdr {
  78         u64 msg_size;   /* Total msgs size embedded */
  79         u16  num_msgs;   /* No of msgs embedded */
  80 };
  81
  82 /* Header which preceeds every msg and is also part of it */
  83 struct mbox_msghdr {
  84         u16 pcifunc;     /* Who's sending this msg */
  85         u16 id;          /* Mbox message ID */
  86 #define OTX2_MBOX_REQ_SIG (0xdead)
  87 #define OTX2_MBOX_RSP_SIG (0xbeef)
  88         u16 sig;         /* Signature, for validating corrupted msgs */
  89 #define OTX2_MBOX_VERSION (0x0007)
  90         u16 ver;         /* Version of msg's structure for this ID */
  91         u16 next_msgoff; /* Offset of next msg within mailbox region */
  92         int rc;          /* Msg process'ed response code */
  93 };
  94
  95 void otx2_mbox_reset(struct otx2_mbox *mbox, int devid);
  96 void __otx2_mbox_reset(struct otx2_mbox *mbox, int devid);
  97 void otx2_mbox_destroy(struct otx2_mbox *mbox);
  98 int otx2_mbox_init(struct otx2_mbox *mbox, void __force *hwbase,
  99                    struct pci_dev *pdev, void __force *reg_base,
 100                    int direction, int ndevs);
 101 void otx2_mbox_msg_send(struct otx2_mbox *mbox, int devid);
 102 int otx2_mbox_wait_for_rsp(struct otx2_mbox *mbox, int devid);
 103 int otx2_mbox_busy_poll_for_rsp(struct otx2_mbox *mbox, int devid);
 104 struct mbox_msghdr *otx2_mbox_alloc_msg_rsp(struct otx2_mbox *mbox, int devid,
 105                                             int size, int size_rsp);
 106 struct mbox_msghdr *otx2_mbox_get_rsp(struct otx2_mbox *mbox, int devid,
 107                                       struct mbox_msghdr *msg);
 108 int otx2_mbox_check_rsp_msgs(struct otx2_mbox *mbox, int devid);
 109 int otx2_reply_invalid_msg(struct otx2_mbox *mbox, int devid,
 110                            u16 pcifunc, u16 id);
 111 bool otx2_mbox_nonempty(struct otx2_mbox *mbox, int devid);
 112 const char *otx2_mbox_id2name(u16 id);
 113 static inline struct mbox_msghdr *otx2_mbox_alloc_msg(struct otx2_mbox *mbox,
 114                                                       int devid, int size)
 115 {
 116         return otx2_mbox_alloc_msg_rsp(mbox, devid, size, 0);
 117 }
 118
 119 /* Mailbox message types */
 120 #define MBOX_MSG_MASK                           0xFFFF
 121 #define MBOX_MSG_INVALID                        0xFFFE
 122 #define MBOX_MSG_MAX                            0xFFFF
 123
 124 #define MBOX_MESSAGES                                                   \
 125 /* Generic mbox IDs (range 0x000 - 0x1FF) */                            \
 126 M(READY,                0x001, ready, msg_req, ready_msg_rsp)           \
 127 M(ATTACH_RESOURCES,     0x002, attach_resources, rsrc_attach, msg_rsp)  \
 128 M(DETACH_RESOURCES,     0x003, detach_resources, rsrc_detach, msg_rsp)  \
 129 M(MSIX_OFFSET,          0x005, msix_offset, msg_req, msix_offset_rsp)   \
 130 M(VF_FLR,               0x006, vf_flr, msg_req, msg_rsp)                \
 131 M(PTP_OP,               0x007, ptp_op, ptp_req, ptp_rsp)                \
 132 M(GET_HW_CAP,           0x008, get_hw_cap, msg_req, get_hw_cap_rsp)     \
 133 /* CGX mbox IDs (range 0x200 - 0x3FF) */                                \
 134 M(CGX_START_RXTX,       0x200, cgx_start_rxtx, msg_req, msg_rsp)        \
 135 M(CGX_STOP_RXTX,        0x201, cgx_stop_rxtx, msg_req, msg_rsp)         \
 136 M(CGX_STATS,            0x202, cgx_stats, msg_req, cgx_stats_rsp)       \
 137 M(CGX_MAC_ADDR_SET,     0x203, cgx_mac_addr_set, cgx_mac_addr_set_or_get,    \
 138                                 cgx_mac_addr_set_or_get)                \
 139 M(CGX_MAC_ADDR_GET,     0x204, cgx_mac_addr_get, cgx_mac_addr_set_or_get,    \
 140                                 cgx_mac_addr_set_or_get)                \
 141 M(CGX_PROMISC_ENABLE,   0x205, cgx_promisc_enable, msg_req, msg_rsp)    \
 142 M(CGX_PROMISC_DISABLE,  0x206, cgx_promisc_disable, msg_req, msg_rsp)   \
 143 M(CGX_START_LINKEVENTS, 0x207, cgx_start_linkevents, msg_req, msg_rsp)  \
 144 M(CGX_STOP_LINKEVENTS,  0x208, cgx_stop_linkevents, msg_req, msg_rsp)   \
 145 M(CGX_GET_LINKINFO,     0x209, cgx_get_linkinfo, msg_req, cgx_link_info_msg) \
 146 M(CGX_INTLBK_ENABLE,    0x20A, cgx_intlbk_enable, msg_req, msg_rsp)     \
 147 M(CGX_INTLBK_DISABLE,   0x20B, cgx_intlbk_disable, msg_req, msg_rsp)    \
 148 M(CGX_PTP_RX_ENABLE,    0x20C, cgx_ptp_rx_enable, msg_req, msg_rsp)     \
 149 M(CGX_PTP_RX_DISABLE,   0x20D, cgx_ptp_rx_disable, msg_req, msg_rsp)    \
 150 M(CGX_CFG_PAUSE_FRM,    0x20E, cgx_cfg_pause_frm, cgx_pause_frm_cfg,    \
 151                                cgx_pause_frm_cfg)                       \
 152 /* NPA mbox IDs (range 0x400 - 0x5FF) */                                \
 153 M(NPA_LF_ALLOC,         0x400, npa_lf_alloc,                            \
 154                                 npa_lf_alloc_req, npa_lf_alloc_rsp)     \
 155 M(NPA_LF_FREE,          0x401, npa_lf_free, msg_req, msg_rsp)           \
 156 M(NPA_AQ_ENQ,           0x402, npa_aq_enq, npa_aq_enq_req, npa_aq_enq_rsp)   \
 157 M(NPA_HWCTX_DISABLE,    0x403, npa_hwctx_disable, hwctx_disable_req, msg_rsp)\
 158 /* SSO/SSOW mbox IDs (range 0x600 - 0x7FF) */                           \
 159 /* TIM mbox IDs (range 0x800 - 0x9FF) */                                \
 160 /* CPT mbox IDs (range 0xA00 - 0xBFF) */                                \
 161 /* NPC mbox IDs (range 0x6000 - 0x7FFF) */                              \
 162 M(NPC_MCAM_ALLOC_ENTRY, 0x6000, npc_mcam_alloc_entry, npc_mcam_alloc_entry_req,\
 163                                 npc_mcam_alloc_entry_rsp)               \
 164 M(NPC_MCAM_FREE_ENTRY,  0x6001, npc_mcam_free_entry,                    \
 165                                  npc_mcam_free_entry_req, msg_rsp)      \
 166 M(NPC_MCAM_WRITE_ENTRY, 0x6002, npc_mcam_write_entry,                   \
 167                                  npc_mcam_write_entry_req, msg_rsp)     \
 168 M(NPC_MCAM_ENA_ENTRY,   0x6003, npc_mcam_ena_entry,                     \
 169                                  npc_mcam_ena_dis_entry_req, msg_rsp)   \
 170 M(NPC_MCAM_DIS_ENTRY,   0x6004, npc_mcam_dis_entry,                     \
 171                                  npc_mcam_ena_dis_entry_req, msg_rsp)   \
 172 M(NPC_MCAM_SHIFT_ENTRY, 0x6005, npc_mcam_shift_entry, npc_mcam_shift_entry_req,\
 173                                 npc_mcam_shift_entry_rsp)               \
 174 M(NPC_MCAM_ALLOC_COUNTER, 0x6006, npc_mcam_alloc_counter,               \
 175                                         npc_mcam_alloc_counter_req,     \
 176                                         npc_mcam_alloc_counter_rsp)     \
 177 M(NPC_MCAM_FREE_COUNTER,  0x6007, npc_mcam_free_counter,                \
 178                                     npc_mcam_oper_counter_req, msg_rsp) \
 179 M(NPC_MCAM_UNMAP_COUNTER, 0x6008, npc_mcam_unmap_counter,               \
 180                                    npc_mcam_unmap_counter_req, msg_rsp) \
 181 M(NPC_MCAM_CLEAR_COUNTER, 0x6009, npc_mcam_clear_counter,               \
 182                                    npc_mcam_oper_counter_req, msg_rsp)  \
 183 M(NPC_MCAM_COUNTER_STATS, 0x600a, npc_mcam_counter_stats,               \
 184                                    npc_mcam_oper_counter_req,           \
 185                                    npc_mcam_oper_counter_rsp)           \
 186 M(NPC_MCAM_ALLOC_AND_WRITE_ENTRY, 0x600b, npc_mcam_alloc_and_write_entry,      \
 187                                           npc_mcam_alloc_and_write_entry_req,  \
 188                                           npc_mcam_alloc_and_write_entry_rsp)  \
 189 M(NPC_GET_KEX_CFG,        0x600c, npc_get_kex_cfg,                      \
 190                                    msg_req, npc_get_kex_cfg_rsp)        \
 191 M(NPC_INSTALL_FLOW,       0x600d, npc_install_flow,                            \
 192                                   npc_install_flow_req, npc_install_flow_rsp)  \
 193 M(NPC_DELETE_FLOW,        0x600e, npc_delete_flow,                      \
 194                                   npc_delete_flow_req, msg_rsp)         \
 195 M(NPC_MCAM_READ_ENTRY,    0x600f, npc_mcam_read_entry,                  \
 196                                   npc_mcam_read_entry_req,              \
 197                                   npc_mcam_read_entry_rsp)              \
 198 M(NPC_MCAM_READ_BASE_RULE, 0x6011, npc_read_base_steer_rule,            \
 199                                    msg_req, npc_mcam_read_base_rule_rsp)  \
 200 /* NIX mbox IDs (range 0x8000 - 0xFFFF) */                              \
 201 M(NIX_LF_ALLOC,         0x8000, nix_lf_alloc,                           \
 202                                  nix_lf_alloc_req, nix_lf_alloc_rsp)    \
 203 M(NIX_LF_FREE,          0x8001, nix_lf_free, nix_lf_free_req, msg_rsp)  \
 204 M(NIX_AQ_ENQ,           0x8002, nix_aq_enq, nix_aq_enq_req, nix_aq_enq_rsp)  \
 205 M(NIX_HWCTX_DISABLE,    0x8003, nix_hwctx_disable,                      \
 206                                  hwctx_disable_req, msg_rsp)            \
 207 M(NIX_TXSCH_ALLOC,      0x8004, nix_txsch_alloc,                        \
 208                                  nix_txsch_alloc_req, nix_txsch_alloc_rsp)   \
 209 M(NIX_TXSCH_FREE,       0x8005, nix_txsch_free, nix_txsch_free_req, msg_rsp) \
 210 M(NIX_TXSCHQ_CFG,       0x8006, nix_txschq_cfg, nix_txschq_config, msg_rsp)  \
 211 M(NIX_STATS_RST,        0x8007, nix_stats_rst, msg_req, msg_rsp)        \
 212 M(NIX_VTAG_CFG,         0x8008, nix_vtag_cfg, nix_vtag_config,          \
 213                                  nix_vtag_config_rsp)                   \
 214 M(NIX_RSS_FLOWKEY_CFG,  0x8009, nix_rss_flowkey_cfg,                    \
 215                                  nix_rss_flowkey_cfg,                   \
 216                                  nix_rss_flowkey_cfg_rsp)               \
 217 M(NIX_SET_MAC_ADDR,     0x800a, nix_set_mac_addr, nix_set_mac_addr, msg_rsp) \
 218 M(NIX_SET_RX_MODE,      0x800b, nix_set_rx_mode, nix_rx_mode, msg_rsp)  \
 219 M(NIX_SET_HW_FRS,       0x800c, nix_set_hw_frs, nix_frs_cfg, msg_rsp)   \
 220 M(NIX_LF_START_RX,      0x800d, nix_lf_start_rx, msg_req, msg_rsp)      \
 221 M(NIX_LF_STOP_RX,       0x800e, nix_lf_stop_rx, msg_req, msg_rsp)       \
 222 M(NIX_MARK_FORMAT_CFG,  0x800f, nix_mark_format_cfg,                    \
 223                                  nix_mark_format_cfg,                   \
 224                                  nix_mark_format_cfg_rsp)               \
 225 M(NIX_SET_RX_CFG,       0x8010, nix_set_rx_cfg, nix_rx_cfg, msg_rsp)    \
 226 M(NIX_LSO_FORMAT_CFG,   0x8011, nix_lso_format_cfg,                     \
 227                                  nix_lso_format_cfg,                    \
 228                                  nix_lso_format_cfg_rsp)                \
 229 M(NIX_RXVLAN_ALLOC,     0x8012, nix_rxvlan_alloc, msg_req, msg_rsp)     \
 230 M(NIX_LF_PTP_TX_ENABLE, 0x8013, nix_lf_ptp_tx_enable, msg_req, msg_rsp) \
 231 M(NIX_LF_PTP_TX_DISABLE, 0x8014, nix_lf_ptp_tx_disable, msg_req, msg_rsp) \
 232 M(NIX_BP_ENABLE,        0x8016, nix_bp_enable, nix_bp_cfg_req,  \
 233                                 nix_bp_cfg_rsp) \
 234 M(NIX_BP_DISABLE,       0x8017, nix_bp_disable, nix_bp_cfg_req, msg_rsp) \
 235 M(NIX_GET_MAC_ADDR, 0x8018, nix_get_mac_addr, msg_req, nix_get_mac_addr_rsp) \
 236
 237 /* Messages initiated by AF (range 0xC00 - 0xDFF) */
 238 #define MBOX_UP_CGX_MESSAGES                                            \
 239 M(CGX_LINK_EVENT,       0xC00, cgx_link_event, cgx_link_info_msg, msg_rsp)
 240
 241 enum {
 242 #define M(_name, _id, _1, _2, _3) MBOX_MSG_ ## _name = _id,
 243 MBOX_MESSAGES
 244 MBOX_UP_CGX_MESSAGES
 245 #undef M
 246 };
 247
 248 /* Mailbox message formats */
 249
 250 #define RVU_DEFAULT_PF_FUNC     0xFFFF
 251
 252 /* Generic request msg used for those mbox messages which
 253  * don't send any data in the request.
 254  */
 255 struct msg_req {
 256         struct mbox_msghdr hdr;
 257 };
 258
 259 /* Generic rsponse msg used a ack or response for those mbox
 260  * messages which doesn't have a specific rsp msg format.
 261  */
 262 struct msg_rsp {
 263         struct mbox_msghdr hdr;
 264 };
 265
 266 /* RVU mailbox error codes
 267  * Range 256 - 300.
 268  */
 269 enum rvu_af_status {
 270         RVU_INVALID_VF_ID           = -256,
 271 };
 272
 273 struct ready_msg_rsp {
 274         struct mbox_msghdr hdr;
 275         u16    sclk_freq;       /* SCLK frequency (in MHz) */
 276         u16    rclk_freq;       /* RCLK frequency (in MHz) */
 277 };
 278
 279 /* Structure for requesting resource provisioning.
 280  * 'modify' flag to be used when either requesting more
 281  * or to detach partial of a cetain resource type.
 282  * Rest of the fields specify how many of what type to
 283  * be attached.
 284  * To request LFs from two blocks of same type this mailbox
 285  * can be sent twice as below:
 286  *      struct rsrc_attach *attach;
 287  *       .. Allocate memory for message ..
 288  *       attach->cptlfs = 3; <3 LFs from CPT0>
 289  *       .. Send message ..
 290  *       .. Allocate memory for message ..
 291  *       attach->modify = 1;
 292  *       attach->cpt_blkaddr = BLKADDR_CPT1;
 293  *       attach->cptlfs = 2; <2 LFs from CPT1>
 294  *       .. Send message ..
 295  */
 296 struct rsrc_attach {
 297         struct mbox_msghdr hdr;
 298         u8   modify:1;
 299         u8   npalf:1;
 300         u8   nixlf:1;
 301         u16  sso;
 302         u16  ssow;
 303         u16  timlfs;
 304         u16  cptlfs;
 305         int  cpt_blkaddr; /* BLKADDR_CPT0/BLKADDR_CPT1 or 0 for BLKADDR_CPT0 */
 306 };
 307
 308 /* Structure for relinquishing resources.
 309  * 'partial' flag to be used when relinquishing all resources
 310  * but only of a certain type. If not set, all resources of all
 311  * types provisioned to the RVU function will be detached.
 312  */
 313 struct rsrc_detach {
 314         struct mbox_msghdr hdr;
 315         u8 partial:1;
 316         u8 npalf:1;
 317         u8 nixlf:1;
 318         u8 sso:1;
 319         u8 ssow:1;
 320         u8 timlfs:1;
 321         u8 cptlfs:1;
 322 };
 323
 324 #define MSIX_VECTOR_INVALID     0xFFFF
 325 #define MAX_RVU_BLKLF_CNT       256
 326
 327 struct msix_offset_rsp {
 328         struct mbox_msghdr hdr;
 329         u16  npa_msixoff;
 330         u16  nix_msixoff;
 331         u8   sso;
 332         u8   ssow;
 333         u8   timlfs;
 334         u8   cptlfs;
 335         u16  sso_msixoff[MAX_RVU_BLKLF_CNT];
 336         u16  ssow_msixoff[MAX_RVU_BLKLF_CNT];
 337         u16  timlf_msixoff[MAX_RVU_BLKLF_CNT];
 338         u16  cptlf_msixoff[MAX_RVU_BLKLF_CNT];
 339         u8   cpt1_lfs;
 340         u16  cpt1_lf_msixoff[MAX_RVU_BLKLF_CNT];
 341 };
 342
 343 struct get_hw_cap_rsp {
 344         struct mbox_msghdr hdr;
 345         u8 nix_fixed_txschq_mapping; /* Schq mapping fixed or flexible */
 346         u8 nix_shaping;              /* Is shaping and coloring supported */
 347 };
 348
 349 /* CGX mbox message formats */
 350
 351 struct cgx_stats_rsp {
 352         struct mbox_msghdr hdr;
 353 #define CGX_RX_STATS_COUNT      13
 354 #define CGX_TX_STATS_COUNT      18
 355         u64 rx_stats[CGX_RX_STATS_COUNT];
 356         u64 tx_stats[CGX_TX_STATS_COUNT];
 357 };
 358
 359 /* Structure for requesting the operation for
 360  * setting/getting mac address in the CGX interface
 361  */
 362 struct cgx_mac_addr_set_or_get {
 363         struct mbox_msghdr hdr;
 364         u8 mac_addr[ETH_ALEN];
 365 };
 366
 367 struct cgx_link_user_info {
 368         uint64_t link_up:1;
 369         uint64_t full_duplex:1;
 370         uint64_t lmac_type_id:4;
 371         uint64_t speed:20; /* speed in Mbps */
 372 #define LMACTYPE_STR_LEN 16
 373         char lmac_type[LMACTYPE_STR_LEN];
 374 };
 375
 376 struct cgx_link_info_msg {
 377         struct mbox_msghdr hdr;
 378         struct cgx_link_user_info link_info;
 379 };
 380
 381 struct cgx_pause_frm_cfg {
 382         struct mbox_msghdr hdr;
 383         u8 set;
 384         /* set = 1 if the request is to config pause frames */
 385         /* set = 0 if the request is to fetch pause frames config */
 386         u8 rx_pause;
 387         u8 tx_pause;
 388 };
 389
 390 /* NPA mbox message formats */
 391
 392 /* NPA mailbox error codes
 393  * Range 301 - 400.
 394  */
 395 enum npa_af_status {
 396         NPA_AF_ERR_PARAM            = -301,
 397         NPA_AF_ERR_AQ_FULL          = -302,
 398         NPA_AF_ERR_AQ_ENQUEUE       = -303,
 399         NPA_AF_ERR_AF_LF_INVALID    = -304,
 400         NPA_AF_ERR_AF_LF_ALLOC      = -305,
 401         NPA_AF_ERR_LF_RESET         = -306,
 402 };
 403
 404 /* For NPA LF context alloc and init */
 405 struct npa_lf_alloc_req {
 406         struct mbox_msghdr hdr;
 407         int node;
 408         int aura_sz;  /* No of auras */
 409         u32 nr_pools; /* No of pools */
 410         u64 way_mask;
 411 };
 412
 413 struct npa_lf_alloc_rsp {
 414         struct mbox_msghdr hdr;
 415         u32 stack_pg_ptrs;  /* No of ptrs per stack page */
 416         u32 stack_pg_bytes; /* Size of stack page */
 417         u16 qints; /* NPA_AF_CONST::QINTS */
 418 };
 419
 420 /* NPA AQ enqueue msg */
 421 struct npa_aq_enq_req {
 422         struct mbox_msghdr hdr;
 423         u32 aura_id;
 424         u8 ctype;
 425         u8 op;
 426         union {
 427                 /* Valid when op == WRITE/INIT and ctype == AURA.
 428                  * LF fills the pool_id in aura.pool_addr. AF will translate
 429                  * the pool_id to pool context pointer.
 430                  */
 431                 struct npa_aura_s aura;
 432                 /* Valid when op == WRITE/INIT and ctype == POOL */
 433                 struct npa_pool_s pool;
 434         };
 435         /* Mask data when op == WRITE (1=write, 0=don't write) */
 436         union {
 437                 /* Valid when op == WRITE and ctype == AURA */
 438                 struct npa_aura_s aura_mask;
 439                 /* Valid when op == WRITE and ctype == POOL */
 440                 struct npa_pool_s pool_mask;
 441         };
 442 };
 443
 444 struct npa_aq_enq_rsp {
 445         struct mbox_msghdr hdr;
 446         union {
 447                 /* Valid when op == READ and ctype == AURA */
 448                 struct npa_aura_s aura;
 449                 /* Valid when op == READ and ctype == POOL */
 450                 struct npa_pool_s pool;
 451         };
 452 };
 453
 454 /* Disable all contexts of type 'ctype' */
 455 struct hwctx_disable_req {
 456         struct mbox_msghdr hdr;
 457         u8 ctype;
 458 };
 459
 460 /* NIX mbox message formats */
 461
 462 /* NIX mailbox error codes
 463  * Range 401 - 500.
 464  */
 465 enum nix_af_status {
 466         NIX_AF_ERR_PARAM            = -401,
 467         NIX_AF_ERR_AQ_FULL          = -402,
 468         NIX_AF_ERR_AQ_ENQUEUE       = -403,
 469         NIX_AF_ERR_AF_LF_INVALID    = -404,
 470         NIX_AF_ERR_AF_LF_ALLOC      = -405,
 471         NIX_AF_ERR_TLX_ALLOC_FAIL   = -406,
 472         NIX_AF_ERR_TLX_INVALID      = -407,
 473         NIX_AF_ERR_RSS_SIZE_INVALID = -408,
 474         NIX_AF_ERR_RSS_GRPS_INVALID = -409,
 475         NIX_AF_ERR_FRS_INVALID      = -410,
 476         NIX_AF_ERR_RX_LINK_INVALID  = -411,
 477         NIX_AF_INVAL_TXSCHQ_CFG     = -412,
 478         NIX_AF_SMQ_FLUSH_FAILED     = -413,
 479         NIX_AF_ERR_LF_RESET         = -414,
 480         NIX_AF_ERR_RSS_NOSPC_FIELD  = -415,
 481         NIX_AF_ERR_RSS_NOSPC_ALGO   = -416,
 482         NIX_AF_ERR_MARK_CFG_FAIL    = -417,
 483         NIX_AF_ERR_LSO_CFG_FAIL     = -418,
 484         NIX_AF_INVAL_NPA_PF_FUNC    = -419,
 485         NIX_AF_INVAL_SSO_PF_FUNC    = -420,
 486         NIX_AF_ERR_TX_VTAG_NOSPC    = -421,
 487         NIX_AF_ERR_RX_VTAG_INUSE    = -422,
 488 };
 489
 490 /* For NIX RX vtag action  */
 491 enum nix_rx_vtag0_type {
 492         NIX_AF_LFX_RX_VTAG_TYPE0, /* reserved for rx vlan offload */
 493         NIX_AF_LFX_RX_VTAG_TYPE1,
 494         NIX_AF_LFX_RX_VTAG_TYPE2,
 495         NIX_AF_LFX_RX_VTAG_TYPE3,
 496         NIX_AF_LFX_RX_VTAG_TYPE4,
 497         NIX_AF_LFX_RX_VTAG_TYPE5,
 498         NIX_AF_LFX_RX_VTAG_TYPE6,
 499         NIX_AF_LFX_RX_VTAG_TYPE7,
 500 };
 501
 502 /* For NIX LF context alloc and init */
 503 struct nix_lf_alloc_req {
 504         struct mbox_msghdr hdr;
 505         int node;
 506         u32 rq_cnt;   /* No of receive queues */
 507         u32 sq_cnt;   /* No of send queues */
 508         u32 cq_cnt;   /* No of completion queues */
 509         u8  xqe_sz;
 510         u16 rss_sz;
 511         u8  rss_grps;
 512         u16 npa_func;
 513         u16 sso_func;
 514         u64 rx_cfg;   /* See NIX_AF_LF(0..127)_RX_CFG */
 515         u64 way_mask;
 516 };
 517
 518 struct nix_lf_alloc_rsp {
 519         struct mbox_msghdr hdr;
 520         u16     sqb_size;
 521         u16     rx_chan_base;
 522         u16     tx_chan_base;
 523         u8      rx_chan_cnt; /* total number of RX channels */
 524         u8      tx_chan_cnt; /* total number of TX channels */
 525         u8      lso_tsov4_idx;
 526         u8      lso_tsov6_idx;
 527         u8      mac_addr[ETH_ALEN];
 528         u8      lf_rx_stats; /* NIX_AF_CONST1::LF_RX_STATS */
 529         u8      lf_tx_stats; /* NIX_AF_CONST1::LF_TX_STATS */
 530         u16     cints; /* NIX_AF_CONST2::CINTS */
 531         u16     qints; /* NIX_AF_CONST2::QINTS */
 532         u8      cgx_links;  /* No. of CGX links present in HW */
 533         u8      lbk_links;  /* No. of LBK links present in HW */
 534         u8      sdp_links;  /* No. of SDP links present in HW */
 535 };
 536
 537 struct nix_lf_free_req {
 538         struct mbox_msghdr hdr;
 539 #define NIX_LF_DISABLE_FLOWS            BIT_ULL(0)
 540 #define NIX_LF_DONT_FREE_TX_VTAG        BIT_ULL(1)
 541         u64 flags;
 542 };
 543
 544 /* NIX AQ enqueue msg */
 545 struct nix_aq_enq_req {
 546         struct mbox_msghdr hdr;
 547         u32  qidx;
 548         u8 ctype;
 549         u8 op;
 550         union {
 551                 struct nix_rq_ctx_s rq;
 552                 struct nix_sq_ctx_s sq;
 553                 struct nix_cq_ctx_s cq;
 554                 struct nix_rsse_s   rss;
 555                 struct nix_rx_mce_s mce;
 556         };
 557         union {
 558                 struct nix_rq_ctx_s rq_mask;
 559                 struct nix_sq_ctx_s sq_mask;
 560                 struct nix_cq_ctx_s cq_mask;
 561                 struct nix_rsse_s   rss_mask;
 562                 struct nix_rx_mce_s mce_mask;
 563         };
 564 };
 565
 566 struct nix_aq_enq_rsp {
 567         struct mbox_msghdr hdr;
 568         union {
 569                 struct nix_rq_ctx_s rq;
 570                 struct nix_sq_ctx_s sq;
 571                 struct nix_cq_ctx_s cq;
 572                 struct nix_rsse_s   rss;
 573                 struct nix_rx_mce_s mce;
 574         };
 575 };
 576
 577 /* Tx scheduler/shaper mailbox messages */
 578
 579 #define MAX_TXSCHQ_PER_FUNC             128
 580
 581 struct nix_txsch_alloc_req {
 582         struct mbox_msghdr hdr;
 583         /* Scheduler queue count request at each level */
 584         u16 schq_contig[NIX_TXSCH_LVL_CNT]; /* No of contiguous queues */
 585         u16 schq[NIX_TXSCH_LVL_CNT]; /* No of non-contiguous queues */
 586 };
 587
 588 struct nix_txsch_alloc_rsp {
 589         struct mbox_msghdr hdr;
 590         /* Scheduler queue count allocated at each level */
 591         u16 schq_contig[NIX_TXSCH_LVL_CNT];
 592         u16 schq[NIX_TXSCH_LVL_CNT];
 593         /* Scheduler queue list allocated at each level */
 594         u16 schq_contig_list[NIX_TXSCH_LVL_CNT][MAX_TXSCHQ_PER_FUNC];
 595         u16 schq_list[NIX_TXSCH_LVL_CNT][MAX_TXSCHQ_PER_FUNC];
 596         u8  aggr_level; /* Traffic aggregation scheduler level */
 597         u8  aggr_lvl_rr_prio; /* Aggregation lvl's RR_PRIO config */
 598         u8  link_cfg_lvl; /* LINKX_CFG CSRs mapped to TL3 or TL2's index ? */
 599 };
 600
 601 struct nix_txsch_free_req {
 602         struct mbox_msghdr hdr;
 603 #define TXSCHQ_FREE_ALL BIT_ULL(0)
 604         u16 flags;
 605         /* Scheduler queue level to be freed */
 606         u16 schq_lvl;
 607         /* List of scheduler queues to be freed */
 608         u16 schq;
 609 };
 610
 611 struct nix_txschq_config {
 612         struct mbox_msghdr hdr;
 613         u8 lvl; /* SMQ/MDQ/TL4/TL3/TL2/TL1 */
 614 #define TXSCHQ_IDX_SHIFT        16
 615 #define TXSCHQ_IDX_MASK         (BIT_ULL(10) - 1)
 616 #define TXSCHQ_IDX(reg, shift)  (((reg) >> (shift)) & TXSCHQ_IDX_MASK)
 617         u8 num_regs;
 618 #define MAX_REGS_PER_MBOX_MSG   20
 619         u64 reg[MAX_REGS_PER_MBOX_MSG];
 620         u64 regval[MAX_REGS_PER_MBOX_MSG];
 621 };
 622
 623 struct nix_vtag_config {
 624         struct mbox_msghdr hdr;
 625         /* '0' for 4 octet VTAG, '1' for 8 octet VTAG */
 626         u8 vtag_size;
 627         /* cfg_type is '0' for tx vlan cfg
 628          * cfg_type is '1' for rx vlan cfg
 629          */
 630         u8 cfg_type;
 631         union {
 632                 /* valid when cfg_type is '0' */
 633                 struct {
 634                         u64 vtag0;
 635                         u64 vtag1;
 636
 637                         /* cfg_vtag0 & cfg_vtag1 fields are valid
 638                          * when free_vtag0 & free_vtag1 are '0's.
 639                          */
 640                         /* cfg_vtag0 = 1 to configure vtag0 */
 641                         u8 cfg_vtag0 :1;
 642                         /* cfg_vtag1 = 1 to configure vtag1 */
 643                         u8 cfg_vtag1 :1;
 644
 645                         /* vtag0_idx & vtag1_idx are only valid when
 646                          * both cfg_vtag0 & cfg_vtag1 are '0's,
 647                          * these fields are used along with free_vtag0
 648                          * & free_vtag1 to free the nix lf's tx_vlan
 649                          * configuration.
 650                          *
 651                          * Denotes the indices of tx_vtag def registers
 652                          * that needs to be cleared and freed.
 653                          */
 654                         int vtag0_idx;
 655                         int vtag1_idx;
 656
 657                         /* free_vtag0 & free_vtag1 fields are valid
 658                          * when cfg_vtag0 & cfg_vtag1 are '0's.
 659                          */
 660                         /* free_vtag0 = 1 clears vtag0 configuration
 661                          * vtag0_idx denotes the index to be cleared.
 662                          */
 663                         u8 free_vtag0 :1;
 664                         /* free_vtag1 = 1 clears vtag1 configuration
 665                          * vtag1_idx denotes the index to be cleared.
 666                          */
 667                         u8 free_vtag1 :1;
 668                 } tx;
 669
 670                 /* valid when cfg_type is '1' */
 671                 struct {
 672                         /* rx vtag type index, valid values are in 0..7 range */
 673                         u8 vtag_type;
 674                         /* rx vtag strip */
 675                         u8 strip_vtag :1;
 676                         /* rx vtag capture */
 677                         u8 capture_vtag :1;
 678                 } rx;
 679         };
 680 };
 681
 682 struct nix_vtag_config_rsp {
 683         struct mbox_msghdr hdr;
 684         int vtag0_idx;
 685         int vtag1_idx;
 686         /* Indices of tx_vtag def registers used to configure
 687          * tx vtag0 & vtag1 headers, these indices are valid
 688          * when nix_vtag_config mbox requested for vtag0 and/
 689          * or vtag1 configuration.
 690          */
 691 };
 692
 693 struct nix_rss_flowkey_cfg {
 694         struct mbox_msghdr hdr;
 695         int     mcam_index;  /* MCAM entry index to modify */
 696 #define NIX_FLOW_KEY_TYPE_PORT  BIT(0)
 697 #define NIX_FLOW_KEY_TYPE_IPV4  BIT(1)
 698 #define NIX_FLOW_KEY_TYPE_IPV6  BIT(2)
 699 #define NIX_FLOW_KEY_TYPE_TCP   BIT(3)
 700 #define NIX_FLOW_KEY_TYPE_UDP   BIT(4)
 701 #define NIX_FLOW_KEY_TYPE_SCTP  BIT(5)
 702 #define NIX_FLOW_KEY_TYPE_NVGRE    BIT(6)
 703 #define NIX_FLOW_KEY_TYPE_VXLAN    BIT(7)
 704 #define NIX_FLOW_KEY_TYPE_GENEVE   BIT(8)
 705 #define NIX_FLOW_KEY_TYPE_ETH_DMAC BIT(9)
 706 #define NIX_FLOW_KEY_TYPE_IPV6_EXT BIT(10)
 707 #define NIX_FLOW_KEY_TYPE_GTPU       BIT(11)
 708 #define NIX_FLOW_KEY_TYPE_INNR_IPV4     BIT(12)
 709 #define NIX_FLOW_KEY_TYPE_INNR_IPV6     BIT(13)
 710 #define NIX_FLOW_KEY_TYPE_INNR_TCP      BIT(14)
 711 #define NIX_FLOW_KEY_TYPE_INNR_UDP      BIT(15)
 712 #define NIX_FLOW_KEY_TYPE_INNR_SCTP     BIT(16)
 713 #define NIX_FLOW_KEY_TYPE_INNR_ETH_DMAC BIT(17)
 714 #define NIX_FLOW_KEY_TYPE_VLAN          BIT(20)
 715         u32     flowkey_cfg; /* Flowkey types selected */
 716         u8      group;       /* RSS context or group */
 717 };
 718
 719 struct nix_rss_flowkey_cfg_rsp {
 720         struct mbox_msghdr hdr;
 721         u8      alg_idx; /* Selected algo index */
 722 };
 723
 724 struct nix_set_mac_addr {
 725         struct mbox_msghdr hdr;
 726         u8 mac_addr[ETH_ALEN]; /* MAC address to be set for this pcifunc */
 727 };
 728
 729 struct nix_get_mac_addr_rsp {
 730         struct mbox_msghdr hdr;
 731         u8 mac_addr[ETH_ALEN];
 732 };
 733
 734 struct nix_mark_format_cfg {
 735         struct mbox_msghdr hdr;
 736         u8 offset;
 737         u8 y_mask;
 738         u8 y_val;
 739         u8 r_mask;
 740         u8 r_val;
 741 };
 742
 743 struct nix_mark_format_cfg_rsp {
 744         struct mbox_msghdr hdr;
 745         u8 mark_format_idx;
 746 };
 747
 748 struct nix_rx_mode {
 749         struct mbox_msghdr hdr;
 750 #define NIX_RX_MODE_UCAST       BIT(0)
 751 #define NIX_RX_MODE_PROMISC     BIT(1)
 752 #define NIX_RX_MODE_ALLMULTI    BIT(2)
 753         u16     mode;
 754 };
 755
 756 struct nix_rx_cfg {
 757         struct mbox_msghdr hdr;
 758 #define NIX_RX_OL3_VERIFY   BIT(0)
 759 #define NIX_RX_OL4_VERIFY   BIT(1)
 760         u8 len_verify; /* Outer L3/L4 len check */
 761 #define NIX_RX_CSUM_OL4_VERIFY  BIT(0)
 762         u8 csum_verify; /* Outer L4 checksum verification */
 763 };
 764
 765 struct nix_frs_cfg {
 766         struct mbox_msghdr hdr;
 767         u8      update_smq;    /* Update SMQ's min/max lens */
 768         u8      update_minlen; /* Set minlen also */
 769         u8      sdp_link;      /* Set SDP RX link */
 770         u16     maxlen;
 771         u16     minlen;
 772 };
 773
 774 struct nix_lso_format_cfg {
 775         struct mbox_msghdr hdr;
 776         u64 field_mask;
 777 #define NIX_LSO_FIELD_MAX       8
 778         u64 fields[NIX_LSO_FIELD_MAX];
 779 };
 780
 781 struct nix_lso_format_cfg_rsp {
 782         struct mbox_msghdr hdr;
 783         u8 lso_format_idx;
 784 };
 785
 786 struct nix_bp_cfg_req {
 787         struct mbox_msghdr hdr;
 788         u16     chan_base; /* Starting channel number */
 789         u8      chan_cnt; /* Number of channels */
 790         u8      bpid_per_chan;
 791         /* bpid_per_chan = 0 assigns single bp id for range of channels */
 792         /* bpid_per_chan = 1 assigns separate bp id for each channel */
 793 };
 794
 795 /* PF can be mapped to either CGX or LBK interface,
 796  * so maximum 64 channels are possible.
 797  */
 798 #define NIX_MAX_BPID_CHAN       64
 799 struct nix_bp_cfg_rsp {
 800         struct mbox_msghdr hdr;
 801         u16     chan_bpid[NIX_MAX_BPID_CHAN]; /* Channel and bpid mapping */
 802         u8      chan_cnt; /* Number of channel for which bpids are assigned */
 803 };
 804
 805 /* NPC mbox message structs */
 806
 807 #define NPC_MCAM_ENTRY_INVALID  0xFFFF
 808 #define NPC_MCAM_INVALID_MAP    0xFFFF
 809
 810 /* NPC mailbox error codes
 811  * Range 701 - 800.
 812  */
 813 enum npc_af_status {
 814         NPC_MCAM_INVALID_REQ    = -701,
 815         NPC_MCAM_ALLOC_DENIED   = -702,
 816         NPC_MCAM_ALLOC_FAILED   = -703,
 817         NPC_MCAM_PERM_DENIED    = -704,
 818 };
 819
 820 struct npc_mcam_alloc_entry_req {
 821         struct mbox_msghdr hdr;
 822 #define NPC_MAX_NONCONTIG_ENTRIES       256
 823         u8  contig;   /* Contiguous entries ? */
 824 #define NPC_MCAM_ANY_PRIO               0
 825 #define NPC_MCAM_LOWER_PRIO             1
 826 #define NPC_MCAM_HIGHER_PRIO            2
 827         u8  priority; /* Lower or higher w.r.t ref_entry */
 828         u16 ref_entry;
 829         u16 count;    /* Number of entries requested */
 830 };
 831
 832 struct npc_mcam_alloc_entry_rsp {
 833         struct mbox_msghdr hdr;
 834         u16 entry; /* Entry allocated or start index if contiguous.
 835                     * Invalid incase of non-contiguous.
 836                     */
 837         u16 count; /* Number of entries allocated */
 838         u16 free_count; /* Number of entries available */
 839         u16 entry_list[NPC_MAX_NONCONTIG_ENTRIES];
 840 };
 841
 842 struct npc_mcam_free_entry_req {
 843         struct mbox_msghdr hdr;
 844         u16 entry; /* Entry index to be freed */
 845         u8  all;   /* If all entries allocated to this PFVF to be freed */
 846 };
 847
 848 struct mcam_entry {
 849 #define NPC_MAX_KWS_IN_KEY      7 /* Number of keywords in max keywidth */
 850         u64     kw[NPC_MAX_KWS_IN_KEY];
 851         u64     kw_mask[NPC_MAX_KWS_IN_KEY];
 852         u64     action;
 853         u64     vtag_action;
 854 };
 855
 856 struct npc_mcam_write_entry_req {
 857         struct mbox_msghdr hdr;
 858         struct mcam_entry entry_data;
 859         u16 entry;       /* MCAM entry to write this match key */
 860         u16 cntr;        /* Counter for this MCAM entry */
 861         u8  intf;        /* Rx or Tx interface */
 862         u8  enable_entry;/* Enable this MCAM entry ? */
 863         u8  set_cntr;    /* Set counter for this entry ? */
 864 };
 865
 866 /* Enable/Disable a given entry */
 867 struct npc_mcam_ena_dis_entry_req {
 868         struct mbox_msghdr hdr;
 869         u16 entry;
 870 };
 871
 872 struct npc_mcam_shift_entry_req {
 873         struct mbox_msghdr hdr;
 874 #define NPC_MCAM_MAX_SHIFTS     64
 875         u16 curr_entry[NPC_MCAM_MAX_SHIFTS];
 876         u16 new_entry[NPC_MCAM_MAX_SHIFTS];
 877         u16 shift_count; /* Number of entries to shift */
 878 };
 879
 880 struct npc_mcam_shift_entry_rsp {
 881         struct mbox_msghdr hdr;
 882         u16 failed_entry_idx; /* Index in 'curr_entry', not entry itself */
 883 };
 884
 885 struct npc_mcam_alloc_counter_req {
 886         struct mbox_msghdr hdr;
 887         u8  contig;     /* Contiguous counters ? */
 888 #define NPC_MAX_NONCONTIG_COUNTERS       64
 889         u16 count;      /* Number of counters requested */
 890 };
 891
 892 struct npc_mcam_alloc_counter_rsp {
 893         struct mbox_msghdr hdr;
 894         u16 cntr;   /* Counter allocated or start index if contiguous.
 895                      * Invalid incase of non-contiguous.
 896                      */
 897         u16 count;  /* Number of counters allocated */
 898         u16 cntr_list[NPC_MAX_NONCONTIG_COUNTERS];
 899 };
 900
 901 struct npc_mcam_oper_counter_req {
 902         struct mbox_msghdr hdr;
 903         u16 cntr;   /* Free a counter or clear/fetch it's stats */
 904 };
 905
 906 struct npc_mcam_oper_counter_rsp {
 907         struct mbox_msghdr hdr;
 908         u64 stat;  /* valid only while fetching counter's stats */
 909 };
 910
 911 struct npc_mcam_unmap_counter_req {
 912         struct mbox_msghdr hdr;
 913         u16 cntr;
 914         u16 entry; /* Entry and counter to be unmapped */
 915         u8  all;   /* Unmap all entries using this counter ? */
 916 };
 917
 918 struct npc_mcam_alloc_and_write_entry_req {
 919         struct mbox_msghdr hdr;
 920         struct mcam_entry entry_data;
 921         u16 ref_entry;
 922         u8  priority;    /* Lower or higher w.r.t ref_entry */
 923         u8  intf;        /* Rx or Tx interface */
 924         u8  enable_entry;/* Enable this MCAM entry ? */
 925         u8  alloc_cntr;  /* Allocate counter and map ? */
 926 };
 927
 928 struct npc_mcam_alloc_and_write_entry_rsp {
 929         struct mbox_msghdr hdr;
 930         u16 entry;
 931         u16 cntr;
 932 };
 933
 934 struct npc_get_kex_cfg_rsp {
 935         struct mbox_msghdr hdr;
 936         u64 rx_keyx_cfg;   /* NPC_AF_INTF(0)_KEX_CFG */
 937         u64 tx_keyx_cfg;   /* NPC_AF_INTF(1)_KEX_CFG */
 938 #define NPC_MAX_INTF    2
 939 #define NPC_MAX_LID     8
 940 #define NPC_MAX_LT      16
 941 #define NPC_MAX_LD      2
 942 #define NPC_MAX_LFL     16
 943         /* NPC_AF_KEX_LDATA(0..1)_FLAGS_CFG */
 944         u64 kex_ld_flags[NPC_MAX_LD];
 945         /* NPC_AF_INTF(0..1)_LID(0..7)_LT(0..15)_LD(0..1)_CFG */
 946         u64 intf_lid_lt_ld[NPC_MAX_INTF][NPC_MAX_LID][NPC_MAX_LT][NPC_MAX_LD];
 947         /* NPC_AF_INTF(0..1)_LDATA(0..1)_FLAGS(0..15)_CFG */
 948         u64 intf_ld_flags[NPC_MAX_INTF][NPC_MAX_LD][NPC_MAX_LFL];
 949 #define MKEX_NAME_LEN 128
 950         u8 mkex_pfl_name[MKEX_NAME_LEN];
 951 };
 952
 953 struct flow_msg {
 954         unsigned char dmac[6];
 955         unsigned char smac[6];
 956         __be16 etype;
 957         __be16 vlan_etype;
 958         __be16 vlan_tci;
 959         union {
 960                 __be32 ip4src;
 961                 __be32 ip6src[4];
 962         };
 963         union {
 964                 __be32 ip4dst;
 965                 __be32 ip6dst[4];
 966         };
 967         u8 tos;
 968         u8 ip_ver;
 969         u8 ip_proto;
 970         u8 tc;
 971         __be16 sport;
 972         __be16 dport;
 973 };
 974
 975 struct npc_install_flow_req {
 976         struct mbox_msghdr hdr;
 977         struct flow_msg packet;
 978         struct flow_msg mask;
 979         u64 features;
 980         u16 entry;
 981         u16 channel;
 982         u8 intf;
 983         u8 set_cntr; /* If counter is available set counter for this entry ? */
 984         u8 default_rule;
 985         u8 append; /* overwrite(0) or append(1) flow to default rule? */
 986         u16 vf;
 987         /* action */
 988         u32 index;
 989         u16 match_id;
 990         u8 flow_key_alg;
 991         u8 op;
 992         /* vtag rx action */
 993         u8 vtag0_type;
 994         u8 vtag0_valid;
 995         u8 vtag1_type;
 996         u8 vtag1_valid;
 997         /* vtag tx action */
 998         u16 vtag0_def;
 999         u8  vtag0_op;
1000         u16 vtag1_def;
1001         u8  vtag1_op;
1002 };
1003
1004 struct npc_install_flow_rsp {
1005         struct mbox_msghdr hdr;
1006         int counter; /* negative if no counter else counter number */
1007 };
1008
1009 struct npc_delete_flow_req {
1010         struct mbox_msghdr hdr;
1011         u16 entry;
1012         u16 start;/*Disable range of entries */
1013         u16 end;
1014         u8 all; /* PF + VFs */
1015 };
1016
1017 struct npc_mcam_read_entry_req {
1018         struct mbox_msghdr hdr;
1019         u16 entry;       /* MCAM entry to read */
1020 };
1021
1022 struct npc_mcam_read_entry_rsp {
1023         struct mbox_msghdr hdr;
1024         struct mcam_entry entry_data;
1025         u8 intf;
1026         u8 enable;
1027 };
1028
1029 struct npc_mcam_read_base_rule_rsp {
1030         struct mbox_msghdr hdr;
1031         struct mcam_entry entry;
1032 };
1033
1034 enum ptp_op {
1035         PTP_OP_ADJFINE = 0,
1036         PTP_OP_GET_CLOCK = 1,
1037 };
1038
1039 struct ptp_req {
1040         struct mbox_msghdr hdr;
1041         u8 op;
1042         s64 scaled_ppm;
1043 };
1044
1045 struct ptp_rsp {
1046         struct mbox_msghdr hdr;
1047         u64 clk;
1048 };
1049
1050 #endif /* MBOX_H */